JP4560072B2 - 半導体記憶装置 - Google Patents
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Description
はじめに、本発明の実施の形態に係る強誘電体メモリの基本原理を説明する。
まず、誤りが検出された場合の動作を図2を参照して詳しく説明する。まず、時刻t0において、プレート線PL0,PL1が“L”から“H”に立ち上がり、同時にワード線WL0、WL1が”L“から”H“に立ち上がると、ビット線BL、BBLには、メモリセルMC0、MC1に書き込まれたデータに応じた電位が発生する。強誘電体メモリは破壊読み出しであり、この時点において、メモリセルMC0及びMC1のいずれか一方のデータは破壊される。
一方、図3に示すように、誤り訂正回路による誤り検出の結果、誤りが検出されなかった場合には、時刻t5(図2)よりも早い時刻t8に おいてプレート線PL、/PLの電位を“H”から“L”に引き下げる。
図6は、第1の実施の形態による強誘電体メモリのブロック構成を示している。
次に、本発明の第2の実施の形態に係る強誘電体メモリを、図11を参照して説明する。図11は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第1の実施の形態(図6)と同一の構成要素に関しては図6と同一の符号を付し、以下ではその詳細な説明は省略する。
前述のように、本実施の形態の強誘電体メモリは、書き込み時に一度に書き込まれるデータのデータサイズと、誤り訂正回路12で一度に訂正され出力される読み出しデータのデータサイズとが等しくされている。この場合、仮に書き込み対象のメモリセルに書き込み済みのデータが誤っていたとしても、それらは全て新たなデータDIにより上書きされる。従って、本実施の形態においては、シンドローム生成回路11、ひいては判定回路81の判定に拘わらず、パリティデータRPの生成及びビット線への転送が完了し次第、読み出し動作の場合よりも早いタイミングでプレート線PLの電位を接地電位Vssに落とすようにしている。これにより、プレート線PLの電位を早期に接地電位Vssに落とすことができ、インプリントを防止し、セルのデータの信頼性を向上させることができる。
次に、本発明の第3の実施の形態に係る強誘電体メモリを、図14を参照して説明する。図14は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第2の実施の形態(図11)と同一の構成要素に関しては図11と同一の符号を付し、以下ではその詳細な説明は省略する。
次に、本発明の第4の実施の形態に係る強誘電体メモリを、図15を参照して説明する。図15は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第1の実施の形態(図6)と同一の構成要素に関しては同一の符号を付し、以下ではその詳細な説明は省略する。
2・・・ロウデコーダ
3・・・プレート線デコーダ
4・・・センスアンプ
5・・・カラムゲート
6・・・カラムデコーダ
7・・・データバッファ
8・・・制御回路
11・・・シンドローム生成回路
12・・・誤り訂正回路
13・・・パリティ計算回路
21・・・イコライズ回路
22・・・選択ゲート
23・・・ワード線制御回路
24・・・プレート線制御回路
25・・・選択ゲート制御回路
81・・・判定回路
Claims (3)
- 強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、
前記選択トランジスタの一端に接続されるビット線と、
前記ビット線の電圧を検知増幅するセンスアンプ回路と、
前記センスアンプにより検知された前記メモリセルの保持データの誤りを検出しこれを訂正する誤り訂正回路と、
前記誤り訂正回路による誤り訂正の有無に基づいて、前記プレート線の電位を第1電位からこれより低い第2電位に切り替えるタイミングを制御する制御回路と
を備え、
前記制御回路は、前記誤り訂正回路により誤りが無いことが検出された場合において、誤りがあると検出された場合に比べ、前記プレート線の電位を前記第1電位から前記第2電位に切り替えるタイミングを早くする制御を行うと共に、第1データが記憶されていた前記メモリセルへの再書き込み時間と、第2データが記憶されていた前記メモリセルへの再書き込み時間とが略等しくなるように前記タイミングを制御する
ことを特徴とする半導体記憶装置。 - 前記センスアンプにより検知された前記メモリセルの保持データ、及び誤り訂正符号に基づいてシンドロームを生成するシンドローム生成回路を更に備え、
前記制御回路は、前記シンドロームに基づいて前記プレート線の電位を制御するように構成されたことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルアレイに書き込むべき外部データに基づいてパリティデータを生成するパリティ計算回路を更に備え、
前記制御回路は、前記パリティデータが生成されたことを示す信号に基づいて前記プレート線の電位を切り替えるタイミングを制御するように構成された請求項1記載の半導体記憶装置。
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