JP4552803B2 - 半導体集積回路 - Google Patents
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Description
好適には、上記第1の観点に係る半導体集積回路は、上記N個のモジュールのうち故障したモジュールが上記R個の入出力部から切り離されるように、上記モジュール選択部を制御する信号を生成する制御部を具備する。
好適には、上記第2の観点に係る半導体集積回路は、上記M行(N+1)列のモジュールから、故障したモジュールを含む列を除いたM行N列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する。
また、一の入出力部に接続されるモジュールが欠陥救済等に伴って切り替えられても、当該一の入出力部に接続されるモジュールの機能は、当該一の入出力部に設けられたデータ保持部に保持される機能設定データによって常に一定の機能に設定される。
この場合、上記第1配線は、第1配線層に形成され、上記第2配線は、上記第1配線層を覆う第2配線層に形成されても良い。また、上記第3配線は、上記第1配線と上記第2配線とを接続するビヤを含んでも良い。
また、各行に属するN個の入出力部は、等しい間隔で配置されても良く、第k行第i列のモジュール及び第k行第(i+1)列のモジュールは、第k行第i列の入出力部との距離が互いに等しくなる位置に配置されても良い。
これにより、上記入出力部に接続されないモジュールにおいて無駄に電力が消費されなくなる。また、故障したモジュールへの電源供給を遮断すれば、歩留りが向上する。
これにより、上記回路ブロック及び上記モジュール選択部の故障の発生確率が低減し、歩留りが向上する。
また、上記半導体集積回路は、上記M行N列の入出力部から切り離すべき1列のモジュールを指定する信号を入力する信号入力部を具備しても良い。この場合、上記制御部は、上記信号入力部に入力される信号に応じて上記制御信号を生成しても良い。
更に、上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合に、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合に、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
これにより、上記入出力部に接続されていないモジュールの信号入力端子の電位が安定する。
また、入出力部に設けられたデータ保持部に保持される機能設定データによってモジュールの機能を設定することにより、データ保持部に保持される機能設定データが製造時に固定されても、製造後の検査によって発見されるモジュールの欠陥を救済することが可能になる。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成の一例を示す図である。
本実施形態に係る半導体集積回路は、例えば図1に示すように、モジュールM11〜M19,M21〜M29,M31〜M39,M41〜M49と、一般回路ブロック100と、モジュール選択部50とを有する。
一般回路ブロック100は、本発明の回路ブロックの一実施形態である。
モジュール選択部50は、本発明のモジュール選択部の一実施形態である。
モジュールMknの回路構成や機能は任意であり、例えばDSP(digital signal processor)等の演算・処理機能を持つ回路や、単純な論理演算を行う回路を含んでも良い。後者の回路としては、例えば、入出力部(後述)から入力される信号の少なくとも一部に応じて、機能設定データの複数のビットデータから1つを選択し、選択したビットデータ若しくはその論理反転データを入出力部へ出力するセレクタSEL(図2)などでも良い。
例えばモジュールMknが3つの出力端子を有する場合に、この3つの出力端子の全てから信号を入力するものや、1つの出力端子のみから信号を入力するものなどが入出力部Pk1〜Pk8の中に混在していても良い。
この場合、データ保持部PDは、複数の配線LA(第1配線)と、複数の配線LB(第2配線)と、複数の配線LC(第3配線)とを用いて構成することができる。
配線LAは、接続先のモジュールへ機能設定データの各ビットデータを伝送する配線である。
配線LBは、それぞれ所定のビットデータを伝送する配線である。例えば電源線やグランド線など、一定値のビットデータ(‘1’、‘0’)を伝送する配線や、一般回路ブロック100に含まれる回路によって任意の値に設定されるビットデータを伝送する配線などが含まれる。
配線LCは、複数の配線LAの各々に複数の配線LBの何れか1つを接続する配線である。
データ保持部PDに記憶素子を用いた場合、データ保持部PDに保持される機能設定データは、半導体集積回路を製造した後でも書き換えることが可能になる。
入出力部Pkiに設けられたデータ保持部PDは、例えば4ビットの機能設定データ(FD0,…,FD3)を保持しており、後述のモジュール選択部50によって接続されたモジュールMkiに、この機能設定データを入力する。また、入出力部Pkiは、モジュール選択部50を介して2ビットの信号(IN0,IN1)をモジュールMkiに出力するとともに、モジュール選択部50を介して1ビットの信号(OUT)をモジュールMkiから入力する。
モジュールMkiは、例えばセレクタSELを有しており、データ保持部PDから入力される機能設定データの各ビットデータ(FD0,…,FD3)の中から、信号IN0,IN1に応じて1つのビットデータを選択し、これを信号OUTとして入出力部Pkiに出力する。
モジュール22が故障している場合、図示しない制御部によって、モジュール22を含む第2列のモジュールM12〜M42と第2列の入出力部P12〜P42とが切り離される。第2列の入出力部P12〜P42は、第2列のモジュールM12〜M42の代わりに第3列のモジュールM13〜M43に接続され、第3列の入出力部P21〜P22は、第3列のモジュールM13〜M43の代わりに第4列のモジュールM14〜M44に接続される。このように、各入出力部の接続先が冗長カラム(第9列)の方向へ順にシフトすることにより、4行8列の入出力部は第2列を除く4行8列のモジュールと1対1に接続され、モジュールM22の欠陥が救済される。
欠陥モジュールがない場合(図4)、各入出力部のデータ保持部PDは、図の左隣に位置するモジュールのセレクタSELに機能設定データを入力する。一方、欠陥モジュールが存在する場合(図5)、その欠陥モジュールを含んだ列より右側にある各入出力部のデータ保持部PDは、図の右隣に位置するモジュールのセレクタSELに機能設定データを入力する。これにより、欠陥モジュールを含んだ列より右側にある各モジュールの機能は、欠陥救済を行う前と比較して、全体的に右側へシフトする。
これにより、同一の入出力部Pkiに接続される2つのモジュール(Mki、Mk(i+1))を、入出力部Pkiとの距離の違いが小さくなるように配置することが可能になる。例えば図1に示すように、各行の8つの入出力部(Pk1〜Pk8)を等しい間隔で配列することにより、入出力部Pkiとの距離が互いに等しくなるように2つのモジュール(Mki、Mk(i+1))を配置することができる。
入出力部とモジュールとの距離の違いを小さくすることによって、両者を接続する配線長の違いを小さくすることができる。したがって、欠陥の救済に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
接続の切替えに用いるスイッチ回路や制御部、欠陥情報を保持するための記憶部には、従来の一般的な方法によって設計、製造可能な回路を用いることができるため、欠陥救済機能を設けることによるコストの増大を微小に抑えることができる。
これにより、一の入出力部に接続されるモジュールが欠陥救済のために切り替えられても、当該一の入出力部に接続されるモジュールを、そのデータ保持部PDに保持される機能設定データに応じた一定の機能に設定することができる。
しかしながら、書換え可能な記憶素子を用いてデータ保持部PDを構成する方法では、ビヤ等によって配線を固定する方法に比べて回路構成が大幅に複雑化し、回路面積の増大や故障率の上昇を招くという不利益がある。また、電子線ビーム装置などによってデータ保持部PDの配線を固定する方法では、従来の一般的な製造ラインを利用できなくなる不利益や、製造効率が低下するという不利益がある。
これに対し、図1に示す半導体集積回路によれば、入出力部とモジュールとの接続を切り替えても、データ保持部PDに保持される機能設定データを一切変更する必要がないため、データ保持部PDを固定の配線によって構成することができる。したがって、書換え可能な記憶素子を用いる方法や、電子線ビーム装置等を用いて配線を固定する方法における上述した不利益を回避することができる。
次に、本発明の第2の実施形態について説明する。
スイッチ回路の故障が回路全体に影響を与える場合としては、例えば、一般回路ブロック100へ信号を入力するための経路に設けられたスイッチ等の回路が短絡状態で故障し、この故障した回路から一般回路ブロック100へ一定電圧の信号が入力され続ける場合などが挙げられる。このような故障があまり発生しないのであれば、モジュール選択部50を欠陥救済しない部分に含めることによって、配線間のピッチやビヤの本数を減らせるため、回路の面積を削減することができるというメリットが得られる。
次に、第3の実施形態について説明する。
図6に示す半導体集積回路は、4行9列のモジュール(M11〜M19,M21〜M29,M31〜M39,M41〜M49)と、一般回路ブロック100に設けられた4行8列の入出力部(P11〜P18,P21〜P28,P31〜38,P41〜P48)と、モジュール選択部50に含まれるスイッチ回路SWA11〜SWA18,SWA21〜SWA28,SWA31〜SWA38,SWA41〜SWA48,SWB11〜SWB18,SWB21〜SWB28,SWB31〜SWB38,SWB41〜SWB48と、電源スイッチ回路PS1〜PS9と、制御部1と、信号入力部2と、記憶部3を有する。
スイッチ回路SWB11〜SWB18,SWB21〜SWB28,SWB31〜SWB38,SWB41〜SWB48の集まりは、それぞれ本発明の第2スイッチ群の一実施形態である。
電源スイッチ回路PS1〜PS9は、それぞれ本発明の電源スイッチ回路の一実施形態である。
制御部1は、本発明の制御部の一実施形態である。
信号入力部2は、本発明の信号入力部の一実施形態である。
記憶部3は、本発明の記憶部の一実施形態である。
図7に示すモジュールMknは、nチャンネルMOS型のトランジスタQn1〜Qn8,Qn10〜Qn14と、pチャンネルMOS型のトランジスタQp1と、インバータ回路INV1,INV2,INV4,INV5とを有する。
トランジスタQn2のソースはノードN2に接続され、そのドレインはトランジスタQn5を介してインバータ回路INV4の入力に接続される。
トランジスタQn3のソースはノードN3に接続され、そのドレインはトランジスタQn6を介してインバータ回路INV4の入力に接続される。
トランジスタQn4のソースはノードN4に接続され、そのドレインはトランジスタQn6を介してインバータ回路INV4の入力に接続される。
インバータ回路INV4の出力は、インバータ回路INV5を介して出力ノードYに接続される。
トランジスタQn2及びQn4のゲートは、入力ノードBの信号を論理反転するインバータ回路INV2の出力に接続される。
トランジスタQn5のゲートは、入力ノードAに接続される。
トランジスタQn6のゲートは、入力ノードAの信号を論理反転するインバータ回路INV1の出力に接続される。
トランジスタQp1のソースは電源線VCCに接続され、そのドレインはインバータ回路INV4の入力に接続され、そのゲートはインバータ回路INV4の出力に接続される。
トランジスタQn8のドレインは、テスト信号の入力ノードTbに接続され、そのソースは入力ノードBに接続される。
トランジスタQn7,Qn8のゲートは、テストモードにおいてハイレベルに設定されるノードTmodに共通接続される。
トランジスタQn11のドレインは、ノードN2に接続される。
トランジスタQn12のドレインは、ノードN3に接続される。
トランジスタQn13のドレインは、ノードN4に接続される。
トランジスタQn10〜Qn13のソースは、インバータ回路INV2の出力に共通接続され、そのゲートは、ノードTmodに共通接続される。
トランジスタQn14のドレインは出力ノードYに接続され、そのソースは検査出力線SLに接続され、そのゲートは列選択線CLに接続される。列選択線CLが後述する列選択回路10によってハイレベルに設定されると、トランジスタQn14がオン状態となり、出力ノードYより出力されるセレクタSELの出力信号がトランジスタQn14を介して検査出力線SLに出力される。
すなわち、ノードAがローレベルの場合、トランジスタQn6がオンするとともに、トランジスタQn3又はQn4の何れか一方がオンする。そのため、インバータ回路INV4の入力は、トランジスタQn3及びQn6又はトランジスタQn4及びQn6を介してハイレベルに駆動され、ノードYはハイレベルになる。ノードBがローレベルの場合、トランジスタQn2及びQn4がオンするとともに、トランジスタQn5又はQn6がオンする。そのため、インバータ回路INV4の入力は、トランジスタQn2及びQn5又はトランジスタQn4及びQn6を介してハイレベルに駆動され、ノードYはハイレベルになる。
ノードA及びBが共にハイレベルの場合、トランジスタQn1及びQn5がオンし、トランジスタQn6がオフするため、インバータ回路INV4の入力は、トランジスタQn1及びQn5を介してローレベルに駆動され、ノードYはローレベルになる。
このようにして、入力ノードA又はBの何れか一方が‘0’(ローレベル)のときに出力ノードYが‘1’(ハイレベル)になり、入力ノードA及びBが両方‘1’(ハイレベル)のときに出力ノードYが‘0’(ローレベル)になるNAND機能が実現される。
セレクタSELの論理機能は、検査用の入力ノードTa,Tbに入力される検査信号とノードYより出力される検査結果の信号とを照合することによって、正常かどうかチェックされる。
以上が、モジュールMknについての説明である。
図8における記号‘P11’,…,‘P41,‘P12’,…,‘P42’は、4本の配線L1〜L4に所定のビットデータを入力するためのビヤの作成位置を示す。
位置P11〜P41には、配線L1〜L4に値‘1’のビットデータを入力するためのビヤが作成される。位置P11〜P41にビヤを作成すると、配線L1〜L4は値‘1’のビットデータを伝送する配線、すなわち電源線VCCに接続される。
位置P12〜P42には、配線L1〜L4に値‘0’のビットデータを入力するためのビヤが作成される。位置P12〜P42にビヤを作成すると、配線L1〜L4は値‘0’のビットデータを伝送する配線、すなわちグランド線VSSに接続される。
同様に、スイッチ回路SWBkiは、入出力部PkiからモジュールMk(i+1)へ伝送される信号Sinをオン/オフする回路、並びに、モジュールMk(i+1)から入出力部Pkiへ伝送される信号Soutをオン/オフする回路をそれぞれ少なくとも1つ有している。
以下では、このように個々の信号のオン/オフを行う回路をスイッチ素子と呼び、その幾つかの構成例について説明する。
スイッチ素子SE1は、入出力部Pkiから信号を入力する入力端子Tiと、モジュールMkiへ信号を出力する出力端子Toとを有する。制御信号Sciが値‘1’(ハイレベル)の場合、入力端子Tiに入力される信号を論理反転して出力端子Toから出力し、制御信号Sciが値‘0’(ローレベル)の場合は、出力端子Toを高インピーダンス状態にする。
スイッチ素子SE2は、入出力部Pkiから信号を入力する入力端子Tiと、モジュールMk(i+1)へ信号を出力する出力端子Toとを有する。制御信号Sciが値‘0’(ローレベル)の場合、入力端子Tiに入力される信号を論理反転して出力端子Toから出力し、制御信号Sciが値‘1’(ハイレベル)の場合は、出力端子Toを高インピーダンス状態にする。
また、スイッチ素子SE2は、接続先のモジュールMk(i+1)を全ての入出力部から切り離すことを指示する信号が入力された場合、出力端子Toをグランド線VSSに接続する。
p型MOSトランジスタQ1及びQ2は電源線VCCと出力端子Toとの間に直列に接続され、n型MOSトランジスタQ3及びQ4は出力端子Toとグランド線VSSとの間に直列に接続される。p型MOSトランジスタQ1及びQ4のゲートには、入出力部Pkiからの信号SMin1が入力される。
他方、スイッチ素子SE2において、p型MOSトランジスタQ2のゲートには上述の制御信号Sciが入力され、n型MOSトランジスタQ3のゲートには制御信号/Sciが入力される。
制御信号Sciがローレベル(値‘0’)の場合は、上述と逆にスイッチ素子SE2がインバータ回路として動作する。入出力部Pkiからの信号SMin1は、このインバータ回路によって論理反転されて、モジュールMk(i+1)に入力される。また、スイッチ素子SE1において出力端子Toが高インピーダンス状態になり、モジュールMkiと入出力部Pkiとが切り離される。
スイッチ素子SE3は、モジュールMkiから信号を入力する入力端子Tiと、入出力部Pkiへ信号を出力する出力端子Toとを有する。制御信号Sciが値‘1’(ハイレベル)の場合、入力端子Tiに入力される信号を論理反転して出力端子Toから出力し、制御信号Sciが値‘0’(ローレベル)の場合は、出力端子Toを高インピーダンス状態にする。
スイッチ素子SE4は、モジュールMk(i+1)から信号を入力する入力端子Tiと、入出力部Pkiへ信号を出力する出力端子Toとを有する。制御信号Sciが値‘0’(ローレベル)の場合、入力端子Tiに入力される信号を論理反転して出力端子Toから出力し、制御信号Sciが値‘1’(ハイレベル)の場合は、出力端子Toを高インピーダンス状態にする。
他方、スイッチ素子SE4において、p型MOSトランジスタQ2のゲートには制御信号Sciが入力され、n型MOSトランジスタQ3のゲートには制御信号/Sciが入力され、p型MOSトランジスタQ1及びQ4のゲートにはモジュールMk(i+1)からの信号Sout2が入力される。
制御信号Sciがローレベル(値‘0’)の場合は、上述と逆にスイッチ素子SE4がインバータ回路として動作する。モジュールMk(i+1)からの信号Sout2は、このインバータ回路によって論理反転されて、入出力部Pkiに入力される。スイッチ素子SE3においては、出力端子Toが高インピーダンス状態になり、モジュールMkiと入出力部Pkiとが切り離される。
スイッチ素子SE1Aは、入出力部PkiからモジュールMkiへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたp型MOSトランジスタQ5及びn型MOSトランジスタQ6によって構成される。
スイッチ素子SE2Aは、入出力部PkiからモジュールMk(i+1)へ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子SE1Aと同様に、並列接続されたp型MOSトランジスタQ5及びn型MOSトランジスタQ6によって構成される。
制御信号Sciがローレベル(値‘0’)の場合は、上述と逆にスイッチ素子SE2Aが導通状態になる。入出力部Pkiから出力される信号SMin1は、スイッチ素子SE2Aを介してモジュールMk(i+1)に入力される。また、スイッチ素子SE1Aが遮断状態になり、モジュールMkiと入出力部Pkiとが切り離される。
スイッチ素子SE3Aは、モジュールMkiから入出力部Pkiへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたp型MOSトランジスタQ5及びn型MOSトランジスタQ6によって構成される。
スイッチ素子SE4Aは、モジュールMk(i+1)から入出力部Pkiへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子SE3Aと同様に、並列接続されたp型MOSトランジスタQ5及びn型MOSトランジスタQ6によって構成される。
制御信号Sciがローレベル(値‘0’)の場合は、上述と逆にスイッチ素子SE4Aが導通状態になる。モジュールMk(i+1)から出力される信号Sout2は、スイッチ素子SE4Aを介して入出力部Pkiに入力される。また、スイッチ素子SE3Aが遮断状態になり、モジュールMkiと入出力部Pkiとが切り離される。
図15(A)は、2つの活性領域(D1,D2)にそれぞれ2つずつMOSトランジスタが形成される場合の例を示し、図15(B)は、4つの活性領域(D3〜D6)にそれぞれ1つずつMOSトランジスタが形成される場合の例を示す。
ゲート電極G1は、第1の構成例のスイッチ素子(SE1〜SE4)における入力端子Tiに相当する。
ゲート電極G3は、図においてゲート電極G1の右側の活性領域D2上に設けられている。活性領域D2においてゲート電極G3に面する部分には、n型MOSトランジスタQ3のチャネルが形成される。
ゲート電極G2,G3は、制御信号Sci若しくはその論理反転信号/Sciを入力する端子に相当する。
活性領域D3及びD4にはn型不純物が導入され、活性領域D5及びD6にはp型不純物が導入される。活性領域D3〜D6は、例えば図15(B)に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
ゲート電極G4は、第1の構成例のスイッチ素子(SE1〜SE4)における入力端子Tiに相当する。
ゲート電極G6は、活性領域D5の上に設けられている。活性領域D5においてゲート電極G6に面する部分には、n型MOSトランジスタQ3のチャネルが形成される。
ゲート電極G5,G6は、制御信号Sci若しくはその論理反転信号/Sciを入力する端子に相当する。
図16(A)は、2つの活性領域(D7,D8)にそれぞれ2つずつMOSトランジスタが形成される場合の例を示し、図16(B)は、4つの活性領域(D9〜D12)にそれぞれ1つずつMOSトランジスタが形成される場合の例を示す。
ゲート電極G9は、図においてゲート電極G7の右側の活性領域D8上に設けられている。活性領域D8においてゲート電極G9に面する部分には、n型MOSトランジスタQ6のチャネルが形成される。
ゲート電極G8,G9は、制御信号Sci若しくはその論理反転信号/Sciを入力する端子に相当する。
この領域A16とA19は、不図示のビヤと金属配線W14とを介して互いに接続される。領域A16とA19の接続点は、上述したインバータ回路の出力端子に相当するとともに、第2の構成例のスイッチ素子(SE1A〜SE4A)において信号を入力する側の端子に相当する。
活性領域D9及びD11にはn型不純物が導入され、活性領域D10及びD12にはp型不純物が導入される。活性領域D9〜D12は、例えば図16(B)に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
ゲート電極G10は、p型MOSトランジスタQ7及びn型MOSトランジスタQ8によって構成されるインバータ回路の入力端子に相当する。
ゲート電極G12は、活性領域D12の上に設けられている。活性領域D12においてゲート電極G12に面する部分には、n型MOSトランジスタQ6のチャネルが形成される。
ゲート電極G11,G12は、制御信号Sci若しくはその論理反転信号/Sciを入力する端子に相当する。
したがって、第1の構成例のスイッチ素子(SE1〜SE4)は、第2の構成例のスイッチ素子(SE1A〜SE4A)にインバータ回路(Q7,Q8)を付加した回路よりも面積を小さくすることができる。
また、インバータ回路(Q7,Q8)を削除して第2の構成例のスイッチ素子(SE1A〜SE4A)のみを用いる場合、第2の構成例のスイッチ素子(SE1A〜SE4A)は第1の構成例のスイッチ素子(SE1〜SE4)より面積を小さくすることができる。しかしながら、この場合は、トランスミッションゲート回路(Q5,Q6)の抵抗成分によって信号遅延が生じるため、第1の構成例のスイッチ素子(SE1〜SE4)を用いる場合に比べて回路の動作速度は遅くなる。
この場合、制御部1は、制御信号Sc1〜Sc(n−1)を値‘1’に設定し、制御信号Scn〜Sc8を値‘0’に設定する。
この場合、制御部1は、制御信号Sc1〜Sc8を全て値‘0’に設定する。
これにより、スイッチ回路SWA11,SWA21,SWA31,SWA41が全てオフするため、第1列に属するモジュールは全ての入出力部から切り離される。
また、‘i’を1から8までの整数とすると、スイッチ回路SWA1i,SWA2i,SWA3i,SWA4iがオフし、スイッチ回路SWB1i,SWB2i,SWB3i,SWB4iがオンする。これにより、第i列に属する4つの入出力部P1i,P2i,P3i,P4iは、それぞれ、第(i+1)列に属する4つのモジュールM1(i+1),M2(i+1),M3(i+1),M4(i+1)に接続される。すなわち、第1列〜第8列の入出力部は、それぞれ、第2列〜第9列のモジュールに接続される。
この場合、制御部1は、制御信号Sc1〜Sc8を全て値‘1’に設定する。
これにより、スイッチ回路SWB18,SWB28,SWB38,SWB48が全てオフするため、第9列のモジュールは全ての入出力部から切り離される。
また、‘i’を1から8までの整数とすると、スイッチ回路SWA1i,SWA2i,SWA3i,SWA4iがオンし、スイッチ回路SWB1i,SWB2i,SWB3i,SWB4iがオフする。そのため、第i列に属する4つの入出力部P1i,P2i,P3i,P4iは、それぞれ、第i列に属する4つのモジュールM1i,M2i,M3i,M4iに接続される。すなわち、第1列〜第8列の入出力部は、それぞれ、第1列〜第8列のモジュールに接続される。
これにより、例えば記憶部3に対する信号の書き込みが行われていない初期状態(モジュールの検査を行う場合など)においては、半導体集積回路の外部から信号入力部2に入力する信号に応じて制御信号Sc1〜Sc8を生成できるため、入出力部とモジュールとの接続を任意に制御できる。また、記憶部3に対する信号の書き込みが行われた後は、その書き込まれた信号に応じて制御信号Sc1〜Sc8を生成できるため、外部から信号を入力することなく、入出力部とモジュールとの接続を所望の状態に固定できる。
制御部1は、例えば図17に示すように、デコード部13と、NOR回路11−2〜11−8と、インバータ回路11−1,12−1〜12−8とを有する。
すなわち、デコード部13は、記憶部3に記憶される信号若しくは信号入力部2から入力される信号において第n列のモジュールを全ての入出力部から切り離すように指示される場合、整数nの値に応じて、次のような指示信号Sd1〜Sd8を生成する。
‘n’が1から8までの整数であれば、指示信号Sdnのみを値‘1’とし、他の指示信号を値‘0’に設定する。
‘n’が整数9であれば、指示信号Sd1〜Sd8を全て値‘0’に設定する。
インバータ回路12−1は、制御信号Sc1を論理反転し、制御信号/Sc1として出力する。
記憶部3は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。
電源スイッチ回路PSiは、例えば図16(A)に示すように、n型MOSトランジスタQnh1と、p型MOSトランジスタQph1と、インバータ回路U1とを有する。
p型MOSトランジスタQph1には、半導体集積回路における通常のp型MOSトランジスタに比べてリーク電流が小さい高しきい値型のp型MOSトランジスタを用いても良い。
n型MOSトランジスタQnh1には、半導体集積回路において使用される通常のn型MOSトランジスタに比べてリーク電流が小さい高しきい値型のn型MOSトランジスタを用いても良い。
他方、指示信号Sdiが値‘1’の場合(第i列に属するモジュールが全ての入出力部から切り離される場合)、p型MOSトランジスタQph1及びn型MOSトランジスタQnh1が共にオフし、第i列に属するモジュールへの電源供給が遮断される。
電源スイッチ回路PS9は、図18(A)に示す電源スイッチ回路PSi(i=1,…,8)と同じ構成を有している。電源スイッチ回路PS8は、指示信号Sdiの代わりに制御信号Sc8を入力する点で、図18(A)に示す電源スイッチ回路PSiと異なっている。
制御信号Sc8は、指示信号Sd1〜Sd8の何れかが値‘1’になると値‘0’になる。すなわち、第1列〜第8列の何れかの列に属するモジュールが全ての入出力部から切り離され、その代わりに第9列に属するモジュールが第8列に属する入出力部へ接続される場合に値‘0’になる。この場合、p型MOSトランジスタQph1のゲートにローレベル、n型MOSトランジスタQnh1のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンするため、第9列に属するモジュールには電源線VCC及びグランド線VSSから電源が供給される。
他方、制御信号Sc8は、指示信号Sd1〜Sd8の全てが値‘0’になると値‘1’になる。すなわち、第1列〜第8列に属するモジュールがそれぞれ入出力部に接続され、第9列に属するモジュールが冗長カラムとして全ての入出力部から切り離される場合に値‘0’になる。この場合、p型MOSトランジスタQph1及びn型MOSトランジスタQnh1が共にオフし、第9列に属するモジュールへの電源供給が遮断される。
図19に示す例では、第1列〜第8列の入出力部が、それぞれ、第1列〜第8列のモジュールと接続されており、第9列のモジュールが冗長カラムとなっている。
この場合、制御部1によってモジュールM22を含んだ第2列のモジュール(M12,M22,M32,M42)と第2列の入出力部とが切り離される。また、第2列〜第8列の入出力部が、それぞれ、第3列〜第9列のモジュールに接続される。すなわち、各入出力部の接続先が冗長カラム(第9列)に向かってシフトする。これにより、4行8列の入出力部は、欠陥を含んだ第2列を除く4行8列のモジュールと1対1に接続される。そして、各入出力部のデータ保持部PDに保持された機能設定データは、接続先のモジュールにそれぞれ入力され、この機能設定データに応じて各モジュールの論理機能が設定される。
次に、本発明の第5の実施形態について説明する。
本実施形態は、モジュールの検査方法に関するものである。
列選択回路500によって例えば第i列の列選択線CLiがハイレベルに設定されると、この列選択線CLiに接続されるモジュールにおいてトランジスタQn14がそれぞれオンする。その結果、第i列のモジュールの検査結果を示す信号が検査出力線SL1,SL2,SL3,・・・へ出力される。
端子Tmodがハイレベルになると、検査装置のテスト信号は各モジュールに入力される。そして、各モジュールからは、このテスト信号に応じた検査結果の信号が出力される。
このとき、列選択線がハイレベルに設定された列のモジュールでは、トランジスタQn14がオン状態になる。出力端子Y1bの信号は、トランジスタQn14を介して検査出力線SL1,SL2,SL3,・・・に出力される。検査出力線SL1,SL2,SL3,・・・の信号は、センスアンプ301,302,303,・・・において増幅され、スキャンフリップフロップ401,402,403,・・・にラッチされる(ステップST204)。
テスト列番号が所定の最大値(すなわち最後の列を示す番号)に達したと判定された場合(ステップST213)、全てのモジュールの検査が終了する。
図9、11、13に示すスイッチ素子では、オフのときに出力端子Toが高インピーダンス状態になる。そのため、モジュールを全ての入出力部から切り離した場合、そのモジュールの信号入力端子は高ピーダンス状態になり、電位が不安定になる。この状態でモジュールに電源が供給されると、信号入力端子の不安定な電位に応じてモジュール内部の回路が動作するため、貫通電流等により無駄な電力が消費される。そこで、上記のように全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続すれば、信号入力端子の電位を安定させることができるため、貫通電流等による消費電力の増大を防止できる。
スイッチ回路SWCkn(k=1,…,4; n=1,…,9)は、モジュールknの信号入力端子とグランド線VSSとの間に接続されており、モジュールMknが全ての入出力部から切り離される場合、その信号入力端子をグランド線VSSに接続する。
スイッチ回路SWCki(i=1,…,32)は、指示信号Sdiが値‘1’のとき、すなわちモジュールMiが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。スイッチ回路SWCk9は、制御信号Sc8が‘1’の場合、すなわち第9列のモジュールが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。
Claims (30)
- 入力される機能設定データに応じて機能を設定されるN個(Nは2より大きい整数を示す)のモジュールと、
各々が1つのモジュールに少なくとも1つの信号を出力するとともに当該1つのモジュールにおいて発生する少なくとも1つの信号を入力するR個(Rは1より大きくNより小さい整数を示す)の入出力部を有した回路ブロックと、
入力される制御信号に応じて上記N個のモジュールからR個のモジュールを選択し、当該選択したR個のモジュールと上記回路ブロックのR個の入出力部とを1対1に接続し、かつ、上記R個の入出力部の各々に、少なくとも2つのモジュールから上記制御信号に応じて選択した1つのモジュールを接続するモジュール選択部と
を具備し、
上記R個の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有しており、
上記N個のモジュールは、入力される機能設定データが同一の場合、互いの機能を代替可能である、
半導体集積回路。 - 上記N個のモジュールのうち故障したモジュールが上記R個の入出力部から切り離されるように、上記モジュール選択部を制御する信号を生成する制御部を具備する、
請求項1に記載の半導体集積回路。 - 上記データ保持部は、
接続先のモジュールへ上記機能設定データの各ビットデータを伝送する複数の第1配線と、
複数のビットデータを伝送する上記第1配線とは異なるレイヤの複数の第2配線と、
上記複数の第1配線の各々に、上記複数の第2配線の何れか1つを接続するビヤと
を含む、
請求項1に記載の半導体集積回路。 - 上記第1配線は、第1配線層に形成され、
上記第2配線は、上記第1配線層と直交する第2配線層に形成される
請求項3に記載の半導体集積回路。 - 上記データ保持部は、記憶データを少なくとも1回書き換えることが可能な記憶素子を含む、
請求項1に記載の半導体集積回路。 - 上記モジュールは、上記入出力部から入力される信号の少なくとも一部に応じて、上記機能設定データの複数のビットデータから1つを選択し、当該選択したビットデータ若しくはその論理反転データを上記入出力部へ出力する選択回路を含む、
請求項1に記載の半導体集積回路。 - M行(N+1)列(Mは1以上の整数、Nは1より大きい整数を示す)の行列状に配列されており、各々が入力される機能設定データに応じて機能を設定される複数のモジュールと、
M行N列の行列状に配列され、各々が1つのモジュールに少なくとも1つの信号を出力するとともに当該1つのモジュールにおいて発生する少なくとも1つの信号を入力する複数の入出力部を有した回路ブロックと、
入力される制御信号に応じて、M行(N+1)列のモジュールから1列を除いたM行N列のモジュールを選択し、当該選択したM行N列のモジュールと上記M行N列の入出力部とを1対1に接続し、かつ、同一の行に属する入出力部の各々には同一の行に属する2つのモジュールから上記制御信号に応じて選択した一方のモジュールを接続するモジュール選択部と
を具備し、
上記M行N列の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有しており、
同一の行に属するモジュールは、入力される機能設定データが同一の場合、互いに機能を代替可能である、
半導体集積回路。 - 上記M行(N+1)列のモジュールから、故障したモジュールを含む列を除いたM行N列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する、
請求項7に記載の半導体集積回路。 - 上記データ保持部は、
接続先のモジュールへ上記機能設定データの各ビットデータを伝送する複数の第1配線と、
複数のビットデータを伝送する上記第1配線とは異なるレイヤの複数の第2配線と、
上記複数の第1配線の各々に、上記複数の第2配線の何れか1つを接続するビヤと
を含む、
請求項7に記載の半導体集積回路。 - 上記第1配線は、第1配線層に形成され、
上記第2配線は、上記第1配線層と直交する第2配線層に形成される
請求項7に記載の半導体集積回路。 - 上記データ保持部は、記憶データを少なくとも1回書き換えることが可能な記憶素子を含む、
請求項7に記載の半導体集積回路。 - 上記モジュールは、上記入出力部から入力される信号の少なくとも一部に応じて、上記機能設定データの複数のビットデータから1つを選択し、当該選択したビットデータ若しくはその論理反転データを上記入出力部へ出力する選択回路を含む、
請求項7に記載の半導体集積回路。 - 上記モジュール選択部は、上記制御信号に応じて、第k行(kは1からMまでの整数を示す)に属する第i列(iは1からNまで整数を示す)のモジュール又は第(i+1)列のモジュールの一方を選択し、当該選択したモジュールを第k行第i列の入出力部に接続する、
請求項8に記載の半導体集積回路。 - 各行に属するN個の入出力部は、等しい間隔で配置されており、
第k行第i列のモジュール及び第k行第(i+1)列のモジュールは、第k行第i列の入出力部との距離が互いに等しくなる位置に配置される、
請求項13に記載の半導体集積回路。 - 上記モジュール選択部は、上記M行N列の入出力部の各々に2つずつ接続される複数のスイッチ回路を有し、
各行のN個の入出力部に接続される2×N個のスイッチ回路は、
第1スイッチ回路から第Nスイッチ回路までのN個のスイッチ回路を含む第1スイッチ群と、
第1スイッチ回路から第Nスイッチ回路までのN個のスイッチ回路を含む第2スイッチ群と
にグループ分けされており、
第k行の第1スイッチ群に属する第iスイッチ回路は、第k行第i列の入出力部と第k行第i列のモジュールとの間に接続され、
第k行の第2スイッチ群に属する第iスイッチ回路は、第k行第i列の入出力部と第k行第(i+1)列のモジュールとの間に接続される、
請求項13に記載の半導体集積回路。 - 第n列(nは1から(N+1)までの整数を示す)に属するモジュールを全ての入出力部から切り離すことを指示する制御信号が入力された場合において、
nが2からNまでの整数であれば、上記第1スイッチ群に属する第1スイッチ回路から第(n−1)スイッチ回路がオン、第nスイッチ回路から第Nスイッチ回路がオフするとともに、上記第2スイッチ群に属する第1スイッチ回路から第(n−1)スイッチ回路がオフ、第nスイッチ回路から第Nスイッチ回路がオンし、
nが整数1であれば、上記第1スイッチ群に属する全てのスイッチ回路がオフするとともに、上記第2スイッチ群に属する全てのスイッチ回路がオンし、
nが整数(N+1)であれば、上記第1スイッチ群に属する全てのスイッチ回路がオンするとともに、上記第2スイッチ群に属する全てのスイッチ回路がオフする、
請求項15に記載の半導体集積回路。 - 上記制御部は、第n列に属するモジュールを全ての入出部から切り離す場合、
nが2からNまでの整数であれば、第1制御信号から第(n−1)制御信号を第1の値に設定するとともに、第n制御信号から第N制御信号を第2の値に設定し、
nが整数1であれば、第1制御信号から第N制御信号を全て上記第2の値に設定し、
nが整数(N+1)であれば、第1制御信号から第N制御信号を全て上記第1の値に設定し、
上記第1スイッチ群に属する第iスイッチ回路は、上記制御部の第i制御信号が上記第1の値の場合にオン、上記第2の値の場合にオフし、
上記第2スイッチ群に属する第iスイッチ回路は、上記制御部の第i制御信号が上記第1の値の場合にオフ、上記第2の値の場合にオンする、
請求項16に記載の半導体集積回路。 - 上記スイッチ回路は、
上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも1つの第1のインバータ回路と、
上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも1つの第2のインバータ回路と
を有する請求項15に記載の半導体集積回路。 - 上記第1のインバータ回路及び上記第2のインバータ回路は、
第1の電源線と上記出力端子との間に直列に接続される第1導電型の第1トランジスタ及び第2トランジスタと、
第2の電源線と上記出力端子との間に直列に接続される第2導電型の第3トランジスタ及び第4トランジスタと
を含み、
上記入力端子に入力される信号に応じて、上記第1トランジスタ及び上記第4トランジスタの一方がオン、他方がオフに駆動され、
上記制御信号に応じて、上記第2トランジスタ及び上記第3トランジスタの両方がオンに駆動されるか若しくは両方がオフに駆動される、
請求項18に記載の半導体集積回路。 - 上記スイッチ回路は、
上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第1のトランスミッションゲート回路と、
上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第2のトランスミッションゲート回路と
を有する、
請求項15に記載の半導体集積回路。 - 上記スイッチ回路は、
上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第5トランジスタと、
上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第6トランジスタと
を有する、
請求項15に記載の半導体集積回路。 - 各々が、各列に属するM個のモジュールの共通の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部に接続されない列に属するモジュールへの電源供給を遮断する(N+1)個の電源スイッチ回路を具備する、
請求項8に記載の半導体集積回路。 - 各々が、一の列に属するM個のモジュールの共通の電源供給線に挿入される(N+1)個の電源スイッチ回路を有し、
上記制御部は、第1指示信号から第N指示信号までのN個の指示信号を出力し、第i指示信号によって第i列に属するモジュールを全ての入出力部から切り離すか否かを指示し、
第i列に属するモジュールの電源供給線に挿入される電源スイッチ回路は、上記第i指示信号によって第i列に属するモジュールを全ての入出力部から切り離すように指示された場合にオフし、
第(N+1)列に属するモジュールの電源供給線に挿入される電源スイッチ回路は、第N制御信号が上記第1の値の場合にオフする、
請求項17に記載の半導体集積回路。 - 上記回路ブロック及び上記モジュール選択部は、上記M行(N+1)列のモジュールに比べて、同一配線層に属する配線同士の間隔が広い、
請求項7に記載の半導体集積回路。 - 上記回路ブロック及び上記モジュール選択部は、上記M行(N+1)列のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多い、
請求項7に記載の半導体集積回路。 - 上記M行(N+1)列のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高い、
請求項7に記載の半導体集積回路。 - 上記M行N列の入出力部から切り離すべき1列のモジュールを指定する信号を記憶する記憶部を具備し、
上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成する、
請求項8に記載の半導体集積回路。 - 上記M行N列の入出力部から切り離すべき1列のモジュールを指定する信号を入力する信号入力部を具備し、
上記制御部は、検査時に上記信号入力部に入力される信号に応じて上記制御信号を生成する、
請求項8に記載の半導体集積回路。 - 上記M行N列の入出力部から切り離すべき1列のモジュールを指定する信号を記憶する記憶部と、
上記M行N列の入出力部から切り離すべき1列のモジュールを指定する信号を入力する信号入力部と
を具備し、
上記制御部は、検査時に上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記検査結果に応じて切り離すべき1列のモジュールを指定する信号を上記記憶部に記憶する
請求項8に記載の半導体集積回路。 - 上記モジュール選択部は、上記制御信号に応じて、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続する、
請求項7に記載の半導体集積回路。
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