JP4552803B2 - 半導体集積回路 - Google Patents

Description

本発明は、互いに機能を代替可能な複数のモジュールを有する半導体集積回路に係り、特に、モジュールの故障による歩留りの低下の改善を図った半導体集積回路に関するものである。

近年の半導体集積回路では、加工寸法の微細化と回路構成の大規模化が進み、製造上の欠陥による歩留りの低下が深刻化している。そこで、全体の回路の一部に予め冗長な回路を設けておき、欠陥部分をこの冗長な回路に置き換えることによって、半導体チップ全体が不良品とならないようにする手法が提案されている。

例えば特許文献１に記載されるＦＰＧＡ（field programmable gate array）の論理回路データ生成方法では、故障情報と論理情報から故障回避の必要性を判定し、必要であるなら故障部分の機能を空き部分で代用するように論理情報を変更する。

また、特許文献２に記載される半導体装置では、メモリーマップ型のアドレッシングによって複数の回路モジュール間のデータ転送が行われる。各回路モジュールにＩＤコードが割り当てられており、そのＩＤコードを操作してデータの転送先を制御することにより、故障した回路モジュールを冗長な回路モジュールに置き換える。
特許第３４９１５７９号明細書 特許第３１９２２２０号明細書

上述した従来の技術には、次に述べるような問題点がある。

特許文献１に記載されるＦＰＧＡでは、論理回路の基本構成単位である基本セルが故障している場合、これを迂回するように配線ルートが変更される。故障回避のための迂回配線は故障の発生状況に応じて様々であり、どのような配線ルートに変更されるかを予測することは難しい。そのため、基本セルのどれが故障しても所望の遅延条件を満たし得るような明確な遅延マージンを設定することが困難であり、遅延特性が著しく悪化する可能性を考慮してかなり大きな遅延マージンを見込んでおく必要がある。

特許文献２に記載される半導体装置では、回路モジュール間のデータ転送距離がどの程度の長さになるかが不良の発生状況に応じて大きく変化する可能性があるため、全ての回路モジュールがお互いに最大限離れた場合を想定して各モジュールの動作を規定する必要がある。したがって、設計の段階においてかなり大きな遅延マージンを見込んでおく必要があり、システム全体の性能を最適化し難い。

本発明はかかる事情に鑑みてなされたものであり、その目的は、回路の一部分に欠陥が生じていてもそれを救済して回路全体を正常に動作させることが可能であるとともに、欠陥の救済に伴う信号遅延の変化を小さくすることができる半導体集積回路を提供することにある。

本発明の第１の観点に係る半導体集積回路は、入力される機能設定データに応じて機能を設定されるＮ個（Ｎは２より大きい整数を示す）のモジュールと、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記Ｒ個の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部とを具備する。上記Ｒ個の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有する。上記Ｎ個のモジュールは、入力される機能設定データが同一の場合、互いの機能を代替可能である。
好適には、上記第１の観点に係る半導体集積回路は、上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部を制御する信号を生成する制御部を具備する。

本発明の第２の観点に係る半導体集積回路は、Ｍ行（Ｎ＋１）列（Ｍは１以上の整数、Ｎは１より大きい整数を示す）の行列状に配列されており、各々が入力される機能設定データに応じて機能を設定される複数のモジュールと、Ｍ行Ｎ列の行列状に配列され、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有した回路ブロックと、入力される制御信号に応じて、Ｍ行（Ｎ＋１）列のモジュールから１列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列のモジュールと上記Ｍ行Ｎ列の入出力部とを１対１に接続し、かつ、同一の行に属する入出力部の各々には同一の行に属する２つのモジュールから上記制御信号に応じて選択した一方のモジュールを接続するモジュール選択部とを具備する。上記Ｍ行Ｎ列の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有する。同一の行に属するモジュールは、入力される機能設定データが同一の場合、互いに機能を代替可能である。
好適には、上記第２の観点に係る半導体集積回路は、上記Ｍ行（Ｎ＋１）列のモジュールから、故障したモジュールを含む列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する。

上記第１の観点及び第２の観点によれば、同一の入出力部に接続される２つ若しくは２以上のモジュールを、この入出力部との距離の違いが小さくなるように配置することが可能になる。入出力部とモジュールとの距離の違いが小さくなると、両者を接続する配線長の違いが小さくなるため、欠陥の救済等に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化が小さくなる。
また、一の入出力部に接続されるモジュールが欠陥救済等に伴って切り替えられても、当該一の入出力部に接続されるモジュールの機能は、当該一の入出力部に設けられたデータ保持部に保持される機能設定データによって常に一定の機能に設定される。

上記データ保持部は、接続先のモジュールへ上記機能設定データの各ビットデータを伝送する複数の第１配線と、複数のビットデータを伝送する複数の第２配線と、上記複数の第１配線の各々に、上記複数の第２配線の何れか１つを接続する複数の第３配線とを含んでも良い。
この場合、上記第１配線は、第１配線層に形成され、上記第２配線は、上記第１配線層を覆う第２配線層に形成されても良い。また、上記第３配線は、上記第１配線と上記第２配線とを接続するビヤを含んでも良い。

また、上記データ保持部は、記憶データを少なくとも１回書き換えることが可能な記憶素子を含んでも良い。

また、上記モジュールは、上記入出力部から入力される信号の少なくとも一部に応じて、上記機能設定データの複数のビットデータから１つを選択し、当該選択したビットデータ若しくはその論理反転データを上記入出力部へ出力する選択回路を含んでも良い。

上記モジュール選択部は、上記制御信号に応じて、第ｋ行（ｋは１からＭまでの整数を示す）に属する第ｉ列（ｉは１からＮまで整数を示す）のモジュール又は第（ｉ＋１）列のモジュールの一方を選択し、当該選択したモジュールを第ｋ行第ｉ列の入出力部に接続しても良い。
また、各行に属するＮ個の入出力部は、等しい間隔で配置されても良く、第ｋ行第ｉ列のモジュール及び第ｋ行第（ｉ＋１）列のモジュールは、第ｋ行第ｉ列の入出力部との距離が互いに等しくなる位置に配置されても良い。

また好適には、上記半導体集積回路は、各々が、各列に属するＭ個のモジュールの共通の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部に接続されない列に属するモジュールへの電源供給を遮断する（Ｎ＋１）個の電源スイッチ回路を有する。
これにより、上記入出力部に接続されないモジュールにおいて無駄に電力が消費されなくなる。また、故障したモジュールへの電源供給を遮断すれば、歩留りが向上する。

また、上記回路ブロック及び上記モジュール選択部は、上記Ｍ行（Ｎ＋１）列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くても良いし、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多くても良い。
これにより、上記回路ブロック及び上記モジュール選択部の故障の発生確率が低減し、歩留りが向上する。

また、上記Ｍ行（Ｎ＋１）列のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高くても良い。これにより、回路の面積が小さくなる。

上記半導体集積回路は、上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を記憶する記憶部を具備しても良い。この場合、上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
また、上記半導体集積回路は、上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を入力する信号入力部を具備しても良い。この場合、上記制御部は、上記信号入力部に入力される信号に応じて上記制御信号を生成しても良い。
更に、上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合に、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合に、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。

上記モジュール選択部は、上記制御信号に応じて、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続しても良い。
これにより、上記入出力部に接続されていないモジュールの信号入力端子の電位が安定する。

本発明によれば、同一入出力部に接続される複数個のモジュールを、当該入出力部との距離の違いが小さくなるように配置することができるため、欠陥の救済等に伴って入出力部とモジュールとの接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
また、入出力部に設けられたデータ保持部に保持される機能設定データによってモジュールの機能を設定することにより、データ保持部に保持される機能設定データが製造時に固定されても、製造後の検査によって発見されるモジュールの欠陥を救済することが可能になる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。
本実施形態に係る半導体集積回路は、例えば図１に示すように、モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９と、一般回路ブロック１００と、モジュール選択部５０とを有する。

モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９は、それぞれ本発明のモジュールの一実施形態である。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
モジュール選択部５０は、本発明のモジュール選択部の一実施形態である。

モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９は、４行９列の行列状に配列される。ここで、‘ｋ’を１から４までの整数、‘ｎ’を１から９までの整数とすると、モジュールＭｋｎは第ｋ行及び第ｎ列に属する。

モジュールＭｋｎは、入力される機能設定データに応じてその機能を設定される回路、すなわちプログラム可能な回路である。
モジュールＭｋｎの回路構成や機能は任意であり、例えばＤＳＰ（digital signal processor）等の演算・処理機能を持つ回路や、単純な論理演算を行う回路を含んでも良い。後者の回路としては、例えば、入出力部（後述）から入力される信号の少なくとも一部に応じて、機能設定データの複数のビットデータから１つを選択し、選択したビットデータ若しくはその論理反転データを入出力部へ出力するセレクタＳＥＬ（図２）などでも良い。

また、モジュールＭｋｎは、デジタル回路に限定されるものではなく、機能設定データに応じて機能を設定可能なアナログ回路でも良い。

同一の行に属するモジュールは、入力される機能設定データが同一の場合、互いの機能を代替可能である。すなわち、第ｋ行に属するモジュールＭｋ１〜Ｍｋ９に同一の機能設定データを入力した場合、これらのモジュールの機能は同等になる。

同一の行に属するモジュールＭｋ１〜Ｍｋ９は、全て同一の回路構成を有していても良いし、同じ機能設定データを入力した場合に機能を代替可能であれば、その一部に異なる回路構成を有するモジュールを含んでいても良い。

一般回路ブロック１００は、上述したモジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９との間で信号をやり取りするための入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８を有しており、これらのモジュールと共同して所定の処理を実行する。一般回路ブロック１００の回路構成や機能は任意であり、例えば配線のみでも良い。

入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８は、４行８列の行列状に配列される。ここで、‘ｉ’を１から８までの整数とすると、入出力部Ｐｋｉは第ｋ行及び第ｉ列に属する。

入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８の各々は、１つのモジュールに少なくとも１つの信号を出力するとともに、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。図１において記号‘Ｉ／Ｏ’は、後述する機能設定データ以外に入出力部とモジュールとの間でやり取りされる信号を示す。

なお、同一の行に属する入出力部Ｐｋ１〜Ｐｋ８は、全てが同一の組合せの信号を入出力しても良いし、異なる組合せの信号を入出力する異なる種類の入出力部を含んでいても良い。
例えばモジュールＭｋｎが３つの出力端子を有する場合に、この３つの出力端子の全てから信号を入力するものや、１つの出力端子のみから信号を入力するものなどが入出力部Ｐｋ１〜Ｐｋ８の中に混在していても良い。

また、入出力部Ｐｋｉは、上述した機能設定データを保持するデータ保持部ＰＤを有する。入出力部Ｐｋｉが、後述するモジュール選択部５０によって１つのモジュールに接続されると、この入出力部Ｐｋｉに設けられたデータ保持部ＰＤは、接続先のモジュールに対して、保持している機能設定データを入力する。

データ保持部ＰＤは、少なくともデータを保持できれば良く、その構成は任意である。

例えばデータ保持部ＰＤは、ビヤ等の配線を使って構成される固定的なデータを発生する回路でも良い。
この場合、データ保持部ＰＤは、複数の配線ＬＡ（第１配線）と、複数の配線ＬＢ（第２配線）と、複数の配線ＬＣ（第３配線）とを用いて構成することができる。
配線ＬＡは、接続先のモジュールへ機能設定データの各ビットデータを伝送する配線である。
配線ＬＢは、それぞれ所定のビットデータを伝送する配線である。例えば電源線やグランド線など、一定値のビットデータ（‘１’、‘０’）を伝送する配線や、一般回路ブロック１００に含まれる回路によって任意の値に設定されるビットデータを伝送する配線などが含まれる。
配線ＬＣは、複数の配線ＬＡの各々に複数の配線ＬＢの何れか１つを接続する配線である。

例えば第１配線ＬＡは、ある１つの金属配線層ＭＬ１に形成され、第２配線ＬＢは、この金属配線層ＭＬ１より上層の金属配線層ＭＬ２に形成される。この場合、第３配線ＬＣは、２つ金属配線層（ＭＬ１，ＭＬ２）の間を貫通するビヤを含む。

このように、配線を用いてデータ保持部ＰＤを構成した場合、データ保持部ＰＤに保持される機能設定データは、半導体集積回路の製造後に変更することができない。

他方、データ保持部ＰＤは、各種のＳＲＡＭ（static random access memory）やＲＯＭ（read only memory）、フリップフロップ、不揮発性メモリなど、記憶データを少なくとも１回書き換えることが可能な記憶素子を用いて構成しても良い。
データ保持部ＰＤに記憶素子を用いた場合、データ保持部ＰＤに保持される機能設定データは、半導体集積回路を製造した後でも書き換えることが可能になる。

図２は、入出力部とモジュールの構成例を示す図である。
入出力部Ｐｋｉに設けられたデータ保持部ＰＤは、例えば４ビットの機能設定データ（ＦＤ０，…，ＦＤ３）を保持しており、後述のモジュール選択部５０によって接続されたモジュールＭｋｉに、この機能設定データを入力する。また、入出力部Ｐｋｉは、モジュール選択部５０を介して２ビットの信号（ＩＮ０，ＩＮ１）をモジュールＭｋｉに出力するとともに、モジュール選択部５０を介して１ビットの信号（ＯＵＴ）をモジュールＭｋｉから入力する。
モジュールＭｋｉは、例えばセレクタＳＥＬを有しており、データ保持部ＰＤから入力される機能設定データの各ビットデータ（ＦＤ０，…，ＦＤ３）の中から、信号ＩＮ０，ＩＮ１に応じて１つのビットデータを選択し、これを信号ＯＵＴとして入出力部Ｐｋｉに出力する。

図２の例において、データ保持部ＰＤとセレクタＳＥＬは、２入力１出力のルックアップテーブルを構成している。本実施形態に係る半導体集積回路では、例えば図２に示すように、ルックアップテーブルの構成要素であるデータ保持部とセレクタを分離し、入出力部の内部にデータ保持部を、モジュールの内部にセレクタをそれぞれ配置している。

モジュール選択部５０は、不図示の制御部から供給される制御信号に応じて、上述した４行９列のモジュールから１列を除いた４行８列のモジュールを選択し、当該選択した４行８列のモジュールと上述した４行８列の入出力部とを１対１に接続する。この場合、モジュール選択部５０は、同一の行に属する入出力部の各々に、同一の行に属する２つのモジュールから制御信号に応じて選択した１つのモジュールを接続する。すなわち、モジュール選択部５０は、第ｋ行に属するモジュールＭｋｉ又はモジュールＭｋ（ｉ＋１）の一方を制御信号に応じて選択し、これを第ｋ行の入出力部Ｐｋｉに接続する。

モジュール選択部５０は、例えば、不図示の制御部から供給される制御信号に応じて、故障したモジュールを含む列（故障したモジュールがない場合は冗長用に設けられた特定の列）を除いた４行８列のモジュールを選択する。

故障したモジュールがない場合は、例えば図１に示すように、モジュールＭｋｉと入出力部Ｐｋｉとが１対１に接続され、第９列に属するモジュールＭ１９〜Ｍ４９が全ての入出力部から切り離される。以下では、このように故障のモジュールがない通常の状態で入出力部から切り離されるモジュール列を、冗長カラムと呼ぶ場合がある。

図３は、図１に示す半導体集積回路における欠陥救済の一例を示す図であり、モジュールＭ２２が故障している場合における入出力部とモジュールとの接続状態を示す。
モジュール２２が故障している場合、図示しない制御部によって、モジュール２２を含む第２列のモジュールＭ１２〜Ｍ４２と第２列の入出力部Ｐ１２〜Ｐ４２とが切り離される。第２列の入出力部Ｐ１２〜Ｐ４２は、第２列のモジュールＭ１２〜Ｍ４２の代わりに第３列のモジュールＭ１３〜Ｍ４３に接続され、第３列の入出力部Ｐ２１〜Ｐ２２は、第３列のモジュールＭ１３〜Ｍ４３の代わりに第４列のモジュールＭ１４〜Ｍ４４に接続される。このように、各入出力部の接続先が冗長カラム（第９列）の方向へ順にシフトすることにより、４行８列の入出力部は第２列を除く４行８列のモジュールと１対１に接続され、モジュールＭ２２の欠陥が救済される。

図４及び図５は、欠陥の救済に伴って機能設定データの入力方向が変化する様子を図解した図であり、図の下側は、図１に示す半導体集積回路の断面の一例を図解している。
欠陥モジュールがない場合（図４）、各入出力部のデータ保持部ＰＤは、図の左隣に位置するモジュールのセレクタＳＥＬに機能設定データを入力する。一方、欠陥モジュールが存在する場合（図５）、その欠陥モジュールを含んだ列より右側にある各入出力部のデータ保持部ＰＤは、図の右隣に位置するモジュールのセレクタＳＥＬに機能設定データを入力する。これにより、欠陥モジュールを含んだ列より右側にある各モジュールの機能は、欠陥救済を行う前と比較して、全体的に右側へシフトする。

以上説明したように、図１に示す半導体集積回路によれば、４行９列のモジュールから１列を除いた４行８列のモジュールが選択され、この選択された４行８列のモジュールと４行８列の入出力部とが１対１に接続される。また、同一の行に属する入出力部の各々に、同一の行に属する２つのモジュールから選択された１つのモジュールが接続される。
これにより、同一の入出力部Ｐｋｉに接続される２つのモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を、入出力部Ｐｋｉとの距離の違いが小さくなるように配置することが可能になる。例えば図１に示すように、各行の８つの入出力部（Ｐｋ１〜Ｐｋ８）を等しい間隔で配列することにより、入出力部Ｐｋｉとの距離が互いに等しくなるように２つのモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を配置することができる。
入出力部とモジュールとの距離の違いを小さくすることによって、両者を接続する配線長の違いを小さくすることができる。したがって、欠陥の救済に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。

また、モジュールＭｋｉ及びＭｋ（ｉ＋１）と入出力部Ｐｋｉとの位置関係に基づいて、欠陥救済による信号遅延の変化がどの程度になるかを正確に予測することができるため、例えば先に述べた特許文献１のように正確な予測が難しい場合に比べて、遅延マージンを小さく見積もることが可能になる。これにより、高速に動作する回路を実現できる。

更に、図１に示す半導体集積回路によれば、１つの入出力部に２つのモジュールの一方を選択して接続する簡易な回路構成によって欠陥の救済を行うことができるため、回路の増加や余分な消費電力の発生を最小限に抑えることができる。
接続の切替えに用いるスイッチ回路や制御部、欠陥情報を保持するための記憶部には、従来の一般的な方法によって設計、製造可能な回路を用いることができるため、欠陥救済機能を設けることによるコストの増大を微小に抑えることができる。

また、図１に示す半導体集積回路によれば、各入出力部に機能設定データを保持するデータ保持部ＰＤが設けられており、このデータ保持部ＰＤに保持される機能設定データがモジュール選択部を介して各モジュールに入力される。各モジュールの機能は、入力される機能設定データに応じて設定される。
これにより、一の入出力部に接続されるモジュールが欠陥救済のために切り替えられても、当該一の入出力部に接続されるモジュールを、そのデータ保持部ＰＤに保持される機能設定データに応じた一定の機能に設定することができる。

欠陥救済に伴って入出力部とモジュールとの接続を切り替えた場合、各モジュールの機能は、接続先の入出力部に合わせて変更する必要がある。そのため、もし、データ保持部ＰＤがモジュールの内部に設けられていると、欠陥救済を行った場合には、データ保持部ＰＤの機能設定データを接続先の入出力部に合わせて書き換えなくてはならない。これを実現するには、例えば、データ保持部ＰＤを書換え可能な記憶素子で構成する方法や、モジュールの欠陥を検査した後に電子線ビーム装置などによってデータ保持部ＰＤの配線を固定する方法などが考えられる。
しかしながら、書換え可能な記憶素子を用いてデータ保持部ＰＤを構成する方法では、ビヤ等によって配線を固定する方法に比べて回路構成が大幅に複雑化し、回路面積の増大や故障率の上昇を招くという不利益がある。また、電子線ビーム装置などによってデータ保持部ＰＤの配線を固定する方法では、従来の一般的な製造ラインを利用できなくなる不利益や、製造効率が低下するという不利益がある。
これに対し、図１に示す半導体集積回路によれば、入出力部とモジュールとの接続を切り替えても、データ保持部ＰＤに保持される機能設定データを一切変更する必要がないため、データ保持部ＰＤを固定の配線によって構成することができる。したがって、書換え可能な記憶素子を用いる方法や、電子線ビーム装置等を用いて配線を固定する方法における上述した不利益を回避することができる。

更に、一般回路ブロック１００には、欠陥の救済を行うために回路を付加する必要が全くないため、従来の回路をそのまま使用することが可能になり、欠陥救済機能を設けることによる設計の負担を軽減できる。

また、モジュールを規則的に配置する構造によって、配線の間隔や素子の特性等を最適化し易くなるため、モジュールをランダムに配置する構造に比べて回路面積の増大や回路特性のばらつきを抑制することができる。

しかも、図１に示す半導体集積回路によれば、入出力部とモジュールとの接続状態を列ごとに一括して制御することができるため、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことが可能であり、制御部の回路構成を簡易化することができる。

また、故障を検査する場合には、列ごとに故障の有無を検査すれば良いため、１つ１つのモジュールを検査する場合に比べて検査時間を短縮することができる。

更には、半導体集積回路の内部にヒューズ等の記憶素子を利用して故障モジュールの情報を書き込む場合には、列ごとに故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。

なお、本実施形態に係る半導体集積回路では、故障したモジュールが存在する場合に、これと同じ列に属する全てのモジュールが入出力部から切り離されるため、正常なモジュールも無駄になってしまう。そのため、故障の発生確率が高い場合には、無駄になるモジュールの数が多くなる傾向がある。しかしながら、故障の発生確率があまり高くない場合や、比較的小規模のモジュールを大量に有する場合には、個々のモジュールについて接続状態の制御を行う方式に比べて、同一の歩留りを達成するために必要な回路面積を抑えることができる。

また、図１に示す半導体集積回路においては、同一行の入出力部（Ｐｋ１〜Ｐｋ８）が直線上に配列されているが、これらは例えば曲線や蛇行した線の上に配列されても良いし、ジグザグに配列されても良い。どのような線上であっても、入出力部Ｐｋ１〜Ｐｋ８が等しい間隔で配列されていれば、入出力部Ｐｋｉとの距離が互いに等しくなるように２つのモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を配置することが可能である。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

第１の実施形態に係る半導体集積回路では、欠陥救済を行う部分（４行９列のモジュール）と、欠陥救済を行わない部分（一般回路ブロック１００）とが分離されている。欠陥救済を行わない部分において欠陥が生じると、回路全体を破棄しなくてはならないため、この部分はできるだけ故障率を低くすることが望ましい。そこで、第２の実施形態に係る半導体集積回路では、例えばＤＦＭ（design for manufacturing）などの手法によって、欠陥救済を行わない部分（一般回路ブロック１００）が欠陥救済を行う部分（４行９列のモジュール）に比べて故障し難くなるような対策を施す。

例えば、一般回路ブロック１００においては、４行９列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンが形成される。これにより、配線同士が短絡することによる故障の発生確率を低減することができる。

また、一般回路ブロック１００においては、４行９列のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数を多くしても良い。例えば、通常１本のビヤによって接続される配線を２本のビヤによって接続するなどの対策を施す。これにより、ビヤが欠落することによる故障の発生確率を低減することができる。

逆に４行９列のモジュールにおいては、一般回路ブロック１００に比べて、単位面積当たりの回路素子の密度を高くしても良い。回路素子の密度が高くなると故障の発生確率が高くなるが、４行９列のモジュールにおいては欠陥救済による効果が期待できるため、適正な範囲内であれば多少故障が生じ易くなっても歩留りに大きな影響はない。したがって、４行９列のモジュールにおける回路素子の密度を高めることによって、歩留りに大きな影響を与えることなく回路全体の小面積化と高性能化を図ることができる。

なお、モジュール選択部５０は、上述した欠陥救済を行う部分に含めても良いし、欠陥救済を行わない部分に含めても良い。

モジュール選択部５０を欠陥救済しない部分に含める場合、モジュール選択部５０には一般回路ブロック１００と同様な対策を施す。すなわち、４行９列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンを形成する対策や、４行９列のモジュールに比べて多くのビヤを用いて配線を接続する対策などを施す。これにより、モジュール選択部５０の故障による歩留りの低下を抑えることができる。

他方、モジュール選択部５０を欠陥救済しない部分に含める場合には、上述の対策を行う場合に比べて故障の発生確率が高くなる。
スイッチ回路の故障が回路全体に影響を与える場合としては、例えば、一般回路ブロック１００へ信号を入力するための経路に設けられたスイッチ等の回路が短絡状態で故障し、この故障した回路から一般回路ブロック１００へ一定電圧の信号が入力され続ける場合などが挙げられる。このような故障があまり発生しないのであれば、モジュール選択部５０を欠陥救済しない部分に含めることによって、配線間のピッチやビヤの本数を減らせるため、回路の面積を削減することができるというメリットが得られる。

＜第３の実施形態＞
次に、第３の実施形態について説明する。

図６は、本実施形態に係る半導体集積回路の構成の一例を示す図であり、図１と図６の同一符号は同一の構成要素を示す。
図６に示す半導体集積回路は、４行９列のモジュール（Ｍ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９）と、一般回路ブロック１００に設けられた４行８列の入出力部（Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８）と、モジュール選択部５０に含まれるスイッチ回路ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８，ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８と、電源スイッチ回路ＰＳ１〜ＰＳ９と、制御部１と、信号入力部２と、記憶部３を有する。

スイッチ回路ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８の集まりは、それぞれ本発明の第１スイッチ群の一実施形態である。
スイッチ回路ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８の集まりは、それぞれ本発明の第２スイッチ群の一実施形態である。
電源スイッチ回路ＰＳ１〜ＰＳ９は、それぞれ本発明の電源スイッチ回路の一実施形態である。
制御部１は、本発明の制御部の一実施形態である。
信号入力部２は、本発明の信号入力部の一実施形態である。
記憶部３は、本発明の記憶部の一実施形態である。

本実施形態に係る半導体集積回路において、モジュールＭｋｎ（ｋ＝１，…，４； ｎ＝１，…，９）は、２つの入力（ＩＮ１，ＩＮ２）と１つの出力（ＯＵＴ）を有するプログラム可能な論理回路である。

図７は、モジュールＭｋｎの構成の一例を示す図である。
図７に示すモジュールＭｋｎは、ｎチャンネルＭＯＳ型のトランジスタＱｎ１〜Ｑｎ８，Ｑｎ１０〜Ｑｎ１４と、ｐチャンネルＭＯＳ型のトランジスタＱｐ１と、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４，ＩＮＶ５とを有する。

図７に示すモジュールＭｋｎにおいて、トランジスタＱｎ１〜Ｑｎ６，Ｑｐ１及びインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４，ＩＮＶ５は、４対１のセレクタＳＥＬを構成する。このセレクタＳＥＬは、入力ノードＡ，Ｂに入力される信号に応じてノードＮ１〜Ｎ４の何れか１つを選択し、選択したノードに入力される１ビットのデータ（機能設定データの１ビットのデータ）を出力ノードＹに出力する。

トランジスタＱｎ１のソースはノードＮ１に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ２のソースはノードＮ２に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ３のソースはノードＮ３に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ４のソースはノードＮ４に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
インバータ回路ＩＮＶ４の出力は、インバータ回路ＩＮＶ５を介して出力ノードＹに接続される。

トランジスタＱｎ１及びＱｎ３のゲートは、入力ノードＢに接続される。
トランジスタＱｎ２及びＱｎ４のゲートは、入力ノードＢの信号を論理反転するインバータ回路ＩＮＶ２の出力に接続される。
トランジスタＱｎ５のゲートは、入力ノードＡに接続される。
トランジスタＱｎ６のゲートは、入力ノードＡの信号を論理反転するインバータ回路ＩＮＶ１の出力に接続される。

トランジスタＱｐ１は、インバータ回路ＩＮＶ４の出力がローレベルのときにインバータ回路ＩＮＶ４の入力をプルアップする。
トランジスタＱｐ１のソースは電源線ＶＣＣに接続され、そのドレインはインバータ回路ＩＮＶ４の入力に接続され、そのゲートはインバータ回路ＩＮＶ４の出力に接続される。

また、図７に示すモジュールＭｋｎにおいて、トランジスタＱｎ７，Ｑｎ８，Ｑｎ１０〜Ｑｎ１３は、モジュールの検査を行う動作モード（以降、テストモードと呼ぶ）において、上述したセレクタＳＥＬにテスト信号を入力するための回路を構成する。

トランジスタＱｎ７のドレインは、テスト信号の入力ノードＴａに接続され、そのソースは入力ノードＡに接続される。
トランジスタＱｎ８のドレインは、テスト信号の入力ノードＴｂに接続され、そのソースは入力ノードＢに接続される。
トランジスタＱｎ７，Ｑｎ８のゲートは、テストモードにおいてハイレベルに設定されるノードＴｍｏｄに共通接続される。

トランジスタＱｎ１０のドレインは、ノードＮ１に接続される。
トランジスタＱｎ１１のドレインは、ノードＮ２に接続される。
トランジスタＱｎ１２のドレインは、ノードＮ３に接続される。
トランジスタＱｎ１３のドレインは、ノードＮ４に接続される。
トランジスタＱｎ１０〜Ｑｎ１３のソースは、インバータ回路ＩＮＶ２の出力に共通接続され、そのゲートは、ノードＴｍｏｄに共通接続される。

トランジスタＱｎ１４は、テストモードにおいて、上述したセレクタＳＥＬのテスト結果を示す信号を、検査出力線ＳＬに出力する。
トランジスタＱｎ１４のドレインは出力ノードＹに接続され、そのソースは検査出力線ＳＬに接続され、そのゲートは列選択線ＣＬに接続される。列選択線ＣＬが後述する列選択回路１０によってハイレベルに設定されると、トランジスタＱｎ１４がオン状態となり、出力ノードＹより出力されるセレクタＳＥＬの出力信号がトランジスタＱｎ１４を介して検査出力線ＳＬに出力される。

ノードＡ，Ｂを入力、ノードＹを出力とした場合、図７に示すモジュールＭｋｎの論理機能は、ノードＮ１〜Ｎ４に入力される機能設定データに応じて決定される。

例えば、ノードＮ１，Ｎ２，Ｎ３，Ｎ４にそれぞれ‘０’，‘１’，‘１’，‘１’のビットデータを入力した場合（‘０’はローレベル、‘１’はハイレベルを示す）、ノードＡ及びＢを入力とし、ノードＹを出力とする２入力のＮＡＮＤ回路が実現される。
すなわち、ノードＡがローレベルの場合、トランジスタＱｎ６がオンするとともに、トランジスタＱｎ３又はＱｎ４の何れか一方がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ３及びＱｎ６又はトランジスタＱｎ４及びＱｎ６を介してハイレベルに駆動され、ノードＹはハイレベルになる。ノードＢがローレベルの場合、トランジスタＱｎ２及びＱｎ４がオンするとともに、トランジスタＱｎ５又はＱｎ６がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ２及びＱｎ５又はトランジスタＱｎ４及びＱｎ６を介してハイレベルに駆動され、ノードＹはハイレベルになる。
ノードＡ及びＢが共にハイレベルの場合、トランジスタＱｎ１及びＱｎ５がオンし、トランジスタＱｎ６がオフするため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ１及びＱｎ５を介してローレベルに駆動され、ノードＹはローレベルになる。
このようにして、入力ノードＡ又はＢの何れか一方が‘０’（ローレベル）のときに出力ノードＹが‘１’（ハイレベル）になり、入力ノードＡ及びＢが両方‘１’（ハイレベル）のときに出力ノードＹが‘０’（ローレベル）になるＮＡＮＤ機能が実現される。

また、ノードＴｍｏｄがハイレベルに設定されるテストモードにおいては、トランジスタＱｎ７，Ｑｎ８，Ｑｎ１０〜Ｑｎ１３が全てオンする。これにより、入力ノードＡ，Ｂには、検査用の入力ノードＴａ，Ｔｂから所定の検査信号が入力される。また、ノードＮ１〜Ｎ４の入力信号は、ノードＴｂから入力される信号に応じて、全てハイレベル又は全てローレベルに設定される。
セレクタＳＥＬの論理機能は、検査用の入力ノードＴａ，Ｔｂに入力される検査信号とノードＹより出力される検査結果の信号とを照合することによって、正常かどうかチェックされる。
以上が、モジュールＭｋｎについての説明である。

本実施形態に係る半導体集積回路において、各入出力部のデータ保持部ＰＤは、配線とビヤによって構成された回路により、４ビットの機能設定データを保持する。

図８は、データ保持部ＰＤの構成の一例を示す図である。
図８における記号‘Ｐ１１’，…，‘Ｐ４１，‘Ｐ１２’，…，‘Ｐ４２’は、４本の配線Ｌ１〜Ｌ４に所定のビットデータを入力するためのビヤの作成位置を示す。
位置Ｐ１１〜Ｐ４１には、配線Ｌ１〜Ｌ４に値‘１’のビットデータを入力するためのビヤが作成される。位置Ｐ１１〜Ｐ４１にビヤを作成すると、配線Ｌ１〜Ｌ４は値‘１’のビットデータを伝送する配線、すなわち電源線ＶＣＣに接続される。
位置Ｐ１２〜Ｐ４２には、配線Ｌ１〜Ｌ４に値‘０’のビットデータを入力するためのビヤが作成される。位置Ｐ１２〜Ｐ４２にビヤを作成すると、配線Ｌ１〜Ｌ４は値‘０’のビットデータを伝送する配線、すなわちグランド線ＶＳＳに接続される。

本実施形態に係る半導体集積回路において、モジュール選択部５０は、入出力部ごとに２つのスイッチ回路を有している。

スイッチ回路ＳＷＡｋｉは、第ｋ行第ｉ列の入出力部Ｐｋｉと第ｋ行第ｉ列のモジュールＭｋｉとの間に接続されており、制御部１から供給される制御信号Ｓｃｉが値‘１’の場合にオン、値‘０’の場合にオフする。

スイッチ回路ＳＷＢｋｉは、第ｋ行第ｉ列の入出力部Ｐｋと第ｋ行第（ｉ＋１）列のモジュールＭｋ（ｉ＋１）との間に接続されており、制御部１から供給される制御信号Ｓｃｉが値‘１’の場合にオフ、値‘０’の場合にオンする。

スイッチ回路ＳＷＡｋｉは、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
同様に、スイッチ回路ＳＷＢｋｉは、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
以下では、このように個々の信号のオン／オフを行う回路をスイッチ素子と呼び、その幾つかの構成例について説明する。

図９は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。

図９に示すスイッチ素子ＳＥ１は、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ１は、入出力部Ｐｋｉから信号を入力する入力端子Ｔｉと、モジュールＭｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。

図９に示すスイッチ素子ＳＥ２は、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ２は、入出力部Ｐｋｉから信号を入力する入力端子Ｔｉと、モジュールＭｋ（ｉ＋１）へ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
また、スイッチ素子ＳＥ２は、接続先のモジュールＭｋ（ｉ＋１）を全ての入出力部から切り離すことを指示する信号が入力された場合、出力端子Ｔｏをグランド線ＶＳＳに接続する。

スイッチ素子ＳＥ１及びＳＥ２は、共に４つのトランジスタ（Ｑ１〜Ｑ４）を有する。
ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートには、入出力部Ｐｋｉからの信号ＳＭｉｎ１が入力される。

スイッチ素子ＳＥ１において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉを論理反転した制御信号／Ｓｃｉが入力される。ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力される。
他方、スイッチ素子ＳＥ２において、ｐ型ＭＯＳトランジスタＱ２のゲートには上述の制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号／Ｓｃｉが入力される。

制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ１においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンするため、スイッチ素子ＳＥ１がインバータ回路として動作する。入出力部Ｐｋｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭｋｉに入力される。また、スイッチ素子ＳＥ２においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ２がインバータ回路として動作する。入出力部Ｐｋｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭｋ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１において出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。

図１０は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。

図１０に示すスイッチ素子ＳＥ３は、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ３は、モジュールＭｋｉから信号を入力する入力端子Ｔｉと、入出力部Ｐｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。

図１０に示すスイッチ素子ＳＥ４は、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ４は、モジュールＭｋ（ｉ＋１）から信号を入力する入力端子Ｔｉと、入出力部Ｐｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。

スイッチ素子ＳＥ３及びＳＥ４は、スイッチ素子ＳＥ１及びＳＥ２と同様に、４つのトランジスタ（Ｑ１〜Ｑ４）を有する。ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。

スイッチ素子ＳＥ３において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭｋｉからの信号Ｓｏｕｔ１が入力される。
他方、スイッチ素子ＳＥ４において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号／Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭｋ（ｉ＋１）からの信号Ｓｏｕｔ２が入力される。

制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ３においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンし、スイッチ素子ＳＥ３はインバータ回路として動作する。モジュールＭｋｉからの信号Ｓｏｕｔ１は、このインバータ回路によって論理反転されて、入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ４においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ４がインバータ回路として動作する。モジュールＭｋ（ｉ＋１）からの信号Ｓｏｕｔ２は、このインバータ回路によって論理反転されて、入出力部Ｐｋｉに入力される。スイッチ素子ＳＥ３においては、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。

図１１は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。

図１１に示すスイッチ素子ＳＥ１Ａは、図９に示すスイッチ素子ＳＥ１と同様に、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ１Ａは、入出力部ＰｋｉからモジュールＭｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。

図１１に示すスイッチ素子ＳＥ２Ａは、図９にスイッチ素子ＳＥ２と同様に、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ２Ａは、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ１Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。

スイッチ素子ＳＥ１Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。他方、スイッチ素子ＳＥ２Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号／Ｓｃｉが入力される。

制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ１Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。入出力部Ｐｋｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ１Ａを介してモジュールＭｋｉに入力される。また、スイッチ素子ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ２Ａが遮断状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ２Ａが導通状態になる。入出力部Ｐｋｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ２Ａを介してモジュールＭｋ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１Ａが遮断状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。

なお、図１１の例では、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（入出力部側）の経路にインバータ回路Ｕ５，Ｕ６が挿入されている。

図１２は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。

図１２に示すスイッチ素子ＳＥ３Ａは、図１０に示すスイッチ素子ＳＥ３と同様に、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ３Ａは、モジュールＭｋｉから入出力部Ｐｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。

図１２に示すスイッチ素子ＳＥ４Ａは、図１０にスイッチ素子ＳＥ４と同様に、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ４Ａは、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ３Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。

スイッチ素子ＳＥ３Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。他方、スイッチ素子ＳＥ４Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号／Ｓｃｉが入力される。

制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ３Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。モジュールＭｋｉから出力される信号Ｓｏｕｔ１は、スイッチ素子ＳＥ３Ａを介して入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ４Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ４Ａが遮断状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ４Ａが導通状態になる。モジュールＭｋ（ｉ＋１）から出力される信号Ｓｏｕｔ２は、スイッチ素子ＳＥ４Ａを介して入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ３Ａが遮断状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。

なお、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（モジュール側）の経路にインバータ回路を挿入しても良い。

図１３は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。

図１３に示すスイッチ素子ＳＥ１Ｂ，ＳＥ２Ｂは、図１１に示すスイッチ素子ＳＥ１Ａ，ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ１Ａ，ＳＥ２Ａと同じである。すなわち、制御信号Ｓｃｉがハイレベル（値‘１’）の場合、入出力部Ｐｋｉからの信号をモジュールＭｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがローレベル（値‘０’）の場合は、入出力部Ｐｋｉからの信号をモジュールＭｋ（ｉ＋１）へ伝送し、入出力部ＰｋｉとモジュールＭｋｉとを切り離す。

図１４は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。

図１４に示すスイッチ素子ＳＥ３Ｂ，ＳＥ４Ｂは、図１２に示すスイッチ素子ＳＥ３Ａ，ＳＥ４Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ３Ａ，ＳＥ４Ａと同じである。すなわち、制御信号Ｓｃｉがハイレベル（値‘１’）の場合、モジュールＭｋｉからの信号を入出力部Ｐｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがローレベル（値‘０’）の場合は、モジュールＭｋ（ｉ＋１）からの信号を入出力部Ｐｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋｉとを切り離す。

なお、図１３，図１４に示すスイッチ素子（ＳＥ１Ｂ，ＳＥ２Ｂ，ＳＥ３Ｂ，ＳＥ４Ｂ）にハイレベルの信号が入力される場合、これらのスイッチ素子を通過して出力される信号はｎ型ＭＯＳトランジスタＱ６のしきい値に相当する電圧降下を生じる。そのため、図１３，図１４に示すスイッチ素子を用いる場合は、この電圧降下による回路動作への影響（遅延、ノイズマージン等）が許容範囲内に収まることが要求される。

ここで、第１の構成例（図９、図１０）及び第２の構成例（図１１、図１２）のスイッチ素子を半導体基板上に形成した場合の構造について、図１５及び図１６を参照して説明する。

図１５は、図９及び図１０に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）の構造例を示す平面図である。
図１５（Ａ）は、２つの活性領域（Ｄ１，Ｄ２）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図１５（Ｂ）は、４つの活性領域（Ｄ３〜Ｄ６）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。

図１５（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ１及びＤ２が並んで形成される。活性領域Ｄ１にはｎ型不純物が導入され、活性領域Ｄ２にはｐ型不純物が導入される。活性領域Ｄ１及びＤ２は、例えば図１５（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、異なる活性領域の素子同士を電気的に分離するための領域（素子分離領域）が設けられている。

活性領域Ｄ１及びＤ２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１〜Ｇ３が設けられている。

ゲート電極Ｇ１は、２つの活性領域（Ｄ１、Ｄ２）の上に跨って設けられている。活性領域Ｄ１においてゲート電極Ｇ１に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ２においてゲート電極Ｇ１に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ１は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。

ゲート電極Ｇ２は、図においてゲート電極Ｇ１の右側の活性領域Ｄ１上に設けられている。活性領域Ｄ１においてゲート電極Ｇ２に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ３は、図においてゲート電極Ｇ１の右側の活性領域Ｄ２上に設けられている。活性領域Ｄ２においてゲート電極Ｇ３に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ２，Ｇ３は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。

活性領域Ｄ１においてゲート電極Ｇ１の左側の領域Ａ１は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ１は、不図示のビヤを介して金属配線Ｗ１に接続される。金属配線Ｗ１は、電源線ＶＣＣに相当する。

活性領域Ｄ１においてゲート電極Ｇ１及びＧ２の間に挟まれた領域Ａ２は、ｐ型ＭＯＳトランジスタＱ１のドレイン並びにｐ型ＭＯＳトランジスタＱ２のソースに相当する。ｐ型ＭＯＳトランジスタＱ１のドレインとｐ型ＭＯＳトランジスタＱ２のソースは、この領域Ａ２において互いに接続されている。

活性領域Ｄ１においてゲート電極Ｇ２の右側の領域Ａ３は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ２においてゲート電極Ｇ３の右側の領域Ａ４は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ２を介して互いに接続される。領域Ａ３とＡ４の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。

活性領域Ｄ２において、ゲート電極Ｇ１及びＧ３の間に挟まれた領域Ａ５は、ｎ型ＭＯＳトランジスタＱ３のソース並びにｎ型ＭＯＳトランジスタＱ４のドレインに相当する。ｎ型ＭＯＳトランジスタＱ３のソースとｎ型ＭＯＳトランジスタＱ４のドレインは、この領域Ａ５において互いに接続されている。

活性領域Ｄ２においてゲート電極Ｇ１の左側の領域Ａ６は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ６は、不図示のビヤを介して金属配線Ｗ３に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。

図１５（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ３、Ｄ４、Ｄ５及びＤ６が行列状に形成される。図１５（Ｂ）の例では、活性領域Ｄ４が活性領域Ｄ３の右側に形成され、活性領域Ｄ６が活性領域Ｄ３の下側に形成され、活性領域Ｄ５が活性領域Ｄ４の下側かつ活性領域Ｄ６の右側に形成される。
活性領域Ｄ３及びＤ４にはｎ型不純物が導入され、活性領域Ｄ５及びＤ６にはｐ型不純物が導入される。活性領域Ｄ３〜Ｄ６は、例えば図１５（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。

活性領域Ｄ３〜Ｄ６の上には、不図示のゲート酸化膜を介してゲート電極Ｇ４〜Ｇ６が設けられている。

ゲート電極Ｇ４は、活性領域Ｄ３及びＤ６の上に跨って設けられている。活性領域Ｄ３においてゲート電極Ｇ４に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ６においてゲート電極Ｇ４に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ４は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。

ゲート電極Ｇ５は、活性領域Ｄ４の上に設けられている。活性領域Ｄ４においてゲート電極Ｇ５に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ６は、活性領域Ｄ５の上に設けられている。活性領域Ｄ５においてゲート電極Ｇ６に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ５，Ｇ６は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。

活性領域Ｄ３においてゲート電極Ｇ４の左側の領域Ａ７は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ７は、不図示のビヤを介して金属配線Ｗ４に接続される。金属配線Ｗ４は、電源線ＶＣＣに相当する。

活性領域Ｄ３においてゲート電極Ｇ４の右側の領域Ａ８は、ｐ型ＭＯＳトランジスタＱ１のドレインに相当する。また、活性領域Ｄ４においてゲート電極Ｇ５の左側の領域Ａ９は、ｐ型ＭＯＳトランジスタＱ２のソースに相当する。この領域Ａ８とＡ９は、不図示のビヤ並びに金属配線Ｗ５、Ｗ６及びＷ７を介して互いに接続される。

活性領域Ｄ４においてゲート電極Ｇ５の右側の領域Ａ１０は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ５においてゲート電極Ｇ６の右側の領域Ａ１１は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ８を介して互いに接続される。領域Ａ１０とＡ１１の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。

活性領域Ｄ５においてゲート電極Ｇ６の左側の領域Ａ１２は、ｎ型ＭＯＳトランジスタＱ３のソースに相当する。また、活性領域Ｄ６においてゲート電極Ｇ４の右側の領域Ａ１３は、ｎ型ＭＯＳトランジスタＱ１のドレインに相当する。この領域Ａ１２とＡ１３は、不図示のビヤ並びに金属配線Ｗ９、Ｗ１０及びＷ１１を介して互いに接続される。

活性領域Ｄ６においてゲート電極Ｇ１の左側の領域Ａ１４は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ１４は、不図示のビヤを介して金属配線Ｗ１２に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。

図１６は、図１１及び図１２に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の構造例を示す平面図である。
図１６（Ａ）は、２つの活性領域（Ｄ７，Ｄ８）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図１６（Ｂ）は、４つの活性領域（Ｄ９〜Ｄ１２）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。

図１６（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ７及びＤ８が並んで形成される。活性領域Ｄ７にはｎ型不純物が導入され、活性領域Ｄ８にはｐ型不純物が導入される。活性領域Ｄ７及びＤ８は、例えば図１６（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には素子分離領域が設けられている。

活性領域Ｄ７及びＤ８の上には、不図示のゲート酸化膜を介してゲート電極Ｇ７〜Ｇ９が設けられている。

ゲート電極Ｇ７は、２つの活性領域（Ｄ７、Ｄ８）の上に跨って設けられている。活性領域Ｄ７においてゲート電極Ｇ７に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ８においてゲート電極Ｇ７に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。

なお、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８は、スイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力側の経路に挿入されるインバータ回路を構成するトランジスタである。ゲート電極Ｇ７は、このインバータ回路の入力端子に相当する。

ゲート電極Ｇ８は、図においてゲート電極Ｇ７の右側の活性領域Ｄ７上に設けられている。活性領域Ｄ７においてゲート電極Ｇ８に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ９は、図においてゲート電極Ｇ７の右側の活性領域Ｄ８上に設けられている。活性領域Ｄ８においてゲート電極Ｇ９に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ８，Ｇ９は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。

活性領域Ｄ７においてゲート電極Ｇ７の左側の領域Ａ１５は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ１５は、不図示のビヤを介して金属配線Ｗ１３に接続される。金属配線Ｗ１３は、電源線ＶＣＣに相当する。

活性領域Ｄ８においてゲート電極Ｇ７の左側の領域Ａ２０は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２０は、不図示のビヤを介して金属配線Ｗ１５に接続される。金属配線Ｗ１５は、電源線ＶＣＣに相当する。

活性領域Ｄ７においてゲート電極Ｇ７及びＧ８の間に挟まれた領域Ａ１６は、ｐ型ＭＯＳトランジスタＱ７のドレイン並びにｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ８においてゲート電極Ｇ７及びＧ９の間に挟まれた領域Ａ１９は、ｎ型ＭＯＳトランジスタＱ８のドレイン並びにｎ型ＭＯＳトランジスタＱ６のソースに相当する。
この領域Ａ１６とＡ１９は、不図示のビヤと金属配線Ｗ１４とを介して互いに接続される。領域Ａ１６とＡ１９の接続点は、上述したインバータ回路の出力端子に相当するとともに、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。

活性領域Ｄ７においてゲート電極Ｇ８の右側の領域Ａ１７は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ８においてゲート電極Ｇ９の右側の領域Ａ１８は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ１７とＡ１８は、不図示のビヤと金属配線Ｗ１６を介して互いに接続される。領域Ａ１７とＡ１８の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。

図１６（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ９、Ｄ１０、Ｄ１１及びＤ１２が行列状に形成される。図１６（Ｂ）の例では、活性領域Ｄ１１が活性領域Ｄ９の右側に形成され、活性領域Ｄ１０が活性領域Ｄ９の下側に形成され、活性領域Ｄ１２が活性領域Ｄ１１の下側かつ活性領域Ｄ１０の右側に形成される。
活性領域Ｄ９及びＤ１１にはｎ型不純物が導入され、活性領域Ｄ１０及びＤ１２にはｐ型不純物が導入される。活性領域Ｄ９〜Ｄ１２は、例えば図１６（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。

活性領域Ｄ９〜Ｄ１２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１０〜Ｇ１２が設けられている。

ゲート電極Ｇ１０は、活性領域Ｄ９及びＤ１０の上に跨って設けられている。活性領域Ｄ９においてゲート電極Ｇ１０に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ１０においてゲート電極Ｇ１０に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。
ゲート電極Ｇ１０は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の入力端子に相当する。

ゲート電極Ｇ１１は、活性領域Ｄ１１の上に設けられている。活性領域Ｄ１１においてゲート電極Ｇ１１に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ１２は、活性領域Ｄ１２の上に設けられている。活性領域Ｄ１２においてゲート電極Ｇ１２に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ１１，Ｇ１２は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。

活性領域Ｄ９においてゲート電極Ｇ１０の左側の領域Ａ２１は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ２１は、不図示のビヤを介して金属配線Ｗ１７に接続される。金属配線Ｗ１７は、電源線ＶＣＣに相当する。

活性領域Ｄ１０においてゲート電極Ｇ１０の左側の領域Ａ２８は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２８は、不図示のビヤを介して金属配線Ｗ１９に接続される。金属配線Ｗ１９は、グランド線ＶＳＳに相当する。

活性領域Ｄ９においてゲート電極Ｇ１０の右側の領域Ａ２２は、ｐ型ＭＯＳトランジスタＱ７のドレインに相当する。また、活性領域Ｄ１０においてゲート電極Ｇ１０の右側の領域Ａ２７は、ｎ型ＭＯＳトランジスタＱ８のドレインに相当する。この領域Ａ２２とＡ２７は、不図示のビヤと金属配線Ｗ１８を介して互いに接続される。領域Ａ２２とＡ２７の接続点は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の出力端子に相当する。

活性領域Ｄ１１においてゲート電極Ｇ１１の左側の領域Ａ２３は、ｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の左側の領域Ａ２６は、ｎ型ＭＯＳトランジスタＱ６のソースに相当する。この領域Ａ２３とＡ２６は、不図示のビヤと金属配線Ｗ２１を介して互いに接続される。領域Ａ２３とＡ２６の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。

金属配線Ｗ１８とＷ２１は、金属配線Ｗ２０を介して接続される。これにより、インバータ回路（Ｑ７，Ｑ８）の出力端子とスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力端子とが接続される。

活性領域Ｄ１１においてゲート電極Ｇ１１の右側の領域Ａ２４は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の右側の領域Ａ２５は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ２４とＡ２５は、不図示のビヤと金属配線Ｗ２２を介して互いに接続される。領域Ａ２４とＡ２５の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。

図１６（Ａ）に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）では、ゲート電極Ｇ７とゲート電極Ｇ８，Ｇ９との間に挟まれた領域Ａ１６，Ａ１９を接続するために、金属配線Ｗ１４とビヤが設けられている。一方、図１５（Ａ）に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）では、ゲート電極Ｇ１とゲート電極Ｇ２，Ｇ３との間に挟まれた領域Ａ２，Ａ５を接続する必要がないため、図１６（Ａ）に示すような金属配線やビヤが不要である。
したがって、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）にインバータ回路（Ｑ７，Ｑ８）を付加した回路よりも面積を小さくすることができる。

ただし、各トランジスタを別個の活性領域に形成する場合は、図１５（Ｂ）及び図１６（Ｂ）を比較しても分かるように、両者の面積はあまり変わらない。
また、インバータ回路（Ｑ７，Ｑ８）を削除して第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）のみを用いる場合、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）は第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）より面積を小さくすることができる。しかしながら、この場合は、トランスミッションゲート回路（Ｑ５，Ｑ６）の抵抗成分によって信号遅延が生じるため、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）を用いる場合に比べて回路の動作速度は遅くなる。

以上、モジュール選択部５０のスイッチ回路ＳＷＡｋｉ，ＳＷＢｋｉに含まれるスイッチ素子について説明した。

制御部１は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号に応じて、モジュール選択部５０の各スイッチ回路の動作を制御する制御信号Ｓｃ１〜Ｓｃ８を生成する。

制御部１は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号において第ｎ列（ｎ＝１，…，９）のモジュールを全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ８を出力する。

［２≦ｎ≦８］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘１’に設定し、制御信号Ｓｃｎ〜Ｓｃ８を値‘０’に設定する。

制御信号Ｓｃｎが値‘０’になると、スイッチ回路ＳＷＡ１ｎ，ＳＷＡ２ｎ，ＳＷＡ３ｎ，ＳＷＡ４ｎがオフし、制御信号Ｓｃ（ｎ−１）が値‘１’になると、スイッチ回路ＳＷＢ１（ｎ−１），ＳＷＢ２（ｎ−１），ＳＷＢ３（ｎ−１），ＳＷＢ４（ｎ−１）がオフする。これにより、第ｎ列に属する４つのモジュールは、全ての入出力部から切り離される。

また、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）が値‘１’になると、スイッチ回路ＳＷＡ１ｐ，ＳＷＡ２ｐ，ＳＷＡ３ｐ，ＳＷＡ４ｐがオンし、スイッチ回路ＳＷＢ１ｐ，ＳＷＢ２ｐ，ＳＷＢ３ｐ，ＳＷＢ４ｐがオフする（ｐは１から（ｎ−１）までの整数を示す）。これにより、第ｐ列に属する４つの入出力部Ｐ１ｐ，Ｐ２ｐ，Ｐ３ｐ，Ｐ４ｐは、それぞれ、第ｐ列に属する４つのモジュールＭ１ｐ，Ｍ２ｐ，Ｍ３ｐ，Ｍ４ｐに接続される。つまり、第１〜第（ｎ−１）列の入出力部は、それぞれ、第１列〜第（ｎ−１）列のモジュールに接続される。

他方、制御信号Ｓｃｎ〜Ｓｃ８が値‘１’になると、スイッチ回路ＳＷＡ１ｑ，ＳＷＡ２ｑ，ＳＷＡ３ｑ，ＳＷＡ４ｑがオフし、スイッチ回路ＳＷＢ１ｑ，ＳＷＢ２ｑ，ＳＷＢ３ｑ，ＳＷＢ４ｑがオンする（ｑはｎから８までの整数を示す）。これにより、第ｑ列に属する４つの入出力部Ｐ１ｑ，Ｐ２ｑ，Ｐ３ｑ，Ｐ４ｑは、それぞれ、第（ｑ＋１）列に属する４つのモジュールＭ１（ｑ＋１），Ｍ２（ｑ＋１），Ｍ３（ｑ＋１），Ｍ４（ｑ＋１）に接続される。すなわち、第ｎ列〜第８列の入出力部は、それぞれ、第（ｎ＋１）〜第９列のモジュールに接続される。

［ｎ＝１］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ８を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＡ１１，ＳＷＡ２１，ＳＷＡ３１，ＳＷＡ４１が全てオフするため、第１列に属するモジュールは全ての入出力部から切り離される。
また、‘ｉ’を１から８までの整数とすると、スイッチ回路ＳＷＡ１ｉ，ＳＷＡ２ｉ，ＳＷＡ３ｉ，ＳＷＡ４ｉがオフし、スイッチ回路ＳＷＢ１ｉ，ＳＷＢ２ｉ，ＳＷＢ３ｉ，ＳＷＢ４ｉがオンする。これにより、第ｉ列に属する４つの入出力部Ｐ１ｉ，Ｐ２ｉ，Ｐ３ｉ，Ｐ４ｉは、それぞれ、第（ｉ＋１）列に属する４つのモジュールＭ１（ｉ＋１），Ｍ２（ｉ＋１），Ｍ３（ｉ＋１），Ｍ４（ｉ＋１）に接続される。すなわち、第１列〜第８列の入出力部は、それぞれ、第２列〜第９列のモジュールに接続される。

［ｎ＝９］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ８を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＢ１８，ＳＷＢ２８，ＳＷＢ３８，ＳＷＢ４８が全てオフするため、第９列のモジュールは全ての入出力部から切り離される。
また、‘ｉ’を１から８までの整数とすると、スイッチ回路ＳＷＡ１ｉ，ＳＷＡ２ｉ，ＳＷＡ３ｉ，ＳＷＡ４ｉがオンし、スイッチ回路ＳＷＢ１ｉ，ＳＷＢ２ｉ，ＳＷＢ３ｉ，ＳＷＢ４ｉがオフする。そのため、第ｉ列に属する４つの入出力部Ｐ１ｉ，Ｐ２ｉ，Ｐ３ｉ，Ｐ４ｉは、それぞれ、第ｉ列に属する４つのモジュールＭ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉに接続される。すなわち、第１列〜第８列の入出力部は、それぞれ、第１列〜第８列のモジュールに接続される。

また、制御部１は、記憶部３に記憶される信号が所定の初期値を持つ場合、信号入力部２から入力される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成し、記憶部３に記憶される信号が上記所定の初期値と異なる値を持つ場合、記憶部３に記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成する。
これにより、例えば記憶部３に対する信号の書き込みが行われていない初期状態（モジュールの検査を行う場合など）においては、半導体集積回路の外部から信号入力部２に入力する信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、入出力部とモジュールとの接続を任意に制御できる。また、記憶部３に対する信号の書き込みが行われた後は、その書き込まれた信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、外部から信号を入力することなく、入出力部とモジュールとの接続を所望の状態に固定できる。

図１７は、制御部１の構成の一例を示す図である。
制御部１は、例えば図１７に示すように、デコード部１３と、ＮＯＲ回路１１−２〜１１−８と、インバータ回路１１−１，１２−１〜１２−８とを有する。

デコード部１３は、記憶部３若しくは信号入力部２から入力される信号をデコードし、そのデコード結果を指示信号Ｓｄ１〜Ｓｄ８として出力する。
すなわち、デコード部１３は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号において第ｎ列のモジュールを全ての入出力部から切り離すように指示される場合、整数ｎの値に応じて、次のような指示信号Ｓｄ１〜Ｓｄ８を生成する。
‘ｎ’が１から８までの整数であれば、指示信号Ｓｄｎのみを値‘１’とし、他の指示信号を値‘０’に設定する。
‘ｎ’が整数９であれば、指示信号Ｓｄ１〜Ｓｄ８を全て値‘０’に設定する。

デコード部１３において出力される指示信号Ｓｄｉ（ｉ＝１，…，８）は、第ｉ列のモジュールを全ての入出力部から切り離すか否かを指示する信号である。指示信号Ｓｄｉの値が‘１’の場合、モジュール選択部５０によって第ｉ列のモジュールが全ての入出力部から切り離される。

デコード部１３は、記憶部３に記憶される信号が上述した所定の初期値を持つ場合、信号入力部２から入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ８を生成する。記憶部３に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部３に記憶される信号に応じて指示信号Ｓｄ１〜Ｓｄ３２を生成する。

ＮＯＲ回路１１−ｊ（ｊは２から８までの整数を示す）は、インバータ回路１２−（ｊ−１）から出力される制御信号／Ｓｃ（ｊ−１）と指示信号Ｓｄｊとの反転論理和を演算し、その演算結果を制御信号Ｓｃｊとして出力する。

インバータ回路１２−ｊは、制御信号Ｓｃｊを論理反転し、制御信号／Ｓｃｊとして出力する。

インバータ回路１１−１は、指示信号Ｓｄ１を論理反転し、制御信号Ｓｃ１として出力する。
インバータ回路１２−１は、制御信号Ｓｃ１を論理反転し、制御信号／Ｓｃ１として出力する。

デコード部１３の指示信号Ｓｄｊ（ｊ＝２，…，８）が‘１’になると、この指示信号Ｓｄｊを入力したＮＯＲ回路１１−ｊは値‘０’の制御信号Ｓｃｊを出力する。‘ｊ’が８より小さい場合、制御信号Ｓｃｊを論理反転した値‘１’の制御信号／ＳｃｊがＮＯＲ回路１１−（ｊ＋１）に入力されるため、ＮＯＲ回路１１−（ｊ＋１）も値‘０’の制御信号Ｓｃ（ｊ＋１）を出力する。このようにして、ＮＯＲ回路１１−ｊより後段のＮＯＲ回路１１−（ｊ＋１）〜１１−８から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ８は全て値‘０’になる。

デコード部１３の指示信号Ｓｄ１が値‘１’になると、この指示信号Ｓｄ１を論理反転した制御信号Ｓｃ１が値‘０’になり、これを更に論理反転した制御信号／Ｓｃ１がＮＯＲ回路１１−２に入力され、その出力信号（制御信号Ｓｃ２）が値‘０’になる。これにより、ＮＯＲ回路１１−２〜１１−８から出力される制御信号Ｓｃ２〜Ｓｃ８の値は全て値‘０’になる。すなわち、指示信号Ｓｄ１が値‘１’の場合、制御信号Ｓｃ１〜Ｓｃ８は全て値‘０’になる。

他方、デコード部１３の指示信号Ｓｄ１〜Ｓｄ８が全て値‘０’になると、インバータ回路１１−１及びＮＯＲ回路１１−２〜１１−８の入力信号が全て値‘０’になるため、制御信号Ｓｃ１〜Ｓｃ８は全て値‘１’になる。

したがって、第ｎ列のモジュールを全ての入出力部から切り離す場合において、‘ｎ’が２から８までの整数であるときは、デコード部１３によって指示信号Ｓｄｎのみが値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）が値‘１’、制御信号Ｓｃｎ〜Ｓｃ８が値‘０’になる。‘ｎ’が整数１であるときは、デコード部１３によって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘０’になる。‘ｎ’が整数８であるときは、デコード部１３によって指示信号Ｓｄ１〜Ｓｄ８が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘１’になる。

記憶部３は、９列のモジュールの中で、全ての入出力部と切り離すべき１つの列を指定する信号を記憶する。また、記憶部３は、書き込みがなされていない初期の状態において、所定の初期値を持つ信号を記憶する。
記憶部３は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。

信号入力部２は、全ての入出力部と切り離すべき１つのモジュール列を指定する信号を入力するための回路であり、例えば半導体集積回路の検査を行う場合などにおいて、外部の装置から制御部１に信号を入力するために用いられる。

電源スイッチ回路ＰＳ１〜ＰＳ９は、制御部１から出力される信号に応じて、モジュールの電源を列ごとにオン又はオフする。すなわち、全ての入出力部から切り離された列に属するモジュールの電源をオフする。

電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）は、第ｉ列に属するモジュール（Ｍ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉ）の共通の電源供給線に挿入されており、指示信号Ｓｄｉが値‘０’の場合にオン、値‘１’の場合にオフする。指示信号Ｓｄｉは、第ｉ列のモジュールを全ての入出力部から切り離す場合に値‘１’になるため、この場合、第ｉ列のモジュールへの電源供給が遮断される。

電源スイッチ回路ＰＳ９は、第９列に属するモジュール（Ｍ１９，Ｍ２９，Ｍ３９，Ｍ４９）の共通の電源供給線に挿入されており、制御信号Ｓｃ８が値‘０’の場合にオン、値‘１’の場合にオフする。制御信号Ｓｃ８は、モジュールＭ９を全ての入出力部から切り離す場合に値‘１’になるため、この場合、モジュールＭ９への電源供給が遮断される。

図１８（Ａ）は、電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）の構成の一例を示す図である。
電源スイッチ回路ＰＳｉは、例えば図１６（Ａ）に示すように、ｎ型ＭＯＳトランジスタＱｎｈ１と、ｐ型ＭＯＳトランジスタＱｐｈ１と、インバータ回路Ｕ１とを有する。

ｐ型ＭＯＳトランジスタＱｐｈ１は、そのソースが電源線ＶＣＣに接続され、そのドレインが第ｉ列のモジュールの仮想電源線Ｖ−ＶＣＣに接続され、そのゲートに指示信号Ｓｄｉが入力される。
ｐ型ＭＯＳトランジスタＱｐｈ１には、半導体集積回路における通常のｐ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｐ型ＭＯＳトランジスタを用いても良い。

ｎ型ＭＯＳトランジスタＱｎｈ１は、そのソースがグランド線ＶＳＳに接続され、そのドレインが第ｉ列のモジュールの仮想グランド線Ｖ−ＶＳＳに接続される。
ｎ型ＭＯＳトランジスタＱｎｈ１には、半導体集積回路において使用される通常のｎ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｎ型ＭＯＳトランジスタを用いても良い。

インバータ回路Ｕ１は、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートに入力される信号を論理反転してｎ型ＭＯＳトランジスタＱｎｈ１のゲートに入力する。

図１８（Ａ）に示す電源スイッチ回路ＰＳｉによれば、指示信号Ｓｄｉが値‘０’の場合（第ｉ列に属するモジュールが何れかの入出力部に接続される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンする。そのため、第ｉ列に属するモジュールには電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、指示信号Ｓｄｉが値‘１’の場合（第ｉ列に属するモジュールが全ての入出力部から切り離される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、第ｉ列に属するモジュールへの電源供給が遮断される。

図１８（Ｂ）は、電源スイッチ回路ＰＳ９の構成の一例を示す図である。
電源スイッチ回路ＰＳ９は、図１８（Ａ）に示す電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）と同じ構成を有している。電源スイッチ回路ＰＳ８は、指示信号Ｓｄｉの代わりに制御信号Ｓｃ８を入力する点で、図１８（Ａ）に示す電源スイッチ回路ＰＳｉと異なっている。
制御信号Ｓｃ８は、指示信号Ｓｄ１〜Ｓｄ８の何れかが値‘１’になると値‘０’になる。すなわち、第１列〜第８列の何れかの列に属するモジュールが全ての入出力部から切り離され、その代わりに第９列に属するモジュールが第８列に属する入出力部へ接続される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンするため、第９列に属するモジュールには電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、制御信号Ｓｃ８は、指示信号Ｓｄ１〜Ｓｄ８の全てが値‘０’になると値‘１’になる。すなわち、第１列〜第８列に属するモジュールがそれぞれ入出力部に接続され、第９列に属するモジュールが冗長カラムとして全ての入出力部から切り離される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、第９列に属するモジュールへの電源供給が遮断される。

ここで、上述した構成を有する本実施形態に係る半導体集積回路における欠陥救済動作について、図１９及び図２０を参照して説明する。

図１９は、欠陥の検査を行う前のデフォルトの接続状態を示す。
図１９に示す例では、第１列〜第８列の入出力部が、それぞれ、第１列〜第８列のモジュールと接続されており、第９列のモジュールが冗長カラムとなっている。

図２０は、第２行第２列のモジュールＭ２２が欠陥を有する場合における接続状態を示す。
この場合、制御部１によってモジュールＭ２２を含んだ第２列のモジュール（Ｍ１２，Ｍ２２，Ｍ３２，Ｍ４２）と第２列の入出力部とが切り離される。また、第２列〜第８列の入出力部が、それぞれ、第３列〜第９列のモジュールに接続される。すなわち、各入出力部の接続先が冗長カラム（第９列）に向かってシフトする。これにより、４行８列の入出力部は、欠陥を含んだ第２列を除く４行８列のモジュールと１対１に接続される。そして、各入出力部のデータ保持部ＰＤに保持された機能設定データは、接続先のモジュールにそれぞれ入力され、この機能設定データに応じて各モジュールの論理機能が設定される。

以上説明したように、本実施形態に係る半導体集積回路によれば、入出力部から切り離される列に属するモジュールへの電源供給が遮断されるため、回路の動作に寄与しないモジュールにおいて無駄な電力が消費されることを防止できる。電源ラインに大電流が流れるような故障がモジュールで発生した場合には、これを遮断して電源システムや他の回路への影響を阻止できるため、モジュールの故障による歩留りの低下を効果的に抑えることができる。

また、同一列に属する全てのモジュールの電源が共通に制御されるため、個々のモジュールの電源を制御する場合に比べて、電源スイッチ回路の数を減らすことができる。

更に、制御部１から供給される同一の制御信号によって、同一の列に属する全てのモジュールの接続状態が共通に制御される。これにより、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことができるため、制御部１の回路構成を簡易化することができる。

しかも、故障を検査する場合には、列ごとに故障の有無を検査すれば良いため、個々のモジュールの検査を行う場合に比べて検査時間を短縮することができる。

また、記憶部３を構成するヒューズ等の記憶素子に故障モジュールの情報を書き込む場合には、列ごとにモジュールの故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
本実施形態は、モジュールの検査方法に関するものである。

図２１は、モジュールの検査に係わる回路の一例を示す図であり、図１と図１５に示す同一符号は同一の構成要素を示す。

本実施形態に係る半導体集積回路は、モジュールの検査に係わる回路として、列選択回路５００と、プリチャージ回路２００と、センスアンプ３０１，３０２，３０３，・・・と、スキャンフリップフロップ４０１，４０２，４０３，・・・とを有する。

列選択回路５００は、回路の検査を行うテストモードにおいて、列選択線ＣＬ１，ＣＬ２，ＣＬ３・・・を順次にハイレベルに設定する。ただし、列選択線ＣＬ１，ＣＬ２，ＣＬ３・・・は、それぞれ、第１列，第２列，第３列，・・・に属するモジュールに共通に接続される。
列選択回路５００によって例えば第ｉ列の列選択線ＣＬｉがハイレベルに設定されると、この列選択線ＣＬｉに接続されるモジュールにおいてトランジスタＱｎ１４がそれぞれオンする。その結果、第ｉ列のモジュールの検査結果を示す信号が検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・へ出力される。

プリチャージ回路２００は、列選択回路５００において列選択線がハイレベルに設定される前に、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・を電源電圧ＶＤＤにプリチャージする。ただし、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・は、それぞれ、第１行，第２行，第３行，・・・に属するモジュールに共通に接続される。

センスアンプ３０１，３０２，３０３，・・・は、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・に出力されるモジュールの検査結果の信号を増幅する。

スキャンフリップフロップ４０１，４０２，４０３，・・・は、センスアンプ３０１，３０２，３０３，・・・において増幅された検査結果の信号をラッチし、シリアルデータに変換して出力する。

図２２は、図２１に示す回路による検査処理の一例を図解したフローチャートである。

まず検査の開始時に、テスト対象の列を示す番号（以下、テスト列番号と呼ぶ）、テスト信号のパターンを示す番号（以下、テストパターン番号と呼ぶ）、テスト対象の行を示す番号（以下、テストビット番号と呼ぶ）がそれぞれ‘０’に初期化される（ステップＳＴ２０１〜ＳＴ２０３）。

次いで、テストパターン番号で示されるテスト信号が図示しない検査装置からモジュールに供給される。例えば図７に示すモジュールの場合、入力ノードＴａ，Ｔｂに対して図示しない検査装置からテスト信号が供給される。また、各モジュールの端子Ｔｍｏｄがハイレベルに設定されるとともに、テスト列番号で示される列の列選択線が列選択回路５００によってハイレベルに設定される。また、信号入力部２から制御部１に入力する信号によって、テスト列番号で示される列のモジュールが全ての入出力部から切り離される。
端子Ｔｍｏｄがハイレベルになると、検査装置のテスト信号は各モジュールに入力される。そして、各モジュールからは、このテスト信号に応じた検査結果の信号が出力される。
このとき、列選択線がハイレベルに設定された列のモジュールでは、トランジスタＱｎ１４がオン状態になる。出力端子Ｙ１ｂの信号は、トランジスタＱｎ１４を介して検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・に出力される。検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・の信号は、センスアンプ３０１，３０２，３０３，・・・において増幅され、スキャンフリップフロップ４０１，４０２，４０３，・・・にラッチされる（ステップＳＴ２０４）。

スキャンフリップフロップ４０１，４０２，４０３，・・・にラッチされるデータのうち、テストビット番号で示される行のデータが期待値と比較され（ステップＳＴ２０５）、期待値と異なる場合、このデータを出力したモジュールの列の情報が、欠陥を持つモジュールの情報として記録される（ステップＳＴ２０６）。期待値と一致する場合は、スキャンフリップフロップ４０１，４０２，４０３，・・・のデータが１ビットシフトされ（ステップＳＴ２０７）、テストビット番号に‘１’が加算される（ステップＳＴ２０８）。このとき、テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していない場合は‘、１’を加算されたテストビット番号に対応する次の行のデータに対して、上述したステップＳＴ２０５〜ＳＴ２０８の処理が反復される。

テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していると判定された場合（ステップＳＴ２０９）、テストパターン番号に‘１’が加算される（ステップＳＴ２１０）。このとき、テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していない場合は、‘１’を加算されたテストパターン番号に対応する次のテストパターンが図示しない検査装置において生成され、上述したステップＳＴ２０３〜ＳＴ２１０の処理が反復される。

テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していると判定された場合（ステップＳＴ２１１）、テスト列番号に‘１’が加算される。このとき、テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達していない場合は、‘１’を加算されたテスト列番号に対応する次の列が検査対象となる。すなわち、次の列の列選択信号が列選択回路５００によってハイレベルに設定され、上述したステップＳＴ２０２〜ＳＴ２１２の処理が反復される。
テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達したと判定された場合（ステップＳＴ２１３）、全てのモジュールの検査が終了する。

以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、例えば次に述べるような様々なバリエーションを含んでいる。

本発明におけるモジュール選択部は、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続しても良い。
図９、１１、１３に示すスイッチ素子では、オフのときに出力端子Ｔｏが高インピーダンス状態になる。そのため、モジュールを全ての入出力部から切り離した場合、そのモジュールの信号入力端子は高ピーダンス状態になり、電位が不安定になる。この状態でモジュールに電源が供給されると、信号入力端子の不安定な電位に応じてモジュール内部の回路が動作するため、貫通電流等により無駄な電力が消費される。そこで、上記のように全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続すれば、信号入力端子の電位を安定させることができるため、貫通電流等による消費電力の増大を防止できる。

図２３は、図５に示す半導体集積回路において、各モジュールの信号入力端子の電位を安定化するための回路が付加されたモジュール選択部５０の構成例を示す図である。図２３においては、第１行のモジュールに関連する部分のみを示しているが、他の行についても同様である。
スイッチ回路ＳＷＣｋｎ（ｋ＝１，…，４； ｎ＝１，…，９）は、モジュールｋｎの信号入力端子とグランド線ＶＳＳとの間に接続されており、モジュールＭｋｎが全ての入出力部から切り離される場合、その信号入力端子をグランド線ＶＳＳに接続する。
スイッチ回路ＳＷＣｋｉ（ｉ＝１，…，３２）は、指示信号Ｓｄｉが値‘１’のとき、すなわちモジュールＭｉが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。スイッチ回路ＳＷＣｋ９は、制御信号Ｓｃ８が‘１’の場合、すなわち第９列のモジュールが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。

上述した実施形態ではモジュールや入出力部を行列状に配列しているが、本発明はこれに限定されない。例えば、上述した行列における行の数を１つにしても良い。この場合、モジュールや入出力部は１本の直線に沿って配列しても良いし、曲線や蛇行線などの任意の線に沿って配列しても良いし、あるいはジグザグ状に配列しても良い。

上述した半導体集積回路は、その全てを同一の半導体チップに形成しても良いし、例えばＳＩＰ（system in package）などの技術を用いることによって複数の半導体チップに分けて形成しても良い。

上述した実施形態では、主としてＣＭＯＳ型の半導体集積回路を例に挙げているが、本発明はこれに限定されない。例えばバイポーラトランジスタなど、種々の回路素子で構成される集積回路に本発明は適用可能である。

上述の実施形態において具体的に示した数値（モジュールの数、入出力部の数、モジュールブロックの数、行数、列数など）は一例であり、適宜任意の数値に変更可能である。

第１の実施形態に係る半導体集積回路の構成の一例を示す図である。 入出力部とモジュールの構成例を示す図である。 図１に示す半導体集積回路における欠陥救済の一例を示す図である。 欠陥の救済に伴って機能設定データの入力方向が変化する様子を説明するための第１の図である。 欠陥の救済に伴って機能設定データの入力方向が変化する様子を説明するための第２の図である。 第３の実施形態に係る半導体集積回路の構成の一例を示す図である。 第３の実施形態に係る半導体集積回路におけるモジュールの構成の一例を示す図である。 第３の実施形態に係る半導体集積回路におけるデータ保持部の構成の一例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。 図９及び図１０に示す第１の構成例のスイッチ素子の構造例を示す平面図である。 図１１及び図１２に示す第２の構成例のスイッチ素子の構造例を示す平面図である。 制御部の構成の一例を示す図である。 図１８は、電源スイッチ回路の構成の一例を示す図である。 図６に示す半導体集積回路のデフォルトの接続状態を示す。 図６に示す半導体集積回路における欠陥救済の一例を示す図である。 モジュールの検査に係わる回路の一例を示す図である。 図２１に示す回路による検査処理の一例を図解したフローチャートである。 信号入力端子を所定電位の配線に接続するためのスイッチ回路が設けられたモジュール選択部の構成例を示す図である。

符号の説明

１…制御部、１３…デコード部、２…信号入力部、３…記憶部、５０…モジュール選択部、１００…一般回路ブロック、ＰＤ…データ保持部、ＳＥＬ…セレクタ、Ｍ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９…モジュール、Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８…入出力部、ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８，ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８…スイッチ回路、ＰＳ１〜ＰＳ９…電源スイッチ回路、Ｑ１，Ｑ２，Ｑ５，Ｑｐｈ１，Ｑｐ１…ｐ型ＭＯＳトランジスタ、Ｑ３，Ｑ４，Ｑ６，Ｑｎｈ１，Ｑｎ１〜Ｑｎ８，Ｑｎ１０〜Ｑｎ１４…ｎ型ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ４，ＩＮＶ５…インバータ回路

Claims (30)

1. 入力される機能設定データに応じて機能を設定されるＮ個（Ｎは２より大きい整数を示す）のモジュールと、
   各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、
   入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記Ｒ個の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部と
   を具備し、
   上記Ｒ個の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有しており、
   上記Ｎ個のモジュールは、入力される機能設定データが同一の場合、互いの機能を代替可能である、
   半導体集積回路。
2. 上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部を制御する信号を生成する制御部を具備する、
   請求項１に記載の半導体集積回路。
3. 上記データ保持部は、
   接続先のモジュールへ上記機能設定データの各ビットデータを伝送する複数の第１配線と、
   複数のビットデータを伝送する上記第１配線とは異なるレイヤの複数の第２配線と、
   上記複数の第１配線の各々に、上記複数の第２配線の何れか１つを接続するビヤと
   を含む、
   請求項１に記載の半導体集積回路。
4. 上記第１配線は、第１配線層に形成され、
   上記第２配線は、上記第１配線層と直交する第２配線層に形成される
   請求項３に記載の半導体集積回路。
5. 上記データ保持部は、記憶データを少なくとも１回書き換えることが可能な記憶素子を含む、
   請求項１に記載の半導体集積回路。
6. 上記モジュールは、上記入出力部から入力される信号の少なくとも一部に応じて、上記機能設定データの複数のビットデータから１つを選択し、当該選択したビットデータ若しくはその論理反転データを上記入出力部へ出力する選択回路を含む、
   請求項１に記載の半導体集積回路。
7. Ｍ行（Ｎ＋１）列（Ｍは１以上の整数、Ｎは１より大きい整数を示す）の行列状に配列されており、各々が入力される機能設定データに応じて機能を設定される複数のモジュールと、
   Ｍ行Ｎ列の行列状に配列され、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有した回路ブロックと、
   入力される制御信号に応じて、Ｍ行（Ｎ＋１）列のモジュールから１列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列のモジュールと上記Ｍ行Ｎ列の入出力部とを１対１に接続し、かつ、同一の行に属する入出力部の各々には同一の行に属する２つのモジュールから上記制御信号に応じて選択した一方のモジュールを接続するモジュール選択部と
   を具備し、
   上記Ｍ行Ｎ列の入出力部の各々は、上記機能設定データを保持し、接続先のモジュールに当該保持した機能設定データを入力するデータ保持部を有しており、
   同一の行に属するモジュールは、入力される機能設定データが同一の場合、互いに機能を代替可能である、
   半導体集積回路。
8. 上記Ｍ行（Ｎ＋１）列のモジュールから、故障したモジュールを含む列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する、
   請求項７に記載の半導体集積回路。
9. 上記データ保持部は、
   接続先のモジュールへ上記機能設定データの各ビットデータを伝送する複数の第１配線と、
   複数のビットデータを伝送する上記第１配線とは異なるレイヤの複数の第２配線と、
   上記複数の第１配線の各々に、上記複数の第２配線の何れか１つを接続するビヤと
   を含む、
   請求項７に記載の半導体集積回路。
10. 上記第１配線は、第１配線層に形成され、
    上記第２配線は、上記第１配線層と直交する第２配線層に形成される
    請求項７に記載の半導体集積回路。
11. 上記データ保持部は、記憶データを少なくとも１回書き換えることが可能な記憶素子を含む、
    請求項７に記載の半導体集積回路。
12. 上記モジュールは、上記入出力部から入力される信号の少なくとも一部に応じて、上記機能設定データの複数のビットデータから１つを選択し、当該選択したビットデータ若しくはその論理反転データを上記入出力部へ出力する選択回路を含む、
    請求項７に記載の半導体集積回路。
13. 上記モジュール選択部は、上記制御信号に応じて、第ｋ行（ｋは１からＭまでの整数を示す）に属する第ｉ列（ｉは１からＮまで整数を示す）のモジュール又は第（ｉ＋１）列のモジュールの一方を選択し、当該選択したモジュールを第ｋ行第ｉ列の入出力部に接続する、
    請求項８に記載の半導体集積回路。
14. 各行に属するＮ個の入出力部は、等しい間隔で配置されており、
    第ｋ行第ｉ列のモジュール及び第ｋ行第（ｉ＋１）列のモジュールは、第ｋ行第ｉ列の入出力部との距離が互いに等しくなる位置に配置される、
    請求項１３に記載の半導体集積回路。
15. 上記モジュール選択部は、上記Ｍ行Ｎ列の入出力部の各々に２つずつ接続される複数のスイッチ回路を有し、
    各行のＮ個の入出力部に接続される２×Ｎ個のスイッチ回路は、
    第１スイッチ回路から第Ｎスイッチ回路までのＮ個のスイッチ回路を含む第１スイッチ群と、
    第１スイッチ回路から第Ｎスイッチ回路までのＮ個のスイッチ回路を含む第２スイッチ群と
    にグループ分けされており、
    第ｋ行の第１スイッチ群に属する第ｉスイッチ回路は、第ｋ行第ｉ列の入出力部と第ｋ行第ｉ列のモジュールとの間に接続され、
    第ｋ行の第２スイッチ群に属する第ｉスイッチ回路は、第ｋ行第ｉ列の入出力部と第ｋ行第（ｉ＋１）列のモジュールとの間に接続される、
    請求項１３に記載の半導体集積回路。
16. 第ｎ列（ｎは１から（Ｎ＋１）までの整数を示す）に属するモジュールを全ての入出力部から切り離すことを指示する制御信号が入力された場合において、
    ｎが２からＮまでの整数であれば、上記第１スイッチ群に属する第１スイッチ回路から第（ｎ−１）スイッチ回路がオン、第ｎスイッチ回路から第Ｎスイッチ回路がオフするとともに、上記第２スイッチ群に属する第１スイッチ回路から第（ｎ−１）スイッチ回路がオフ、第ｎスイッチ回路から第Ｎスイッチ回路がオンし、
    ｎが整数１であれば、上記第１スイッチ群に属する全てのスイッチ回路がオフするとともに、上記第２スイッチ群に属する全てのスイッチ回路がオンし、
    ｎが整数（Ｎ＋１）であれば、上記第１スイッチ群に属する全てのスイッチ回路がオンするとともに、上記第２スイッチ群に属する全てのスイッチ回路がオフする、
    請求項１５に記載の半導体集積回路。
17. 上記制御部は、第ｎ列に属するモジュールを全ての入出部から切り離す場合、
    ｎが２からＮまでの整数であれば、第１制御信号から第（ｎ−１）制御信号を第１の値に設定するとともに、第ｎ制御信号から第Ｎ制御信号を第２の値に設定し、
    ｎが整数１であれば、第１制御信号から第Ｎ制御信号を全て上記第２の値に設定し、
    ｎが整数（Ｎ＋１）であれば、第１制御信号から第Ｎ制御信号を全て上記第１の値に設定し、
    上記第１スイッチ群に属する第ｉスイッチ回路は、上記制御部の第ｉ制御信号が上記第１の値の場合にオン、上記第２の値の場合にオフし、
    上記第２スイッチ群に属する第ｉスイッチ回路は、上記制御部の第ｉ制御信号が上記第１の値の場合にオフ、上記第２の値の場合にオンする、
    請求項１６に記載の半導体集積回路。
18. 上記スイッチ回路は、
    上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第１のインバータ回路と、
    上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第２のインバータ回路と
    を有する請求項１５に記載の半導体集積回路。
19. 上記第１のインバータ回路及び上記第２のインバータ回路は、
    第１の電源線と上記出力端子との間に直列に接続される第１導電型の第１トランジスタ及び第２トランジスタと、
    第２の電源線と上記出力端子との間に直列に接続される第２導電型の第３トランジスタ及び第４トランジスタと
    を含み、
    上記入力端子に入力される信号に応じて、上記第１トランジスタ及び上記第４トランジスタの一方がオン、他方がオフに駆動され、
    上記制御信号に応じて、上記第２トランジスタ及び上記第３トランジスタの両方がオンに駆動されるか若しくは両方がオフに駆動される、
    請求項１８に記載の半導体集積回路。
20. 上記スイッチ回路は、
    上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第１のトランスミッションゲート回路と、
    上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第２のトランスミッションゲート回路と
    を有する、
    請求項１５に記載の半導体集積回路。
21. 上記スイッチ回路は、
    上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第５トランジスタと、
    上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第６トランジスタと
    を有する、
    請求項１５に記載の半導体集積回路。
22. 各々が、各列に属するＭ個のモジュールの共通の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部に接続されない列に属するモジュールへの電源供給を遮断する（Ｎ＋１）個の電源スイッチ回路を具備する、
    請求項８に記載の半導体集積回路。
23. 各々が、一の列に属するＭ個のモジュールの共通の電源供給線に挿入される（Ｎ＋１）個の電源スイッチ回路を有し、
    上記制御部は、第１指示信号から第Ｎ指示信号までのＮ個の指示信号を出力し、第ｉ指示信号によって第ｉ列に属するモジュールを全ての入出力部から切り離すか否かを指示し、
    第ｉ列に属するモジュールの電源供給線に挿入される電源スイッチ回路は、上記第ｉ指示信号によって第ｉ列に属するモジュールを全ての入出力部から切り離すように指示された場合にオフし、
    第（Ｎ＋１）列に属するモジュールの電源供給線に挿入される電源スイッチ回路は、第Ｎ制御信号が上記第１の値の場合にオフする、
    請求項１７に記載の半導体集積回路。
24. 上記回路ブロック及び上記モジュール選択部は、上記Ｍ行（Ｎ＋１）列のモジュールに比べて、同一配線層に属する配線同士の間隔が広い、
    請求項７に記載の半導体集積回路。
25. 上記回路ブロック及び上記モジュール選択部は、上記Ｍ行（Ｎ＋１）列のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多い、
    請求項７に記載の半導体集積回路。
26. 上記Ｍ行（Ｎ＋１）列のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高い、
    請求項７に記載の半導体集積回路。
27. 上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を記憶する記憶部を具備し、
    上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成する、
    請求項８に記載の半導体集積回路。
28. 上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を入力する信号入力部を具備し、
    上記制御部は、検査時に上記信号入力部に入力される信号に応じて上記制御信号を生成する、
    請求項８に記載の半導体集積回路。
29. 上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を記憶する記憶部と、
    上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を入力する信号入力部と
    を具備し、
    上記制御部は、検査時に上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記検査結果に応じて切り離すべき１列のモジュールを指定する信号を上記記憶部に記憶する
    請求項８に記載の半導体集積回路。
30. 上記モジュール選択部は、上記制御信号に応じて、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続する、
    請求項７に記載の半導体集積回路。

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