JP4550053B2 - 半導体メモリ - Google Patents
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Description
【0001】
本発明は、周期的にリフレッシュが必要なダイナミックメモリセルを有する半導体メモリの消費電力を削減する技術に関する。
【背景技術】
【0002】
携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックRAM(以下、DRAMと称す)が、従来のスタティックRAM(以下、SRAMと称す)に代わり、携帯端末のワークメモリとして使用されてきている。DRAMは、メモリセルを構成する素子数がSRAMに比べて少ないため、チップサイズを小さくでき、チップコストをSRAMより低くできる。
【0003】
一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。DRAMは、SRAMと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、DRAMを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。
【0004】
従来のDRAMは、例えば、特開2003−173679号公報等に開示されているように、メモリセルの非アクセス中に、相補のビット線の電圧をセンスアンプの電源電圧の1/2(”1データ”と”0データ”の間)にプリチャージしている。これにより、リフレッシュ後のプリチャージ動作に必要な電力を減らせるため、スタンバイ中の電力は削減される。また、相補のビット線の一方のプリチャージ電圧を参照電圧として使用することで、”1データ”を記憶しているメモリセルと”0データ”を記憶しているメモリセルの読み出し速度を同じにできる。
【特許文献1】
特開2003−173679号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
メモリセルに”1データ”が記憶されている場合と、”0データ”が記憶されている場合では、データがリークにより消失する条件が異なる。主なリーク成分は、”1データ”の場合、メモリセルのジャンクションリーク電流であり、”0データ”の場合、メモリセルのキャパシタ絶縁膜を介したリーク電流である。ジャンクションリーク電流は、温度依存性を有しており、高温ほどリーク量が増える。これに対して、キャパシタ絶縁膜を介したリーク電流は、温度依存性がない。すなわち、高温でもリーク量は増えない。
【0006】
したがって、メモリセルのデータ保持時間は、ジャンクションリーク電流が増える高温時(”1データ”の記憶時)がワーストになる。データ保持時間が短くなると、リフレッシュ周期を短くする必要があり、スタンバイ電流は増加する。
本発明の目的は、ダイナミックメモリセルを有する半導体メモリの消費電力を削減することにある。特に、高温時のメモリセルのデータ保持時間を増加させることで、リフレッシュ周期を長くし、スタンバイ電流を削減することにある。
【課題を解決するための手段】
【0007】
本発明の第1の形態では、プリチャージ電圧生成回路は、複数種のプリチャージ電圧のいずれかを周囲温度に応じて出力する。プリチャージ回路は、ダイナミックメモリセルの非アクセス中に、プリチャージ電圧生成回路から供給されるプリチャージ電圧をビット線に供給する。センスアンプは、ダイナミックメモリセルからビット線上に読み出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅する。すなわち、プリチャージ電圧は、参照電圧として使用される。プリチャージ電圧の変更により、センスアンプが増幅するデータ信号の読み出しマージンを変えることができる。読み出しマージンの向上により、メモリセルのデータ保持時間は延びる。一般に、”1データ”を保持するメモリセルのデータ保持時間は、周囲温度が高くなるにしたがい短くなる。したがって、温度に応じてプリチャージ電圧を変更することで、”1データ”のデータ保持時間を長くできる。この結果、メモリセルのリフレッシュの頻度を下げることができ、消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるスタンバイ期間のスタンバイ電流の削減効果が大きい。
【0008】
本発明の第1の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度が境界温度以下のときに第1プリチャージ電圧を出力し、周囲温度が境界温度より高いときに第2プリチャージ電圧を出力する。すなわち、プリチャージ電圧生成回路は、周囲温度に応じて2種類のプリチャージ電圧のいずれかを出力する。周囲温度に応じて切り替えるプリチャージ電圧の種類を最小限にすることで、切り替え制御が容易になり、回路規模が増大することを防止できる。
【0009】
本発明の第1の形態の好ましい例では、センスアンプは、増幅動作によりビット線の電圧を電源電圧VIIまたは接地電圧に変化させる。プリチャージ電圧生成回路が出力する第1および第2プリチャージ電圧は、それぞれVII/2およびVII/2より低い電圧である。上述したように、”1データ”を保持するメモリセルのデータ保持時間は、周囲温度が高くなるにしたがい短くなる。高温時にプリチャージ電圧を低くし、”1データ”の読み出しマージンを増加することで、データ保持時間のワースト値を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【0010】
本発明の第1の形態の好ましい例では、センスアンプは、増幅動作によりビット線の電圧を電源電圧VIIまたは接地電圧に変化させる。プリチャージ電圧生成回路が出力する第1および第2プリチャージ電圧は、それぞれVII/2より高い電圧およびVII/2である。すなわち、プリチャージ電圧は、低温時に高くなり、”1データ”の読み出しマージンは減少し、”0データ”の読み出しマージンは増加する。読み出しマージンが元々十分ある低温時の”1データ”の読み出しマージンを、減少させ”0データ”の読み出しマージンに振り分けることで、低温時のデータ保持時間(ワースト値)を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【0011】
本発明の第1の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度の変化に応じて連続的に変化するプリチャージ電圧を生成可能である。例えば、半導体メモリに周囲温度に応じたアナログ値を出力する温度センサが形成される。プリチャージ電圧生成回路は、温度センサから出力されるアナログ値に応じたプリチャージ電圧を出力する。プリチャージ電圧生成回路は、周囲温度が低いほどプリチャージ電圧を高く設定し、周囲温度が高いほどプリチャージ電圧を低く設定する。プリチャージ電圧を周囲温度に依存して連続的に変化させることで、データ保持時間を、周囲温度に応じて高い精度で制御できる。
【0012】
本発明の第1の形態の好ましい例では、温度センサは、周囲温度を検出し、温度検出信号として出力する。プリチャージ電圧生成回路は、温度センサから出力される温度検出信号に応じてプリチャージ電圧のいずれかを出力する。温度センサを半導体メモリに内蔵することで、周囲温度を正確に検出できる。この結果、プリチャージ電圧を高い精度で生成でき、データ保持時間を周囲温度に応じて高い精度で制御できる。
【0013】
本発明の第1の形態の好ましい例では、プリチャージ電圧生成回路は、外部端子で受信する周囲温度を示す温度検出信号に応じて複数種のプリチャージ電圧のいずれかを出力する。例えば、温度センサが半導体メモリを搭載するシステムに内蔵されている場合、その温度センサの出力を利用してプリチャージ電圧を生成することで、回路が冗長になることを防止でき、システムコストを削減できる。
【図面の簡単な説明】
【0014】
【図1】本発明の半導体メモリの第1の実施形態を示すブロック図である。
【図2】図1に示したプリチャージ電圧生成回路の詳細を示す回路図である。
【図3】図1に示したメモリコアの詳細を示す回路図である。
【図4】第1の実施形態において、メモリセルから”1データ”を読み出すときのメモリコアの動作を示す波形図である。
【図5】第1の実施形態において、メモリセルから”0データ”を読み出すときのメモリコアの動作を示す波形図である。
【図6】本発明前の高温時のメモリコアの読み出し動作を示す波形図である。
【図7】第1の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図8】本発明の半導体メモリの第2の実施形態を示すブロック図である。
【図9】図8に示したプリチャージ電圧生成回路24Aの詳細を示すブロック図である。
【図10】第2の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図11】本発明の半導体メモリの第3の実施形態を示すブロック図である。
【図12】第3の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図13】本発明の半導体メモリの第4の実施形態を示すブロック図である。
【図14】第4の実施形態において、メモリセルから”1データ”を読み出すときのメモリコアの動作を示す波形図である。
【図15】本発明の半導体メモリの第5の実施形態を示すブロック図である。
【図16】本発明の半導体メモリの第6の実施形態を示すブロック図である。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【0016】
図1は、本発明の半導体メモリの第1の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してダイナミックRAMチップ(以下、DRAMと称す)として形成されている。DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、コマンドデコーダ10、リフレッシュ制御回路12、リフレッシュアドレスカウンタ14、コア制御回路16、センスアンプ制御回路18、プリチャージ制御回路20、温度センサ22、プリチャージ電圧生成回路24、アドレス入力回路26、データ入出力回路28、アドレス切替回路30およびメモリコア32を有している。なお、図1では、本発明の説明に必要な主要な信号のみを示している。
【0017】
コマンドデコーダ10、外部端子から供給されるコマンド信号CMD(例えば、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、書き込みイネーブル信号/WEなど)を受信する。コマンドデコーダ10は、受信したコマンド信号CMDに応じて、読み出し動作を実行するための読み出し制御信号RDZ、書き込み動作を実行するための書き込み制御信号WRZ、およびリフレッシュ動作を実行するためのリフレッシュ制御信号REFZ等を出力する。
【0018】
リフレッシュ制御回路12は、リフレッシュ制御信号REFZに応答して内部リフレッシュ制御信号IREFZを出力する。リフレッシュアドレスカウンタ14は、DRAMがオートリフレッシュモードおよびセルフリフレッシュモードのときに動作する。セルフリフレッシュモードは、リフレッシュ動作のみが周期的に実行される動作モードである。リフレッシュアドレスカウンタ14は、内部リフレッシュ制御信号IREFZまたは内蔵するリフレッシュタイマから出力されるリフレッシュ要求信号に応答してカウント動作し、リフレッシュアドレス信号REFADを順次生成する。
【0019】
コア制御回路16は、読み出し制御信号RDZ、書き込み制御信号WRZおよび内部リフレッシュ制御信号IREFZのいずれかを受けたときに、ロウタイミング信号RASZ、ワードタイミング信号TWZ等を出力する。ロウタイミング信号RASZは、メモリコア32を動作させるための基本タイミング信号である。ワードタイミング信号TWZは、ワード線WLの活性化期間を決めるタイミング信号である。
【0020】
センスアンプ制御回路18は、内部ロウアドレス信号IRADが示す領域のセンスアンプSAを動作させるために、ロウタイミング信号RASZに同期して、その領域に対応するセンスアンプ活性化信号PSA、NSAを活性化する。プリチャージ制御回路20は、内部ロウアドレス信号IRADが示す領域のプリチャージ回路PREの動作を停止するために、ロウタイミング信号RASZに同期して、その領域に対応するプリチャージ信号PREZを低レベルに非活性化する。
【0021】
温度センサ22は、DRAMのチップ温度(周囲温度)を検出し、検出温度に応じて、温度検出信号TEMPを出力する。具体的には、温度検出信号TEMPは、周囲温度が予め設定された境界温度BT1(図7参照;例えば、40℃)より低いときに高レベルに設定され、周囲温度が境界温度BT1より高いときに低レベルに設定される。
プリチャージ電圧生成回路24は、温度検出信号TEMPが高レベルのときにプリチャージ電圧VPRを内部電源電圧VIIの半分(VII/2)の値に設定し、温度検出信号TEMPが低レベルのときに、プリチャージ電圧VPRをVII/2より低い値に設定する。ここで、プリチャージ電圧VPRは、メモリセルMCの非アクセス中のビット線BL、/BLのリセット電圧(イコライズ電圧)として使用される。
【0022】
ここで、内部電源電圧VIIは、電源端子を介してDRAMの外部から供給される外部電源電圧VDDを図示しない内部電源電圧生成回路で降圧することで生成される。
アドレス入力回路26は、アドレス端子から供給されるアドレス信号ADを受信し、受信した信号をロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。ロウアドレス信号RADは、読み出し動作、書き込み動作およびリフレッシュ動作においてワード線WLおよびセンスアンプSAを選択するとともに、非活性化するプリチャージ回路PREを選択するために供給される。コラムアドレス信号CADは、読み出し動作および書き込み動作においてビット線BL、/BLを選択するために供給される。
【0023】
データ入出力回路28は、読み出し動作時に、メモリコア32からコモンデータバスCDBを介して転送される読み出しデータを外部端子DQに出力する。データ入出力回路28は、書き込み動作時に、書き込みデータを外部端子DQを介して受信し、受信したデータをコモンデータバスCDBを介してメモリコア32に転送する。
アドレス切替回路30は、読み出し動作、書き込み動作またはDRAMの外部からのリフレッシュコマンドに応答してリフレッシュ動作を実行するときに、ロウアドレス信号RADを内部ロウアドレス信号IRADとして出力する。アドレス切替回路30は、オートリフレッシュモード中またはセルフリフレッシュモード中にリフレッシュ動作を実行するときに、リフレッシュアドレス信号REFADを内部ロウアドレス信号IRADとして出力する。すなわち、読み出し動作、書き込み動作およびリフレッシュコマンドに応答するリフレッシュ動作では、外部から供給されるロウアドレス信号RADが選択され、オートリフレッシュモードおよびセルフリフレッシュモード中のリフレッシュ動作では、内部で生成されるリフレッシュアドレス信号REFADが選択される。
【0024】
メモリコア32は、メモリアレイARY、ロウデコーダRDEC、コラムデコーダCDEC、センスアンプSA、プリチャージ回路PRE、センスバッファSBおよびライトアンプWAを有している。メモリアレイARYは、マトリックス状に配置された複数の揮発性のメモリセルMC(ダイナミックメモリセル)と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線対BL、/BLとを有している。
【0025】
メモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL(または、/BL)との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
ロウデコーダRDECは、図示しないメインワードデコーダおよびサブワードデコーダを有している。メインワードデコーダは、内部ロウアドレス信号IRADに応じてメインワード線のいずれかを選択する。サブワードデコーダは、活性化されたメインワード線に対応する4本のワード線WLの一つを、内部ロウアドレス信号IRADに応じて選択する。コラムデコーダCDECは、コラムアドレス信号CADに応じて、ビット線BL、/BLとローカルデータバス線LDB、/LDBとをそれぞれ接続するコラムスイッチ(図示せず)をオンさせるコラム線信号を出力する。
【0026】
センスアンプSAは、センスアンプ活性化信号PSA、NSAがそれぞれ低レベル、高レベルの期間に活性化される。プリチャージ回路PREは、プリチャージ信号PREZが高レベルの期間に活性化され、ビット線BL、/BLにプリチャージ電圧VPRを供給する。
センスバッファ部SBは、読み出し動作時にローカルデータバス線LDB、/LDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、書き込み動作時にコモンデータバスCDB上の書き込みデータの信号量を増幅し、ローカルデータバス線LDB、/LDBに出力する。
【0027】
図2は、図1に示したプリチャージ電圧生成回路24の詳細を示している。プリチャージ電圧生成回路24は、参照電圧生成部34、スイッチ部36およびプリチャージ電圧生成部38を有している。
参照電圧生成部34は、内部電源線VIIと接地線VSSとの間に直列に接続された複数の高抵抗を有している。互いに隣接する2つの抵抗の接続ノードからは、それぞれ参照電圧V1〜V4が出力される。スイッチ部36は、CMOS伝達ゲートと、これ等CMOS伝達ゲートを制御するインバータを有している。スイッチ部36は、温度検出信号TEMPが高レベルのとき参照電圧V3、V4を参照電圧REFL、REFHとしてプリチャージ電圧生成部38に供給し、温度検出信号TEMPが低レベルのとき参照電圧V1、V2を参照電圧REFL、REFHとしてプリチャージ電圧生成部38に供給する。
【0028】
プリチャージ電圧生成部38は、一対の差動増幅器40(カレントミラー)およびプッシュプル型の出力回路42を有している。各差動増幅器40は、参照電圧REFLまたはREFHと、出力回路42からフィードバックされるプリチャージ電圧VPRとを比較し、比較結果に応じて、プリチャージ電圧線VPRに高レベルまたは低レベルを出力する。出力回路42は、内部電源線VIIと接地線VSSとの間に直列に接続されたpMOSトランジスタおよびnMOSトランジスタで構成されている。pMOSトランジスタおよびnMOSトランジスタのソースは、内部電源線VIIおよび接地線VSSにそれぞれ接続されている。参照電圧REFLを受ける差動増幅器40の出力は、pMOSトランジスタのゲートに接続されている。参照電圧REFHを受ける差動増幅器40の出力は、nMOSトランジスタのゲートに接続されている。
【0029】
プリチャージ電圧生成部38の動作により、プリチャージ電圧VPRは、温度検出信号TEMPが高レベルのとき(周囲温度が低いとき)、参照電圧V3〜V4の間に設定され、温度検出信号TEMPが低レベルのとき(周囲温度が高いとき)、参照電圧V1〜V2の間に設定される。すなわち、プリチャージ電圧VPRは、周囲温度が低いときに比べ周囲温度が高いときのほうが低くなる。
【0030】
図3は、図1に示したメモリコア32の詳細を示している。プリチャージ回路PREは、相補のビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するための一対のnMOSトランジスタと、ビット線BL、/BLを互いに接続するためのnMOSトランジスタとで構成されている。プリチャージ回路PREのnMOSトランジスタのゲートは、プリチャージ信号PREZを受けている。プリチャージ回路PREは、高レベルのプリチャージ信号PREZを受けている間、ビット線BL、/BLにプリチャージ電圧VPRを供給するとともにビット線BL、/BLをイコライズする。
【0031】
センスアンプSAは、入力と出力とが互いに接続された一対のラッチと、ラッチの電源端子、接地端子をそれぞれ内部電源線VIIおよび接地線VSSに接続するためにpMOSトランジスタおよびnMOSトランジスタを有している。各ラッチの入力(他方のラッチの出力でもある)は、ビット線BLまたは/BLに接続されている。pMOSトランジスタおよびnMOSトランジスタのゲートは、センスアンプ活性化信号PSA、NSAの信号線にそれぞれ接続されている。センスアンプSAは、センスアンプ活性化信号PSA、NSAの活性化に同期して動作し、ビット線BL、/BL上のデータの信号量を増幅する。
【0032】
コラムスイッチCSWは、ビット線BLとローカルデータバス線LDBとを接続するnMOSトランジスタと、ビット線/BLとローカルデータバス線/LDBとを接続するnMOSトランジスタとで構成されている。各nMOSトランジスタのゲートは、コラムデコーダCDECで生成されるコラム線信号CLを受けている。読み出し動作時に、センスアンプSAで増幅されたビット線BL、/BL上の読み出しデータ信号は、コラムスイッチCSWを介してローカルデータバス線LDB、/LDBに伝達される。書き込み動作時に、ローカルデータバス線LDB、/LDBを介して供給される書き込みデータ信号は、ビット線BL、/BLを介してメモリセルMCに書き込まれる。
【0033】
図4は、第1の実施形態において、メモリセルMCから”1データ”を読み出すときのメモリコア32の動作を示している。なお、プリチャージ電圧VPRは、周囲温度が境界温度BT1(例えば、40℃)以下のときVII/2に設定され、周囲温度が境界温度BT1を超えるとき、すなわち高温時にVII/2よりVPだけ低く設定されている。図中の太線は、読み出し動作を実行するメモリセルMCのセル電圧STRを示している。
【0034】
まず、読み出しコマンドまたはリフレッシュコマンドが供給されると、コア制御回路16の制御により、アクセスするメモリセルMCを含む領域に対応するプリチャージ信号PREZが低レベルに非活性化され、ビット線BL、/BLのプリチャージ動作が停止する(図4(a))。次に、ワード線WLが活性化され、メモリセルMCから”1データ”が、例えばビット線BLに読み出される。ビット線/BLは、プリチャージ電圧VPRに保持されているため、ビット線BL、/BLに電圧差が生じる(図4(b))。なお、ワード線WLの活性化電圧は、外部電源電圧VDDに限定されない。例えば、外部電源電圧VDDを昇圧した昇圧電圧を使用してもよい。
【0035】
この後、センスアンプ活性化信号PSA、NSAが活性化され、センスアンプSAが増幅動作を開始する。センスアンプSAは、ビット線BLとプリチャージ電圧VPR(ビット線/BLの電圧;参照電圧)との電圧差を増幅する。この結果、ビット線BL、/BLの電圧は、内部電源電圧VIIおよび接地電圧VSSまでそれぞれ変化する(図4(c))。メモリセルMCのセル電圧STRは、メモリセルMCがビット線BLに接続されるときに一時下がるが、センスアンプSAの増幅動作により内部電源電圧VIIまで上昇する。すなわち、メモリセルMCに”1データ”が書き戻される(図4(d))。
【0036】
次に、ワード線WLが非活性化され、ビット線BLとメモリセルMCとの接続が解除される(図4(e))。この後、センスアンプ活性化信号PSA、NSAが非活性化され、センスアンプSAは、増幅動作を停止する(図4(f))。また、プリチャージ信号PREZが活性化され、ビット線BL、/BLは、プリチャージ電圧VPRに設定される(図4(g))。
【0037】
周囲温度が境界温度BT1より高いとき、すなわち、高温時、”1データ”を保持しているセル電圧STRは、ジャンクションリーク電流により減少する(図4(h))。このとき、センスアンプSAを差動増幅するときの参照電圧であるプリチャージ電圧VPRは、低温時に比べて下がっているため、”1データ”の読み出しマージンは、”0データ”の読み出しマージンと同じVII/2−VPになる(図4(i))。余裕のある”0データ”の読み出しマージンの一部を、”1データ”の読み出しマージンに割り振ることで、”1データ”の読み出しマージンは、相対的に増加する。したがって、データ保持時間のワースト値を長くでき、リフレッシュ周期を長くできる。リフレッシュの頻度が低くなるため、消費電力を削減できる。特に、スタンバイ電流を削減できる。この結果、本発明のDRAMを搭載する携帯端末において、バッテリーの消耗を抑えることができる。
【0038】
図5は、第1の実施形態において、メモリセルMCから”0データ”を読み出すときのメモリコア32の動作を示している。図4と同じ動作については、詳細な説明を省略する。プリチャージ信号PREZ、ワード線WL、センスアンプ活性化信号PSA、NSAの波形は、図4と同じである。
周囲温度が境界温度BT1より高いとき、すなわち、高温時にメモリセルが”0データ”を保持している場合、セル電圧STRの減少は、温度依存性のないキャパシタ絶縁膜を介したリーク電流により減少する。一方、図4に示したように、”1データ”のデータ保持時間を高温時に長くするために、周囲温度が境界温度BT1より高いとき、プリチャージ電圧VPRは、VII/2−VPに設定されている。このため、周囲温度が境界温度BT1より高いときの”0データ”の読み出しマージンは、周囲温度が境界温度BT1以下のときに比べ減少する。しかし、上述したように、”0データ”の読み出しマージンの減少分を、”1データ”の読み出しマージンを増加分に割り振ることで、高温時のデータ保持時間(ワースト値)は、従来に比べ向上する。
【0039】
図6は、本発明前の高温時のメモリコアの読み出し動作を示している。図4と同じ動作については、詳細な説明を省略する。プリチャージ信号PREZ、ワード線WL、センスアンプ活性化信号PSA、NSAの波形は、図4と同じである。
従来のプリチャージ電圧VPRは、周囲温度に関係なく一定(VII/2)であった。このため、”1データ”の読み出しマージンは、ジャンクションリーク電流によってセル電圧STRが低くなる高温時に低下する(図6(a))。一方、”0データ”の読み出しマージンは、温度依存性がないため、高温時も低温時と同等である。したがって、高温時に、”1データ”の読み出しマージンと、”0データ”の読み出しマージンとの差が大きくなる。この結果、データ保持時間のワースト値は、高温時の”1データ”の読み出しマージンの低下によって短くなり、リフレッシュの頻度を高くする必要があった。
【0040】
図7は、第1の実施形態のDRAMのデータ保持時間と温度との関係を示している。細い実線は、プリチャージ電圧VPRがVII/2のときの特性を示し、一点鎖線は、プリチャージ電圧VPRがVII/2−VPのときの特性を示している。太い実線は、本発明のDRAMのデータ保持時間(ワースト値)を示し、太い破線は、従来のDRAMのデータ保持時間(ワースト値)を示している。
【0041】
この例では、プリチャージ電圧VPRがVII/2のときの”1データ”の特性ラインと、プリチャージ電圧VPRがVII/2−VPのときの”0データ”の特性ラインとが交わる温度が、境界温度BT1に設定されている。
上述したように、周囲温度が境界温度BT1より高いとき、プリチャージ電圧VPRは、VII/2−VPに設定される。このため、図に太い矢印で示したように、”1データ”のデータ保持時間は長くなり、”0データ”のデータ保持時間は短くなる。しかし、高温状態において、”0データ”のデータ保持時間は、”1データ”のデータ保持時間より長い。このため、本発明の適用により、DRAMの性能を示すデータ保持時間(ワースト値)を延ばすことができる。この結果、リフレッシュの頻度を下げ、スタンバイ電流を削減できる。
【0042】
以上、第1の実施形態では、周囲温度が境界温度BT1を超えたときに、プリチャージ電圧VPRをVII/2からVII/2−VPに変更する。このため、”1データ”の読み出しマージンを増加させ、”1データ”のデータ保持時間を長くできる。この結果、メモリセルMCのリフレッシュの頻度を下げることができ、消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるセルフリフレッシュモード(スタンバイ期間)中の消費電流(スタンバイ電流)を削減できる。
【0043】
周囲温度に応じて2種類のプリチャージ電圧VPRのいずれかを生成することで、プリチャージ生成回路24の切り替え制御が容易になり、回路規模が増大することを防止できる。この結果、DRAMのチップサイズが増加することを防止できる。
温度センサを22をDRAMに内蔵することで、周囲温度を正確に検出できる。この結果、プリチャージ電圧VPRを高い精度で生成でき、データ保持時間を、周囲温度に応じて高い精度で制御できる。
【0044】
図8は、本発明の半導体メモリの第2の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMチップとして形成されている。DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第1の実施形態の温度センサ22およびプリチャージ電圧生成回路24の代わりに、温度センサ22Aおよびプリチャージ電圧生成回路24Aを有している。その他の構成は、第1の実施形態と同じである。
【0045】
温度センサ22Aは、周囲温度に応じて2ビットの温度検出信号TEMP1−0を出力する。すなわち、温度センサ22Aは、周囲温度が4つの温度領域(図10のTP1〜TP4)のいずれに含まれるか検出し、検出結果をプリチャージ電圧生成回路24Aに伝える。プリチャージ電圧生成回路24Aは、温度検出信号TEMP1−0に応じて3種類のプリチャージ電圧VPRのいずれかを生成し、生成したプリチャージ電圧VPR(図10のVPR1〜VPR4)をプリチャージ回路PREに供給する。
【0046】
図9は、図8に示したプリチャージ電圧生成回路24Aの詳細を示している。プリチャージ電圧生成回路24Aは、参照電圧生成部34A、スイッチ部36Aおよびプリチャージ電圧生成部38を有している。
参照電圧生成部34Aは、内部電源線VIIと接地線VSSとの間に直列に接続された複数の高抵抗を有している。互いに隣接する2つの抵抗の接続ノードからは、それぞれ参照電圧V5〜V10が出力される。スイッチ部36Aは、温度検出信号TEMP1−0に応じて参照電圧V5〜V10のいずれか2つを選択し、選択した電圧を参照電圧REFL、REFH(REFL<REFH)としてプリチャージ電圧生成部38に供給する。
【0047】
そして、プリチャージ電圧生成部38は、参照電圧REFL、REFHに応じて、4種類のプリチャージ電圧VPR1〜VPR4(VPR1>VPR2>VPR3>VPR4)のいずれかをプリチャージ電圧VPRとして生成する。プリチャージ電圧VPRは、第1の実施形態と同様に、周囲温度が高いほど低く設定される。
図10は、第2の実施形態のDRAMのデータ保持時間と温度との関係を示している。太い実線は、本発明のDRAMのデータ保持時間(ワースト)を示している。この例では、周囲温度が上昇して温度領域TP1〜TP4に順次移行し、境界温度BT1、BT2、BT3を超える度に、プリチャージ電圧VPRは、VPR1からVPR2、VPR2からVPR3、VPR3からVPR4と変化し、徐々に下がっていく。周囲温度が下降する場合は、逆の変化をする。
【0048】
以上、第2の実施形態においても第1の実施形態と同様の効果を得ることができる。さらに、複数種のプリチャージ電圧VPR1〜VPR4を周囲温度に応じて切り替えることで、データ保持時間をさらに長くでき、リフレッシュの頻度を下げることができる。
図11は、本発明の半導体メモリの第3の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMチップとして形成されている。DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
【0049】
DRAMは、第1の実施形態の温度センサ22およびプリチャージ電圧生成回路24の代わりに、温度センサ22Bおよびプリチャージ電圧生成回路24Bを有している。その他の構成は、第1の実施形態と同じである。
温度センサ22Bは、周囲温度に応じた温度検出電圧VTEMP(アナログ値、温度検出信号)を出力する。すなわち、温度センサ22Aは、周囲温度に応じて連続的に変化する温度検出電圧VTEMPを出力する。温度検出電圧VTEMPは、周囲温度が高いほど高くなる。
【0050】
プリチャージ電圧生成回路24Bは、例えば、温度検出電圧VTEMPをゲートで受け、ソースが内部電源線VIIに接続され、ドレインからプリチャージ電圧VPRを出力するpMOSトランジスタ(図示せず)を有している。このため、温度検出電圧VTEMPが上昇すると(周囲温度が高くなると)、プリチャージ電圧VPRは下降し、温度検出電圧VTEMPが下降すると(周囲温度が低くなると)、プリチャージ電圧VPRは上昇する。すなわち、この実施形態では、プリチャージ電圧VPRは、周囲温度に応じて連続的に変化する。
【0051】
図12は、第3の実施形態のDRAMのデータ保持時間と温度との関係を示している。太い実線は、本発明のDRAMのデータ保持時間(ワースト)を示している。また、参考のため、第2の実施形態で使用したプリチャージ電圧VPR1〜VPR4を示している。図に示すように、この実施形態では、プリチャージ電圧VPRが連続的に変化することで、データ保持時間も連続的に変化する。
【0052】
以上、第3の実施形態においても第1および第2の実施形態と同様の効果を得ることができる。さらに、周囲温度に応じて連続的に変化する温度検出電圧VTEMPに応じてプリチャージ電圧VPRを生成することで、プリチャージ電圧VPRを連続的に変化させることができる。この結果、メモリセルMCのデータ保持時間を、周囲温度に応じて高い精度で制御できる。また、プリチャージ電圧生成回路24Bを、図9に示したような多数の抵抗を形成することなく、トランジスタ等を用いて簡易に構成できる。
【0053】
図13は、本発明の半導体メモリの第4の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMチップとして形成されている。DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第1の実施形態の温度センサ22およびプリチャージ電圧生成回路24の代わりに、温度センサ22Cおよびプリチャージ電圧生成回路24Cを有している。その他の構成は、第1の実施形態と同じである。プリチャージ電圧生成回路24Cは、周囲温度が境界温度BT2(例えば、10℃)より高いとき、プリチャージ電圧VPRをVII/2に設定し、周囲温度が境界温度BT2より低いとき、すなわち低温時にプリチャージ電圧VPRをVII/2より高い電圧に設定する。
【0054】
図14は、第4の実施形態において、メモリセルMCから”1データ”を読み出すときのメモリコア32の動作を示している。図4と同じ動作については、詳細な説明を省略する。プリチャージ信号PREZ、ワード線WL、センスアンプ活性化信号PSA、NSAの波形は、図4と同じである。
この実施形態では、プリチャージ電圧VPRは、低温時に高く設定される。低温時にプリチャージ電圧VPRを高くすることで、”1データ”の読み出しマージンは、減少する。常温時および高温時には、”1データ”の読み出しマージンは、ジャンクションリーク電流によるセル電圧STRの下降により減少する。したがって、低温時と高温時の”1データ”の読み出しマージンRMの差は、小さくなる。なお、低温時、メモリセルMCからのリーク電流は、極めて小さいため、読み出しマージンは元々十分にある。このため、低温時にプリチャージ電圧VPRを上昇させても、読み出しマージンの低下の影響は小さい。この結果、本発明の適用により、リフレッシュの頻度を下げることができ、スタンバイ電流を削減できる。
【0055】
以上、第4の実施形態においても第1の実施形態と同様の効果を得ることができる。すなわち、読み出しマージンが元々十分ある低温時の”1データ”の読み出しマージンを減少させ、”0データ”の読み出しマージンに振り分けることで、低温時のデータ保持時間(ワースト値)を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【0056】
図15は、本発明の半導体メモリの第5の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMチップとして形成されている。DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第1の実施形態の温度センサ22の代わりに、温度検出信号TEMPを受ける温度端子(外部端子)TTEMPを有している。その他の構成は、第1の実施形態と同じである。温度検出信号TEMPは、DRAMを搭載する携帯端末に内蔵される温度センサから出力される。内蔵温度検出信号TEMPは、第1の実施形態と同様に、周囲温度が境界温度BT1(例えば、40℃)より低いときに高レベルに設定され、周囲温度が境界温度BT1より高いときに低レベルに設定される。
【0057】
この実施形態では、プリチャージ電圧生成回路24は、温度端子TTEMPを介してDRAMの外部から供給される温度検出信号TEMPを受ける。プリチャージ電圧生成回路24は、第1の実施形態と同様に、温度検出信号TEMPが高レベルのときにプリチャージ電圧VPRをVII/2に設定し、温度検出信号TEMPが低レベルのときに、プリチャージ電圧VPRをVII/2より低い値に設定する。
【0058】
以上、第5の実施形態においても第1の実施形態と同様の効果を得ることができる。さらに、DRAMを搭載する携帯端末に温度センサが内蔵されている場合、その温度センサの出力を利用することで、回路が冗長になることを防止でき、システムコストを削減できる。
図16は、本発明の半導体メモリの第6の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似スタティックRAMチップ(以下、擬似SRAMと称す)として形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
【0059】
擬似SRAMは、DRAMのメモリコアを有し、SRAMのインタフェースを有している。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。外部からアクセス要求(読み出しコマンドまたは書き込みコマンド)を受けていない期間がスタンバイ期間であり、そのときの消費電流がスタンバイ電流である。すなわち、スタンバイ期間中、DRAMのセルフリフレッシュモードと同様に、リフレッシュ動作のみが周期的に実行される。
【0060】
擬似SRAMは、コマンドデコーダ10E、リフレッシュタイマ12E、リフレッシュアドレスカウンタ14、裁定回路44、コア制御回路16E、センスアンプ制御回路18、プリチャージ制御回路20、温度センサ22、プリチャージ電圧生成回路24、アドレス入力回路26、データ入出力回路28、アドレス切替回路30およびメモリコア32を有している。なお、図16では、本発明の説明に必要な主要な信号のみを示している。
【0061】
コマンドデコーダ10Eは、外部端子から供給されるコマンド信号CMD(例えば、チップイネーブル信号/CE、書き込みイネーブル信号/WE、出力イネーブル信号/OEなど)を受信する。コマンドデコーダ10Eは、受信したコマンド信号CMDに応じて、読み出し動作を実行するための読み出し制御信号RDZおよび書き込み動作を実行するための書き込み制御信号WRZ等を出力する。擬似SRAMでは、リフレッシュコマンドは、外部から受けることなく、チップ内部のみで発生する。リフレッシュタイマ12E、所定の周期でリフレッシュ要求信号RREQを出力する。
【0062】
裁定回路44は、外部から供給される読み出しコマンドおよび書き込みコマンド(コマンド信号CMD)と、内部で発生するリフレッシュコマンド(リフレッシュ要求信号RREQ)のどちらを優先させるかを決め、読み出し制御信号RDPZ、書き込み制御信号WRPZおよびリフレッシュ制御信号REFPZのいずれかをコア制御回路16Eに出力する。コア制御回路16Eの機能は、内部リフレッシュ制御信号IREFZの代わりにリフレッシュ制御信号REFPZを受ける点を除き、第1の実施形態のコア制御回路16と同じである。リフレッシュアドレスカウンタ14は、リフレッシュ要求信号RREQに応答してカウント動作し、リフレッシュアドレス信号REFADを順次生成する。
【0063】
以上、第6の実施形態においても第1の実施形態と同様の効果を得ることができる。すなわち、擬似SRAMにおいても、本発明の適用により、リフレッシュの頻度を下げることができ、スタンバイ電流を削減できる。
なお、上述した第2〜第5の実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第2の実施形態の温度センサ22Aおよびプリチャージ電圧生成回路24A、第3の実施形態の温度センサ22Bおよびプリチャージ電圧生成回路24B、第4の実施形態の温度センサ22Cおよびプリチャージ電圧生成回路24C、および第5の実施形態の外部端子TEMPを、それぞれ擬似SRAMに適用してもよい。
【0064】
上述した実施形態では、本発明をDRAMチップまたは擬似SRAMチップに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムLSIに搭載されるDRAMコアまたは擬似SRAMコアに適用しても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【0065】
本発明をダイナミックメモリセルを有する半導体メモリに適用することで、リフレッシュ周期を長くすることができ、消費電力およびスタンバイ電流を削減することができる。
Claims (8)
- ダイナミックメモリセルと、
前記ダイナミックメモリセルに接続されるビット線と、
第1プリチャージ電圧および第2プリチャージ電圧を含む複数のプリチャージ電圧のいずれかを周囲温度に応じて出力する第1プリチャージ電圧生成回路と、
前記ダイナミックメモリセルの非アクセス中に、前記第1プリチャージ電圧生成回路から供給されるプリチャージ電圧をビット線に供給するプリチャージ回路と、
前記ダイナミックメモリセルから前記ビット線上に読み出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅するセンスアンプとを備え、
前記第1プリチャージ電圧生成回路は、
少なくとも4つの参照電圧を生成する参照電圧生成回路と、
前記周囲温度に応じて生成される温度検出信号に基づいて前記少なくとも4つの参照電圧から2つの参照電圧を選択するスイッチ回路と、
前記2つの参照電圧に基づいて前記複数のプリチャージ電圧のうちの一にプリチャージ電圧を生成する第2プリチャージ電圧生成回路を含むこと
を特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記第1プリチャージ電圧生成回路は、周囲温度が境界温度以下のときに前記第1プリチャージ電圧を出力し、周囲温度が前記境界温度より高いときに前記第2プリチャージ電圧を出力することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧VIIまたは接地電圧に変化させ、
前記第1プリチャージ電圧生成回路が出力する前記第1および前記第2プリチャージ電圧は、それぞれVII/2およびVII/2より低い電圧であることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧VIIまたは接地電圧に変化させ、
前記第1プリチャージ電圧生成回路が出力する前記第1および前記第2プリチャージ電圧は、それぞれVII/2より高い電圧およびVII/2であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記第1プリチャージ電圧生成回路は、周囲温度の変化に応じて連続的に変化するプリチャージ電圧を生成可能であり、周囲温度が低いほどプリチャージ電圧を高く設定し、周囲温度が高いほどプリチャージ電圧を低く設定することを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記周囲温度に応じたアナログ値を出力する温度センサを備え、
前記第1プリチャージ電圧生成回路は、前記温度センサから出力されるアナログ値に応じたプリチャージ電圧を出力することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記周囲温度を検出し、温度検出信号として出力する温度センサを備え、
前記第1プリチャージ電圧生成回路は、前記温度センサから出力される前記温度検出信号に応じてプリチャージ電圧のいずれかを出力することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
周囲温度を示す温度検出信号を受信する外部端子を備え、
前記第1プリチャージ電圧生成回路は、前記温度検出信号に応じてプリチャージ電圧のいずれかを出力することを特徴とする半導体メモリ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/008741 WO2005124786A1 (ja) | 2004-06-22 | 2004-06-22 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005124786A1 JPWO2005124786A1 (ja) | 2008-04-17 |
JP4550053B2 true JP4550053B2 (ja) | 2010-09-22 |
Family
ID=35509966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006514638A Expired - Fee Related JP4550053B2 (ja) | 2004-06-22 | 2004-06-22 | 半導体メモリ |
Country Status (4)
Country | Link |
---|---|
US (1) | US7580303B2 (ja) |
JP (1) | JP4550053B2 (ja) |
CN (1) | CN1954389B (ja) |
WO (1) | WO2005124786A1 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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