JPH01192098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01192098A JPH01192098A JP63017819A JP1781988A JPH01192098A JP H01192098 A JPH01192098 A JP H01192098A JP 63017819 A JP63017819 A JP 63017819A JP 1781988 A JP1781988 A JP 1781988A JP H01192098 A JPH01192098 A JP H01192098A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000002950 deficient Effects 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 description 13
- 230000014759 maintenance of location Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テストモードを有する半導体記憶装置に関
するもので、特にテスト時間の短縮に関するものである
。
するもので、特にテスト時間の短縮に関するものである
。
半導体記憶装置、たとえばダイナミック型ＭＯ８ＲＡＭ
について基本動作を述べる。
について基本動作を述べる。
第５図にダイナミック型ＭＯ８ＲＡＭの一対のメモリセ
ルＭＣとダミーセルＤＣ，およびビット線対ＢＬ、ＢＬ
、ワードＩＩＷＬ 、ＷＬ 、ピット線対８Ｌ、Ｂ
Ｌに接続されたセンスアンプＳＡを示す。メモリセルＭ
Ｃは、１つのトランジスタＱ１と１つのメモリキャパシ
タＣ８から構成されている。ダミーセルＤＣは、１つの
トランジスタＱ２と１つのキャパシタＣＤから構成され
ている。
ルＭＣとダミーセルＤＣ，およびビット線対ＢＬ、ＢＬ
、ワードＩＩＷＬ 、ＷＬ 、ピット線対８Ｌ、Ｂ
Ｌに接続されたセンスアンプＳＡを示す。メモリセルＭ
Ｃは、１つのトランジスタＱ１と１つのメモリキャパシ
タＣ８から構成されている。ダミーセルＤＣは、１つの
トランジスタＱ２と１つのキャパシタＣＤから構成され
ている。
メモリセルＭＣ内のトランジスタＱ１は、ゲートをワー
ド線ＷＬ１に、ドレインをビット線ＢＬに、ソースをメ
モリキャパシタＣ８の一端に接続されている。メモリキ
ャパシタＣ８の他端は接地されている。ダミーセルＤＣ
内のトランジスタＱ２は、ゲートをワード線ＷＬ２に、
ドレインをビット線８Ｌに、ソースをキャパ・シタＣ０
の一端に接続されている。キャパシタＣＤの他端は接地
されている。ビット線８ｍとＢＬは、センスアンプＳＡ
に接続されている。
ド線ＷＬ１に、ドレインをビット線ＢＬに、ソースをメ
モリキャパシタＣ８の一端に接続されている。メモリキ
ャパシタＣ８の他端は接地されている。ダミーセルＤＣ
内のトランジスタＱ２は、ゲートをワード線ＷＬ２に、
ドレインをビット線８Ｌに、ソースをキャパ・シタＣ０
の一端に接続されている。キャパシタＣＤの他端は接地
されている。ビット線８ｍとＢＬは、センスアンプＳＡ
に接続されている。
データを書き込む時には、外部からのアドレス信号によ
ってワード線ＷＬ１を駆動し、トランジスタＱ１を介し
てビット線ＢＬよりメモリキャパシタＣＳ内にデータを
書き込む。データを読み出す時には、外部からのアドレ
ス信号によってメモリセルＭＣが選択される。ワード線
ＷＬ１が駆動され、トランジス゛りＱｌを介してメモリ
キャパシタＣ３Ｇ、ｔＥ’ット線ＢＬに接続される・ビ
ット線対ＢＬ、ＢＬは、第６図に示すプリチャージ電位
発・主回路１によってプリチャージ電位ｖＢＬにプリチ
ャージされている。このプリチーヤージ電位発生回路１
は、゛あらかじめ定められたプリチャージ電位ＶＢＬを
固定的に発生するように、独立した回路として形成され
ている。
ってワード線ＷＬ１を駆動し、トランジスタＱ１を介し
てビット線ＢＬよりメモリキャパシタＣＳ内にデータを
書き込む。データを読み出す時には、外部からのアドレ
ス信号によってメモリセルＭＣが選択される。ワード線
ＷＬ１が駆動され、トランジス゛りＱｌを介してメモリ
キャパシタＣ３Ｇ、ｔＥ’ット線ＢＬに接続される・ビ
ット線対ＢＬ、ＢＬは、第６図に示すプリチャージ電位
発・主回路１によってプリチャージ電位ｖＢＬにプリチ
ャージされている。このプリチーヤージ電位発生回路１
は、゛あらかじめ定められたプリチャージ電位ＶＢＬを
固定的に発生するように、独立した回路として形成され
ている。
メモリキャパシタＣ８とビット線ＢＬとの接続時におい
て、ビット線ＢＬの電位■８Ｍは、メモリキャパシタＣ
８に保持されているデータが“Ｈ″なら上がり、“Ｌ”
なら下がる。ビットＩＩＢＬの電位Ｖ はプリチャージ
電位■ＢＬを保つので、ビＤ ット線ＢＬの電位ｖ８Ｍとの間に電位差が生じる。
て、ビット線ＢＬの電位■８Ｍは、メモリキャパシタＣ
８に保持されているデータが“Ｈ″なら上がり、“Ｌ”
なら下がる。ビットＩＩＢＬの電位Ｖ はプリチャージ
電位■ＢＬを保つので、ビＤ ット線ＢＬの電位ｖ８Ｍとの間に電位差が生じる。
センスアンプＳＡは、この電位差を検知し増幅する。メ
モリキャパシタＣ８内のデータがｌ Ｈｌ″の場合、セ
ンスアンプＳＡによってビット線ＢＬの電位■ＢＭは“
Ｈ”レベル■１１に、ビット線ＢＬの電位■ は“Ｌ”
し、ベル■、に設定される。メモＤ リキャパシタＣ８丙のデータが“Ｌ Ｔ１の場合、Ｖ、
ＨＧ、ｔＶ、１．：Ｖ、、はＶ、１．：設定サレル。
モリキャパシタＣ８内のデータがｌ Ｈｌ″の場合、セ
ンスアンプＳＡによってビット線ＢＬの電位■ＢＭは“
Ｈ”レベル■１１に、ビット線ＢＬの電位■ は“Ｌ”
し、ベル■、に設定される。メモＤ リキャパシタＣ８丙のデータが“Ｌ Ｔ１の場合、Ｖ、
ＨＧ、ｔＶ、１．：Ｖ、、はＶ、１．：設定サレル。
データ読み出し時にビット線対８１．８１間に生じる電
位差は、次式で与えられる。次式において、Ｃはビット
線ＢＬの浮遊容量、Ｃ８はメモＬ リキャパシタＣの容量、ｖＢＬはプリチャージ電位、■
□は“Ｈ１１データを保持している時のメモリキャパシ
タＣの電位、■、は°“Ｌ”データを保持している時の
メモリキャパシタＣ８の電位、Δ■ はＨ”データを読
み出し時にビット線対■ ＢＬ、ＢＬ間に生じる電位差、ΔＶ、は°゛Ｌ”データ
読出し時にビット線対８１，８１間に生じる電位差であ
る。
位差は、次式で与えられる。次式において、Ｃはビット
線ＢＬの浮遊容量、Ｃ８はメモＬ リキャパシタＣの容量、ｖＢＬはプリチャージ電位、■
□は“Ｈ１１データを保持している時のメモリキャパシ
タＣの電位、■、は°“Ｌ”データを保持している時の
メモリキャパシタＣ８の電位、Δ■ はＨ”データを読
み出し時にビット線対■ ＢＬ、ＢＬ間に生じる電位差、ΔＶ、は°゛Ｌ”データ
読出し時にビット線対８１，８１間に生じる電位差であ
る。
ΔＶ −Ｃ（Ｖ −Ｖ ）／（ＯＳ＋Ｃ，、）Ｈ
３Ｈ，ＢＬ ・・・（１） ΔＶ１−０３ （Ｖ、、−Ｖｌ ） ／ （Ｃ３＋Ｃ
Ｂ１）・・・（２） Δ■■、ΔＶ［が大きいほどセンスアンプＳＡによるセ
ンス動作のマージンが大きくなる。一般にプリチャージ
電位ｖ、Ｌは、ΔＶ□＝Δ■、となるように設定される
ことが多い。
３Ｈ，ＢＬ ・・・（１） ΔＶ１−０３ （Ｖ、、−Ｖｌ ） ／ （Ｃ３＋Ｃ
Ｂ１）・・・（２） Δ■■、ΔＶ［が大きいほどセンスアンプＳＡによるセ
ンス動作のマージンが大きくなる。一般にプリチャージ
電位ｖ、Ｌは、ΔＶ□＝Δ■、となるように設定される
ことが多い。
第７図は、ビット線対ＢＬ、ＢＬの電位■、８゜ＶＢＤ
を示したタイミングチャートである。同図において、Ｔ
ｏはメモリセルＭＣとビット線ＢＬとの接続開始時刻、
Ｔ１はセンスアンプＳＡのセンス動作開始時刻である。
を示したタイミングチャートである。同図において、Ｔ
ｏはメモリセルＭＣとビット線ＢＬとの接続開始時刻、
Ｔ１はセンスアンプＳＡのセンス動作開始時刻である。
第７図（ａ）は“Ｈ”データ読み出しの場合、（ｂ）は
“Ｌ ＩＩデータ読み出しの場合である。
“Ｌ ＩＩデータ読み出しの場合である。
次にメモリセルのテストの必要性について述べる。たと
えばｎ形メモリセルの場合、“Ｈ”、状態では外部へ電
子が吸い出−され熱的に非平衡な状態になっており、“
Ｌ”状態では電子が充満していて熱的に平衡な状態とな
っている。放置すると“Ｈ”状態のメモリセルは、外部
からの電子の拡散を受けて“Ｌ”状態になってしまう。
えばｎ形メモリセルの場合、“Ｈ”、状態では外部へ電
子が吸い出−され熱的に非平衡な状態になっており、“
Ｌ”状態では電子が充満していて熱的に平衡な状態とな
っている。放置すると“Ｈ”状態のメモリセルは、外部
からの電子の拡散を受けて“Ｌ”状態になってしまう。
ダイナミック型ＭＯ８ＲＡＭの場合この現象を防ぐため
リフレッシュを行うが、メモリセルの中にはリフレッシ
ュを行っても“Ｈ”状態を保持できず“Ｌ″状態に反転
してしまうものがある。このような不良メモリセルを検
出するため、全メモリセルに“Ｈ”データを書き込みリ
フレッシュを行わずに所定時間Ｔ。保持し、再度データ
を読み出し“ＨＩＩレベルの保持を確認するテストが必
要となる。
リフレッシュを行うが、メモリセルの中にはリフレッシ
ュを行っても“Ｈ”状態を保持できず“Ｌ″状態に反転
してしまうものがある。このような不良メモリセルを検
出するため、全メモリセルに“Ｈ”データを書き込みリ
フレッシュを行わずに所定時間Ｔ。保持し、再度データ
を読み出し“ＨＩＩレベルの保持を確認するテストが必
要となる。
“Ｈ”データが書き込まれたメモリセルの中には、メモ
リセルの電位■ＨＣが“Ｈ”レベルを充分保持できず、
所定時間Ｔ。内にプリチャージ電位ＶＢＬより低くなる
ものがある。このようなメモリセルのデータを所定時間
Ｔ。後に読み出すと“Ｌ”データが読み出される。この
ような不良メモリセルを含むメモリチップは不良メモリ
チップと判定される。
リセルの電位■ＨＣが“Ｈ”レベルを充分保持できず、
所定時間Ｔ。内にプリチャージ電位ＶＢＬより低くなる
ものがある。このようなメモリセルのデータを所定時間
Ｔ。後に読み出すと“Ｌ”データが読み出される。この
ような不良メモリセルを含むメモリチップは不良メモリ
チップと判定される。
第８図（ａ）は正常なメモリセルの“Ｈ”データ保持の
タイミングチャート、（ｂ）は不良メモリセルの“Ｈ”
データ保持のタイミングチャートである。”ＷｌはＨ”
データ書き込み終了時刻である。
タイミングチャート、（ｂ）は不良メモリセルの“Ｈ”
データ保持のタイミングチャートである。”ＷｌはＨ”
データ書き込み終了時刻である。
上述したようなメモリセルのテストを行う場合、半導体
記憶装置の大容量化が進むにつれてテスト時間やテスト
コストの増大が深刻な問題となる。
記憶装置の大容量化が進むにつれてテスト時間やテスト
コストの増大が深刻な問題となる。
たとえばダイナミック型ＭＯ８ＲＡＭの場合、世代が一
つ進むにつれてメモリ古畳が４倍ずつ増加するので、テ
スト時間も単純に考えると４倍ずつ増加する。近年この
メモリチップのテスト時間の短縮を目的とするマルチビ
ットテスト等のテストモードがいくつか提案されている
が充分ではない。
つ進むにつれてメモリ古畳が４倍ずつ増加するので、テ
スト時間も単純に考えると４倍ずつ増加する。近年この
メモリチップのテスト時間の短縮を目的とするマルチビ
ットテスト等のテストモードがいくつか提案されている
が充分ではない。
テストに必要な設備を最小限におさえ、テストコストを
おさえるためにもテスト時間の短縮が重要な課題となる
。
おさえるためにもテスト時間の短縮が重要な課題となる
。
この発明は上記のような課題を解決するためになされた
もので、効果的にテスト時間を短縮することができる半
導体記憶装置を得ることを目的としている。
もので、効果的にテスト時間を短縮することができる半
導体記憶装置を得ることを目的としている。
（課題を解決するための手段〕
この発明の半導体記憶装置は、ビット線対のプリチャー
ジ電位を、複数の電位レベルの中から制御入力によって
選択し発生するプリチャージ電位発生回路を設けたもの
である。
ジ電位を、複数の電位レベルの中から制御入力によって
選択し発生するプリチャージ電位発生回路を設けたもの
である。
この発明におけるプリチャージ電位発生回路は複数のプ
リチャージ電位を発生できるので、例えばテストモード
時に通常動作時と異なるデータ保持条件が厳しくなるよ
うなプリチャージ電位を選択することによって、メモリ
セルのデータ保持に関するテスト時間を短縮することが
可能になる。
リチャージ電位を発生できるので、例えばテストモード
時に通常動作時と異なるデータ保持条件が厳しくなるよ
うなプリチャージ電位を選択することによって、メモリ
セルのデータ保持に関するテスト時間を短縮することが
可能になる。
この発明の一実施例であるダイナミック型ＭＯ８ＲＡＭ
を図面を参照して説明する。
を図面を参照して説明する。
第１図は、この発明の半導体記憶装置に適用される、ビ
ット線対ＢＬ、ＢＬのプリチャージ電位を発生するため
のプリチャージ電位発生回路の一例を示すブロック図で
ある。このプリチャージ電位発生回路２は、制御人力Ｖ
、を有し、この制御人力Ｖ□に応じて複数のプリチャー
ジ電位を発生させるように構成されている。
ット線対ＢＬ、ＢＬのプリチャージ電位を発生するため
のプリチャージ電位発生回路の一例を示すブロック図で
ある。このプリチャージ電位発生回路２は、制御人力Ｖ
、を有し、この制御人力Ｖ□に応じて複数のプリチャー
ジ電位を発生させるように構成されている。
第２図は、プリチャージ電位発生回路２の一橋成例を示
す回路図である。図において、第１の電源である＋ｖｏ
ｏと第２の電源であるグラウンドとの間に４つの抵抗Ｒ
、Ｒ２，Ｒ３，Ｒ４が直列に接続されている。このうち
抵抗Ｒ２の両端には、トランジスタＱ０のドレインとソ
ースがそれぞれ接続されている。制御入力Ｖ■は、トラ
ンジスタＱｏのゲートに入力される。したがって制御λ
カｖ１の“Ｈ”、“Ｌ”によって、Ｑｏは導通、非導通
となる。プリチャージ電位ｖＢＬは、抵抗Ｒ２とＲ３の
接続点から出力される。
す回路図である。図において、第１の電源である＋ｖｏ
ｏと第２の電源であるグラウンドとの間に４つの抵抗Ｒ
、Ｒ２，Ｒ３，Ｒ４が直列に接続されている。このうち
抵抗Ｒ２の両端には、トランジスタＱ０のドレインとソ
ースがそれぞれ接続されている。制御入力Ｖ■は、トラ
ンジスタＱｏのゲートに入力される。したがって制御λ
カｖ１の“Ｈ”、“Ｌ”によって、Ｑｏは導通、非導通
となる。プリチャージ電位ｖＢＬは、抵抗Ｒ２とＲ３の
接続点から出力される。
制御人力■１が“Ｌ″の時、トランジスタＱＢは非導通
となる。この時のプリチャージ電位Ｖ８Ｌ１は次式で与
えられる。
となる。この時のプリチャージ電位Ｖ８Ｌ１は次式で与
えられる。
ＶＢＬＩ ＝ （Ｒ３＋ Ｒ４） ＶＣＣ／ （Ｒ，＋
Ｒ２＋Ｒ３＋Ｒ４） ・・・（３） 一方、制御人力Ｖ□を“Ｈ″にするとトランジスタＱ０
は導通する。この時のプリチャージ電位ｖＢＬ□は次式
で与えられる。
Ｒ２＋Ｒ３＋Ｒ４） ・・・（３） 一方、制御人力Ｖ□を“Ｈ″にするとトランジスタＱ０
は導通する。この時のプリチャージ電位ｖＢＬ□は次式
で与えられる。
ＶＢＬ２ ” （Ｒ３＋Ｒ４） ＶＣＣ／ （Ｒ＋Ｒ３
＋Ｒ４） ・・・（４） （３）式、（４）式よりｖＢＬ２ 〉ＶＢＬｌとなる。
＋Ｒ４） ・・・（４） （３）式、（４）式よりｖＢＬ２ 〉ＶＢＬｌとなる。
このように第２図のプリチャージ電位発生回路２によれ
ば、制御人力ｖ１に応じて、プリチャージ電位を比較的
低いＶＢＬｌと比較的高いｖ６，２どの２つのレベルの
中から選択して発生することができる。
ば、制御人力ｖ１に応じて、プリチャージ電位を比較的
低いＶＢＬｌと比較的高いｖ６，２どの２つのレベルの
中から選択して発生することができる。
たとえば、ｎ形メモリセルの“Ｈ”データ保持テストに
ついて考える。この場合は、通常動作時にはｔｉｌＩＩ
１１人力ｖ１を“Ｌ″にして比較的低いプリチャージ電
位ＶＢ、１を選択し、テストモード時にはυ制御入力ｖ
■を“Ｈ”にして比較的高いプリチャージ電位ｖ３，２
を選択する。なお前述したように、通常動作時のプリチ
ャージ電位Ｖ としてＬＩ は、′Ｈ″および“Ｌ”データ読み出し時にビット線対
ＢＬ、ＢＬｌｉＪにそれぞれ生じる電位差Δ■□および
ΔＶ、が等しくなるような値が設定されることが多い。
ついて考える。この場合は、通常動作時にはｔｉｌＩＩ
１１人力ｖ１を“Ｌ″にして比較的低いプリチャージ電
位ＶＢ、１を選択し、テストモード時にはυ制御入力ｖ
■を“Ｈ”にして比較的高いプリチャージ電位ｖ３，２
を選択する。なお前述したように、通常動作時のプリチ
ャージ電位Ｖ としてＬＩ は、′Ｈ″および“Ｌ”データ読み出し時にビット線対
ＢＬ、ＢＬｌｉＪにそれぞれ生じる電位差Δ■□および
ΔＶ、が等しくなるような値が設定されることが多い。
第３図は、不良ｎ形メモリセルに“Ｈ”データを国き込
み、保持テストを行った時のメモリセルの電位■。０の
タイミングチャートである。”Ｗｌは“Ｈ”データ書き
込み終了時刻、ｔｌは、メモリセルの電位ｖＨＣが比較
的低いプリチャージ電位■ＢＬ１にまで下がるのに要し
た時間、ｔ２は、メモリセルの電位ｖＨｏが比較的高い
プリチャージ電位Ｖ８，２にまで下がるのに要した時間
である。Ｔ。
み、保持テストを行った時のメモリセルの電位■。０の
タイミングチャートである。”Ｗｌは“Ｈ”データ書き
込み終了時刻、ｔｌは、メモリセルの電位ｖＨＣが比較
的低いプリチャージ電位■ＢＬ１にまで下がるのに要し
た時間、ｔ２は、メモリセルの電位ｖＨｏが比較的高い
プリチャージ電位Ｖ８，２にまで下がるのに要した時間
である。Ｔ。
は従来のテストにおけるデータ保持時間である。
メモリセルの電位ｖＨＣは、書き込み動作によって“Ｈ
”レベル電位ＶＨに設定される。書き込み動作終了後、
■ は、“Ｈ”レベル電位■、からＣ “し”レベル電位Ｖ、に向かって指数関数的に減少し始
める。ｖ＞ｖ ＞ｖ ＞ｖ というＨＢＬ２
ＢＬＩ Ｌ 関係が成り立つので、メモリセルの電位ｖＨｏが比較的
高いプリチャージ電位■ＢＬ２にまで下がる時間ｔ２の
方が、比較的低いプリチャージ電位ｖＢＬ１にまで下が
る時間ｔ１より短くなる。
”レベル電位ＶＨに設定される。書き込み動作終了後、
■ は、“Ｈ”レベル電位■、からＣ “し”レベル電位Ｖ、に向かって指数関数的に減少し始
める。ｖ＞ｖ ＞ｖ ＞ｖ というＨＢＬ２
ＢＬＩ Ｌ 関係が成り立つので、メモリセルの電位ｖＨｏが比較的
高いプリチャージ電位■ＢＬ２にまで下がる時間ｔ２の
方が、比較的低いプリチャージ電位ｖＢＬ１にまで下が
る時間ｔ１より短くなる。
したがって、“Ｈ”データ保持テストにおいて、読み出
し時のしきい値となるプリチャージ電位を上げることに
よって、不良メモリセル検出のためのデータ保持時間Ｔ
。を短くしても、信頼性を損わずにテスト時間を短縮す
ることができる。
し時のしきい値となるプリチャージ電位を上げることに
よって、不良メモリセル検出のためのデータ保持時間Ｔ
。を短くしても、信頼性を損わずにテスト時間を短縮す
ることができる。
また、プリチャージ電位を上げると次のような効果があ
る。第５図を参照して、“Ｈ″データ読み出す時にビッ
ト線対８１．８１問に生じる電位差ΔＶ□は、センスア
ンプＳＡｋ与えられる入力でもある。プリチャージ電位
がｖ８１．の時のΔｖ、をΔ■、１１、ブ、リチャージ
電位がｖ３，２の時のΔｖ、、 をΔｖ、２とすると、
Δｖ 、、１． Ａ Ｖ ｌ１２ハ次式％式％ ［） Ｖ ＜Ｖ という関係があるのでΔＶ■１〉Ｂ
ＬＩ ＢＬ２ Δ■Ｈ２という関係が成り°立つ。つまりプリチャージ
電位を上げて、“Ｈ”データ読み出し時に生じるピット
線対８１．８１間の゛電位差を小さくすることによって
、センスアンプＳＡに与えられる“Ｈ”データ読み出し
時の入力を小さくできる。
る。第５図を参照して、“Ｈ″データ読み出す時にビッ
ト線対８１．８１問に生じる電位差ΔＶ□は、センスア
ンプＳＡｋ与えられる入力でもある。プリチャージ電位
がｖ８１．の時のΔｖ、をΔ■、１１、ブ、リチャージ
電位がｖ３，２の時のΔｖ、、 をΔｖ、２とすると、
Δｖ 、、１． Ａ Ｖ ｌ１２ハ次式％式％ ［） Ｖ ＜Ｖ という関係があるのでΔＶ■１〉Ｂ
ＬＩ ＢＬ２ Δ■Ｈ２という関係が成り°立つ。つまりプリチャージ
電位を上げて、“Ｈ”データ読み出し時に生じるピット
線対８１．８１間の゛電位差を小さくすることによって
、センスアンプＳＡに与えられる“Ｈ”データ読み出し
時の入力を小さくできる。
つまり、テストモード時に、通常動作時よりも小さい入
力でセンスアンプＳＡを動作させることによって、セン
スアンプＳＡの信頼性テストも行うことができる。
力でセンスアンプＳＡを動作させることによって、セン
スアンプＳＡの信頼性テストも行うことができる。
第４図は、Ｈ”データ読み出し時のピット線対ＢＬ、Ｂ
Ｌの電位ＶＢＨ−ｖＢＤのタイミングチャートである。
Ｌの電位ＶＢＨ−ｖＢＤのタイミングチャートである。
実線は比較的高いプリチャージ電位■３，２の場合、破
線は比較的低いプリチャージ電位■８，１の場合である
。第４図の例では、比較的低シ）プリチャージ電位ｖ８
，１を、第７図に示すプリチャージ電°位ｖＢＬとほぼ
同様に設定している。
線は比較的低いプリチャージ電位■８，１の場合である
。第４図の例では、比較的低シ）プリチャージ電位ｖ８
，１を、第７図に示すプリチャージ電°位ｖＢＬとほぼ
同様に設定している。
ＴｏはメモリセルＭＣとピッ、）ＩＩＢＬとの接続開始
時刻、■ はセンスアンプＳＡ動作開始時刻である。
時刻、■ はセンスアンプＳＡ動作開始時刻である。
な□おこの実施例ではｎ形メモリセルの“Ｈ”データ保
持テストについて述べたが、ｐ形メモリセルの“Ｌ”デ
ータ保持テストについてはテストモード時のプリチャー
ジ電位を通常動作時よりも低（することによって、上記
と同様の効果が得られる。
持テストについて述べたが、ｐ形メモリセルの“Ｌ”デ
ータ保持テストについてはテストモード時のプリチャー
ジ電位を通常動作時よりも低（することによって、上記
と同様の効果が得られる。
以上のようにこの発明によれば、半導体記憶装置に複数
の電位を選択し発生させるプリチャージ電位発生回路を
設けたので、メモリセルのテストＲＩＦ！＋を短縮する
ことがで゛きる。また加えて、センスアンプの信頼性テ
ストも行うことができる。
の電位を選択し発生させるプリチャージ電位発生回路を
設けたので、メモリセルのテストＲＩＦ！＋を短縮する
ことがで゛きる。また加えて、センスアンプの信頼性テ
ストも行うことができる。
第１図はこの発明の一実施例に適用するプリチャージ電
位発生回路のブロック図、第２図はプリチャージ電位発
生回路の一例を示す回路図、第３図は不良メモリセルの
“Ｈ”データ保持の特性を示したタイミングチャート、
第４図は“Ｈ”データ読み出し時のピット線対の電位の
変化を示すタイミングチャート、第５図は従来のダイナ
ミック型ＭＯ８ＲＡＭのメモリセルを示すブロック図、
第６図は従来のプリチャージ電位発生口路のブロック図
、第７図（ａ）、（ｂ）はそれぞれ“Ｈ”データ読み出
し時、“し”データ読み出し時のピット線対の電位の変
化を示すタイミングチャート、第８図（ａ）、（ｂ）は
それぞれ正常メモリセル、不良メモリセルの“Ｈ″デー
タ保持特性を示したタイミングチャートである。 図において、ＭＣはメモリセル、ＢＬ、ＢＬはビット線
対、ＳＡはセンスアンプ、ＷＬｌ、ＷＬ２はワード線、
ｖｌはプリチャージ電位発生回路の制御入力、ＶＢＬは
プリチャージ電位である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 Ｔ ｖ丁、プリテー−ジｔａｌｌ住ｓｘっ謝１律ぞλｈ、
ＶＢＬ・ ７１す介−ノ２位第２図 第３図 第５図 第６図 第７図 Ｔｏ Ｔ＋ ５ＦＪＩＴ□ Ｔ
＋ ”間 第８図 （ａ）
位発生回路のブロック図、第２図はプリチャージ電位発
生回路の一例を示す回路図、第３図は不良メモリセルの
“Ｈ”データ保持の特性を示したタイミングチャート、
第４図は“Ｈ”データ読み出し時のピット線対の電位の
変化を示すタイミングチャート、第５図は従来のダイナ
ミック型ＭＯ８ＲＡＭのメモリセルを示すブロック図、
第６図は従来のプリチャージ電位発生口路のブロック図
、第７図（ａ）、（ｂ）はそれぞれ“Ｈ”データ読み出
し時、“し”データ読み出し時のピット線対の電位の変
化を示すタイミングチャート、第８図（ａ）、（ｂ）は
それぞれ正常メモリセル、不良メモリセルの“Ｈ″デー
タ保持特性を示したタイミングチャートである。 図において、ＭＣはメモリセル、ＢＬ、ＢＬはビット線
対、ＳＡはセンスアンプ、ＷＬｌ、ＷＬ２はワード線、
ｖｌはプリチャージ電位発生回路の制御入力、ＶＢＬは
プリチャージ電位である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 Ｔ ｖ丁、プリテー−ジｔａｌｌ住ｓｘっ謝１律ぞλｈ、
ＶＢＬ・ ７１す介−ノ２位第２図 第３図 第５図 第６図 第７図 Ｔｏ Ｔ＋ ５ＦＪＩＴ□ Ｔ
＋ ”間 第８図 （ａ）
Claims (1)
- （１）メモリセルと、 前記メモリセルに接続されたビット線対と、前記ビット
線対間の電位差を検知し増幅するセンスアンプと、 前記メモリセルに接続され、対応する前記メモリセルを
選択するアドレス線と、 前記ビット線対のプリチャージ電位を、複数の電位レベ
ルの中から制御入力によつて選択し発生するプリチャー
ジ電位発生回路とを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017819A JPH01192098A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017819A JPH01192098A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192098A true JPH01192098A (ja) | 1989-08-02 |
Family
ID=11954341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017819A Pending JPH01192098A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192098A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| JPH06349298A (ja) * | 1993-04-14 | 1994-12-22 | Nec Corp | 半導体装置 |
| JP2003059270A (ja) * | 2001-08-14 | 2003-02-28 | Fujitsu Ltd | 半導体記憶装置 |
| WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
-
1988
- 1988-01-27 JP JP63017819A patent/JPH01192098A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| JP2663702B2 (ja) * | 1990-10-19 | 1997-10-15 | 日本電気株式会社 | Ｃｍｏｓスタチックメモリ |
| JPH06349298A (ja) * | 1993-04-14 | 1994-12-22 | Nec Corp | 半導体装置 |
| JP2003059270A (ja) * | 2001-08-14 | 2003-02-28 | Fujitsu Ltd | 半導体記憶装置 |
| WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
| US7580303B2 (en) | 2004-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor memory having a precharge voltage generation circuit for reducing power consumption |
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