JP4546697B2 - インクドロッププリンタ - Google Patents
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Description
(技術分野)
本発明は、プリントヘッドを駆動する際に数多くのプリント機構/制御装置とともに動作するように適応されたプリント機構/制御装置に、及び複数のプリント機構/制御装置により駆動されるプリントヘッドに係わる。
【0002】
(背景技術)
従来の技術では、単一のプリント機構/制御装置が単一のプリントヘッドを制御する。しかしながら、この解決策は、さらに幅広いフォーマットのプリントヘッド、高解像度入力画像、またはさらに高速の印刷に十分にスケールしない。幅広いフォーマットのプリントヘッドの場合、制御装置チップは、現在ではそれぞれがさらに長い同数の印刷行を印字するためにさらに高速で実行するように作られなければならない。または、プリントヘッドがさらに高速で実行しなければならない場合は、印刷制御装置はさらに高速のクロック速度で実行されなければならない。あるいは入力画像の解像度がさらに高い場合には、それがさらに高い解像度であるため実際にさらに大きな入力画像を処理するために、制御チップは、さらに多くのバッファを内蔵するか、さらに高速で実行するか、あるいはその両方でなければならない。
【0003】
画像が、ドットフォーマットでページに選択的に適用されるインクから構築される一連のプリンタ種類が進化してきた。発明者キア シルバーブルック(Kia Silverbrook)に対する「モノリシックプリントヘッド用自動位置合わせ構造及び製造プロセス」と題される米国特許番号第6045710号では、その製造プロセスとともにドロップオンデマンドプリンタに対する従来の技術の評価が述べられている。
【0004】
本発明に関係する多様な方法、システム及び装置は、2000年5月24日に本発明の出願人または譲受人によって提出された以下の同時係属出願に開示されている:
PCT/AU00/00518, PCT/AU00/00519, PCT/AU00/00520, PCT/AU00/00521, PCT/AU00/00523, PCT/AU00/00524, PCT/AU00/00525, PCT/AU00/00526, PCT/AU00/00527, PCT/AU00/00528, PCT/AU00/00529,PCT/AU00/00530 PCT/AU00/005311,PCT/AU00/00532, PCT/AU00/00533, PCT/AU00/00534, PCT/AU00/00535, PCT/AU00/00536, PCT/AU00/00537, PCT/ATJ00/00538, PCT/AU00/00539, PCT/AU00/00540, PCT/AU00/00541, PCT/AU00/00542, PCT/AU00/00543, PCT/AU00/00544, PCT/AU00/00545, PCT/AU00/00547, PCT/AU00/00546, PCT/AU00/00554, PCT/AU00/00556, PCT/AU00/00557, PCT/AU00/00558, PCT/AU00/00559, PCT/AU00/00560, PCT/AU00/0056I, PCT/AU00/00562, PCT/AU00/00563, PCT/AU00/00564, PCT/AU00/00566, PCT/AU00/00567, PCT/AU00/00568, PCT/AU00/00569, PCT/AU00/00 570, PCT/AU00/00571, PCT/AU00/00572, PCT/AU00/00573, PCT/AU00/00574, PCF/AU00/00575, FCT/AU00/00576, PCT/AU00/o0577, PCT/AU00/00578, PCT/AU00/00579, Pcr/AU00/00581, PCT/AU00/00580, PCT/AU00/00582, PCT/AU00/00587, PCT/AU00/00588,PCT/AU00/00589, PCT/AU00/00583, PCT/AU00/00593, PCT/AU00/00590, PCT/AU00/00591, PCT/AU00/00592, PCT/AU00/00594, PCT/AU00/00595, PCT/AU00/00596, PCT/AU00/00597, PCT/AU00/00598, PCT/AU00/00516, PCT/AU00/005l7及びPCT/AU00/00511
これらの同時係属出願の開示は、ここに相互参照して組み込まれている。
【0005】
さらに、本発明に関係する多様な方法、システム及び装置は、本発明の出願人または譲受人によって同時に提出された以下の同時係属PCT出願に開示されている。つまり、PCT/AU00/第00755号、PCT/AU00/第00756号、及びPCT/AU00/第00757号である。
【0006】
これらの同時係属出願の開示は、ここに相互参照して組み込まれている。それぞれの出願は、その事件整理番号単位に仮に特定される。これは使用可能になると、対応するPCT出願番号で置換されるだろう。
【0007】
特に注記されるのは、これ以降MemJetプリントヘッドと呼ばれるミクロ電子機械ドロップオンデマンドプリントヘッドを記述する同時係属PCT出願番号特許出願PCT/AU00/第00591号、PCT/AU00/第00578号、PCT/AU00/第00579号、PCT/AU00/第00592号、及びPCT/AU00/第00590号である。
【0008】
Memjetプリントヘッドは、ページ幅全体で、例えば1600dpiの2層ドットの液体インクを生産できるプリントヘッドセグメントから開発される。ドットは容易に分離して生産され、分散ドットディザリングを完全に利用できるようにする。色平面は、完全に見当があった状態で印刷され、理想的なドットオンドット印刷を可能にすることができる。プリントヘッドは、ミクロ電子機械インクドロップ技術を使用する高速印刷を可能にする。
【0009】
さらに、同時係属PCT出願PCT/AU00/第00516号、PCT/AU00/第00517号、PCT/AU00/第00511号とPCT/AU00/第00755号、PCT/AU00/第00756号とPCT/AU00/第00757号が、前記に参照したページ幅プリントヘッドを駆動するのに適したプリント印刷機構/制御装置を記述する。
【0010】
単一のプリント機構/制御装置(PEC)チップは、前記に参照したタイプのプリントヘッドを駆動し、12インチのプリントヘッド上で320ppiの連続階調画像のディザリングされたバージョンを印刷できる。さらに高品質の出力のためにさらに高い解像度の画像を印刷できることが望ましい。プリントヘッドをさらに高速で実行できることが望ましい。
【0011】
(発明の概要)
本発明は、
圧縮されたページデータを受信するためのインタフェースと、
受信された圧縮済みページデータ内の圧縮された画面プレーンを復号するための画像デコーダと、
復号された画面のそれぞれのストリップを複合するためのハーフトナー/コンポジタと、
複合ストリップをプリントヘッドに出力するためのプリントヘッドインタフェースと、
プリントヘッドフォーマットデータを出力するマルチセグメントプリントヘッドインタフェース、及び
プリントヘッドでそのそれぞれのストリップを同期させるためのプリント機構/制御装置に結合するための同期信号を出力する同期信号発生器、
を含むプリントヘッドインタフェースと、
を備える、インクドットプリントヘッドを駆動するために他と結合されるように構成されるプリント機構/制御装置にある。
【0012】
Memjetプリントヘッドは、プリントヘッドの各セグメントに物理的な連結部があるマルチセグメントプリントヘッドである。例えば、Memjetプリントヘッドは、それぞれが単一のプリントヘッドセグメントを有する複数のチップから構築することができるか、あるいはそれぞれが複数のセグメントを含む複数のチップから構築することができる。両方のケースで配線は同じであり、両方のケースで論理接続性は同じである―つまり、複数のセグメントが1つのさらに幅広いプリントヘッドを形成するために結合する。
【0013】
有利なことに、本発明は、各々がページのストリップを担当し、すべてがマスタチップから同期している、マルチセグメントプリントヘッドを駆動するために同じプリント機構制御装置の複数のコピーを使用する。必要とされる用途に応じて、多岐に渡る構成を構築できる。例えば、12セグメントプリントヘッドを考えると、単一のプリント機構/制御装置(PEC)は、連続階調解像度320ppi及び最大行速度毎秒30,000行でプリントヘッド全体を実行するために使用できる。二倍の速度を達成する必要がある場合は、2個のPECがそれぞれ6セグメントを制御可能であり、依然として320ppi連続階調解像度で実行する。しかし、実質的な速度は倍増されている。同様に、連続階調解像度を640ppiに押し上げる必要がある場合、2個のPECは毎秒30,000行でプリントヘッドを実行できる。
【0014】
同時二重印刷のために同期も容易に使用できる。第1のPECがページの片側に12インチ(15のセグメント)を印刷する一方、第2のPECがページの第2側に印刷する。同期信号を出す単一のマスタチップがある限り、PECの組み合わせを達成できる。
【0015】
単一のプリントヘッドを複数のチップから駆動することは、さらに幅広いページ、さらに高速の印刷、さらに高い入力解像度、あるいは3つすべての組み合わせを生じさせるのに有利である。
【0016】
複数のPECを使用するためには、複数のPECに同じページを指定できる。その結果、さまざまなPECがページデータのストリップを処理し、さらに高速の時間及び/またはさらに高い解像度でページ全体を作成する。複数のPECからプリントヘッドにデータを送信する簡単な方法は、単にそれぞれのPECに指定された数のプリントヘッドセグメントを担当させることである。
【0017】
全体的なページ内のストリップのための個々のPECのプログラミングは、各PECのハーフトナー/コンポジタ内のマージン装置において組織化される。各プリント機構/制御装置内のタグエンコーダが、ページのストリップを処理することが可能で、タグ付きページが望ましいときに部分的なタグを作成できる。
【0018】
二重化された構成において、または16以上のMemjetセグメントから成り立つプリントヘッド構成のように、複数のPEGが同時に使用されるとき、それらは共用回線同期信号を介して同期される。外部のマスタ/スレーブピンを介して選択されるただ1つのプリントヘッド制御装置チップだけが、共用回線上に回線同期信号を発生させる。PECの内部は、他のPECと組み合わせてページの単一のストリップを印刷することを可能にする。これは、部分的なNetpageタグとページ記述の生成を含む。ただし、それぞれのPECに多様なストリップを正確に割り当てることは外部ページプロバイダの責任である。
【0019】
(発明の詳細な説明)
典型的には12インチのプリントヘッド幅は、A4ページとレターページ両方のfull−bleed印刷を可能とするために、後述されるように1つまたは複数のプリント機構/制御装置(PEC)により制御される。現在の印刷環境では、カラーインクの6つのチャネルが最大であると予想され、これらは、
・標準のカラー印刷用のCMY
・黒テキスト及び他の黒印刷用のK
・タグがイネーブルされた用途のためのIR(赤外線)
・高速での印刷を可能とするためのF(色留め)
である。
【0020】
プリンタは高速印刷が可能でなければならないため、次のページがさらに高速で印刷を完了する前にインクが乾くためには、フィクサティフが必要とされるだろう。それ以外の場合、ページは互いの上で裁ち切りに印刷される可能性がある。低速の印刷の状況ではフィクサティフは不必要である。
PECはプリントヘッドと接続するために単一のチップ内に構築される可能性がある。それは、以下の4つの基本的なレベルの機能性を含むだろう。
【0021】
・IEEE1394などのシリアルインタフェースを介して圧縮されたページを受信する。
【0022】
・圧縮形式からページを作成するためのプリント機構。該プリント機構の機能性は、ページ画像の拡大、連続階調層のディザリング、連続階調層の上での黒い層の複合、要すれば赤外線タグの追加、及び結果として生じる画像のプリンタヘッドへの送信を含む。
【0023】
・プリントヘッド及びステッピングモータを制御するための印刷制御装置。
【0024】
・2個のQAチップとの通信用の2つの標準低速シリアルポート。認証手順中の強力な機密保護を確実にするために、ただ1つのポートではなく、2つのポートが必要であることに注意する。
【0025】
図1では、コンピュータシステムから印刷されたページに文書を送信するためのデータの流れが示される。文書は11で受信され、ページレイアウトが達成されてよく、あらゆる必要とされるオブジェクトが追加される可能性があるメモリバッファ12にロードされる。メモリ12からのページは13でラスタライズされ、プリント機構制御装置10への伝送の前に14で圧縮される。ページはメモリバッファ15の中にプリント機構制御装置10内の圧縮されたページ画像として受信され、ページはメモリバッファからページ画像が検索されるページエキスパンダ16に送られる。必要なディザは、17で任意の連続階調層に適用される可能性がある。19の赤外線タグとともに、18で、任意の二層の黒い層が連続階調層の上に複合される可能性がある。複合されたページデータはページ21を作成するために20で印刷される。
【0026】
プリント機構/制御装置は圧縮されたページ画像を採取し、ページ拡大と印刷をパイプライン様式で開始する。メモリに相当の大きさの二層CMYK+IRページ画像を格納するのは実際的ではないため、好ましくは、ページ拡大と印刷はパイプラインされる。
【0027】
パイプラインの第1段階では、すべてを並行して、JPEG圧縮済み連続階調 CMYK層(以下参照)を拡大し、グループ4ファックス圧縮二層ディザマトリックス選択マップ(以下参照)を拡大する。これと同時に、タグエンコーダが、圧縮されたページ画像から二層IRタグデータを符号化する。第2段階では、ディザマトリックス選択マップにより選択されるディザマトリックスを使用して連続階調 CMYKをディザし、結果として生じる二層K層の上に二層の黒い層を複合し、IR層をページに追加する。フィクサティフ層も、Cチャネル、Mチャネル、Yチャネル、KチャネルまたはIRチャネルのどれかで必要がある場合は必ず各ドット位置に生成される。最後の段階では、プリントヘッドインタフェース(以下参照)を介し、プリントヘッドを通して二層CMYK+IRデータを印刷する。
【0028】
図2では、プリント機構/制御装置10が全体的なプリンタシステムアーキテクチャの中でどのように適合するのかが示される。プリンタシステムの多様な構成要素は、以下を含む可能性がある。
【0029】
・プリント機構/制御装置(PEC)。PECチップ10、つまりチップは、メモリバッファ24内で記憶するための圧縮されたページ画像を受信し、ページ拡大を実行し、ドットデータを黒層複合し、プリントヘッド23に送信するのを担当する。また、それは、QAチップ25、26と通信し、最適印刷を確実にするためにプリントヘッド特性を検索する手段となる。PECは、本明細書の主題である。
【0030】
・メモリバッファ。メモリバッファ24は、圧縮されたページ画像を記憶するため、及び指定されたページの印刷中の走り書き用である。メモリバッファの構造及び作用は当業者に既知であり、一連の標準的なチップとそれらの使用のための技法が本発明のPECの使用で活用される可能性がある。
【0031】
・マスタQAチップ。マスタチップ25は、交換式インクカートリッジQAチップ26に合わせられる。QA装置の構造及び作用は当業者に既知であり、一連の既知のQAプロセスが本発明のPECの使用で活用される可能性がある。例えば、QAチップは、同時係属米国特許出願に説明されている。
【0032】
【表1】
【0033】
QAチップ通信は、それが物理的なプリントヘッドの実行だけではなく、画像の拡大でも役割を担うため、PECチップの全体的な機能性の中に最もうまく含まれる。QAチップ通信をそこに配置することにより、ページを印刷するのに十分なインクがあることが保証できる。好ましくは、プリントヘッドアセンブリ内に埋め込まれたQAが、認証チップを使用して実現される。それはマスタQAチップであるため、それは認証キーを含むに過ぎず、ユーザデータは含まない。しかしながら、それはインクカートリッジのQAチップに合わなければならない。インクカートリッジ内のQAチップは、考えられる最善の印刷品質を維持するために必要とされる情報を含み、認証チップを使用して実現される。
【0034】
好ましく、圧縮されたページ画像を記憶するには、64MBit(8MByte)メモリバッファが使用される。あるページがバッファに書き込まれている間に、別のページが読み取られている(二重バッファ化)。加えて、PECは、ページの印刷中に計算されたドット情報をバッファに入れるためにメモリを使用する。ページNの印刷中、バッファは以下のために使用される。
・圧縮されたページNの読み取り
・ページNのための二層ドット情報の読み書き
・圧縮されたページN+1の書き込み
【0035】
好ましくは、PECチップは、以下の機能を実行するために簡略なマイクロ制御装置CPUコア35を実装するだろう。
・印刷ページ間でシリアルインタフェース36を介してQAチップ認証プロトコルを実行する。
・印刷中に並列インタフェース91を介してステッピングモータを実行する(ステッピングモータは5kHzプロセスを必要とする)。
・印刷中にPECチップの多様な部分を同期させる。
・外部データ要求との接続手段となる(プログラミングレジスタ他)。
・(特徴化ベクトルの読み取り、及びパルスプロファイルの書き込みなどの)プリントヘッドセグメント低速データ要求との接続手段となる。
・外付けのDRAMに縦長書式及び横長書式タグ構造を書き込む手段となる。
【0036】
画像処理のすべてが専用ハードウェアによって実行されるため、CPUはピクセルを処理する必要がない。その結果、CPUはきわめて簡略となりえる。多岐に渡るCPUの既知のコアが適切である。つまり、それは、必要とされる計算及び制御機能を十分に速く実行するのに満足な処理力を備えた任意のプロセッサコアでありえる。適切なコアの例は、約1MHzで実行しているフィリップス8051マイクロコントローラである。CPUコア35に関連付けられているのは、プログラムROMと小型プログラムスクラッチRAMである。CPUは、メモリマッピングされたI/Oを介してPECチップ内で他の装置と通信する。特定のアドレス範囲は特定の装置にマッピングし、それぞれの範囲内では、その特定の装置内の特定のレジスタにマッピングできる。これは、シリアルインタフェース36とパラレル91インタフェースを含む。小型プログラムフラッシュROMがPECチップの中に組み込まれてよい。そのサイズは選ばれるCPUに左右されるが、8KBを超えてはならない。同様に、小型スクラッチRAM領域がPECチップの中に組み込まれてよい。プログラムコードは画像を操作する必要がないため、大きなスクラッチ領域に対するニーズはない。RAMサイズは選ばれるCPU(例えば、スタック機構、サブルーチン呼び出し規約、レジスタサイズ等)に左右されるが、約2KBを超えてはならない。
【0037】
前記に参照したセグメントベースのページ幅プリントヘッドを使用するPECチップは、完全ドット解像度(一般的には1600dpi)で黒を再生できるが、ハーフトーンを使用していくぶん低い解像度で連続階調カラーを再生する。従って、ページ記述は、二層の黒い層と連続階調層に分けられる。二層の黒い層は連続階調層の上で複合するために設定される。二層の黒い層は、ピクセルごとに1ビットの不透明度を含むビットマップから成り立っている。黒い層つや消しは、プリンタのドット解像度の整数係数である解像度を有する。サポートされている最高の解像度は1600dpi、つまりプリンタの完全ドット解像度である。連続階調層は、ピクセルごとに32ビットCMYK色を含むビットマップから成り立ち、Kはオプションである。この連続階調画像は、プリンタのドット解像度の整数係数である解像度を有する。サポートされている最高の解像度は、単一のPECの場合12インチで320ppi、つまりプリンタのドット解像度の5分の1である。さらに高い連続階調解像度のためには、それぞれのPECが出力ページのストリップを実現する複数のPECが必要とされる。連続階調解像度は、一般的には、RIPでの計算を簡略化するための黒の二層解像度の整数係数でもある。しかしながら、これは要件ではない。二層の黒い層及び連続階調層は、プリンタの内部メモリでの効率的な記憶のために、ともに圧縮された形式を取る。
【0038】
図3では、プリント機構アーキテクチャが示される。プリント機構のページ拡大及び印刷パイプラインは、(標準IEEE1394インタフェースなどの)高速シリアルインタフェース27、標準JPEGデコーダ28、標準グループ4FAXデコーダ4、カスタムハーフトナー/コンポジタ装置29、カスタムタグエンコーダ30、ラインローダ/フォーマッタ装置31、及びプリントヘッド33へのカスタムインタフェース32から成り立っている。タグエンコーダ30は、ページが何に使用されるのかに応じてプロトコルに従ってページに対する1つまたは複数の赤外線タグを確立し、タグの実際のコンテンツは本発明の主題ではない。
【0039】
プリント機構は二重バッファ化された方法で動作する。1ページが、DRAMインタフェース89及びデータバス90を介して高速シリアルインタフェース27からDRAM34の中にロードされるが、過去にロードされたページはDRAM34から読み取られ、プリント機構パイプラインを通過する。いったんページが印刷を終了すると、ロードされたばかりのページが印刷されているページになり、新しいページが高速シリアルインタフェース27を介してロードされる。第1段階で、パイプラインは、任意のJPEG圧縮連続階調(CMYK)層を拡大し、2つのグループ4ファックス圧縮済み二層データストリームのどれかを拡大する。(PEGは実際には色に寛容であり、この二層の層は出力リンクのどれかに向けることができるが)2つのストリームとは黒い層であり、連続階調ディザリング(以下参照)のためのディザマトリックスの間で選択するためのつや消しである。第2段階は、第1段階と並行して、IRまたは黒インクのどちらかでの後のレンダリングのためにあらゆるタグが符号化される。最後に、第3段階が、連続階調層をディザリングし、結果として生じる二層のディザリングされた層の上に位置タグ及び二層spot1層を複合する。データストリームは、プリントヘッド内の重複するセグメント全体での円滑な遷移を生じさせるために理想的に調整され、理想的にはそれはプリントヘッド内の故障したノズルを補償するために調整される。最高6チャネルの二層データがこの段階から生じる。6チャネルのすべてがプリントヘッド上に存在しない可能性があることに注意する。例えば、KがCMYチャネルの中に押し込められ、IRが無視され、プリントヘッドがCMYだけである可能性がある。代わりに、IRリンクが使用できない場合(または試験目的のための場合)、位置タグがKに印刷されることがある。結果として生じる二層CMYK−IRドットデータは、ラインバッファ(以下参照)の集合を介してプリントヘッド33での印刷のために、バッファ化され、フォーマット化される。これらのラインバッファの大多数が、オフチップDRAM34に理想的に記憶される可能性がある。最終的な段階は、プリントヘッドインタフェース32を介して6チャネルの二層レベルドットデータを印刷する。
【0040】
圧縮は、PECを利用する印刷システムで使用される。これは、ページ記憶のためのメモリ要件を削減するだけではなく、ホストとPECの間の帯域幅要件を削減するためでもある。267ppiでは、連続階調 CMYKデータのレターページは25MBというサイズを有する。JPEG(以下参照)などの損失の多い連続階調圧縮アルゴリズムを使用して、連続階調画像は、品質の顕著な損失を生じさせずに最高10:1の割合で圧縮し、2.5MBという圧縮ページサイズを提供する。800dpiで、二層データのレターページは7MBのサイズを有する。テキストなどのコヒーレントなデータは非常によく圧縮する。グループ4ファクシミリ(以下参照)などの圧縮のない二層圧縮アルゴリズムを使用して、10ポイントのテキストは約10:1の割合で圧縮し、0.8MBという圧縮ページサイズを提供する。いったんディザリングされると、CMYK 連続階調画像データの1ページは、114MBの二層データから成り立つ。後述される2つの層の圧縮済みページ画像フォーマットは、損失の多いJPEG 連続階調画像圧縮及び損失のない二層テキスト圧縮の相対的な長所を利用する。フォーマットは、記憶が効率的となるほど十分にコンパクトであり、印刷中の簡単なリアルタイム拡大を可能にするほど十分に簡略である。テキストと画像は通常重複しないため、通常の最悪のページ画像サイズは2.5MB(つまり画像だけ)であるが、通常の最良のケースのページ画像サイズは0.8MB(つまりテキストだけ)である。絶対的な最悪のケースのページ画像サイズは3.3MB(つまり、画像上のテキスト)である。平均ページの4分の1が画像を含むと仮定すると、平均的なページ画像サイズは1.2MBである。
【0041】
グループ3ファクシミリ圧縮アルゴリズム(ANSI/EIA 538−1988、グループ4ファクシミリ装置用のファクシミリコーディング方式及びコーディング制御関数、1988年8月を参照すること)は、低速の雑音がある電話回線上での伝送用に二層データを損失なく圧縮するために使用できる。二層データは、白の背景に走査された黒いテキストとグラフィックを表し、アルゴリズムはこのクラスの画像のために調整される(それは、例えば、ハーフトーン化された二層画像のためには明示的に調整されない)。IDグループ3アルゴリズムは各走査線をランレングス符号化してから、結果として生じるランレングスをハフマン符号化する。範囲0から63のランレングスは、終止コードでコーディングされる。範囲64から2623のランレングスは、それぞれが、終止コードが後に続く64の倍数を表すメークアップコードでコーディングされる。2623を超えるランレングスは、終止コードが後に続く複数のメークアップコードでコーディングされる。ハフマンテーブルは固定されるが、(共通である1728を超えるメークアップコードを除く)黒のランと白のランについて別々に調整される。可能なときには、2Dグループ3アルゴリズムは、過去の走査線に関して短いエッジデルタ(0、±1、±2、±3)の集合として走査線を符号化する。デルタ記号は(ゼロデルタ記号の長さが1ビット等にすぎないように)エントロピー符号化される。デルタ符号化できない2D符号化された線の中のエッジは、ランレングス符号化され、プリフィックスで特定される。1D−及び2D−符号化された線は別に記される。デコーダが、画像劣化が最小で回線雑音から回復できることを確実にするために、1D−符号化された線は、実際に必要とされているかどうかに関係なく、規則正しい間隔で作成される。2Dグループ3は、最高6:1の圧縮率を達成する(1992年1月、電子画像技術ジャーナル第1巻(1)、1992年1月、5−21ページ、Urban,S.J.「ファクシミリシステム用電子画像技術の規格の検討」を参照すること)。
【0042】
グループ4ファクシミリアルゴリズム(ANSI/EIA 538−1988、グループ4ファクシミリ装置用のファクリミリコーディング方式及びコーディング制御関数、1988年8月を参照すること)は、エラーのない通信線路での伝送のために二層データを損失なく圧縮する(つまり、回線は真にエラーがないか、あるいはエラー補正がさらに低いプロトコルレベルで行われる)。グループ4アルゴリズムは2Dグループ3アルゴリズムに基づいており、伝送がエラーなしであると仮定されるため、1D−符号化された線はもはやエラー回復に対する補助として定期的な間隔で生成されないという本質的な改良を伴う。グループ4は、試験画像のCCITTセットについて20:1から60:1の範囲の圧縮率を達成する。グループ4圧縮アルゴリズムの設計目標と性能は、それを二層の層用の圧縮アルゴリズムとして適格化する。しかしながら、そのハフマンテーブルはさらに低い走査解像度(100−400dpi)に調整され、それは2623を超えるランレングスを不適切に符号化する。800dpiでは、我々の最大ランレングスは現在6400である。グループ4デコーダコアはPECでの使用に利用できるが、それは400dpiファクシミリ用途で通常遭遇するランレングスを超えるランレングスは取り扱わない可能性があるため、改良を必要とするだろう。(一般的には1600dpiの)黒い層は、10:1を超える一般的な圧縮率でG4Faxを使用して損失なく圧縮される。連続階調カラー層に一致する(一般的に320dpiの)ディザマトリックス選択層は、50:1を超える一般的な圧縮率でG4Faxを使用して損失なく圧縮される。
【0043】
グループ4ファックス(G4ファックス)デコーダは、二層データの復元を担当する。二層データは単一のスポットカラー(一般的には、テキスト及び座標方式グラフィックスの場合は黒)、及びその後の(JPEGデコーダによって復元される)連続階調データのディザリングで使用するためのディザマトリックス選択ビットマップに制限される。G4ファックスデコーダへの入力は、外付けのDRAMから読み取られる二層データの2つの平面である。G4ファックスデコーダの出力は、復元された二層データの2つの平面である。復元された二層データは、印刷パイプラインの次の段階のためのハーフトナー/コンポジタ装置(HCU)に送信される。2つの二層バッファがG4ファックスデコーダとHCUの間で二層データを転送する手段となる。復元されたそれぞれの二層の層は2つのラインバッファに出力される。各バッファは、予想最大解像度でドットの完全な12インチ行を保持することができる。2つのラインバッファを有すると、他方の行はG4ファックスデコーダによって書き込まれている間に、HCUによって一方の行を読み取ることが可能になる。単一の二層線は一般的には1600dpi未満であり、従ってドット寸法と行寸法の両方で拡大されなければならないためこれは重要である。バッファ化が完全な1行未満である場合には、G4ファックスデコーダは、同じ行を複数回――つまり出力600dpiドット線ごとに一度復号しなければならないだろう。
【0044】
スポットカラー1は、出力画像の単一色平面のための高解像度ドットデータを可能にすることを目的とする。連続階調層は画像に適切な解像度を与えるが、スポットカラー1はテキストと座標方式グラフィックスなどの用途でターゲットにされる(一般的には黒)。テキストと座標方式グラフィックスとして使用されるとき、典型的な圧縮率は10:1を超える。スポットカラー1は、最大印刷品質のために最高1600dpiの可変解像度を可能にする。従って、2つのラインバッファは、合計2400バイト(12インチ×1600dpi=19,200ビット)である。
【0045】
ディザマトリックス選択マップの解像度は、理想的には連続階調解像度に一致する。その結果、従って2つのラインバッファのそれぞれが、320dpiで12インチを記憶できる480バイト(3840ビット)である。マップが連続階調解像度に一致するとき、一般的な圧縮率は50:1を超える。
【0046】
以下にサポートを提供するために、
・800dpiスポットカラー1層(一般的には黒)
・320dpiディザマトリックス選択層
復元帯域幅要件は(ページ幅が12インチなのか、それとも8.5インチなのかに関係なく)毎秒1ページ性能あたり毎秒9.5MBであり、最大プリンタ速度性能(毎秒30,000行)の間、12インチページ幅と8.5インチページ幅の場合、それぞれ毎秒20MBと毎秒14.2MBである。復元されたデータがラインバッファに出力されることを考慮すると、G4ファックスデコーダは、出力のそれぞれから行を一度に1行づつ容易に復元できる。
【0047】
G4ファックスデコーダは、DRAMインタフェースを介してメインメモリから直接的に送られる。圧縮量が、外付けのDRAMに対する帯域幅要件を決定する。G4ファックスは損失なしであるため、画像の複雑さがデータ量、ひいては帯域幅に影響を与える。一般的には800dpiの黒いテキスト/グラフィックス層は10:1圧縮を超えるため、毎秒1ページを印刷するために必要とされる帯域幅は毎秒0.78MBである。同様に、典型的な320dpiディザ選択マトリックスは50:1を超えて圧縮し、毎秒0.025MB帯域幅を生じさせる。ディザ選択マトリックスのための320dpiという最速印刷速度構成及びスポットカラー1のための800dpiは、それぞれ毎秒1.72MBと毎秒0.056MBの帯域幅を要求する。従って、総帯域幅毎秒2MBは、DRAM帯域幅にとって十分以上であるはずである。
【0048】
G4復号機能性は、G4ファックスデコーダコアによって実現される。多岐に渡るG4ファックスデコーダコアが適切である。つまり、それは必要とされる計算及び制御機能を十分に速く実行するのに満足な処理力を備えた任意のコアである。それは400dpiファクシミリ用途で通常遭遇するランレングスを超えるランレングスを処理できなければならないため、改良を必要とする場合がある。
【0049】
JPEG圧縮アルゴリズム(ISO/IEC 19017−1:1944、情報技術―連続階調静止画像のデジタル圧縮及びコーディング:要件と指針、1944を参照すること)は、連続階調画像を指定された品質レベルで損失多く圧縮する。それは5:1以下の圧縮率で感知できない画像劣化、及び10:1以下の圧縮率でごく少量の画像劣化を生じさせる(Wallace,G.K.「JPEG静止画像圧縮基準」、ACMの通信、第34巻第4番、1991年4月30−44ページを参照すること)。JPEGは、一般的には最初に画像を、輝度とクロミナンスを別々のカラーチャネルに中に分離する色空間に変換する。これにより、クロミナンスチャネルは、人間の視覚系がクロミナンスに対してより輝度に対して相対的に大きな感度を持つために、感知できるほどの損失を被らずにサブサンプリングすることができる。この第1ステップの後、それぞれのカラーチャネルは別々に圧縮される。画像は8×8ピクセルのブロックに分割される。それから、各ブロックが、離散コサイン変換(DCT)を介して周波数ドメインに変換される。この変換は、高周波係数をさらにぞんざいに量子化できるようにする相対的に低い周波数係数で画像エネルギーを集中させる効果をもつ。この量子化はJPEGの圧縮の主要なソースである。追加の圧縮は、隣接するゼロ係数の尤度を最大限にするために周波数ごとに係数を順序付けてから、ゼロのランをランレングス符号化することによって達成される。最後に、ランレングス及び非零周波数係数がエントロピーコーディングされる。復元は圧縮の逆プロセスである。
【0050】
CMYK(またはCMY)連続階調層は二次元のカラーJPEGバイトストリームに圧縮される。テーブル共有またはクロミナンスサブサンプリングの目的のどちらかのために、輝度/クロミナンスの分離が必要と見なされる場合には、CMYKがYCrCbに変換され、CrとCbが正しくサブサンプリングされる。JPEGビットストリームは完了し、自己完結している。それは、量子化テーブル及びハフマンテーブルを含む、復元に必要とされるすべてのデータを含む。
【0051】
JPEGデコーダは、連続階調データ層のオンザフライ復元の実行を担当する。JPEGデコーダに対する入力は4平面の連続階調データまでである。これは、典型的には、CMY連続階調画像を表す3つの平面となるか、あるいはCMYK連続階調画像を表す4つの平面になる。一般的にはすべての色平面が同じ解像度となるが、各色平面は異なる解像度となることができる。連続階調層は外付けのDRAMから読み取られる。JPEGデコーダの出力は、平面に分離される、復元された連続階調データである。復元された連続階調画像は、印刷パイプラインの次の段階のためにハーフトナー/コンポジタ装置(HCU)29に送信される。4平面連続階調バッファは、JPEGデコーダとHCU29の間で連続階調データを転送するための手段となる。
【0052】
復元された連続階調データの各色平面は、2つのラインバッファ(以下参照)の集合に出力される。各ラインバッファは3840バイトであるため、320ppiで12インチの単一色平面のピクセルを保持できる。ラインバッファ化は、他方のラインバッファがJPEGデコーダによって書き込まれている間に、一方のラインバッファをHCUに読み取らせるのを可能にする。単一の連続階調行は一般的には1600dpi未満であるため、ドット寸法と行寸法の両方で拡大されなければならないため、これは重要である。バッファ化が完全な1行未満である場合には、JPEGデコーダは同じ行を複数回――つまり、出力600dpiドット行ごとに一度、復号しなければならないだろう。多岐に渡る解像度がサポートされているが、解像度と利用可能な帯域幅の間には二律背反がある。解像度と色の数が増加するほど、帯域幅の要件も増加する。加えて、PECチップがターゲットとするセグメント数も帯域幅と考えられる解像度に影響を及ぼす。連続会長画像が二次元フォーマットで処理されるため、各色平面を別の解像度で記憶できることに注意する(例えば、CMYはK平面より高い解像度にある場合がある)。サポートされている最高の連続階調解像度は(プリンタの完全ドット解像度に一致する)1600dpiである。しかしながら、長さ12インチの320ppiの行に十分な連続階調ピクセルを保持するのに満足な出力ラインバッファメモリがあるにすぎない。完全な12インチの出力がさらに高い連続階調解像度で必要とされる場合には、プリンタでの最終的な出力は依然として二層にすぎないことが注記されなければならないが、複数のPECチップが必要とされるだろう。320ppiでの4色に対するサポートがある場合、復元出力帯域幅要件は(ページ幅が12インチなのか、それとも8.5インチなのかに関係なく)毎秒1ページの性能について毎秒40MBであり、最大プリンタ速度性能(毎秒30,000行)の間、12インチページ幅と8.5インチページ幅についてそれぞれ毎秒88MBと毎秒64MBである。
【0053】
JPEGデコーダはDRAMインタフェースを介してメインメモリから直接的に送られる。圧縮量が外部DRRAMに対する帯域幅要件を決定する。圧縮のレベルが高まるにつれ、帯域幅は減少するが、最終的な出力画像の品質も低下する。単一色平面のDRAM帯域幅は、圧縮係数を出力帯域幅に適用することによって容易に計算できる。例えば、圧縮係数が10:1である320ppiでの単一色平面は、毎秒1ページを作成するために毎秒1MBのDRAMへのアクセスを必要とする。
【0054】
JPEGの機能性はJPEGコアによって実現される。多岐に渡るJPEGコアが適切である。つまり、それは必要とされる計算及び制御機能を十分に速く実行するために満足な処理能力を備えた任意のJPEGコアである場合がある。例えば、BTG X−Matchコアは、最大印刷速度(毎秒1600dpiで30,000行)の場合最高400ppi、及び毎秒1ページのプリンタ速度の場合800ppiで連続階調解像度の4つの色平面の復元を可能にする最高毎秒140MBytesの復元速度を有する。コアが復元だけをサポートし、より汎用化されたJPEG圧縮/復元コアによって課される要件を削減する必要があることに注意する。コアのサイズは10,000ゲート以下となると予想される。復元されたデータがラインバッファに出力されることを考慮すると、JPEGデコーダは、容易に色平面ごとに一度に行全体を復元することができ、このようにして行の中でのコンテキストの切り替えを省き、JPEGデコーダ4の制御を簡略化する。4つのコンテキスト(色平面ごとに1つのコンテキスト)が保たれなければならず、適切なJPEG復号パラメータだけではなく外付けのDRAM内のカレントアドレスも含む。
【0055】
図4では、ハーフトナー/コンポジタ装置(HCU)29が、連続階調(一般的にはCMYK)層を同の二層バージョンにハーフトーン化する機能と、適切なハーフトーン化された連続階調層(複数の場合がある)の上にspot1二層の層を複合する機能を結合する。プリンタ内にKインクがない場合には、HCU29はKをCMYドットに適宜にマッピングできる。また、それは、ディザマトリックス選択マップ内の対応する値に基づき、ピクセル単位で2つのディザマトリックスの間で選択する。HCU29への入力はバッファ37を通して(JPEGデコーダ装置から)拡大された連続階調層、バッファ38を通して拡大された二層のspot1層、バッファ39を通した連続階調層と一般的には同じ解像度の拡大されたディザマトリックス選択ビットマップ、及びバッファ40を通る完全ドット解像度でのタグデータである。HCU29は、外付けのDRAMから読み取られる最高2つのディザマトリックスを使用する。HCU29から41にあるラインローダ/フォーマッタ装置(LLFU)への出力は、最高6つの色平面でのプリンタ解像度二層画像線の集合である。一般的には、連続階調はCMYKまたはCMYであり、二層spot1層はKである。
【0056】
図5では、HCUがさらに詳細に示されている。いったん起動すると、HCUは、それがページ端条件を検出するまで、あるいはそれがその制御レジスタを介して明示的に停止されるまで先に進む。HCUの第1タスクは、スケール装置43などのそれぞれのスケール装置で、42などのバッファ平面で受信されたすべてのデータを水平に且つ垂直にプリンタ解像度にスケーリングすることである。
【0057】
スケール装置は、プリンタ解像度に水平に且つ垂直に連続階調または二層データをスケーリングする手段となる。スケーリングは、両方の寸法で整数の回数データ値を複製することにより達成される。データをスケーリングするプロセスは、当業者によく知られているだろう。
【0058】
マージン装置57によってスケール装置43に、前進ドットと前進行という2個の制御ビットが提供される。前進ドットビットは、状態機械が(ページマージン、及びプリントヘッド内の重複するセグメントのためのドットデータの作成に有効である)同じドットデータの複数のインスタンスを生成できるようにする。前進行ビットは、状態機械が、ドットのある特定の行がいつ終了するのかを制御できるようにし、それによりプリンタマージンに応じたデータの切り捨てを可能にする。それは、スケール装置が、特殊な行端論理を必要とするのも省く。スケール装置への入力は完全なラインバッファである。行は、行の複製によって垂直の拡大を達成するために倍率回数使用され、各行の中で、各値は、ピクセル複製によって水平の拡大を達成するために倍数回数使用される。いったん入力線が倍数回数使用される(前進行ビットが倍数回数設定される)と、アドレスの入力バッファ選択ビットがトグルされる(二重バッファ化)。スケール装置はアドレスだけを生成するため、スケール装置の論理は8ビットと1ビットのケースで同じである。
【0059】
連続階調層のそれぞれは別の解像度となることがあるため、それらは独立してスケーリングされる。バッファ45での二層spot1層、及びバッファ46でのディザマトリックス選択層もスケーリングされる必要がある。バッファ47での二層タグデータは、正しい解像度で確立され、スケーリングされる必要はない。拡大されたディザマトリックス選択ビットは、2つのディザマトリックスから単一の8ビット値を選択するためにディザマトリックスアクセス装置48によって使用される。8ビット値は、単にそれを特別な8ビット連続階調値に比較するだけである4つのコンパレータ、44、及び49から51に出力される。実際のディザマトリックスの生成はプリントヘッドの構造に依存し、ディザマトリックスを生成するための一般的なプロセスは当業者によく知られているだろう。連続階調値が8ビットディザマトリックス値より大きい場合、1が出力される。大きくない場合は、0が出力される。その後、これらのビットは、(特定のドットがページの印刷可能領域の内側にあるかどうかに関係なく)52から56ですべて、マージン装置57からのinPageビットと論理積(AND)を取られる。HCU内の最終段階は、複合段階である。6つの出力層のそれぞれについて、装置58のような、それぞれ6つの入力を含む単一のドットマージャ装置がある。各ドットマージャ装置からの単一出力ビットは、入力ビットのどれかまたはすべての組み合わせである。これにより、スポットカラーを(試験目的のための赤外線を含む)任意の出力色平面に配置し、(プリントヘッドの中に黒いインクが存在しない場合)黒を青緑色、赤紫色、及び黄色にマージし、タグドットデータを可視平面に配置することができる。フィクサティフ色平面も容易に作成できる。ドット再編成(reorg)装置59が、指定された色平面のために生成されたドットストリームを採取することと、出力がセグメント順、及びセグメント内のドット順になるように、それを32ビット量に編成することを担当する。重複するセグメントのためのドットはセグメント順で生成されないという事実のため、最小の並べ替えが必要とされる。
【0060】
2つの制御ビット、つまり前進ドットと前進行が、マージン装置57によってスケール装置に提供される。前進ドットビットは、状態機械が、(ページマージン、及びプリントヘッド内の重複するセグメントのためのドットデータを作成するために有効である)同じドットデータの複数のインスタンスを生成できるようにする。前進行ビットは、状態機械が、ドットのある特定の行がいつ終了するのかを制御できるようにし、それによりプリンタマージンに応じたデータの切り捨てを可能にする。それは、スケール装置が特別な行端論理を必要とするのも省く。
【0061】
コンパレータ装置は、単純な8ビットの「より大きい」コンパレータを含む。それは、8ビットの連続階調値が8ビットのディザマトリックス値より大きいかどうかを判断するために使用される。従って、コンパレータ装置は2つの8ビット入力を取り込み、単一の1ビット出力を生じさせる。
【0062】
図6では、ドットマージャ装置のさらに詳細が示されている。それは、二層ディザリング済みデータ、spot1カラー、及びタグデータを実際のプリントヘッド内のタグデータにマッピングする手段となる。各ドットマージャ装置は、6個の1ビット入力を取り込み、その色平面の出力ドットを表す単一のビット出力を生じさせる。60での出力ビットは入力ビットのどれかまたはすべての組み合わせである。これにより、スポットカラーを(試験目的のための赤外線を含む)任意の出力色平面に配置し、(プリントヘッド内に黒インクがない場合に)黒を青緑色、赤紫色及び黄色にマージし、タグドットデータを可視平面に配置できるようにする。フィクサティフのための出力も、入力ビットのすべてを結合するだけで容易に生成できる。ドットマージャ装置は、該6個の入力ビットに対するマスクとして使用される6ビットColorMaskレジスタ61を含む。入力ビットのそれぞれは、対応するColorMaskレジスタビットと論理積(AND)を取られ、その後、結果として生じる6ビットがともに論理和(OR)を取られ、最終的な出力ビットを形成する。
【0063】
図7では、色平面のために生成されたドットビームを取り、出力がセグメント順に、及びセグメント内のドット順になるように、それを32ビット量に編成することを担当するドット再編成(reorg)装置(DRU)が示されている。重複するセグメントのためのドットはセグメント順に生成されないという事実のため、最小の並べ替えが必要とされる。DRUは32ビットのシフトレジスタ、標準32ビットレジスタ、及び標準16ビットレジスタを含む。5ビットカウンタがこれまで処理されたビット数を追跡調査する。どのビットが出力される必要があるのかに関してDRUに指示するために、ディザマトリックスアクセス装置(DMAU)からのドット前進信号が使用される。
【0064】
図7では、レジスタ(A)62はサイクルごとに計時される。それは、ドットマージャ装置(DMU)によって生成される32個の最も最近のドットを含む。完全32ビット値は、簡略な5ビットカウンタを介してDRU状態機械45により生じるWriteEnable信号によって32サイクルごとにレジスタ(B)63にコピーされる。レジスタ(B)63からの16個の奇数ビット(ビット1、3、5、7等)が、同じWriteEnableパルスでレジスタ(C)65にコピーされる。その後、32ビットマルチプレクサ66が、状態機械からの2ビットに基づき、以下の3つの出力の間で選択する。
【0065】
・レジスタBからの完全32ビット
・レジスタAからの16個の偶数ビット(ビット0、2、4、6等)及びレジスタBの16個の偶数ビットから構成される32ビット値。レジスタAからの該16個の偶数ビットはビット0から15を形成するが、レジスタBからの該16個の偶数ビットはビット16から31を形成する。
・レジスタBの16個の奇数ビット(ビット1、3、5、7等)とレジスタCの16ビットから構成される32ビット値。レジスタCのビットはビット0から15を形成するが、レジスタBからの奇数ビットはビット16から13を形成する。
【0066】
DRUのための状態機械は表1に示すことができる。その状態機械は状態0で起動する。それは32サイクルごとに状態を変える。32サイクルの間、単一のnoOverlapビットがそれらの32サイクルのすべてのドット前進ビットのAND(論理積)を収集する(noOverlap=サイクル0の場合のドット前進、及びnoOverlap=サイクル1から31の場合のnoOverlap AND(論理積)ドット前進)。
【0067】
【表2】
【0068】
図5のマージン装置(MU)57は、ディザマトリックスアクセス装置(DMAU)48からの前進ドット信号と前進行信号を、現在のページのページマージンに基づいて一般的な制御信号に変換することを担当する。それは、頁端条件の作成も担当する。MUは、ページ全体でのドットと行のカウンタを保つ。ページの始まりで両方とも0に設定される。ドットカウンタは、MUがDMAUからドット前進信号を受信するたびに1進められる。MUがDMAUから行前進信号を受信すると、行カウンタが増分され、ドットカウンタは0にリセットされる。毎サイクル、現在の行の値とドットの値がページのマージンに比較され、これらのマージンに基づいて、適切な出力ドット前進信号、行前進信号及び、マージン内信号が発せられる。DMAUはHCU用の実質的なメモリ要件だけを含む。
【0069】
図8では、ラインローダ/フォーマッタ装置(LLFU)が示されている。それは、HCUからドット情報を受信し、指定された印刷行のドットを適切なバッファ記憶領域に(いくつかはチップ上に、いくつかは外付けのDRAM34に)ロードし、それらをプリントヘッドに必要とされる順序にフォーマットする。その外部インタフェースという点でのLLFUの高水準ブロック図は、図9に図示されている。LLFUへの入力67は6個の32ビットのワードと1個のDataValidビットの集合であり、すべてはHCUによって生成される。出力68は、6色から成る最大15個のプリントヘッドセグメントを表す90ビットの集合である。プリントヘッド内で実際に何色の色が使用されるのかに応じて、すべての出力ビットが有効でない可能性がある。
【0070】
前記に参照されたプリントヘッド上の発射ノズル、つまりオフセット列の中のノズルの物理的な配置は、同じ色の奇数ドットと偶数ドットが、2つの別々の行のためであることを意味している。偶数ドットは行Lのためであり、奇数ドットは行L−2のためである。加えて、ある色のドットと別の色のドット間の行数がある。同じドット位置のための6つの色平面は、HCUによって一度に計算されるため、同じドットが適切なカラーノズルの下に配置されるまで色平面ごとにドットデータを遅延するニーズがある。
【0071】
各バッファ行のサイズは、プリントヘッドの幅に依存する。単一のPECが最高15個のプリントヘッドセグメントのためのドットを生成するので、単一の奇数バッファ行または偶数バッファ行は、従って合計9600ビット(1200バイト)の640ドットの15の集合となる。例えば、色6奇数ドットに必要とされるバッファは合計してほぼ45KBytesになる。
【0072】
製造技法が有能である場合には、必要なバッファの集合全体がPECチップの上に設けられる可能性がある。それ以外の場合、色2以降のためのバッファは外付けDRAMに記憶できる。これにより、色平面間の距離が将来変化する可能性があるとしても、PECは有効になることができる。すべてはその特定のドット行を基準にして印刷される(追加ラインバッファは必要とされない)ため、PEC上に色1のための偶数ドットを保つことは瑣末である。加えて、色1奇数ドットをバッファに入れるために必要とされる2行の半行は、かなりのDRAM帯域幅を節約する。ページがきれいな端縁を有するように、ページが印刷される前に(チップ上及びDRAM内の)多様なラインバッファにはすべての0が事前ロードされる必要がある。頁端は、それがきれいな端縁を有するようにHCUによって自動的に生成される。
【0073】
図10では、Color N OESplit(図9のOesplit70を参照)のブロック図、及び図9の2つのバッファEとF、71、72のそれぞれのブロック図は図10と図11に示されている。バッファEFは、データを図3のプリントヘッドインタフェース(PHI)32に転送するための二重バッファ化された機構である。従って、バッファEとFは同一の構造を有する。ドットの1行の処理の間、2つのバッファの内の一方が書き込まれ、他方が読み出される。該2つのバッファは、PHIから行同期信号を受信すると、論理的にスワップされる。バッファEとFの両方とも、図11に図示されるように、各職1サブバッファで6個のサブバッファから構成され、色1サブバッファは73番と番号を付けられる。各サブバッファのサイズは、セグメントあたり1280ドットで15個のセグメントを保持するのに十分な2400バイトである。メモリは一度に32ビット、アクセスされるため、(10ビットのアドレスを必要とする)各サブバッファには600のアドレスがある。それぞれの色のサブバッファでは、すべての偶数ドットは奇数ビットの前に配置される。(15セグメントより少なく印刷するための)未使用の空間がある場合、それは各色のサブバッファの最後に位置する。各サブバッファから実際に使用されるメモリ量は、PECによって実際にアドレスされるセグメントの数に直接的に関係する。15セグメントのプリントヘッドの場合、未使用の空間がない、1200バイトの奇数ドットが後に続く1200バイトの偶数ビットがある。利益のあるように使用されるサブバッファの数は、プリントヘッドで使用される色数に直接的に関係する。サポートされている色の最大数は16である。
【0074】
バッファEとFそれぞれのためのアドレス指定復号回路構成要素は、6個すべてのサブバッファに単一の32ビットアクセス――6すべてからの読み取りまたは6の内の1つへの書き込みを行うことができるほどである。合計6個の出力ビットに対して、各色バッファから読み取られる32ビットの内の1個のビットだけが選択される。プロセスは図11に図示されている。アドレスの15ビットが、32ビットを選択するために使用されているアドレスの10ビットによる特定のビットの読み取りを可能にし、アドレスの5ビットがそれら32から1ビットを選ぶ。すべての色サブバッファがこの論理を共用するため、単一の15ビットのアドレスが、各色ごとに1ビット、合計6ビットを発する。各サブバッファ73から78は専用のWriteEnable行を有し、単一の32ビット値を指定サイクルの特定の色バッファに書き込むことができるようにする。個々のWriteEnablesは、単一のWriteEnable入力をColorSelectの復号された形式と論理積を取ることによって生成される。実際にはただ1つのバッファだけが同期してデータを引き入れるため、行79上の32ビットのDataInが共用される。
【0075】
バッファEとFから読み取るためのアドレスの作成は簡単である。各サイクルは、ある特定のセグメントのための色ごとに1ビットを表す6ビットをフェッチするために使用されるビットアドレスを作成する。640を現在のビットアドレスに追加することにより、次のセグメントの同等なドットに進む。奇数ドットと偶数ドットはバッファ内で分けられているため、(1280ではなく)640を追加する。該偶数ドットを表すデータを取り出すためにNumSegments回これを実行し、それらのビットをPHIに転送する。NumSegments=15のとき、ビット数は90(15×6ビット)である。それから、奇数ビットについてプロセスが繰り返される。この偶数/奇数ビット生成プロセス全体が640回繰り返され、毎回開始アドレスを増分する。このようにして、すべてのドット値が、640×2×NumSegmentサイクルでプリントヘッドによって必要とされる順序でPHIに転送される。NumSegment=15のとき、サイクル数は19,200サイクルである。プリントヘッド内で実際に使用される色の数に関係なく、6ビット(各色のバッファから1ビット)が指定読み取りサイクルで生成されることに注意する。
【0076】
加えて、図9の90ビット転送レジスタ90に書き込むためのTWriteEnable制御信号を生成する。LLFUはPHIの前に起動するため、PHIからの前進パルスの前に第1値を転送しなければならない。また第1前進パルスの準備を整えて次の値も生成しなければならない。解決策は、NumSegmentsサイクル後に第1値を転送レジスタに転送してから、NumSegmentsサイクル後に失速し、次のNumSegmentsサイクルグループを起動するために前進パルスを待機することである。いったん第1前進パルスが到着すると、LLFUはPHIに同期する。
【0077】
単一ドットラインの読み取りプロセスは、以下の擬似コードに示されている。
【0078】
【表3】
【0079】
読み取りプロセスがEまたはFからPHIにデータを転送している間、書き込みプロセスは他のバッファでの次のドット行を作成している。
【0080】
EまたはFに書き込まれているデータは、HCUによって生成される色1データ、及び(DRAMから供給される)バッファDからの色2から6のデータである。色1データは、HCUのOutputValidフラグがセットされるときは必ずEFに書き込まれ、色2−6データはレジスタCからの他の日時の間に作成される。
【0081】
図9の81であるバッファOE1は、色1について近接する32ドットの単一HCUを保持するために使用される32ビットのレジスタである。ドットはページで近接しているが、奇数ドットと偶数ドットは別々のときに印刷される。
【0082】
バッファAB82は、2ドット行分、色1のための奇数ドットデータを遅延するための二重バッファ化機構である。従って、バッファAとBは同一構造を有する。ドットの行の処理中、2つのバッファの内の1つが読み取られてから、書き込まれる。2つのバッファは、ドット行全体が処理された後に論理的にスワップされる。単一ビットフラグABSenseが、2つのバッファの内のどれが読み取られ、書き込まれるのかを突き止める。
【0083】
HCUは、第1フラグが行のために送信された後の32サイクルごとである、出力有効制御フラグがセットされるときに必ず、色1の32ビットを提供する。該32ビットは、単一ドット行のための32ドットの近接する集合―つまり、16個の偶数ビット(ビット0、2、4等)及び16個の奇数ビット(ビット1、3、5等)を定義する。出力有効制御フラグはOE1レジスタ81のためのWriteEnable制御として使用される。2つのOutputValid信号ごとにHCUデータを処理する。HCU色1データの該16個の偶数ビットは、レジスタOE1の該16個の偶数ビットと結合され、偶数色1データの32ビットを作る。同様に、HCU色1データの該16個の奇数ビットは、レジスタOE1の該16個の奇数ビットと結合され、奇数色1データの32ビットを作る。2のグループの第1OutputValid信号の受信時に、奇数データをバッファEF内の図11の色1、73に転送するためにバッファABを読み取る。2のグループの第2OutputValid信号の受信時に、奇数データの32ビットを過去に読み取ったバッファAB内の同じ場所に書き込み、偶数データの32ビットをバッファEF内の色1に書き込む。
【0084】
HCUh、OutputValid制御フラグがセットされると必ず色平面ごとに32ビットのデータを提供する。これは、一定の起動時間中を除き32のサイクルごとに発生する。該32ビットは、単一のドット行のための32ドット――16個の偶数ドット(ビット0、2、4等)と16個の奇数ドット(ビット1、3、5等)の近接集合を定義する。
【0085】
バッファOE1(図10の83)は色1のための単一の32ビット値を記憶するために使用されるが、バッファOE2からOE6はそれぞれ色2から6のための単一32ビット値を記憶するために使用される。ちょうど色1のためのデータが、64サイクルごとに(2つのOutputValidフラグごとに1回)色1奇数ドットを表す32ビットと色1偶数ビットを表す32ビットに分割されるように、残りの色平面も偶数ドットと奇数ドットに分割される。
【0086】
しかしながら、ドットデータは、直接的にバッファEFに書き込まれる代わりに数多くの行、遅延され、バッファCD(図9内の84)を介してDRAMに書き出される。指定された行のドットはDRAMに書き込まれるが、過去の行のドットはDRAMから読み取られ、バッファEF(71、72)に書き込まれる。このプロセスは、バッファEFに色1を書き込むプロセスとインタリーブされて実行されなければならない。
【0087】
図10の行85上でOutputValidフラグがHCUから受信されるたびに、32ビットの色NデータがバッファOEN(83)に書き込まれる。第2OutputValidフラグごとに、結合された64ビット値が色バッファN(86)に書き込まれる。これはすべての色平面2から6について同時に発生する。色バッファN(86)は、2つの完全なセグメントのためのドットを記憶できるようにするために、64ビット(320バイト)の40の集合を含む。これにより、過去のセグメントのデータ(奇数ドットと偶数ドットの両方)のための完全なセグメント生成時間(20×64=1280サイクル)をDRAMに書き出すことができる。書き込みのためのアドレス生成は簡単である。行87のColorNWriteEnable信号は、第2OutputValidフラグごとに出される。アドレスは0で開始し、39まで、第2OutputValidフラグごとに増分する。40に進む代わりに、アドレスは0にリセットされ、このようにして二重バッファ化方式を提供する。これは、OutputValidフラグの間に読み取りが発生しない限りうまく行き、過去のセグメントのデータは単一のセグメントのデータを生成するために要する時間内にDRAMに書き込むことができる。プロセスは以下の擬似コードに示される。
【0088】
【表4】
【0089】
読み取りのためのアドレス生成は、それがDRAMアクセス(読み取りと書き込みの両方)、バッファEFアクセス、従って色1生成のためのタイミングに結び付けられているためより扱いにくい。それはさらに完全に後述される。
【0090】
バッファC、D、E、F及び色Nのためのアドレス生成は、すべてDRAMアクセスのタイミングに結び付けられ、バッファEとFに関する色1処理とは干渉してはならない。基本原理は、色Nの単一セグメント(奇数ドットまたは偶数ドットのどちらか)のためのデータは、DRAMからバッファEFにバッファCDを介して転送されるという点である。いったんデータがDRAMから読み取られると、それらのドットはColorBufferNの中の値に基づいて置換される。これは、奇数ドットと偶数ドットの色のそれぞれについて行われる。ドットに値する完全なセグメントが蓄積された後(64サイクルの20のセット)、プロセスは再開する。いったん指定された印刷行内のすべてのセグメントのデータがDRAMから、及びDRAMに転送されると、その色のDRAMバッファのためのカレントアドレスは、それが、色の行の特定のデータがDRAMから読み戻されるまで適切な数の行となるように進められる。その結果、色N(奇数または偶数のどちらか)は、色N(同じ奇数/偶数向き)をバッファCにコピーしている間に、DRAMからバッファDの中に読み取られる。データのバッファCへのコピーは、OutputValidフラグが20の転送の間に発生するかどうかに応じて、20サイクルまたは21サイクルを要する。いったん両方のタスクが終了すると(一般的にはDRAMアクセスの方がより低速なタスクとなるだろう)、プロセスの第2部分が開始する。バッファC内のデータがDRAMに書き込まれ(ちょうど読み取られたのと同じロケーション)、バッファD内のデータがバッファEFにコピーされる(色1データが転送されているため、OutputValidフラグがセットされている間、やはり色NデータはバッファEFには転送されない)。両方のタスクが終了すると、同じプロセスが色N(奇数または偶数のどちらか)の他の向きについて発生する。二重プロセス全体が10回発生する。それから、DRAM内のカレント行のそれぞれのアドレスが、次の行の処理が開始するために更新される。
【0091】
帯域幅という点では、ドットデータバッファのためのDRAMアクセスが、PECからの全DRAMアクセスの大多数を消費する。印刷行ごとに色2から6のドット行全体を読み取り、色2から6のドット行全体を書き込む。最大15個のセグメントの場合、これは印刷行ごとに2×5×15×1280ビット=192,000ビット(24,000バイト)に等しくなる。最も高速の印刷システム(毎秒30,000行)の場合、これは毎秒687MBに等しくなる。毎秒1ページの印刷の場合、必要とされる帯域幅は毎秒312MBである。帯域幅は大変高いため、DRAM内の各色のための多様な半行アドレスは、使用されているメモリタイプについて最適化される必要がある。例えばRDRAMメモリシステムでは、まさに最初の半行バッファが、色事に、1KByte境界に位置合わせされ、DRAMアクセスでのページヒットを最大限にする。多様なセグメントが処理されるので、次のセグメントの開始が1KByteページ内のバイト960で位置合わせされると、該640ビットのアクセスが2ページに及ぶことを保証することが必要である。従って、変数DRAMMaxValがこのケースがないかチェックするために使用され、それが発生すると、アドレスはページ位置合わせされる次の半行バッファについて切り上げられる。その結果、唯一の無駄は13個のセグメントごとの64バイトであるが、完全に単一ページ内での640ビットアクセスという優位点を有する。
【0092】
アドレス生成プロセスは、20×32ビットの書き込みが後に続く20×32ビットの読み取りの10セットに値するNumSegmentsと見なすことができ、それは以下の擬似コードに示されている。
【0093】
【表5】
【0094】
MaxHalfColorsレジスタが、別々に処理された奇数色と偶数色という点での色数より1少ないが、色1を含んでいないことに注意する。例えば、標準的な6色印刷システムという点では、10(奇数と偶数の色2から6)あるため、MaxHalfColorsは9に設定される必要がある。
【0095】
LLFUは、プリントヘッドインタフェース(PHI)32のために最初の180ビットのデータを準備するために2NumSegmentsサイクルを必要とする。その結果、プリントヘッドが起動される必要があり、第1LineSyncパルスは、LLFUが起動した後のこの期間に発生しなけばならない。これにより、初期の転送値が有効となり、次の90ビット値が転送レジスタにロードされる準備が完了することができるようになる。
【0096】
プリントヘッドインタフェース(HI)32は、プロセッサがプリントヘッドに印刷されるドットをロードするための手段であり、実際のドット印刷プロセスを制御する。それはLLFUからの入力を取り込み、プリントヘッド自体にデータを出力する。PHIは多岐に渡るプリントヘッド長及びフォーマットを処理できる。幅広い動作カスタム化という点では、PHIは表33に従ってパラメータ化される。
【0097】
【表6】
【0098】
PHIの内部構造は、最大6色、転送ごとに8個のセグメント、及び最大2つのセグメントグループに対処する。これは、完全bleedでA4/レターを印刷することができる15セグメント(8.5インチ)のプリンタには十分である。必要に応じてさらに幅広いプリントを作成するために、複数のPECを連結できる。
【0099】
プリントヘッドインタフェース(PHI)は、以下を含む。
・ステッピングモータだけではなく、複数のPECチップにも同期信号を提供する(並置(side−by−side)印刷及び両面(front/back)印刷を可能にする)LineSyncGen装置(LSGU)
・データをMemjetプリントヘッドに転送するMemjetインタフェース(MJI)
【0100】
図12には、プリントヘッドインタフェース(PHI)32の内部構造が示されている。PHIには2つのLSGU89、90がある。第1LSGU90は、すべての同期されたチップ内のMemjetインタフェース(MJI)を制御するために使用されるLineSync0(LS0)を生成する。第2LSGU89は、用紙駆動ステッピングモータを脈動する(pulse)するために使用されるLineSYnc1(LS1)を生成する。
【0101】
91にあるチップ上のマスタ/スレーブピンは、マスタ/スレーブ関係性によって複数のチップを並置印刷、両面印刷等のために連結できるようにする。マスタ/スレーブピンがVDDに取り付けられると、チップはマスタと見なされ、LineSyncGen装置90によって生成されるLineSyncパルスは、2つの3値状態イネーブル92によってすべてのチップが共用する、2つの3値状態LineSync共通行LineSync0の上にイネーブルされる。マスタ/スレーブピンがGNDに取り付けられると、チップはスレーブと見なされ、2つのLineSyncGen装置89、90によって生成されるLineSyncパルスは、共通のLiineSync行の上にイネーブルされない。このようにして、マスタチップのLineSyncパルスは、すべての接続されているチップ上でPHIによって使用される。
【0102】
LineSyncGen装置(LSGU)89、90は、ページを印刷するために必要とされる同期パルスの生成を担当する。各LSGUは、行同期をイネーブルするために外部LineSync信号を生成する。LGSU内部のジェネレータは、「継続する」ように言われるとき、及びその後停止するように言われるまであらゆる非常に多くのサイクル、LineSyncパルスを生成する。LineSyncパルスは次の行の始まりを定義する。LineSyncパルス間の正確なサイクル数は、ジェネレータごとに1つづつ、CycleBetweenPulsesレジスタによって決定される。それは少なくともある行を印刷し、別の行をロードできるほど長くなくてはならないが、所望されるように(例えば、用紙トランスポート回路構成要素の特別要件に対処するために)さらに長くなることがある。CycleBetweenPulsesレジスタが行印刷時間未満の数に設定されると、各LineSyncパルスが特定の行が印刷を終了する前に到達するため、ページは適切に印刷しないだろう。
【0103】
以下のインタフェースレジスタがLSGU内に含まれる。
【0104】
【表7】
【0105】
LineSyncパルスはLGSUから直接的に使用されない。91でのマスタ/スレーブピンがマスタに設定される場合にだけ、LineSync0パルスは3値状態のLineSync0行97の上にイネーブルされる。その結果、LineSyncパルスは、マスタPECによって生成されるような形式だけで使用される(スレーブPECによって生成されるパルスは無視される)。
【0106】
MemJetインタフェース(MJI)93は、94にあるMemjetプリントヘッドにデータを転送し、Memjetインタフェースに、データの次の行の印刷をいつ開始するのかを教える。それは、指定されたセグメントからのフィードバックをイネーブルするためにも使用される。Memjetプリントヘッド95自体が、発射プロファイルが図3のPCシリアルインタフェース36によってプログラミングされる、そのノズルの発射シーケンスの制御を担当する。MJIは、第18.1項に説明されるプリントヘッドロード順に従う状態機械を含み、それは予熱サイクル及び清掃サイクルのための機能性も含んでよい。色ごとのドットカウントもMJによって保たれる(以下参照)。
【0107】
MJIは、以下の2つのデータソースの選択からプリントヘッドの中にデータをロードする。
・すべて1。つまり、すべてのノズルがそれ以降の印刷サイクルの間に発射し、予熱サイクルまたは清掃サイクルのためにプリントヘッドをロードするための標準的な機構である。
・LLFUの転送レジスタに保持される90ビット入力から。これは画像を印刷する標準的な手段である。第1転送では、第1の48ビットがプリントヘッドに送信され、第2の転送では、最後の42ビットがプリントヘッドに送信され、1番上の6ビットは0である。いったんすべての90ビットが送信されると、1ビット「前進」制御パルスがLLFUに送信される。
【0108】
MJIはそれがページのために何行を印刷しなければならないのかを知っている。MJIは「継続する」ように言われると、それは(NPSyncパルスを介してプリントヘッドに)最初の行を開始する前にLineSyncパルスを待機する。いったんそれが行のロード/印刷を終了すると、それは次の行を開始する前に次のLineSyncパルスまで待機する。いったん指定された数の行がロード/印刷されると、MJIは停止し、追加のLineSyncパルスを無視する。従って、MJIは97で直接的にLLF31(図3と図4を参照)に、(すべての同期チップの間で共用される)97でLineSync0に、及び外部MemJetプリントヘッド95に連結される。MJIはLLFUからの90ビットのデータを受け入れる。これらの90ビットの内、セグメント数及び色数に一致するビットだけが有効となるだろう。MJIの状態機械は、どのビットが有効であるのか、及びどのビットが有効ではないのかに注意しない―それは、ビットをプリントヘッドに渡すだけにすぎない。データ線及びMJIから出てくる制御信号は、後述されるようにチップのピンアウトに結線される。
【0109】
MJIは、最大2つのセグメントグループへの、転送あたり最大8個のセグメントに同期して引き入れられる、最大6色を含むプリントヘッドへの接続部数を有する。表35は、MJLに関する入力と出力の向きを含む接続部を一覧表示する。名称は、プリントヘッド上のピン接続部に対応する。
【0110】
【表8】
【0111】
MJIは、プリントヘッドから発射されるそれぞれの色のドット数のカウントを維持する。色ごとのドットカウントは、プロセッサの制御下で個々にクリアされる32ビット値である。典型的な使用では、ドットカウントは、毎ページまたは半ページごとに読み取られ、クリアされるが、32ビット長では、各ドットカウントが、8インチ×12インチの17ページという最大カバレージドットカウントを保持することができる。該ドットカウントは、インクカートリッジがいつインク不足になるのかを予測する目的でQAチップを更新するためにプロセッサによって使用される。プロセッサは、QAチップから、色のそれぞれについてカートリッジ内のインク量を知っている。滴数のカウントが、インクセンサに対するニーズを排除し、インク溝が乾燥するのを防ぐ。更新された滴数カウントが、毎ページ後にQAチップに書き込まれる。十分なインクが残っていない限り新しいページは印刷されず、ユーザが、印刷し直されなければならない、価値のない半印刷済みページを得ることなくインクを交換できるようにする。
【0112】
図13では、Color Nのドットカウンタのレイアウトが示されている。すべての6つのドットカウンタが、好ましくは構造で同一である。該ドットカウンタは、HCUから15行から4行のエンコーダ99の中に、98にある色Nデータを取り込む。エンコーダ99の4つのライン出力は、加算器100、及び102で32ビットカウントを出力するColor Nドットカウント101に対してである。カウンタ101は、行103上のビットによってクリアされる可能性がある。カウンタ101のロードは、104のビットによって計時される。
プロセッサは、レジスタセットを介してMIIと通信する。レジスタは、プロセッサが、印刷進行についてのフィードバックを受け取るだけではなく、プリントをパラメータ化できるようにする。次のレジスタがMJIに含まれる。
【0113】
【表9】
【0114】
MJIのステータスレジスタは、以下のようなビット解釈の16ビットレジスタである。
【0115】
【表10】
【0116】
以下の擬似コードは、単一行のためにプリントヘッドをロードするために必要とされる論理を示す。ロードがLineSyncパルスが到着した後にはじめて開始することに注意する。これは、行のためのデータがLLFFUにより作成され、プリントヘッドへの第1転送に有効であることを保証するためである。
【0117】
【表11】
【0118】
清掃サイクルと予熱サイクルは、単に、MJIに適切なレジスタを設定し、プリントヘッドの発射パルスプロファイルをプログラミングすることによって達成される。
【0119】
・SetAllNozzles=1
・発射パルスプロファイルを(予熱モードの場合には)低期間に、あるいは清掃モードに適切なドロップイジェクションに設定する。
・NumLinesをノズルを発射しなければならない回数に設定する。
・継続ビットを設定してから、印刷サイクル完了時に継続ビットがクリアされるのを待機する。
【0120】
また、LSGUは、正しい周波数でLineSyncパルスを送信するようにプログラミングされなければならない。
【0121】
明細書を通して、目的は、任意の1つの実施形態または特徴の特定な集合に本発明を制限することなく、本発明の好ましい実施形態を説明することであった。当業者は、特定的な実施形態からの変化が、それにも関わらず本発明の範囲に該当することを理解できる。
【図面の簡単な説明】
【図1】 プリント機構制御装置により実行されるデータフロー及び機能を図解する図である。
【図2】 プリンタシステムの全体的なアーキテクチャとの関連でプリント機構制御装置を示す。
【図3】 プリント機構制御装置アーキテクチャを描く。
【図4】 図3のハーフトナー/コンポジタ装置(HCU)への外部インタフェースを描く。
【図5】 図4のHCUへの内部回路構成要素を示す図である。
【図6】 図5のドットマージャ装置内でのプロセスを描くブロック図を示す。
【図7】 図5のドット再編成装置内でのプロセスを描く図を示す。
【図8】 図5のラインローダ/フォーマット装置内のプロセスを描く図を示す。
【図9】 図8のLLFU内でカラーデータを生成するための内部回路構成要素を示す図である。
【図10】 図9に見られるLLFUの構成要素を描く。
【図11】 図9に見られるLLFUの構成要素を描く。
【図12】 プリントヘッドインタフェースへの内部回路構成要素を示す図である。
【図13】 プリントヘッドインタフェース内で使用されるドットカウンタの図を示す。
【符号の説明】
10 プリント機構制御装置(PEC)
12 メモリ
12,15 メモリバッファ
16 ページエキスパンダ
21 ページ
23 プリントヘッド
24 メモリブロック
25/26 QAチップ
25 マスタチップ
26 交換式インクカートリッジQAチップ
27 高速シリアルインタフェース
29 ハーフトナー/コンポジタ(HCU)装置
32 プリントヘッドインタフェース
35 CPUコア
36 シリアルインタフェース
37 4平面連続階調バッファ
38 二層spot1バッファ
39 二層dmselectバッファ
40 二層タグFIFO
43 スケール装置
44/49/50/51 コンパレータ
48 ディザマトリックスアクセス装置
57 マージン装置
59 ドット再編成(reorg)装置(DRU)
61 6ビットカラーマスクレジスタ
62 レジスタ(A)
63 レジスタ(B)
64 DRU状態機械
65 レジスタ(C)
66 32ビットマルチプレクサ
67 入力
68 出力
71/72 バッファEF
81/83 バッファOE1
82 バッファAB
84 バッファCD
86 カラーバッファN
89/90 LineSyncGen装置
91 パラレルインタフェース
Claims (1)
- インクドロッププリンタであって、
前記インクドロッププリンタは、
横並びに配置された複数のプリントヘッドセグメントを含み、前記複数のプリントヘッドセグメントによってページ幅全体にわたって液体のインクドロップにより印刷する、複数セグメントインクドロッププリントヘッドと、
マスター/スレーブのピンを介して相互に接続された複数のプリントエンジンコントローラチップであって、各プリントエンジンコントローラチップは、所定数のプリントヘッドセグメントに対応付けられ、印刷されるページの一部分であるページストリップの印刷データを生成し、異なるプリントエンジンコントローラチップは、互いに異なるページストリップの印刷データを生成し、全てのプリントエンジンコントローラチップにより生成されたページストリップの印刷データは、印刷されるページ全体の印刷データに相当する、当該複数のプリントエンジンコントローラチップと、
を備え、
各プリントエンジンコントローラチップは、
圧縮されたページデータを受信するインタフェースと、
受信された圧縮済みページデータ内の連続階調画面を復号するための連続階調画像デコーダと、
受信された圧縮済みのページデータ内の任意の二層画面及びディザデータを復号するための二層デコーダと、
任意の連続階調画面上に任意の二層画面を構成するためのハーフトナー/コンポジタであって、印刷されるページのページストリップのそれぞれの印刷データを構成するために画面内のページデータがマージン装置の制御下でスケーリングされる、当該ハーフトナー/コンポジタと、
各ページストリップの印刷データを前記複数セグメントインクドロッププリントヘッドへ出力するためのプリントヘッドインタフェースであって、各ページストリップの印刷データを出力するインタフェース、および、同期信号を出力する同期信号発生器を含む、当該プリントヘッドインタフェースと、
を有し、
前記複数のプリントエンジンコントローラチップのうち1つは、同期信号を出力するマスターチップであり、他のプリントエンジンコントローラチップは、スレーブチップであり、前記スレーブチップが前記マスターチップから出力された同期信号を使用することにより、前記複数のプリントエンジンコントローラチップは、前記マスターチップにより生成・出力されるページストリップの印刷データの印刷タイミングと、各スレーブチップにより生成・出力されるページストリップの印刷データの印刷タイミングとを同期させることが可能に構成されている、
当該インクドロッププリンタ。
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