JP4543093B2

JP4543093B2 - Semiconductor device

Info

Publication number: JP4543093B2
Application number: JP2008018106A
Authority: JP
Inventors: 佳彦守山; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-01-29
Filing date: 2008-01-29
Publication date: 2010-09-15
Anticipated expiration: 2028-01-29
Also published as: JP2009182057A

Description

本発明は、ＳｉＧｅ層の（１１０）面上に形成され、＜−１１０＞方向を電流方向とし、一軸性ひずみを有するＭＩＳＦＥＴに関する。 The present invention relates to a MISFET formed on a (110) plane of a SiGe layer and having a <-110> direction as a current direction and having uniaxial strain.

高い駆動力を有する微細ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）として、これまでにＳｉ（１００）基板上に、酸化やエッチング等のプロセスにより形成したＳｉ，Ｇｅ，ＳｉＧｅをチャネルに用いた細線型ＭＩＳＦＥＴや、Ｆｉｎ型ＭＩＳＦＥＴが提案されている。 As a fine metal MISFET (metal insulator semiconductor field effect transistor) having high driving force, a thin-line MISFET using Si, Ge, SiGe formed on a Si (100) substrate by a process such as oxidation or etching as a channel. In addition, a Fin-type MISFET has been proposed.

例えば、酸化濃縮法を用いて作製された完全ひずみＳＧＯＩ（silicon germanium on insulator）層の（１００）面を、＜１１０＞方向に長くＦｉｎ型にメサ加工し、Ｆｉｎ側面の（１１０）面を一軸ひずみチャネルとして利用したｐＭＯＳＦＥＴ（非特許文献１参照）や、ＳＳＯＩ（strained silicon on insulator）基板の（１００）面を用いて＜１１０＞方向に長くＦｉｎ加工し、一軸ひずみチャネルｎＭＯＳＦＥＴを実現した例（非特許文献２参照）がある。 For example, the (100) plane of a fully strained SGOI (silicon germanium on insulator) layer fabricated using the oxidation concentration method is mesa-processed into a Fin type long in the <110> direction, and the (110) plane on the Fin side surface is uniaxially An example of realizing a uniaxial strained channel nMOSFET by performing Fin processing long in the <110> direction using a (100) plane of a pMOSFET (see Non-Patent Document 1) used as a strain channel or an SSOI (strained silicon on insulator) substrate ( Non-Patent Document 2).

これらは、基板の（１００）面上にＦｉｎ構造を作製し、その過程で弾性的な一軸応力緩和を利用し、一軸ひずみチャネルを実現しているものであり、同一基板上にｐ、ｎ両方のＭＩＳＦＥＴを作製し、相補型ＭＩＳＦＥＴを構成するのは困難であった。 These fabricate a Fin structure on the (100) surface of the substrate and use elastic uniaxial stress relaxation in the process to realize a uniaxial strain channel. Both p and n are formed on the same substrate. It was difficult to manufacture a complementary MISFET and to construct a complementary MISFET.

また、特許文献１では、バルクＳｉ基板上に形成された、バルク緩和ＳｉＧｅ積層基板上に、２軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、一軸ひずみやチャネル形状に関する記述や、特に面方位の指定はない。 In Patent Document 1, a bulk relaxed SiGe laminated substrate formed on a bulk Si substrate is composed of a Si-nMOS region having a biaxial tensile strain and a SiGe or Ge-pMOS region having a biaxial compressive strain. Although a CMOSFET has been proposed, there is no description regarding uniaxial strain and channel shape, and no particular designation of plane orientation.

また、特許文献２では、ＳＧＯＩ上もしくは、バルク緩和ＳｉＧｅ積層基板上に、二軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、これも、一軸ひずみやチャネル形状に関する記述はない。
T. Irisawa; IEDM2005, p457 T. Irisawa; IEDM2006, p725 特表２００７−５１５８０８号公報特開２０００−２８６４１８号公報 Patent Document 2 proposes a CMOSFET comprising a Si-nMOS region having biaxial tensile strain and a SiGe or Ge-pMOS region having biaxial compressive strain on SGOI or a bulk relaxed SiGe laminated substrate. However, there is no description about uniaxial strain and channel shape.
T. Irisawa; IEDM2005, p457 T. Irisawa; IEDM2006, p725 Special Table 2007-515808 JP 2000-286418 A

ｐチャネル型、ｎチャネル型ＭＩＳＦＥＴにおいて、それぞれ移動度の高い［−１１０］方向にチャネル方向をとる場合、基板の（１００）面上では、ｐチャネル型，ｎチャネル型両方について、高移動度を実現するのは困難であった。 In the p-channel type and n-channel type MISFET, when the channel direction is taken in the [−110] direction where the mobility is high, the high mobility is obtained for both the p-channel type and the n-channel type on the (100) plane of the substrate. It was difficult to realize.

本発明は上記の事情に鑑みてなされたもので、ｐチャネル型、ｎチャネル型の両方が同一基板上に形成され、高移動度を有する半導体装置を実現することを目的とする。 The present invention has been made in view of the circumstances described above, p-channel type, both n-channel type is formed on the same substrate, and to realize the semiconductor equipment with high mobility.

上記目的を達成するために、本発明の半導体装置の第１は、０．２５≦ｘ≦０．９０であるＳｉ_1-xＧｅ_xの（１１０）面を表面に有する半導体基板と、前記（１１０）面が露出した第１の開口部に選択成長法により形成されたＳｉからなる第１の線状半導体領域と、前記（１１０）面が露出した第２の開口部に選択成長法により形成されたｘ＜ｙ≦１であるＳｉ _1-ｙＧｅ _ｙからなる第２の線状半導体領域と、前記第１の線状半導体領域に形成されたｎチャネル型ＭＩＳＦＥＴと、前記第２の線状半導体領域に形成されたｐチャネル型ＭＩＳＦＥＴとを具備し、前記第１及び第２の線状半導体領域は、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域であり、前記第１及び第２の線状半導体領域の［−１１０］方向に直交する断面は、台形型であり、夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのチャネル領域は、それぞれ、前記活性領域の［−１１０］方向に、一軸引っ張りひずみおよび一軸圧縮ひずみを有することを特徴とする。 To achieve the above object, a first semiconductor device of the present invention includes a semiconductor substrate having a (110) plane of Si _1-x Ge _x on the surface where 0.25 ≦ x ≦ 0.90, 110) a first linear semiconductor region made of Si formed by a selective growth method in a first opening having an exposed surface, and a second opening having the (110) surface exposed by a selective growth method. a second linear semiconductor region made of Si _1-y Ge _y is x <y ≦ 1, which is a first linear semiconductor region n-channel type MISFET formed in the second linear A p-channel MISFET formed in the semiconductor region , wherein the first and second linear semiconductor regions have a linear shape in which the [−110] direction is longer than the [001] direction, and (311) or (111 ) is an active region having a facet surface, the first及A cross section perpendicular to the [110] direction of the second linear semiconductor region is a trapezoid type, the [110] direction of the active region of the respective source region, channel region and drain region or a drain region Channel An n-channel MISFET and a p-channel MISFET have a uniaxial tensile strain and a uniaxial compressive strain in the [−110] direction of the active region, respectively. .

本発明における半導体装置の第２は、０．２５≦ｘ≦０．９０であるＳｉ _1-x Ｇｅ _x の（１１０）面を表面に有する半導体基板と、前記（１１０）面が露出した第１の開口部に選択成長法により形成されたＳｉからなる第１の線状半導体領域と、前記（１１０）面が露出した第２の開口部に選択成長法により形成されたｘ＜ｙ≦１であるＳｉ _1-ｙＧｅ _ｙからなる第２の線状半導体領域と、前記第１の線状半導体領域に形成されたｎチャネル型ＭＩＳＦＥＴと、前記第２の線状半導体領域に形成されたｐチャネル型ＭＩＳＦＥＴとを具備し、前記第１及び第２の線状半導体領域は、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域であり、夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのチャネル領域は、それぞれ、前記活性領域の［−１１０］方向に、一軸引っ張りひずみおよび一軸圧縮ひずみを有することを特徴とする半導体装置であって、前記半導体基板上に形成されたシリコン酸化膜に前記第１の開口部及び第２の開口部が形成されており、前記第１及び第２の線状半導体領域は、前記第１及び第２の開口部に選択成長法により形成されるとともに、前記シリコン酸化膜の上面にまで横方向成長されることにより、前記夫々の活性領域の［−１１０］方向に直交する断面形状は、上面が下面より広い平面のＴ字型となっていることを特徴とする。 A second semiconductor device according to the present invention includes a semiconductor substrate having a (110) plane of Si _1-x Ge _x satisfying 0.25 ≦ x ≦ 0.90, and the first exposed (110) plane. The first linear semiconductor region made of Si formed by the selective growth method in the opening and the second opening with the (110) plane exposed by x <y ≦ 1 formed by the selective growth method. A second linear semiconductor region made of a certain Si _1-y Ge _y, an n-channel MISFET formed in the first linear semiconductor region, and a p-channel formed in the second linear semiconductor region An active region having a (311) or (111) facet in which the [−110] direction is longer than the [001] direction. , and the respective of said active region [110] A source region, a channel region, a drain region or a drain region, a channel region, and a source region are formed in the direction, and the channel regions of the n-channel MISFET and the p-channel MISFET are in the [−110] direction of the active region, respectively. And a uniaxial tensile strain and a uniaxial compressive strain, wherein the first opening and the second opening are formed in a silicon oxide film formed on the semiconductor substrate. The first and second linear semiconductor regions are formed by selective growth in the first and second openings and laterally grown to the upper surface of the silicon oxide film, sectional shape orthogonal to the [-110] direction of the each of the active region, and wherein the upper surface has a T-shaped wide flat lower surface That.

少なくともｐ型領域において、最適電流方向に１軸圧縮ひずみ（ｎ型領域においては１軸引っ張りひずみ）を有するチャネルが形成され、ｐ型、ｎ型両方の領域において、高移動度のチャネルが同一基板の（１１０）面上に形成された相補型ＭＩＳＦＥＴが実現される。 At least in the p-type region, a channel having a uniaxial compressive strain (uniaxial tensile strain in the n-type region) is formed in the optimum current direction, and a high mobility channel is formed on the same substrate in both the p-type and n-type regions. A complementary MISFET formed on the (110) plane is realized.

以下、本発明の実施形態について図面を参照しつつ説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第１の実施形態）
図１は第１の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）に相当する。第１の実施形態の相補型ＭＩＳＦＥＴは、シリコンゲルマニウム・オン・インシュレーター基板（以下ＳＧＯＩ基板と称する）上に、ｎ型領域においては最適電流方向に一軸引っ張りひずみ、ｐ型領域においては最適電流方向に一軸圧縮ひずみをそれぞれ有するチャネルを持った相補型ＭＩＳＦＥＴである。 (First embodiment)
1A and 1B are diagrams showing a configuration of a complementary MISFET according to the first embodiment, in which FIG. 1A is a cross-sectional view, FIG. 1B is a top view, and a cross-section along line AA ′ in FIG. It corresponds to a). The complementary MISFET of the first embodiment is formed on a silicon germanium-on-insulator substrate (hereinafter referred to as an SGOI substrate) on a uniaxial tensile strain in the optimum current direction in the n-type region, and in the optimum current direction in the p-type region. It is a complementary MISFET having channels each having a uniaxial compressive strain .

図１（ａ）において、シリコン基板１上にシリコン酸化膜２を介してシリコンゲルマニウム層（ＳＧＯＩ層、但しＧｅ濃度ｘは，０．２５＜ｘ＜０．９とする）３が形成されている。この構成をＳＧＯＩ基板と称するが、ＳＧＯＩ基板は酸化濃縮法で作製されたものでもよいし、貼りあわせ法で作製されたものでもよい。ＳＧＯＩ層３上には、シリコン酸化膜４が形成され、シリコン酸化膜４に選択的に形成された長方形の開口部にＳｉ層５とＧｅ層６が選択成長されている。この長方形の開口部は、図１（ｂ）の１０に相当する。 In FIG. 1A, a silicon germanium layer (SGOI layer, where the Ge concentration x is 0.25 <x <0.9) 3 is formed on a silicon substrate 1 via a silicon oxide film 2. . This structure is referred to as an SGOI substrate. The SGOI substrate may be manufactured by an oxidation concentration method or may be manufactured by a bonding method. A silicon oxide film 4 is formed on the SGOI layer 3, and a Si layer 5 and a Ge layer 6 are selectively grown in a rectangular opening selectively formed in the silicon oxide film 4. This rectangular opening corresponds to 10 in FIG.

ここで、ＳＧＯＩ層３上の成長面は（１１０）面であり、その表面上に、［−１１０］方向に長く、それに直交する［００１］方向に短い、長方形の成長窓（開口部）１０が形成されている。その窓の大きさは短辺が１０ｎｍから３０ｎｍ程度で、アスペクト比は４から７程度である。ＳＧＯＩ層３がＳｉ層５とＧｅ層６に歪を印加しており、Ｇｅ濃度ｘが上述の範囲であることにより、Ｓｉ層５およびＧｅ層６を通過するチャネルの移動度を向上できる。Ｇｅ層６は、Ｓｉ_1-yＧｅ_y（ｘ＜ｙ＜１）層であっても構わないが、移動度向上の観点から、ｙ＝１のＧｅ層６であることが好ましい。また、選択成長の容易性の観点からも、ｙ＝１のＧｅ層６が好ましい。 Here, the growth surface on the SGOI layer 3 is a (110) plane, on which a rectangular growth window (opening) 10 that is long in the [−110] direction and short in the [001] direction perpendicular thereto. Is formed. The window has a short side of about 10 nm to 30 nm and an aspect ratio of about 4 to 7. When the SGOI layer 3 applies strain to the Si layer 5 and the Ge layer 6 and the Ge concentration x is in the above range, the mobility of the channel passing through the Si layer 5 and the Ge layer 6 can be improved. The Ge layer 6 may be a Si _1-y Ge _y (x <y <1) layer, but is preferably a Ge layer 6 with y = 1 from the viewpoint of improving mobility. Further, from the viewpoint of ease of selective growth, the Ge layer 6 with y = 1 is preferable.

その窓の部分には、ＣＶＤ（chemical vapor deposition）法などで選択成長法により、線状シリコン領域５、線状ゲルマニウム領域６が形成されている。この線状シリコン領域５、線状ゲルマニウム領域６は、後に活性領域となる領域であるが、チャネルとなる領域に（３１１）ファセットや（１１１）ファセットが形成されるような条件、例えばＳｉチャネルの場合は６００℃、１Ｐａで、Ｇｅチャネルの場合は４００℃、１Ｐａで成長されたものである。そのため、［−１１０］方向に垂直な断面は、略台形状となる。 In the window portion, a linear silicon region 5 and a linear germanium region 6 are formed by a selective growth method such as a CVD (chemical vapor deposition) method. The linear silicon region 5 and the linear germanium region 6 are regions that will later become active regions, but the conditions that (311) facets and (111) facets are formed in the regions that become channels, such as Si channel In the case of a Ge channel, it is grown at 400 ° C. and 1 Pa. Therefore, the cross section perpendicular to the [−110] direction is substantially trapezoidal.

このとき、これらの成長層は、この方位の成長層特有の性質として、［−１１０］方向に比べ［００１］方向に、弾性的にも塑性的にも格子緩和しやすいという性質を持つ。本実施形態では、さらに［−１１０］方向に長く［００１］方向に短い矩形窓を使用すること、および成長中も原子が動きやすい状況、つまりファセット形成しやすい状況で、チャネル層を形成する。これにより、弾性的にも塑性的にも［００１］方向に格子緩和する効果を促進できる。このため、格子緩和の一軸性を向上させることができ、表面の歪が開放され、表面が滑らかになることにより、電流駆動力が向上する。 At this time, these growth layers have a property that the lattice relaxation is easier in the [001] direction than in the [−110] direction, both elastically and plastically, as a characteristic characteristic of the growth layer in this orientation. In the present embodiment, the channel layer is formed by using a rectangular window that is longer in the [−110] direction and shorter in the [001] direction, and in a situation where atoms easily move during growth, that is, in a situation where facets are easily formed. Thereby, the effect of lattice relaxation in the [001] direction can be promoted both elastically and plastically. Therefore, the uniaxiality of lattice relaxation can be improved, the surface distortion is released, and the surface becomes smooth, so that the current driving force is improved.

一方、［−１１０］方向には、結晶構造的に、ファセットも格子欠陥も生じにくい構造であるため、電流駆動力を低下させる要因にはならない。また、pチャネルにおいては、電流方向となる［−１１０］方向に一軸圧縮ひずみ、ｎチャネルにおいては、電流方向となる［−１１０］方向に一軸引っ張りひずみを有するとき、最もキャリア移動度が高いため、高速相補型ＭＩＳＦＥＴとして、最適な構造と考えられる。 On the other hand, the [−110] direction has a structure in which facets and lattice defects are less likely to occur in terms of crystal structure, and thus does not cause a decrease in current driving force. In the p-channel, the current direction [110] uniaxial strain compression direction, in the n-channel, the current direction [110] When having tensile uniaxial strain in the direction, the most since the carrier mobility is high It is considered as an optimum structure as a high-speed complementary MISFET.

線状シリコン領域５、線状ゲルマニウム領域６のチャネル領域５_C 、６_Cの上には、ゲート絶縁膜としてのゲルマニウム酸窒化膜７、シリコン酸窒化膜８が形成され、その上にはこれらを跨ぐゲート電極１１が形成されている。なお、シリコン領域５、ゲルマニウム領域６のソース・ドレイン領域を５_S、５_D，６_S，６_Dと表示している。 A germanium oxynitride film 7 and a silicon oxynitride film 8 are formed as gate insulating films on the channel regions 5 _C and 6 _C of the linear silicon region 5 and the linear germanium region 6, and these are formed thereon. A straddling gate electrode 11 is formed. The silicon regions 5, are displayed with the source and drain regions 5 _S, 5 _D, 6 _S, 6 _D germanium region 6.

次に、本実施形態の相補型ＭＩＳＦＥＴの製造方法を説明する。まず、基板として上面に（１１０）面を有するＳＧＯＩ基板を用意する（以後ＳＧＯＩ（１１０）と記載する）。ＳＧＯＩ（１１０）基板は、シリコン基板１、シリコン酸化膜２、ＳＧＯＩ（１１０）層３が積層されたもので、良く知られた貼りあわせ法や酸化濃縮法により作製される。ＳＧＯＩ（１１０）層３の膜厚は、例えば５０nmとする。次いで、図２に示すように、ＳＧＯＩ層３上に、シリコン酸化膜４を３０nm形成する。なお、図２の右横の表示は、面に垂直方向が［−１１０］方向であることを表わす。 Next, a method for manufacturing the complementary MISFET of this embodiment will be described. First, an SGOI substrate having a (110) plane on the upper surface is prepared as a substrate (hereinafter referred to as SGOI (110)). The SGOI (110) substrate is formed by laminating a silicon substrate 1, a silicon oxide film 2, and an SGOI (110) layer 3, and is produced by a well-known bonding method or oxidation concentration method. The film thickness of the SGOI (110) layer 3 is, for example, 50 nm. Next, as shown in FIG. 2, a silicon oxide film 4 is formed to 30 nm on the SGOI layer 3. 2 indicates that the direction perpendicular to the surface is the [−110] direction.

次に、図３に示すように、長方形の窓が形成されたレジストマスク１３をシリコン酸化膜１３上に形成する。このレジストマスク１３を使用して、ＣＤＥ（chemical dry etching）やＲＩＥ（reactive ion etching）等の異方性エッチングにより、図４に示すように、シリコン酸化膜４に開口部１０を形成する。この長方形の窓は電流方向である［−１１０］方向に長く、［００１］方向は短く設定する。例えば、［００１］方向の短辺は１０〜３０ｎｍでアスペクト比は４〜７とする。本実施形態では短辺は２５ｎｍ、［−１１０］方向の長辺は１２５ｎｍとする。 Next, as shown in FIG. 3, a resist mask 13 having a rectangular window is formed on the silicon oxide film 13. Using this resist mask 13, an opening 10 is formed in the silicon oxide film 4 by anisotropic etching such as CDE (chemical dry etching) and RIE (reactive ion etching) as shown in FIG. This rectangular window is set long in the [−110] direction, which is the current direction, and short in the [001] direction. For example, the short side in the [001] direction is 10 to 30 nm and the aspect ratio is 4 to 7. In this embodiment, the short side is 25 nm and the long side in the [−110] direction is 125 nm.

次に、図５に示すように、開口部１０に露出したＳＧＯＩ層３の上に、活性領域となるシリコン領域５を選択成長法で形成する。このシリコン領域５には、ｎチャネルＭＩＳＦＥＴが形成される。このとき、選択性の高い成長条件、つまり基板上で原料分子が動き易い条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、ジクロロシランもしくは、モノシランと塩素の混合ガスによるＣＶＤ法で、成長温度６００℃、成長圧力０．１Ｐａ程度で２０nm成長させる。 Next, as shown in FIG. 5, a silicon region 5 to be an active region is formed on the SGOI layer 3 exposed in the opening 10 by a selective growth method. In this silicon region 5, an n-channel MISFET is formed. At this time, it is possible to form a uniaxial strained channel region with facet formation on the (311) plane or the (111) plane by depositing the film under highly selective growth conditions, that is, on the condition that the source molecules move easily on the substrate. It becomes. Here, the film is grown by CVD using dichlorosilane or a mixed gas of monosilane and chlorine at a growth temperature of 600 ° C. and a growth pressure of about 0.1 Pa.

次に、図６に示すように、全面にＴＥＯＳ（tetraethoxysilane）からＣＶＤ堆積させたＳｉ酸化膜、またはＬＴＯ（low temperature oxide）による保護膜１４を５０nm形成し、その上にシリコン領域５のチャネル領域に相当する部分を開口したレジストマスク１５ａを形成する。このマスク１５ａを介して、チャンネルドープとしてｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を、不純物濃度１×１０¹⁵／ｃｍ³程度でイオン注入する。 Next, as shown in FIG. 6, a Si oxide film deposited by CVD from TEOS (tetraethoxysilane) or a protective film 14 made of LTO (low temperature oxide) is formed to 50 nm on the entire surface, and a channel region of the silicon region 5 is formed thereon. A resist mask 15a having an opening corresponding to is formed. Through this mask 15a, an n-type impurity (for example, As, P, Sb, etc.) is ion-implanted as a channel dope with an impurity concentration of about 1 × 10 ¹⁵ / cm ³ .

続いて、図７に示すように、ソース・ドレイン領域形成用の開口部１７を有するレジストマスク１６を堆積し直して、ｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を不純物濃度１×１０²⁰／ｃｍ³程度でイオン注入する。図８に示すように、レジストマスク１６を除去後、活性化アニールとして、ＲＴＡ(rapid thermal annealing）を９００℃１０秒程度行う。これにより、ソース・ドレイン領域５_S、５_Dが形成される。 Subsequently, as shown in FIG. 7, a resist mask 16 having openings 17 for forming source / drain regions is deposited again, and n-type impurities (for example, As, P, Sb, etc.) are added at an impurity concentration of 1 × 10. Ions are implanted at about ²⁰ / cm ³ . As shown in FIG. 8, after removing the resist mask 16, RTA (rapid thermal annealing) is performed at 900 ° C. for about 10 seconds as activation annealing. Thereby, source / drain regions 5 _S and 5 _D are formed.

次に、図９に示すように、ＴＥＯＳまたはＬＴＯによる保護膜１４の上に、ｐ型領域形成用の開口部を有するレジストマスク１８を形成する。開口部の大きさは、ｎ型領域と同様に、短辺が２５ｎｍで、長辺が１２５ｎｍの長方形とする。 Next, as shown in FIG. 9, a resist mask 18 having an opening for forming a p-type region is formed on the protective film 14 made of TEOS or LTO. The size of the opening is a rectangle having a short side of 25 nm and a long side of 125 nm, as in the n-type region.

このレジストマスク１８を用いて、図１０に示すように、保護膜１４、シリコン酸化膜４を異方性エッチングし、開口部１９を設けてＳＧＯＩ層３の表面を露出させる。この露出されたＳＧＯＩ層３の上に、図１１に示すように、Ｇｅ若しくは成長基板となるＳＧＯＩ層よりＧｅ組成の大きいＳｉＧｅでｐ型領域を形成する。 Using this resist mask 18, as shown in FIG. 10, the protective film 14 and the silicon oxide film 4 are anisotropically etched to provide an opening 19 to expose the surface of the SGOI layer 3. On the exposed SGOI layer 3, as shown in FIG. 11, a p-type region is formed of Ge or SiGe having a larger Ge composition than the SGOI layer serving as a growth substrate.

より詳細には、ｎ型領域のシリコン成長時と同様、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、モノゲルマンによるＣＶＤ法（成長温度３００℃から４００℃、成長圧力０．１Ｐａから１Ｐａ程度）でｐ型領域を２０nm形成する。 More specifically, as in the case of silicon growth in the n-type region, the film is formed on the (311) plane and the (111) plane by depositing the film under a highly selective growth condition, that is, a condition in which the source molecules easily move on the substrate. A uniaxial strain channel region can be formed along with the formation. Here, a 20 nm p-type region is formed by a CVD method using monogermane (growth temperature of 300 ° C. to 400 ° C., growth pressure of about 0.1 Pa to 1 Pa).

次に、図１２に示すように、全面にＴＥＯＳ又はＬＴＯによる保護膜２０を堆積し（但し、保護膜１４上では一体化する）、ｐ型領域のチャネル領域部分に対し、チャンネルドープとしてｐ型不純物（例えば、Ｂ，Ｇａ等）を、不純物濃度１×１０¹⁵／ｃｍ³程度でイオン注入する。 Next, as shown in FIG. 12, a protective film 20 made of TEOS or LTO is deposited on the entire surface (however, integrated on the protective film 14), and the channel region portion of the p-type region is p-type as a channel dope. Impurities (for example, B, Ga, etc.) are ion-implanted at an impurity concentration of about 1 × 10 ¹⁵ / cm ³ .

次に、図１３に示すように、ソース・ドレイン領域形成用の開口部２０を有するレジストマスク２１を堆積して、ｐ型不純物（例えば、Ｂ，Ｇａ等）を不純物濃度１×１０²⁰／ｃｍ³程度でイオン注入する。なお、図１３（ａ）は図１３（ｂ）のＢ−Ｂ´線に沿った断面図である。続いて、図１４に示すように、レジストマスク２１を除去後、活性化アニールを、３５０〜４００℃、２０分程度行い、保護膜１４を除去する。これにより、ソース・ドレイン領域６_S、６_Dが形成される。 Next, as shown in FIG. 13, a resist mask 21 having openings 20 for forming source / drain regions is deposited, and p-type impurities (for example, B, Ga, etc.) are doped at an impurity concentration of 1 × 10 ²⁰ / cm. Ion implantation at about ³ . FIG. 13A is a cross-sectional view taken along the line BB ′ of FIG. Subsequently, as shown in FIG. 14, after removing the resist mask 21, activation annealing is performed at 350 to 400 ° C. for about 20 minutes to remove the protective film 14. As a result, source / drain regions 6 _S and 6 _D are formed.

その後、図１５に示すように、シリコン領域５のチャネル領域５_C、ゲルマニウム領域６のチャネル領域６_Cを酸窒化して、ゲート絶縁膜として、ＳｉＯＮ膜７、ＧｅＯＮ膜８を形成する。ゲート絶縁膜はこれに限るものではなく、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ₂ 、ＬａＡｌＯ、ＺｒＯ₂ 、Ｌａ₂ Ｈｆ₂ Ｏ₇ 、ＺｒＳｉＯＮなどのHigh-k材料等を使用することができる。 Thereafter, as shown in FIG. 15, the channel region 5 _C of the silicon region 5, a channel region 6 _C germanium region 6 and oxynitride, as the gate insulating film, forming a SiON film 7, GeON film 8. The gate insulating film is not limited to this, and a high-k material such as a deposited silicon oxide film, a deposited silicon oxynitride film, HfSiON, HfO ₂ , LaAlO, ZrO ₂ , La ₂ Hf ₂ O ₇ , or ZrSiON is used. be able to.

その後、ゲート電極９として、ポリシリコンゲートや、ＮｉＳｉ_x、ＰｔＳｉなどのシリサイドゲート、もしくはＴｉＮ、ＴａＣなどのメタルゲートの形成を形成し、図１に示す相補型ＭＩＳＦＥＴを得る。 Thereafter, a polysilicon gate, a silicide gate such as NiSi _x and PtSi, or a metal gate such as TiN and TaC is formed as the gate electrode 9 to obtain the complementary MISFET shown in FIG.

以上、第１の実施形態によれば、ｎ型領域においては、最適電流方向に一軸引っ張りひずみを有し、ｐ型領域においては、最適電流方向に一軸圧縮ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。 As described above, according to the first embodiment, in the n-type region, have a strain tensile uniaxial optimal current direction, in a p-type region, the channel to have a uniaxial strain compression optimal current direction, the same (110 ) A complementary MISFET formed on the substrate is realized.

（第２の実施形態）
図１６は、第２の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、上面図のＡ−Ａ´線に沿った断面が（ａ）に示される。第２の実施形態では、第１の実施形態において不純物注入によって形成されたソース・ドレイン領域を、シリサイデーションおよびジャーマナイデーションにより、メタルソース・ドレイン領域を形成する。即ち、図１６（ａ）はチャネル領域を切った断面であるから図１（ａ）と同じであるが、図１６（ｂ）の５_S、５_D，６_S，６_Dの部分が異なる。その他の部分は、第１の実施形態と同じであるので、同一番号を付して詳細な説明を省略する。 (Second Embodiment)
FIGS. 16A and 16B are diagrams showing a configuration of a complementary MISFET according to the second embodiment, in which FIG. 16A is a cross-sectional view, FIG. 16B is a top view, and a cross-section along the line AA ′ in the top view is ( It is shown in a). In the second embodiment, the source / drain regions formed by impurity implantation in the first embodiment are formed into metal source / drain regions by silicidation and germanization. 16A is the same as FIG. 1A because it is a cross-section cut through the channel region, but the portions 5 _S , 5 _D , 6 _S , and 6 _D in FIG. 16B are different. The other parts are the same as those in the first embodiment, so the same numbers are assigned and detailed explanations are omitted.

次に、第２の実施形態に係る半導体素子の製造方法を説明する。第１の実施形態における図２〜６の工程を、第１の実施形態と同様に実施する。図７のソース・ドレイン領域の窓開け工程は、ここでは行なわず、図８〜１２の工程を進める。続く図１３の工程において、シリコン領域５とゲルマニウム領域６双方のソース・ドレイン領域を開口する窓（シリコン領域の窓は不図示）をドライエッチングで開口する。 Next, a method for manufacturing a semiconductor element according to the second embodiment will be described. The process of FIGS. 2-6 in 1st Embodiment is implemented similarly to 1st Embodiment. The window opening process of the source / drain region of FIG. 7 is not performed here, and the processes of FIGS. In the subsequent step of FIG. 13, a window for opening the source / drain regions of both the silicon region 5 and the germanium region 6 (the window of the silicon region is not shown) is opened by dry etching.

次に、上記の窓にスパッタ法でＮｉを堆積し、シリサイデーションを行うことにより、ｎチャネルＭＩＳ領域のソース・ドレイン領域５_S、５_DをＮｉＳｉｘ（１＜ｘ＜２）とする。さらに、ｐチャネルＭＩＳ領域は、ジャーマナイデーションにより、ソース・ドレイン領域６_S、６_DをＮｉＧｅ_ｘ（１＜ｘ＜２）とする。以上によりメタルソース・ドレイン領域が形成される。シリサイデーション或いはジャーマナイデーションの温度は、３５０℃から４００℃程度とする。 Next, Ni is deposited on the window by sputtering and silicidation is performed, so that the source / drain regions 5 _S and 5 _D of the n-channel MIS region are NiSix (1 <x <2). Further, in the p-channel MIS region, the source / drain regions 6 _S and 6 _D are set to NiGe _x (1 <x <2) by germanization. Thus, metal source / drain regions are formed. The temperature of silicidation or germanization is about 350 to 400 ° C.

その後は、保護膜１４を除去し、第１の実施形態における図１５以降の工程を、同様に実施することにより、図１６に示す半導体装置を得る。 After that, the protective film 14 is removed, and the steps after FIG. 15 in the first embodiment are similarly performed to obtain the semiconductor device shown in FIG.

以上、第２の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。 As described above, the second embodiment also realizes a complementary MISFET in which channels having uniaxial strain in the optimum current direction are formed on the same (110) substrate in both the n-type and p-type regions.

(第３の実施形態)
図１７は、第３の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、図１７（ｂ）のＡ−Ａ´線に沿った断面図が図１７（ａ）になる。図中２２，２３が長方形の細状シリコン領域で、２２_C 、２３_C がチャネル領域、２２_S、２３_S、２２_D、２３_Dがソース・ドレイン領域、２５はゲート絶縁膜、２６はゲート電極である。 (Third embodiment)
FIGS. 17A and 17B are diagrams showing a configuration of a complementary MISFET according to the third embodiment, where FIG. 17A is a cross-sectional view, FIG. 17B is a top view, and taken along the line AA ′ of FIG. A sectional view is shown in FIG. In the figure, 22 and 23 are rectangular thin silicon regions, 22 _C and 23 _C are channel regions, 22 _S , 23 _S , 22 _D and 23 _D are source / drain regions, 25 is a gate insulating film, and 26 is a gate electrode. It is.

但し、図１７（ｂ）では、図の煩雑化を避けるために、図１７（ａ）に表示されている絶縁膜２５を省いて図示している。実際には、ゲート電極２６の下及び基板全面には絶縁膜２５が形成されている。その他は、第１若しくは第２の実施形態と同様なので、図１若しくは図１６と同一部分には同一番号を付して、詳細な説明は省略する。 However, in FIG. 17B, in order to avoid complication of the drawing, the insulating film 25 displayed in FIG. Actually, an insulating film 25 is formed under the gate electrode 26 and on the entire surface of the substrate. Others are the same as those in the first or second embodiment, and the same parts as those in FIG. 1 or FIG.

第３の実施形態は、第１若しくは第２の実施形態の変形例で、選択成長によるチャネル構造を変化させたものである。即ち、細線状シリコン領域２３の成長中に、成長条件を変えて横方向成長（ＥＬＯ）させ、表面が平面で、且つ一軸ひずみを有するチャネル領域２２_C 、２３_C を作製したものである。横方向成長は、選択性の強い成長条件から選択性の劣る条件へ成長条件を変化させるもので、一般的には、より低温で高圧な条件に成長条件を変化させるとＥＬＯ（epitaxial lateral overgrowth）が可能となる。横方向成長の結果、［−１１０］方向に垂直な細線状シリコン領域２３の断面は、上面が下面より広く、かつ上面が平坦なＴ字型になる。 The third embodiment is a modification of the first or second embodiment, in which the channel structure is changed by selective growth. That is, during the growth of the thin-line silicon region 23, the growth conditions were changed and lateral growth (ELO) was performed to produce channel regions 22 _C and 23 _C having a flat surface and uniaxial strain. Lateral growth changes the growth condition from a condition with strong selectivity to a condition with inferior selectivity. In general, when the growth condition is changed to a lower temperature and a higher pressure condition, ELO (epitaxial lateral overgrowth). Is possible. As a result of the lateral growth, the cross section of the thin silicon region 23 perpendicular to the [−110] direction becomes a T-shape in which the upper surface is wider than the lower surface and the upper surface is flat.

次に、本実施例の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２〜図５の工程を、第１の実施形態と同様に実施する。即ち、図４のレジスト１３を除去して、図５に示すように、窓の部分にｎチャネル用Ｓｉ領域を成長させる。より詳細には、ＣＶＤ等の選択成長法により、線状シリコン領域（６）を（３１１）ファセットや（１１１）ファセットが形成できる条件、例えば６００℃、１Ｐａで成長させる。 Next, a method for manufacturing the complementary MISFET of this example will be described. First, the steps of FIGS. 2 to 5 in the first embodiment are performed in the same manner as in the first embodiment. That is, the resist 13 in FIG. 4 is removed, and an n-channel Si region is grown in the window as shown in FIG. More specifically, the linear silicon region (6) is grown under conditions that can form (311) facets and (111) facets, for example, 600 ° C. and 1 Pa by a selective growth method such as CVD.

次に、図１８に示すように、成長条件を横方向モードに変更し、絶縁膜４の上まで成長させ、平面型のｎチャネルＳｉ領域２２を形成する。より詳細には、ソースガスをモノシランやジシランのみにして、圧力を２０〜１００Ｐａ程度に増加させる。また、ＲＴＣＶＤ（rapid thermal CVD）の場合は、急速に温度を変化することができるので、成長温度を５００〜５５０℃程度に低下させる。 Next, as shown in FIG. 18, the growth condition is changed to the lateral mode, and growth is performed on the insulating film 4 to form a planar n-channel Si region 22. More specifically, the source gas is only monosilane or disilane, and the pressure is increased to about 20 to 100 Pa. In the case of RTCVD (rapid thermal CVD), the temperature can be rapidly changed, so that the growth temperature is lowered to about 500 to 550 ° C.

次に、図１９に示すように、全面にＴＥＯＳやＬＴＯ等による保護膜１４を１００nm程度形成し、ｎ型不純物をチャネルドープする。ドープした不純物の活性化アニールを実施した後、図２０に示すように、ｐチャネル領域形成用の窓を有するレジストマスク２７を形成する。このレジストマスク２７を用いて、図２１に示すように、ＣＤＥやＲＩＥの異方性エッチングで、保護膜１４及びシリコン酸化膜４に窓を開ける。 Next, as shown in FIG. 19, a protective film 14 made of TEOS, LTO or the like is formed on the entire surface to a thickness of about 100 nm, and an n-type impurity is channel-doped. After performing activation annealing of the doped impurity, a resist mask 27 having a window for forming a p-channel region is formed as shown in FIG. Using this resist mask 27, as shown in FIG. 21, a window is opened in the protective film 14 and the silicon oxide film 4 by CDE or RIE anisotropic etching.

次に、レジストマスク２７及び保護膜１４を除去し、図２２に示すように、厚さ数ｎｍの熱酸化膜２８を形成する。続いて、図２３に示すように、ｐチャネル領域をマスクするレジスト２９を形成する。続いて、図２４に示すように、ｎチャネル領域保護用のシリコン窒化膜３０を２０nm形成する。 Next, the resist mask 27 and the protective film 14 are removed, and a thermal oxide film 28 having a thickness of several nm is formed as shown in FIG. Subsequently, as shown in FIG. 23, a resist 29 for masking the p-channel region is formed. Subsequently, as shown in FIG. 24, a silicon nitride film 30 for protecting the n-channel region is formed to a thickness of 20 nm.

次に、図２５に示すように、レジスト２９及びその下の熱酸化膜２８をエッチング等で除去し、ＳＧＯＩ層３を露出させる。続いて、ｎチャネル領域形成時と同様に、選択成長及び横方向成長を利用して、ｐチャネル領域を形成する。 Next, as shown in FIG. 25, the resist 29 and the thermal oxide film 28 under the resist 29 are removed by etching or the like to expose the SGOI layer 3. Subsequently, a p-channel region is formed using selective growth and lateral growth in the same manner as when forming the n-channel region.

より詳細には、選択成長時は、第１の実施形態と同様に、モノゲルマンによるＣＶＤ法で、成長温度３００〜４００℃、成長圧力０．１〜１Ｐａでゲルマニウム領域２３を成長させる。横方向成長に切り替えるときは、圧力を１００〜１０００Ｐａ程度まで増加させる。 More specifically, at the time of selective growth, the germanium region 23 is grown at a growth temperature of 300 to 400 ° C. and a growth pressure of 0.1 to 1 Pa by a CVD method using monogerman as in the first embodiment. When switching to the lateral growth, the pressure is increased to about 100 to 1000 Pa.

ここで、横方向成長により形成される平面上チャネル領域においても、［−１１０］方向の成長が［００１］方向の成長に比べ極端に遅く、下部の選択成長で作製された領域の一軸ひずみは保たれるため、［００１］方向に比べて［−１１０］方向には弾性的にも塑性的にも緩和しにくいという性質をもつ。 Here, even in the planar channel region formed by lateral growth, the growth in the [−110] direction is extremely slow compared to the growth in the [001] direction, and the uniaxial strain in the region formed by the selective growth at the bottom is Therefore, the [−110] direction is less likely to relax both elastically and plastically than the [001] direction.

次に、図２７に示すように、ＴＥＯＳやＬＴＯ等によりｐチャネル用保護膜３１を形成する。ｐチャネルドープ実施後、活性化アニールを行い、保護膜３１、シリコン窒化膜３０、シリコン酸化膜２８をエッチング等で除去する。 Next, as shown in FIG. 27, a p-channel protective film 31 is formed by TEOS, LTO, or the like. After p channel doping, activation annealing is performed, and the protective film 31, the silicon nitride film 30, and the silicon oxide film 28 are removed by etching or the like.

次に、図２９に示すように、ｐ及びｎチャネル領域の接合部分の素子分離絶縁膜（ＳＴＩ）３２を形成し、ｐ及びｎチャネル領域を分離する。その後、この平面型チャネル領域上に酸化、窒化、酸窒化等で、もしくはHigh-k材料等でゲート絶縁膜２５を形成し、ゲート電極２６を形成する。その後、第２の実施形態とシリサイデ−ション及びジャーマナイデーションにより、メタルソース・ドレイン領域２２_S、２２_D、２３_S，２３_Dを形成する。その後、通常のＣＭＩＳ形成行程を実施して、相補型ＭＩＳＦＥＴを形成する。 Next, as shown in FIG. 29, an element isolation insulating film (STI) 32 is formed at the junction between the p and n channel regions, and the p and n channel regions are separated. Thereafter, a gate insulating film 25 is formed on the planar channel region by oxidation, nitridation, oxynitridation, or the like, or a high-k material, and a gate electrode 26 is formed. Thereafter, metal source / drain regions 22 _S , 22 _D , 23 _S , and 23 _D are formed by the second embodiment, silicidation, and germanization. Thereafter, a normal CMIS formation process is performed to form a complementary MISFET.

以上、第３の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。加えて、ソース・ドレイン領域の表面が平坦なので、配線工程等の上層形成が容易になる。 As described above, the third embodiment also realizes a complementary MISFET in which a channel having uniaxial strain in the optimum current direction is formed on the same (110) substrate in both n-type and p-type regions. In addition, since the surface of the source / drain region is flat, it is easy to form an upper layer such as a wiring process.

（第４の実施形態）
図３０は第４の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が図３０（ａ）である。第１の実施形態で示した相補型ＭＩＳＦＥＴにおいて、ＳＧＯＩ層３（Ｇｅ濃度ｘは０≦ｘ≦１）とし、ｐチャネル、ｎチャネルにともにＳＧＯＩ層３より格子定数の大きい化合物半導体でチャネルを形成することにより、更なる移動度向上が期待できる。第４の実施形態はこのような構成を示す。図３０において、４４がｎチャネル化合物半導体領域、４５がｐチャネル化合物半導体領域、４３．４４がゲート絶縁膜、４５がゲート電極である。その他は、第１の実施形態と同じなので、同一箇所には同一番号を付して、重複する説明を省略する。 (Fourth embodiment)
FIGS. 30A and 30B are diagrams showing the configuration of a complementary MISFET according to the fourth embodiment, where FIG. 30A is a cross-sectional view, FIG. 30B is a top view, and FIG. (A). In the complementary MISFET shown in the first embodiment, the SGOI layer 3 (Ge concentration x is 0 ≦ x ≦ 1) is formed, and both the p channel and the n channel are formed of a compound semiconductor having a larger lattice constant than the SGOI layer 3. By doing so, further improvement in mobility can be expected. The fourth embodiment shows such a configuration. In FIG. 30, 44 is an n-channel compound semiconductor region, 45 is a p-channel compound semiconductor region, 43.44 is a gate insulating film, and 45 is a gate electrode. Others are the same as those in the first embodiment, so the same portions are denoted by the same reference numerals and redundant description is omitted.

化合物半導体として、本実施形態ではインジウム・アンチモン（ＩｎＳｂ）を使用するが、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＡｌＡｓや、それらの３元系であるＡｌＧａＡｓ、ＩｎＡｌＡｓ等を使用することもできる。化合物半導体領域に、一軸圧縮性のひずみ印加することにより、正孔移動度の向上、つまり高移動度pチャネルが形成可能となり、それとは別に等方緩和領域を形成することにより、電子移動度の向上、即ち高移動度nチャネルが形成可能となる。 As the compound semiconductor, indium antimony (InSb) is used in the present embodiment, but GaAs, InP, InAs, AlAs, and their ternary system AlGaAs, InAlAs, or the like can also be used. By applying uniaxial compressive strain to the compound semiconductor region, hole mobility can be improved, that is, a high mobility p-channel can be formed, and by forming an isotropic relaxation region separately, electron mobility can be reduced. Improvement, that is, a high mobility n-channel can be formed.

なお、格子定数の大小関係については、凡そ次式に示すとおりである。
Ｓｉ＜Ｇｅ〜ＧａＡｓ＜（ＡｌＡｓ、ＩｎＳｂ、ＩｎＰ、ＩｎＡｓ）
したがって、ＳＧＯＩ層３より格子定数の大きいIII−Ｖ属化合物をチャネルに用いることにより、材料そのものの特性として移動度向上が可能になるだけでなく、pチャネルの移動度向上に充分な歪を印加することができる。 The magnitude relationship between the lattice constants is as shown in the following equation.
Si <Ge to GaAs <(AlAs, InSb, InP, InAs)
Therefore, by using a III-V group compound having a larger lattice constant than the SGOI layer 3 for the channel, not only the mobility can be improved as a characteristic of the material itself, but also a sufficient strain is applied to improve the mobility of the p-channel. can do.

次に、本実施形態の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ（１１０）基板上にシリコン酸化膜４を形成する。続いて、図３１に示すように、ｎチャネル用半導体領域を形成するための窓４６と、ｐチャンネル半導体領域用窓４７を有するレジストマスク４８を、シリコン酸化膜４上に形成する。 Next, a method for manufacturing the complementary MISFET of this embodiment will be described. First, as in FIG. 2 in the first embodiment, a silicon oxide film 4 is formed on an SGOI (110) substrate. Subsequently, as shown in FIG. 31, a resist mask 48 having a window 46 for forming an n-channel semiconductor region and a p-channel semiconductor region window 47 is formed on the silicon oxide film 4.

ここで、ｎチャネル領域の窓４６には、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形の窓を形成し、ｐチャネル領域用の窓４７には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。アスペクト比については、ｎチャネル領域の窓４６に比して、ｐチャネル領域用の窓４７がより大きくなる。 Here, for example, a rectangular or square window having a short side of 50 nm and an aspect ratio of about 1 to 2 is formed in the window 46 of the n-channel region, and the window 47 for the p-channel region is the first embodiment. Similarly to the above, a rectangle which is long in the [−110] direction and short in the [001] direction, for example, a window having a short side of 25 nm and a long side of about 125 nm is formed. Regarding the aspect ratio, the window 47 for the p-channel region is larger than the window 46 for the n-channel region.

次に、図３２に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。 Next, as shown in FIG. 32, using the resist mask 48, the silicon oxide film 4 is etched by CDE or RIE anisotropic etching to expose the surface of the SGOI layer 3.

次いで、図３３に示すように、ｐチャネル用の窓４２の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ（metal organic CVD）法で３００〜４００℃、３０００Ｐａ程度の成長条件で成長させる。一方、ｎチャネル用の窓４１には、成長界面での組成変形を有効に活用することにより、等方的に格子緩和させたチャネル領域を、ｐチャネル形成時に同時に選択成長法で形成する。 Next, as shown in FIG. 33, in the region of the p-channel window 42, a channel region having uniaxial compressive strain in the [−110] direction, which is the current direction, is 300 to 400 by MOCVD (metal organic CVD). The growth is performed at a growth condition of about 3000 Pa at 3000C. On the other hand, in the n-channel window 41, a channel region that is lattice-relaxed isotropically is formed by the selective growth method simultaneously with the formation of the p-channel by effectively utilizing the composition deformation at the growth interface.

上記の両チャネル領域の形成において、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、チャネルドーピング、活性化アニールを実施する。 In the formation of both channel regions, facets are formed on the (311) plane and the (111) plane by depositing films under highly selective growth conditions, i.e., conditions under which source molecules easily move on the substrate. At this time, a uniaxial compressive strain channel region is formed in the p-type region. Thereafter, channel doping and activation annealing are performed.

次に、図３４に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ₂、ＬａＡｌＯ、ＺｒＯ₂、Ｌａ₂Ｈｆ₂Ｏ₇、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。 Next, as shown in FIG. 34, an insulating film 43 such as a deposited silicon oxide film, a deposited silicon oxynitride film, a high-k material such as HfSiON, HfO ₂ , LaAlO, ZrO ₂ , La ₂ Hf ₂ O ₇ , or ZrSiON. , 44 are formed.

その後、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成する。さらに、Ｎｉ，Ｐｔ，Ａｕ，ＡｕＧｅ，Ｔｉ等を、ソース・ドレイン領域上に堆積し熱反応させることにより、化合物チャネル領域４１_C，４２_Cに対してオーミック特性を示すアロイメタルによりソース・ドレイン領域４１_s、４１_D、４２_S、４２_Dを形成する。このようにして、図３０に示す相補型ＭＩＳＦＥＴを得る。 Thereafter, a metal gate electrode 45 such as TiN or TaC is formed. Further, Ni, Pt, Au, AuGe, Ti and the like are deposited on the source / drain regions and thermally reacted, so that the source / drain regions are made of alloy metal having ohmic characteristics with respect to the compound channel regions 41 _C and 42 _C. 41 _s , 41 _D , 42 _S , 42 _D are formed. In this way, the complementary MISFET shown in FIG. 30 is obtained.

以上、第４の実施形態においては、化合物半導体を使用することにより、ｐ型領域においては、最適電流方向に一軸ひずみを有するチャネルが、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｐ型、ｎ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。 As described above, in the fourth embodiment, by using a compound semiconductor, a channel having uniaxial strain in the optimum current direction is formed in the p-type region, and a channel in which strain is isotropically relaxed in the n-type region. Thus, a complementary MISFET having a channel with high mobility for both p-type and n-type is realized.

（第５の実施形態）
第５の実施形態は、ＳＧＯＩ層３のＧｅ濃度ｘを０≦ｘ≦０．９０とし、ｐチャネル半導体領域がＧｅで形成されるのを除けば、第４の実施形態と構成は同じであり、製造法が異なる。第４の実施形態では、ｐチャネル半導体領域とｎチャネル半導体領域を同時に選択成長させたが、第５の実施形態では、ｐチャネル半導体領域を先作りし、ｎチャネル半導体領域は後から形成する。完成品の構造は第４の実施形態と同じなので、図３０を援用し、構造の詳細な説明を省略する。 (Fifth embodiment)
The configuration of the fifth embodiment is the same as that of the fourth embodiment except that the Ge concentration x of the SGOI layer 3 is 0 ≦ x ≦ 0.90 and the p-channel semiconductor region is formed of Ge. The manufacturing method is different. In the fourth embodiment, the p-channel semiconductor region and the n-channel semiconductor region are selectively grown at the same time. In the fifth embodiment, the p-channel semiconductor region is formed first, and the n-channel semiconductor region is formed later. Since the structure of the finished product is the same as that of the fourth embodiment, FIG. 30 is used and detailed description of the structure is omitted.

次に、本実施形態の作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ基板上にシリコン酸化膜４を形成する。続いて、図３５に示すように、ｐチャンネル半導体領域用窓４９を有するレジストマスク５０を、シリコン酸化膜４上に形成する。 Next, a manufacturing method of this embodiment will be described. First, as in FIG. 2 in the first embodiment, a silicon oxide film 4 is formed on the SGOI substrate. Subsequently, as shown in FIG. 35, a resist mask 50 having a p-channel semiconductor region window 49 is formed on the silicon oxide film 4.

ここで、ｐチャネル領域用の窓４９には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。 Here, the p-channel region window 49 is a rectangle that is long in the [−110] direction and short in the [001] direction, for example, a short side of 25 nm and a long side of about 125 nm, as in the first embodiment. Form.

次に、図３６に示すように、レジストマスク５０を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。 Next, as shown in FIG. 36, using the resist mask 50, the silicon oxide film 4 is etched by CDE or RIE anisotropic etching to expose the surface of the SGOI layer 3.

次いで、図３７に示すように、ｐチャネル様の窓４９の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ法で３００〜４００℃、１Ｐａ程度の成長条件で成長させる。この時、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、以下に示すようにチャネルドーピング、活性化アニールを実施する。 Next, as shown in FIG. 37, in the region of the p-channel-like window 49, a channel region having a uniaxial compressive strain in the [−110] direction, which is the current direction, is about 300 to 400 ° C. and about 1 Pa by MOCVD. Grow under growth conditions. At this time, since the film is formed under a highly selective growth condition, that is, a condition in which the source molecules easily move on the substrate, facets are formed on the (311) plane and the (111) plane. At this time, a uniaxial compressive strain channel region is formed in the p-type region. Thereafter, channel doping and activation annealing are performed as described below.

図３８に示すように、全面にＴＥＯＳまたはＬＴＯによる保護膜１４を堆積し、その上にｐチャネルイオン注入用窓５１を有するレジストマスク５２を形成する。次いで、レジストマスク５２を用いて、不純物濃度１×１０¹⁵／ｃｍ³程度でｐチャネルイオン注入を行う。 As shown in FIG. 38, a protective film 14 made of TEOS or LTO is deposited on the entire surface, and a resist mask 52 having a p-channel ion implantation window 51 is formed thereon. Next, using the resist mask 52, p-channel ion implantation is performed with an impurity concentration of about 1 × 10 ¹⁵ / cm ³ .

次に、図３９に示すように、ソース領域用窓５３、ドレイン領域用窓５４を有するレジストマスク５５を形成する。レジストマスク５５を用いて、ソース・ドレイン領域形成のためのイオン注入を不純物濃度１×１０²⁰／ｃｍ³程度で行う。その後、レジスト５５を剥離し、４００℃、１０分程度の活性化アニールを行う。 Next, as shown in FIG. 39, a resist mask 55 having a source region window 53 and a drain region window 54 is formed. Using the resist mask 55, ion implantation for forming source / drain regions is performed at an impurity concentration of about 1 × 10 ²⁰ / cm ³ . Thereafter, the resist 55 is removed and activation annealing is performed at 400 ° C. for about 10 minutes.

次に、図４０に示すように、ｎチャネル用半導体領域を形成するための窓５７を有するレジストマスク５８を、保護膜１４上に形成する。ｎチャネル領域の窓５７は、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形とする。 Next, as shown in FIG. 40, a resist mask 58 having a window 57 for forming an n-channel semiconductor region is formed on the protective film 14. The window 57 in the n-channel region is, for example, a rectangle or square having a short side of 50 nm and an aspect ratio of about 1 to 2.

次に、図４１に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。 Next, as shown in FIG. 41, using the resist mask 48, the silicon oxide film 4 is etched by CDE or RIE anisotropic etching to expose the surface of the SGOI layer 3.

次いで、図４２に示すように、ｎチャネル用の窓５６に、成長界面での組成変形を有効に活用することで、等方的に格子緩和させたチャネル領域を、ＭＯＣＶＤ法等により３００〜４００℃、３０００Ｐａ程度の成長条件の選択成長法で形成する。このとき、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。 Next, as shown in FIG. 42, the channel region in which the lattice deformation is isotropically relaxed by effectively utilizing the composition deformation at the growth interface in the n-channel window 56 is made 300 to 400 by MOCVD or the like. The film is formed by a selective growth method at a growth condition of about 3000 Pa. At this time, since the film is formed under a growth condition with high selectivity, that is, a condition in which the raw material molecules easily move on the substrate, facets are formed on the (311) plane and the (111) plane.

次に、図４３に示すように、ｎチャネルドーピングのために、ＴＥＯＳ等の保護膜５８を堆積させ、その上からｎ型不純物を不純物濃度１×１０¹⁵／ｃｍ³程度で注入し、活性化アニールを実施する。活性化アニール後、保護膜５８，１４を剥離して、図４４に示す構造を得る。 Next, as shown in FIG. 43, a protective film 58 such as TEOS is deposited for n-channel doping, and an n-type impurity is implanted from above with an impurity concentration of about 1 × 10 ¹⁵ / cm ^{3 for} activation. Annealing is performed. After activation annealing, the protective films 58 and 14 are peeled off to obtain the structure shown in FIG.

次に、図４５に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ₂、ＬａＡｌＯ、ＺｒＯ₂、Ｌａ₂Ｈｆ₂Ｏ₇、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。 Next, as shown in FIG. 45, an insulating film 43 such as a deposited silicon oxide film, a deposited silicon oxynitride film, a high-k material such as HfSiON, HfO ₂ , LaAlO, ZrO ₂ , La ₂ Hf ₂ O ₇ , or ZrSiON. , 44 are formed.

その後、第４の実施形態と同様に、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成し、化合物チャネル領域４１_C，４２_Cに対しオーミック特性を示すアロイメタルによりソース・ドレイン領域４１_s、４１_D、４２_S、４２_Dを形成して、図３０に示す相補型ＭＩＳＦＥＴを得る。 Thereafter, similarly to the fourth embodiment, a metal gate electrode 45 of TiN, TaC or the like is formed, and source / drain regions 41 _s , 41 _D are formed by alloy metal showing ohmic characteristics with respect to the compound channel regions 41 _C , 42 _C. , 42 _S , 42 _D are formed to obtain the complementary MISFET shown in FIG.

以上、第５の実施形態においては、ｎ型領域に化合物半導体を使用し、ｐ型領域においてはＧｅを使用することにより、最適電流方向に一軸ひずみを有するチャネルが形成され、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｎ型、ｐ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。 As described above, in the fifth embodiment, by using a compound semiconductor in the n-type region and using Ge in the p-type region, a channel having uniaxial strain in the optimum current direction is formed, and in the n-type region, A channel in which the strain is isotropically relaxed is formed, and a complementary MISFET having a channel with high mobility for both n-type and p-type is realized.

以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。 The present invention has been described above through the embodiments. However, the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine the component covering different embodiment suitably.

第１の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。1A and 1B are diagrams illustrating a configuration of a semiconductor device according to a first embodiment, where FIG. 1A is a cross-sectional view, FIG. 1B is a top view, and FIG. 1B is a cross-section taken along line AA ′ in FIG. 第１の実施形態の半導体装置の作製方法を説明する為の断面図。Sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図４に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図１３に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a sectional view of a step following FIG. 14. 第２の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。4A and 4B are diagrams illustrating a configuration of a semiconductor device according to a second embodiment, where FIG. 5A is a cross-sectional view, FIG. 5B is a top view, and FIG. 5B is a cross-section taken along line AA ′ in FIG. 第３の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。4A and 4B are diagrams illustrating a configuration of a semiconductor device according to a third embodiment, where FIG. 5A is a cross-sectional view, FIG. 5B is a top view, and FIG. 5B is a cross-section taken along line AA ′ in FIG. 第３の実施形態の半導体装置の作製方法を説明する為の断面図。Sectional drawing for demonstrating the manufacturing method of the semiconductor device of 3rd Embodiment. 図１８に続く工程の断面図。FIG. 19 is a cross-sectional view of the process following FIG. 18. 図１９に続く工程の断面図。FIG. 20 is a cross-sectional view of the process following FIG. 19. 図２０に続く工程の断面図。FIG. 21 is a cross-sectional view of the process following FIG. 20. 図２１に続く工程の断面図。FIG. 22 is a sectional view of a step following FIG. 21. 図２２に続く工程の断面図。FIG. 23 is a sectional view of a step following FIG. 22; 図２３に続く工程の断面図。FIG. 24 is a sectional view of a step following FIG. 23. 図２４に続く工程の断面図。FIG. 25 is a sectional view of a step following FIG. 24. 図２５に続く工程の断面図。FIG. 26 is a sectional view of a step following FIG. 25. 図２６に続く工程の断面図。FIG. 27 is a sectional view of a step following FIG. 26; 図２７に続く工程の断面図。FIG. 28 is a sectional view of a step following FIG. 27. 図２８に続く工程の断面図。FIG. 29 is a sectional view of a step following FIG. 28. 第４及び第５の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。6A and 6B are diagrams illustrating a configuration of a semiconductor device according to fourth and fifth embodiments, where FIG. 5A is a cross-sectional view, FIG. 5B is a top view, and FIG. 5B is a cross-sectional view taken along line AA ′ in FIG. become. 第４の実施形態の半導体装置の作製方法を説明する為の断面図。Sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment. 図３１に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) of the process following FIG. 31, and a top view (b). 図３２に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図３３に続く工程の断面図（ａ）、及び上面図（ｂ）。Sectional drawing (a) and top view (b) of the process following FIG. 図３４に続く工程の断面図。FIG. 35 is a sectional view of a step following FIG. 34. 図３５に続く工程の断面図（ａ）、及び上面図（ｂ）。A sectional view (a) and a top view (b) of the process following FIG. 図３６に続く工程の断面図（ａ）、及び上面図（ｂ）。FIG. 37 is a cross-sectional view (a) and a top view (b) of the process following FIG. 図３７に続く工程の断面図（ａ）、及び上面図（ｂ）。FIG. 38 is a cross-sectional view (a) and a top view (b) of the process following FIG. 図３８に続く工程の断面図（ａ）、及び上面図（ｂ）。FIG. 39 is a cross-sectional view (a) and a top view (b) of the process following FIG. 図３９に続く工程の断面図。FIG. 40 is a sectional view of a step following FIG. 39. 図４０に続く工程の断面図。FIG. 41 is a sectional view of a step following FIG. 40. 図４１に続く工程の断面図。FIG. 42 is a cross-sectional view of the process following FIG. 41. 図４２に続く工程の断面図。FIG. 43 is a sectional view of a step following FIG. 42. 図４３に続く工程の断面図。FIG. 44 is a cross-sectional view of the process following FIG. 43. 図４４に続く工程の断面図。FIG. 45 is a sectional view of a step following FIG. 44.

符号の説明Explanation of symbols

１…Ｓｉ基板
２、４、２８、３２…ＳｉＯ₂ 膜
３…ＳＧＯＩ層（１１０）
４，１４、２０、５８…保護膜
５、２２、４１…ｎチャネル型素子領域
５c、２２C、４１C …ｎチャネル型素子チャネル領域
５S、２２S、４１S …ｎチャネル型素子ソース領域
５D、２２D、４１D …ｎチャネル型素子ドレイン領域
６、２３、４２…ｐチャネル型素子領域
６c、２３C、４２C …ｐチャネル型素子チャネル領域
６S、２３S、４２S …ｐチャネル型素子ソース領域
６D、２３D、４２D …ｐチャネル型素子ドレイン領域
７，８、２５…ゲート絶縁膜
９、…ゲート電極
１０、１７、１９、４６，４７、４９，５１、５６…開口部
１３、１５，１６、１８、２１、２７、２９、４８、５２，５５、５７…レジスト膜
３０…ＳｉＮ膜 DESCRIPTION OF SYMBOLS 1 ... Si substrate _{2, 4,} 28, 32 ... SiO2 film 3 ... SGOI layer (110)
4, 14, 20, 58 ... protective film 5, 22, 41 ... n-channel element region 5c, 22C, 41C ... n-channel element channel region 5S, 22S, 41S ... n-channel element source region 5D, 22D, 41D ... n-channel element drain region 6, 23, 42 ... p-channel element region 6c, 23C, 42C ... p-channel element channel region 6S, 23S, 42S ... p-channel element source region 6D, 23D, 42D ... p-channel Type element drain region 7, 8, 25 ... Gate insulating film 9, ... Gate electrodes 10, 17, 19, 46, 47, 49, 51, 56 ... Openings 13, 15, 16, 18, 21, 27, 29, 48, 52, 55, 57 ... resist film 30 ... SiN film

Claims

０．２５≦ｘ≦０．９０であるＳｉ_1-xＧｅ_xの（１１０）面を表面に有する半導体基板と、
前記（１１０）面が露出した第１の開口部に選択成長法により形成されたＳｉからなる第１の線状半導体領域と、前記（１１０）面が露出した第２の開口部に選択成長法により形成されたｘ＜ｙ≦１であるＳｉ _1-ｙＧｅ _ｙからなる第２の線状半導体領域と、
前記第１の線状半導体領域に形成されたｎチャネル型ＭＩＳＦＥＴと、前記第２の線状半導体領域に形成されたｐチャネル型ＭＩＳＦＥＴとを具備し、
前記第１及び第２の線状半導体領域は、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域であり、
前記第１及び第２の線状半導体領域の［−１１０］方向に直交する断面は、台形型であり、
夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのチャネル領域は、それぞれ、前記活性領域の［−１１０］方向に、一軸引っ張りひずみおよび一軸圧縮ひずみを有することを特徴とする半導体装置。 A semiconductor substrate having on its surface a Si _1-x Ge _x (110) surface _satisfying 0.25 ≦ x ≦ 0.90 ;
A first linear semiconductor region made of Si formed by a selective growth method in the first opening with the (110) plane exposed, and a selective growth method in the second opening with the (110) plane exposed. A second linear semiconductor region made of Si _1-y Ge _y with x <y ≦ 1 formed by :
An n-channel MISFET formed in the first linear semiconductor region and a p-channel MISFET formed in the second linear semiconductor region ;
It said first and second linear semiconductor region is a [-110] direction [001] direction longer linear, and an active region having a facet (311) or (111) plane,
Cross sections orthogonal to the [−110] direction of the first and second linear semiconductor regions are trapezoidal,
A source region / channel region / drain region or drain region / channel region / source region is formed in the [−110] direction of each active region,
The channel region of the n-channel type MISFET and the p-channel type MISFET has a uniaxial tensile strain and a uniaxial compressive strain in the [−110] direction of the active region, respectively .

０．２５≦ｘ≦０．９０であるＳｉ _1-x Ｇｅ _x の（１１０）面を表面に有する半導体基板と、
前記（１１０）面が露出した第１の開口部に選択成長法により形成されたＳｉからなる第１の線状半導体領域と、前記（１１０）面が露出した第２の開口部に選択成長法により形成されたｘ＜ｙ≦１であるＳｉ _1-ｙＧｅ _ｙからなる第２の線状半導体領域と、
前記第１の線状半導体領域に形成されたｎチャネル型ＭＩＳＦＥＴと、前記第２の線状半導体領域に形成されたｐチャネル型ＭＩＳＦＥＴとを具備し、
前記第１及び第２の線状半導体領域は、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域であり、
夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのチャネル領域は、それぞれ、前記活性領域の［−１１０］方向に、一軸引っ張りひずみおよび一軸圧縮ひずみを有することを特徴とする半導体装置であって、
前記半導体基板上に形成されたシリコン酸化膜に前記第１の開口部及び第２の開口部が形成されており、
前記第１及び第２の線状半導体領域は、前記第１及び第２の開口部に選択成長法により形成されるとともに、前記シリコン酸化膜の上面にまで横方向成長されることにより、前記夫々の活性領域の［−１１０］方向に直交する断面形状は、上面が下面より広い平面のＴ字型となっていることを特徴とする半導体装置。 A semiconductor substrate having on its surface a Si _1-x Ge _x (110) surface _satisfying 0.25 ≦ x ≦ 0.90 ;
A first linear semiconductor region made of Si formed by a selective growth method in the first opening with the (110) plane exposed, and a selective growth method in the second opening with the (110) plane exposed. A second linear semiconductor region made of Si _1-y Ge _y with x <y ≦ 1 formed by :
An n-channel MISFET formed in the first linear semiconductor region and a p-channel MISFET formed in the second linear semiconductor region;
The first and second linear semiconductor regions are active regions having a [−110] direction longer than the [001] direction and having facets of (311) or (111) planes ,
A source region / channel region / drain region or drain region / channel region / source region is formed in the [−110] direction of each active region,
The n-channel MISFET and the p-channel MISFET have channel regions each having a uniaxial tensile strain and a uniaxial compressive strain in the [−110] direction of the active region,
The first opening and the second opening are formed in a silicon oxide film formed on the semiconductor substrate;
Said first and second linear semiconductor region while being formed by selective growth in the first and second openings, by being laterally grown until the upper surface of the silicon oxide film, said respective the cross-sectional shape orthogonal to the [110] direction of the active region, a semi-conductor device you characterized in that the upper surface has a T-shaped wide flat lower surface.