JP2005079277A

JP2005079277A - Field effect transistor

Info

Publication number: JP2005079277A
Application number: JP2003306717A
Authority: JP
Inventors: Junji Koga; 淳二古賀; Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-24

Abstract

<P>PROBLEM TO BE SOLVED: To improve a driving power by lowering the Schottky barrier of the source and drain by improving the channel region. <P>SOLUTION: The field effect transistor comprises a semiconductor layer formed by laminating a lattice easing SiGe layer 12 and a distortion Si layer 13 on an insulating layer 11, a gate electrode 15 formed on the distortion Si layer 13 via a gate insulating film 14, and source drain 16, 17 formed on the insulating film 11 to sandwich the channel region just under a gate electrode of the semiconductor layer. The source drain 16, 17 form the Schottky junction for the semiconductor layer until the part reaching the insulating film 11 from the part just under the gate of the semiconductor layer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路を構成する電界効果トランジスタに係わり、特にソース・ドレインにショットキー接合を利用した電界効果トランジスタに関する。 The present invention relates to a field effect transistor constituting a semiconductor integrated circuit, and more particularly to a field effect transistor using a Schottky junction for a source and a drain.

シリコン超集積回路の高機能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理はスケーリングであり、これまで微細化により素子性能の向上を進めてきた。ところが、今後は微細化の限界が指摘されており、特に浅い接合形成は深刻で、国際半導体ロードマップによると６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていない状況である。 In order to increase the functionality of silicon super-integrated circuits, it is essential to improve the performance of field effect transistors that are constituent elements thereof. The guiding principle for improving the performance of devices is scaling, and so far, device performance has been improved by miniaturization. However, the limits of miniaturization have been pointed out in the future, and the formation of shallow junctions is particularly serious, and according to the international semiconductor roadmap, the solution for the 10 nm to 20 nm junction (drain extension portion) of the 65 nm generation has not been seen. .

近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にするＭＯＳＦＥＴが提案されている（例えば非特許文献１参照）。この文献１では、金属でソース・ドレイン部の電極を形成するので、不純物の拡散は利用せず、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので寄生抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
しかしながら、この種の電界効果トランジスタにあっては次のような問題があった。即ち、ショットキー接合をソース・ドレインに有するＭＯＳＦＥＴは、ソース端部に比較的大きなショットキー障壁が存在するため、電流駆動力の点で従来のＭＯＳＦＥＴに劣っているのが現状である。電流駆動力の向上にはショットキー障壁の低減が必須であるが、最適なメタル材料は見つかっておらず、特にｎ型ＭＯＳＦＥＴに関してこの問題は顕著である。
J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620. In recent years, MOSFETs having source / drain Schottky junctions instead of conventional pn junctions have been proposed (see Non-Patent Document 1, for example). In Document 1, since the source / drain electrodes are formed of metal, impurity diffusion is not used, and an extremely shallow junction is possible. In addition, since the resistance of the metal itself is extremely low, it has various advantages such as a reduction in parasitic resistance, an ion implantation process can be omitted, and the process can be simplified, and is expected as a next-generation field effect transistor.
However, this type of field effect transistor has the following problems. That is, a MOSFET having a Schottky junction at the source / drain has a relatively large Schottky barrier at the source end, and is currently inferior to a conventional MOSFET in terms of current driving capability. Although reduction of the Schottky barrier is indispensable for improving the current driving force, an optimal metal material has not been found, and this problem is particularly remarkable with respect to the n-type MOSFET.
JR Tucker et al, Appl. Phys. Lett., Vol. 65, no. 5, August 1994, pp. 618-620.

このように従来、ショットキー接合をソース・ドレインに有するＭＯＳＦＥＴは、浅い接合の限界を打破する非常に有望なトランジスタ構造であるが、ソース端部にショットキー障壁が存在するため、電流駆動力の点で従来ＭＯＳＦＥＴよりも劣ってしまう問題がある。 As described above, a MOSFET having a Schottky junction at its source / drain has a very promising transistor structure that breaks the limit of a shallow junction. However, since a Schottky barrier exists at the source end, There exists a problem which is inferior to conventional MOSFET by the point.

本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインのショットキー接合を用いながら電流駆動力の向上をはかり得る電界効果トランジスタを提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a field effect transistor capable of improving current driving capability while using a source-drain Schottky junction. .

上記課題を解決するために本発明は、次のような構成を採用している。 In order to solve the above problems, the present invention adopts the following configuration.

即ち本発明は、絶縁層上に形成された、少なくとも表面部に格子歪みを有する半導体層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層のゲート電極直下のチャネル領域を挟むように前記絶縁層上に形成されたソース・ドレインとを具備した電界効果トランジスタであって、前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする。 That is, the present invention relates to a semiconductor layer formed on an insulating layer and having a lattice strain at least on a surface portion, a gate electrode formed on the semiconductor layer via a gate insulating film, and a portion immediately below the gate electrode of the semiconductor layer. A field effect transistor having a source / drain formed on the insulating layer so as to sandwich a channel region of the semiconductor layer, wherein at least one of the source / drain is insulated from a portion of the semiconductor layer immediately below the gate. A Schottky junction is formed to the semiconductor layer up to the layer.

ここで、本発明の望ましい実施態様としては次のものがあげられる。 Here, preferred embodiments of the present invention include the following.

(1) 半導体層は、格子緩和ＳｉＧｅ層上に歪みＳｉが形成されたものであること。 (1) The semiconductor layer is one in which strained Si is formed on a lattice-relaxed SiGe layer.

(2) ソース・ドレインの少なくとも一方は、金属若しくは金属シリサイド、又は金属とＳｉとＧｅの化合物であること。 (2) At least one of the source and the drain is a metal, a metal silicide, or a compound of a metal, Si, and Ge.

(3) 絶縁層は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。 (3) The insulating layer is a stressed deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen, and a lattice is formed on the semiconductor layer formed on the deposited film. It must give distortion.

(4) ゲート絶縁膜は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。 (4) The gate insulating film is a stressed deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen, and is formed on the semiconductor layer formed on the deposited film. It must give lattice distortion.

(5) 半導体層は、ｐ型不純物が添加されたもので、ｎＭＯＳ形成基板であること。 (5) The semiconductor layer is an nMOS formation substrate to which p-type impurities are added.

(6) ソース・ドレインの上面は、半導体層の上面と同じ高さに形成されていること。 (6) The top surfaces of the source / drain are formed at the same height as the top surface of the semiconductor layer.

(7) ショットキー接合は、ゲート電極直下においてゲート電極の端部より僅かにゲート電極の内側に入り込んでいること。 (7) The Schottky junction should be slightly inside the gate electrode immediately below the end of the gate electrode immediately below the gate electrode.

(8) ショットキー接合面は、絶縁層側に対し表面側がゲート電極側に傾いていること。 (8) The Schottky junction surface must be inclined to the gate electrode side on the surface side with respect to the insulating layer side.

また本発明は、ショットキー接合を利用した電界効果トランジスタにおいて、絶縁層上に形成された、格子緩和ＳｉＧｅ層上に歪みＳｉ層を形成してなるｎＭＯＳ形成用の第１の半導体層と、前記絶縁層上に前記第１の半導体層と離間して形成された、Ｇｅを含む材料からなるｐＭＯＳ形成用の第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、前記絶縁層上に前記第１の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第１のソース・ドレインと、前記絶縁層上に前記第２の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第２のソース・ドレインと、を具備してなることを特徴とする。 The present invention also provides a field effect transistor using a Schottky junction, a first semiconductor layer for forming an nMOS formed by forming a strained Si layer on a lattice-relaxed SiGe layer formed on an insulating layer, A second semiconductor layer for forming a pMOS made of a material containing Ge, formed on the insulating layer and spaced apart from the first semiconductor layer, and formed on the first semiconductor layer via a gate insulating film A first gate electrode formed, a second gate electrode formed on the second semiconductor layer with a gate insulating film interposed therebetween, and a channel immediately below the gate electrode of the first semiconductor layer on the insulating layer A first source / drain formed so as to sandwich the region and forming a Schottky junction with the semiconductor layer, and a channel region directly below the gate electrode of the second semiconductor layer on the insulating layer. Shaped to pinch It is, and is characterized by comprising anda second source-drain formed so as to form the semiconductor layer and the Schottky junction.

ここで、第２の半導体層はＳｉＧｅ又はＧｅであり、第１のソース・ドレインはＥｒシリサイド、又はＥｒとＳｉとＧｅの化合物であり、前記第２のソース・ドレインはＰｔとＳｉとＧｅの化合物、又はジャーマナイドであることが望ましい。 Here, the second semiconductor layer is SiGe or Ge, the first source / drain is Er silicide or a compound of Er, Si, and Ge, and the second source / drain is made of Pt, Si, and Ge. Preferably it is a compound or germanide.

本発明によれば、チャネル部の半導体層に歪みを内包させることにより、従来のショットキーＭＯＳＦＥＴに比べて、同じ金属材料を用いても低いショットキー障壁が実現可能となり、駆動力の向上をはかることができる。従って、次世代の浅接合素子として、ソース・ドレインにショットキー接合を有する高速の微細ＣＭＯＳトランジスタを実現することが可能となる。 According to the present invention, by incorporating strain in the semiconductor layer of the channel portion, a low Schottky barrier can be realized even when the same metal material is used as compared with the conventional Schottky MOSFET, and driving force is improved. be able to. Therefore, a high-speed fine CMOS transistor having a Schottky junction in the source / drain can be realized as a next generation shallow junction element.

以下、本発明の詳細を図示の実施形態によって説明する。 The details of the present invention will be described below with reference to the illustrated embodiments.

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view showing the element structure of a field effect transistor according to the first embodiment of the present invention.

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜１１が埋め込まれ、Ｓｉ酸化膜１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。ｎＭＯＳのチャネルとなる半導体層は、格子歪みが緩和されたシリコン・ゲルマニウム（ＳｉＧｅ）層１２と、その上に形成されたＳｉ層１３で構成され、厳密にはＳｉ層１３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層１３は格子歪みを内包している。歪みＳｉ層１３の上には、ゲート絶縁層１４を介してゲート電極１５が形成されている。一方、半導体層の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７になる金属層とチャネルになる歪みＳｉ層１３との界面には、金属／半導体接合、即ちショットキー接合が形成されている。 It has a so-called SOI structure in which a Si oxide film 11 is embedded in a p-type Si substrate (not shown) and a semiconductor layer serving as a transistor channel is formed on the Si oxide film 11. A semiconductor layer serving as an nMOS channel is composed of a silicon-germanium (SiGe) layer 12 in which lattice distortion is relaxed, and an Si layer 13 formed thereon. Strictly speaking, the Si layer 13 serves as a transistor channel. . Furthermore, the Si layer 13 includes lattice distortion due to lattice matching. A gate electrode 15 is formed on the strained Si layer 13 via a gate insulating layer 14. On the other hand, metal layers serving as source / drains 16 and 17 are formed at both ends of the semiconductor layer. A metal / semiconductor junction, that is, a Schottky junction is formed at the interface between the metal layer serving as the source / drain 16 and 17 and the strained Si layer 13 serving as the channel.

ソース・ドレイン１６，１７となる金属層は、Ａｇ，Ａｌ，Ａｕ，Ｃｒ，Ｃｕ，Ｈｆ，Ｍｇ，Ｍｏ，Ｎｉ，Ｐｂ，Ｐｄ，Ｐｔ，Ｔｉ，Ｗといった単体金属でも良いし、ＣｏＳｉ，ＣｒＳｉ，ＨｆＳｉ，ＩｒＳｉ，ＭｎＳｉ，ＭｏＳｉ，ＮｉＳｉ，ＰｄＳｉ，ＰｔＳｉ，ＲｈＳｉ，ＴａＳｉ，ＴｉＳｉ，ＷＳｉ，ＺｒＳｉ，ＥｒＳｉ等のＳｉ金属化合物（シリサイド）でも構わない。さらに、金属とＳｉとＧｅの化合物であっても構わない。シリサイドの成分比を含め、必要に応じて適宜、最良の材料を選択することができる。 The metal layer to be the source / drain 16 and 17 may be a single metal such as Ag, Al, Au, Cr, Cu, Hf, Mg, Mo, Ni, Pb, Pd, Pt, Ti, W, or CoSi, CrSi, Si metal compounds (silicides) such as HfSi, IrSi, MnSi, MoSi, NiSi, PdSi, PtSi, RhSi, TaSi, TiSi, WSi, ZrSi, and ErSi may be used. Furthermore, a compound of metal, Si, and Ge may be used. The best material can be selected as appropriate, including the component ratio of silicide.

ゲート電極１５は、多結晶Ｓｉの他、金属ゲートでも構わない。トランジスタのしきい値設計等を考慮し、最良の材料を選択することができる。ゲート絶縁層１４は、Ｓｉ酸化膜の他、高誘電率の絶縁層でも構わない。例えば、Ｓｉ₃Ｎ₄，Ａｌ₂Ｏ₃，Ｔａ₂Ｏ₅，ＴｉＯ₂，Ｌａ₂Ｏ₅，ＣｅＯ₂，ＺｒＯ₂，ＨｆＯ₂，ＳｒＴｉＯ₃，Ｐｒ₂Ｏ₃等がある。また、ＺｒシリケートやＨｆシリケートのように、Ｓｉ酸化物に金属イオンを混ぜた材料も有効である。トランジスタの世代を考慮し、最良の材料を選択することができる。 The gate electrode 15 may be a metal gate in addition to polycrystalline Si. The best material can be selected in consideration of transistor threshold design and the like. The gate insulating layer 14 may be an insulating layer having a high dielectric constant in addition to the Si oxide film. For example, there are Si ₃ N ₄ , Al ₂ O ₃ , Ta ₂ O ₅ , TiO ₂ , La ₂ O ₅ , CeO ₂ , ZrO ₂ , HfO ₂ , SrTiO ₃ , Pr ₂ O _{3 and the} like. Further, a material obtained by mixing metal ions with Si oxide, such as Zr silicate and Hf silicate, is also effective. The best material can be selected in consideration of the transistor generation.

図２は、図１に示す電界効果トランジスタの効果を説明するための概念図であり、（ａ）は通常のＳｉと歪みＳｉにおけるバンド構造を示し、（ｂ）（ｃ）はショットキー障壁を示している。 2A and 2B are conceptual diagrams for explaining the effect of the field effect transistor shown in FIG. 1. FIG. 2A shows a band structure in normal Si and strained Si, and FIGS. 2B and 2C show Schottky barriers. Show.

良く知られているように、Ｓｉはバンド構造を有しており、図では価電子帯の端をＥｖ、伝導帯の端をＥｃと表記している。バンド構造は歪みにより変調を受ける。ＳｉＧｅ上に成長されたＳｉ層では、格子歪みを内包する場合、価電子帯，伝導帯ともエネルギー的に低くなるが、低下量は伝導帯の方が顕著である。真空準位と伝導帯Ｅｃのエネルギー差を半導体の電子親和力と定義するので、歪みによりＳｉの電子親和力が増加することと同義となる。 As is well known, Si has a band structure, and in the figure, the end of the valence band is expressed as Ev, and the end of the conduction band is expressed as Ec. The band structure is modulated by distortion. In the Si layer grown on SiGe, when the lattice strain is included, both the valence band and the conduction band are energetically lower, but the amount of decrease is more remarkable in the conduction band. Since the energy difference between the vacuum level and the conduction band Ec is defined as the electron affinity of the semiconductor, it is synonymous with an increase in the electron affinity of Si due to strain.

一方、ショットキー障壁は金属の仕事関数と半導体の電子親和力の差で定義される。通常のＳｉの場合、図ではショットキー障壁をφｂと表記している。一方、歪みＳｉの場合、伝導帯がΔＥｃだけ低下するので、電子親和力がΔＥｃだけ増加する。その結果、同じ金属を用いた場合でも、歪みＳｉでのショットキー障壁ψｂはφｂ−ΔＥｃとなり、ΔＥｃ分だけ減少する。このことは電子に対するショットキー障壁が低くなることを意味し、その分だけ電流駆動力の増大が期待できる。歪みＳｉの歪み量は、下地のＳｉＧｅ層のＧｅ濃度で決まる。Ｇｅ濃度を３０％にすることで、伝導帯は約０．２ｅＶ下がる。これは、電子に対してショットキー障壁を０．２ｅＶ下げることに相当する。Ｇｅ濃度を適宜調整することにより、ショットキー障壁を所望の値にチューニングすることができる。 On the other hand, the Schottky barrier is defined by the difference between the work function of a metal and the electron affinity of a semiconductor. In the case of normal Si, the Schottky barrier is expressed as φb in the figure. On the other hand, in the case of strained Si, the conduction band decreases by ΔEc, so that the electron affinity increases by ΔEc. As a result, even when the same metal is used, the Schottky barrier ψb in the strained Si becomes φb−ΔEc, which is reduced by ΔEc. This means that the Schottky barrier against electrons is lowered, and an increase in current driving force can be expected. The strain amount of strained Si is determined by the Ge concentration of the underlying SiGe layer. By setting the Ge concentration to 30%, the conduction band decreases by about 0.2 eV. This corresponds to lowering the Schottky barrier by 0.2 eV with respect to electrons. By appropriately adjusting the Ge concentration, the Schottky barrier can be tuned to a desired value.

図３は、図１に示す電界効果トランジスタの効果を説明するためのシミュレーション計算結果である。 FIG. 3 is a simulation calculation result for explaining the effect of the field effect transistor shown in FIG.

ソース・ドレイン部の金属をＥｒシリサイドとし、φｂ＝０．３ｅＶとした。一方、下地ＳｉＧｅのＧｅ濃度を３０％とした歪みＳｉでは、ψｂ＝φｂ−ΔＥｃ＝０．１ｅＶとなる。図３は、ゲート長を０．１ミクロンとして、従来技術（通常のＳｉ）と本実施形態（歪みＳｉ）のゲート電圧−ドレイン電流特性をシミュレーション計算し、比較したものである。本実施形態では、ゲート電圧１Ｖにおいて、従来技術よりも１桁高いドレイン電流が得られており、高駆動電流の実現に向けて本実施形態が極めて有効であることが示された。 The source / drain metal was Er silicide, and φb = 0.3 eV. On the other hand, for strained Si in which the Ge concentration of the underlying SiGe is 30%, ψb = φb−ΔEc = 0.1 eV. FIG. 3 is a simulation comparison of the gate voltage-drain current characteristics of the prior art (normal Si) and the present embodiment (strained Si) with a gate length of 0.1 microns. In the present embodiment, a drain current that is an order of magnitude higher than that of the prior art is obtained at a gate voltage of 1 V, and it has been shown that this embodiment is extremely effective for realizing a high driving current.

図４は、本実施形態における電界効果トランジスタの製造方法を説明するための工程断面図である。 FIG. 4 is a process cross-sectional view for explaining the method of manufacturing the field effect transistor in the present embodiment.

まず、図４（ａ）に示すように、ｐ型Ｓｉ基板（図示せず）上にＳｉ酸化膜（埋め込み絶縁層）１１が埋め込まれ、その上に厚さ５ｎｍのＳｉＧｅ層１２を結晶化したＳＯＩ基板を準備する。ここで、ＳｉＧｅ層１２は格子歪みが十分に緩和されている。このような基板は、ｐ型Ｓｉ基板にＳｉＧｅ層１２をエピタキシャル成長で堆積した後に、酸素イオン注入とアニールで基板とＳｉＧｅ層間にＳｉ酸化膜１１を形成する、いわゆるＳＩＭＯＸ法を使って実現することができる。また、表面を酸化した基板と、表面にＳｉＧｅ層をエピタキシャル成長で堆積した基板を貼り合わせることでも実現できる。 First, as shown in FIG. 4A, a Si oxide film (buried insulating layer) 11 is buried on a p-type Si substrate (not shown), and a SiGe layer 12 having a thickness of 5 nm is crystallized thereon. An SOI substrate is prepared. Here, the lattice strain of the SiGe layer 12 is sufficiently relaxed. Such a substrate can be realized by using a so-called SIMOX method in which a SiGe layer 12 is epitaxially grown on a p-type Si substrate, and then a Si oxide film 11 is formed between the substrate and the SiGe layer by oxygen ion implantation and annealing. it can. It can also be realized by bonding a substrate having an oxidized surface and a substrate having a SiGe layer deposited on the surface by epitaxial growth.

次いで、図４（ｂ）に示すように、ＳｉＧｅ層１２上にエピタキシャル成長で厚さ５ｎｍのＳｉ層１３を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Ｓｉ層１３に格子歪みを内包させることができる。 Next, as shown in FIG. 4B, a Si layer 13 having a thickness of 5 nm is deposited on the SiGe layer 12 by epitaxial growth. By appropriately adjusting the epitaxial temperature and the growth film thickness, lattice strain can be included in the Si layer 13.

次いで、図４（ｃ）に示すように、歪みＳｉ層１３を酸化してゲート絶縁層１４を形成し、その上にゲート電極１５となる多結晶Ｓｉを堆積する。必要に応じて、砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極１５を加工する。ここで、ゲート長方向の長さは１０〜２０ｎｍとした。 Next, as shown in FIG. 4C, the strained Si layer 13 is oxidized to form a gate insulating layer 14, and polycrystalline Si that becomes the gate electrode 15 is deposited thereon. If necessary, after doping with arsenic or boron, the gate electrode 15 is processed into a desired pattern by combining lithography and etching techniques. Here, the length in the gate length direction was 10 to 20 nm.

次いで、ゲート電極１５の両側の歪みＳｉ層１３上にエルビウム（Ｅｒ）膜を堆積する。そして、このＥｒ膜を下地のＳｉと反応させることで、図４（ｄ）に示すように、ソース・ドレイン１６，１７となる領域にシリサイドを形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう必要に応じて、シリサイド加工前に側壁残し法等を用いてゲート側部に薄い絶縁層を形成することも可能である。 Next, an erbium (Er) film is deposited on the strained Si layer 13 on both sides of the gate electrode 15. Then, by reacting the Er film with the underlying Si, silicide is formed in the regions to be the source / drain 16 and 17 as shown in FIG. Here, if necessary, it is possible to form a thin insulating layer on the side of the gate using a sidewall leaving method or the like before the silicide processing so that the silicide between the gate and the source / drain is not electrically short-circuited. .

このように本実施形態によれば、ソース・ドレインをショットキー接合にしたｎＭＯＳＦＥＴにおいて、チャネルとなるＳｉ層１３に歪みを持たせることにより、ショットキー障壁を低くして電流駆動力の劣化を解消することができる。 As described above, according to the present embodiment, in the nMOSFET having the Schottky junction between the source and the drain, the Si layer 13 serving as the channel is distorted to lower the Schottky barrier and eliminate the deterioration of the current driving capability. can do.

これは、次のように説明される。即ち、格子緩和したＳｉＧｅ層１２上に形成された歪みＳｉチャネルの場合、伝導帯は下がり電子親和力は大きくなる。このため、金属部の仕事関数とＳｉ部の電子親和力の差で決まるショットキー障壁は、Ｓｉに歪みを内包させることで小さくすることができる。例えば、ＳｉＧｅ層１２のＧｅ濃度を３０％にすると、歪みＳｉチャネル伝導帯の低下分はおよそ０．２ｅＶに達する。従って、金属の材料を変えることなく、チャネルのエンジニアリングによってショットキー障壁を容易に低減でき、ショットキー接合をソース／ドレインに有するＭＯＳＦＥＴで高駆動電流が達成可能となる。 This is explained as follows. That is, in the case of a strained Si channel formed on the lattice-relaxed SiGe layer 12, the conduction band is lowered and the electron affinity is increased. For this reason, the Schottky barrier determined by the difference between the work function of the metal part and the electron affinity of the Si part can be reduced by incorporating strain in Si. For example, when the Ge concentration of the SiGe layer 12 is set to 30%, the decrease of the strained Si channel conduction band reaches about 0.2 eV. Therefore, the Schottky barrier can be easily reduced by channel engineering without changing the metal material, and a high drive current can be achieved with a MOSFET having a Schottky junction at the source / drain.

（第２の実施形態）
図５は、本発明の第２の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。 (Second Embodiment)
FIG. 5 is a sectional view showing the element structure of a field effect transistor according to the second embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態が先に説明した第１の実施形態と異なるのは、ソース・ドレイン１６，１７のショットキー接合部分のみである。即ち本実施形態では、ゲート直下の半導体層表面から絶縁層１１に至るショットキー接合が、垂直に形成されるのではなく斜めに形成され、これによりチャネル領域がゲート電極１５側で狭く絶縁層１１側で広くなっている。 This embodiment differs from the first embodiment described above only in the Schottky junction portions of the source / drain 16 and 17. That is, in this embodiment, the Schottky junction from the surface of the semiconductor layer immediately below the gate to the insulating layer 11 is formed not diagonally but obliquely, whereby the channel region is narrow on the gate electrode 15 side and the insulating layer 11 is formed. Wide on the side.

このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、ショットキー接合面を傾斜させているので、ゲート直下のチャネル表面に電界を集中させることができ、これにより電流駆動力のより一層の向上をはかることができる。 With such a configuration, the following effects can be obtained as well as the same effects as those of the first embodiment. That is, since the Schottky junction surface is inclined, the electric field can be concentrated on the channel surface directly under the gate, and thereby the current driving force can be further improved.

（第３の実施形態）
図６は、本発明の第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。 (Third embodiment)
FIG. 6 is a sectional view showing an element structure of a field effect transistor according to the third embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

ｐ型Ｓｉ基板（図示せず）中に応力性の絶縁層２１が埋め込まれ、この絶縁層２１の上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層はＳｉ層１３のみで構成される。Ｓｉ層１３の上には、ゲート絶縁層１４を介してゲート電極１５が形成されている。 A so-called SOI structure is formed in which a stress-resistant insulating layer 21 is embedded in a p-type Si substrate (not shown), and a semiconductor layer serving as a channel of a transistor is formed on the insulating layer 21. The semiconductor layer serving as a channel is composed of only the Si layer 13. A gate electrode 15 is formed on the Si layer 13 via a gate insulating layer 14.

ここで、応力性の絶縁層２１としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切であり、詳細な技術は特開２００３−４５９９６号公報に開示されている。本実施形態では、ＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸素の気相反応にて、６５０℃，１Torrの条件で応力性の絶縁層２１を形成した。このような条件で形成された絶縁層２１は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、僅かにウェハーが上に反り凹状態になる。このため、Ｓｉ層１３の表面に引っ張り応力を与えると考えられる。 Here, as the stress-resistant insulating layer 21, an insulating deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen is appropriate. This is disclosed in Japanese Unexamined Patent Publication No. 2003-45996. In this embodiment, the stress insulating layer 21 is formed under the conditions of 650 ° C. and 1 Torr by a gas phase reaction between TEOS (tetraethoxysilane: Si (OC ₂ H ₅ ) ₄ ) and oxygen. The insulating layer 21 formed under such conditions is in a loosely coupled state at the time of deposition, and shrinks in the thickness direction after film formation, so that the wafer is slightly warped upward and recessed. For this reason, it is considered that a tensile stress is applied to the surface of the Si layer 13.

一方、歪みＳｉ層１３の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７となる金属層と、チャネルとなる歪みＳｉ層１３との界面には金属／半導体接合、即ちショットキー接合が形成されている。 On the other hand, metal layers to be source / drains 16 and 17 are formed at both ends of the strained Si layer 13. A metal / semiconductor junction, that is, a Schottky junction is formed at the interface between the metal layer serving as the source / drain 16 and 17 and the strained Si layer 13 serving as the channel.

このように本実施形態においては、応力性の絶縁層２１の存在によりＳｉ層１３は歪みを内包するため、Ｓｉ層１３はバンド変調を受ける。従って、第１の実施形態と同様に、ショットキー障壁を下げる効果があり、電流駆動力の向上をはかることができる。 As described above, in this embodiment, the Si layer 13 is subjected to band modulation because the Si layer 13 includes strain due to the presence of the stress-resistant insulating layer 21. Therefore, similar to the first embodiment, there is an effect of lowering the Schottky barrier, and the current driving force can be improved.

（第４の実施形態）
図７は、本発明の第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。 (Fourth embodiment)
FIG. 7 is a cross-sectional view showing the element structure of a field effect transistor according to the fourth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層はＳｉ層１３のみで構成される。Ｓｉ層１３の上には、応力性のゲート絶縁層２４を介してゲート電極１５が形成されている。 A so-called SOI structure is formed in which an insulating layer 11 made of a Si oxide film is embedded in a p-type Si substrate (not shown), and a semiconductor layer serving as a channel of a transistor is formed on the insulating layer 11. The semiconductor layer serving as a channel is composed of only the Si layer 13. A gate electrode 15 is formed on the Si layer 13 with a stressed gate insulating layer 24 interposed therebetween.

応力性のゲート絶縁層２４としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切である。本実施形態では、例えばＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸素の気相反応にて６５０℃，１Torrの条件で応力性のゲート絶縁膜２４を形成した。このような条件で形成された堆積膜は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、Ｓｉ層１３に歪みを与えると考えられる。 As the stress gate insulating layer 24, an insulating deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen is suitable. In the present embodiment, for example, the stress gate insulating film 24 is formed under the conditions of 650 ° C. and 1 Torr by a gas phase reaction of TEOS (tetraethoxysilane: Si (OC ₂ H ₅ ) ₄ ) and oxygen. The deposited film formed under such conditions is in a sparse bond state at the time of deposition and shrinks in the thickness direction after film formation, so that it is considered that the Si layer 13 is distorted.

一方、歪みＳｉ層１３の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７となる金属層と、チャネルとなる歪みＳｉ層１３との界面は金属／半導体接合、即ちショットキー接合が形成されている。 On the other hand, metal layers serving as source / drains 16 and 17 are formed at both ends of the strained Si layer 13. A metal / semiconductor junction, that is, a Schottky junction is formed at the interface between the metal layer serving as the source / drain 16 and 17 and the strained Si layer 13 serving as the channel.

このように本実施形態においても、応力性のゲート絶縁層２４の存在によりＳｉ層１３は歪みを内包させることができる。従って、第１の実施形態と同様に、ショットキー障壁を下げることができ、電流駆動力の向上をはかることができる。 Thus, also in this embodiment, the Si layer 13 can contain strain due to the presence of the stress-resistant gate insulating layer 24. Accordingly, as in the first embodiment, the Schottky barrier can be lowered and the current driving capability can be improved.

なお、第３及び第４の実施形態を組み合わせ、Ｓｉ層１３の上下の絶縁膜を共に応力性の堆積膜とすることにより、Ｓｉ層１３により大きな歪みを与えることが可能となる。この場合、ショットキー障壁を更に下げることができ、電流駆動力の更なる向上をはかることが可能となる。 In addition, by combining the third and fourth embodiments and using the insulating films above and below the Si layer 13 as stress-deposited films, it is possible to give a large strain to the Si layer 13. In this case, the Schottky barrier can be further lowered, and the current driving force can be further improved.

（第５の実施形態）
図８は、本発明の第５の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。 (Fifth embodiment)
FIG. 8 is a sectional view showing an element structure of a field effect transistor according to the fifth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層は、格子歪みが緩和されたＳｉＧｅ層１２（３２，４２）とその上に形成されたＳｉ層１３（３３，４３）で構成され、厳密にはＳｉ層１３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層１３は格子歪みを内包している。 A so-called SOI structure is formed in which an insulating layer 11 made of a Si oxide film is embedded in a p-type Si substrate (not shown), and a semiconductor layer serving as a channel of a transistor is formed on the insulating layer 11. The semiconductor layer to be a channel is composed of the SiGe layer 12 (32, 42) with the lattice strain relaxed and the Si layer 13 (33, 43) formed thereon, strictly speaking, the Si layer 13 is the transistor channel. Work as. Furthermore, the Si layer 13 includes lattice distortion due to lattice matching.

ここで、ｎＭＯＳを形成すべき歪みＳｉ層１３にはｐ型不純物が添加され、ｐＭＯＳを形成すべき歪みＳｉ層１３にはｎ型不純物が添加されている。以下、ｐ型不純物添加のＳｉ層１３を第１の歪みＳｉ層３３と記し、ｎ型不純物添加のＳｉ層１３を第２の歪みＳｉ層４３と記す。 Here, a p-type impurity is added to the strained Si layer 13 where the nMOS is to be formed, and an n-type impurity is added to the strained Si layer 13 where the pMOS is to be formed. Hereinafter, the p-type impurity-added Si layer 13 is referred to as a first strained Si layer 33, and the n-type impurity-added Si layer 13 is referred to as a second strained Si layer 43.

第１の歪みＳｉ層３３上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、ＳｉＧｅ層３２，Ｓｉ層３３からなる半導体層の両端には、ソース・ドレイン３６，３７となる金属層が形成されている。また、第２の歪みＳｉ層４３上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、ＳｉＧｅ層４２，Ｓｉ層４３からなる半導体層の両端には、ソース・ドレイン４６，４７となる金属層が形成されている。 A gate electrode 35 is formed on the first strained Si layer 33 via a gate insulating layer 34. On the other hand, metal layers serving as source / drains 36 and 37 are formed on both ends of the semiconductor layer composed of the SiGe layer 32 and the Si layer 33. A gate electrode 45 is formed on the second strained Si layer 43 with a gate insulating layer 44 interposed therebetween. On the other hand, metal layers serving as source / drains 46 and 47 are formed at both ends of the semiconductor layer composed of the SiGe layer 42 and the Si layer 43.

ここで、ソース・ドレインとして用いる金属層としては、ｎＭＯＳ部とｐＭＯＳ部では異なる材料を用いる。即ち、ｎＭＯＳ部には電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ、又はＥｒＳｉＧｅを用いる。ｐＭＯＳ部には正孔に対するショットキー障壁が低い材料、例えばＰｔＳｉ、又はＥｒＳｉＧｅを用いる。なお、金属化合物の成分比は適宜調整するものとし、以後も構成元素のみを記述する。 Here, as the metal layer used as the source / drain, different materials are used in the nMOS portion and the pMOS portion. That is, a material having a low Schottky barrier against electrons, such as ErSi or ErSiGe, is used for the nMOS portion. A material having a low Schottky barrier against holes, for example, PtSi or ErSiGe is used for the pMOS portion. In addition, the component ratio of a metal compound shall be adjusted suitably, and only a structural element is described hereafter.

このような構成であれば、チャネルとなるＳｉ層１３（３３，４３）に歪みを内包させることにより、第１の実施形態で詳述したとおり、各トランジスタの電流駆動力が大幅に改善され、その結果、高速なＣＭＯＳ動作が実現可能になる。 With such a configuration, by incorporating strain in the Si layer 13 (33, 43) serving as a channel, as described in detail in the first embodiment, the current drivability of each transistor is greatly improved. As a result, high-speed CMOS operation can be realized.

（第６の実施形態）
図９は、本発明の第６の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。 (Sixth embodiment)
FIG. 9 is a sectional view showing an element structure of a field effect transistor according to the sixth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。 A so-called SOI structure is formed in which an insulating layer 11 made of a Si oxide film is embedded in a p-type Si substrate (not shown), and a semiconductor layer serving as a channel of a transistor is formed on the insulating layer 11.

ｎＭＯＳ部では、チャネルとなる半導体層は格子歪みが緩和されたＳｉＧｅ層３２と、その上に形成されたＳｉ層３３で構成され、厳密にはＳｉ層３３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層３３は格子歪みを内包している。歪みＳｉ層３３の上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、半導体層の両端にはソース・ドレイン３６，３７となる金属層が形成されている。金属層としては、電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ又はＥｒＳｉＧｅを用いる。このように、チャネルとなるＳｉ層３３に歪みを内包させることにより、第１の実施形態で詳述したとおり、ｎＭＯＳトランジスタの電流駆動力が大幅に改善される。 In the nMOS portion, the semiconductor layer serving as a channel is composed of a SiGe layer 32 with a reduced lattice distortion and a Si layer 33 formed thereon, strictly speaking, the Si layer 33 functions as a channel of the transistor. Furthermore, the Si layer 33 includes lattice distortion due to lattice matching. A gate electrode 35 is formed on the strained Si layer 33 via a gate insulating layer 34. On the other hand, metal layers serving as source / drains 36 and 37 are formed at both ends of the semiconductor layer. As the metal layer, a material having a low Schottky barrier against electrons, for example, ErSi or ErSiGe is used. As described above, by incorporating strain in the Si layer 33 serving as a channel, the current driving capability of the nMOS transistor is greatly improved as described in detail in the first embodiment.

ｐＭＯＳ部では、チャネルとなる半導体層はＳｉＧｅ層４２のみで構成される。ＳｉＧｅ層４２の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、ＳｉＧｅ層４２の両端にはソース・ドレイン４６，４７となる金属層が形成されている。金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔＳｉＧｅを用いる。 In the pMOS portion, the semiconductor layer serving as a channel is composed of only the SiGe layer 42. A gate electrode 45 is formed on the SiGe layer 42 via a gate insulating layer 44. On the other hand, metal layers to be source / drains 46 and 47 are formed at both ends of the SiGe layer 42. As the metal layer, a material having a low Schottky barrier against holes, for example, PtSiGe is used.

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関しては、チャネルに歪みＳｉ層ではなくＳｉＧｅ層４２を用いる。正孔に対するショットキー障壁では、半導体部の価電子帯Ｅｖの位置が重要となる。第１の実施形態と同様の議論により、ショットキー障壁を下げるには、Ｅｖがエネルギー的に上昇することが好ましい。Ｓｉに比べＳｉＧｅの価電子帯はエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。なお、ＳｉＧｅに歪みを与えるとＥｖはエネルギー的に下がることになるので、ＳｉＧｅに関してはむしろ歪みを与えない方が望ましい。 In this embodiment, the nMOS portion is the same as that in the first embodiment, but the pMOS portion uses the SiGe layer 42 instead of the strained Si layer for the channel. In the Schottky barrier against holes, the position of the valence band Ev of the semiconductor part is important. From the same discussion as in the first embodiment, in order to lower the Schottky barrier, it is preferable that Ev rises energetically. Since the valence band of SiGe is higher in energy than Si, higher speed can be realized for pMOS operation. In addition, since Ev will fall in terms of energy when strain is applied to SiGe, it is desirable not to apply strain to SiGe.

このように本実施形態によれば、ソース・ドレインをショットキー接合にしたＣＭＯＳＦＥＴにおいて、ｎＭＯＳに関しては歪みＳｉ層３３を用い、ｐＭＯＳに関しては格子緩和ＳｉＧｅ層４２を用いることにより、ｎＭＯＳ，ｐＭＯＳ共に電流駆動力の向上をはかることができ、先の第５の実施形態よりも高速なＣＭＯＳ動作が実現可能になる。 As described above, according to the present embodiment, in the CMOSFET in which the source and the drain are Schottky junctions, the strained Si layer 33 is used for the nMOS and the lattice relaxation SiGe layer 42 is used for the pMOS. The driving force can be improved, and a higher-speed CMOS operation than that of the fifth embodiment can be realized.

図１０は、図９で示した電界効果トランジスタの製造方法を示す断面図である。 FIG. 10 is a cross-sectional view illustrating a method of manufacturing the field effect transistor shown in FIG.

まず、図１０（ａ）に示すように、ｐ型Ｓｉ基板（図示せず）上にＳｉ酸化膜からなる絶縁膜１１が埋め込まれ、その上にＳｉＧｅ層１２を結晶化した基板を準備する。続いて、ＳｉＧｅ層１２上にエピタキシャル成長でＳｉ層１３を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Ｓｉ層１３に格子歪みを内包させることができる。 First, as shown in FIG. 10A, an insulating film 11 made of an Si oxide film is embedded on a p-type Si substrate (not shown), and a substrate is prepared by crystallizing the SiGe layer 12 thereon. Subsequently, a Si layer 13 is deposited on the SiGe layer 12 by epitaxial growth. By appropriately adjusting the epitaxial temperature and the growth film thickness, lattice strain can be included in the Si layer 13.

次いで、図１０（ｂ）に示すように、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンに半導体層を加工し、ＳｉＧｅ層１２，Ｓｉ層１３を、ｎＭＯＳ側のＳｉＧｅ層３２，Ｓｉ層３３と、ｐＭＯＳ側のＳｉＧｅ層４２，Ｓｉ層４３に分離する。さらに、ｐＭＯＳ部では、リソグラフィ技術とエッチング技術を組み合わせて、表面のＳｉ層４３も除去する。 Next, as shown in FIG. 10B, the semiconductor layer is processed into a desired pattern by combining the lithography technique and the etching technique, and the SiGe layer 12 and the Si layer 13 are changed to the SiGe layer 32 and the Si layer 33 on the nMOS side. Then, the pMOS side SiGe layer 42 and the Si layer 43 are separated. Further, in the pMOS portion, the Si layer 43 on the surface is also removed by combining the lithography technique and the etching technique.

次いで、図１０（ｃ）に示すように、ｎＭＯＳ側では歪みＳｉ層３３上にゲート絶縁膜を介してゲート電極３５を形成し、ｐＭＯＳ側ではＳｉＧｅ層４２上にゲート絶縁膜４４を介してゲート電極４５を形成する。具体的には、半導体層の表面にゲート絶縁層とゲート電極１５となる多結晶Ｓｉを堆積し、必要に応じて砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極を加工する。 Next, as shown in FIG. 10C, the gate electrode 35 is formed on the strained Si layer 33 via the gate insulating film on the nMOS side, and the gate is formed on the SiGe layer 42 via the gate insulating film 44 on the pMOS side. An electrode 45 is formed. Specifically, polycrystalline Si serving as a gate insulating layer and a gate electrode 15 is deposited on the surface of the semiconductor layer, and after doping with arsenic or boron as necessary, a desired combination of lithography technology and etching technology can be used. The gate electrode is processed into the pattern.

次いで、図１０（ｄ）に示すように、ｎＭＯＳ部のみを開口し、エルビウム（Ｅｒ）を堆積した後にＳｉ又はＳｉＧｅと反応させることで、ソース・ドレイン３６，３７にＥｒＳｉ層又はＥｒＳｉＧｅ層を形成する。同様に、ｐＭＯＳ部のみを開口し、プラチナ（Ｐｔ）を堆積し、ＳｉＧｅと反応させることで、ソース・ドレイン３６，３７にＰｔＳｉＧｅ層を形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう、必要に応じてシリサイド加工前に、側壁残し法等を用いて、ゲート側部に薄い絶縁層を形成することも可能である。 Next, as shown in FIG. 10 (d), only the nMOS portion is opened, and after erbium (Er) is deposited, it is reacted with Si or SiGe to form an ErSi layer or an ErSiGe layer on the source / drain 36, 37. To do. Similarly, by opening only the pMOS portion, depositing platinum (Pt), and reacting with SiGe, a PtSiGe layer is formed on the source / drain 36 and 37. Here, it is possible to form a thin insulating layer on the side of the gate using the sidewall leaving method or the like before processing the silicide so that the silicide of the gate and the source / drain is not electrically short-circuited. It is.

（第７の実施形態）
図１１は、本発明の第７の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。 (Seventh embodiment)
FIG. 11 is a sectional view showing an element structure of a field effect transistor according to the seventh embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.

ｎＭＯＳ部では、チャネルとなる半導体層はＳｉＧｅ層３２と、その上に形成されたＳｉ層３３で構成され、厳密にはＳｉ層３３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層３３は格子歪みを内包している。歪みＳｉ層３３の上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、半導体層の両端にはソース・ドレイン３６，３７となる金属層が形成されている。この金属層としては、電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ又はＥｒＳｉＧｅを用いる。このように、チャネルとなるＳｉ層３３に歪みを内包させることにより、第１の実施形態で詳述したとおり、ｎＭＯＳトランジスタの電流駆動力が大幅に改善される。 In the nMOS portion, a semiconductor layer to be a channel is composed of a SiGe layer 32 and a Si layer 33 formed thereon, strictly speaking, the Si layer 33 serves as a channel of the transistor. Furthermore, the Si layer 33 includes lattice distortion due to lattice matching. A gate electrode 35 is formed on the strained Si layer 33 via a gate insulating layer 34. On the other hand, metal layers serving as source / drains 36 and 37 are formed at both ends of the semiconductor layer. As the metal layer, a material having a low Schottky barrier against electrons, for example, ErSi or ErSiGe is used. As described above, by incorporating strain in the Si layer 33 serving as a channel, the current driving capability of the nMOS transistor is greatly improved as described in detail in the first embodiment.

ｐＭＯＳ部では、チャネルとなる半導体層はＳｉ層４３のみで構成される。Ｓｉ層４３の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、Ｓｉ層４３の両端にはソース・ドレイン４６，４７となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔシリサイドを用いる。 In the pMOS portion, the semiconductor layer serving as a channel is composed of only the Si layer 43. A gate electrode 45 is formed on the Si layer 43 via a gate insulating layer 44. On the other hand, metal layers to be source / drains 46 and 47 are formed on both ends of the Si layer 43. As this metal layer, a material having a low Schottky barrier against holes, for example, Pt silicide is used.

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関してはＳｉ層４３は歪みを内包していない。ｐＭＯＳ部に関しては、歪みを内包するより、価電子帯は僅かにエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。 In the present embodiment, the nMOS portion is the same as that in the first embodiment, but the Si layer 43 does not contain strain in the pMOS portion. With respect to the pMOS portion, the valence band is slightly higher in energy than including the distortion, so that higher speed can be realized as the pMOS operation.

（第８の実施形態）
図１２は、本発明の第８の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。 (Eighth embodiment)
FIG. 12 is a sectional view showing an element structure of a field effect transistor according to the eighth embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. This embodiment has a so-called CMOS structure in which an nMOS transistor and a pMOS transistor are formed on the same substrate.

ｐ型Ｓｉ基板（明示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。 A so-called SOI structure is formed in which an insulating layer 11 made of a Si oxide film is embedded in a p-type Si substrate (not shown), and a semiconductor layer serving as a channel of a transistor is formed on the insulating layer 11.

ｐＭＯＳ部では、チャネルとなる半導体層はゲルマニウム（Ｇｅ）層５３のみで構成される。Ｇｅ層５３の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、Ｇｅ層５３の両端にはソース・ドレイン４６，４７となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔＧｅ（Ｐｔジャーマナイド）を用いる。 In the pMOS portion, the semiconductor layer serving as a channel is composed only of the germanium (Ge) layer 53. A gate electrode 45 is formed on the Ge layer 53 via a gate insulating layer 44. On the other hand, metal layers serving as source / drains 46 and 47 are formed on both ends of the Ge layer 53. As the metal layer, a material having a low Schottky barrier against holes, for example, PtGe (Pt germanide) is used.

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関しては、ｐＭＯＳ部に関してはチャネルに歪みＳｉ層ではなくＧｅ層５３を用いる。Ｓｉ，ＳｉＧｅに比べてＧｅの価電子帯はエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。さらに、第６の実施形態でも説明したように、Ｇｅ層５３には歪みを与えないので、Ｅｖがエネルギー的に下がることによる電流駆動力の低下もない。 In this embodiment, the nMOS portion is the same as that of the first embodiment, but the pMOS portion uses a Ge layer 53 instead of a strained Si layer for the pMOS portion. Since the valence band of Ge is higher in energy than Si and SiGe, higher speed can be realized as a pMOS operation. Further, as described in the sixth embodiment, since the Ge layer 53 is not distorted, there is no decrease in current driving force due to Ev being lowered in energy.

従って本実施形態によれば、ソース・ドレインをショットキー接合にしたＣＭＯＳＦＥＴにおいて、ｎＭＯＳに関しては歪みＳｉ層３３を用い、ｐＭＯＳに関しては格子緩和Ｇｅ層４２を用いることにより、ｎＭＯＳ，ｐＭＯＳ共に電流駆動力の向上をはかることができ、先の第６の実施形態よりも高速なＣＭＯＳ動作が実現可能になる。 Therefore, according to the present embodiment, in the CMOSFET in which the source and drain are Schottky junctions, the strained Si layer 33 is used for the nMOS and the lattice relaxation Ge layer 42 is used for the pMOS. Thus, a higher-speed CMOS operation than in the previous sixth embodiment can be realized.

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル部を構成する半導体として歪みＳｉを用いたが、歪みＳｉに限らず他の半導体を用いることも可能である。さらに、半導体層としてＳＯＩ構造を採用しているが、通常のバルクＳｉをベースにすることも可能である。また、ソース・ドレインの両方に金属（純金属，シリサイド，金属とＳｉとＧｅの化合物を含む）を使っているが、必要に応じて、一方を金属、他方を不純物拡散層とするトランジスタ構造も可能である。 (Modification)
The present invention is not limited to the above-described embodiments. In the embodiment, strained Si is used as the semiconductor constituting the channel portion. However, the semiconductor is not limited to strained Si, and other semiconductors can be used. Furthermore, although the SOI structure is adopted as the semiconductor layer, it is also possible to use ordinary bulk Si as a base. Also, metal is used for both source and drain (including pure metal, silicide, compound of metal and Si and Ge), but if necessary, transistor structure with one as metal and the other as impurity diffusion layer Is possible.

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 In addition, various modifications can be made without departing from the scope of the present invention.

第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 1st Embodiment. 図１に示す電界効果トランジスタの効果を説明するための概念図。The conceptual diagram for demonstrating the effect of the field effect transistor shown in FIG. 図１に示す電界効果トランジスタの効果を説明するためのシミュレーション計算結果を示す図。The figure which shows the simulation calculation result for demonstrating the effect of the field effect transistor shown in FIG. 図１の電界効果トランジスタの製造方法を説明するための工程断面図。FIG. 2 is a process cross-sectional view for explaining a method for manufacturing the field effect transistor of FIG. 1. 第２の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 2nd Embodiment. 第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 3rd Embodiment. 第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 4th Embodiment. 第５の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 5th Embodiment. 第６の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 6th Embodiment. 図９の電界効果トランジスタの製造方法を説明するための工程断面図。Process sectional drawing for demonstrating the manufacturing method of the field effect transistor of FIG. 第７の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 7th Embodiment. 第８の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。Sectional drawing which shows the element structure of the field effect transistor concerning 8th Embodiment.

符号の説明Explanation of symbols

１１…埋め込み絶縁層
１２，３２，４２…格子緩和ＳｉＧｅ層
１３，３３…歪みＳｉ層
１４，３４，４４…ゲート絶縁膜
１５，３５，４５…ゲート電極
１６，３６，４６…ソース
１７，３７，４７…ドレイン
２１…応力性の埋め込み絶縁層
２４…応力性のゲート絶縁膜
４３…格子緩和Ｓｉ層
５３…Ｇｅ層 DESCRIPTION OF SYMBOLS 11 ... Embedded insulating layer 12, 32, 42 ... Lattice relaxation SiGe layer 13, 33 ... Strained Si layer 14, 34, 44 ... Gate insulating film 15, 35, 45 ... Gate electrode 16, 36, 46 ... Source 17, 37, 47 ... Drain 21 ... Stressed buried insulating layer 24 ... Stressed gate insulating film 43 ... Lattice relaxed Si layer 53 ... Ge layer

Claims

絶縁層上に形成された、少なくとも表面部に格子歪みを有する半導体層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層のゲート電極直下のチャネル領域を挟むように前記絶縁層上に形成されたソース・ドレインとを具備した電界効果トランジスタであって、
前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする電界効果トランジスタ。 A semiconductor layer formed on the insulating layer and having a lattice distortion at least on a surface portion thereof, a gate electrode formed on the semiconductor layer via a gate insulating film, and a channel region directly below the gate electrode of the semiconductor layer are sandwiched A field effect transistor having a source and a drain formed on the insulating layer,
The field effect transistor according to claim 1, wherein at least one of the source / drain forms a Schottky junction with the semiconductor layer from a portion of the semiconductor layer directly under the gate to the insulating layer.

前記半導体層は、格子緩和ＳｉＧｅ層上に歪みＳｉが形成されたものであることを特徴とする請求項１記載の電界効果トランジスタ。 2. The field effect transistor according to claim 1, wherein the semiconductor layer is formed by forming strained Si on a lattice-relaxed SiGe layer.

前記ソース・ドレインの少なくとも一方は、金属若しくは金属シリサイド、又は金属とＳｉとＧｅの化合物であることを特徴とする請求項１又は２記載の電界効果トランジスタ。 3. The field effect transistor according to claim 1, wherein at least one of the source / drain is a metal, a metal silicide, or a compound of a metal, Si, and Ge.

前記絶縁層は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された堆積膜であり、該堆積膜上に形成される前記半導体層に格子歪みを与えるものであることを特徴とする請求項１記載の電界効果トランジスタ。 The insulating layer is a deposited film formed by a gas phase reaction between a compound containing metal or semiconductor and oxygen or a compound containing oxygen, and applies lattice distortion to the semiconductor layer formed on the deposited film The field effect transistor according to claim 1, wherein

絶縁層上に形成された、格子緩和ＳｉＧｅ層上に歪みＳｉ層を形成してなるｎＭＯＳ形成用の第１の半導体層と、
前記絶縁層上に前記第１の半導体層と離間して形成された、Ｇｅを含む材料からなるｐＭＯＳ形成用の第２の半導体層と、
前記第１の半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記第２の半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、
前記絶縁層上に前記第１のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第１のソース・ドレインと、
前記絶縁層上に前記第２のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第２のソース・ドレインと、
を具備してなることを特徴とする電界効果トランジスタ。 A first semiconductor layer for forming an nMOS formed by forming a strained Si layer on a lattice-relaxed SiGe layer formed on an insulating layer;
A second semiconductor layer for forming a pMOS made of a material containing Ge, formed on the insulating layer and spaced apart from the first semiconductor layer;
A first gate electrode formed on the first semiconductor layer via a gate insulating film;
A second gate electrode formed on the second semiconductor layer via a gate insulating film;
A first source / drain formed on the insulating layer so as to sandwich a channel region directly below the first gate electrode and formed to form a Schottky junction with the semiconductor layer;
A second source / drain formed on the insulating layer so as to sandwich a channel region immediately below the second gate electrode and formed to form a Schottky junction with the semiconductor layer;
A field effect transistor comprising:

前記第２の半導体層はＳｉＧｅ又はＧｅであり、前記第１のソース・ドレインはＥｒシリサイド、又はＥｒとＳｉとＧｅの化合物であり、前記第２のソース・ドレインはＰｔとＳｉとＧｅの化合物、又はジャーマナイドであることを特徴とする請求項５記載の電界効果トランジスタ。 The second semiconductor layer is SiGe or Ge, the first source / drain is Er silicide or a compound of Er, Si and Ge, and the second source / drain is a compound of Pt, Si and Ge. 6. The field effect transistor according to claim 5, wherein the field effect transistor is germanide.