JP4542020B2

JP4542020B2 - Frequency divider circuit

Info

Publication number: JP4542020B2
Application number: JP2005314373A
Authority: JP
Inventors: 義孝中田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-10-28
Filing date: 2005-10-28
Publication date: 2010-09-08
Anticipated expiration: 2025-10-28
Also published as: JP2007124314A

Description

本発明は分周回路に関するものである。
近年、データ通信、例えば半導体集積回路装置間におけるクロック同期式のデータ通信において、通信速度の高速化が要求され、この要求に対して、クロック信号の立ち上がりエッジと立ち下がりエッジに応答してデータを通信する、所謂ＤＤＲ（double data rate）クロック方式が採用されている。また、符号化／復号化の複雑化にともない、ＤＤＲクロック同期のデータ通信において、８／９，１６／１７のように基準クロック信号を奇数倍分周した分周クロック信号を要求されるケースが増えている。このため、奇数倍の分周クロック信号を安定して生成する分周回路が要求されている。 The present invention relates to a frequency dividing circuit.
In recent years, in data communication, for example, clock synchronous data communication between semiconductor integrated circuit devices, it is required to increase the communication speed. In response to this request, data is transmitted in response to the rising edge and falling edge of the clock signal. A so-called DDR (double data rate) clock system for communication is employed. In addition, with the complexity of encoding / decoding, there is a case where a divided clock signal obtained by dividing the reference clock signal by an odd multiple, such as 8/9, 16/17, is required in DDR clock synchronous data communication. is increasing. Therefore, there is a demand for a frequency dividing circuit that stably generates an odd-numbered frequency divided clock signal.

従来、クロック信号を奇数倍して出力する分周回路が特許文献１に開示されている。この分周回路は、クロック信号の立ち上がりエッジに応答する第１フリップフロップ回路（以下、ＦＦ回路）の出力信号をクロック信号の立ち下がりエッジに応答する第２ＦＦ回路が取り込み、第２ＦＦ回路の出力信号を第１ＦＦ回路が取り込むように接続されたカウンタを備えている。そして、分周回路は、ＦＦ回路の出力信号を論理回路により合成し、ＤＤＲクロックの３周期又は５周期（クロック信号の立ち上がりエッジから立ち下がりエッジまで，立ち下がりエッジから立ち上がりエッジまでを１周期とする）分の周期のクロック信号を生成する。
特開平１０−８４２７７号公報（段落［００１２］，［００１６］第３，５図） Conventionally, a frequency dividing circuit that outputs an odd multiple of a clock signal is disclosed in Patent Document 1. In this frequency dividing circuit, the output signal of the first flip-flop circuit (hereinafter referred to as FF circuit) that responds to the rising edge of the clock signal is captured by the second FF circuit that responds to the falling edge of the clock signal, and the output signal of the second FF circuit Is provided with a counter connected so that the first FF circuit takes in. Then, the frequency dividing circuit synthesizes the output signal of the FF circuit by a logic circuit, and the DDR clock has three or five cycles (from the rising edge to the falling edge of the clock signal and from the falling edge to the rising edge as one cycle). A clock signal having a period of (one) is generated.
Japanese Patent Laid-Open No. 10-84277 (paragraphs [0012], [0016] FIGS. 3 and 5)

ところで、近年では、半導体集積回路装置において消費電力の低減が求められている、つまり該装置に搭載される回路における消費電力の低減が求められている。しかしながら、上記構成の分周回路では、全てのＦＦ回路が常時動作しているため、消費電力を低減することは難しい。このため、クロック信号の立ち上がりエッジをカウントするカウント回路と、立ち下がりエッジをカウントするカウント回路とを備え、各カウント回路のカウント値に応じて動作するカウント回路を切り替えることで、消費電力の低減を図ることが考えられる。しかしながら、２つのカウント回路の切替タイミングによって出力する分周クロック信号にグリッチ(glitch)が発生する虞があり、例えば復号回路等の分周クロック信号にて動作する回路が誤動作する虞があった。 In recent years, there has been a demand for reduction in power consumption in semiconductor integrated circuit devices, that is, reduction in power consumption in circuits mounted on the devices. However, in the frequency dividing circuit having the above-described configuration, it is difficult to reduce power consumption because all the FF circuits are always operating. For this reason, it has a count circuit that counts the rising edge of the clock signal and a count circuit that counts the falling edge, and the power consumption can be reduced by switching the count circuit that operates according to the count value of each count circuit. It is possible to plan. However, there is a possibility that a glitch is generated in the divided clock signal output at the switching timing of the two count circuits, and there is a possibility that a circuit operating with the divided clock signal such as a decoding circuit malfunctions.

本発明は上記問題点を解決するためになされたものであって、その目的はグリッチの発生を抑制することのできる分周回路を提供することにある。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a frequency dividing circuit capable of suppressing the occurrence of glitches.

上記目的を達成するため、請求項１に記載の発明によれば、第１カウンタは、第１イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち上がりエッジに同期動作して前記基準クロック信号を分周した第１分周信号を生成する。第２カウンタは、第２イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第２分周信号を生成する。前記第１イネーブル信号生成回路と前記第２イネーブル信号生成回路は、前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成する。そして、出力回路は、前記第１分周信号と前記第２分周信号とを合成して生成した分周クロック信号を出力する。 To achieve the above object, according to the first aspect of the present invention, the first counter operates and stops in response to the first enable signal, and operates in synchronization with the rising edge of the reference clock signal during the operation. A first divided signal is generated by dividing the reference clock signal. The second counter operates / stops in response to the second enable signal, and operates in synchronization with the falling edge of the reference clock signal during operation to generate a second divided signal obtained by dividing the reference clock signal. The first enable signal generation circuit and the second enable signal generation circuit generate respective enable signals so that the first counter and the second counter operate alternately and the operation periods of both counters overlap. The output circuit outputs a divided clock signal generated by synthesizing the first divided signal and the second divided signal.

従って、この構成によれば、第１分周信号と第２分周信号の周期は、基準クロック信号を偶数分周した周期となり、第１分周信号と第２分周信号は第１カウンタが基準クロック信号の立ち上がりエッジに同期動作し第２カウンタが基準クロック信号の立ち下がりエッジに同期動作することにより１周期分位相がずれている。従って、第１分周信号と第２分周信号を合成した分周クロック信号の周期は、基準クロック信号を奇数分周した周期となり、基準クロック信号を奇数分周した分周クロック信号を得ることができる。そして、第１カウンタに対する第１イネーブル信号と第２カウンタに対する第２イネーブル信号を前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにすることにより、グリッチを抑えることができる。 Therefore, according to this configuration, the period of the first divided signal and the second divided signal is a period obtained by dividing the reference clock signal by an even number, and the first divided signal and the second divided signal are obtained by the first counter. The phase is shifted by one period because the second counter operates in synchronization with the rising edge of the reference clock signal and the second counter operates in synchronization with the falling edge of the reference clock signal. Therefore, the period of the divided clock signal obtained by synthesizing the first divided signal and the second divided signal is a period obtained by dividing the reference clock signal by an odd number, and a divided clock signal obtained by dividing the reference clock signal by an odd number is obtained. Can do. Then, the first enable signal for the first counter and the second enable signal for the second counter are alternately operated by the first counter and the second counter, and the operation periods of both counters are overlapped, thereby causing a glitch. Can be suppressed.

請求項２に記載の発明のように、前記基準クロック信号において立ち上がりエッジから直後の立ち下がりエッジまでを基準周期とし、立ち上がりエッジから次の立ち上がりエッジまでの１周期が前記基準周期のｎ倍（ｎは自然数）である分周クロック信号を生成するものであり、前記第１カウンタ及び前記第２カウンタは、前記基準周期の２ｎ倍の周期を持つ第１分周信号及び第２分周信号を生成する。 According to a second aspect of the present invention, in the reference clock signal, a period from the rising edge to the immediately following falling edge is set as a reference period, and one period from the rising edge to the next rising edge is n times the reference period (n Is a natural number), and the first counter and the second counter generate a first divided signal and a second divided signal having a period 2n times the reference period. To do.

請求項３に記載の発明によれば、前記基準クロック信号の周期に対する分周クロック信号の周期の倍数が可変可能に構成されてなる。従って、この構成によれば、容易に分周比を変更した分周クロック信号を生成することができる。 According to a third aspect of the present invention, a multiple of the period of the divided clock signal with respect to the period of the reference clock signal is configured to be variable. Therefore, according to this configuration, it is possible to easily generate a divided clock signal whose frequency dividing ratio is changed.

請求項４に記載の発明によれば、前記出力回路は、前記第１分周信号を前記第１イネーブル信号によりマスクし、前記第２分周信号を前記第２イネーブル信号によりマスクし、マスク後の２つの信号を合成して前記分周クロック信号を生成する。従って、この構成により、必要な期間の分周信号を合成し、合成しない分周信号をマスクすることで、グリッチを抑えることができる。 According to a fourth aspect of the present invention, the output circuit masks the first divided signal with the first enable signal, masks the second divided signal with the second enable signal, and after masking. Are combined to generate the divided clock signal. Therefore, with this configuration, it is possible to suppress glitches by synthesizing the divided signals for a necessary period and masking the divided signals that are not synthesized.

請求項５に記載の発明によれば、前記第１カウンタは基準クロック信号の立ち上がりエッジに同期動作して状態を遷移するとともに第１イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第１分周信号を出力する第１ステートマシンであり、前記第２カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第２イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第２分周信号を出力する第２ステートマシンである。このように、分周回路を構成することで、基準クロック信号を奇数分周した分周クロック信号を容易に生成することができ、グリッチを抑えることができる。 According to a fifth aspect of the present invention, the first counter operates in synchronization with the rising edge of the reference clock signal and changes state, and operates and stops in response to the first enable signal. A first state machine that outputs a first frequency-divided signal according to the second counter, wherein the second counter operates in synchronization with the falling edge of the reference clock signal and changes state, and operates and stops in response to the second enable signal. And a second state machine that outputs a second frequency-divided signal according to the transitioned state. In this way, by configuring the frequency dividing circuit, a frequency-divided clock signal obtained by dividing the reference clock signal by an odd number can be easily generated, and glitches can be suppressed.

本発明によれば、グリッチの発生を抑制することが可能な分周回路を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the frequency divider circuit which can suppress generation | occurrence | production of a glitch can be provided.

（第一実施形態）
以下、本発明を具体化した第一実施形態を図面に従って説明する。
図２に示すように、通信システムは複数（図において２つ）の装置１，２の間においてデータ通信を行うシステムである。送信側装置１のクロック生成回路１ａは所定周波数のクロック信号ＣＬＫを生成し、符号回路１ｂは、データを符号化した信号ＤＡＴＡをクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジとに応答して出力するとともに、クロック信号ＣＬＫを基準クロック信号ＩＣＫとして出力する。つまり、符号回路１ｂは、クロック信号ＣＬＫの両エッジ（立ち上がりエッジ及び立ち下がりエッジ）に応答して信号ＤＡＴＡを出力するＤＤＲ(Doule Data Rate )動作を行う。従って、この通信システムでは、クロック信号の一方のエッジ（立ち上がりエッジ又は立ち下がりエッジ）に応答して信号を出力する動作（ＳＤＲ(Single Data Rate)動作）に比べて、２倍の速度で信号ＤＡＴＡが通信される。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 2, the communication system is a system that performs data communication between a plurality (two in the figure) of devices 1 and 2. The clock generation circuit 1a of the transmission side device 1 generates a clock signal CLK having a predetermined frequency, and the encoding circuit 1b outputs a signal DATA obtained by encoding data in response to the rising edge and the falling edge of the clock signal CLK. At the same time, the clock signal CLK is output as the reference clock signal ICK. That is, the encoding circuit 1b performs a DDR (Doule Data Rate) operation for outputting the signal DATA in response to both edges (rising edge and falling edge) of the clock signal CLK. Therefore, in this communication system, the signal DATA is twice as fast as the operation (SDR (Single Data Rate) operation) of outputting a signal in response to one edge (rising edge or falling edge) of the clock signal. Are communicated.

受信側装置２の分周回路２ａは、基準クロック信号ＩＣＫを所定の分周比にて分周した分周クロック信号ＤＣＫを生成する。分周回路２ａは、基準クロック信号ＩＣＫの隣接エッジ間（立ち上がりエッジと立ち下がりエッジとの間、立ち下がりエッジと立ち上がりエッジとの間）を１周期とし、同一エッジ間（例えば立ち上がりエッジと次の立ち上がりエッジの間）が基準クロック信号ＩＣＫの整数倍の周期を持つ分周クロック信号ＤＣＫを生成する。尚、本実施形態において、分周回路２ａは、後述するように、基準クロック信号ＩＣＫの５倍、６倍、７倍、９倍の周期を持つ分周クロック信号ＤＣＫを選択的に生成するように構成されている。 The frequency dividing circuit 2a of the receiving side device 2 generates a frequency-divided clock signal DCK obtained by frequency-dividing the reference clock signal ICK with a predetermined frequency dividing ratio. The frequency dividing circuit 2a takes one period between adjacent edges of the reference clock signal ICK (between rising edge and falling edge, and between falling edge and rising edge), and between the same edges (for example, rising edge and next edge). A frequency-divided clock signal DCK having a period that is an integral multiple of the reference clock signal ICK is generated during the rising edge). In the present embodiment, the frequency dividing circuit 2a selectively generates a frequency-divided clock signal DCK having a period five times, six times, seven times, or nine times the reference clock signal ICK, as will be described later. It is configured.

復号回路２ｂは、信号ＤＡＴＡと基準クロック信号ＩＣＫと分周クロック信号ＤＣＫとを入力する。復号回路２ｂは、基準クロック信号ＩＣＫの両エッジに応答して信号ＤＡＴＡを取り込む。そして、復号回路２ｂは、分周クロック信号ＤＣＫの１周期において取り込んだ信号ＤＡＴＡを１つの単位として複合化したデータを出力する。 The decoding circuit 2b receives the signal DATA, the reference clock signal ICK, and the divided clock signal DCK. The decoding circuit 2b takes in the signal DATA in response to both edges of the reference clock signal ICK. Then, the decoding circuit 2b outputs data obtained by combining the signal DATA taken in one cycle of the divided clock signal DCK as one unit.

次に、分周回路２ａの構成を説明する。
図１に示すように、分周回路２ａは、２つのカウンタ２１，２２と、２つのイネーブル信号生成回路２３，２４と、出力回路２５とを備えている。基準クロック信号ＩＣＫは第１及び第２カウンタ２１，２２に入力される。第１及び第２カウンタ２１，２２は、イネーブル端子を有し、第１カウンタ２１のイネーブル端子には第２イネーブル信号生成回路２４により生成されたイネーブル信号ＲＥＮが入力され、第２カウンタ２２のイネーブル端子には第１イネーブル信号生成回路２３により生成されたイネーブル信号ＦＥＮが入力される。 Next, the configuration of the frequency dividing circuit 2a will be described.
As shown in FIG. 1, the frequency dividing circuit 2 a includes two counters 21 and 22, two enable signal generation circuits 23 and 24, and an output circuit 25. The reference clock signal ICK is input to the first and second counters 21 and 22. The first and second counters 21 and 22 each have an enable terminal. The enable signal REN generated by the second enable signal generation circuit 24 is input to the enable terminal of the first counter 21, and the second counter 22 is enabled. The enable signal FEN generated by the first enable signal generation circuit 23 is input to the terminal.

第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し該立ち上がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ＩＣＫを立ち上がりエッジにより分周した第１分周信号ＲＣＫを出力する。第１カウンタ２１は、カウント結果に応じた制御信号ＲＳＣを第１イネーブル信号生成回路２３に出力する。 The first counter 21 is a counter circuit that operates in synchronization with the rising edge of the reference clock signal ICK and counts the rising edge, and the first divided signal RCK obtained by dividing the reference clock signal ICK by the rising edge according to the count result. Is output. The first counter 21 outputs a control signal RSC corresponding to the count result to the first enable signal generation circuit 23.

第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作し該立ち下がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ＩＣＫを立ち下がりエッジにより分周した第２分周信号ＦＣＫを出力する。第２カウンタ２２は、カウント結果に応じた制御信号ＦＳＣを第２イネーブル信号生成回路２４に出力する。 The second counter 22 is a counter circuit that operates in synchronization with the falling edge of the reference clock signal ICK and counts the falling edge. The second counter 22 divides the reference clock signal ICK by the falling edge according to the count result. The peripheral signal FCK is output. The second counter 22 outputs a control signal FSC corresponding to the count result to the second enable signal generation circuit 24.

第１イネーブル信号生成回路２３は第１制御信号ＲＳＣに応答して第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２制御信号ＦＳＣに応答して第１イネーブル信号ＲＥＮを生成する。第１制御信号ＲＳＣは第１カウンタ２１の動作、つまり基準クロック信号ＩＣＫの立ち上がりエッジをカウントした結果に基づくものであり、第２制御信号ＦＳＣは第２カウンタ２２の動作、つまり基準クロック信号ＩＣＫの立ち下がりエッジをカウントした結果に基づくものである。そして、第１カウンタ２１は第１イネーブル信号ＲＥＮに応じて上記のカウント動作を実行・停止し、第２カウンタ２２は第２イネーブル信号ＦＥＮに応じて上記のカウント動作を実行・停止する。 The first enable signal generation circuit 23 generates the second enable signal FEN in response to the first control signal RSC, and the second enable signal generation circuit 24 generates the first enable signal REN in response to the second control signal FSC. To do. The first control signal RSC is based on the operation of the first counter 21, that is, the result of counting the rising edges of the reference clock signal ICK. The second control signal FSC is the operation of the second counter 22, that is, the reference clock signal ICK. This is based on the result of counting the falling edges. The first counter 21 executes / stops the counting operation according to the first enable signal REN, and the second counter 22 executes / stops the counting operation according to the second enable signal FEN.

出力回路２５には、第１分周信号ＲＣＫ，第２分周信号ＦＣＫ、第１イネーブル信号ＲＥＮ、第２イネーブル信号ＦＥＮが入力される。出力回路２５は、第１分周信号ＲＣＫと第１イネーブル信号ＲＥＮとを論理合成するとともに第２分周信号ＦＣＫと第２イネーブル信号ＦＥＮとを論理合成し、それぞれの合成結果を論理合成して分周クロック信号ＤＣＫを生成する。 The output circuit 25 receives the first frequency-divided signal RCK, the second frequency-divided signal FCK, the first enable signal REN, and the second enable signal FEN. The output circuit 25 logically synthesizes the first divided signal RCK and the first enable signal REN, logically synthesizes the second divided signal FCK and the second enable signal FEN, and synthesizes each synthesized result. A divided clock signal DCK is generated.

詳しくは、出力回路２５は、２つのアンド回路２５ａ，２５ｂとオア回路２５ｃとを備えている。第１のアンド回路２５ａは、第１分周信号ＲＣＫと第１イネーブル信号ＲＥＮを論理積演算した結果を持つ信号を出力する。第２のアンド回路２５ｂは、第２分周信号ＦＣＫと第２イネーブル信号ＦＥＮとを論理積演算した結果を持つ信号を出力する。オア回路２５ｃは、第１のアンド回路２５ａの出力信号と第２のアンド回路２５ｂの出力信号とを論理和演算した結果を持つ分周クロック信号ＤＣＫを出力する。 Specifically, the output circuit 25 includes two AND circuits 25a and 25b and an OR circuit 25c. The first AND circuit 25a outputs a signal having a result obtained by performing an AND operation on the first divided signal RCK and the first enable signal REN. The second AND circuit 25b outputs a signal having a result obtained by performing an AND operation on the second divided signal FCK and the second enable signal FEN. The OR circuit 25c outputs a divided clock signal DCK having a result obtained by performing an OR operation on the output signal of the first AND circuit 25a and the output signal of the second AND circuit 25b.

上記のように、第１カウンタ２１と第２カウンタ２２は、互いのカウント値に応じてカウント動作を実行・停止する。そして、第１イネーブル信号生成回路２３は第１カウンタ２１のカウント値に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント値に基づいて第１イネーブル信号ＲＥＮを生成する。従って、第１カウンタ２１から出力される第１分周信号ＲＣＫの１周期は、設定されたカウント値に応じた期間と第１イネーブル信号ＲＥＮによりカウント動作を停止する期間との合計値となる。また、第２カウンタ２２から出力される第２分周信号ＦＣＫの１周期は、設定されたカウント値に応じた期間と第２イネーブル信号ＦＥＮによりカウント動作を停止する期間との合計値となる。 As described above, the first counter 21 and the second counter 22 execute / stop the counting operation according to the count value of each other. The first enable signal generation circuit 23 generates a second enable signal FEN based on the count value of the first counter 21, and the second enable signal generation circuit 24 sets the first enable signal based on the count value of the second counter 22. A signal REN is generated. Accordingly, one cycle of the first divided signal RCK output from the first counter 21 is a total value of a period corresponding to the set count value and a period during which the count operation is stopped by the first enable signal REN. Further, one cycle of the second divided signal FCK output from the second counter 22 is a total value of a period corresponding to the set count value and a period during which the count operation is stopped by the second enable signal FEN.

第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに応答してカウント動作を行い、第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに応答してカウント動作を行う。従って、第１カウンタ２１が出力する第１分周信号ＲＣＫと第２カウンタ２２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの周期の偶数倍の周期を有している。そして、第１カウンタ２１が基準クロック信号ＩＣＫの立ち上がりエッジに応答し、第２カウンタ２２が基準クロック信号ＩＣＫの立ち下がりエッジに応答することにより、第１カウンタ２１が出力する第１分周信号ＲＣＫと第２カウンタ２２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの１周期分の位相ずれを有している。 The first counter 21 performs a counting operation in response to the rising edge of the reference clock signal ICK, and the second counter 22 performs a counting operation in response to the falling edge of the reference clock signal ICK. Accordingly, the first frequency-divided signal RCK output from the first counter 21 and the second frequency-divided signal FCK output from the second counter 22 have a cycle that is an even multiple of the cycle of the reference clock signal ICK. The first counter 21 responds to the rising edge of the reference clock signal ICK, and the second counter 22 responds to the falling edge of the reference clock signal ICK, whereby the first divided signal RCK output from the first counter 21 is output. The second divided signal FCK output from the second counter 22 has a phase shift of one cycle of the reference clock signal ICK.

出力回路２５により第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、１周期分の位相ずれにより、第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２（２分の１）となる。このため、例えば第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期が１０となるように第１カウンタ２１と第２カウンタ２２のカウント値及び第１イネーブル信号ＲＥＮ及び第２イネーブル信号ＦＥＮによる第１カウンタ２１及び第２カウンタ２２の休止期間を設定すると、分周クロック信号ＤＣＫの周期は第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２、つまり５周期となる。従って、分周回路２ａは、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することが可能である。 The frequency of the divided clock signal DCK obtained by synthesizing the first divided signal RCK and the second divided signal FCK by the output circuit 25 is the first divided signal RCK and the second divided signal FCK due to a phase shift of one cycle. It becomes 1/2 (1/2) of the period of this. For this reason, for example, the count values of the first counter 21 and the second counter 22 and the first enable signal REN and the second enable signal FEN are set so that the period of the first divided signal RCK and the second divided signal FCK becomes 10. When the idle period of the first counter 21 and the second counter 22 is set, the cycle of the divided clock signal DCK becomes 1/2 of the cycle of the first divided signal RCK and the second divided signal FCK, that is, five cycles. Therefore, the frequency dividing circuit 2a can generate the divided clock signal DCK obtained by dividing the reference clock signal ICK by an odd number.

尚、上記分周比の設定が偶数の場合、分周回路２ａは、第１カウンタ２１又は第２カウンタ２２を停止させる。例えば、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを生成する。第１カウンタ２１はＨレベルの第１イネーブル信号ＲＥＮに応答してカウント動作し、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮにより停止する。そして、第１カウンタは設定された分周比による偶数周期を有する第１分周信号ＲＣＫを出力し、出力回路２５はその第１分周信号ＲＣＫと実質的に同じ分周クロック信号ＤＣＫを出力する。 When the frequency division ratio is set to an even number, the frequency dividing circuit 2a stops the first counter 21 or the second counter 22. For example, the first enable signal generation circuit 23 generates an L level second enable signal FEN, and the second enable signal generation circuit 24 generates an H level first enable signal REN. The first counter 21 counts in response to the H level first enable signal REN, and the second counter 22 is stopped by the L level second enable signal FEN. The first counter outputs a first divided signal RCK having an even number of cycles according to the set dividing ratio, and the output circuit 25 outputs a divided clock signal DCK substantially the same as the first divided signal RCK. To do.

図３に示すように、第１カウンタ２１は、複数（本実施形態では３つ）のフリップフロップ回路（以下、ＦＦ回路）３１ａ，３２ａ，３３ａ、アンド回路３４ａ，３５ａ、バッファ回路３６ａ、選択回路３７ａを備えている。各ＦＦ回路３１ａ〜３３ａは、基準クロック信号ＩＣＫが入力される端子と、第１イネーブル信号ＲＥＮが入力される端子ＥＮを有している。従って、すべてのＦＦ回路３１ａ〜３３ａは、同時にカウント動作を実行・停止する。また、各ＦＦ回路３１ａ〜３３ａはリセット信号ＸＲＳＴが入力されるクリア端子ＣＬを有し、リセット信号ＸＲＳＴに応答して出力端子ＱからＬレベルの信号を出力するとともに反転出力端子ＸＱからＨレベルの信号を出力する。そして、各ＦＦ回路３１ａ〜３３ａは、基準クロック信号ＩＣＫの立ち上がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。 As shown in FIG. 3, the first counter 21 includes a plurality (three in this embodiment) of flip-flop circuits (hereinafter referred to as FF circuits) 31a, 32a, 33a, AND circuits 34a, 35a, a buffer circuit 36a, and a selection circuit. 37a. Each of the FF circuits 31a to 33a has a terminal to which the reference clock signal ICK is input and a terminal EN to which the first enable signal REN is input. Accordingly, all the FF circuits 31a to 33a simultaneously execute / stop the count operation. Each of the FF circuits 31a to 33a has a clear terminal CL to which a reset signal XRST is input, and outputs an L level signal from the output terminal Q in response to the reset signal XRST and also outputs an H level from the inverted output terminal XQ. Output a signal. Each of the FF circuits 31a to 33a outputs a signal having the level of the input terminal D from the output terminal Q in synchronization with the rising edge of the reference clock signal ICK, and outputs a signal having a level obtained by inverting the level of the input terminal D. Output from the inverted output terminal XQ.

第１ＦＦ回路３１ａの反転出力端子ＸＱは第２ＦＦ回路３２ａの入力端子Ｄとアンド回路３４ａに接続されている。第２ＦＦ回路３２ａの出力端子Ｑは第３ＦＦ回路３３ａの入力端子Ｄとアンド回路３４ａ，アンド回路３５ａ，バッファ回路３６ａの入力端子に接続されている。バッファ回路３６ａは入力信号と実質的に同じレベルの第１分周信号ＲＣＫを出力する。 The inverting output terminal XQ of the first FF circuit 31a is connected to the input terminal D of the second FF circuit 32a and the AND circuit 34a. The output terminal Q of the second FF circuit 32a is connected to the input terminal D of the third FF circuit 33a and the input terminals of the AND circuit 34a, the AND circuit 35a, and the buffer circuit 36a. The buffer circuit 36a outputs the first divided signal RCK having substantially the same level as the input signal.

更に、第２ＦＦ回路３２ａの出力端子Ｑは選択回路３７ａの入力端子Ｃに接続されている。第３ＦＦ回路３３ａの出力端子Ｑはアンド回路３５ａの入力端子に接続され、アンド回路３４ａの出力端子は選択回路３７ａの入力端子Ａ，Ｂと第１イネーブル信号生成回路２３に接続されている。アンド回路３５ａの出力端子は選択回路３７ａの入力端子Ｄに接続されている。 Further, the output terminal Q of the second FF circuit 32a is connected to the input terminal C of the selection circuit 37a. The output terminal Q of the third FF circuit 33a is connected to the input terminal of the AND circuit 35a, and the output terminal of the AND circuit 34a is connected to the input terminals A and B of the selection circuit 37a and the first enable signal generation circuit 23. The output terminal of the AND circuit 35a is connected to the input terminal D of the selection circuit 37a.

選択回路３７ａの出力端子は第１ＦＦ回路３１ａの入力端子Ｄに接続されている。選択回路３７ａは分周設定信号ＤＩＶを入力する。分周設定信号ＤＩＶは２ビットの信号であり、図５（ａ）に示すレジスタ５１に記憶された分種設定情報に応じたレベルを持つ。分周設定情報は、基準クロック信号ＩＣＫの分周比であり、図５（ｂ）に示すように、レジスタ５１には、５分周（ＤＩＶ５）の場合には「００」、６分周（ＤＩＶ６）の場合には「０１」、７分周（ＤＩＶ７）の場合には「１０」、９分周（ＤＩＶ９）の場合には「１１」が格納される。尚、外部から分周設定信号ＤＩＶを供給する構成としてもよい。 The output terminal of the selection circuit 37a is connected to the input terminal D of the first FF circuit 31a. The selection circuit 37a receives the frequency division setting signal DIV. The frequency division setting signal DIV is a 2-bit signal and has a level corresponding to the type setting information stored in the register 51 shown in FIG. The division setting information is a division ratio of the reference clock signal ICK. As shown in FIG. 5B, the register 51 stores “00” in the case of division by 5 (DIV5), and division by 6 ( “01” is stored in the case of DIV6), “10” is stored in the case of dividing by 7 (DIV7), and “11” is stored in the case of dividing by 9 (DIV9). The frequency division setting signal DIV may be supplied from the outside.

レジスタ５１は分周設定回路５２に接続されている。分周設定回路５２は、２つのアンド回路５２ａ，５２ｂを備え、アンド回路５２ａは２ビットの分周設定信号ＤＩＶ（ＤＩＶ［１］，ＤＩＶ［０］）を論理積演算した結果を持つ制御信号Ｄ９ＥＮを出力する。アンド回路５２ｂは、分周設定信号ＤＩＶ［１］の反転信号と分周設定信号ＤＩＶ［０］を論理積演算した結果を持つ制御信号Ｄ６ＥＮを出力する。 The register 51 is connected to the frequency division setting circuit 52. The frequency division setting circuit 52 includes two AND circuits 52a and 52b. The AND circuit 52a has a control signal having a result obtained by performing an AND operation on a 2-bit frequency division setting signal DIV (DIV [1], DIV [0]). D9EN is output. The AND circuit 52b outputs a control signal D6EN having a result obtained by performing an AND operation on the inverted signal of the frequency division setting signal DIV [1] and the frequency division setting signal DIV [0].

図３に示す選択回路３７ａは、分周設定信号ＤＩＶに応答して入力端子Ａ〜Ｄのうちの１つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号ＲＸを出力する。例えば、選択回路３７ａは、設定が５分周、つまり「００」の分周設定信号ＤＩＶに応答して入力端子Ａを選択し、該入力端子Ａに入力される信号Ｓ１ａと同じレベルの信号ＲＸを出力する。同様に、選択回路３７ａは、「０１」（６分周）の分周設定信号ＤＩＶに応答して入力端子Ｂ、「１０」（７分周）の分周設定信号ＤＩＶに応答して入力端子Ｃ、「１１」（９分周）の分周設定信号ＤＩＶに応答して入力端子Ｄを選択し、選択した端子Ｂ，Ｃ，Ｄに入力される信号Ｓ１ａ，Ｒ２，Ｓ２ａと同じレベルの信号ＲＸを出力する。 The selection circuit 37a shown in FIG. 3 selects one of the input terminals A to D in response to the frequency division setting signal DIV, and a signal RX having substantially the same level as the signal supplied to the selected terminal. Is output. For example, the selection circuit 37a selects the input terminal A in response to the frequency division setting signal DIV whose setting is 5 division, that is, “00”, and the signal RX having the same level as the signal S1a input to the input terminal A. Is output. Similarly, the selection circuit 37a is input terminal B in response to the frequency division setting signal DIV of “01” (divided by 6), and input terminal in response to the frequency division setting signal DIV of “10” (frequency division by 7). C, the input terminal D is selected in response to the frequency division setting signal DIV of “11” (divided by 9), and signals having the same level as the signals S1a, R2, S2a inputted to the selected terminals B, C, D RX is output.

第３ＦＦ回路３３ａの反転出力端子ＸＱは第１イネーブル信号生成回路２３に接続されている。アンド回路３４ａの出力端子は第１イネーブル信号生成回路２３に接続されている。従って、第３ＦＦ回路３３ａの反転出力信号Ｒ３Ｘとアンド回路３４ａの出力信号Ｓ１ａが第１制御信号ＲＳＣとして第１イネーブル信号生成回路２３に供給される。 The inverting output terminal XQ of the third FF circuit 33 a is connected to the first enable signal generation circuit 23. An output terminal of the AND circuit 34 a is connected to the first enable signal generation circuit 23. Accordingly, the inverted output signal R3X of the third FF circuit 33a and the output signal S1a of the AND circuit 34a are supplied to the first enable signal generation circuit 23 as the first control signal RSC.

図３に示すように、第１イネーブル信号生成回路２３は、ＥＯＲ（排他的論理和）回路４１ａとアンド回路４２ａ，４３ａを備えている。ＥＯＲ回路４１ａには、ＦＦ回路３３ａの反転出力信号Ｒ３Ｘと制御信号Ｄ９ＥＮが入力される。ＥＯＲ回路４１ａは、信号Ｒ３Ｘと制御信号Ｄ９ＥＮを排他的論理和演算した結果を持つ信号Ｓ３ａを出力する。アンド回路４２ａには、ＥＯＲ回路４１ａの出力信号Ｓ３ａとアンド回路３４ａの出力信号Ｓ１ａが入力される。アンド回路４２ａは、信号Ｓ１ａと信号Ｓ３ａを論理積演算した結果を持つ信号Ｓ４ａを出力する。アンド回路４３ａにはアンド回路４２ａの出力信号Ｓ４ａと制御信号Ｄ６ＥＮが入力される。アンド回路４３ａは、制御信号Ｄ６ＥＮの反転信号と信号Ｓ４ａとを論理積演算した結果を持つ第２イネーブル信号ＦＥＮを出力する。 As shown in FIG. 3, the first enable signal generation circuit 23 includes an EOR (exclusive OR) circuit 41a and AND circuits 42a and 43a. The inverted output signal R3X of the FF circuit 33a and the control signal D9EN are input to the EOR circuit 41a. The EOR circuit 41a outputs a signal S3a having a result obtained by performing an exclusive OR operation on the signal R3X and the control signal D9EN. The AND circuit 42a receives the output signal S3a from the EOR circuit 41a and the output signal S1a from the AND circuit 34a. The AND circuit 42a outputs a signal S4a having a result obtained by performing an AND operation on the signal S1a and the signal S3a. The output signal S4a of the AND circuit 42a and the control signal D6EN are input to the AND circuit 43a. The AND circuit 43a outputs a second enable signal FEN having a result obtained by performing an AND operation on the inverted signal of the control signal D6EN and the signal S4a.

図４に示すように、第２カウンタ２２は、複数（本実施形態では３つ）のフリップフロップ回路（以下、ＦＦ回路）３１ｂ，３２ｂ，３３ｂ、アンド回路３４ｂ，３５ｂ、バッファ回路３６ｂ、選択回路３７ｂ、インバータ回路３８を備えている。インバータ回路３８は、基準クロック信号ＩＣＫを反転した反転基準クロック信号ＩＣＫＮを出力する。各ＦＦ回路３１ｂ〜３３ｂは、反転基準クロック信号ＩＣＫＮが入力される端子と、第２イネーブル信号ＦＥＮが入力される端子ＥＮを有している。従って、すべてのＦＦ回路３１ｂ〜３３ｂは、同時にカウント動作を実行・停止する。また、各ＦＦ回路３１ｂ〜３３ｂはリセット信号ＸＲＳＴが入力されるクリア端子ＣＬを有し、リセット信号ＸＲＳＴに応答して出力端子ＱからＬレベルの信号を出力するとともに反転出力端子ＸＱからＨレベルの信号を出力する。そして、各ＦＦ回路３１ｂ〜３３ｂは、反転基準クロック信号ＩＣＫＮの立ち上がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。 As shown in FIG. 4, the second counter 22 includes a plurality (three in this embodiment) of flip-flop circuits (hereinafter referred to as FF circuits) 31b, 32b, 33b, AND circuits 34b, 35b, a buffer circuit 36b, and a selection circuit. 37b and an inverter circuit 38 are provided. The inverter circuit 38 outputs an inverted reference clock signal ICKN obtained by inverting the reference clock signal ICK. Each of the FF circuits 31b to 33b has a terminal to which the inverted reference clock signal ICKN is input and a terminal EN to which the second enable signal FEN is input. Accordingly, all the FF circuits 31b to 33b simultaneously execute / stop the count operation. Each of the FF circuits 31b to 33b has a clear terminal CL to which a reset signal XRST is input, and outputs an L level signal from the output terminal Q in response to the reset signal XRST and also outputs an H level from the inverted output terminal XQ. Output a signal. Each of the FF circuits 31b to 33b outputs a signal having the level of the input terminal D from the output terminal Q in synchronization with the rising edge of the inverted reference clock signal ICKN, and a signal having a level obtained by inverting the level of the input terminal D. Is output from the inverted output terminal XQ.

反転基準クロック信号ＩＣＫＮは、基準クロック信号ＩＣＫを反転した信号であり、反転基準クロック信号ＩＣＫＮの立ち上がりエッジに同期動作することは、基準クロック信号ＩＣＫの立ち下がりエッジに同期動作することと等価である。従って、各ＦＦ回路３１ｂ〜３３ｂは、基準クロック信号ＩＣＫの立ち下がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。 The inverted reference clock signal ICKN is a signal obtained by inverting the reference clock signal ICK, and operating in synchronization with the rising edge of the inverted reference clock signal ICKN is equivalent to operating in synchronization with the falling edge of the reference clock signal ICK. . Accordingly, each of the FF circuits 31b to 33b outputs a signal having the level of the input terminal D from the output terminal Q in synchronization with the falling edge of the reference clock signal ICK and a signal having a level obtained by inverting the level of the input terminal D. Is output from the inverted output terminal XQ.

第１ＦＦ回路３１ｂの出力端子Ｑは第２ＦＦ回路３２ｂの入力端子Ｄに接続され、第２ＦＦ回路３２ｂの反転出力端子ＸＱはアンド回路３４ｂに接続されている。第２ＦＦ回路３２ｂの出力端子Ｑは第３ＦＦ回路３３ｂの入力端子Ｄに接続され、第２ＦＦ回路３２ｂの反転出力端子ＸＱはアンド回路３４ｂ，アンド回路３５ｂ，バッファ回路３６ｂの入力端子に接続されている。バッファ回路３６ｂは入力信号と実質的に同じレベルの第２分周信号ＦＣＫを出力する。 The output terminal Q of the first FF circuit 31b is connected to the input terminal D of the second FF circuit 32b, and the inverting output terminal XQ of the second FF circuit 32b is connected to the AND circuit 34b. The output terminal Q of the second FF circuit 32b is connected to the input terminal D of the third FF circuit 33b, and the inverted output terminal XQ of the second FF circuit 32b is connected to the input terminals of the AND circuit 34b, the AND circuit 35b, and the buffer circuit 36b. . The buffer circuit 36b outputs a second divided signal FCK having substantially the same level as the input signal.

更に、第２ＦＦ回路３２ｂの反転出力端子ＸＱは選択回路３７ｂの入力端子Ｃに接続されている。第３ＦＦ回路３３ｂの出力端子Ｑは第２イネーブル信号生成回路２４に接続され、第３ＦＦ回路３３ｂの反転出力端子ＸＱはアンド回路３５ｂの入力端子に接続されている。アンド回路３４ｂの出力端子は選択回路３７ｂの入力端子Ａと第２イネーブル信号生成回路２４に接続されている。アンド回路３５ｂの出力端子は選択回路３７ｂの入力端子Ｄに接続されている。選択回路３７ｂの入力端子ＢはＬレベルとなるように、例えばグランドに接続されている。 Further, the inverting output terminal XQ of the second FF circuit 32b is connected to the input terminal C of the selection circuit 37b. The output terminal Q of the third FF circuit 33b is connected to the second enable signal generation circuit 24, and the inverted output terminal XQ of the third FF circuit 33b is connected to the input terminal of the AND circuit 35b. The output terminal of the AND circuit 34 b is connected to the input terminal A of the selection circuit 37 b and the second enable signal generation circuit 24. The output terminal of the AND circuit 35b is connected to the input terminal D of the selection circuit 37b. For example, the input terminal B of the selection circuit 37b is connected to the ground so as to be at the L level.

選択回路３７ｂの出力端子は第１ＦＦ回路３１ｂの入力端子Ｄに接続されている。選択回路３７ｂは分周設定信号ＤＩＶを入力する。選択回路３７ｂは、分周設定信号ＤＩＶに応答して入力端子Ａ〜Ｄのうちの１つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号ＦＸを出力する。選択回路３７ｂは、「００」の分周設定信号ＤＩＶに応答して入力端子Ａを選択し、該入力端子Ａに入力される信号Ｓ１ｂと同じレベルの信号ＦＸを出力する。同様に、選択回路３７ｂは、「０１」の分周設定信号ＤＩＶに応答して入力端子Ｂ、「１０」の分周設定信号ＤＩＶに応答して入力端子Ｃ、「１１」の分周設定信号ＤＩＶに応答して入力端子Ｄを選択し、選択した端子Ｂ，Ｃ，Ｄに入力される信号Ｓ１ｂ，Ｆ２，Ｓ２ｂと同じレベルの信号ＦＸを出力する。 The output terminal of the selection circuit 37b is connected to the input terminal D of the first FF circuit 31b. The selection circuit 37b receives the frequency division setting signal DIV. The selection circuit 37b selects one of the input terminals A to D in response to the frequency division setting signal DIV, and outputs a signal FX having substantially the same level as the signal supplied to the selected terminal. The selection circuit 37b selects the input terminal A in response to the frequency division setting signal DIV of “00”, and outputs the signal FX having the same level as the signal S1b input to the input terminal A. Similarly, the selection circuit 37b responds to the frequency division setting signal DIV of “01”, the input terminal B in response to the frequency division setting signal DIV of “10”, and the frequency division setting signal of “11”. The input terminal D is selected in response to DIV, and the signal FX having the same level as the signals S1b, F2, S2b input to the selected terminals B, C, D is output.

尚、第２カウンタ２２において、選択回路３７ｂの入力端子ＢはＬレベルに設定されているため、選択回路３７ｂは、設定が６分周のときにＬレベルの信号ＦＸを継続的に出力する。従って、各ＦＦ回路３１ｂ〜３３ｂは、出力端子ＱからＬレベルの信号を、反転出力端子ＸＱからＨレベルの信号を入力端子Ｄのレベルが変化しないため、第２カウンタ２２はＨレベルの第２分周信号ＦＣＫを出力する。 In the second counter 22, since the input terminal B of the selection circuit 37b is set to L level, the selection circuit 37b continuously outputs the signal FX of L level when the setting is divided by 6. Accordingly, each of the FF circuits 31b to 33b does not change the level of the input terminal D from the output terminal Q to the L level signal and the inverted output terminal XQ to the H level signal. A divided signal FCK is output.

第３ＦＦ回路３３ｂの反転出力端子ＸＱは第２イネーブル信号生成回路２４に接続されている。アンド回路３４ｂの出力端子は第２イネーブル信号生成回路２４に接続されている。従って、第３ＦＦ回路３３ｂの反転出力信号Ｆ３Ｘとアンド回路３４ｂの出力信号Ｓ１ｂが第２制御信号ＦＳＣとして第２イネーブル信号生成回路２４に供給される。 The inverting output terminal XQ of the third FF circuit 33 b is connected to the second enable signal generation circuit 24. An output terminal of the AND circuit 34 b is connected to the second enable signal generation circuit 24. Therefore, the inverted output signal F3X of the third FF circuit 33b and the output signal S1b of the AND circuit 34b are supplied to the second enable signal generation circuit 24 as the second control signal FSC.

図４に示すように、第２イネーブル信号生成回路２４は、ナンド回路４１ｂとアンド回路４２ｂとオア回路４３ｂを備えている。ナンド回路４１ｂには、ＦＦ回路３３ｂの出力信号Ｆ３と制御信号Ｄ９ＥＮが入力される。ナンド回路４１ｂは、信号Ｆ３と制御信号Ｄ９ＥＮを論理和演算した結果を持つ信号Ｓ３ｂを出力する。アンド回路４２ｂには、ナンド回路４１ｂの出力信号Ｓ３ｂとアンド回路３４ｂの出力信号Ｓ１ｂが入力される。アンド回路４２ｂは、信号Ｓ１ｂと信号Ｓ３ｂを論理積演算した結果を持つ信号Ｓ４ｂを出力する。オア回路４３ｂにはアンド回路４２ｂの出力信号Ｓ４ｂと制御信号Ｄ６ＥＮが入力される。オア回路４３ｂは、信号Ｓ４ｂと制御信号Ｄ６ＥＮを論理和演算した結果を持つ第１イネーブル信号ＲＥＮを出力する。 As shown in FIG. 4, the second enable signal generation circuit 24 includes a NAND circuit 41b, an AND circuit 42b, and an OR circuit 43b. The NAND circuit 41b receives the output signal F3 of the FF circuit 33b and the control signal D9EN. The NAND circuit 41b outputs a signal S3b having a result obtained by performing an OR operation on the signal F3 and the control signal D9EN. The AND circuit 42b receives the output signal S3b of the NAND circuit 41b and the output signal S1b of the AND circuit 34b. The AND circuit 42b outputs a signal S4b having a result obtained by performing an AND operation on the signal S1b and the signal S3b. The output signal S4b of the AND circuit 42b and the control signal D6EN are input to the OR circuit 43b. The OR circuit 43b outputs a first enable signal REN having a result obtained by performing an OR operation on the signal S4b and the control signal D6EN.

上記のように構成された分周回路２ａの作用を図６に従って説明する。
今、分周回路２ａは、基準クロック信号ＩＣＫを５分周した分周クロック信号ＤＣＫを生成するように設定されている。従って、図５（ａ）の分周設定回路５２は、Ｌレベルの制御信号Ｄ９ＥＮ，Ｄ６ＥＮを出力する。 The operation of the frequency dividing circuit 2a configured as described above will be described with reference to FIG.
Now, the frequency dividing circuit 2a is set to generate a divided clock signal DCK obtained by dividing the reference clock signal ICK by 5. Accordingly, the frequency division setting circuit 52 in FIG. 5A outputs L level control signals D9EN and D6EN.

リセット信号ＸＲＳＴによるリセットが解除されると、第１カウンタ２１はＬレベルの第１分周信号ＲＣＫを出力し、第２カウンタ２２はＨレベルの第２分周信号ＦＣＫを出力する。また、第１イネーブル信号生成回路２３はＨレベルの第２イネーブル信号ＦＥＮを出力し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを出力する。 When the reset by the reset signal XRST is released, the first counter 21 outputs an L-level first divided signal RCK, and the second counter 22 outputs an H-level second divided signal FCK. The first enable signal generation circuit 23 outputs an H level second enable signal FEN, and the second enable signal generation circuit 24 outputs an H level first enable signal REN.

先ず、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期してカウント動作し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ１）に同期してカウント動作し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント値に基づいてＬレベルの第１イネーブル信号ＲＥＮを出力し、第１カウンタ２１は、Ｌレベルの第１イネーブル信号ＲＥＮに応答してカウント動作を停止する。 First, the first counter 21 performs a counting operation in synchronization with the rising edge (time T0) of the reference clock signal ICK, and outputs an H-level first divided signal RCK. Next, the second counter 22 performs a count operation in synchronization with the falling edge (time T1) of the reference clock signal ICK, and the second enable signal generation circuit 24 performs the L level first based on the count value of the second counter 22. The first enable signal REN is output, and the first counter 21 stops the counting operation in response to the L level first enable signal REN.

次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）において、第１カウンタ２１はＬレベルの第１イネーブル信号ＲＥＮによりカウント動作を停止している。次に、第２カウンタ２２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ３）に同期動作し、カウント値に従ってＬレベルの第２分周信号ＦＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ４）において、第１カウンタ２１はＬレベルの第１イネーブル信号ＲＥＮによりカウント動作を停止している。 At the next rising edge (time T2) of the reference clock signal ICK, the first counter 21 stops counting by the first enable signal REN at L level. Next, the second counter 22 operates in synchronization with the falling edge (time T3) of the reference clock signal ICK, and outputs an L-level second divided signal FCK according to the count value. At the next rising edge (time T4) of the reference clock signal ICK, the first counter 21 stops counting by the first enable signal REN at L level.

次に、第２カウンタ２２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ５）に同期動作し、カウント値に従ってＨレベルの第２分周信号ＦＣＫを出力する。第２イネーブル信号生成回路２４は、第２カウンタ２２のカウント値に従ってＨレベルの第１イネーブル信号ＲＥＮを出力する。第１カウンタ２１はＨレベルの第１イネーブル信号ＲＥＮによりカウント動作を再開し、次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ６）に応答してカウントアップし、第１イネーブル信号生成回路２３は第１カウンタ２１のカウント値に基づいてＬレベルの第２イネーブル信号ＦＥＮを出力する。 Next, the second counter 22 operates in synchronization with the falling edge (time T5) of the reference clock signal ICK, and outputs the H-level second divided signal FCK according to the count value. The second enable signal generation circuit 24 outputs the first enable signal REN at the H level according to the count value of the second counter 22. The first counter 21 restarts the count operation in response to the H-level first enable signal REN, counts up in response to the next rising edge (time T6) of the reference clock signal ICK, and the first enable signal generation circuit 23 Based on the count value of the 1 counter 21, the L level second enable signal FEN is output.

次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ７）において、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮによりカウント動作を停止している。次に、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ８）に同期動作し、カウント値に従ってＬレベルの第１分周信号ＲＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ９）において、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮによりカウント動作を停止している。 At the next rising edge (time T7) of the reference clock signal ICK, the second counter 22 stops counting by the second enable signal FEN of L level. Next, the first counter 21 operates in synchronization with the rising edge (time T8) of the reference clock signal ICK, and outputs an L-level first frequency division signal RCK according to the count value. At the next rising edge (time T9) of the reference clock signal ICK, the second counter 22 stops counting by the second enable signal FEN of L level.

次に、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１０）に同期動作し、カウント値に従ってＨレベルの第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は、第１カウンタ２１のカウント値に従ってＨレベルの第２イネーブル信号ＦＥＮを出力し、第２カウンタ２２はＨレベルの第２イネーブル信号ＦＥＮによりカウント動作を再開する。つまり、この時刻Ｔ１０における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ９の動作を繰り返し実行する。 Next, the first counter 21 operates in synchronization with the rising edge (time T10) of the reference clock signal ICK, and outputs the second divided signal FCK at H level according to the count value. The first enable signal generation circuit 23 outputs an H level second enable signal FEN according to the count value of the first counter 21, and the second counter 22 restarts the counting operation by the H level second enable signal FEN. That is, the operation at time T10 is the same as the operation at time T0 described above. Therefore, the frequency dividing circuit 2a repeatedly executes the operations at times T0 to T9.

出力回路２５は、第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫを生成するとともに、第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを生成し、両信号Ｍ＿ＲＣＫ，Ｍ＿ＦＣＫを論理和合成した分周クロック信号ＤＣＫを生成する。 The output circuit 25 generates a signal M_RCK obtained by masking the first divided signal RCK with the first enable signal REN, and generates a signal M_FCK obtained by masking the second divided signal FCK with the second enable signal FEN. A frequency-divided clock signal DCK obtained by logically synthesizing M_RCK and M_FCK is generated.

以上記述したように、本実施の形態によれば、以下の効果を奏する。
・分周回路２ａは、第１カウンタ２１、第２カウンタ２２、第１イネーブル信号生成回路２３、第２イネーブル信号生成回路２４、出力回路２５を備える。第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して該立ち上がりエッジをカウントし、該カウント結果に応じて第１分周信号ＲＣＫを出力する。第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して該立ち下がりエッジをカウントし、該カウント結果に応じて第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は第１カウンタ２１のカウント結果に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント結果に基づいて第１イネーブル信号ＲＥＮを生成する。第１カウンタ２１は、第１イネーブル信号ＲＥＮに応答してカウント動作を実行・停止し、第２カウンタ２２は、第２イネーブル信号ＦＥＮに応答してカウント動作を実行・停止する。そして、出力回路２５は、第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。 As described above, according to the present embodiment, the following effects can be obtained.
The frequency dividing circuit 2 a includes a first counter 21, a second counter 22, a first enable signal generation circuit 23, a second enable signal generation circuit 24, and an output circuit 25. The first counter 21 operates in synchronization with the rising edge of the reference clock signal ICK, counts the rising edge, and outputs a first divided signal RCK according to the count result. The second counter 22 operates in synchronization with the falling edge of the reference clock signal ICK, counts the falling edge, and outputs the second divided signal FCK according to the count result. The first enable signal generation circuit 23 generates the second enable signal FEN based on the count result of the first counter 21, and the second enable signal generation circuit 24 sets the first enable signal REN based on the count result of the second counter 22. Is generated. The first counter 21 executes / stops the counting operation in response to the first enable signal REN, and the second counter 22 executes / stops the counting operation in response to the second enable signal FEN. Then, the output circuit 25 synthesizes the first divided signal RCK and the second divided signal FCK to generate a divided clock signal DCK.

第１分周信号ＲＣＫと第２分周信号ＦＣＫの周期は、基準クロック信号ＩＣＫを偶数分周した周期となり、第１分周信号ＲＣＫと第２分周信号ＦＣＫは第１カウンタ２１が基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し第２カウンタ２２が基準クロック信号ＩＣＫの立ち下がりエッジに同期動作することにより１周期分位相がずれている。従って、両分周信号ＲＣＫ，ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、基準クロック信号ＩＣＫを奇数分周した周期となる、つまり基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを得ることができる。 The period of the first frequency-divided signal RCK and the second frequency-divided signal FCK is a period obtained by dividing the reference clock signal ICK by an even number, and the first counter 21 generates the reference clock for the first frequency-divided signal RCK and the second frequency-divided signal FCK. The phase is shifted by one cycle because the second counter 22 operates in synchronization with the rising edge of the signal ICK and the second counter 22 operates in synchronization with the falling edge of the reference clock signal ICK. Therefore, the period of the divided clock signal DCK obtained by combining both the divided signals RCK and FCK is a period obtained by dividing the reference clock signal ICK by an odd number, that is, the divided clock signal DCK obtained by dividing the reference clock signal ICK by an odd number. Obtainable.

・第１カウンタ２１は、第２カウンタ２２のカウント値に基づいて生成された第１イネーブル信号ＲＥＮに応答してカウント動作を実行・停止し、第２カウンタ２２は、第１カウンタ２１のカウント値に基づいて生成された第２イネーブル信号ＦＥＮに応答してカウント動作を実行・停止する。その結果、第１カウンタ２１と第２カウンタ２２は、互いに他のカウンタの動作によるノイズが混入しないため、誤動作を防止することができる。 The first counter 21 executes / stops the counting operation in response to the first enable signal REN generated based on the count value of the second counter 22, and the second counter 22 counts the count value of the first counter 21 The count operation is executed / stopped in response to the second enable signal FEN generated based on the above. As a result, the first counter 21 and the second counter 22 are prevented from malfunctioning because noise due to the operation of other counters is not mixed with each other.

・出力回路２５は、第１カウンタ２１から出力される第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫと、第２カウンタ２２から出力される第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。従って、分周信号ＲＣＫ，ＦＣＫに対するマスクによって必要な信号のみを分周クロック信号ＤＣＫとして出力することができるため、グリッチを抑えることができる。 The output circuit 25 outputs the signal M_RCK obtained by masking the first divided signal RCK output from the first counter 21 with the first enable signal REN and the second divided signal FCK output from the second counter 22 to the second The frequency-divided clock signal DCK is generated by synthesizing the signal M_FCK masked by the enable signal FEN. Accordingly, since only necessary signals can be output as the divided clock signal DCK by masking the divided signals RCK and FCK, glitches can be suppressed.

・第１カウンタ２１と第２カウンタ２２は、選択回路３７ａ，３７ｂをそれぞれ備えたことにより、基準クロック信号ＩＣＫを分周した分周クロック信号ＤＣＫの分周比を容易に変更することができる。 The first counter 21 and the second counter 22 include selection circuits 37a and 37b, respectively, so that the frequency division ratio of the divided clock signal DCK obtained by dividing the reference clock signal ICK can be easily changed.

（第二実施形態）
以下、本発明を具体化した第二実施形態を図８〜図１５に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。 (Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
For convenience of explanation, the same components as those in FIG.

図７に示すように、本実施形態の分周回路６０は、２つのステートマシン６１，６２と、２つのイネーブル信号生成回路２３，２４と、出力回路２５とを備えている。基準クロック信号ＩＣＫは第１及び第２ステートマシン６１，６２に入力される。第１及び第２ステートマシン６１，６２は、イネーブル端子を有し、第１ステートマシン６１のイネーブル端子には第２イネーブル信号生成回路２４により生成されたイネーブル信号ＲＥＮが入力され、第２ステートマシン６２のイネーブル端子には第１イネーブル信号生成回路２３により生成されたイネーブル信号ＦＥＮが入力される。 As shown in FIG. 7, the frequency divider circuit 60 of this embodiment includes two state machines 61 and 62, two enable signal generation circuits 23 and 24, and an output circuit 25. The reference clock signal ICK is input to the first and second state machines 61 and 62. The first and second state machines 61 and 62 have an enable terminal, and the enable signal REN generated by the second enable signal generation circuit 24 is input to the enable terminal of the first state machine 61, and the second state machine The enable signal FEN generated by the first enable signal generation circuit 23 is input to the enable terminal 62.

第１ステートマシン６１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し該立ち上がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第１分周信号ＲＣＫを出力する。従って、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジにより遷移する状態の数、及び各遷移状態により出力する第１分周信号ＲＣＫのレベルにより、基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。また、第１ステートマシン６１は第１イネーブル信号ＲＥＮに応じて状態を遷移・停止する。そして、第１ステートマシン６１は、遷移状態に応じた制御信号ＲＳＣを第１イネーブル信号生成回路２３に出力する。 The first state machine 61 operates in synchronization with the rising edge of the reference clock signal ICK, changes the state according to the rising edge, and outputs the first divided signal RCK having a level corresponding to the changed state. Therefore, the first state machine 61 divides the reference clock signal ICK according to the number of states that change with the rising edge of the reference clock signal ICK and the level of the first divided signal RCK that is output according to each transition state. A divided signal RCK is output. Further, the first state machine 61 transitions / stops the state according to the first enable signal REN. Then, the first state machine 61 outputs a control signal RSC corresponding to the transition state to the first enable signal generation circuit 23.

第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作し該立ち下がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第２分周信号ＦＣＫを出力する。従って、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジにより遷移する状態の数、及び各遷移状態により出力する第２分周信号ＦＣＫのレベルにより、基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。また、第２ステートマシン６２は第２イネーブル信号ＦＥＮに応じて状態を遷移・停止する。そして、第２ステートマシン６２は、カウント結果に応じた制御信号ＦＳＣを第２イネーブル信号生成回路２４に出力する。 The second state machine 62 operates in synchronization with the falling edge of the reference clock signal ICK, changes the state according to the falling edge, and outputs the second divided signal FCK having a level corresponding to the changed state. Therefore, the second state machine 62 divides the reference clock signal ICK according to the number of states that are shifted by the falling edge of the reference clock signal ICK and the level of the second divided signal FCK that is output according to each transition state. A divide-by-2 signal FCK is output. The second state machine 62 transitions and stops the state in response to the second enable signal FEN. Then, the second state machine 62 outputs a control signal FSC corresponding to the count result to the second enable signal generation circuit 24.

従って、第１ステートマシン６１と第２ステートマシン６２は、互いの状態に応じて状態を遷移・停止する。そして、第１イネーブル信号生成回路２３は第１ステートマシン６１の状態に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２ステートマシン６２の状態に基づいて第１イネーブル信号ＲＥＮを生成する。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの１周期は、遷移する状態の数に応じた期間と第１イネーブル信号ＲＥＮにより状態遷移を停止する期間との合計値となる。また、第２ステートマシン６２から出力される第２分周信号ＦＣＫの１周期は、遷移する状態の数に応じた期間と第２イネーブル信号ＦＥＮにより状態遷移を停止する期間との合計値となる。 Accordingly, the first state machine 61 and the second state machine 62 transition / stop the state according to each other's state. The first enable signal generation circuit 23 generates the second enable signal FEN based on the state of the first state machine 61, and the second enable signal generation circuit 24 generates the first enable signal based on the state of the second state machine 62. A signal REN is generated. Therefore, one cycle of the first frequency-divided signal RCK output from the first state machine 61 is a total value of a period corresponding to the number of transition states and a period during which state transition is stopped by the first enable signal REN. . In addition, one cycle of the second divided signal FCK output from the second state machine 62 is a total value of a period corresponding to the number of states to be changed and a period in which the state transition is stopped by the second enable signal FEN. .

第１ステートマシン６１は基準クロック信号ＩＣＫの立ち上がりエッジに応答して状態を遷移し、第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジに応答して状態を遷移する。従って、第１ステートマシン６１が出力する第１分周信号ＲＣＫと第２ステートマシン６２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの周期の偶数倍の周期を有している。第１ステートマシン６１が基準クロック信号ＩＣＫの立ち上がりエッジに応答し、第２ステートマシン６２が基準クロック信号ＩＣＫの立ち下がりエッジに応答することにより、第１ステートマシン６１が出力する第１分周信号ＲＣＫと第２ステートマシン６２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの１周期分位相がずれている。 The first state machine 61 changes state in response to the rising edge of the reference clock signal ICK, and the second state machine 62 changes state in response to the falling edge of the reference clock signal ICK. Therefore, the first frequency-divided signal RCK output from the first state machine 61 and the second frequency-divided signal FCK output from the second state machine 62 have a cycle that is an even multiple of the cycle of the reference clock signal ICK. The first state machine 61 responds to the rising edge of the reference clock signal ICK, and the second state machine 62 responds to the falling edge of the reference clock signal ICK, whereby the first divided signal output from the first state machine 61 RCK and the second divided signal FCK output from the second state machine 62 are out of phase by one period of the reference clock signal ICK.

出力回路２５により第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、１周期分の位相ずれにより、第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２（２分の１）となる。このため、例えば第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期が１０となるように第１ステートマシン６１と第２ステートマシン６２の状態及び第１イネーブル信号ＲＥＮ及び第２イネーブル信号ＦＥＮによる第１ステートマシン６１及び第２ステートマシン６２の休止期間を設定すると、分周クロック信号ＤＣＫの周期は第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２、つまり５周期となる。従って、分周回路２ａは、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することが可能である。 The frequency of the divided clock signal DCK obtained by synthesizing the first divided signal RCK and the second divided signal FCK by the output circuit 25 is the first divided signal RCK and the second divided signal FCK due to a phase shift of one cycle. It becomes 1/2 (1/2) of the period of this. Therefore, for example, the states of the first state machine 61 and the second state machine 62, the first enable signal REN, and the second enable signal FEN so that the period of the first divided signal RCK and the second divided signal FCK becomes 10. When the idle period of the first state machine 61 and the second state machine 62 is set, the cycle of the divided clock signal DCK is 1/2 of the cycle of the first divided signal RCK and the second divided signal FCK, that is, five cycles. It becomes. Therefore, the frequency dividing circuit 2a can generate the divided clock signal DCK obtained by dividing the reference clock signal ICK by an odd number.

尚、上記分周比の設定が偶数の場合、分周回路２ａは、第１ステートマシン６１又は第２ステートマシン６２を停止させる。例えば、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを生成する。第１ステートマシン６１はＨレベルの第１イネーブル信号ＲＥＮに応答して状態遷移し、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止する。そして、第１ステートマシンは設定された分周比による偶数周期を有する第１分周信号ＲＣＫを出力し、出力回路２５はその第１分周信号ＲＣＫと実質的に同じ分周クロック信号ＤＣＫを出力する。 When the frequency division ratio is set to an even number, the frequency dividing circuit 2a stops the first state machine 61 or the second state machine 62. For example, the first enable signal generation circuit 23 generates an L level second enable signal FEN, and the second enable signal generation circuit 24 generates an H level first enable signal REN. The first state machine 61 makes a state transition in response to the first enable signal REN at the H level, and the second state machine 62 stops the state transition by the second enable signal FEN at the L level. Then, the first state machine outputs a first divided signal RCK having an even period with the set dividing ratio, and the output circuit 25 outputs a divided clock signal DCK substantially the same as the first divided signal RCK. Output.

上記のように構成された分周回路２ａの作用を説明する。
先ず、基準クロック信号ＩＣＫを５分周する場合を、図８，９に従って説明する。尚、図８において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。 The operation of the frequency dividing circuit 2a configured as described above will be described.
First, the case where the reference clock signal ICK is divided by 5 will be described with reference to FIGS. In FIG. 8, a portion indicated by a broken line is a period during which the state is not changed by the enable signals REN and FEN.

図９に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ１の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ３を持ち、状態ｆ０−ｆ１−ｆ２−ｆ３−ｆ１の順に遷移する。図９において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。 As shown in FIG. 9, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r1. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f3, and transitions in the order of states f0-f1-f2-f3-f1. 9, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.

リセット信号ＸＲＳＴによるリセットが解除されると、第１ステートマシン６１は状態ｒ０にありその状態ｒ０に応じてＬレベルの第１分周信号ＲＣＫを出力し、第２ステートマシン６２は状態ｆ０にありその状態ｆ０に応じてＨレベルの第２分周信号ＦＣＫを出力する。また、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを出力し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを出力する。 When the reset by the reset signal XRST is released, the first state machine 61 is in the state r0 and outputs an L-level first divided signal RCK according to the state r0, and the second state machine 62 is in the state f0. In response to the state f0, an H-level second divided signal FCK is output. The first enable signal generation circuit 23 outputs an L level second enable signal FEN, and the second enable signal generation circuit 24 outputs an H level first enable signal REN.

先ず、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ１）に同期して状態ｆ１に遷移し、第２イネーブル信号生成回路２４は第２ステートマシン６２の状態ｆ１に基づいてＬレベルの第１イネーブル信号ＲＥＮを出力する。第１ステートマシン６１は、Ｌレベルの第１イネーブル信号ＲＥＮに応答して状態遷移を停止する。 First, the first state machine 61 transitions to the state r1 in synchronization with the rising edge (time T0) of the reference clock signal ICK, and outputs an H-level first divided signal RCK. Next, the second state machine 62 transitions to the state f1 in synchronization with the falling edge (time T1) of the reference clock signal ICK, and the second enable signal generation circuit 24 is based on the state f1 of the second state machine 62. An L level first enable signal REN is output. The first state machine 61 stops the state transition in response to the L level first enable signal REN.

次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）において、第１ステートマシン６１はＬレベルの第１イネーブル信号ＲＥＮにより状態遷移を停止している。次に、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ３）に同期動作して状態ｆ２に遷移し、Ｌレベルの第２分周信号ＦＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ４）において、第１ステートマシン６１はＬレベルの第１イネーブル信号ＲＥＮにより状態遷移を停止している。 At the next rising edge (time T2) of the reference clock signal ICK, the first state machine 61 stops the state transition by the first enable signal REN at the L level. Next, the second state machine 62 operates in synchronization with the falling edge (time T3) of the reference clock signal ICK, transitions to the state f2, and outputs the second divided signal FCK at L level. At the next rising edge (time T4) of the reference clock signal ICK, the first state machine 61 stops the state transition by the first enable signal REN at the L level.

次に、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ５）に同期動作して状態ｆ３に遷移し、Ｈレベルの第２分周信号ＦＣＫを出力する。第２イネーブル信号生成回路２４は、第２ステートマシン６２の状態ｆ３に従ってＨレベルの第１イネーブル信号ＲＥＮを出力する。第１ステートマシン６１はＨレベルの第１イネーブル信号ＲＥＮにより状態遷移を再開し、次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ６）に応答して状態ｒ２に遷移し、第１イネーブル信号生成回路２３は第１ステートマシン６１の状態ｒ２に基づいてＬレベルの第２イネーブル信号ＦＥＮを出力する。 Next, the second state machine 62 operates in synchronization with the falling edge (time T5) of the reference clock signal ICK, transitions to the state f3, and outputs the second divided signal FCK at H level. The second enable signal generation circuit 24 outputs an H level first enable signal REN in accordance with the state f3 of the second state machine 62. The first state machine 61 resumes the state transition by the first enable signal REN at the H level, transitions to the state r2 in response to the rising edge (time T6) of the next reference clock signal ICK, and the first enable signal generation circuit 23 outputs a second enable signal FEN of L level based on the state r2 of the first state machine 61.

次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ７）において、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止している。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ８）に同期動作して状態ｒ３に遷移し、Ｌレベルの第１分周信号ＲＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ９）において、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止している。 At the next rising edge (time T7) of the reference clock signal ICK, the second state machine 62 stops the state transition by the L-level second enable signal FEN. Next, the first state machine 61 operates in synchronization with the rising edge (time T8) of the reference clock signal ICK, transitions to the state r3, and outputs an L-level first frequency division signal RCK. At the next rising edge (time T9) of the reference clock signal ICK, the second state machine 62 stops the state transition by the L-level second enable signal FEN.

次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１０）に同期動作して状態ｒ１に遷移し、Ｈレベルの第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は、第１ステートマシン６１の状態ｒ１に従ってＨレベルの第２イネーブル信号ＦＥＮを出力し、第２ステートマシン６２はＨレベルの第２イネーブル信号ＦＥＮにより状態遷移を再開する。つまり、この時刻Ｔ１０における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ９の動作を繰り返し実行する。 Next, the first state machine 61 operates in synchronization with the rising edge (time T10) of the reference clock signal ICK, transitions to the state r1, and outputs the second divided signal FCK at H level. The first enable signal generation circuit 23 outputs the second enable signal FEN at the H level according to the state r1 of the first state machine 61, and the second state machine 62 resumes the state transition by the second enable signal FEN at the H level. . That is, the operation at time T10 is the same as the operation at time T0 described above. Therefore, the frequency dividing circuit 2a repeatedly executes the operations at times T0 to T9.

次に、基準クロック信号ＩＣＫを６分周する場合を、図１０，１１に従って説明する。尚、図１０において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 6 will be described with reference to FIGS. In FIG. 10, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.

図１１に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ１の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０のみを持つ。つまり、第２ステートマシン６２は状態遷移しない。 As shown in FIG. 11, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r1. The second state machine 62 (denoted as F-FF in the figure) has only the state f0. That is, the second state machine 62 does not change state.

先ず、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１）に同期して状態ｒ２に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）に同期して状態ｒ３に遷移し、Ｌレベルの第１分周信号ＲＣＫを出力する。 First, the first state machine 61 transitions to the state r1 in synchronization with the rising edge (time T0) of the reference clock signal ICK, and outputs an H-level first divided signal RCK. Next, the first state machine 61 transitions to the state r2 in synchronization with the rising edge (time T1) of the reference clock signal ICK, and outputs the H-level first frequency division signal RCK. Next, the first state machine 61 transitions to the state r3 in synchronization with the rising edge (time T2) of the reference clock signal ICK, and outputs the first divided signal RCK at L level.

次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ３）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。この時刻Ｔ３における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ３の動作を繰り返し実行する。 Next, the first state machine 61 transitions to the state r1 in synchronization with the rising edge (time T3) of the reference clock signal ICK, and outputs the first divided signal RCK at H level. The operation at time T3 is the same as the operation at time T0 described above. Therefore, the frequency dividing circuit 2a repeatedly executes the operations at times T0 to T3.

次に、基準クロック信号ＩＣＫを７分周する場合を、図１２，１３に従って説明する。尚、図１２において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 7 will be described with reference to FIGS. In FIG. 12, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.

図１３に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ０の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ４を持ち、状態ｆ０−ｆ１−ｆ２−ｆ３−ｆ４−ｆ１の順に遷移する。図１３において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。 As shown in FIG. 13, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r0. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f4, and transitions in the order of states f0-f1-f2-f3-f4-f1. In FIG. 13, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.

基準クロック信号ＩＣＫを７分周する場合、上記した５分周の場合と比べて、第１ステートマシン６１が状態ｒ３から状態ｒ０に遷移する点と、第２ステートマシン６２の状態ｒ４が増えている点が異なっている。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの周期と、第２ステートマシン６２から出力される第２分周信号ＦＣＫの周期が、５分周する場合に比べて２周期づつ増えている。このため、７分周に設定された分周回路６０は、１４周期の第１分周信号ＲＣＫ及び第２分周信号ＦＣＫを生成し、それら分周信号ＲＣＫ，ＦＣＫを合成して基準クロック信号ＩＣＫを７分周した分周クロック信号ＤＣＫを生成する。 When the reference clock signal ICK is divided by 7, the first state machine 61 transitions from the state r3 to the state r0 and the state r4 of the second state machine 62 increases as compared to the case of the above-mentioned 5 division. Is different. Therefore, the cycle of the first frequency-divided signal RCK output from the first state machine 61 and the cycle of the second frequency-divided signal FCK output from the second state machine 62 are two cycles compared to the case where the frequency is divided by 5. Increasingly. For this reason, the frequency dividing circuit 60 set to divide by 7 generates the first frequency divided signal RCK and the second frequency divided signal FCK having 14 periods, and synthesizes the frequency divided signals RCK and FCK to generate the reference clock signal. A divided clock signal DCK obtained by dividing ICK by 7 is generated.

次に、基準クロック信号ＩＣＫを９分周する場合を、図１４，１５に従って説明する。尚、図１４において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 9 will be described with reference to FIGS. In FIG. 14, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.

図１５に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ４を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ４−ｒ０の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ４を持つ。図１５において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。 As shown in FIG. 15, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r4, and transitions in the order of states r0-r1-r2-r3-r4-r0. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f4. 15, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.

基準クロック信号ＩＣＫを９分周する場合、上記した７分周の場合と比べて、第１ステートマシン６１が状態ｒ４が増えている点と、第２ステートマシン６２が状態ｒ４から状態ｆ０に遷移する点が異なっている。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの周期と、第２ステートマシン６２から出力される第２分周信号ＦＣＫの周期が、７分周する場合に比べて２周期づつ増えている。このため、９分周に設定された分周回路６０は、１８周期の第１分周信号ＲＣＫ及び第２分周信号ＦＣＫを生成し、それら分周信号ＲＣＫ，ＦＣＫを合成して基準クロック信号ＩＣＫを９分周した分周クロック信号ＤＣＫを生成する。 When the reference clock signal ICK is divided by 9, the first state machine 61 is increased in the state r4 and the second state machine 62 is changed from the state r4 to the state f0 as compared with the above-mentioned case of the division by 7. Is different. Therefore, the cycle of the first frequency-divided signal RCK output from the first state machine 61 and the cycle of the second frequency-divided signal FCK output from the second state machine 62 are two cycles compared to the case where the frequency is divided by 7. Increasingly. For this reason, the frequency dividing circuit 60 set to frequency division by 9 generates the first frequency divided signal RCK and the second frequency divided signal FCK having 18 cycles, and synthesizes the frequency divided signals RCK and FCK to generate the reference clock signal. A divided clock signal DCK obtained by dividing ICK by 9 is generated.

以上記述したように、本実施形態によれば、以下の効果を奏する。
・基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して状態を遷移する第１ステートマシン６１と、基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して状態を遷移する第２ステートマシン６２とを備え、各ステートマシン６１，６２の状態に応じたレベルを持つ分周信号ＲＣＫ，ＦＣＫを合成して分周クロック信号ＤＣＫを生成するようにした。その結果、第一実施形態と同様に、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することができる。 As described above, according to the present embodiment, the following effects can be obtained.
A first state machine 61 that changes state in synchronization with the rising edge of the reference clock signal ICK, and a second state machine 62 that changes state in synchronization with the falling edge of the reference clock signal ICK; The frequency-divided clock signals DCK are generated by synthesizing the frequency-divided signals RCK and FCK having levels according to the states of the state machines 61 and 62. As a result, similarly to the first embodiment, the divided clock signal DCK obtained by dividing the reference clock signal ICK by an odd number can be generated.

尚、前記実施形態は、以下の態様に変更してもよい。
・上記各実施形態では分周比を変更可能に構成したが、分周比が変更不能な分周回路に具体化しても良い。 In addition, you may change the said embodiment into the following aspects.
In each of the above embodiments, the frequency division ratio can be changed. However, the frequency division ratio may not be changed.

・上記各実施形態において、基準クロック信号ＩＣＫに対する分周クロック信号ＤＣＫの分周比を適宜変更しても良い。
・上記第二実施形態において、第１ステートマシン６１と第２ステートマシン６２は基準クロック信号ＩＣＫの対応するエッジをカウントし、そのカウント値に応じた状態に遷移する構成としてもよい。 In each of the above embodiments, the division ratio of the divided clock signal DCK to the reference clock signal ICK may be changed as appropriate.
In the second embodiment, the first state machine 61 and the second state machine 62 may count the corresponding edges of the reference clock signal ICK and make a transition to a state corresponding to the count value.

第一実施形態の分周回路のブロック回路図である。It is a block circuit diagram of the frequency divider of the first embodiment. 通信システムの概略構成図である。It is a schematic block diagram of a communication system. 立ち上がりカウンタ及びイネーブル信号生成回路の回路図である。It is a circuit diagram of a rising counter and an enable signal generation circuit. 立ち下がりカウンタ及びイネーブル信号生成回路の回路図である。It is a circuit diagram of a falling counter and an enable signal generation circuit. （ａ）は分周設定回路の回路図、（ｂ）は分周設定の説明図である。(A) is a circuit diagram of a frequency division setting circuit, and (b) is an explanatory diagram of frequency division setting. 分周回路の動作波形図である。It is an operation | movement waveform diagram of a frequency divider circuit. 第二実施形態の分周回路のブロック回路図である。It is a block circuit diagram of the frequency divider of the second embodiment. ５分周におけるステートマシンの動作を示すタイムチャートである。It is a time chart which shows operation | movement of the state machine in 5 frequency division. ５分周における状態遷移の説明図である。It is explanatory drawing of the state transition in 5 frequency division. ６分周におけるステートマシンの動作を示すタイムチャートである。It is a time chart which shows operation | movement of the state machine in 6 frequency division. ６分周における状態遷移の説明図である。It is explanatory drawing of the state transition in 6 frequency division. ７分周におけるステートマシンの動作を示すタイムチャートである。It is a time chart which shows operation | movement of the state machine in 7 frequency division. ７分周における状態遷移の説明図である。It is explanatory drawing of the state transition in 7 frequency division. ９分周におけるステートマシンの動作を示すタイムチャートである。It is a time chart which shows operation | movement of the state machine in 9 frequency division. ９分周における状態遷移の説明図である。It is explanatory drawing of the state transition in 9 frequency division.

符号の説明Explanation of symbols

２１第１カウンタ
２２第２カウンタ
２３第１イネーブル信号生成回路
２４第２イネーブル信号生成回路
２５出力回路
６１第１ステートマシン
６２第２ステートマシン
ＩＣＫ基準クロック信号
ＲＣＫ第１分周信号
ＲＥＮ第１イネーブル信号
ＦＣＫ第２分周信号
ＦＥＮ第２イネーブル信号
ＤＣＫ分周クロック信号
ｆ０〜ｆ４，ｒ０〜ｒ４状態 21 first counter 22 second counter 23 first enable signal generation circuit 24 second enable signal generation circuit 25 output circuit 61 first state machine 62 second state machine ICK reference clock signal RCK first divided signal REN first enable signal FCK second divided signal FEN second enable signal DCK divided clock signal f0 to f4, r0 to r4 state

Claims

第１イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち上がりエッジに同期動作して前記基準クロック信号を分周した第１分周信号を生成する第１カウンタと、
第２イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第２分周信号を生成する第２カウンタと、
前記第１カウンタのカウント値に基づいて前記第２イネーブル信号を生成する第１イネーブル信号生成回路と、
前記第２カウンタのカウント値に基づいて前記第１イネーブル信号を生成する第２イネーブル信号生成回路と、
前記第１分周信号と前記第２分周信号とを合成して生成した分周クロック信号を出力する出力回路と、を備え、
前記第１イネーブル信号生成回路と前記第２イネーブル信号生成回路は、前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成するようにした、ことを特徴とする分周回路。 A first counter that operates and stops in response to a first enable signal and generates a first frequency-divided signal obtained by frequency-dividing the reference clock signal in synchronization with a rising edge of the reference clock signal during operation;
A second counter that operates and stops in response to the second enable signal and generates a second frequency-divided signal obtained by frequency-dividing the reference clock signal in synchronization with the falling edge of the reference clock signal during operation;
A first enable signal generation circuit for generating the second enable signal based on a count value of the first counter;
A second enable signal generation circuit for generating the first enable signal based on a count value of the second counter;
An output circuit that outputs a divided clock signal generated by combining the first divided signal and the second divided signal;
The first enable signal generation circuit and the second enable signal generation circuit generate the respective enable signals so that the first counter and the second counter operate alternately and the operation periods of both counters overlap. A frequency divider circuit characterized by that.

前記基準クロック信号において立ち上がりエッジから直後の立ち下がりエッジまでを基準周期とし、立ち上がりエッジから次の立ち上がりエッジまでの１周期が前記基準周期のｎ倍（ｎは自然数）である分周クロック信号を生成するものであり、
前記第１カウンタ及び前記第２カウンタは、前記基準周期の２ｎ倍の周期を持つ第１分周信号及び第２分周信号を生成する、ことを特徴とする請求項１記載の分周回路。 Generates a divided clock signal in which the period from the rising edge to the immediately following falling edge is the reference period in the reference clock signal, and one period from the rising edge to the next rising edge is n times the reference period (n is a natural number). Is what
2. The frequency dividing circuit according to claim 1, wherein the first counter and the second counter generate a first frequency-divided signal and a second frequency-divided signal having a period 2n times the reference period.

前記基準クロック信号の周期に対する分周クロック信号の周期の倍数が可変可能に構成された、ことを特徴とする請求項１又は請求項２記載の分周回路。 3. The frequency dividing circuit according to claim 1, wherein a multiple of a period of the divided clock signal with respect to a period of the reference clock signal is variable.

前記出力回路は、前記第１分周信号を前記第１イネーブル信号によりマスクし、前記第２分周信号を前記第２イネーブル信号によりマスクし、マスク後の２つの信号を合成して前記分周クロック信号を生成する、ことを特徴とする請求項１，請求項２又は請求項３に記載の分周回路。 The output circuit masks the first frequency-divided signal with the first enable signal, masks the second frequency-divided signal with the second enable signal, and combines the two signals after masking to divide the frequency-divided signal. 4. The frequency dividing circuit according to claim 1, wherein the frequency dividing circuit generates a clock signal.

前記第１カウンタは基準クロック信号の立ち上がりエッジに同期動作して状態を遷移するとともに第１イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第１分周信号を出力する第１ステートマシンであり、
前記第２カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第２イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第２分周信号を出力する第２ステートマシンである、ことを特徴とする請求項１，請求項２，請求項３又は請求項４記載の分周回路。 The first counter operates in synchronization with the rising edge of the reference clock signal, changes state, operates and stops in response to the first enable signal, and outputs a first divided signal corresponding to the changed state. One state machine,
The second counter operates in synchronization with the falling edge of the reference clock signal, changes state, operates and stops in response to the second enable signal, and outputs a second divided signal corresponding to the changed state. 5. The frequency dividing circuit according to claim 1, wherein the frequency dividing circuit is a second state machine.