JP4542020B2 - Frequency divider circuit - Google Patents
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Description
本発明は分周回路に関するものである。
近年、データ通信、例えば半導体集積回路装置間におけるクロック同期式のデータ通信において、通信速度の高速化が要求され、この要求に対して、クロック信号の立ち上がりエッジと立ち下がりエッジに応答してデータを通信する、所謂DDR(double data rate)クロック方式が採用されている。また、符号化/復号化の複雑化にともない、DDRクロック同期のデータ通信において、8/9,16/17のように基準クロック信号を奇数倍分周した分周クロック信号を要求されるケースが増えている。このため、奇数倍の分周クロック信号を安定して生成する分周回路が要求されている。
The present invention relates to a frequency dividing circuit.
In recent years, in data communication, for example, clock synchronous data communication between semiconductor integrated circuit devices, it is required to increase the communication speed. In response to this request, data is transmitted in response to the rising edge and falling edge of the clock signal. A so-called DDR (double data rate) clock system for communication is employed. In addition, with the complexity of encoding / decoding, there is a case where a divided clock signal obtained by dividing the reference clock signal by an odd multiple, such as 8/9, 16/17, is required in DDR clock synchronous data communication. is increasing. Therefore, there is a demand for a frequency dividing circuit that stably generates an odd-numbered frequency divided clock signal.
従来、クロック信号を奇数倍して出力する分周回路が特許文献1に開示されている。この分周回路は、クロック信号の立ち上がりエッジに応答する第1フリップフロップ回路(以下、FF回路)の出力信号をクロック信号の立ち下がりエッジに応答する第2FF回路が取り込み、第2FF回路の出力信号を第1FF回路が取り込むように接続されたカウンタを備えている。そして、分周回路は、FF回路の出力信号を論理回路により合成し、DDRクロックの3周期又は5周期(クロック信号の立ち上がりエッジから立ち下がりエッジまで,立ち下がりエッジから立ち上がりエッジまでを1周期とする)分の周期のクロック信号を生成する。
ところで、近年では、半導体集積回路装置において消費電力の低減が求められている、つまり該装置に搭載される回路における消費電力の低減が求められている。しかしながら、上記構成の分周回路では、全てのFF回路が常時動作しているため、消費電力を低減することは難しい。このため、クロック信号の立ち上がりエッジをカウントするカウント回路と、立ち下がりエッジをカウントするカウント回路とを備え、各カウント回路のカウント値に応じて動作するカウント回路を切り替えることで、消費電力の低減を図ることが考えられる。しかしながら、2つのカウント回路の切替タイミングによって出力する分周クロック信号にグリッチ(glitch)が発生する虞があり、例えば復号回路等の分周クロック信号にて動作する回路が誤動作する虞があった。 In recent years, there has been a demand for reduction in power consumption in semiconductor integrated circuit devices, that is, reduction in power consumption in circuits mounted on the devices. However, in the frequency dividing circuit having the above-described configuration, it is difficult to reduce power consumption because all the FF circuits are always operating. For this reason, it has a count circuit that counts the rising edge of the clock signal and a count circuit that counts the falling edge, and the power consumption can be reduced by switching the count circuit that operates according to the count value of each count circuit. It is possible to plan. However, there is a possibility that a glitch is generated in the divided clock signal output at the switching timing of the two count circuits, and there is a possibility that a circuit operating with the divided clock signal such as a decoding circuit malfunctions.
本発明は上記問題点を解決するためになされたものであって、その目的はグリッチの発生を抑制することのできる分周回路を提供することにある。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a frequency dividing circuit capable of suppressing the occurrence of glitches.
上記目的を達成するため、請求項1に記載の発明によれば、第1カウンタは、第1イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち上がりエッジに同期動作して前記基準クロック信号を分周した第1分周信号を生成する。第2カウンタは、第2イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第2分周信号を生成する。前記第1イネーブル信号生成回路と前記第2イネーブル信号生成回路は、前記第1カウンタと前記第2カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成する。そして、出力回路は、前記第1分周信号と前記第2分周信号とを合成して生成した分周クロック信号を出力する。 To achieve the above object, according to the first aspect of the present invention, the first counter operates and stops in response to the first enable signal, and operates in synchronization with the rising edge of the reference clock signal during the operation. A first divided signal is generated by dividing the reference clock signal. The second counter operates / stops in response to the second enable signal, and operates in synchronization with the falling edge of the reference clock signal during operation to generate a second divided signal obtained by dividing the reference clock signal. The first enable signal generation circuit and the second enable signal generation circuit generate respective enable signals so that the first counter and the second counter operate alternately and the operation periods of both counters overlap. The output circuit outputs a divided clock signal generated by synthesizing the first divided signal and the second divided signal.
従って、この構成によれば、第1分周信号と第2分周信号の周期は、基準クロック信号を偶数分周した周期となり、第1分周信号と第2分周信号は第1カウンタが基準クロック信号の立ち上がりエッジに同期動作し第2カウンタが基準クロック信号の立ち下がりエッジに同期動作することにより1周期分位相がずれている。従って、第1分周信号と第2分周信号を合成した分周クロック信号の周期は、基準クロック信号を奇数分周した周期となり、基準クロック信号を奇数分周した分周クロック信号を得ることができる。そして、第1カウンタに対する第1イネーブル信号と第2カウンタに対する第2イネーブル信号を前記第1カウンタと前記第2カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにすることにより、グリッチを抑えることができる。 Therefore, according to this configuration, the period of the first divided signal and the second divided signal is a period obtained by dividing the reference clock signal by an even number, and the first divided signal and the second divided signal are obtained by the first counter. The phase is shifted by one period because the second counter operates in synchronization with the rising edge of the reference clock signal and the second counter operates in synchronization with the falling edge of the reference clock signal. Therefore, the period of the divided clock signal obtained by synthesizing the first divided signal and the second divided signal is a period obtained by dividing the reference clock signal by an odd number, and a divided clock signal obtained by dividing the reference clock signal by an odd number is obtained. Can do. Then, the first enable signal for the first counter and the second enable signal for the second counter are alternately operated by the first counter and the second counter, and the operation periods of both counters are overlapped, thereby causing a glitch. Can be suppressed.
請求項2に記載の発明のように、前記基準クロック信号において立ち上がりエッジから直後の立ち下がりエッジまでを基準周期とし、立ち上がりエッジから次の立ち上がりエッジまでの1周期が前記基準周期のn倍(nは自然数)である分周クロック信号を生成するものであり、前記第1カウンタ及び前記第2カウンタは、前記基準周期の2n倍の周期を持つ第1分周信号及び第2分周信号を生成する。 According to a second aspect of the present invention, in the reference clock signal, a period from the rising edge to the immediately following falling edge is set as a reference period, and one period from the rising edge to the next rising edge is n times the reference period (n Is a natural number), and the first counter and the second counter generate a first divided signal and a second divided signal having a period 2n times the reference period. To do.
請求項3に記載の発明によれば、前記基準クロック信号の周期に対する分周クロック信号の周期の倍数が可変可能に構成されてなる。従って、この構成によれば、容易に分周比を変更した分周クロック信号を生成することができる。 According to a third aspect of the present invention, a multiple of the period of the divided clock signal with respect to the period of the reference clock signal is configured to be variable. Therefore, according to this configuration, it is possible to easily generate a divided clock signal whose frequency dividing ratio is changed.
請求項4に記載の発明によれば、前記出力回路は、前記第1分周信号を前記第1イネーブル信号によりマスクし、前記第2分周信号を前記第2イネーブル信号によりマスクし、マスク後の2つの信号を合成して前記分周クロック信号を生成する。従って、この構成により、必要な期間の分周信号を合成し、合成しない分周信号をマスクすることで、グリッチを抑えることができる。 According to a fourth aspect of the present invention, the output circuit masks the first divided signal with the first enable signal, masks the second divided signal with the second enable signal, and after masking. Are combined to generate the divided clock signal. Therefore, with this configuration, it is possible to suppress glitches by synthesizing the divided signals for a necessary period and masking the divided signals that are not synthesized.
請求項5に記載の発明によれば、前記第1カウンタは基準クロック信号の立ち上がりエッジに同期動作して状態を遷移するとともに第1イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第1分周信号を出力する第1ステートマシンであり、前記第2カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第2イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第2分周信号を出力する第2ステートマシンである。このように、分周回路を構成することで、基準クロック信号を奇数分周した分周クロック信号を容易に生成することができ、グリッチを抑えることができる。 According to a fifth aspect of the present invention, the first counter operates in synchronization with the rising edge of the reference clock signal and changes state, and operates and stops in response to the first enable signal. A first state machine that outputs a first frequency-divided signal according to the second counter, wherein the second counter operates in synchronization with the falling edge of the reference clock signal and changes state, and operates and stops in response to the second enable signal. And a second state machine that outputs a second frequency-divided signal according to the transitioned state. In this way, by configuring the frequency dividing circuit, a frequency-divided clock signal obtained by dividing the reference clock signal by an odd number can be easily generated, and glitches can be suppressed.
本発明によれば、グリッチの発生を抑制することが可能な分周回路を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the frequency divider circuit which can suppress generation | occurrence | production of a glitch can be provided.
(第一実施形態)
以下、本発明を具体化した第一実施形態を図面に従って説明する。
図2に示すように、通信システムは複数(図において2つ)の装置1,2の間においてデータ通信を行うシステムである。送信側装置1のクロック生成回路1aは所定周波数のクロック信号CLKを生成し、符号回路1bは、データを符号化した信号DATAをクロック信号CLKの立ち上がりエッジと立ち下がりエッジとに応答して出力するとともに、クロック信号CLKを基準クロック信号ICKとして出力する。つまり、符号回路1bは、クロック信号CLKの両エッジ(立ち上がりエッジ及び立ち下がりエッジ)に応答して信号DATAを出力するDDR(Doule Data Rate )動作を行う。従って、この通信システムでは、クロック信号の一方のエッジ(立ち上がりエッジ又は立ち下がりエッジ)に応答して信号を出力する動作(SDR(Single Data Rate)動作)に比べて、2倍の速度で信号DATAが通信される。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 2, the communication system is a system that performs data communication between a plurality (two in the figure) of
受信側装置2の分周回路2aは、基準クロック信号ICKを所定の分周比にて分周した分周クロック信号DCKを生成する。分周回路2aは、基準クロック信号ICKの隣接エッジ間(立ち上がりエッジと立ち下がりエッジとの間、立ち下がりエッジと立ち上がりエッジとの間)を1周期とし、同一エッジ間(例えば立ち上がりエッジと次の立ち上がりエッジの間)が基準クロック信号ICKの整数倍の周期を持つ分周クロック信号DCKを生成する。尚、本実施形態において、分周回路2aは、後述するように、基準クロック信号ICKの5倍、6倍、7倍、9倍の周期を持つ分周クロック信号DCKを選択的に生成するように構成されている。
The frequency dividing
復号回路2bは、信号DATAと基準クロック信号ICKと分周クロック信号DCKとを入力する。復号回路2bは、基準クロック信号ICKの両エッジに応答して信号DATAを取り込む。そして、復号回路2bは、分周クロック信号DCKの1周期において取り込んだ信号DATAを1つの単位として複合化したデータを出力する。 The decoding circuit 2b receives the signal DATA, the reference clock signal ICK, and the divided clock signal DCK. The decoding circuit 2b takes in the signal DATA in response to both edges of the reference clock signal ICK. Then, the decoding circuit 2b outputs data obtained by combining the signal DATA taken in one cycle of the divided clock signal DCK as one unit.
次に、分周回路2aの構成を説明する。
図1に示すように、分周回路2aは、2つのカウンタ21,22と、2つのイネーブル信号生成回路23,24と、出力回路25とを備えている。基準クロック信号ICKは第1及び第2カウンタ21,22に入力される。第1及び第2カウンタ21,22は、イネーブル端子を有し、第1カウンタ21のイネーブル端子には第2イネーブル信号生成回路24により生成されたイネーブル信号RENが入力され、第2カウンタ22のイネーブル端子には第1イネーブル信号生成回路23により生成されたイネーブル信号FENが入力される。
Next, the configuration of the frequency dividing
As shown in FIG. 1, the frequency dividing
第1カウンタ21は基準クロック信号ICKの立ち上がりエッジに同期動作し該立ち上がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ICKを立ち上がりエッジにより分周した第1分周信号RCKを出力する。第1カウンタ21は、カウント結果に応じた制御信号RSCを第1イネーブル信号生成回路23に出力する。
The
第2カウンタ22は基準クロック信号ICKの立ち下がりエッジに同期動作し該立ち下がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ICKを立ち下がりエッジにより分周した第2分周信号FCKを出力する。第2カウンタ22は、カウント結果に応じた制御信号FSCを第2イネーブル信号生成回路24に出力する。
The
第1イネーブル信号生成回路23は第1制御信号RSCに応答して第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24は第2制御信号FSCに応答して第1イネーブル信号RENを生成する。第1制御信号RSCは第1カウンタ21の動作、つまり基準クロック信号ICKの立ち上がりエッジをカウントした結果に基づくものであり、第2制御信号FSCは第2カウンタ22の動作、つまり基準クロック信号ICKの立ち下がりエッジをカウントした結果に基づくものである。そして、第1カウンタ21は第1イネーブル信号RENに応じて上記のカウント動作を実行・停止し、第2カウンタ22は第2イネーブル信号FENに応じて上記のカウント動作を実行・停止する。
The first enable
出力回路25には、第1分周信号RCK,第2分周信号FCK、第1イネーブル信号REN、第2イネーブル信号FENが入力される。出力回路25は、第1分周信号RCKと第1イネーブル信号RENとを論理合成するとともに第2分周信号FCKと第2イネーブル信号FENとを論理合成し、それぞれの合成結果を論理合成して分周クロック信号DCKを生成する。
The
詳しくは、出力回路25は、2つのアンド回路25a,25bとオア回路25cとを備えている。第1のアンド回路25aは、第1分周信号RCKと第1イネーブル信号RENを論理積演算した結果を持つ信号を出力する。第2のアンド回路25bは、第2分周信号FCKと第2イネーブル信号FENとを論理積演算した結果を持つ信号を出力する。オア回路25cは、第1のアンド回路25aの出力信号と第2のアンド回路25bの出力信号とを論理和演算した結果を持つ分周クロック信号DCKを出力する。
Specifically, the
上記のように、第1カウンタ21と第2カウンタ22は、互いのカウント値に応じてカウント動作を実行・停止する。そして、第1イネーブル信号生成回路23は第1カウンタ21のカウント値に基づいて第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24は第2カウンタ22のカウント値に基づいて第1イネーブル信号RENを生成する。従って、第1カウンタ21から出力される第1分周信号RCKの1周期は、設定されたカウント値に応じた期間と第1イネーブル信号RENによりカウント動作を停止する期間との合計値となる。また、第2カウンタ22から出力される第2分周信号FCKの1周期は、設定されたカウント値に応じた期間と第2イネーブル信号FENによりカウント動作を停止する期間との合計値となる。
As described above, the
第1カウンタ21は基準クロック信号ICKの立ち上がりエッジに応答してカウント動作を行い、第2カウンタ22は基準クロック信号ICKの立ち下がりエッジに応答してカウント動作を行う。従って、第1カウンタ21が出力する第1分周信号RCKと第2カウンタ22が出力する第2分周信号FCKは、基準クロック信号ICKの周期の偶数倍の周期を有している。そして、第1カウンタ21が基準クロック信号ICKの立ち上がりエッジに応答し、第2カウンタ22が基準クロック信号ICKの立ち下がりエッジに応答することにより、第1カウンタ21が出力する第1分周信号RCKと第2カウンタ22が出力する第2分周信号FCKは、基準クロック信号ICKの1周期分の位相ずれを有している。
The
出力回路25により第1分周信号RCKと第2分周信号FCKを合成した分周クロック信号DCKの周期は、1周期分の位相ずれにより、第1分周信号RCK及び第2分周信号FCKの周期の1/2(2分の1)となる。このため、例えば第1分周信号RCK及び第2分周信号FCKの周期が10となるように第1カウンタ21と第2カウンタ22のカウント値及び第1イネーブル信号REN及び第2イネーブル信号FENによる第1カウンタ21及び第2カウンタ22の休止期間を設定すると、分周クロック信号DCKの周期は第1分周信号RCK及び第2分周信号FCKの周期の1/2、つまり5周期となる。従って、分周回路2aは、基準クロック信号ICKを奇数分周した分周クロック信号DCKを生成することが可能である。
The frequency of the divided clock signal DCK obtained by synthesizing the first divided signal RCK and the second divided signal FCK by the
尚、上記分周比の設定が偶数の場合、分周回路2aは、第1カウンタ21又は第2カウンタ22を停止させる。例えば、第1イネーブル信号生成回路23はLレベルの第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24はHレベルの第1イネーブル信号RENを生成する。第1カウンタ21はHレベルの第1イネーブル信号RENに応答してカウント動作し、第2カウンタ22はLレベルの第2イネーブル信号FENにより停止する。そして、第1カウンタは設定された分周比による偶数周期を有する第1分周信号RCKを出力し、出力回路25はその第1分周信号RCKと実質的に同じ分周クロック信号DCKを出力する。
When the frequency division ratio is set to an even number, the
図3に示すように、第1カウンタ21は、複数(本実施形態では3つ)のフリップフロップ回路(以下、FF回路)31a,32a,33a、アンド回路34a,35a、バッファ回路36a、選択回路37aを備えている。各FF回路31a〜33aは、基準クロック信号ICKが入力される端子と、第1イネーブル信号RENが入力される端子ENを有している。従って、すべてのFF回路31a〜33aは、同時にカウント動作を実行・停止する。また、各FF回路31a〜33aはリセット信号XRSTが入力されるクリア端子CLを有し、リセット信号XRSTに応答して出力端子QからLレベルの信号を出力するとともに反転出力端子XQからHレベルの信号を出力する。そして、各FF回路31a〜33aは、基準クロック信号ICKの立ち上がりエッジに同期して入力端子Dのレベルを持つ信号を出力端子Qから出力するとともに入力端子Dのレベルを反転したレベルを持つ信号を反転出力端子XQから出力する。
As shown in FIG. 3, the
第1FF回路31aの反転出力端子XQは第2FF回路32aの入力端子Dとアンド回路34aに接続されている。第2FF回路32aの出力端子Qは第3FF回路33aの入力端子Dとアンド回路34a,アンド回路35a,バッファ回路36aの入力端子に接続されている。バッファ回路36aは入力信号と実質的に同じレベルの第1分周信号RCKを出力する。
The inverting output terminal XQ of the first FF circuit 31a is connected to the input terminal D of the
更に、第2FF回路32aの出力端子Qは選択回路37aの入力端子Cに接続されている。第3FF回路33aの出力端子Qはアンド回路35aの入力端子に接続され、アンド回路34aの出力端子は選択回路37aの入力端子A,Bと第1イネーブル信号生成回路23に接続されている。アンド回路35aの出力端子は選択回路37aの入力端子Dに接続されている。
Further, the output terminal Q of the
選択回路37aの出力端子は第1FF回路31aの入力端子Dに接続されている。選択回路37aは分周設定信号DIVを入力する。分周設定信号DIVは2ビットの信号であり、図5(a)に示すレジスタ51に記憶された分種設定情報に応じたレベルを持つ。分周設定情報は、基準クロック信号ICKの分周比であり、図5(b)に示すように、レジスタ51には、5分周(DIV5)の場合には「00」、6分周(DIV6)の場合には「01」、7分周(DIV7)の場合には「10」、9分周(DIV9)の場合には「11」が格納される。尚、外部から分周設定信号DIVを供給する構成としてもよい。
The output terminal of the
レジスタ51は分周設定回路52に接続されている。分周設定回路52は、2つのアンド回路52a,52bを備え、アンド回路52aは2ビットの分周設定信号DIV(DIV[1],DIV[0])を論理積演算した結果を持つ制御信号D9ENを出力する。アンド回路52bは、分周設定信号DIV[1]の反転信号と分周設定信号DIV[0]を論理積演算した結果を持つ制御信号D6ENを出力する。
The
図3に示す選択回路37aは、分周設定信号DIVに応答して入力端子A〜Dのうちの1つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号RXを出力する。例えば、選択回路37aは、設定が5分周、つまり「00」の分周設定信号DIVに応答して入力端子Aを選択し、該入力端子Aに入力される信号S1aと同じレベルの信号RXを出力する。同様に、選択回路37aは、「01」(6分周)の分周設定信号DIVに応答して入力端子B、「10」(7分周)の分周設定信号DIVに応答して入力端子C、「11」(9分周)の分周設定信号DIVに応答して入力端子Dを選択し、選択した端子B,C,Dに入力される信号S1a,R2,S2aと同じレベルの信号RXを出力する。
The
第3FF回路33aの反転出力端子XQは第1イネーブル信号生成回路23に接続されている。アンド回路34aの出力端子は第1イネーブル信号生成回路23に接続されている。従って、第3FF回路33aの反転出力信号R3Xとアンド回路34aの出力信号S1aが第1制御信号RSCとして第1イネーブル信号生成回路23に供給される。
The inverting output terminal XQ of the
図3に示すように、第1イネーブル信号生成回路23は、EOR(排他的論理和)回路41aとアンド回路42a,43aを備えている。EOR回路41aには、FF回路33aの反転出力信号R3Xと制御信号D9ENが入力される。EOR回路41aは、信号R3Xと制御信号D9ENを排他的論理和演算した結果を持つ信号S3aを出力する。アンド回路42aには、EOR回路41aの出力信号S3aとアンド回路34aの出力信号S1aが入力される。アンド回路42aは、信号S1aと信号S3aを論理積演算した結果を持つ信号S4aを出力する。アンド回路43aにはアンド回路42aの出力信号S4aと制御信号D6ENが入力される。アンド回路43aは、制御信号D6ENの反転信号と信号S4aとを論理積演算した結果を持つ第2イネーブル信号FENを出力する。
As shown in FIG. 3, the first enable
図4に示すように、第2カウンタ22は、複数(本実施形態では3つ)のフリップフロップ回路(以下、FF回路)31b,32b,33b、アンド回路34b,35b、バッファ回路36b、選択回路37b、インバータ回路38を備えている。インバータ回路38は、基準クロック信号ICKを反転した反転基準クロック信号ICKNを出力する。各FF回路31b〜33bは、反転基準クロック信号ICKNが入力される端子と、第2イネーブル信号FENが入力される端子ENを有している。従って、すべてのFF回路31b〜33bは、同時にカウント動作を実行・停止する。また、各FF回路31b〜33bはリセット信号XRSTが入力されるクリア端子CLを有し、リセット信号XRSTに応答して出力端子QからLレベルの信号を出力するとともに反転出力端子XQからHレベルの信号を出力する。そして、各FF回路31b〜33bは、反転基準クロック信号ICKNの立ち上がりエッジに同期して入力端子Dのレベルを持つ信号を出力端子Qから出力するとともに入力端子Dのレベルを反転したレベルを持つ信号を反転出力端子XQから出力する。
As shown in FIG. 4, the
反転基準クロック信号ICKNは、基準クロック信号ICKを反転した信号であり、反転基準クロック信号ICKNの立ち上がりエッジに同期動作することは、基準クロック信号ICKの立ち下がりエッジに同期動作することと等価である。従って、各FF回路31b〜33bは、基準クロック信号ICKの立ち下がりエッジに同期して入力端子Dのレベルを持つ信号を出力端子Qから出力するとともに入力端子Dのレベルを反転したレベルを持つ信号を反転出力端子XQから出力する。 The inverted reference clock signal ICKN is a signal obtained by inverting the reference clock signal ICK, and operating in synchronization with the rising edge of the inverted reference clock signal ICKN is equivalent to operating in synchronization with the falling edge of the reference clock signal ICK. . Accordingly, each of the FF circuits 31b to 33b outputs a signal having the level of the input terminal D from the output terminal Q in synchronization with the falling edge of the reference clock signal ICK and a signal having a level obtained by inverting the level of the input terminal D. Is output from the inverted output terminal XQ.
第1FF回路31bの出力端子Qは第2FF回路32bの入力端子Dに接続され、第2FF回路32bの反転出力端子XQはアンド回路34bに接続されている。第2FF回路32bの出力端子Qは第3FF回路33bの入力端子Dに接続され、第2FF回路32bの反転出力端子XQはアンド回路34b,アンド回路35b,バッファ回路36bの入力端子に接続されている。バッファ回路36bは入力信号と実質的に同じレベルの第2分周信号FCKを出力する。
The output terminal Q of the first FF circuit 31b is connected to the input terminal D of the
更に、第2FF回路32bの反転出力端子XQは選択回路37bの入力端子Cに接続されている。第3FF回路33bの出力端子Qは第2イネーブル信号生成回路24に接続され、第3FF回路33bの反転出力端子XQはアンド回路35bの入力端子に接続されている。アンド回路34bの出力端子は選択回路37bの入力端子Aと第2イネーブル信号生成回路24に接続されている。アンド回路35bの出力端子は選択回路37bの入力端子Dに接続されている。選択回路37bの入力端子BはLレベルとなるように、例えばグランドに接続されている。
Further, the inverting output terminal XQ of the
選択回路37bの出力端子は第1FF回路31bの入力端子Dに接続されている。選択回路37bは分周設定信号DIVを入力する。選択回路37bは、分周設定信号DIVに応答して入力端子A〜Dのうちの1つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号FXを出力する。選択回路37bは、「00」の分周設定信号DIVに応答して入力端子Aを選択し、該入力端子Aに入力される信号S1bと同じレベルの信号FXを出力する。同様に、選択回路37bは、「01」の分周設定信号DIVに応答して入力端子B、「10」の分周設定信号DIVに応答して入力端子C、「11」の分周設定信号DIVに応答して入力端子Dを選択し、選択した端子B,C,Dに入力される信号S1b,F2,S2bと同じレベルの信号FXを出力する。
The output terminal of the
尚、第2カウンタ22において、選択回路37bの入力端子BはLレベルに設定されているため、選択回路37bは、設定が6分周のときにLレベルの信号FXを継続的に出力する。従って、各FF回路31b〜33bは、出力端子QからLレベルの信号を、反転出力端子XQからHレベルの信号を入力端子Dのレベルが変化しないため、第2カウンタ22はHレベルの第2分周信号FCKを出力する。
In the
第3FF回路33bの反転出力端子XQは第2イネーブル信号生成回路24に接続されている。アンド回路34bの出力端子は第2イネーブル信号生成回路24に接続されている。従って、第3FF回路33bの反転出力信号F3Xとアンド回路34bの出力信号S1bが第2制御信号FSCとして第2イネーブル信号生成回路24に供給される。
The inverting output terminal XQ of the
図4に示すように、第2イネーブル信号生成回路24は、ナンド回路41bとアンド回路42bとオア回路43bを備えている。ナンド回路41bには、FF回路33bの出力信号F3と制御信号D9ENが入力される。ナンド回路41bは、信号F3と制御信号D9ENを論理和演算した結果を持つ信号S3bを出力する。アンド回路42bには、ナンド回路41bの出力信号S3bとアンド回路34bの出力信号S1bが入力される。アンド回路42bは、信号S1bと信号S3bを論理積演算した結果を持つ信号S4bを出力する。オア回路43bにはアンド回路42bの出力信号S4bと制御信号D6ENが入力される。オア回路43bは、信号S4bと制御信号D6ENを論理和演算した結果を持つ第1イネーブル信号RENを出力する。
As shown in FIG. 4, the second enable
上記のように構成された分周回路2aの作用を図6に従って説明する。
今、分周回路2aは、基準クロック信号ICKを5分周した分周クロック信号DCKを生成するように設定されている。従って、図5(a)の分周設定回路52は、Lレベルの制御信号D9EN,D6ENを出力する。
The operation of the
Now, the
リセット信号XRSTによるリセットが解除されると、第1カウンタ21はLレベルの第1分周信号RCKを出力し、第2カウンタ22はHレベルの第2分周信号FCKを出力する。また、第1イネーブル信号生成回路23はHレベルの第2イネーブル信号FENを出力し、第2イネーブル信号生成回路24はHレベルの第1イネーブル信号RENを出力する。
When the reset by the reset signal XRST is released, the
先ず、第1カウンタ21は、基準クロック信号ICKの立ち上がりエッジ(時刻T0)に同期してカウント動作し、Hレベルの第1分周信号RCKを出力する。次に、第2カウンタ22は基準クロック信号ICKの立ち下がりエッジ(時刻T1)に同期してカウント動作し、第2イネーブル信号生成回路24は第2カウンタ22のカウント値に基づいてLレベルの第1イネーブル信号RENを出力し、第1カウンタ21は、Lレベルの第1イネーブル信号RENに応答してカウント動作を停止する。
First, the
次の基準クロック信号ICKの立ち上がりエッジ(時刻T2)において、第1カウンタ21はLレベルの第1イネーブル信号RENによりカウント動作を停止している。次に、第2カウンタ22は、基準クロック信号ICKの立ち下がりエッジ(時刻T3)に同期動作し、カウント値に従ってLレベルの第2分周信号FCKを出力する。次の基準クロック信号ICKの立ち上がりエッジ(時刻T4)において、第1カウンタ21はLレベルの第1イネーブル信号RENによりカウント動作を停止している。
At the next rising edge (time T2) of the reference clock signal ICK, the
次に、第2カウンタ22は、基準クロック信号ICKの立ち下がりエッジ(時刻T5)に同期動作し、カウント値に従ってHレベルの第2分周信号FCKを出力する。第2イネーブル信号生成回路24は、第2カウンタ22のカウント値に従ってHレベルの第1イネーブル信号RENを出力する。第1カウンタ21はHレベルの第1イネーブル信号RENによりカウント動作を再開し、次の基準クロック信号ICKの立ち上がりエッジ(時刻T6)に応答してカウントアップし、第1イネーブル信号生成回路23は第1カウンタ21のカウント値に基づいてLレベルの第2イネーブル信号FENを出力する。
Next, the
次の基準クロック信号ICKの立ち上がりエッジ(時刻T7)において、第2カウンタ22はLレベルの第2イネーブル信号FENによりカウント動作を停止している。次に、第1カウンタ21は、基準クロック信号ICKの立ち上がりエッジ(時刻T8)に同期動作し、カウント値に従ってLレベルの第1分周信号RCKを出力する。次の基準クロック信号ICKの立ち上がりエッジ(時刻T9)において、第2カウンタ22はLレベルの第2イネーブル信号FENによりカウント動作を停止している。
At the next rising edge (time T7) of the reference clock signal ICK, the
次に、第1カウンタ21は、基準クロック信号ICKの立ち上がりエッジ(時刻T10)に同期動作し、カウント値に従ってHレベルの第2分周信号FCKを出力する。第1イネーブル信号生成回路23は、第1カウンタ21のカウント値に従ってHレベルの第2イネーブル信号FENを出力し、第2カウンタ22はHレベルの第2イネーブル信号FENによりカウント動作を再開する。つまり、この時刻T10における動作は、上記した時刻T0における動作と同じである。従って、分周回路2aは、時刻T0〜T9の動作を繰り返し実行する。
Next, the
出力回路25は、第1分周信号RCKを第1イネーブル信号RENによりマスクした信号M_RCKを生成するとともに、第2分周信号FCKを第2イネーブル信号FENによりマスクした信号M_FCKを生成し、両信号M_RCK,M_FCKを論理和合成した分周クロック信号DCKを生成する。
The
以上記述したように、本実施の形態によれば、以下の効果を奏する。
・分周回路2aは、第1カウンタ21、第2カウンタ22、第1イネーブル信号生成回路23、第2イネーブル信号生成回路24、出力回路25を備える。第1カウンタ21は基準クロック信号ICKの立ち上がりエッジに同期動作して該立ち上がりエッジをカウントし、該カウント結果に応じて第1分周信号RCKを出力する。第2カウンタ22は基準クロック信号ICKの立ち下がりエッジに同期動作して該立ち下がりエッジをカウントし、該カウント結果に応じて第2分周信号FCKを出力する。第1イネーブル信号生成回路23は第1カウンタ21のカウント結果に基づいて第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24は第2カウンタ22のカウント結果に基づいて第1イネーブル信号RENを生成する。第1カウンタ21は、第1イネーブル信号RENに応答してカウント動作を実行・停止し、第2カウンタ22は、第2イネーブル信号FENに応答してカウント動作を実行・停止する。そして、出力回路25は、第1分周信号RCKと第2分周信号FCKを合成して分周クロック信号DCKを生成する。
As described above, according to the present embodiment, the following effects can be obtained.
The
第1分周信号RCKと第2分周信号FCKの周期は、基準クロック信号ICKを偶数分周した周期となり、第1分周信号RCKと第2分周信号FCKは第1カウンタ21が基準クロック信号ICKの立ち上がりエッジに同期動作し第2カウンタ22が基準クロック信号ICKの立ち下がりエッジに同期動作することにより1周期分位相がずれている。従って、両分周信号RCK,FCKを合成した分周クロック信号DCKの周期は、基準クロック信号ICKを奇数分周した周期となる、つまり基準クロック信号ICKを奇数分周した分周クロック信号DCKを得ることができる。
The period of the first frequency-divided signal RCK and the second frequency-divided signal FCK is a period obtained by dividing the reference clock signal ICK by an even number, and the
・第1カウンタ21は、第2カウンタ22のカウント値に基づいて生成された第1イネーブル信号RENに応答してカウント動作を実行・停止し、第2カウンタ22は、第1カウンタ21のカウント値に基づいて生成された第2イネーブル信号FENに応答してカウント動作を実行・停止する。その結果、第1カウンタ21と第2カウンタ22は、互いに他のカウンタの動作によるノイズが混入しないため、誤動作を防止することができる。
The
・出力回路25は、第1カウンタ21から出力される第1分周信号RCKを第1イネーブル信号RENによりマスクした信号M_RCKと、第2カウンタ22から出力される第2分周信号FCKを第2イネーブル信号FENによりマスクした信号M_FCKを合成して分周クロック信号DCKを生成する。従って、分周信号RCK,FCKに対するマスクによって必要な信号のみを分周クロック信号DCKとして出力することができるため、グリッチを抑えることができる。
The
・第1カウンタ21と第2カウンタ22は、選択回路37a,37bをそれぞれ備えたことにより、基準クロック信号ICKを分周した分周クロック信号DCKの分周比を容易に変更することができる。
The
(第二実施形態)
以下、本発明を具体化した第二実施形態を図8〜図15に従って説明する。
尚、説明の便宜上、図1と同様の構成については同一の符号を付してその説明を一部省略する。
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
For convenience of explanation, the same components as those in FIG.
図7に示すように、本実施形態の分周回路60は、2つのステートマシン61,62と、2つのイネーブル信号生成回路23,24と、出力回路25とを備えている。基準クロック信号ICKは第1及び第2ステートマシン61,62に入力される。第1及び第2ステートマシン61,62は、イネーブル端子を有し、第1ステートマシン61のイネーブル端子には第2イネーブル信号生成回路24により生成されたイネーブル信号RENが入力され、第2ステートマシン62のイネーブル端子には第1イネーブル信号生成回路23により生成されたイネーブル信号FENが入力される。
As shown in FIG. 7, the
第1ステートマシン61は基準クロック信号ICKの立ち上がりエッジに同期動作し該立ち上がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第1分周信号RCKを出力する。従って、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジにより遷移する状態の数、及び各遷移状態により出力する第1分周信号RCKのレベルにより、基準クロック信号ICKを分周した第1分周信号RCKを出力する。また、第1ステートマシン61は第1イネーブル信号RENに応じて状態を遷移・停止する。そして、第1ステートマシン61は、遷移状態に応じた制御信号RSCを第1イネーブル信号生成回路23に出力する。
The
第2ステートマシン62は基準クロック信号ICKの立ち下がりエッジに同期動作し該立ち下がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第2分周信号FCKを出力する。従って、第2ステートマシン62は、基準クロック信号ICKの立ち下がりエッジにより遷移する状態の数、及び各遷移状態により出力する第2分周信号FCKのレベルにより、基準クロック信号ICKを分周した第2分周信号FCKを出力する。また、第2ステートマシン62は第2イネーブル信号FENに応じて状態を遷移・停止する。そして、第2ステートマシン62は、カウント結果に応じた制御信号FSCを第2イネーブル信号生成回路24に出力する。
The
従って、第1ステートマシン61と第2ステートマシン62は、互いの状態に応じて状態を遷移・停止する。そして、第1イネーブル信号生成回路23は第1ステートマシン61の状態に基づいて第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24は第2ステートマシン62の状態に基づいて第1イネーブル信号RENを生成する。従って、第1ステートマシン61から出力される第1分周信号RCKの1周期は、遷移する状態の数に応じた期間と第1イネーブル信号RENにより状態遷移を停止する期間との合計値となる。また、第2ステートマシン62から出力される第2分周信号FCKの1周期は、遷移する状態の数に応じた期間と第2イネーブル信号FENにより状態遷移を停止する期間との合計値となる。
Accordingly, the
第1ステートマシン61は基準クロック信号ICKの立ち上がりエッジに応答して状態を遷移し、第2ステートマシン62は基準クロック信号ICKの立ち下がりエッジに応答して状態を遷移する。従って、第1ステートマシン61が出力する第1分周信号RCKと第2ステートマシン62が出力する第2分周信号FCKは、基準クロック信号ICKの周期の偶数倍の周期を有している。第1ステートマシン61が基準クロック信号ICKの立ち上がりエッジに応答し、第2ステートマシン62が基準クロック信号ICKの立ち下がりエッジに応答することにより、第1ステートマシン61が出力する第1分周信号RCKと第2ステートマシン62が出力する第2分周信号FCKは、基準クロック信号ICKの1周期分位相がずれている。
The
出力回路25により第1分周信号RCKと第2分周信号FCKを合成した分周クロック信号DCKの周期は、1周期分の位相ずれにより、第1分周信号RCK及び第2分周信号FCKの周期の1/2(2分の1)となる。このため、例えば第1分周信号RCK及び第2分周信号FCKの周期が10となるように第1ステートマシン61と第2ステートマシン62の状態及び第1イネーブル信号REN及び第2イネーブル信号FENによる第1ステートマシン61及び第2ステートマシン62の休止期間を設定すると、分周クロック信号DCKの周期は第1分周信号RCK及び第2分周信号FCKの周期の1/2、つまり5周期となる。従って、分周回路2aは、基準クロック信号ICKを奇数分周した分周クロック信号DCKを生成することが可能である。
The frequency of the divided clock signal DCK obtained by synthesizing the first divided signal RCK and the second divided signal FCK by the
尚、上記分周比の設定が偶数の場合、分周回路2aは、第1ステートマシン61又は第2ステートマシン62を停止させる。例えば、第1イネーブル信号生成回路23はLレベルの第2イネーブル信号FENを生成し、第2イネーブル信号生成回路24はHレベルの第1イネーブル信号RENを生成する。第1ステートマシン61はHレベルの第1イネーブル信号RENに応答して状態遷移し、第2ステートマシン62はLレベルの第2イネーブル信号FENにより状態遷移を停止する。そして、第1ステートマシンは設定された分周比による偶数周期を有する第1分周信号RCKを出力し、出力回路25はその第1分周信号RCKと実質的に同じ分周クロック信号DCKを出力する。
When the frequency division ratio is set to an even number, the
上記のように構成された分周回路2aの作用を説明する。
先ず、基準クロック信号ICKを5分周する場合を、図8,9に従って説明する。尚、図8において、破線で示す部分はイネーブル信号REN,FENにより状態が遷移しない期間である。
The operation of the
First, the case where the reference clock signal ICK is divided by 5 will be described with reference to FIGS. In FIG. 8, a portion indicated by a broken line is a period during which the state is not changed by the enable signals REN and FEN.
図9に示すように、第1ステートマシン61(図中、R−FFと記す)は状態r0〜r3を持ち、状態r0−r1−r2−r3−r1の順に遷移する。第2ステートマシン62(図中、F−FFと記す)は状態f0〜f3を持ち、状態f0−f1−f2−f3−f1の順に遷移する。図9において、R1〜R3は図3に示すFF回路31a〜33aの出力信号に対応し、F1〜F3は図4に示すFF回路31b〜33bの出力信号に対応する。 As shown in FIG. 9, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r1. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f3, and transitions in the order of states f0-f1-f2-f3-f1. 9, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.
リセット信号XRSTによるリセットが解除されると、第1ステートマシン61は状態r0にありその状態r0に応じてLレベルの第1分周信号RCKを出力し、第2ステートマシン62は状態f0にありその状態f0に応じてHレベルの第2分周信号FCKを出力する。また、第1イネーブル信号生成回路23はLレベルの第2イネーブル信号FENを出力し、第2イネーブル信号生成回路24はHレベルの第1イネーブル信号RENを出力する。
When the reset by the reset signal XRST is released, the
先ず、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T0)に同期して状態r1に遷移し、Hレベルの第1分周信号RCKを出力する。次に、第2ステートマシン62は基準クロック信号ICKの立ち下がりエッジ(時刻T1)に同期して状態f1に遷移し、第2イネーブル信号生成回路24は第2ステートマシン62の状態f1に基づいてLレベルの第1イネーブル信号RENを出力する。第1ステートマシン61は、Lレベルの第1イネーブル信号RENに応答して状態遷移を停止する。
First, the
次の基準クロック信号ICKの立ち上がりエッジ(時刻T2)において、第1ステートマシン61はLレベルの第1イネーブル信号RENにより状態遷移を停止している。次に、第2ステートマシン62は、基準クロック信号ICKの立ち下がりエッジ(時刻T3)に同期動作して状態f2に遷移し、Lレベルの第2分周信号FCKを出力する。次の基準クロック信号ICKの立ち上がりエッジ(時刻T4)において、第1ステートマシン61はLレベルの第1イネーブル信号RENにより状態遷移を停止している。
At the next rising edge (time T2) of the reference clock signal ICK, the
次に、第2ステートマシン62は、基準クロック信号ICKの立ち下がりエッジ(時刻T5)に同期動作して状態f3に遷移し、Hレベルの第2分周信号FCKを出力する。第2イネーブル信号生成回路24は、第2ステートマシン62の状態f3に従ってHレベルの第1イネーブル信号RENを出力する。第1ステートマシン61はHレベルの第1イネーブル信号RENにより状態遷移を再開し、次の基準クロック信号ICKの立ち上がりエッジ(時刻T6)に応答して状態r2に遷移し、第1イネーブル信号生成回路23は第1ステートマシン61の状態r2に基づいてLレベルの第2イネーブル信号FENを出力する。
Next, the
次の基準クロック信号ICKの立ち上がりエッジ(時刻T7)において、第2ステートマシン62はLレベルの第2イネーブル信号FENにより状態遷移を停止している。次に、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T8)に同期動作して状態r3に遷移し、Lレベルの第1分周信号RCKを出力する。次の基準クロック信号ICKの立ち上がりエッジ(時刻T9)において、第2ステートマシン62はLレベルの第2イネーブル信号FENにより状態遷移を停止している。
At the next rising edge (time T7) of the reference clock signal ICK, the
次に、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T10)に同期動作して状態r1に遷移し、Hレベルの第2分周信号FCKを出力する。第1イネーブル信号生成回路23は、第1ステートマシン61の状態r1に従ってHレベルの第2イネーブル信号FENを出力し、第2ステートマシン62はHレベルの第2イネーブル信号FENにより状態遷移を再開する。つまり、この時刻T10における動作は、上記した時刻T0における動作と同じである。従って、分周回路2aは、時刻T0〜T9の動作を繰り返し実行する。
Next, the
出力回路25は、第1分周信号RCKを第1イネーブル信号RENによりマスクした信号M_RCKを生成するとともに、第2分周信号FCKを第2イネーブル信号FENによりマスクした信号M_FCKを生成し、両信号M_RCK,M_FCKを論理和合成した分周クロック信号DCKを生成する。
The
次に、基準クロック信号ICKを6分周する場合を、図10,11に従って説明する。尚、図10において、破線で示す部分はイネーブル信号REN,FENにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 6 will be described with reference to FIGS. In FIG. 10, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.
図11に示すように、第1ステートマシン61(図中、R−FFと記す)は状態r0〜r3を持ち、状態r0−r1−r2−r3−r1の順に遷移する。第2ステートマシン62(図中、F−FFと記す)は状態f0のみを持つ。つまり、第2ステートマシン62は状態遷移しない。
As shown in FIG. 11, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r1. The second state machine 62 (denoted as F-FF in the figure) has only the state f0. That is, the
リセット信号XRSTによるリセットが解除されると、第1ステートマシン61は状態r0にありその状態r0に応じてLレベルの第1分周信号RCKを出力し、第2ステートマシン62は状態f0にありその状態f0に応じてHレベルの第2分周信号FCKを出力する。また、第1イネーブル信号生成回路23はLレベルの第2イネーブル信号FENを出力し、第2イネーブル信号生成回路24はHレベルの第1イネーブル信号RENを出力する。
When the reset by the reset signal XRST is released, the
先ず、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T0)に同期して状態r1に遷移し、Hレベルの第1分周信号RCKを出力する。次に、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T1)に同期して状態r2に遷移し、Hレベルの第1分周信号RCKを出力する。次に、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T2)に同期して状態r3に遷移し、Lレベルの第1分周信号RCKを出力する。
First, the
次に、第1ステートマシン61は、基準クロック信号ICKの立ち上がりエッジ(時刻T3)に同期して状態r1に遷移し、Hレベルの第1分周信号RCKを出力する。この時刻T3における動作は、上記した時刻T0における動作と同じである。従って、分周回路2aは、時刻T0〜T3の動作を繰り返し実行する。
Next, the
出力回路25は、第1分周信号RCKを第1イネーブル信号RENによりマスクした信号M_RCKを生成するとともに、第2分周信号FCKを第2イネーブル信号FENによりマスクした信号M_FCKを生成し、両信号M_RCK,M_FCKを論理和合成した分周クロック信号DCKを生成する。
The
次に、基準クロック信号ICKを7分周する場合を、図12,13に従って説明する。尚、図12において、破線で示す部分はイネーブル信号REN,FENにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 7 will be described with reference to FIGS. In FIG. 12, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.
図13に示すように、第1ステートマシン61(図中、R−FFと記す)は状態r0〜r3を持ち、状態r0−r1−r2−r3−r0の順に遷移する。第2ステートマシン62(図中、F−FFと記す)は状態f0〜f4を持ち、状態f0−f1−f2−f3−f4−f1の順に遷移する。図13において、R1〜R3は図3に示すFF回路31a〜33aの出力信号に対応し、F1〜F3は図4に示すFF回路31b〜33bの出力信号に対応する。 As shown in FIG. 13, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r3, and transitions in the order of states r0-r1-r2-r3-r0. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f4, and transitions in the order of states f0-f1-f2-f3-f4-f1. In FIG. 13, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.
基準クロック信号ICKを7分周する場合、上記した5分周の場合と比べて、第1ステートマシン61が状態r3から状態r0に遷移する点と、第2ステートマシン62の状態r4が増えている点が異なっている。従って、第1ステートマシン61から出力される第1分周信号RCKの周期と、第2ステートマシン62から出力される第2分周信号FCKの周期が、5分周する場合に比べて2周期づつ増えている。このため、7分周に設定された分周回路60は、14周期の第1分周信号RCK及び第2分周信号FCKを生成し、それら分周信号RCK,FCKを合成して基準クロック信号ICKを7分周した分周クロック信号DCKを生成する。
When the reference clock signal ICK is divided by 7, the
次に、基準クロック信号ICKを9分周する場合を、図14,15に従って説明する。尚、図14において、破線で示す部分はイネーブル信号REN,FENにより状態が遷移しない期間である。 Next, the case where the reference clock signal ICK is divided by 9 will be described with reference to FIGS. In FIG. 14, a portion indicated by a broken line is a period in which the state is not changed by the enable signals REN and FEN.
図15に示すように、第1ステートマシン61(図中、R−FFと記す)は状態r0〜r4を持ち、状態r0−r1−r2−r3−r4−r0の順に遷移する。第2ステートマシン62(図中、F−FFと記す)は状態f0〜f4を持つ。図15において、R1〜R3は図3に示すFF回路31a〜33aの出力信号に対応し、F1〜F3は図4に示すFF回路31b〜33bの出力信号に対応する。 As shown in FIG. 15, the first state machine 61 (denoted as R-FF in the figure) has states r0 to r4, and transitions in the order of states r0-r1-r2-r3-r4-r0. The second state machine 62 (denoted as F-FF in the figure) has states f0 to f4. 15, R1 to R3 correspond to the output signals of the FF circuits 31a to 33a shown in FIG. 3, and F1 to F3 correspond to the output signals of the FF circuits 31b to 33b shown in FIG.
基準クロック信号ICKを9分周する場合、上記した7分周の場合と比べて、第1ステートマシン61が状態r4が増えている点と、第2ステートマシン62が状態r4から状態f0に遷移する点が異なっている。従って、第1ステートマシン61から出力される第1分周信号RCKの周期と、第2ステートマシン62から出力される第2分周信号FCKの周期が、7分周する場合に比べて2周期づつ増えている。このため、9分周に設定された分周回路60は、18周期の第1分周信号RCK及び第2分周信号FCKを生成し、それら分周信号RCK,FCKを合成して基準クロック信号ICKを9分周した分周クロック信号DCKを生成する。
When the reference clock signal ICK is divided by 9, the
以上記述したように、本実施形態によれば、以下の効果を奏する。
・基準クロック信号ICKの立ち上がりエッジに同期動作して状態を遷移する第1ステートマシン61と、基準クロック信号ICKの立ち下がりエッジに同期動作して状態を遷移する第2ステートマシン62とを備え、各ステートマシン61,62の状態に応じたレベルを持つ分周信号RCK,FCKを合成して分周クロック信号DCKを生成するようにした。その結果、第一実施形態と同様に、基準クロック信号ICKを奇数分周した分周クロック信号DCKを生成することができる。
As described above, according to the present embodiment, the following effects can be obtained.
A
尚、前記実施形態は、以下の態様に変更してもよい。
・上記各実施形態では分周比を変更可能に構成したが、分周比が変更不能な分周回路に具体化しても良い。
In addition, you may change the said embodiment into the following aspects.
In each of the above embodiments, the frequency division ratio can be changed. However, the frequency division ratio may not be changed.
・上記各実施形態において、基準クロック信号ICKに対する分周クロック信号DCKの分周比を適宜変更しても良い。
・上記第二実施形態において、第1ステートマシン61と第2ステートマシン62は基準クロック信号ICKの対応するエッジをカウントし、そのカウント値に応じた状態に遷移する構成としてもよい。
In each of the above embodiments, the division ratio of the divided clock signal DCK to the reference clock signal ICK may be changed as appropriate.
In the second embodiment, the
21 第1カウンタ
22 第2カウンタ
23 第1イネーブル信号生成回路
24 第2イネーブル信号生成回路
25 出力回路
61 第1ステートマシン
62 第2ステートマシン
ICK 基準クロック信号
RCK 第1分周信号
REN 第1イネーブル信号
FCK 第2分周信号
FEN 第2イネーブル信号
DCK 分周クロック信号
f0〜f4,r0〜r4 状態
21
Claims (5)
第2イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第2分周信号を生成する第2カウンタと、
前記第1カウンタのカウント値に基づいて前記第2イネーブル信号を生成する第1イネーブル信号生成回路と、
前記第2カウンタのカウント値に基づいて前記第1イネーブル信号を生成する第2イネーブル信号生成回路と、
前記第1分周信号と前記第2分周信号とを合成して生成した分周クロック信号を出力する出力回路と、を備え、
前記第1イネーブル信号生成回路と前記第2イネーブル信号生成回路は、前記第1カウンタと前記第2カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成するようにした、ことを特徴とする分周回路。 A first counter that operates and stops in response to a first enable signal and generates a first frequency-divided signal obtained by frequency-dividing the reference clock signal in synchronization with a rising edge of the reference clock signal during operation;
A second counter that operates and stops in response to the second enable signal and generates a second frequency-divided signal obtained by frequency-dividing the reference clock signal in synchronization with the falling edge of the reference clock signal during operation;
A first enable signal generation circuit for generating the second enable signal based on a count value of the first counter;
A second enable signal generation circuit for generating the first enable signal based on a count value of the second counter;
An output circuit that outputs a divided clock signal generated by combining the first divided signal and the second divided signal;
The first enable signal generation circuit and the second enable signal generation circuit generate the respective enable signals so that the first counter and the second counter operate alternately and the operation periods of both counters overlap. A frequency divider circuit characterized by that.
前記第1カウンタ及び前記第2カウンタは、前記基準周期の2n倍の周期を持つ第1分周信号及び第2分周信号を生成する、ことを特徴とする請求項1記載の分周回路。 Generates a divided clock signal in which the period from the rising edge to the immediately following falling edge is the reference period in the reference clock signal, and one period from the rising edge to the next rising edge is n times the reference period (n is a natural number). Is what
2. The frequency dividing circuit according to claim 1, wherein the first counter and the second counter generate a first frequency-divided signal and a second frequency-divided signal having a period 2n times the reference period.
前記第2カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第2イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第2分周信号を出力する第2ステートマシンである、ことを特徴とする請求項1,請求項2,請求項3又は請求項4記載の分周回路。 The first counter operates in synchronization with the rising edge of the reference clock signal, changes state, operates and stops in response to the first enable signal, and outputs a first divided signal corresponding to the changed state. One state machine,
The second counter operates in synchronization with the falling edge of the reference clock signal, changes state, operates and stops in response to the second enable signal, and outputs a second divided signal corresponding to the changed state. 5. The frequency dividing circuit according to claim 1, wherein the frequency dividing circuit is a second state machine.
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