JP4540899B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自己整合型コンタクトを有するスタック型不揮発性半導体記憶装置に係り、特に、制御ゲート電極−コンタクト間の絶縁耐圧の向上対策に関するものである。
【０００２】
【従来の技術】
図１０は、文献（ＩＥＤＭ１９８９年，第５８３〜５８６ページ）に開示されている従来のスタック型不揮発性半導体記憶装置の断面図である。
【０００３】
同図に示すように、従来の不揮発性半導体記憶装置は、シリコン基板２００の上に形成されたトンネル絶縁膜２０１と、シリコン基板２００内に形成されたソース・ドレイン領域２０２ａ，２０２ｂと、トンネル絶縁膜２０１の上に積層された浮遊ゲート電極２０３，ＯＮＯ容量膜２０４及び制御ゲート電極２０５からなるスタックセル電極２１１と、スタックセル電極２１１に設けられた上面保護酸化膜２０６ａと、上面保護酸化膜２０６ａ及びスタックセル電極２１１の側面に設けられた酸化膜サイドウォール２０６ｂとを備えている。制御ゲート電極２０５は、ポリシリコンからなる下部電極２０５ａと、シリサイドからなる上部電極２０５ｂとを有するメモリセルトランジスタを備えている。
【０００４】
そして、基板上には、シリコン酸化膜からなる層間絶縁膜２０９と、層間絶縁膜２０９の上に延びるビットライン２１０とが設けられている。また、ソース・ドレイン領域２０２ａ，２０２ｂのうちの一方の領域であるドレイン領域２０２ｂは、ドレインコンタクトを介してビットライン２１０に接続されている。この例におけるドレインコンタクトは、ドレイン領域２０２ｂ上に形成されたタングステンシリサイドからなるコンタクトパッド２０７と、層間絶縁膜２０９を貫通してコンタクトパッド２０７に到達するタングステンプラグ２０８とによって構成されている。また、コンタクトパッド２０７とスタックセル電極２１１とは、上面酸化膜２０６ａ及び酸化膜サイドウォール２０６ｂによって電気的に絶縁されている。制御ゲート電極２０５上の上面酸化膜２０６ａは、エッチングによりスタックセル電極２１１を形成するときのエッチング用ハードマスクとしても用いられる。また、酸化膜サイドウォール２０６ｂは、酸化膜の堆積後に酸化膜を異方性エッチングによりエッチバックし、スタックセル電極２１１及び上面酸化膜２０６ａの上に酸化膜を残すことによって形成される。
【０００５】
したがって、スタックセル電極２１１とコンタクトパッド２０７との間の絶縁耐圧は、制御ゲート電極２０５上の上面酸化膜２０６ａの膜厚と、酸化膜サイドウォール２０６ｂの膜厚とによって定まる。
【０００６】
このような構造を有する従来の半導体記憶装置は、コンタクトパッド２０７をソース・ドレイン領域２０２ａ，２０２ｂに対して自己整合的に形成することができる。つまり、スタックセル電極２１１をパターニングするためのマスクと、タングステンプラグ２０８が埋め込まれるコンタクトホールを形成するためのマスクとの位置合わせのためのマージンを設ける必要がないために、スタックセル電極２１１同士の間の間隔を狭くできる。言い換えると、タングステンプラグ２０８が埋め込まれるコンタクトホールの合わせマージンを拡大できるなど、半導体装置の微細化プロセスに向いているという特徴がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、スタック型不揮発性半導体装置では、制御ゲート電極２０５の上に上面酸化膜２０６ａを形成した後、サイドウォール用酸化膜の堆積を行うまでに、複数の洗浄工程がある。
【０００８】
例えば、ソース・ドレイン領域形成用イオン注入をした後のレジスト剥離及び洗浄、サイドウォール用酸化膜の堆積前の洗浄などがある。その場合、基板上の露出しているシリコン酸化膜などは、一回の洗浄工程によって大きくエッチングされるわけではないが、複数回の洗浄を行うと、ある程度エッチングされる。すなわち、制御ゲート電極２０４上の上面保護膜２０６ａの露出している部分はこれらの洗浄によって削られてしまう。
【０００９】
図９（ａ）〜（ｃ）は、従来の製造方法によって、上記文献に記載された半導体装置を形成する工程を示す断面図である。ただし、図９（ａ）〜（ｃ）は、上面酸化膜２０６ａの露出している部分がエッチングされた後の工程のみを示している。
【００１０】
図９（ａ）に示すように、制御ゲート電極２０５上の上面酸化膜２０６ａは、図中破線に示す洗浄前の形状からある程度削られて、厚み・横方向寸法共に小さくなっている。
【００１１】
その後、図９（ｂ）に示す工程で、基板上にサイドウォール用酸化膜を堆積した後、異方性エッチングによって酸化膜をエッチバックすることにより、スタックセル電極２１１及びゲート上保護膜２０６ａの側面上に酸化膜サイドウォール２０６ｂを形成する。このとき、酸化膜サイドウォール２０６ｂのうち制御ゲート電極２０５の上端エッジ部上に位置する部分Ｒedgeが薄くなる。
【００１２】
次に、図９（ｃ）に示す工程で、基板上にタングステンシリサイド膜を堆積した後、タングステンシリサイド膜をパターニングしてコンタクトパッド２０７を形成する。さらに、基板上に層間絶縁膜２０９を堆積した後、層間絶縁膜を貫通してコンタクトパッド２０７に到達するコンタクトホールを形成し、このコンタクトホールを埋めるタングステンプラグ２０８を形成する。このとき、酸化膜サイドウォール２０６ａの一部分Ｒedgeが薄くなっているので、コンタクトパッド２０７と制御ゲート電極２０５との間の絶縁耐圧が低下するおそれがある。
【００１３】
特に、スタックセル電極を有する不揮発性半導体記憶装置においては、高電圧が印加される制御ゲート電極２０５の上端エッジ部は鋭角状で電界が集中するために、この部分Ｒedgeで絶縁破壊が起こりやすく、半導体装置の信頼性を低下させる要因となる。
【００１４】
一方、このような欠点を解決する方法として、酸化膜サイドウォール２０６ｂの膜厚を厚くする方法も考えられるが、そうすることにより、相隣接するスタックセル電極２１１同士の間に堆積されるコンタクトパッド２０７とソース・ドレイン領域２０２ａ，２０２ｂとの接触面積が減少し、ソース・ドレイン領域２０２ａ，２０２ｂのコンタクト抵抗が上昇することになる。
【００１５】
本発明では、スタックセル電極同士の間にソース・ドレイン領域と自己整合的に接続されるコンタクトを有するメモリセルトランジスタを備えたスタック型不揮発性半導体記憶装置において、コンタクトパッドと制御ゲート電極間の絶縁膜の部分的な薄膜化を抑制する手段をこうすることにより、絶縁耐圧の高い半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、スタックセル電極を有するメモリセルトランジスタを備えた半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜，第１の導体膜，中間絶縁膜及び第２の導体膜を下方から順に積層する工程（ａ）と、上記第２の導体膜中に不純物のイオン注入を行なう工程（ｂ）と、上記工程（ｂ）の後に、上記第２の導体膜の上に保護用絶縁膜を堆積する工程（ｃ）と、上記工程（ｃ）の後に、上記第２の導体膜中に注入された不純物を活性化するための熱処理を行なう工程（ｄ）と、上記工程（ｄ）の後に、上記保護用絶縁膜，第２の導体膜，中間絶縁膜及び第１の導体膜を順にパターニングして、下方から順に、浮遊ゲート電極，電極間容量膜及び制御ゲート電極からなる上記スタックセル電極とゲート上保護膜とを形成する工程（ｅ）と、上記スタックセルゲート電極をマスクとして不純物のイオン注入を行なって、半導体基板内に不純物拡散層を形成する工程（ｆ）と、基板上にサイドウォール用絶縁膜を堆積した後、異方性エッチングを行なって、上記スタックセル電極及び上面保護膜の側面上にサイドウォールを形成する工程（ｇ）と、上記サイドウォールに隣接し、かつ、上記不純物拡散層に到達する導体コンタクトを形成する工程（ｈ）とを含んでいる。
【００１７】
この方法により、工程（ｄ）を経た保護用絶縁膜の密度が高くなっているので、工程（ｅ）のスタックセル電極のパターニング工程におけるレジスト膜の剥離・洗浄の際や、工程（ｇ）における基板表面の洗浄の際にも、ゲート上保護膜の耐エッチング性が向上する。したがって、ゲート上保護膜の形状の崩れが抑制されるので、工程（ｇ）で形成されるサイドウォールのうち制御ゲート電極の上端のエッジ部に位置する部分の薄膜化が抑制され、導体コンタクトと制御ゲート電極との間の絶縁耐圧が適正に維持される。
【００１８】
上記工程（ｄ）における熱処理温度は、上記保護用絶縁膜を緻密化する温度であることにより、ゲート上保護膜の耐エッチング性がさらに向上する。
【００１９】
上記工程（ｄ）における熱処理は、不活性な雰囲気中で行われることが好ましい。
【００２０】
上記工程（ｃ）では、上記保護絶縁膜としてシリコン酸化膜を堆積することが好ましい。
【００２１】
上記半導体装置は、ＭＩＳＦＥＴを含む周辺回路領域をさらに備えている場合には、上記工程（ａ）では、上記周辺回路領域に、上記第１の導体膜及び中間絶縁膜を下方から順に積層した後、上記第１の導体膜及び中間絶縁膜のうち上記周辺回路領域に位置する部分を除去してから、上記周辺回路領域にゲート絶縁膜及び上記第２の導体膜を形成し、上記工程（ｂ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の一部にも上記不純物のイオン注入を行ない、上記工程（ｃ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の上にも上記保護用絶縁膜を堆積し、上記工程（ｅ）では、上記第２の導体膜及び保護用絶縁膜のうち上記周辺回路領域に位置する部分を残しておき、上記工程（ｈ）では、上記周辺回路領域に残存している保護用絶縁膜の上にも上記導体材料からなる膜を堆積し、上記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁膜を除去した後、上記第２の導体膜をパターニングして、ＭＩＳＦＥＴのゲート電極を形成する工程をさらに含んでいることにより、工程の簡略化を図りつつ、メモリセル領域と周辺回路領域とを備えた半導体装置を形成することができる。
【００２２】
その場合、上記工程（ｂ）において、イオン注入される上記不純物はＮ型不純物であることが好ましい。
【００２３】
【発明の実施の形態】
図１（ａ）〜図８（ｂ）は、本発明の実施形態における不揮発性半導体記憶装置である半導体装置の製造工程を示す断面図である。
【００２４】
本実施形態では、低電圧動作，かつ高速動作の半導体装置を実現するために、周辺回路領域に高性能のＭＩＳＦＥＴを配置し、メモリセルトランジスタにスタックセル電極を設けたスタック型不揮発性半導体記憶装置の製造方法について説明する。ここで、スタック型不揮発性半導体装置とは、従来例で示したような、浮遊ゲート電極，ＯＮＯ容量膜，制御ゲート電極からなるスタックセル電極を有するメモリセルトランジスタを備えたものをいう。また、高性能のＭＩＳＦＥＴは、ＮＭＩＳＦＥＴおよびＰＭＩＳＦＥＴのゲート電極にそれぞれ異なる不純物原子を注入し、低電圧動作を可能にしたデュアルゲート構造のＣＭＯＳデバイスを示す。
【００２５】
なお、図１（ａ）〜図８（ｂ）において、図中の破線より左方はメモリセル領域Ｒmemoを示し、図中の破線より右方は周辺回路領域Ｒperiを示している。
【００２６】
まず、図１（ａ）に示す工程で、シリコン基板１００の表面に熱酸化法によってシリコン酸化膜からなる膜厚１２ｎｍのトンネル絶縁膜１０１を形成する。トンネル絶縁膜は、シリコン酸化膜中に窒素が導入されたシリコン酸窒化膜などでもよい。
【００２７】
次に、トンネル絶縁膜１０１上に、ＣＶＤ法により、浮遊ゲート電極材料となる厚み約２００ｎｍの第１のポリシリコン膜１０２を堆積する。この第１のポリシリコン膜１０２は、燐がドーピングされたＮ型のポリシリコン膜である。
【００２８】
次に、第１のポリシリコン膜１０２上に、容量膜となるＯＮＯ膜１０３を堆積する。このＯＮＯ膜１０３は、厚み７ｎｍのシリコン酸化膜と、厚み７ｎｍのシリコン窒化膜と、厚み７ｎｍのシリコン酸化膜７ｎｍの３層膜によって構成されている。
【００２９】
次に、図１（ｂ）に示す工程で、フォトリソグラフィー工程により、ＯＮＯ膜１０３の上に、メモリセル領域Ｒmemoを覆うフォトレジスト膜（図示せず）を形成する。さらに、ドライエッチングにより、このフォトレジスト膜をマスクとして用いてＯＮＯ膜１０３及び第１のポリシリコン膜１０２をパターニングして、ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のうちメモリセル領域Ｒmemoに位置する部分を残し、周辺回路領域Ｒperiに位置する部分を除去する。その後、シリコン基板１００のうち周辺回路領域Ｒperiで露出している表面部を熱酸化法によって酸化することにより、ＭＯＳトランジスタ用の厚み５ｎｍのゲート酸化膜１０４を形成する。
【００３０】
次に、図１（ｃ）に示す工程で、基板上に、厚み約２００ｎｍの第２のポリシリコン膜１０５を形成する。この第２のポリシリコン膜１０５は、メモリセルトランジスタの制御ゲート電極となり、ＣＭＯＳデバイスの各ＭＩＳＦＥＴのゲート電極となるものである。
【００３１】
次に、図２（ａ）に示す工程で、周辺回路領域Ｒperiにデュアルゲート電極を有するＣＭＯＳデバイスを形成するために、第２のポリシリコン膜１０５のうちメモリセル領域Ｒmemoに位置する部分と、周辺回路領域ＲperiのＮＭＩＳＦＥＴ領域に位置する部分に、燐イオン（Ｐ+ ）の注入を行う。
【００３２】
通常、デュアルゲート構造を有するＣＭＯＳデバイスにおいては、ＮＭＩＳＦＥＴのゲート電極には燐イオン（Ｐ+ ）又は砒素イオン（Ａｓ+ ）を注入し、ＰＭＩＳＦＥＴのゲート電極にはボロンイオン（Ｂ+ 又はＢＦ2 +）を注入するが、この段階では、第２のポリシリコン膜１０５のうちＰＭＩＳＦＥＴ領域に位置する部分へのボロンイオンの注入は行わない。その理由を、以下に説明する。
【００３３】
第２のポリシリコン膜１０５に注入された不純物原子は、ゲート電極の電気伝導に寄与するように活性化のため熱処理を行う必要がある。ところが、ボロン原子は熱処理によってポリシリコン膜中での拡散速度が大きいため、容易にゲート酸化膜を通過してシリコン基板１００に到達する。その結果、ＰＭＩＳＦＥＴのしきい値電圧の低下を招くなど、電気特性に悪影響を与えるおそれがある。また、ゲート電極中のボロンは、ＭＩＳＦＥＴのソース・ドレイン領域を活性化する時の熱処理で十分活性化される。したがって、ポリシリコン膜中にボロンが導入されると、その後は、必要以上の熱処理を避ける必要があるので、できるだけ後でボロンイオンの注入を行なうのである。
【００３４】
次に、図２（ｂ）に示す工程で、基板上に、ＣＶＤ法により、上面保護膜用の厚み２５０ｎｍのシリコン酸化膜１０７を堆積する。なお、スタックセル電極の上に堆積する絶縁膜としては、シリコン窒化膜も考えられるが、シリコン窒化膜はシリコン基板に対して応力を発生させ、メモリセルの信頼性を低下させてしまうおそれがある。よって、スタックセル電極の上面保護膜は、シリコン酸化膜であることが望ましい。
【００３５】
次に、図２（ｃ）に示す工程で、第２のポリシリコン膜１０５に注入された燐原子の活性化熱処理１０８を行う。活性化熱処理の条件は、不活性ガスである窒素雰囲気中で、９００℃，３０分の熱処理を行う。このとき、活性化熱処理により、シリコン酸化膜１０７の緻密化処理である焼き締めも同時に行われる。
【００３６】
従来、ポリシリコン膜に注入された不純物（特に燐）の活性化熱処理は、注入後に行われていたが、本発明のように、シリコン酸化膜１０７の堆積後に行なうことにより、シリコン酸化膜１０７が緻密化されることになる。
【００３７】
そして、この緻密化処理としても機能する活性化熱処理により、従来技術の課題であるスタックセル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑制することができる。すなわち、ＣＶＤ法によって形成されたシリコン酸化膜１０７は、熱酸化膜と比較すると緻密性に欠けているので、as-depositedのままのシリコン酸化膜１０７は、複数回の洗浄工程によって削られるが、不純物活性化のための熱処理をすることによってシリコン酸化膜１０７は緻密化され、後の工程で行われる洗浄によるシリコン酸化膜１０７の目減りが抑制される。すなわち、ゲート上保護膜が図９（ａ）の破線で示す形状を維持することができる。そして、後述するサイドウォール膜の薄膜化が起きず、スタックセル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑制することができる。
【００３８】
次に、図３（ａ）に示す工程で、フォトリソグラフィー工程により、シリコン酸化膜１０７上に、スタックセル電極形成用のレジスト膜１０９を形成する。
【００３９】
そして、図３（ｂ）に示す工程で、レジスト膜１０９をマスクとするドライエッチングにより、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，第１のポリシリコン膜１０２，ＯＮＯ膜１０３，第２のポリシリコン膜１０５及びシリコン酸化膜１０７をパターニングして、浮遊ゲート電極１０２ｆ，ＯＮＯ容量膜１０３ｃ及び制御ゲート電極１０５ｃからなるスタックセル電極１５１及び上面保護膜１０７ｈを形成する。その後、レジスト膜１０９を剥離する。このとき、周辺回路領域Ｒperiにおいては、第２のポリシリコン膜１０５及びシリコン酸化膜１０７の双方が残存している。
【００４０】
図３（ａ），（ｂ）に示す工程では、レジスト膜１０９をマスクとして用いて、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，第２のポリシリコン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のエッチングを連続的に行っている。しかし、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７のみをパターニングして上面保護膜１０７ｈを形成した後、レジスト膜１０９を剥離して、上面保護膜１０７ｆをマスクとして第２のポリシリコン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のパターニングを行なっても、スタックセル電極１５１を形成することができる。ただし、上面保護膜１０７ｈをマスクとしてエッチングを行なう場合、シリコン酸化膜からなる上面保護膜１０７ｈもエッチングされて、図３（ｂ）に示すような矩形の形状が得られないおそれがある。その理由は、以下の通りである。
【００４１】
第２のポリシリコン膜１０５のエッチング時には、シリコン酸化膜からなる上面保護膜１０７ｈはエッチングされず、ポリシリコン膜が選択的にエッチングされる条件で行われる。しかし、通常、シリコン酸化膜とポリシリコン膜のエッチング選択比は比較的大きいものの、シリコン酸化膜からなる上面保護膜１０７ｈも若干エッチングされる。さらに、ＯＮＯ膜１０３はシリコン窒化膜とこれを挟む２つのシリコン酸化膜とによって構成されている、したがって、上下２つのシリコン酸化膜をエッチングするための条件は、ゲート上保護膜１０７ｈをエッチングするための条件とほぼ等しい。よって、ＯＮＯ膜１０３のエッチング時には、その膜厚分だけゲート上保護膜１０７ｈがエッチングされることになる。第１のポリシリコン膜１０２をエッチングする際においても、第２のポリシリコン膜１０５をエッチングする際と同様に、ゲート上保護膜１０７ｈがある程度エッチングされることになる。
【００４２】
以上のように、シリコン酸化膜からなるゲート上保護膜１０７ｈをエッチングの際のハードマスクとして用いると、ゲート上保護膜１０７ｈの断面形状が矩形から崩れるおそれがある。そして、従来技術と同様に、後に形成される酸化膜サイドウォールのうち制御ゲート電極１０５ｃの上端のエッジ部に位置する部分の薄膜化を引き起こし、絶縁耐圧を悪化させるおそれがある。
【００４３】
したがって、ゲート上保護膜１０７ｈの形状のくずれを抑制する観点からみると、レジスト膜１０９をマスクとしてスタックセル電極１５１形成のためのパターニングを行うことが望ましい。
【００４４】
次に、図４（ａ）に示す工程で、基板上に、メモリセルトランジスタのソース領域を形成しようとする領域上を開口したレジスト膜１１０を形成し、このレジスト膜１１０をマスクとして用いて、シリコン基板１００内に砒素イオン（Ａｓ+ ）を注入し、ソース領域１１１ｓを形成する。この後、レジスト剥離洗浄を行なって、レジスト膜１１０を剥離する。ここで、レジスト剥離洗浄とは、硫酸過酸化水素水による洗浄とアンモニア過酸化水素水による洗浄とを連続して行うものである。硫酸過酸化水素水は、シリコン基板やシリコン酸化膜をほとんどエッチングしないが、レジスト膜などの有機物をエッチングして除去することができる。アンモニア過酸化水素水は、シリコン基板やシリコン酸化膜をわずかにエッチングするとともに、パーティクル，金属汚染物，有機汚染物などを除去することができる。よって、レジスト剥離洗浄では、アンモニア過酸化水素水などによる汚染物除去のための洗浄の際に、ゲート上保護膜１０７ｈの形状の崩れが生じる。
【００４５】
次に、図４（ｂ）に示す工程で、基板上に、メモリセルトランジスタのドレイン領域を形成しようとする領域を開口したレジスト膜１１２を形成し、このレジスト膜１１２をマスクとして用いて、シリコン基板１００内に砒素イオン（Ａｓ+ ）を注入し、ドレイン領域１１３ｄを形成する。この後、レジスト剥離洗浄を行なって、レジスト膜１１２を剥離する。
【００４６】
次に、図５（ａ）に示す工程で、スタックセル電極１５１のサイドウォールを形成するために、ＣＶＤ法によって、基板上に、厚み１２０ｎｍのシリコン酸化膜１１４を堆積する。このシリコン酸化膜１１４は、例えばＴＥＯＳ膜である。通常、このＣＶＤ工程の前に、基板表面の汚染物除去を行なうために、ＣＶＤ前洗浄が行われる。ここで、ＣＶＤ前洗浄とは、汚染物除去を行う効果があるアンモニア過酸化水素水などによる洗浄である。
【００４７】
以上のように、図４（ｂ）に示すメモリセルトランジスタの断面形状を得るまでに、つまり、ソース・ドレイン領域１１１ｓ，１１１ｄの形成からシリコン酸化膜１１４の堆積を行なうまでに、複数の洗浄を行なった。これらの洗浄は、いずれも基板上の不純物を除去するための洗浄を含んでいる。これらの洗浄は、ＣＶＤによって堆積されたシリコン酸化膜１０７ｈをわずかながらエッチングするので、複数回の洗浄を行なうと、ゲート上保護膜１０７ｈがエッチングされて形状の変化（形状の崩れ）が生じることになる。
【００４８】
しかし、本実施形態においては、上述のように、ゲート上保護膜１０７ｈは、デュアルゲート電極用の不純物の活性化のために行われる熱処理の際に緻密化されている。よって、レジスト膜の剥離などのために複数回の基板の洗浄を行なっても、緻密化されたシリコン酸化膜からなるゲート上保護膜１０７ｈのエッチング量は極めて小さく、形状の変化が抑制される。
【００４９】
次に、図５（ｂ）に示す工程で、シリコン酸化膜１１４を異方性エッチングによりエッチバックして、スタックセル電極１５１及びゲート上保護膜１０７ｈの側面上に酸化膜サイドウォール１１４ａを形成する。これにより、スタックセル電極１５１の上面及び側面は、ゲート上保護膜１０７ｈ及びサイドウォール１１４ｂによって被覆されることになる。このとき、制御ゲート電極１０５ｃ上のゲート上保護膜１０７ｈは、ほとんどエッチングされおらず、図９（ａ）の破線で示すようなほぼ矩形の断面形状を有しているため、酸化膜サイドウォール１１４ａのうち制御ゲート電極１０５ｃの上端面のエッジ部Ｒｅｄｇｅにおいても、図９（ｂ）に示すような薄膜化は発生しない。
【００５０】
次に、図５（ｃ）に示す工程で、基板上に、ソース・ドレインの電極材料となる第３のポリシリコン膜１１５を堆積して、相隣接するスタックセル電極１５１同士の間を第３のポリシリコン膜１１５によって埋める。続いて、ＣＶＤ法により、第３のポリシリコン膜１１５の上に厚み１００ｎｍのシリコン酸化膜１１６を堆積する。このとき、周辺回路領域Ｒperiにも、第３のポリシリコン膜１１５及びシリコン酸化膜１１６を堆積する。
【００５１】
次に、図６（ａ）に示す工程で、基板上に、ソース・ドレインコンタクトパターニング用のレジスト膜１１７を形成し、図６（ｂ）に示す工程で、異方性ドライエッチングにより、シリコン酸化膜１１６をパターニングして、シリコン酸化膜からなるハードマスク１１６ｂを形成する。このとき、周辺回路領域periに堆積されたシリコン酸化膜１１６は、エッチングにより除去されて、第３のポリシリコン膜１１５の表面が露出する。
【００５２】
次に、図６（ｃ）に示す工程で、ハードマスク１１６ｂを用いたドライエッチングにより、第３のポリシリコン膜１１５をパターニングして、メモリセル領域Ｒmemoではソース・ドレインコンタクト１１５ａ，１１５ｂを形成する。一方、周辺回路領域Ｒperiでは、第３のポリシリコン膜１１５のほぼ全体を除去してしまう。
【００５３】
次に、図７（ａ）に示す工程で、周辺回路領域ＲperiのＭＩＳＦＥＴを形成するため、エッチングにより、周辺回路領域Ｒperiのシリコン酸化膜１０７を除去するとともに、メモリセル領域Ｒmemoのハードマスク１１６ｂを除去する。このとき、上面保護膜１０７ｈのうちソース・ドレインコンタクト１１５ａ，１１５ｂの開口部内で露出している部分もエッチングされ、制御ゲート電極１０５ｃの表面が露出される。その後、周辺回路領域Ｒperiにおいて、第２のポリシリコン膜１０５のうちＰＭＩＳＦＥＴのゲート電極となる部分に、ボロンイオン（Ｂ+ ＢＦ2 +）を注入する。
【００５４】
次に、図７（ｂ）に示す工程で、フォトリソグラフィーにより基板上にレジスト膜１１８を形成した後、図７（ｃ）に示す工程で、レジスト膜１１８をマスクとしてドライエッチングを行なうことにより、第２のポリシリコン膜１０５をパターニングして、周辺回路領域ＲperiのＭＩＳＦＥＴのゲート電極１０５ｇを形成する。
【００５５】
次に、図８（ａ）に示す工程で、レジスト膜１１８の剥離・洗浄を行なった後、公知の技術を用いて、周辺回路領域ＲmemoのＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを形成する。この工程は本発明の特徴部分ではないので、詳細な工程の説明を省略し、その結果形成されたＭＩＳＦＥＴの構造のみを図８（ａ）に示す。すなわち、ＭＩＳＦＥＴ（ＮＭＩＳＦＥＴ又はＰＭＩＳＦＥＴ）は、ゲート電極１０５ｇと、ゲート電極１０５ｇの側面上に設けられたサイドウォール１２０ａと、ゲート電極１０５ｇをマスクとするイオン注入によって形成されたＬＤＤ領域（又はエクステンション領域）１１９ｂと、サイドウォール１２０ａの形成後に、ゲート電極１０５ｇ及びサイドウォール１２０ａをマスクとするイオン注入により形成されたソース・ドレイン領域１１９ａとを備えている。なお、周辺回路領域Ｒperiのサイドウォール１２０ａの形成の際に、メモリセル領域Ｒmemoのソース・ドレインコンタクト１１５ａ，１１５ｂの側面上にもサイドウォール１２０ｂが形成される。
【００５６】
次に、図８（ｂ）に示す工程で、ＭＩＳＦＥＴのゲート電極１０５ｇ及びソース・ドレイン領域１１９ａと、メモリセル領域Ｒmemoのソース・ドレインコンタクト１１５ａ，１１５ｂ及び制御ゲート電極１０５ｃとの露出している部分に、シート抵抗低減のためのシリサイド層１２１を形成する。
【００５７】
これにより、メモリセル領域Ｒmemoにおいて、スタック型不揮発性半導体記憶装置が完成する。
【００５８】
本実施形態の製造方法によると、図２（ｃ）に示す工程で、制御ゲート電極１０５ｃの上に形成されるゲート上保護膜となるシリコン酸化膜１０７の熱処理による焼き締めを行なった後、シリコン酸化膜１０７からゲート上保護膜１０７ｈを形成している。したがって、図３（ａ），（ｂ）に示す工程で形成されるゲート上保護膜１０７ｈは既に緻密化されているので、ゲート上保護膜１０７ｈの耐エッチング性が向上し、レジスト膜１０９の剥離・洗浄工程や、図５（ａ）に示す酸化膜サイドウォール用シリコン酸化膜の堆積前の洗浄工程などを経ても、ゲート上保護膜１０７の形状が適正に維持される。つまり、従来の製造工程では、第２のポリシリコン膜に注入された不純物の活性化のための熱処理を行なってからゲート上保護膜用のシリコン酸化膜を堆積し、その後のレジスト膜の形成，ゲート上保護膜及びスタックセル電極の形成，酸化膜サイドウォールの形成などを行なっていたので、ゲート上保護膜の形状の悪化を招いていた。
【００５９】
ところが、本実施形態の製造方法によると、図５（ｂ）に示す工程において、酸化膜サイドウォールサイドウォール１１４ａのうち制御ゲート電極１０５の上端のエッジ部Ｒｅｄｇｅにおける薄膜化を生じることがない。その結果、図８（ｂ）に示す仕上がり状態で、ソース・ドレインコンタクト１１５ａ，１１５ｂ（コンタクト）と制御ゲート電極１５０ｃとの間の絶縁耐圧を高く維持することができるのである。
【００６０】
特に、本実施形態の製造方法のように、図２（ｃ）に示す工程で、第２のポリシリコン膜１０５中に注入された不純物の活性化を兼ねて、シリコン酸化膜１０７の焼き締めを行なうことにより、製造工程の簡略化を図ることができる。
【００６１】
本実施形態においては、図１０に示すコンタクトパッドの形成を行なっていないが、コンタクトパッドを形成した場合にも、本発明の効果を発揮することができる。
【００６２】
【発明の効果】
本発明の半導体装置の製造方法によれば、スタックセル電極及びその上のゲート上保護膜を有するメモリセルトランジスタを備えた半導体装置において、ゲート上保護膜となる保護絶縁膜の熱処理を行なってから、ゲート上保護膜及びスタックセル電極を形成するようにしたので、ゲート上保護膜の耐エッチング性の向上により、ゲート上保護膜の形状を適正に維持することができ、よって、その後に形成されるサイドウォールの厚みを安定に保つことができ、制御ゲート電極とコンタクトパッド間の絶縁耐圧の低下を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，第２の導体膜の堆積までの各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，第２の導体膜へのイオン注入から保護用絶縁膜の堆積までの各工程を示す断面図である。
【図３】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，スタックセル電極パターニング用のレジスト膜の形成からスタックセル電極の形成までの各工程を示す断面図である。
【図４】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，メモリセルトランジスタのソース・ドレイン領域形成のための各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，サイドウォール用絶縁膜の形成からソース・ドレインコンタクト及びハードマスク用絶縁膜の形成までの各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，ソース・ドレインコンタクトのパターニング用レジスト膜の形成からソース・ドレインコンタクトのパターニングまでの各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，制御ゲート電極の一部の開口から周辺回路領域におけるゲート電極の形成までの各工程を示す断面図である。
【図８】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，ゲート電極側面上のサイドウォールの形成からシリサイド層の形成までの各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、従来の製造方法によって、文献に記載された半導体装置を形成する工程を示す断面図である。
【図１０】文献に開示されている従来のスタック型不揮発性半導体記憶装置の断面図である。
【符号の説明】
１００ シリコン基板
１０１ トンネル絶縁膜
１０２ 第１のポリシリコン膜
１０２ｆ 浮遊ゲート電極
１０３ｃ ＯＮＯ膜
１０４ ゲート酸化膜
１０５ 第２のポリシリコン膜
１０５ｃ 制御ゲート電極
１０５ｇ ゲート電極
１０７ シリコン酸化膜
１０７ｈ ゲート上保護膜
１０９ レジスト膜
１１０ レジスト膜
１１２ レジスト膜
１１４ シリコン酸化膜
１１４ａ 酸化膜サイドウォール
１１５ 第３のポリシリコン膜
１１５ａ ソースコンタクト
１１５ｂ ドレインコンタクト
１１６ シリコン酸化膜
１１６ｂ ハードマスク
１１８ レジスト膜
１２０ａ，１２０ｂ サイドウォール
１２１ シリサイド層
１５０ スタックセル電極
【発明の属する技術分野】
本発明は、自己整合型コンタクトを有するスタック型不揮発性半導体記憶装置に係り、特に、制御ゲート電極−コンタクト間の絶縁耐圧の向上対策に関するものである。
【０００２】
【従来の技術】
図１０は、文献（ＩＥＤＭ１９８９年，第５８３〜５８６ページ）に開示されている従来のスタック型不揮発性半導体記憶装置の断面図である。
【０００３】
同図に示すように、従来の不揮発性半導体記憶装置は、シリコン基板２００の上に形成されたトンネル絶縁膜２０１と、シリコン基板２００内に形成されたソース・ドレイン領域２０２ａ，２０２ｂと、トンネル絶縁膜２０１の上に積層された浮遊ゲート電極２０３，ＯＮＯ容量膜２０４及び制御ゲート電極２０５からなるスタックセル電極２１１と、スタックセル電極２１１に設けられた上面保護酸化膜２０６ａと、上面保護酸化膜２０６ａ及びスタックセル電極２１１の側面に設けられた酸化膜サイドウォール２０６ｂとを備えている。制御ゲート電極２０５は、ポリシリコンからなる下部電極２０５ａと、シリサイドからなる上部電極２０５ｂとを有するメモリセルトランジスタを備えている。
【０００４】
そして、基板上には、シリコン酸化膜からなる層間絶縁膜２０９と、層間絶縁膜２０９の上に延びるビットライン２１０とが設けられている。また、ソース・ドレイン領域２０２ａ，２０２ｂのうちの一方の領域であるドレイン領域２０２ｂは、ドレインコンタクトを介してビットライン２１０に接続されている。この例におけるドレインコンタクトは、ドレイン領域２０２ｂ上に形成されたタングステンシリサイドからなるコンタクトパッド２０７と、層間絶縁膜２０９を貫通してコンタクトパッド２０７に到達するタングステンプラグ２０８とによって構成されている。また、コンタクトパッド２０７とスタックセル電極２１１とは、上面酸化膜２０６ａ及び酸化膜サイドウォール２０６ｂによって電気的に絶縁されている。制御ゲート電極２０５上の上面酸化膜２０６ａは、エッチングによりスタックセル電極２１１を形成するときのエッチング用ハードマスクとしても用いられる。また、酸化膜サイドウォール２０６ｂは、酸化膜の堆積後に酸化膜を異方性エッチングによりエッチバックし、スタックセル電極２１１及び上面酸化膜２０６ａの上に酸化膜を残すことによって形成される。
【０００５】
したがって、スタックセル電極２１１とコンタクトパッド２０７との間の絶縁耐圧は、制御ゲート電極２０５上の上面酸化膜２０６ａの膜厚と、酸化膜サイドウォール２０６ｂの膜厚とによって定まる。
【０００６】
このような構造を有する従来の半導体記憶装置は、コンタクトパッド２０７をソース・ドレイン領域２０２ａ，２０２ｂに対して自己整合的に形成することができる。つまり、スタックセル電極２１１をパターニングするためのマスクと、タングステンプラグ２０８が埋め込まれるコンタクトホールを形成するためのマスクとの位置合わせのためのマージンを設ける必要がないために、スタックセル電極２１１同士の間の間隔を狭くできる。言い換えると、タングステンプラグ２０８が埋め込まれるコンタクトホールの合わせマージンを拡大できるなど、半導体装置の微細化プロセスに向いているという特徴がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、スタック型不揮発性半導体装置では、制御ゲート電極２０５の上に上面酸化膜２０６ａを形成した後、サイドウォール用酸化膜の堆積を行うまでに、複数の洗浄工程がある。
【０００８】
例えば、ソース・ドレイン領域形成用イオン注入をした後のレジスト剥離及び洗浄、サイドウォール用酸化膜の堆積前の洗浄などがある。その場合、基板上の露出しているシリコン酸化膜などは、一回の洗浄工程によって大きくエッチングされるわけではないが、複数回の洗浄を行うと、ある程度エッチングされる。すなわち、制御ゲート電極２０４上の上面保護膜２０６ａの露出している部分はこれらの洗浄によって削られてしまう。
【０００９】
図９（ａ）〜（ｃ）は、従来の製造方法によって、上記文献に記載された半導体装置を形成する工程を示す断面図である。ただし、図９（ａ）〜（ｃ）は、上面酸化膜２０６ａの露出している部分がエッチングされた後の工程のみを示している。
【００１０】
図９（ａ）に示すように、制御ゲート電極２０５上の上面酸化膜２０６ａは、図中破線に示す洗浄前の形状からある程度削られて、厚み・横方向寸法共に小さくなっている。
【００１１】
その後、図９（ｂ）に示す工程で、基板上にサイドウォール用酸化膜を堆積した後、異方性エッチングによって酸化膜をエッチバックすることにより、スタックセル電極２１１及びゲート上保護膜２０６ａの側面上に酸化膜サイドウォール２０６ｂを形成する。このとき、酸化膜サイドウォール２０６ｂのうち制御ゲート電極２０５の上端エッジ部上に位置する部分Ｒedgeが薄くなる。
【００１２】
次に、図９（ｃ）に示す工程で、基板上にタングステンシリサイド膜を堆積した後、タングステンシリサイド膜をパターニングしてコンタクトパッド２０７を形成する。さらに、基板上に層間絶縁膜２０９を堆積した後、層間絶縁膜を貫通してコンタクトパッド２０７に到達するコンタクトホールを形成し、このコンタクトホールを埋めるタングステンプラグ２０８を形成する。このとき、酸化膜サイドウォール２０６ａの一部分Ｒedgeが薄くなっているので、コンタクトパッド２０７と制御ゲート電極２０５との間の絶縁耐圧が低下するおそれがある。
【００１３】
特に、スタックセル電極を有する不揮発性半導体記憶装置においては、高電圧が印加される制御ゲート電極２０５の上端エッジ部は鋭角状で電界が集中するために、この部分Ｒedgeで絶縁破壊が起こりやすく、半導体装置の信頼性を低下させる要因となる。
【００１４】
一方、このような欠点を解決する方法として、酸化膜サイドウォール２０６ｂの膜厚を厚くする方法も考えられるが、そうすることにより、相隣接するスタックセル電極２１１同士の間に堆積されるコンタクトパッド２０７とソース・ドレイン領域２０２ａ，２０２ｂとの接触面積が減少し、ソース・ドレイン領域２０２ａ，２０２ｂのコンタクト抵抗が上昇することになる。
【００１５】
本発明では、スタックセル電極同士の間にソース・ドレイン領域と自己整合的に接続されるコンタクトを有するメモリセルトランジスタを備えたスタック型不揮発性半導体記憶装置において、コンタクトパッドと制御ゲート電極間の絶縁膜の部分的な薄膜化を抑制する手段をこうすることにより、絶縁耐圧の高い半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、スタックセル電極を有するメモリセルトランジスタを備えた半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜，第１の導体膜，中間絶縁膜及び第２の導体膜を下方から順に積層する工程（ａ）と、上記第２の導体膜中に不純物のイオン注入を行なう工程（ｂ）と、上記工程（ｂ）の後に、上記第２の導体膜の上に保護用絶縁膜を堆積する工程（ｃ）と、上記工程（ｃ）の後に、上記第２の導体膜中に注入された不純物を活性化するための熱処理を行なう工程（ｄ）と、上記工程（ｄ）の後に、上記保護用絶縁膜，第２の導体膜，中間絶縁膜及び第１の導体膜を順にパターニングして、下方から順に、浮遊ゲート電極，電極間容量膜及び制御ゲート電極からなる上記スタックセル電極とゲート上保護膜とを形成する工程（ｅ）と、上記スタックセルゲート電極をマスクとして不純物のイオン注入を行なって、半導体基板内に不純物拡散層を形成する工程（ｆ）と、基板上にサイドウォール用絶縁膜を堆積した後、異方性エッチングを行なって、上記スタックセル電極及び上面保護膜の側面上にサイドウォールを形成する工程（ｇ）と、上記サイドウォールに隣接し、かつ、上記不純物拡散層に到達する導体コンタクトを形成する工程（ｈ）とを含んでいる。
【００１７】
この方法により、工程（ｄ）を経た保護用絶縁膜の密度が高くなっているので、工程（ｅ）のスタックセル電極のパターニング工程におけるレジスト膜の剥離・洗浄の際や、工程（ｇ）における基板表面の洗浄の際にも、ゲート上保護膜の耐エッチング性が向上する。したがって、ゲート上保護膜の形状の崩れが抑制されるので、工程（ｇ）で形成されるサイドウォールのうち制御ゲート電極の上端のエッジ部に位置する部分の薄膜化が抑制され、導体コンタクトと制御ゲート電極との間の絶縁耐圧が適正に維持される。
【００１８】
上記工程（ｄ）における熱処理温度は、上記保護用絶縁膜を緻密化する温度であることにより、ゲート上保護膜の耐エッチング性がさらに向上する。
【００１９】
上記工程（ｄ）における熱処理は、不活性な雰囲気中で行われることが好ましい。
【００２０】
上記工程（ｃ）では、上記保護絶縁膜としてシリコン酸化膜を堆積することが好ましい。
【００２１】
上記半導体装置は、ＭＩＳＦＥＴを含む周辺回路領域をさらに備えている場合には、上記工程（ａ）では、上記周辺回路領域に、上記第１の導体膜及び中間絶縁膜を下方から順に積層した後、上記第１の導体膜及び中間絶縁膜のうち上記周辺回路領域に位置する部分を除去してから、上記周辺回路領域にゲート絶縁膜及び上記第２の導体膜を形成し、上記工程（ｂ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の一部にも上記不純物のイオン注入を行ない、上記工程（ｃ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の上にも上記保護用絶縁膜を堆積し、上記工程（ｅ）では、上記第２の導体膜及び保護用絶縁膜のうち上記周辺回路領域に位置する部分を残しておき、上記工程（ｈ）では、上記周辺回路領域に残存している保護用絶縁膜の上にも上記導体材料からなる膜を堆積し、上記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁膜を除去した後、上記第２の導体膜をパターニングして、ＭＩＳＦＥＴのゲート電極を形成する工程をさらに含んでいることにより、工程の簡略化を図りつつ、メモリセル領域と周辺回路領域とを備えた半導体装置を形成することができる。
【００２２】
その場合、上記工程（ｂ）において、イオン注入される上記不純物はＮ型不純物であることが好ましい。
【００２３】
【発明の実施の形態】
図１（ａ）〜図８（ｂ）は、本発明の実施形態における不揮発性半導体記憶装置である半導体装置の製造工程を示す断面図である。
【００２４】
本実施形態では、低電圧動作，かつ高速動作の半導体装置を実現するために、周辺回路領域に高性能のＭＩＳＦＥＴを配置し、メモリセルトランジスタにスタックセル電極を設けたスタック型不揮発性半導体記憶装置の製造方法について説明する。ここで、スタック型不揮発性半導体装置とは、従来例で示したような、浮遊ゲート電極，ＯＮＯ容量膜，制御ゲート電極からなるスタックセル電極を有するメモリセルトランジスタを備えたものをいう。また、高性能のＭＩＳＦＥＴは、ＮＭＩＳＦＥＴおよびＰＭＩＳＦＥＴのゲート電極にそれぞれ異なる不純物原子を注入し、低電圧動作を可能にしたデュアルゲート構造のＣＭＯＳデバイスを示す。
【００２５】
なお、図１（ａ）〜図８（ｂ）において、図中の破線より左方はメモリセル領域Ｒmemoを示し、図中の破線より右方は周辺回路領域Ｒperiを示している。
【００２６】
まず、図１（ａ）に示す工程で、シリコン基板１００の表面に熱酸化法によってシリコン酸化膜からなる膜厚１２ｎｍのトンネル絶縁膜１０１を形成する。トンネル絶縁膜は、シリコン酸化膜中に窒素が導入されたシリコン酸窒化膜などでもよい。
【００２７】
次に、トンネル絶縁膜１０１上に、ＣＶＤ法により、浮遊ゲート電極材料となる厚み約２００ｎｍの第１のポリシリコン膜１０２を堆積する。この第１のポリシリコン膜１０２は、燐がドーピングされたＮ型のポリシリコン膜である。
【００２８】
次に、第１のポリシリコン膜１０２上に、容量膜となるＯＮＯ膜１０３を堆積する。このＯＮＯ膜１０３は、厚み７ｎｍのシリコン酸化膜と、厚み７ｎｍのシリコン窒化膜と、厚み７ｎｍのシリコン酸化膜７ｎｍの３層膜によって構成されている。
【００２９】
次に、図１（ｂ）に示す工程で、フォトリソグラフィー工程により、ＯＮＯ膜１０３の上に、メモリセル領域Ｒmemoを覆うフォトレジスト膜（図示せず）を形成する。さらに、ドライエッチングにより、このフォトレジスト膜をマスクとして用いてＯＮＯ膜１０３及び第１のポリシリコン膜１０２をパターニングして、ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のうちメモリセル領域Ｒmemoに位置する部分を残し、周辺回路領域Ｒperiに位置する部分を除去する。その後、シリコン基板１００のうち周辺回路領域Ｒperiで露出している表面部を熱酸化法によって酸化することにより、ＭＯＳトランジスタ用の厚み５ｎｍのゲート酸化膜１０４を形成する。
【００３０】
次に、図１（ｃ）に示す工程で、基板上に、厚み約２００ｎｍの第２のポリシリコン膜１０５を形成する。この第２のポリシリコン膜１０５は、メモリセルトランジスタの制御ゲート電極となり、ＣＭＯＳデバイスの各ＭＩＳＦＥＴのゲート電極となるものである。
【００３１】
次に、図２（ａ）に示す工程で、周辺回路領域Ｒperiにデュアルゲート電極を有するＣＭＯＳデバイスを形成するために、第２のポリシリコン膜１０５のうちメモリセル領域Ｒmemoに位置する部分と、周辺回路領域ＲperiのＮＭＩＳＦＥＴ領域に位置する部分に、燐イオン（Ｐ+ ）の注入を行う。
【００３２】
通常、デュアルゲート構造を有するＣＭＯＳデバイスにおいては、ＮＭＩＳＦＥＴのゲート電極には燐イオン（Ｐ+ ）又は砒素イオン（Ａｓ+ ）を注入し、ＰＭＩＳＦＥＴのゲート電極にはボロンイオン（Ｂ+ 又はＢＦ2 +）を注入するが、この段階では、第２のポリシリコン膜１０５のうちＰＭＩＳＦＥＴ領域に位置する部分へのボロンイオンの注入は行わない。その理由を、以下に説明する。
【００３３】
第２のポリシリコン膜１０５に注入された不純物原子は、ゲート電極の電気伝導に寄与するように活性化のため熱処理を行う必要がある。ところが、ボロン原子は熱処理によってポリシリコン膜中での拡散速度が大きいため、容易にゲート酸化膜を通過してシリコン基板１００に到達する。その結果、ＰＭＩＳＦＥＴのしきい値電圧の低下を招くなど、電気特性に悪影響を与えるおそれがある。また、ゲート電極中のボロンは、ＭＩＳＦＥＴのソース・ドレイン領域を活性化する時の熱処理で十分活性化される。したがって、ポリシリコン膜中にボロンが導入されると、その後は、必要以上の熱処理を避ける必要があるので、できるだけ後でボロンイオンの注入を行なうのである。
【００３４】
次に、図２（ｂ）に示す工程で、基板上に、ＣＶＤ法により、上面保護膜用の厚み２５０ｎｍのシリコン酸化膜１０７を堆積する。なお、スタックセル電極の上に堆積する絶縁膜としては、シリコン窒化膜も考えられるが、シリコン窒化膜はシリコン基板に対して応力を発生させ、メモリセルの信頼性を低下させてしまうおそれがある。よって、スタックセル電極の上面保護膜は、シリコン酸化膜であることが望ましい。
【００３５】
次に、図２（ｃ）に示す工程で、第２のポリシリコン膜１０５に注入された燐原子の活性化熱処理１０８を行う。活性化熱処理の条件は、不活性ガスである窒素雰囲気中で、９００℃，３０分の熱処理を行う。このとき、活性化熱処理により、シリコン酸化膜１０７の緻密化処理である焼き締めも同時に行われる。
【００３６】
従来、ポリシリコン膜に注入された不純物（特に燐）の活性化熱処理は、注入後に行われていたが、本発明のように、シリコン酸化膜１０７の堆積後に行なうことにより、シリコン酸化膜１０７が緻密化されることになる。
【００３７】
そして、この緻密化処理としても機能する活性化熱処理により、従来技術の課題であるスタックセル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑制することができる。すなわち、ＣＶＤ法によって形成されたシリコン酸化膜１０７は、熱酸化膜と比較すると緻密性に欠けているので、as-depositedのままのシリコン酸化膜１０７は、複数回の洗浄工程によって削られるが、不純物活性化のための熱処理をすることによってシリコン酸化膜１０７は緻密化され、後の工程で行われる洗浄によるシリコン酸化膜１０７の目減りが抑制される。すなわち、ゲート上保護膜が図９（ａ）の破線で示す形状を維持することができる。そして、後述するサイドウォール膜の薄膜化が起きず、スタックセル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑制することができる。
【００３８】
次に、図３（ａ）に示す工程で、フォトリソグラフィー工程により、シリコン酸化膜１０７上に、スタックセル電極形成用のレジスト膜１０９を形成する。
【００３９】
そして、図３（ｂ）に示す工程で、レジスト膜１０９をマスクとするドライエッチングにより、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，第１のポリシリコン膜１０２，ＯＮＯ膜１０３，第２のポリシリコン膜１０５及びシリコン酸化膜１０７をパターニングして、浮遊ゲート電極１０２ｆ，ＯＮＯ容量膜１０３ｃ及び制御ゲート電極１０５ｃからなるスタックセル電極１５１及び上面保護膜１０７ｈを形成する。その後、レジスト膜１０９を剥離する。このとき、周辺回路領域Ｒperiにおいては、第２のポリシリコン膜１０５及びシリコン酸化膜１０７の双方が残存している。
【００４０】
図３（ａ），（ｂ）に示す工程では、レジスト膜１０９をマスクとして用いて、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，第２のポリシリコン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のエッチングを連続的に行っている。しかし、メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７のみをパターニングして上面保護膜１０７ｈを形成した後、レジスト膜１０９を剥離して、上面保護膜１０７ｆをマスクとして第２のポリシリコン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン膜１０２のパターニングを行なっても、スタックセル電極１５１を形成することができる。ただし、上面保護膜１０７ｈをマスクとしてエッチングを行なう場合、シリコン酸化膜からなる上面保護膜１０７ｈもエッチングされて、図３（ｂ）に示すような矩形の形状が得られないおそれがある。その理由は、以下の通りである。
【００４１】
第２のポリシリコン膜１０５のエッチング時には、シリコン酸化膜からなる上面保護膜１０７ｈはエッチングされず、ポリシリコン膜が選択的にエッチングされる条件で行われる。しかし、通常、シリコン酸化膜とポリシリコン膜のエッチング選択比は比較的大きいものの、シリコン酸化膜からなる上面保護膜１０７ｈも若干エッチングされる。さらに、ＯＮＯ膜１０３はシリコン窒化膜とこれを挟む２つのシリコン酸化膜とによって構成されている、したがって、上下２つのシリコン酸化膜をエッチングするための条件は、ゲート上保護膜１０７ｈをエッチングするための条件とほぼ等しい。よって、ＯＮＯ膜１０３のエッチング時には、その膜厚分だけゲート上保護膜１０７ｈがエッチングされることになる。第１のポリシリコン膜１０２をエッチングする際においても、第２のポリシリコン膜１０５をエッチングする際と同様に、ゲート上保護膜１０７ｈがある程度エッチングされることになる。
【００４２】
以上のように、シリコン酸化膜からなるゲート上保護膜１０７ｈをエッチングの際のハードマスクとして用いると、ゲート上保護膜１０７ｈの断面形状が矩形から崩れるおそれがある。そして、従来技術と同様に、後に形成される酸化膜サイドウォールのうち制御ゲート電極１０５ｃの上端のエッジ部に位置する部分の薄膜化を引き起こし、絶縁耐圧を悪化させるおそれがある。
【００４３】
したがって、ゲート上保護膜１０７ｈの形状のくずれを抑制する観点からみると、レジスト膜１０９をマスクとしてスタックセル電極１５１形成のためのパターニングを行うことが望ましい。
【００４４】
次に、図４（ａ）に示す工程で、基板上に、メモリセルトランジスタのソース領域を形成しようとする領域上を開口したレジスト膜１１０を形成し、このレジスト膜１１０をマスクとして用いて、シリコン基板１００内に砒素イオン（Ａｓ+ ）を注入し、ソース領域１１１ｓを形成する。この後、レジスト剥離洗浄を行なって、レジスト膜１１０を剥離する。ここで、レジスト剥離洗浄とは、硫酸過酸化水素水による洗浄とアンモニア過酸化水素水による洗浄とを連続して行うものである。硫酸過酸化水素水は、シリコン基板やシリコン酸化膜をほとんどエッチングしないが、レジスト膜などの有機物をエッチングして除去することができる。アンモニア過酸化水素水は、シリコン基板やシリコン酸化膜をわずかにエッチングするとともに、パーティクル，金属汚染物，有機汚染物などを除去することができる。よって、レジスト剥離洗浄では、アンモニア過酸化水素水などによる汚染物除去のための洗浄の際に、ゲート上保護膜１０７ｈの形状の崩れが生じる。
【００４５】
次に、図４（ｂ）に示す工程で、基板上に、メモリセルトランジスタのドレイン領域を形成しようとする領域を開口したレジスト膜１１２を形成し、このレジスト膜１１２をマスクとして用いて、シリコン基板１００内に砒素イオン（Ａｓ+ ）を注入し、ドレイン領域１１３ｄを形成する。この後、レジスト剥離洗浄を行なって、レジスト膜１１２を剥離する。
【００４６】
次に、図５（ａ）に示す工程で、スタックセル電極１５１のサイドウォールを形成するために、ＣＶＤ法によって、基板上に、厚み１２０ｎｍのシリコン酸化膜１１４を堆積する。このシリコン酸化膜１１４は、例えばＴＥＯＳ膜である。通常、このＣＶＤ工程の前に、基板表面の汚染物除去を行なうために、ＣＶＤ前洗浄が行われる。ここで、ＣＶＤ前洗浄とは、汚染物除去を行う効果があるアンモニア過酸化水素水などによる洗浄である。
【００４７】
以上のように、図４（ｂ）に示すメモリセルトランジスタの断面形状を得るまでに、つまり、ソース・ドレイン領域１１１ｓ，１１１ｄの形成からシリコン酸化膜１１４の堆積を行なうまでに、複数の洗浄を行なった。これらの洗浄は、いずれも基板上の不純物を除去するための洗浄を含んでいる。これらの洗浄は、ＣＶＤによって堆積されたシリコン酸化膜１０７ｈをわずかながらエッチングするので、複数回の洗浄を行なうと、ゲート上保護膜１０７ｈがエッチングされて形状の変化（形状の崩れ）が生じることになる。
【００４８】
しかし、本実施形態においては、上述のように、ゲート上保護膜１０７ｈは、デュアルゲート電極用の不純物の活性化のために行われる熱処理の際に緻密化されている。よって、レジスト膜の剥離などのために複数回の基板の洗浄を行なっても、緻密化されたシリコン酸化膜からなるゲート上保護膜１０７ｈのエッチング量は極めて小さく、形状の変化が抑制される。
【００４９】
次に、図５（ｂ）に示す工程で、シリコン酸化膜１１４を異方性エッチングによりエッチバックして、スタックセル電極１５１及びゲート上保護膜１０７ｈの側面上に酸化膜サイドウォール１１４ａを形成する。これにより、スタックセル電極１５１の上面及び側面は、ゲート上保護膜１０７ｈ及びサイドウォール１１４ｂによって被覆されることになる。このとき、制御ゲート電極１０５ｃ上のゲート上保護膜１０７ｈは、ほとんどエッチングされおらず、図９（ａ）の破線で示すようなほぼ矩形の断面形状を有しているため、酸化膜サイドウォール１１４ａのうち制御ゲート電極１０５ｃの上端面のエッジ部Ｒｅｄｇｅにおいても、図９（ｂ）に示すような薄膜化は発生しない。
【００５０】
次に、図５（ｃ）に示す工程で、基板上に、ソース・ドレインの電極材料となる第３のポリシリコン膜１１５を堆積して、相隣接するスタックセル電極１５１同士の間を第３のポリシリコン膜１１５によって埋める。続いて、ＣＶＤ法により、第３のポリシリコン膜１１５の上に厚み１００ｎｍのシリコン酸化膜１１６を堆積する。このとき、周辺回路領域Ｒperiにも、第３のポリシリコン膜１１５及びシリコン酸化膜１１６を堆積する。
【００５１】
次に、図６（ａ）に示す工程で、基板上に、ソース・ドレインコンタクトパターニング用のレジスト膜１１７を形成し、図６（ｂ）に示す工程で、異方性ドライエッチングにより、シリコン酸化膜１１６をパターニングして、シリコン酸化膜からなるハードマスク１１６ｂを形成する。このとき、周辺回路領域periに堆積されたシリコン酸化膜１１６は、エッチングにより除去されて、第３のポリシリコン膜１１５の表面が露出する。
【００５２】
次に、図６（ｃ）に示す工程で、ハードマスク１１６ｂを用いたドライエッチングにより、第３のポリシリコン膜１１５をパターニングして、メモリセル領域Ｒmemoではソース・ドレインコンタクト１１５ａ，１１５ｂを形成する。一方、周辺回路領域Ｒperiでは、第３のポリシリコン膜１１５のほぼ全体を除去してしまう。
【００５３】
次に、図７（ａ）に示す工程で、周辺回路領域ＲperiのＭＩＳＦＥＴを形成するため、エッチングにより、周辺回路領域Ｒperiのシリコン酸化膜１０７を除去するとともに、メモリセル領域Ｒmemoのハードマスク１１６ｂを除去する。このとき、上面保護膜１０７ｈのうちソース・ドレインコンタクト１１５ａ，１１５ｂの開口部内で露出している部分もエッチングされ、制御ゲート電極１０５ｃの表面が露出される。その後、周辺回路領域Ｒperiにおいて、第２のポリシリコン膜１０５のうちＰＭＩＳＦＥＴのゲート電極となる部分に、ボロンイオン（Ｂ+ ＢＦ2 +）を注入する。
【００５４】
次に、図７（ｂ）に示す工程で、フォトリソグラフィーにより基板上にレジスト膜１１８を形成した後、図７（ｃ）に示す工程で、レジスト膜１１８をマスクとしてドライエッチングを行なうことにより、第２のポリシリコン膜１０５をパターニングして、周辺回路領域ＲperiのＭＩＳＦＥＴのゲート電極１０５ｇを形成する。
【００５５】
次に、図８（ａ）に示す工程で、レジスト膜１１８の剥離・洗浄を行なった後、公知の技術を用いて、周辺回路領域ＲmemoのＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを形成する。この工程は本発明の特徴部分ではないので、詳細な工程の説明を省略し、その結果形成されたＭＩＳＦＥＴの構造のみを図８（ａ）に示す。すなわち、ＭＩＳＦＥＴ（ＮＭＩＳＦＥＴ又はＰＭＩＳＦＥＴ）は、ゲート電極１０５ｇと、ゲート電極１０５ｇの側面上に設けられたサイドウォール１２０ａと、ゲート電極１０５ｇをマスクとするイオン注入によって形成されたＬＤＤ領域（又はエクステンション領域）１１９ｂと、サイドウォール１２０ａの形成後に、ゲート電極１０５ｇ及びサイドウォール１２０ａをマスクとするイオン注入により形成されたソース・ドレイン領域１１９ａとを備えている。なお、周辺回路領域Ｒperiのサイドウォール１２０ａの形成の際に、メモリセル領域Ｒmemoのソース・ドレインコンタクト１１５ａ，１１５ｂの側面上にもサイドウォール１２０ｂが形成される。
【００５６】
次に、図８（ｂ）に示す工程で、ＭＩＳＦＥＴのゲート電極１０５ｇ及びソース・ドレイン領域１１９ａと、メモリセル領域Ｒmemoのソース・ドレインコンタクト１１５ａ，１１５ｂ及び制御ゲート電極１０５ｃとの露出している部分に、シート抵抗低減のためのシリサイド層１２１を形成する。
【００５７】
これにより、メモリセル領域Ｒmemoにおいて、スタック型不揮発性半導体記憶装置が完成する。
【００５８】
本実施形態の製造方法によると、図２（ｃ）に示す工程で、制御ゲート電極１０５ｃの上に形成されるゲート上保護膜となるシリコン酸化膜１０７の熱処理による焼き締めを行なった後、シリコン酸化膜１０７からゲート上保護膜１０７ｈを形成している。したがって、図３（ａ），（ｂ）に示す工程で形成されるゲート上保護膜１０７ｈは既に緻密化されているので、ゲート上保護膜１０７ｈの耐エッチング性が向上し、レジスト膜１０９の剥離・洗浄工程や、図５（ａ）に示す酸化膜サイドウォール用シリコン酸化膜の堆積前の洗浄工程などを経ても、ゲート上保護膜１０７の形状が適正に維持される。つまり、従来の製造工程では、第２のポリシリコン膜に注入された不純物の活性化のための熱処理を行なってからゲート上保護膜用のシリコン酸化膜を堆積し、その後のレジスト膜の形成，ゲート上保護膜及びスタックセル電極の形成，酸化膜サイドウォールの形成などを行なっていたので、ゲート上保護膜の形状の悪化を招いていた。
【００５９】
ところが、本実施形態の製造方法によると、図５（ｂ）に示す工程において、酸化膜サイドウォールサイドウォール１１４ａのうち制御ゲート電極１０５の上端のエッジ部Ｒｅｄｇｅにおける薄膜化を生じることがない。その結果、図８（ｂ）に示す仕上がり状態で、ソース・ドレインコンタクト１１５ａ，１１５ｂ（コンタクト）と制御ゲート電極１５０ｃとの間の絶縁耐圧を高く維持することができるのである。
【００６０】
特に、本実施形態の製造方法のように、図２（ｃ）に示す工程で、第２のポリシリコン膜１０５中に注入された不純物の活性化を兼ねて、シリコン酸化膜１０７の焼き締めを行なうことにより、製造工程の簡略化を図ることができる。
【００６１】
本実施形態においては、図１０に示すコンタクトパッドの形成を行なっていないが、コンタクトパッドを形成した場合にも、本発明の効果を発揮することができる。
【００６２】
【発明の効果】
本発明の半導体装置の製造方法によれば、スタックセル電極及びその上のゲート上保護膜を有するメモリセルトランジスタを備えた半導体装置において、ゲート上保護膜となる保護絶縁膜の熱処理を行なってから、ゲート上保護膜及びスタックセル電極を形成するようにしたので、ゲート上保護膜の耐エッチング性の向上により、ゲート上保護膜の形状を適正に維持することができ、よって、その後に形成されるサイドウォールの厚みを安定に保つことができ、制御ゲート電極とコンタクトパッド間の絶縁耐圧の低下を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，第２の導体膜の堆積までの各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，第２の導体膜へのイオン注入から保護用絶縁膜の堆積までの各工程を示す断面図である。
【図３】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，スタックセル電極パターニング用のレジスト膜の形成からスタックセル電極の形成までの各工程を示す断面図である。
【図４】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，メモリセルトランジスタのソース・ドレイン領域形成のための各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，サイドウォール用絶縁膜の形成からソース・ドレインコンタクト及びハードマスク用絶縁膜の形成までの各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，ソース・ドレインコンタクトのパターニング用レジスト膜の形成からソース・ドレインコンタクトのパターニングまでの各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうち，制御ゲート電極の一部の開口から周辺回路領域におけるゲート電極の形成までの各工程を示す断面図である。
【図８】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうち，ゲート電極側面上のサイドウォールの形成からシリサイド層の形成までの各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、従来の製造方法によって、文献に記載された半導体装置を形成する工程を示す断面図である。
【図１０】文献に開示されている従来のスタック型不揮発性半導体記憶装置の断面図である。
【符号の説明】
１００ シリコン基板
１０１ トンネル絶縁膜
１０２ 第１のポリシリコン膜
１０２ｆ 浮遊ゲート電極
１０３ｃ ＯＮＯ膜
１０４ ゲート酸化膜
１０５ 第２のポリシリコン膜
１０５ｃ 制御ゲート電極
１０５ｇ ゲート電極
１０７ シリコン酸化膜
１０７ｈ ゲート上保護膜
１０９ レジスト膜
１１０ レジスト膜
１１２ レジスト膜
１１４ シリコン酸化膜
１１４ａ 酸化膜サイドウォール
１１５ 第３のポリシリコン膜
１１５ａ ソースコンタクト
１１５ｂ ドレインコンタクト
１１６ シリコン酸化膜
１１６ｂ ハードマスク
１１８ レジスト膜
１２０ａ，１２０ｂ サイドウォール
１２１ シリサイド層
１５０ スタックセル電極
Claims (5)
- スタックセル電極を有するメモリセルトランジスタを備えた半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜，第１の導体膜，中間絶縁膜及び第２の導体膜を下方から順に積層する工程（ａ）と、
上記第２の導体膜中に不純物のイオン注入を行なう工程（ｂ）と、
上記工程（ｂ）の後に、上記第２の導体膜の上に保護用絶縁膜を堆積する工程（ｃ）と、
上記工程（ｃ）の後に、上記第２の導体膜中に注入された不純物を活性化するための熱処理を行なう工程（ｄ）と、
上記工程（ｄ）の後に、上記保護用絶縁膜，第２の導体膜，中間絶縁膜及び第１の導体膜を順にパターニングして、下方から順に、浮遊ゲート電極，電極間容量膜及び制御ゲート電極からなる上記スタックセル電極とゲート上保護膜とを形成する工程（ｅ）と、
上記スタックセルゲート電極をマスクとして不純物のイオン注入を行なって、半導体基板内に不純物拡散層を形成する工程（ｆ）と、
基板上にサイドウォール用絶縁膜を堆積した後、異方性エッチングを行なって、上記スタックセル電極及び上記ゲート上保護膜の側面上にサイドウォールを形成する工程（ｇ）と、
上記サイドウォールに隣接し、かつ、上記不純物拡散層に到達する導体コンタクトを形成する工程（ｈ）とを含み、
上記工程（ｄ）における熱処理温度は、上記保護用絶縁膜を緻密化する温度であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
上記工程（ｄ）における熱処理は、不活性な雰囲気中で行われることを特徴とする半導体装置の製造方法。 - 請求項１又は２に記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記保護絶縁膜としてシリコン酸化膜を堆積することを特徴とする半導体装置の製造方法。 - 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記半導体装置は、ＭＩＳＦＥＴを含む周辺回路領域をさらに備えており、
上記工程（ａ）では、上記周辺回路領域に、上記第１の導体膜及び中間絶縁膜を下方から順に積層した後、上記第１の導体膜及び中間絶縁膜のうち上記周辺回路領域に位置する部分を除去してから、上記周辺回路領域にゲート絶縁膜及び上記第２の導体膜を形成し、
上記工程（ｂ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の一部にも上記不純物のイオン注入を行ない、
上記工程（ｃ）では、上記第２の導体膜のうち周辺回路領域に位置する部分の上にも上記保護用絶縁膜を堆積し、
上記工程（ｅ）では、上記第２の導体膜及び保護用絶縁膜のうち上記周辺回路領域に位置する部分を残しておき、
上記工程（ｈ）では、上記周辺回路領域に残存している保護用絶縁膜の上にも上記導体材料からなる膜を堆積し、
上記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁膜を除去した後、上記第２の導体膜をパターニングして、ＭＩＳＦＥＴのゲート電極を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
上記工程（ｂ）において、イオン注入される上記不純物はＮ型不純物であることを特徴とする半導体装置の製造方法。
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