JP2008034413A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良う。
【解決手段】活性領域11を囲む素子分離領域12が形成された半導体基板10の上に形成された保護膜15a及び保護膜15bを覆うように下地保護膜19及び層間絶縁膜20を形成した後、化学機械研磨(CMP)法により、保護膜15aの上面が露出するまで、層間絶縁膜20、下地保護膜19及び保護膜15bを研磨除去する。
【選択図】図2
【解決手段】活性領域11を囲む素子分離領域12が形成された半導体基板10の上に形成された保護膜15a及び保護膜15bを覆うように下地保護膜19及び層間絶縁膜20を形成した後、化学機械研磨(CMP)法により、保護膜15aの上面が露出するまで、層間絶縁膜20、下地保護膜19及び保護膜15bを研磨除去する。
【選択図】図2
Description
本発明は半導体装置及びその製造方法に関し、特に、ゲート電極がフルシリサイド化された半導体装置及びその製造方法に関する。
近年の半導体集積回路装置の高集積化、高機能化及び高速化の技術進展に伴って、MOSFETの微細化が進められている。微細化に伴い、さらなるゲート絶縁膜の薄膜化を進めると共に、トンネル電流によるゲートリーク電流の増大を抑制する方法として、従来、ゲート絶縁膜材料に用いてきたSiO2又はSiONに代えて、酸化ハフニウム(HfO2)、ハフニウムシリケート(HfSiO)膜又は窒化ハフニウムシリケート(HfSiON)膜等の金属酸化物からなる高誘電体材料を用いることにより、シリコン酸化膜換算膜厚として薄い膜厚値を実現しながら、物理膜厚を厚く保ち、リーク電流を抑制できる手法も研究されている。また、ゲート電極の空乏化に伴う容量低下を防ぐために、ゲート電極材料として、従来のポリシリコンに代えて金属材料を用いる研究が盛んに行われている。金属材料の候補としては、金属窒化物、互いに異なる仕事関数を有する2種類の純金属のデュアルメタル及びゲート配線全体をシリサイド化するフルシリサイド(Fully Silicided;FUSI)等がある。特に、フルシリサイドは、現状のシリコンプロセス技術を踏襲できるため有力な技術として注目されている。このようなフルシリサイド系のMOSFETの構造及び製造方法は、例えば非特許文献1及び非特許文献2に開示されている。
以下に、従来の半導体装置の製造方法について図12(a)〜(e)を参照しながら説明する。図12(a)〜(e)は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
まず、図12(a)に示すように、半導体基板100に素子を電気的に分離するための素子分離領域102を選択的に形成する。続いて、イオン注入法により、半導体基板100の上に活性領域101を形成する。続いて、活性領域101の上面にゲート絶縁膜を形成する。続いて、ゲート絶縁膜及び素子分離領域の上に、例えばポリシリコンよりなるゲート電極形成膜及び該ゲート電極形成膜を保護する例えばシリコン酸化膜からなる保護膜を順次堆積する。続いて、フォトリソグラフィ法及びドライエッチング法により、ゲート絶縁膜103a、ゲート電極形成膜104a、ゲート配線形成膜104b、並びに保護膜105a、105bをパターニングする。続いて、ゲート電極形成膜104a及びゲート配線形成膜104b、並びに保護膜105a、105bをマスクとしたイオン注入法を用いて、活性領域101におけるゲート電極形成膜104aの両側方の領域に浅いソースドレイン拡散層106aを形成する。
次に、図12(b)に示すように、半導体基板100の上に、保護膜105a、105b、並びにゲート電極形成膜104a及びゲート配線形成膜104bを覆うように絶縁膜を堆積し、堆積した絶縁膜に対してエッチバックを行うことにより、保護膜105a及びゲート電極形成膜104aの両側面、並びに保護膜105b及びゲート配線形成膜104bの両側面上にサイドウォール107をそれぞれ形成する。続いて、ゲート電極形成膜104a、ゲート配線形成膜104b、保護膜105a、105b及びサイドウォール107をマスクとして活性領域101に不純物イオンの注入を行った後、熱処理を行うことにより、活性領域101におけるサイドウォール107の両側方の領域に深いソースドレイン拡散層106bを形成する。なお、浅いソースドレイン拡散層106a及び深いソースドレイン拡散層106bによってソースドレイン拡散層106は構成される。
続いて、深いソースドレイン拡散層106bの表面から自然酸化膜を除去した後、半導体基板100の上にスパッタリング法等を用いて例えば膜厚が11nmのニッケルからなる金属膜(図示せず)を堆積する。続いて、窒素雰囲気下において半導体基板100に対して例えば320℃にて1回目のRTA(Rapid Thermal Annealing)を行うことにより、シリコンと金属膜とを反応させて深いソースドレイン拡散層106bの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板100を浸漬することにより素子分離領域102、保護膜105a、保護膜105b及びサイドウォール107等の上に残存する未反応の金属膜を除去した後、半導体基板100に対して1回目のRTAよりも高い温度(例えば550℃)で2回目のRTAを行う。これにより、深いソースドレイン拡散層106bの表面に低抵抗のシリサイド層108が形成される。続いて、半導体基板100の上に膜厚が20nmのシリコン窒化膜109をCVD法等により堆積し、堆積したシリコン窒化膜109の上に例えばシリコン酸化膜からなる層間絶縁膜110を形成し、続いて、CMP法により層間絶縁膜110の表面の平坦化を行う。
次に、図12(c)に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、層間絶縁膜110をシリコン窒化膜109が露出するまでエッチングする。
次に、図12(d)に示すように、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜105a及び105bの上部に形成されたシリコン窒化膜109をエッチングし、保護膜105a及び105bの上面を露出する。
次に、図12(e)に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜104a及びゲート配線形成膜104bの上部に形成された保護膜105a、105bを除去して、ゲート電極形成膜104a及びゲート配線形成膜104bを露出する。
以降の工程は特に図示しないが、第1の層間絶縁膜110の上に、ゲート電極形成膜104a及びゲート配線形成膜104bを覆う金属膜をスパッタリング法により堆積した後に、窒素雰囲気下において半導体基板100に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜104a及びゲート配線形成膜104bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板100を浸漬することにより、第1の層間絶縁膜110、シリコン窒化膜109及びサイドウォール107等の上に残存する未反応の金属膜を除去した後、半導体基板100に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜104a及びゲート配線形成膜104bをフルシリサイド化する。その後は、第1の層間絶縁膜110の上にさらに層間絶縁膜を形成した後、表面を平坦化し、続いて、ソースドレイン拡散層106上に到達するコンタクトプラグを形成する。
K. G. Anil et al., Symp. VLSI Tech., 2004, p.190 A. Veloso et al., IEDM Tech. Dig., 2004, p.855
K. G. Anil et al., Symp. VLSI Tech., 2004, p.190 A. Veloso et al., IEDM Tech. Dig., 2004, p.855
しかしながら、上記従来の半導体装置及びその製造方法では、層間絶縁膜を堆積した後、CMP法により層間絶縁膜の平坦化を行う際、研磨時間の指定によりゲート電極上の層間絶縁膜残膜を制御するため、CMP研磨後の層間絶縁膜残膜にばらつきが生じ、また、エッチング法により層間絶縁膜残膜をエッチングする際に、膜厚ばらつきが更に大きくなる。このように、ゲート電極上の層間絶縁膜残膜を除去する際に膜厚ばらつきが生じると、活性領域と素子分離領域との段差が存在するため、いずれか一方のゲート電極形成膜が露出されないという問題が生じる可能性がある。
すなわち、上記図12(a)〜(e)に示した従来の半導体装置の製造方法を用いて具体的に説明すると以下の通りである。
まず、図12(c)に示す工程では、十分にオーバーエッチを加えないと、活性領域上の保護膜105a上に形成されたシリコン窒化膜109が露出されないという問題点が生じる。
また、図12(d)に示す工程では、図12(c)に示す工程において活性領域101上の保護膜105a上に形成されたシリコン窒化膜109が露出されていない場合には、保護膜105aの上面を露出できないという問題が生じる。また、この問題を回避するために、図12(c)に示す工程において活性領域101上の保護膜105a上に形成されたシリコン窒化膜109を確実に露出するために、過剰にオーバーエッチを行うと、層間絶縁膜110の残膜が薄くなり、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いてシリコン窒化膜109をエッチングする際に、シリサイド層108上に形成されたシリコン窒化膜109もエッチングされて、シリサイド層108が露出するという問題点が生じる。
さらに、図12(e)に示す工程では、図12(d)に示す工程においてゲート電極形成膜104a上に形成された保護膜105aが露出されていない場合には、ゲート電極形成膜104aを露出できなくなり、その後、ゲート電極形成膜104aのフルシリサイド化ができなくなるという問題点が生じる。また、図12(c)に示す工程において活性領域101上の保護膜105a上に形成されたシリコン窒化膜109を確実に露出するために、過剰にオーバーエッチを行い、図12(d)に示す工程においてシリサイド層108上に形成されたシリコン窒化膜109もエッチングされてシリサイド層108が露出している場合には、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜105a、105bを除去する際にシリサイド層108の一部或いは全部がエッチングされるという問題点が生じる。さらには、ゲート電極形成膜104aをフルシリサイド化する際に、シリサイド層108の膜厚が厚くなり、リーク電流の増大を引き起こす可能性があるという問題点が生じる。
前記に鑑み、本発明の目的は、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良く行い、ゲート電極のフルシリサイド化を安定して行える構造を有する半導体装置及びその製造方法を提供することである。
本発明の一側面に係る半導体装置は、半導体基板に形成された素子分離領域と、半導体基板における素子分離領域に囲まれた活性領域と、活性領域の上に形成され、フルシリサイド化された第1のゲート配線と、素子分離領域の上に形成され、フルシリサイド化された第2のゲート配線と、第1のゲート配線の側面に形成された第1のサイドウォールと、第2のゲート配線の側面に形成された第2のサイドウォールとを備え、第1のサイドウォールの下面から上面までの長さと第2のサイドウォールの下面から上面までの長さとは異なっている。
本発明の一側面に係る半導体装置において、第2のゲート配線下に位置する素子分離領域の上面高さは、活性領域の上面高さに比べて高く形成されており、第1のサイドウォールの下面から上面までの長さは、第2のサイドウォールの下面から上面までの長さに比べて長く形成されている。
本発明の一側面に係る半導体装置において、第1のサイドウォールの上面高さと第2のサイドウォールの上面高さとは同一である。
本発明の一側面に係る半導体装置において、第1のサイドウォールの上面は平坦ではなく、第2のサイドウォールの上面は平坦である。
本発明の一側面に係る半導体装置において、第1のサイドウォールの上面及び第2のサイドウォールの上面は平坦である。
本発明の一側面に係る半導体装置において、第1のゲート配線の組成と第2のゲート配線の組成とは同一である。
本発明の一側面に係る半導体装置において、第1のゲート配線の組成と第2のゲート配線の組成とは異なっている。
本発明の一側面に係る半導体装置において、活性領域と第1のゲート配線との間に形成されたゲート絶縁膜をさらに備え、第1のゲート配線はゲート電極として機能することが好ましい。
本発明の一側面に係る半導体装置において、ゲート絶縁膜は、比誘電率が10以上の高誘電率膜であることが好ましい。
本発明の一側面に係る半導体装置において、ゲート絶縁膜は、金属酸化物を含む膜であることが好ましい。
本発明の一側面に係る半導体装置において、活性領域における第1のゲート配線の両側方の領域に形成された不純物拡散層をさらに備えていることが好ましい。
本発明の一側面に係る半導体装置の製造方法は、半導体基板に活性領域と該活性領域を囲む素子分離領域とを形成する工程(a)と、活性領域の上に第1のゲート形成用シリコン膜を有する第1のゲート部を形成すると共に、素子分離領域の上に第2のゲート形成用シリコン膜を有する第2のゲート部を形成する工程(b)と、第1のゲート部及び第2のゲート部を覆う絶縁膜を形成する工程(c)と、少なくとも第1のゲート部の上面が露出するように、CMP法により絶縁膜及び第2のゲート部の一部を研磨除去する工程(d)と、工程(d)よりも後に、半導体基板の上に、第1のゲート部における第1のゲート形成用シリコン膜及び第2のゲート部における第2のゲート形成用シリコン膜を覆うように金属膜を形成した後、熱処理を行うことにより、活性領域の上に第1のゲート形成用シリコン膜がフルシリサイド化された第1のゲート配線を形成すると共に、素子分離領域の上に第2のゲート形成用シリコン膜がフルシリサイド化された第2のゲート配線を形成する工程(e)とを備えることを特徴とする半導体装置の製造方法。
本発明の一側面に係る半導体装置の製造方法によると、CMP法を用いて、少なくとも第1のゲート部の上面が露出するまで、絶縁膜及び第2のゲート部の一部を除去することにより、加工による膜厚ばらつきを低減できる。このため、ゲート電極のフルシリサイド化を安定して行える半導体装置の製造方法が実現される。
本発明の一側面に係る半導体装置の製造方法において、工程(a)において、素子分離領域の上面高さは、活性領域の上面高さに比べて高く形成される。
本発明の一側面に係る半導体装置の製造方法において、工程(a)と工程(b)との間に、活性領域の上にゲート絶縁膜を形成する工程(f)をさらに備え、ゲート絶縁膜上における第1のゲート配線はゲート電極として機能することが好ましい。
本発明の一側面に係る半導体装置の製造方法において、工程(b)と工程(c)との間に、第1のゲート部の側面に第1のサイドウォールを形成すると共に、第2のゲート部の側面に第2のサイドウォールを形成する工程(g)をさらに備え、工程(d)は、CMP法により第2のサイドウォールの一部を研磨除去する工程を含み、工程(d)の後において、第1のサイドウォールの下面から上面までの長さは、第2のサイドウォールの下面から上面までの長さに比べて長く形成されている。
本発明の一側面に係る半導体装置の製造方法において、絶縁膜は、層間絶縁膜の下方に形成される下地絶縁膜であることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、絶縁膜は、下地絶縁膜と下地絶縁膜上に形成された層間絶縁膜からなることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、下地絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、又は応力を有する応力含有絶縁膜であることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、第1の例として、工程(b)は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第1のゲート形成用シリコン膜及び第1の保護膜よりなる第1のゲート部を形成すると共に、第2のゲート形成用シリコン膜及び第2の保護膜よりなる第2のゲート部を形成する工程を含み、工程(d)は、第1のゲート部における第1の保護膜の上面が露出するまで、CMP法を用いて、絶縁膜と第2のゲート部における第2の保護膜の一部とを研磨除去する工程を含み、工程(d)と工程(e)との間に、第1の保護膜と残存する第2の保護膜とを除去する工程(h)をさらに備える。
このようにすると、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第2の例として、工程(b)は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第1のゲート形成用シリコン膜及び第1の保護膜よりなる第1のゲート部を形成すると共に、第2のゲート形成用シリコン膜及び第2の保護膜よりなる第2のゲート部を形成する工程を含み、工程(d)は、第2のゲート部における第2のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、絶縁膜と第1のゲート部における第1の保護膜の一部と第2のゲート部における第2の保護膜とを研磨除去する工程を含み、工程(d)と工程(e)との間に、残存する第1の保護膜を除去する工程(h)をさらに備える。
このようにすると、上記第1の例よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第3の例として、工程(b)は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第1のゲート形成用シリコン膜及び第1の保護膜よりなる第1のゲート部を形成すると共に、第2のゲート形成用シリコン膜及び第2の保護膜よりなる第2のゲート部を形成する工程を含み、工程(d)は、第1のゲート部における第1のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、絶縁膜と第1のゲート部における第1の保護膜と第2のゲート部における第2の保護膜及び第2のゲート形成用シリコン膜の一部とを研磨除去する工程を含む。
このようにすると、上記第2の例よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第4の例として、工程(b)は、活性領域及び素子分離領域の上にゲート形成用シリコン膜を形成する工程と、ゲート形成用シリコン膜をパターニングして、第1のゲート形成用シリコン膜よりなる第1のゲート部を形成すると共に、第2のゲート形成用シリコン膜よりなる第2のゲート部を形成する工程を含み、工程(d)は、第1のゲート部における第1のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、第2のゲート部における第2のゲート形成用シリコン膜の一部を研磨除去する工程を含む。
このようにすると、ゲート形成用シリコン膜の上に第1〜第3の例のように保護膜を形成することがないため、工程数が短縮されると共に、加工による膜厚ばらつきが低減する。また、プロセス設計の自由度が大きくなる。
本発明の半導体装置及びその製造方法によれば、活性領域上に形成されたゲート電極形成膜と素子分離領域上に形成されたゲート配線形成膜との露出を精度良く行うことができ、ゲート電極のフルシリサイド化が安定する。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図1(a)〜(d)、図2(a)〜(d)、並びに図3(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図1(a)〜(d)、図2(a)〜(d)、並びに図3(a)及び(b)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図1(a)に示すように、例えばp型のシリコンからなる半導体基板10の上に、素子を電気的に分離するための素子分離領域12を例えばSTI(Shallow Trench Isolation)法等により形成する。続いて、イオン注入法により、半導体基板10にp型のウェル(図示せず)を形成する。これにより、活性領域11は、活性領域11の上面より高い上面を有する素子分離領域12に囲まれた構成となる。
次に、図1(b)に示すように、半導体基板10の主面上の素子分離領域12に囲まれた活性領域11上を、例えばドライ酸化法、ウェット酸化法又はラジカル酸素等による酸化法等によって酸化し、例えば膜厚が2nmの酸化シリコンからなるゲート絶縁膜形成膜13を形成する。続いて、素子分離領域12及びゲート絶縁膜形成膜13の上に、ゲート電極及びゲート配線となる例えば膜厚が100nmのポリシリコンからなるゲート形成用シリコン膜14をCVD(Chemical Vapor Deposition)法等により堆積する。続いて、ゲート形成用シリコン膜14の上に、例えば膜厚が70nmの酸化シリコン膜からなる保護膜15を例えばCVD法等により形成する。
次に、図1(c)に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜13、ゲート形成用シリコン膜14及び保護膜15を選択的にエッチングする。これにより、活性領域11上には、パターニングされたゲート絶縁膜13a、並びに第1のゲート部としてのパターニングされたゲート電極形成膜(第1のゲート形成用シリコン膜)14a及び保護膜15aが形成される。また、素子分離領域12上には、第2のゲート部としてのパターニングされたゲート配線形成膜(第2のゲート形成用シリコン膜)14b及び保護膜15bが形成される。なお、ゲート電極形成膜14a及び保護膜15aは、素子分離領域12上に延在して形成された、ゲート配線形成膜14b及び保護膜15bと同様な構成を有するゲート配線形成膜及び保護膜(図示せず)と一体化形成されている。また、ゲート配線形成膜14b及び保護膜15bは、他の活性領域上に延在して形成された、ゲート電極形成膜14a及び保護膜15aと同様な構成を有するゲート電極形成膜及び保護膜(図示せず)と一体化形成されている。続いて、ゲート電極形成膜14a及び保護膜15aをマスクとしてn型不純物イオンのイオン注入を行うことにより、活性領域11におけるゲート電極形成膜14aの両側方の領域にn型の浅いソースドレイン拡散層である第1のソースドレイン拡散層16aを形成する。
次に、図1(d)に示すように、半導体基板10の全面に亘って、例えば、膜厚が50nmのシリコン窒化膜をCVD法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、第1のゲート部(ゲート電極形成膜14aと保護膜15a)及び第2のゲート部(ゲート配線形成膜14bと保護膜15b)の側面に形成されている部分のみを残してシリコン窒化膜を除去する。これにより、第1のゲート部及び第2のゲート部の両側面上にサイドウォール17をそれぞれ形成する。続いて、サイドウォール17をマスクとして活性領域11にn型不純物イオンのイオン注入を行った後、熱処理を行うことにより、活性領域11におけるサイドウォール17の外側方の領域にn型の深いソースドレイン拡散層である第2のソースドレイン拡散層16bを形成する。なお、n型のソースドレイン拡散層16は、第1のソースドレイン拡散層16a及び第2のソースドレイン拡散層16bによって構成されている。
次に、図2(a)に示すように、第2のソースドレイン拡散層16bの表面から自然酸化膜を除去した後、半導体基板10の上にスパッタリング法等を用いて、例えば膜厚が11nmのニッケルからなる金属膜(図示せず)を堆積する。続いて、窒素雰囲気において半導体基板10に対して例えば320℃で1回目のRTA(Rapid Thermal Annealing)を行うことにより、シリコンと金属膜とを反応させて第2のソースドレイン拡散層16bの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより素子分離領域12、保護膜15a、保護膜15b及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば550℃)で2回目のRTAを行う。これにより、第2のソースドレイン拡散層16bの表面に低抵抗のシリサイド層18が形成される。続いて、半導体基板10の上に例えば膜厚が20nmのシリコン窒化膜からなる下地保護膜19をCVD法等により堆積し、堆積した下地保護膜19の上に例えばシリコン酸化膜からなる第1の層間絶縁膜20を形成する。
次に、図2(b)に示すように、CMP(Chemical Mechanical Polishing)法により、保護膜15aの上面が露出するまで第1の層間絶縁膜20及び下地保護膜19を研磨する。この際、下地保護膜19で摩擦係数(研磨抵抗)の違いによりCMPの終点を一度検出した後、下地保護膜19の膜厚分と、保護膜15aの上面高さと保護膜15bの上面高さとの差分相当の膜厚分(活性領域11の上面高さと素子分離領域12の上面高さとの差分相当)とを追加研磨し、保護膜15aの上面を露出させる。なお、CMPの終点検出用として、活性領域11には、ゲート絶縁膜13a、第1のゲート部及び下地保護膜19よりなる構造体と同じ構造で比較的大面積のダミーゲートパターンを配置すると共に、素子分離領域12には、第2のゲート部及び下地保護膜19よりなる構造体と同じ構造で比較的大面積のダミーゲートパターンを配置することにより、終点の検出感度を向上させることができる。
次に、図2(c)に示すように、シリコン窒化膜からなる下地保護膜19及びポリシリコン膜からなるゲート電極形成膜14a、ゲート配線形成膜14bに対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜14a及びゲート配線形成膜14bの上部に形成された保護膜15a及び保護膜15bを除去して、ゲート電極形成膜14a及びゲート配線形成膜14bの上面を露出する。
次に、図2(d)に示すように、第1の層間絶縁膜20の上に、ゲート電極形成膜14a及びゲート配線形成膜14bを覆う例えば膜厚が70nmのニッケルからなる金属膜21を、例えばスパッタリング法により堆積する。
次に、図3(a)に示すように、窒素雰囲気において半導体基板10に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜14a及びゲート配線形成膜14bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより、第1の層間絶縁膜20、下地保護膜19及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜14aをフルシリサイド化してなるフルシリサイド化ゲート電極22aを形成するとともに、ゲート配線形成膜14bをフルシリサイド化してなるフルシリサイド化ゲート配線22bを形成する。
次に、図3(b)に示すように、第1の層間絶縁膜20の上に第2の層間絶縁膜23を例えばCVD法等により形成し、続いて、CMP法により第2の層間絶縁膜23の表面の平坦化を行う。続いて、第2の層間絶縁膜23の上にレジストマスクパターン(図示せず)を形成し、例えばドライエッチング法を用いて、第2のソースドレイン拡散層16b上に形成されたシリサイド層18の上面を露出するコンタクトホール24を形成する。この際、下地保護膜19の上面が露出したところで一度エッチングを止める2ステップのエッチング法を用いることにより、シリサイド層18のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとを例えばスパッタ法又はCVD法により順次堆積し、さらにタングステンをCVD法により堆積する。続いて、堆積したタングステンのCMPを行い、コンタクトホール24の外側に堆積したタングステンを除去して、コンタクトプラグ25を形成する。
以上に説明したように、本発明の第1の実施形態に係る半導体装置の製造方法は、第1の層間絶縁膜20を堆積した後、CMP法により、第1の層間絶縁膜20の表面を平坦化すると同時に、素子分離領域12上のゲート配線形成膜14bの上方に位置する下地保護膜19で終点を一度検出し、さらに、下地保護膜19の膜厚分と、活性領域11上の保護膜15aの上面高さと素子分離領域12上の保護膜15bの上面高さとの差分相当の膜厚分(活性領域11の上面高さと素子分離領域12の上面高さとの差分相当)とを追加研磨するようにする。このため、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本実施形態において、ゲート絶縁膜13aは酸化シリコンにより形成する場合について説明したが、これに代えて、高誘電体膜を用いてもよい。特に、比誘電率が10以上の高誘電率膜であることが好ましい。このようにFUSIゲート電極構造に高誘電体膜を用いることにより、FUSIゲート電極材料のシリサイド組成により、閾値電圧の制御性が向上する。高誘電体膜としては、酸化ハフニウム(HfO2)、ハフニウムシリケート(HfSiO)膜又は窒化ハフニウムシリケート(HfSiON)膜等のハフニウム系の酸化物からなる膜を用いることができる。この他にもジルコニウム(Zr)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)等並びにスカンジウム(Sc)、イットリウム(Y)、ランタン(La)及びその他のランタノイド等の希土類金属のうちの少なくとも1つを含む材料からなる高誘電体膜を用いてもよい。なお、本実施形態では、活性領域11上のみにゲート絶縁膜形成膜13を形成したが、素子分離領域12上に形成してもよく、ゲート配線形成膜14bと素子分離領域12との間にゲート絶縁膜形成膜13からなる絶縁膜を形成してもよい。
また、本実施形態において、ゲート形成用シリコン膜14をポリシリコンにより形成する場合について説明したが、これに代えて、アモルファスシリコン又はシリコンを含む他の半導体材料等により形成してもよい。
また、シリサイド層18を形成するための金属としてニッケルを用いた場合について説明したが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
また、フルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bを形成するための金属としてニッケル(Ni)を用いた場合について説明したが、これに代えて、コバルト(Co)、白金(Pt)、チタン(Ti)、ルテニウム(Ru)、イリジウム(Ir)、イッテルビウム(Yb)及び遷移金属の群のうち、少なくとも1つを含むFUSI化用金属を用いてもよい。
また、サイドウォール17をシリコン窒化膜により形成する場合について説明したが、シリコン酸化膜とシリコン窒化膜とを積層して形成してもよい。
また、下地保護膜19をシリコン窒化膜により形成する場合について説明したが、層間絶縁膜のエッチングストッパー膜になる絶縁膜であればよく、例えばシリコン酸窒化膜、又は、チャネル領域に対して応力を生じさせるシリコン窒化膜などの応力含有絶縁膜であってもよい、さらに、下地絶縁膜19の下にシリコン酸化膜が形成されていてもよい。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図3(b)からも明らかなように、活性領域11上のサイドウォール17の下面から上面までの長さは、素子分離領域12上のサイドウォール17の下面から上面までの長さよりも大きい。これは、図2(b)に示した工程で、活性領域11上の保護膜15aの上面が露出するまでCMPを行った際に、素子分離領域12上の保護膜15bの一部が除去されると同時に、素子分離領域12上のサイドウォール17の一部も除去されたからである。また、活性領域11上の保護膜15aの上面が露出するまでCMPを行う結果、活性領域11上のサイドウォール17の上面高さは、素子分離領域12上のサイドウォール17の上面高さと同一となる。この際、素子分離領域12上のサイドウォール17はCMPによる研磨対象となるが、活性領域11上のサイドウォール17はCMPによる研磨対象にならないので、素子分離領域12上のサイドウォール17の上面は平坦となるが、活性領域11上のサイドウォール17の上面は平坦とならない。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜14a及びゲート配線形成膜14bは除去されない製造方法を採用しているため、ゲート電極形成膜14a及びゲート配線形成膜14bがフルシリサイド化されてなるフルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bの組成は互いに同一となる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図4(a)〜(d)及び図5は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図4(a)〜(d)及び図5は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
まず、第1の実施形態と同様に、前述した図1(a)〜(d)及び図2(a)に示した各工程を行う。
次に、図4(a)に示すように、CMP法により、ゲート配線形成膜14bの上面が露出するまで第1の層間絶縁膜20、下地保護膜19、保護膜15a及び保護膜15bを研磨する。この際、ゲート配線形成膜14bのポリシリコン膜の上面が露出した段階で、摩擦係数の違いによりCMPの終点を検出する。このとき、ゲート電極形成膜14a上には保護膜15aが残存する。
次に、図4(b)に示すように、シリコン窒化膜からなる下地保護膜19及びポリシリコン膜からなるゲート電極形成膜14a、ゲート配線形成膜14bに対する選択比が大きくなるようにエッチング条件を設定した例えばドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜14aの上部に形成された保護膜15aを除去して、ゲート電極形成膜14aの上面を露出する。
次に、図4(c)に示すように、第1の層間絶縁膜20の上に、ゲート電極形成膜14a及びゲート配線形成膜14bを覆う例えば膜厚が70nmのニッケルからなる金属膜21を、例えばスパッタリング法により堆積する。
次に、図4(d)に示すように、窒素雰囲気において半導体基板10に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜14a及びゲート配線形成膜14bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより、第1の層間絶縁膜20、下地保護膜19及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜14aをフルシリサイド化してなるフルシリサイド化ゲート電極22aを形成するとともに、ゲート配線形成膜14bをフルシリサイド化してなるフルシリサイド化ゲート配線22bを形成する。
次に、図5に示すように、第1の層間絶縁膜20の上に第2の層間絶縁膜23を例えばCVD法等により形成し、続いて、CMP法により第2の層間絶縁膜23の表面の平坦化を行う。続いて、第2の層間絶縁膜23の上にレジストマスクパターン(図示せず)を形成し、例えばドライエッチング法を用いて、第2のソースドレイン拡散層16b上に形成されたシリサイド層18の上面を露出するコンタクトホール24を形成する。この際、下地保護膜19の上面が露出したところで一度エッチングを止める2ステップのエッチング法を用いることにより、シリサイド層18のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はCVD法により順次堆積し、さらにタングステンをCVD法により堆積する。続いて、堆積したタングステンのCMPを行い、コンタクトホール24の外側に堆積したタングステンを除去して、コンタクトプラグ25を形成する。
以上に説明したように、本発明の第2の実施形態に係る半導体装置の製造方法は、第1の層間絶縁膜20を堆積した後、CMP法により、ゲート配線形成膜14bの上面が露出するまで第1の層間絶縁膜20、下地保護膜19、保護膜15bを研磨し、ゲート配線形成膜14bのポリシリコン膜が露出した段階で、終点を検出する。このため、第1の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図5からも明らかなように、活性領域11上のサイドウォール17の下面から上面までの長さは、素子分離領域12上のサイドウォール17の下面から上面までの長さよりも大きい。これは、図4(a)に示した工程で、素子分離領域12上のゲート配線形成膜14bの上面が露出するまでCMPを行うので、素子分離領域12上のサイドウォール17の一部が活性領域11上のサイドウォール17よりも多く除去されたからである。また、素子分離領域12上のゲート配線形成膜14bの上面が露出するまでCMPを行う結果、活性領域11上のサイドウォール17の上面高さは、素子分離領域12上のサイドウォール17の上面高さと同一となる。この際、活性領域11上のサイドウォール17及び素子分離領域12上のサイドウォール17は共にCMPの研磨対象になるので、それらの上面はいずれも平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜14a及びゲート配線形成膜14bは除去されない製造方法を採用しているため、ゲート電極形成膜14a及びゲート配線形成膜14bがフルシリサイド化されてなるフルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bの組成は互いに同一となる。
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図6(a)〜(d)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
本発明の第3の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図6(a)〜(d)は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
まず、第1の実施形態と同様に、前述した図1(a)〜(d)及び図2(a)に示した各工程を行う。
次に、図6(a)に示すように、CMP法により、ゲート電極形成膜14aの上面が露出するまで第1の層間絶縁膜20、下地保護膜19、保護膜15a、保護膜15b及びゲート配線形成膜14bの一部を研磨する。この際、ゲート配線形成膜14bのポリシリコン膜の上面が露出した段階で、摩擦係数の違いによりCMPの終点を一度検出した後、ゲート電極形成膜14aの上面高さとゲート配線形成膜14bの上面高さとの差分相当の膜厚分(活性領域11の上面高さと素子分離領域12の上面高さとの差分相当)を追加研磨し、ゲート電極形成膜14aの上面を露出させる。
次に、図6(b)に示すように、第1の層間絶縁膜20の上に、ゲート電極形成膜14a及びゲート配線形成膜14bを覆う例えば膜厚が70nmのニッケルからなる金属膜21を、例えばスパッタリング法により堆積する。
次に、図6(c)に示すように、窒素雰囲気において半導体基板10に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜14a及びゲート配線形成膜14bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより、第1の層間絶縁膜20、下地保護膜19及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜14a及びゲート配線形成膜14bをフルシリサイド化して、フルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bを形成する。
次に、図6(d)に示すように、第1の層間絶縁膜20の上に第2の層間絶縁膜23を例えばCVD法等により形成し、続いて、CMP法により第2の層間絶縁膜23の表面の平坦化を行う。続いて、第2の層間絶縁膜23の上にレジストマスクパターン(図示せず)を形成し、例えばドライエッチング法を用いて、ソースドレイン拡散層16上に形成されたシリサイド層18の上面を露出するコンタクトホール24を形成する。この際、下地保護膜19上面が露出したところで一度エッチングを止める2ステップのエッチング法を用いることにより、シリサイド層18のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はCVD法により順次堆積し、さらにタングステンをCVD法により堆積する。続いて、堆積したタングステンのCMPを行い、コンタクトホール24の外側に堆積したタングステンを除去して、コンタクトプラグ25を形成する。
以上に説明したように、本発明の第3の実施形態に係る半導体装置の製造方法は、第1の層間絶縁膜20を堆積した後、CMP法により、ゲート配線形成膜14bの上面が露出するまで第1の層間絶縁膜20、下地保護膜19、保護膜15a、保護膜15bを研磨し、ゲート配線形成膜14bのポリシリコン膜が露出した段階で、終点を一度検出し、活性領域11上のゲート電極形成膜14aの上面高さと素子分離領域12上のゲート配線形成膜14bの上面高さとの差分相当の膜厚分を追加研磨し、活性領域11上のゲート電極形成膜14aの上面を露出させる。このため、第2の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図6(d)からも明らかなように、活性領域11上のサイドウォール17の下面から上面までの長さは、素子分離領域12上のサイドウォール17の下面から上面までの長さよりも大きい。これは、図6(a)に示した工程で、活性領域11上のゲート電極形成膜14aの上面が露出するまでCMPを行うので、素子分離領域12上のサイドウォール17の一部が活性領域11上のサイドウォール17よりも多く除去されたからである。また、活性領域11上のゲート配線形成膜14aの上面が露出するまでCMPを行う結果、活性領域11上のサイドウォール17の上面高さは、素子分離領域12上のサイドウォール17の上面高さと同一となる。この際、活性領域11上のサイドウォール17及び素子分離領域12上のサイドウォール17は共にCMPによる研磨対象になるので、それらの上面はいずれも平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜14aは除去されないがゲート配線形成膜14bは除去される製造方法を採用しているため、ゲート電極形成膜14aがフルシリサイド化されてなるフルシリサイド化ゲート電極22aの組成と、ゲート配線形成膜14bがフルシリサイド化されてなるフルシリサイド化ゲート配線22bの組成は互いに異なる。
(第4の実施形態)
本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図7(a)〜(d)並びに図8(a)及び(b)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図7(a)〜(d)並びに図8(a)及び(b)は、本発明の第4の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第1の実施形態と共通する部分の説明は省略するものとする。
まず、第1の実施形態と同様に、前述した図1(a)〜(d)の各工程を行った後に、図2(a)に示した工程における低抵抗のシリサイド層18を形成する。
次に、図7(a)に示すように、半導体基板10の上に例えば膜厚が20nmのシリコン窒化膜からなる下地保護膜19をCVD法等により堆積する。
次に、図7(b)に示すように、CMP法により、保護膜15aの上面が露出するまで下地保護膜19を研磨する。この際、保護膜15bを構成する酸化膜で摩擦係数の違いによりCMPの終点を検出し、保護膜15aの上面高さと保護膜15bの上面高さとの差分相当の膜厚分をオーバー研磨し、保護膜15aの上面を露出させる。
次に、図7(c)に示すように、下地保護膜19及びゲート電極形成膜14a、ゲート配線形成膜14bに対する選択比が大きくなるようにエッチング条件を設定した例えばドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜14a及びゲート配線形成膜14bの上部に形成された保護膜15a及び保護膜15bを除去して、ゲート電極形成膜14a及びゲート配線形成膜14bの上面を露出する。
次に、図7(d)に示すように、下地保護膜19の上に、ゲート電極形成膜14a及びゲート配線形成膜14bを覆う例えば膜厚が70nmのニッケルからなる金属膜21を、例えばスパッタリング法により堆積する。
次に、図8(a)に示すように、窒素雰囲気において半導体基板10に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜14a及びゲート配線形成膜14bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより、下地保護膜19及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜14a及びゲート配線形成膜14bをフルシリサイド化して、フルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bを形成する。
次に、図8(b)に示すように、下地保護膜19の上に層間絶縁膜23をCVD法等により形成し、続いて、CMP法により層間絶縁膜23の表面の平坦化を行う。続いて、層間絶縁膜23の上にレジストマスクパターン(図示せず)を形成し、ドライエッチング法を用いて、第2のソースドレイン拡散層16b上に形成されたシリサイド層18の上面を露出するコンタクトホール24を形成する。この際、下地保護膜19の上面が露出したところで一度エッチングを止める2ステップのエッチング法を用いることにより、シリサイド層18のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はCVD法により順次堆積し、さらにタングステンをCVD法により堆積する。続いて、堆積したタングステンのCMPを行い、コンタクトホール24の外側に堆積したタングステンを除去して、コンタクトプラグ25を形成する。
以上に説明したように、本発明の第4の実施形態に係る半導体装置の製造方法は、下地保護膜19を堆積した後、第1〜第3の実施形態では堆積した第1の層間絶縁膜20を設けずに、CMP法により、下地保護膜19の膜厚分と、活性領域11上の保護膜15aの上面高さと素子分離領域12上の保護膜15bの上面高さとの差分相当の膜厚分を追加研磨し、活性領域11上の保護膜15aの上面を露出させる。このため、第1の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
また、本実施形態において、CMP法により、保護膜15aの上面が露出するまで下地保護膜19を研磨する場合について説明したが、これに代えて、第2の実施形態と同様に、ゲート配線形成膜14bの上面が露出するまで下地保護膜19、保護膜15a及び保護膜15bを研磨してもよい。または、第3の実施形態と同様に、ゲート電極形成膜14aの上面が露出するまで下地保護膜19、保護膜15a、保護膜15b及びゲート配線形成膜14bの一部を研磨してもよい。なお、本実施形態及び上記変形例によって製造される半導体装置の特徴も、上記第1〜第3の実施形態での説明と同様である。
(第5の実施形態)
本発明の第5の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図9(a)〜(d)、図10(a)〜(d)、及び図11は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
本発明の第5の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図9(a)〜(d)、図10(a)〜(d)、及び図11は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図9(a)に示すように、第1の実施形態と同様に、例えばp型のシリコンからなる半導体基板10の上に、素子を電気的に分離するための素子分離領域12を例えばSTI法等により形成する。続いて、イオン注入法により、半導体基板10にp型のウェル(図示せず)を形成する。これにより、活性領域11は、活性領域11の上面より高い上面を有する素子分離領域12に囲まれた構成となる。
次に、図9(b)に示すように、半導体基板10の主面上の素子分離領域12に囲まれた活性領域11を、例えば、ドライ酸化法、ウェット酸化法又はラジカル酸素等による酸化法を用いて、膜厚が2nmの酸化シリコンからなるゲート絶縁膜形成膜13を形成する。続いて、素子分離領域12及びゲート絶縁膜形成膜13の上に、ゲート電極及びゲート配線となる例えば膜厚が100nmのポリシリコンからなるゲート形成用シリコン膜14をCVD法等により堆積する。
次に、図9(c)に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜13及びゲート形成用シリコン膜14を選択的にエッチングする。これにより、活性領域11上には、パターニングされたゲート絶縁膜13a及びゲート電極形成膜(第1のゲート形成用シリコン膜)14aからなる第1のゲート部が形成される。また、素子分離領域12上には、パターニングされたゲート配線形成膜14b(第2のゲート形成用シリコン膜)からなる第2のゲート部が形成される。続いて、ゲート電極形成膜14aをマスクとしてn型不純物イオンのイオン注入を行うことにより、活性領域11におけるゲート電極形成膜14aの両側方の領域にn型の浅いソースドレイン拡散層である第1のソースドレイン拡散層16aを形成する。
次に、図9(d)に示すように、半導体基板10の全面に亘って、例えば、膜厚が50nmのシリコン窒化膜をCVD法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、ゲート電極形成膜14a及びゲート配線形成膜14bの側面に形成されている部分のみを残してシリコン窒化膜を除去する。これにより、ゲート電極形成膜14a及びゲート配線形成膜14bの両側面上にサイドウォール17をそれぞれ形成する。続いて、サイドウォール17をマスクとして活性領域11にn型不純物イオンのイオン注入を行った後、熱処理を行うことにより、活性領域11におけるサイドウォール17の外側方の領域にn型の深いソースドレイン拡散層である第2のソースドレイン拡散層16bを形成する。なお、n型のソースドレイン拡散層16は、第1のソースドレイン拡散層16a及び第2のソースドレイン拡散層16bによって構成されている。
次に、図10(a)に示すように、第2のソースドレイン拡散層16bの表面から自然酸化膜を除去した後、半導体基板10の上に例えばスパッタリング法等を用いて膜厚が11nmのニッケルからなる金属膜(図示せず)を堆積する。続いて、窒素雰囲気において半導体基板10に対して例えば320℃で1回目のRTAを行うことにより、シリコンと金属膜とを反応させて第2のソースドレイン拡散層16b、ゲート電極形成膜14a及びゲート配線形成膜14bの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより素子分離領域12及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば550℃)で2回目のRTAを行う。これにより、第2のソースドレイン拡散層16b、ゲート電極形成膜14a及びゲート配線形成膜14bの表面に例えば低抵抗のシリサイド層18が形成される。続いて、半導体基板10の上に例えば膜厚が20nmのシリコン窒化膜からなる下地保護膜19をCVD法等により堆積し、堆積したシリコン窒化膜19の上に例えばシリコン酸化膜からなる第1の層間絶縁膜20を形成する。
次に、図10(b)に示すように、CMP法により、ゲート電極形成膜14a及びゲート配線形成膜14bのポリシリコンが露出するまで第1の層間絶縁膜20、下地保護膜19、並びにゲート電極形成膜14a及びゲート配線形成膜14bの表面に形成されたシリサイド層18を研磨する。この際、ゲート配線形成膜14bのポリシリコン膜が露出した段階で、摩擦係数の違いによりCMPの終点を一度検出し、ゲート配線形成膜14aの上面高さとゲート配線形成膜14bの上面高さとの差分相当の膜厚分を追加研磨し、ゲート電極形成膜14aの上面を露出させる。
次に、図10(c)に示すように、第1の層間絶縁膜20の上に、ゲート電極形成膜14a及びゲート配線形成膜14bを覆う例えば膜厚が70nmのニッケルからなる金属膜21を、例えばスパッタリング法により堆積する。
次に、図10(d)に示すように、窒素雰囲気において半導体基板10に対して例えば380℃の温度でRTAを行い、ゲート電極形成膜14a及びゲート配線形成膜14bをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板10を浸漬することにより、第1の層間絶縁膜20、下地保護膜19及びサイドウォール17等の上に残存する未反応の金属膜を除去した後、半導体基板10に対して1回目のRTAよりも高い温度(例えば500℃)で2回目のRTAを行う。これにより、ゲート電極形成膜14a及びゲート配線形成膜14bをフルシリサイド化して、フルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bを形成する。
次に、図11に示すように、第1の層間絶縁膜20の上に第2の層間絶縁膜23を例えばCVD法等により形成し、続いて、CMP法により第2の層間絶縁膜23の表面の平坦化を行う。続いて、第2の層間絶縁膜23の上にレジストマスクパターン(図示せず)を形成し、ドライエッチング法を用いて、第2のソースドレイン拡散層16a上に形成されたシリサイド層18の上面を露出するコンタクトホール24を形成する。この際、下地保護膜19の上面が露出したところで一度エッチングを止める2ステップのエッチング法を用いることにより、シリサイド層18のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はCVD法により順次堆積し、さらにタングステンをCVD法により堆積する。続いて、堆積したタングステンのCMPを行い、コンタクトホール24の外側に堆積したタングステンを除去して、コンタクトプラグ25を形成する。
以上に説明したように、本発明の第5の実施形態に係る半導体装置の製造方法は、ゲート電極形成膜の上に第1〜第4の実施形態のように保護膜15を形成することがないため、工程数が短縮され、且つゲート電極の加工が容易になると共に、ゲート電極のアスペクト比を小さくすることができ、ソースドレイン拡散層16(16a、16b)の形成時のイオン注入のプロセス設計の自由度が大きくなる。また、第1の層間絶縁膜20を堆積した後、CMP法により、ゲート電極形成膜14aの上面が露出するまで第1の層間絶縁膜20、下地保護膜19、保護膜15a、保護膜15b、及びシリサイド層18を研磨し、ゲート配線形成膜14bのポリシリコン膜が露出した段階で、終点を一度検出し、活性領域11上のゲート電極形成膜14aの上面高さと素子分離領域12上のゲート配線形成膜14bの上面高さとの差分相当の膜厚分を追加研磨し、活性領域11上のゲート電極形成膜14aの上面を露出させる。このため、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
また、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図11からも明らかなように、活性領域11上のサイドウォール17の下面から上面までの長さは、素子分離領域12上のサイドウォール17の下面から上面までの長さよりも大きい。これは、図10(b)に示した工程で、活性領域11上のゲート電極形成膜14aの上面が露出するまでCMPを行うので、素子分離領域12上のサイドウォール17の一部が活性領域11上のサイドウォール17よりも多く除去されたからである。また、活性領域11上のゲート電極形成膜14aの上面が露出するまでCMPを行う結果、活性領域11上のサイドウォール17の上面高さは、素子分離領域12上のサイドウォール17の上面高さと同一となる。この際、ゲート電極形成膜14a上のシリサイド層18を研磨除去するため、活性領域11上のサイドウォール17及び素子分離領域12上のサイドウォール17はCMPによる研磨対象になるので、活性領域11上のサイドウォール17の上面、及び、素子分離領域12上のサイドウォール1の上面は平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜14aは除去されないがゲート配線形成膜14bは除去される製造方法を採用しているため、ゲート電極形成膜14aがフルシリサイド化されてなるフルシリサイド化ゲート電極22aの組成と、ゲート配線形成膜14bがフルシリサイド化されてなるフルシリサイド化ゲート配線22bの組成は互いに異なる。この場合、フルシリサイド化ゲート配線22bは、フルシリサイド化ゲート電極22aに比べて金属リッチ(ニッケルリッチ)なシリサイド膜となる。
なお、本実施形態は、第4の実施形態と同様に、第1の層間絶縁膜20を設ける工程を省略して実施することも可能である。
また、本実施形態で用いたゲート絶縁膜13aと、シリサイド層18と、フルシリサイド化ゲート電極22a及びフルシリサイド化ゲート配線22bを形成するための金属と、サイドウォール17とについても、第1の実施形態と同様である。
本発明の半導体装置及びその製造方法は、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜とゲート配線形成膜の露出を精度良く行うことができるという効果を有し、ゲート電極がフルシリサイド化された半導体装置及びその製造方法等として有用である。
10 半導体基板
11 活性領域
12 素子分離領域
13 ゲート絶縁膜形成膜
13a ゲート絶縁膜
14 ゲート形成用シリコン膜
14a ゲート電極形成膜(第1のゲート形成用シリコン膜)
14b ゲート配線形成膜(第2のゲート形成用シリコン膜)
15 保護膜
15a 保護膜
15b 保護膜
16 ソースドレイン拡散層
16a 第1のソースドレイン拡散層
16b 第2のソースドレイン拡散層
17 サイドウォール
18 シリサイド層
19 下地保護膜
20 第1の層間絶縁膜
21 金属膜
22a フルシリサイド化ゲート電極
22b フルシリサイド化ゲート配線
23 第2の層間絶縁膜(層間絶縁膜)
24 コンタクトホール
25 コンタクトプラグ
11 活性領域
12 素子分離領域
13 ゲート絶縁膜形成膜
13a ゲート絶縁膜
14 ゲート形成用シリコン膜
14a ゲート電極形成膜(第1のゲート形成用シリコン膜)
14b ゲート配線形成膜(第2のゲート形成用シリコン膜)
15 保護膜
15a 保護膜
15b 保護膜
16 ソースドレイン拡散層
16a 第1のソースドレイン拡散層
16b 第2のソースドレイン拡散層
17 サイドウォール
18 シリサイド層
19 下地保護膜
20 第1の層間絶縁膜
21 金属膜
22a フルシリサイド化ゲート電極
22b フルシリサイド化ゲート配線
23 第2の層間絶縁膜(層間絶縁膜)
24 コンタクトホール
25 コンタクトプラグ
Claims (22)
- 半導体基板に形成された素子分離領域と、
前記半導体基板における前記素子分離領域に囲まれた活性領域と、
前記活性領域の上に形成され、フルシリサイド化された第1のゲート配線と、
前記素子分離領域の上に形成され、フルシリサイド化された第2のゲート配線と、
前記第1のゲート配線の側面に形成された第1のサイドウォールと、
前記第2のゲート配線の側面に形成された第2のサイドウォールとを備え、
前記第1のサイドウォールの下面から上面までの長さと第2のサイドウォールの下面から上面までの長さとは異なっていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2のゲート配線下に位置する前記素子分離領域の上面高さは、前記活性領域の上面高さに比べて高く形成されており、
前記第1のサイドウォールの下面から上面までの長さは、前記第2のサイドウォールの下面から上面までの長さに比べて長く形成されていることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1のサイドウォールの上面高さと前記第2のサイドウォールの上面高さとは同一であることを特徴とする半導体装置。 - 請求項1〜3のうちのいずれか1項に記載の半導体装置において、
前記第1のサイドウォールの上面は平坦ではなく、前記第2のサイドウォールの上面は平坦であることを特徴とする半導体装置。 - 請求項1〜3のうちのいずれか1項に記載の半導体装置において、
前記第1のサイドウォールの上面及び前記第2のサイドウォールの上面は平坦であることを特徴とする半導体装置。 - 請求項1〜4のうちのいずれか1項に記載の半導体装置において、
前記第1のゲート配線の組成と前記第2のゲート配線の組成とは同一であることを特徴とする半導体装置。 - 請求項1〜5のうちのいずれか1項に記載の半導体装置において、
前記第1のゲート配線の組成と前記第2のゲート配線の組成とは異なっていることを特徴とする記載の半導体装置。 - 請求項1〜7のうちのいずれか1項に記載の半導体装置において、
前記活性領域と前記第1のゲート配線との間に形成されたゲート絶縁膜をさらに備え、
前記第1のゲート配線はゲート電極として機能することを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記ゲート絶縁膜は、比誘電率が10以上の高誘電率膜であることを特徴とする半導体装置。 - 請求項8又は9に記載の半導体装置において、
前記ゲート絶縁膜は、金属酸化物を含む膜であることを特徴とする半導体装置。 - 請求項1〜10のうちのいずれか1項に記載の半導体装置において、
前記活性領域における前記第1のゲート配線の両側方の領域に形成された不純物拡散層をさらに備えていることを特徴とする半導体装置。 - 半導体基板に活性領域と該活性領域を囲む素子分離領域とを形成する工程(a)と、
前記活性領域の上に第1のゲート形成用シリコン膜を有する第1のゲート部を形成すると共に、前記素子分離領域の上に第2のゲート形成用シリコン膜を有する第2のゲート部を形成する工程(b)と、
前記第1のゲート部及び第2のゲート部を覆う絶縁膜を形成する工程(c)と、
少なくとも前記第1のゲート部の上面が露出するように、CMP法により前記絶縁膜及び前記第2のゲート部の一部を研磨除去する工程(d)と、
前記工程(d)よりも後に、前記半導体基板の上に、前記第1のゲート部における前記第1のゲート形成用シリコン膜及び前記第2のゲート部における前記第2のゲート形成用シリコン膜を覆うように金属膜を形成した後、熱処理を行うことにより、前記活性領域の上に前記第1のゲート形成用シリコン膜がフルシリサイド化された第1のゲート配線を形成すると共に、前記素子分離領域の上に前記第2のゲート形成用シリコン膜がフルシリサイド化された第2のゲート配線を形成する工程(e)とを備えることを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記工程(a)において、前記素子分離領域の上面高さは、前記活性領域の上面高さに比べて高く形成されることを特徴とする半導体装置の製造方法。 - 請求項12又は13に記載の半導体装置の製造方法において、
前記工程(a)と前記工程(b)との間に、前記活性領域の上にゲート絶縁膜を形成する工程(f)をさらに備え、
前記ゲート絶縁膜上における前記第1のゲート配線はゲート電極として機能することを特徴とする半導体装置の製造方法。 - 請求項12〜14のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(b)と前記工程(c)との間に、前記第1のゲート部の側面に第1のサイドウォールを形成すると共に、前記第2のゲート部の側面に第2のサイドウォールを形成する工程(g)をさらに備え、
前記工程(d)は、CMP法により前記第2のサイドウォールの一部を研磨除去する工程を含み、
前記工程(d)の後において、前記第1のサイドウォールの下面から上面までの長さは、前記第2のサイドウォールの下面から上面までの長さに比べて長く形成されていることを特徴とする半導体装置の製造方法。 - 請求項12〜15のうちのいずれか1項に記載の半導体装置の製造方法において、
前記絶縁膜は、層間絶縁膜の下方に形成される下地絶縁膜であることを特徴とする半導体装置の製造方法。 - 請求項12〜15のうちのいずれか1項に記載の半導体装置の製造方法において、
前記絶縁膜は、下地絶縁膜と前記下地絶縁膜上に形成された層間絶縁膜からなることを特徴とする半導体装置の製造方法。 - 請求項16又は17に記載の半導体装置の製造方法において、
前記下地絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、又は応力を有する応力含有絶縁膜であることを特徴とする半導体装置の製造方法。 - 請求項12〜18のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(b)は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第1のゲート形成用シリコン膜及び第1の保護膜よりなる前記第1のゲート部を形成すると共に、前記第2のゲート形成用シリコン膜及び第2の保護膜よりなる前記第2のゲート部を形成する工程を含み、
前記工程(d)は、前記第1のゲート部における前記第1の保護膜の上面が露出するまで、CMP法を用いて、前記絶縁膜と前記第2のゲート部における前記第2の保護膜の一部とを研磨除去する工程を含み、
前記工程(d)と前記工程(e)との間に、前記第1の保護膜と残存する前記第2の保護膜とを除去する工程(h)をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項12〜18のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(b)は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第1のゲート形成用シリコン膜及び第1の保護膜よりなる前記第1のゲート部を形成すると共に、前記第2のゲート形成用シリコン膜及び第2の保護膜よりなる前記第2のゲート部を形成する工程を含み、
前記工程(d)は、前記第2のゲート部における前記第2のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、前記絶縁膜と前記第1のゲート部における前記第1の保護膜の一部と前記第2のゲート部における前記第2の保護膜とを研磨除去する工程を含み、
前記工程(d)と前記工程(e)との間に、残存する前記第1の保護膜を除去する工程(h)をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項12〜18のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(b)は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第1のゲート形成用シリコン膜及び第1の保護膜よりなる前記第1のゲート部を形成すると共に、前記第2のゲート形成用シリコン膜及び第2の保護膜よりなる前記第2のゲート部を形成する工程を含み、
前記工程(d)は、前記第1のゲート部における前記第1のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、前記絶縁膜と前記第1のゲート部における前記第1の保護膜と前記第2のゲート部における前記第2の保護膜及び前記第2のゲート形成用シリコン膜の一部とを研磨除去する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項12〜18のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(b)は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜を形成する工程と、前記ゲート形成用シリコン膜をパターニングして、前記第1のゲート形成用シリコン膜よりなる前記第1のゲート部を形成すると共に、前記第2のゲート形成用シリコン膜よりなる前記第2のゲート部を形成する工程を含み
前記工程(d)は、前記第1のゲート部における前記第1のゲート形成用シリコン膜の上面が露出するまで、CMP法を用いて、前記第2のゲート部における前記第2のゲート形成用シリコン膜の一部を研磨除去する工程を含むことを特徴とする半導体装置の製造方法。
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