JP4537969B2

JP4537969B2 - 高周波パッケージモジュール

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Publication number: JP4537969B2
Application number: JP2006070246A
Authority: JP
Inventors: 利宏志村; 洋二大橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-15
Filing date: 2006-03-15
Publication date: 2010-09-08
Anticipated expiration: 2021-09-05
Also published as: JP2006157067A

Description

本発明は，マイクロ波，ミリ波等の高周波帯に於いて動作する高周波半導体回路チップを誘電体基板に搭載した高周波パッケージモジュールに関する。

半導体回路チップをセラミック等の誘電体基板上に実装する手段として、半導体回路チップに形成した複数のメタルバンプを、誘電体基板上のメタルパターンに直接接合させるフリップチップ（ｆｌｉｐｃｈｉｐ）実装が知られている。通常の半導体回路チップの動作周波数は、数１００ＭＨｚ程度以下であるから、誘電体基板は、機械的強度を充分確保できる厚さとすることができる。

しかし、動作周波数を数ＧＨｚ以上としたＭＭＩＣ（ＭｉｃｒｏｗａｖｅＭｏｎｏｌｉｔｈｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）も知られており、このような動作周波数の高い半導体回路チップの場合、誘電体基板の厚さが厚いと、高次伝送モードが発生して、所望の周波数帯の信号を有効に処理して出力することができなくなる。特に、ミリ波帯となると、このような問題が顕著となる。そこで、一般的には、誘電体基板の厚さを薄くすることにより対処することになる。

図１０は従来のフリップチップ実装の説明図であり、同図の（Ａ）は、概略の断面図を示し、２０１は半導体回路チップ、２０２はメタルパンプ、２０３は誘電体基板、２０４，２０５はメタルパターン、２０６はポンディングツールヘッド、２０７はポンディング台、２０８は隙間、２０９は加圧方向を示す矢印である。

メタルパターン２０４，２０５を形成したセラミック等の誘電体基板２０３を、加熱手段を含むポンディング台２０７に載せ、メタルバンプ２０２を形成した半導体回路チップ２０１を、真空吸着，加熱，加圧の機能を有するポンディングツールヘッド２０６により吸着して、誘電体基板２０３上に位置決めして載せ、矢印２０９方向に加圧，加熱する。それにより、誘電体基板２０３上のメタルパターン２０４と、半導体回路チップ２０１のメタルバンプ２０２とを接合させ、フリップチップ実装することができる。そして、図示を省略したキャップを誘電体基板２０３に固着して、半導体回路チップ２０１を気密封止して保護する。

このようなフリップチップ実装した誘電体基板２０３のメタルパターン２０５を形成した面には、図１０の（Ｂ）に概略構成を示す入出力ライン２１１，２１２（高周波信号の入力ライン及び出力ラインを示し、以下「入出力ライン」と称す）が形成されており、半導体回路チップ２０１と、誘電体基板２０３のスルーホールを介して接続されるものである。この入出力ライン２１１，２１２は、隙間２０８を介して先端が対向する状態で配置されたマイクロストリップライン構造を有するものであり、この入出力ライン２１１，２１２の周辺及び図示を省略しているバイアス端子等の周辺に、メタルパターン２０５が形成されている状態となる。

この誘電体基板２０３に形成した入出力ライン２１１，２１２について、幅を０．２ｍｍ、入出力ライン２１１，２１２間の間隔を５ｍｍとして電磁界シミュレーションを行ったところ、アイソレーション特性については図１０の（Ｃ）、反射特性については図１０の（Ｄ）に示す結果が得られた。なお、横軸は中心周波数に対して正規化した周波数を示し、縦軸のアイソレーション及び反射はそれぞれ正規化して示すものである。

しかし、前述のように、動作周波数がマイクロ波帯やミリ波帯の半導体回路チップ２０１を誘電体基板２０３に実装する場合に、その誘電体基板２０３の厚さを前述のように薄くする必要がある。又誘電体基板２０３に形成したメタルパターン２０５の厚さも数μｍ〜数１０μｍ程度であるが、図１０の（Ａ）に示すように、ボンディング台２０７と誘電体基板２０３との間にメタルパターン２０５の厚さに対応した隙間２０８が生じる。セラミック等の誘電体基板２０３は、圧縮応力に対して比較的強固であるが、曲げ応力に対しては弱いものである。従って、矢印２０９方向に加圧した時に、隙間２０８に於いて誘電体基板２０３に曲げ応力が加わることになり、それによってクラックが発生する問題がある。

そこで、この隙間２０８が発生しないように、誘電体基板にバックメタルパターンを設けることが考えられる。このバックメタルパターンを設けた場合について図１１を参照して説明する。同図に於いて、図１０と同一符号は同一部分を示し、２１３はバックメタルパターンである。このバックメタルパターン２１３は、図１１の（Ａ）の概略断面図に示すように、誘電体基板２０３に形成したメタルパターン２０５と同一の厚さのものである。従って、フリップチップ実装時に、ポンディングツールヘッド２０６によって半導体回路チップ２０１を介して誘電体基板２０３を矢印２０９方向に加圧した時に、ポンディング台２０７と誘電体基板２０３との間の隙間には、バックメタルパターン２１３が存在することにより、誘電体基板２０３には圧縮応力のみで曲げ応力は加わらなくなる。それにより、フリップチップ実装時の誘電体基板２０３にクラックが発生する問題を回避することができる。

又誘電体基板に高周波信号を処理する半導体回路チップを実装した高周波パッケージは既に各種提案されている（例えば、特許文献１及び特許文献２参照）。
特開平１１−２１４５７８号公報特開２０００−２２０４２号公報

半導体回路チップを実装する誘電体基板の厚さを薄くした時に、フリップチップ実装過程の加圧力で誘電体基板にクラックが発生する第１の問題は、図１１の（Ａ）に示すように、誘電体基板２０３にバックメタルパターン２１３を形成することにより解決できる。しかし、このバックメタルパターン２１３は、図１１の（Ｂ）に示すように、入出力ライン２１１，２１２との間に存在するものとなり、図１０の（Ｂ）に示す入出力ライン２１１，２１２の場合と同様に、電磁界シミュレーションを行ったところ、図１１の（Ｃ），（Ｄ）に示す結果が得られた。それぞれの横軸と縦軸とは、図１０の（Ｃ），（Ｄ）と同様であり、正規化した周波数に対するアイソレーション特性と反射特性とを示す。

この場合のシミュレーションのパターンは、入出力ライン２１１，２１２のライン幅を０．２ｍｍ、入出力ライン２１１，２１２間の間隔を５ｍｍ、バックメタルパターンの長さを３ｍｍとした場合であり、図１０の（Ｃ），（Ｄ）と、図１１の（Ｃ），（Ｄ）とを比較すると明らかなように、周波数が高い領域に於いて共振の発生を示す複数のピーク点が含まれている。この場合の共振の周波数は、バックメタルパターン２１３の大きさにより影響を受けるものとなる。このような共振周波数が、半導体回路チップ２０１による回路のゲインを有する周波数帯内に含まれると、最悪の場合、異常発振が生じる第２の問題がある。

又第３の問題として、半導体回路チップ２０１の発生熱の放散の問題がある。即ち、フリップチップ実装した半導体回路チップ２０１の発生熱を有効に放散させる必要がある。この場合、誘電体基板２０３の熱伝導率は低いものであるから、この誘電体基板２０３を介して放熱を図ることは困難である。そこで、半導体回路チップ２０１の裏面（メタルバンプ２０２を形成した面と反対側の面）に、熱伝導率が或る程度大きい合成樹脂を介してヒートシンクを接着することが考えられる。しかし、その合成樹脂が半導体回路チップ２０１のトランジスタ等に侵入すると、高周波帯、特にミリ波帯に於いては特性劣化が著しくなる。又半導体回路チップ２０１の裏面にメタルを付けて放熱を図ることも考えられるが、半導体回路チップ２０１の裏面メタルと表面のメタルパターンとの間でパラレルプレートモードが発生して、高周波特性を著しく劣化させることになる。

本発明は、前述のそれぞれの問題点を、比較的簡単な構成によって解決することを目的とする。

本発明は、半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、前記フリップチップ実装した前記半導体回路チップ上のメタルパターンと前記誘電体基板上のメタルパターンとの間を接続する複数のメタルピラーを、前記半導体回路チップの動作周波数の波長の１／４以下の間隔で、該半導体回路チップ上のメタルパターンの全面に設けた構成を有するものである。

本発明は、誘電体基板にランドパターン又はメタルパターンを設けると共に、金属を充填したスルーホールをλ／４以下の間隔で複数設けることにより、半導体回路チップの発生熱を誘電体基板の裏面側に伝達して放熱特性を向上し、且つ入出力ライン間の不要な共振の発生を防止することができる。更に、ヒートシンクを取付けて、金属充填のスルーホールを介して半導体回路チップの発生熱を放散することができる。又半導体回路チップのメタルパターンと誘電体基板のメタルパターンとの間にメタルピラーをλ／４以下の間隔で複数設けて、放熱特性を向上し、且つ入出力ライン間の不要な共振の発生を防止することができる。

本発明の高周波パッケージモジュールは、図６を参照して説明すると、半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、フリップチップ実装した半導体回路チップ上のメタルパターン４３と誘電体基板上のメタルパターンとの間を接続する複数のメタルピラー４４を、半導体回路チップの動作周波数の波長の１／４以下の間隔で設けた構成を有するものである。

以下本発明の実施例について図面を参照して説明する。図１〜図５は、本発明の実施例１を適用可能の参考例としての高周波パッケージモジュールの説明図であり、図１の（Ａ）はフリップチップ実装時の概略断面図、（Ｂ）は電磁界シミュレーションのパターン、（Ｃ）及び（Ｄ）はシミュレーション結果のアイソレーション特性と反射特性とを示す。同図の（Ａ），（Ｂ）に於いて、１は半導体回路チップ、２はメタルバンプ、３は誘電体基板、４，５はメタルパターン、６はポンディングツールヘッド、７はボンディング台、８はランドパターン、９は加圧方向を示す矢印、１１，１２は入出力ラインを示す。

誘電体基板３に、メタルパターン５と同一の厚さのランドパターン８を形成する。この誘電体基板３を、加熱手段を含むポンディング台７に載せ、メタルバンプ２を形成した半導体回路チップ１を、真空吸着，加熱，加圧の機能を有するポンディングツールヘッド６により吸着して、誘電体基板３上に位置決めして載せ、矢印９方向に加圧，加熱する。それにより、誘電体基板３上のメタルパターン４と、半導体回路チップ１のメタルバンプ２とを接合させ、フリップチップ実装する。

このフリップチップ実装時の矢印９方向の加圧に対して、誘電体基板３は、ポンディング台７との間の隙間に、ランドパターン８を形成しているから、誘電体基板３に曲げ応力が加わらなくなる。従って、誘電体基板３にクラックが発生する第１の問題を解決することができる。そして、ランドパターン８は、動作周波数の波長をλとすると、λ／２より小さい大きさとする。

図１の（Ｂ）は、誘電体基板３に形成した入出力ライン１１，１２と、その間に形成した複数のランドパターン８とを示し、この（Ｂ）に示すパターンを基に電磁界シミュレーションを行った結果のアイソレーション特性と反射特性とを、正規化した周波数を横軸として図１の（Ｃ），（Ｄ）に示す。即ち、図１０の（Ｃ），（Ｄ）と比較すれば明らかなように、共振が発生していないことが判る。従って、第２の問題点を解決することができる。

この場合のランドパターン８は、円形，多角形，十字形等の任意の形状とすることが可能である。又裏面がグランドとなる円形パターンの最小共振周波数ｆは、誘電体基板３は薄く、この基板の垂直方向の電磁界は変化しないモードだけを考えて、マックスウェルの方程式から、
ｆ＝１．８４１／〔２πａ（με）^１／２〕
と表すことができる。なお、πは円周率、ａは円形パターンの半径、μは誘電体基板の透磁率、εは誘電体基板の誘電率を示す。
又長方形パターンとした場合の共振周波数は、ｂを長方形の長辺の長さ、ｃを短辺の長さ、ｍ，ｎを０を含む整数とすると、
ｆ＝〔（ｍπ／ｂ）^２＋（ｎπ／ｃ）^２〕^１／２／〔２π（με）^１／２〕
と表すことができる。

図２に於いて、図１に示す誘電体基板３の半導体回路チップ１を実装する表面を（Ｂ）、その裏面を（Ａ）に示し、８はランドパターン、１１，１２はマイクロストリップライン構造の入出力ライン、１３は半導体回路チップに対するアース端子，制御端子，バイアス端子等の端子ライン、１４，１５はスルーホール、１６，１７は半導体回路チップ１のメタルバンプ２を接合するコプレーナ構造の接続ライン、１８は半導体回路チップ１の実装領域、１９はキャップ装着領域、２０はグランドメタル領域を示す。この実装領域１８とキャップ装着領域１９とグランドメタル領域２０とは連続的なメタル層を蒸着やパターニング等の既に知られている手段により形成することができる。

又誘電体基板の両面の入出力ライン１１，１２と、接続ライン１６，１７とをスルーホール１４，１５を介して接続する。同様に、端子ライン１３についても、スルーホールを介して、半導体回路チップの実装面の接続ラインと接続する。そして、マイクロストリップライン構造の入出力ライン１１，１２間の半導体回路チップの実装面に対する裏面の領域に、前述の円形のランドパターン８を９個形成した場合を示し、このランドパターン８は、λ／２より小さい大きさとするものである。それにより、入出力ライン１１，１２間のランドパターン８を介した共振が発生しないので、半導体回路チップ実装時の誘電体基板のクラック発生を防止すると共に、入出力ライン１１，１２間のアイソレーション特性の劣化を防止することができる。即ち、前述の第１の問題と、第２の問題とを解決することができる。

図３に於いて、図１と同一符号は同一部分を示し、１０は誘電体基板３に形成したスルーホールであり、金属を充填したものである。このスルーホール１０は、動作周波数の波長λに対してλ／４より狭く配置し、誘電体基板３の上面のメタルパターン４と下面のメタルパターン５との間を接続する。なお、半導体回路チップ１を実装する面に対する下面のメタルパターン５は、図１１に示すバックメタルパターン２１３と同一のパターンとすることも可能である。

図１の（Ａ）について説明した場合と同様に、誘電体基板３を、加熱手段を含むポンディング台７に載せ、メタルバンプ２を形成した半導体回路チップ１を、真空吸着，加熱，加圧の機能を有するポンディングツールヘッド６により吸着して、誘電体基板３上に位置決めして載せ、矢印９方向に加圧，加熱する。それにより、誘電体基板３上のメタルパターン４と、半導体回路チップ１のメタルバンプ２とを接合させ、フリップチップ実装する。その時、メタルパターン５又はバックメタルパターンに相当するメタルパターンを形成して、ボンディング台７と誘電体基板３との間に隙間が生じない状態とする。それにより、誘電体基板３に対するクラック発生を防止することができる。

又金属を充填したスルーホール１０を介して半導体回路チップ１に発生した熱を誘電体基板３のメタルパターン５側に伝導し、このメタルパターン５を介して放散することができる。即ち、メタルパターン５にヒートシンクを設けて、半導体回路チップ１の発生熱を放散することが可能となる。又スルーホール１０により、入出力ライン１１，１２間に生じる不要な共振を防止することができる。この場合、λ／４より狭い間隔で複数のスルーホール１０を設けるもので、それにより、入出力ライン１１，１２間に、波長λの動作周波数に対する帯域阻止フィルタを形成した構成に相当することになる。

又このスルーホール１０を含めて電磁界シミュレーションを行う為に、図３の（Ｂ）に示すパターンを用いた、なお、入出力ライン１１，１２間の四角は、バックメタルパターンに相当するパターンであって、このパターンにスルーホール１０が接続されている状態を示す。このシミュレーションの結果のアイソレーション特性を図３の（Ｃ）に、反射特性を図３の（Ｄ）にそれぞれ示す。なお、横軸及び縦軸については、図１の（Ｃ），（Ｄ）と同様である。この第２の実施の形態に於いても、図３の（Ｃ），（Ｄ）に示すように、入出力ライン１１，１２間の於ける共振は発生しないことが判る。

図４に於いて、図１及び図２と同一符号は同一部分を示し、（Ａ）はフリップチップ実装時の概略断面図、（Ｂ）は半導体回路チップ１の実装面と反対側の面にヒートシンクを取り付けた状態を示すものであり、２１はランドパターン、２２，２３はスルーホール、２４はヒートシンクを示す。又（Ｂ）の一点鎖線枠は、反対側の面に半導体回路チップ１が実装されていることを示している。

図４に示す構成は、図１と図３とに示す構成の組み合わせに相当するもので、誘電体基板３の少なくとも半導体回路チップ１の実装面と反対側にランドパターン２１を形成し、このランドパターン２１とメタルパターン４との間を、金属を充填したスルーホール２２により接続する。この場合、動作周波数の波長λに対して、ランドパターン２１の大きさはλ／２より小さくし、且つスルーホール２２の間隔はλ／４より狭くする。

又図４の（Ａ）は、図１の（Ａ）又は図３の（Ａ）対応したフリップチップ実装時の概略断面図であって、誘電体基板３を、加熱手段を含むポンディング台７に載せ、メタルバンプ２を形成した半導体回路チップ１を、真空吸着，加熱，加圧の機能を有するポンディングツールヘッド６により吸着して、誘電体基板３上に位置決めして載せ、矢印９方向に加圧，加熱して、誘電体基板３上のメタルパターン４と、半導体回路チップ１のメタルバンプ２とを接合させ、フリップチップ実装する。

このフリップチップ実装時に、誘電体基板３は、ポンディング台７との間にランドパターン２１が存在するから、曲げ応力が加わることがなく、クラック発生を防止し、又ランドパターン２１及びスルーホール２２により、入出力ライン１１，１２間の不要な共振の発生を防止し、且つスルーホール２２を介して半導体回路チップ１の発生熱をランドパターン２１に伝導し、このランドパターン２１に接合したヒートシンク２４を介して放散することができる。従って、半導体回路チップ１に直接的或いは合成樹脂を介してヒートシンクを設ける場合に比較して、半導体回路チップ１の特性に与える影響が全くなくして、放熱特性を向上することができる。

又半導体回路チップ１の実装面以外のメタルパターン４，５間に、スルーホール２２と同様なスルーホール２３を形成する。このスルーホール２３も、λ／４より狭い間隔で形成する。従って、誘電体基板３の両面にメタルパターン４，５を形成した場合でも、入出力ライン１１，１２間の直接的な結合を阻止することができる。

図５に於いて、（Ａ）は概略断面図、（Ｂ）はメタルキャップを除いた平面図を示し、図３に示す構成を利用した場合に相当し、図３及び図４と同一符号は同一部分を示す。又２ａ，２ｂはメタルバンプ、３１はヒートシンク、３２はメタルキャップを示す。

誘電体基板３は、一方の面に、入出力ライン１１，１２と、複数の端子ラインと、メタルパターン５とを形成し、他方の面に、入出力ライン１１，１２と接続する為の接続ライン１６，１７と、複数の端子ラインに接続する為の接続ラインとを形成し、スルーホール１４，１５により入出力ライン１１，１２と接続ライン１６，１７との間を接続し、且つメタルパターン４，５間を、金属を充填したスルーホール１０により接続する。このスルーホール１０は、前述のように、動作周波数の波長をλとするとλ／４より狭い間隔で設ける。従って、入出力ライン１１，１２は反対側の面のメタルパターン４により、マイクロストリップライン構造となり、接続ライン１６，１７は、同一面のメタルパターン４によりコプレーナライン構造となる。

又半導体回路チップ１は、トランジスタ回路等の入出力回路端子と接続したメタルバンプ２ａ，２ｂと、トランジスタ回路のバイアス端子等やアース端子と接続或いは無接続のメタルバンプ２とを有し、フリップチップ実装することにより、図示のように、接続ライン１６，１７とメタルバンプ２ａ，２ｂとを接合し、他のメタルパンプ２とメタルパターン４及びバイアス端子等の接続ラインと接合する。

従って、フリップチップ実装時に於ける加圧によっても、誘電体基板３は、半導体回路チップ１の実装面の裏面にメタルパターン５を形成していることにより、曲げ応力が加わることはなく、従って、クラック発生の問題を回避できる。又スルーホール１０を形成したことにより、入出力ライン１１，１２間の不要な共振の発生の問題を回避できる。又半導体回路チップ１は、メタルキャップ３２をメタルパターン４に鑞付け等により接着して、例えば、窒素ガスを封入し、半導体回路チップ１の保護を行って、高周波パッケージモジュールを構成する。この場合、半導体回路チップ１の発生熱は、メタルバンプ２とメタルパターン４とスルーホール１０とメタルパターン５とを介してヒートシンク３１に伝達されて、ヒートシンク３１の自然空冷或いは強制空冷等によって放散される。従って、半導体回路チップ１の発生熱の放散の問題を解決することができる。

図６は本発明の実施例１の要部斜視図であり、４０はＳｉやＧａＡｓ等の半導体基板、４１はドレイン電極、４２はゲート電極、４３はソース電極を示し、半導体回路チップ上に形成したトランジスタの電極パターンの概略斜視図を示す。半導体回路チップ上では、ドレイン電極４１やゲート電極４２と接続される高周波伝送線路は、接地電極となるソース電極４３を延長したグランドメタルパターンとにより、コプレナーラインを構成している。

この実施例は、半導体回路チップ１の周辺に形成し、フリップチップ実装時の加熱圧着を行うメタルバンプと同様なメタルピラー４４を、ソース電極４３の作用を行うグランドメタルパターンに形成したものである。この複数のメタルピラー４４は、それぞれλ／４以下の間隔で配置する。それによって、トランジスタの能動領域で発生した熱は、ソース電極４３からメタルピラー４４を介して、誘電体基板上のメタルパターンに伝達され、更に、誘電体基板に形成した例えば金属充填のスルーホールを介して、この誘電体基板の裏面に設けたヒートシンクから放散することが容易となる。この場合、半導体回路チップ上のソース電極４３を延長したグランドメタルパターンと、誘電体基板上のメタルパターンとが対向配置された状態となって、パラレルプレートモードが発生することがある。しかし、メタルピラー４４の間隔を、動作周波数の波長をλとしてλ／４以下となるように選定することにより、このパラレルプレートモードの発生を防止し、入出力ライン間のアイソレーション特性の劣化を防止することができる。

図７は、前述の実施例１を適用可能の参考例としての高周波パッケージモジュールの説明図であり、同図に於いて、（Ａ）は概略断面図、（Ｂ）はヒートシンクの説明図である。又前述の各図に於ける符号と同一符号は同一部分を示し、５１はヒートシンク、５２はフィン部、５３は取付部、５４は切欠部、５５は装置基板、５６は凹部、５７，５８は装置誘電体基板、５９，６０は接続片を示す。なお、図７の（Ｂ）は、ヒートシンク５１の取付部５３からフィン部５２側をみた構成を、誘電体基板３のパターンと対応して示すものである。

誘電体基板３に半導体回路チップ１をフリップチップ実装し、メタルキャップ３２を設けた構成は、図５に示す構成と同様である。そして、無線装置等の装置基板５５の凹部５６にメタルキャップ３２を挿入するように、高周波パッケージモジュールを搭載し、誘電体基板３上の入出力ライン１１，１２と装置誘電体基板５７，５８上のラインとを接続片５９，５８により接続する。

図７に示す誘電体基板３は、その一方の面に、半導体回路チップ１の回路ラインとメタルバンプで接続する接続ライン１６，１７及び半導体回路チップ１のメタルパターンとの間を複数のメタルピラーで接続するメタルパターン４を形成し、又他方の面に、接続ライン１６，１７とスルーホール１４，１５を介して接続した入出力ライン１１，１２及びメタルパターン５を形成し、且つ少なくとも半導体回路チップ１と対向する領域の一方と他方との面のメタルパターン４，５間を、半導体回路チップの動作周波数の波長λの１／４以下の間隔で接続した金属充填の複数のスルーホール１０を形成した構成を有するものであり、又ヒートシンク５１は、半導体回路チップ１と対向して誘電体基板３に取付ける取付部５３と、この取付部５３の大きさより大きいフィン部５２と、誘電体基板３上の入出力ライン１１，１２の上方を覆うように形成した切欠部５４とからなる構成を有するものである。

従って、取付部５３の大きさ（横断面面積）よりフィン部５４の大きさ（横断面面積）を大きくして放熱特性を改善することができる。図７の（Ｂ）に於ける一点鎖線枠１ａは、同図の（Ａ）に於ける半導体回路チップ１の大きさを例示し、一点鎖線枠３ａは、同図の（Ａ）に於ける誘電体基板３の大きさを例示したもので、ヒートシンク５１の取付部５３の大きさを半導体回路チップ１より小さくした場合を図示しているが、入出力ライン１１，１２の配置の関係等を考慮して、その寸法は同一或いは反対の関係に選定することも可能である。

又誘電体基板３上の入出力ライン１１，１２は、前述のように、マイクロストリップライン構造を有し、且つスルーホール１４，１５により接続ライン１６，１７と接続されており、この入出力ライン１１，１２の上方を覆うように切欠部５４を形成したヒートシンク５１を取付けるもので、この切欠部５４に於ける導波管伝送モードについてカットオフ以下となるように、その寸法を選択する。それにより、入出力ライン１１，１２と接続ライン１６，１７とを接続するスルーホール１４、１５の不連続点に於ける不要放射成分を遮断することができる。又スルーホール１０と同様なスルーホール２３をλ／４より狭い間隔で形成することにより、誘電体基板３の両面のメタルパターン間の不要伝送モードの発生を阻止することができ、入出力ライン１１，１２間のアイソレーションを確保することができる。

又ヒートシンク５１を誘電体基板３に取付けた後、この誘電体基板３を装置基板５５に取付ける場合、ヒートシンク５１の外形寸法は、誘電体基板３の外形寸法と同一か又は小さい方が取扱いが容易となるが、誘電体基板３を装置基板５５に取付けた後に、ヒートシンク５１を取付ける場合は、ヒートシンク５１の外形寸法には無線装置等の装置内部の制約のみとなり、放熱面積を充分に大きくすることが容易となる。

図８に於いて、（Ａ）は概略断面図、（Ｂ）は半導体回路チップの概略平面図を示し、この概略平面図のＡ−Ａ’線に沿った誘電体基板３を含む断面の概略が、図８の（Ａ）に相当する。又１は半導体回路チップ、３は誘電体基板、６１は回路ライン、６２，６３はメタルパターン、６４は入出力ライン、６５はメタルピラー、６６は接続ライン、６７はスルーホール、６８はトランジスタ部分、６９はメタルバンプを示す。

半導体回路チップ１のトランジスタ部分６８と接続する回路ライン６１は、メタルパターン６２とによりコプレーナライン構成を有する。この図８の（Ｂ）に示す半導体回路チップ１のパターンと、図８の（Ａ）に示す誘電体基板３上のメタルパターン６３とをメタルピラー６５を介して対向させて固定した構成となる。又誘電体基板３上の半導体回路チップ１を搭載する面上の図８の（Ｂ）の点線で示す接続ライン６６も、その周辺のメタルパターン６３（図８の（Ｂ）では図示を省略）とによるコプレーナライン構成を有する。そして、この接続ライン６６と回路ライン６１とを、フリップチップ実装時のメタルバンプ６９を用いて接続し、又誘電体基板３の裏面、即ち、半導体回路チップ１を搭載する側と反対側の面に形成した入出力ライン６４、即ち、図８の（Ｂ）の点線で示す入出力ライン６４は、図８の（Ａ）に示す誘電体基板３の表面のメタルパターン６３とによるマイクロストリップライン構成を有し、この入出力ライン６４と接続ライン６６との間を、点線で示すスルーホール６７により接続する。

半導体回路チップ１を誘電体基板３上にフリップチップ実装した時に、半導体回路チップ１上のメタルパターン６２と、誘電体基板３上のメタルパターン６３との間にパラレルプレートモードが発生して、入出力ライン間のアイソレーション特性を劣化させることになる。しかし、前述のように、メタルピラー６５を、λ／４以下の間隔で配置することにより、パラレルプレートモードの発生を防止することができる。

このメタルピラー６５は、図６に示すメタルピラー４４に相当し、フリップチップ実装時の回路ライン６１と接続ライン６６との間を接続する為のメタルバンプと同様な構成とすることができる。その場合、半導体回路チップ１のメタルパターン６２上に、半導体回路チップ１の回路ライン６１と半導体基板３の接続ライン６６との間を接続する為のメタルバンプと同様な構成で予め形成することができる。或いは、誘電体基板３のメタルパターン６３に、同様にしてメタルピラー６５を予め形成することもできる。

そして、フリップチップ実装時に、メタルパターン６２，６３間にλ／４以下の間隔でメタルピラー６５を配置することになるから、パラレルプレートモードの発生を防止することができる。又複数のメタルピラー６５を介して半導体回路チップ１の発生熱を誘電体基板３側に伝達し、前述の各実施の形態を適用して、例えば、誘電体基板に金属を充填したスルーホールを形成し、更にヒートシンクを設けることにより、半導体回路チップ１の発生熱を有効に放散させることが可能である。

図９は、本発明の実施例１を適用可能の高周波パッケージモジュールを示し、（Ａ），（Ｂ）はそれぞれ異なる構成の概略断面図を示し、１は半導体回路チップ、３は誘電体基板、７１，８１はメタルパターン、７２，８２はポリイミド等の誘電体層、７３，８３は回路ライン、７４はスルーホール、７５，７７，８５はメタルパターン、７６，８６はメタルピラーを示す。

図９の（Ａ）に於いて、半導体回路チップ１にトランジスタ等の能動領域を形成し、その能動領域や電極等を除いた領域にメタルパターン７１を形成し、誘電体層７２を形成して、その上に回路ライン７３及びメタルパターン７７を形成し、この回路ライン７３とトランジスタ等の能動領域等の電極とスルーホールを介して接続して、回路ライン７３と誘電体層７２とメタルパターン７１とにより、マイクロストリップライン構造とする。又誘電体基板３にメタルパターン７５を形成する。なお、メタルパターン７５と同一面上の入出力ライン等は図示を省略している。

半導体回路チップ１上のメタルパターン７１と、誘電体層７２上に形成したメタルパターン７７との間に、スルーホール７４を形成しない場合、パラレルプレートモードが発生するが、金属を充填したスルーホール７４をλ／４以下の間隔で誘電体層７２内に形成することにより、このパラレルプレートモードの発生を防止することができる。そして、全面が誘電体層７２により被覆されているが、メタルパターン７１からスルーホール７４を介してメタルパターン７７に、半導体回路チップ１の発生熱を伝達することができる。

又誘電体基板３上に半導体回路チップ１を実装して、例えば、誘電体基板３上の入出力ラインと、半導体回路チップ１の回路ライン７３とを、メタルバンプを介して加熱圧着して接続する。その時に、半導体回路チップ１側のメタルパターン７７と、誘電体基板３側のメタルパターン７５との間をメタルピラー７６を介して接続する。

この場合のメタルピラー７６も、前述の実施の形態と同様に、λ／４以下の間隔で配置する。それにより、誘電体層７２上のメタルパターン７７と、誘電体基板３上のメタルパターン７５とによるパラレルプレートモードの発生を防止し、且つ半導体回路チップ１の発生熱を、複数のメタルピラー７６を介して誘電体基板３のメタルパターン７５に伝達することができる。従って、前述の各実施の形態と同様に、誘電体基板３にヒートシンクを設け、このヒートシンクとメタルパターン７５との間の熱伝導性を高める金属充電のスルーホールを形成することができる。

又図９の（Ｂ）は、半導体回路チップ１の回路ライン８３を含めて被覆したポリイミド等の誘電体層８２の上に、メタルパターン８１を形成して、逆マイクロストリップライン構造とした場合を示す。この半導体回路チップ１を誘電体基板３上にフリップチップ実装する。即ち、半導体回路チップ１側の回路ライン８３に、図示を省略している接続ラインとスルーホールを介して接続し、その接続ラインと、図示を省略している誘電体基板３上の入出力ラインとを、メタルバンプを介して加熱圧着する。

この場合に、メタルピラー８６が存在しないと、誘電体層８２上のメタルパターン８１と誘電体基板３上のメタルパターン８５との間によるパラレルプレートモードが発生する。しかし、λ／４以下の間隔でメタルピラー８６を配置することにより、このパラレルプレートモードの発生を防止することができる。又このメタルピラー８６を介して半導体回路チップ１の発生熱を誘電体基板３側に伝達して、放散することができる。

（付記１）半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、前記誘電体基板の前記半導体回路チップを実装する面と反対側の面で且つ該半導体回路チップと対向する領域に、該半導体回路チップの動作周波数の波長の１／２以下の大きさの複数のランドパターンを形成した構成を有することを特徴とする高周波パッケージモジュール。
（付記２）半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、前記誘電体基板の前記半導体回路チップと対向する領域に、該半導体回路チップの動作周波数の波長の１／４以下の間隔で、金属を充填したスルーホールを形成した構成を有することを特徴とする高周波パッケージモジュール。

（付記３）半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、前記誘電体基板の前記半導体回路チップを実装する面と反対側の面に、ヒートシンクを取付ける為のランドパターン又はメタルパターンを形成し、且つ前記半導体回路チップと対向する領域に、該半導体回路チップの動作周波数の波長の１／４以下の間隔で且つ前記ランドパターン又はメタルパターンと接続した金属充填のスルーホールを形成した構成を有することを特徴とする高周波パッケージモジュール。
（付記４）半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、前記フリップチップ実装した前記半導体回路チップ上のメタルパターンと前記誘電体基板上のメタルパターンとの間を接続する複数のメタルピラーを、前記半導体回路チップの動作周波数の波長の１／４以下の間隔で設けた構成を有することを特徴とする高周波パッケージモジュール。
（付記５）前記誘電体基板は、前記半導体回路チップを実装する面に形成した接続ラインと、該面と反対側の面に形成した入出力ラインとをスルーホールにより接続し、且つ前記半導体回路チップを保護するメタルキャップを取付けた構成を有することを特徴とする付記１〜４の何れか１に記載の高周波パッケージモジュール。

（付記６）半導体回路チップを誘電体基板上にフリップチップ実装し、該誘電体基板の前記半導体回路チップの実装面と反対側の面にヒートシンクを取付けた高周波パッケージモジュールに於いて、前記誘電体基板は、一方の面に、前記半導体回路チップの回路ラインとメタルバンプで接続する接続ライン及び前記半導体回路チップのメタルパターンとの間を複数のメタルピラーで接続するメタルパターンを形成し、他方の面に、前記接続ラインとスルーホールを介して接続した入出力ライン及びメタルパターンを形成し、且つ少なくとも前記半導体回路チップと対向する領域の前記一方と他方との面のメタルパターン間を、前記半導体回路チップの動作周波数の波長の１／４以下の間隔で接続した金属充填の複数のスルーホールを形成した構成を有し、前記ヒートシンクは、前記半導体回路チップと対向して前記誘電体基板に取付ける取付部と、該取付部の大きさより大きいフィン部と、前記誘電体基板上の前記入出力ラインの上方を覆うように形成した凹部とからなる構成を有することを特徴とする高周波パッケージモジュール。

（付記７）半導体回路チップのメタルパターンと、誘電体基板のメタルパターンとの間を接続する複数のメタルピラーを、動作周波数の波長の１／４以下の間隔で設けたことを特徴とする付記１〜６の何れか１記載の高周波パッケージモジュール。

本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例１の概略斜視図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。本発明の実施例を適用可能の高周波パッケージモジュールの説明図である。従来のフリップチップ実装の説明図である。従来のバックメタルパターンの説明図である。

符号の説明

１半導体回路チップ
２メタルバンプ
３誘電体基板
４，５メタルパターン
６ボンディングツールヘッド
７ボンディング台
８ランドパターン
１１，１２入出力ライン

Claims

半導体回路チップを誘電体基板上にフリップチップ実装した高周波パッケージモジュールに於いて、
前記フリップチップ実装した前記半導体回路チップ上のメタルパターンと前記誘電体基板上のメタルパターンとの間を接続する複数のメタルピラーを、前記半導体回路チップの動作周波数の波長の１／４以下の間隔で、該半導体回路チップ上のメタルパターンの全面に設けた構成を有する
ことを特徴とする高周波パッケージモジュール。