JP4537869B2 - 半導体集積回路の設計装置及び自動設計方法 - Google Patents
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Description
本発明の第1の実施の形態に係る半導体集積回路の設計装置は、図1に示すように、第1のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部11と、第1のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第2のレイアウト情報を作成するレイアウト部12と、第2のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部13とを備える。「スルー配線」とは、面積優先セル、及び歩留り優先セルをそれぞれ直線的に通過して、セル間同士等を接続する配線をいう。算出部13が算出する比率を、以下において「非スルー配線率」という。
本発明の第2の実施の形態に係わる半導体集積回路の設計装置は、図6に示すように、判定部14を更に備える点が図1と異なる。判定部14は、第2の非スルー配線率R2が、半導体集積回路の配線が可能であるように設定される基準値を満足するか否か判定する。基準値は任意に設定することができる。例えば、過去の半導体集積回路の設計情報に基づき、配線性の低下により半導体集積回路の配線ができなくなる非スルー配線率を基準値として設定する。そして、非スルー配線率が基準値より低い場合には、判定部14は、第2の非スルー配線率R2が基準値を満足すると判定する。設定された基準値は、基準値記憶領域27に格納される。その他の構成については、図1に示す第1の実施の形態と同様である。
本発明の第3の実施の形態に係る半導体集積回路の設計装置は、図9に示すように、ビア追加部15を更に備える点が図6と異なる。その他の構成については、図6に示す第2の実施の形態と同様である。通常、歩留り優先セルのそれぞれの端子領域に複数のビアが配置される。しかし、すべての接続領域に複数のビアを配置すると歩留り優先セルのサイズが非常に大きくなる、或いは配線性が著しく低下する可能性がある等の理由により、端子領域に1つのビアが配置される場合がある。ビア追加部15は、歩留り優先セルに1つのビアが配置されている端子領域がある場合、その端子領域にビアを追加する。ビア追加部15は、処理対象のセルが複数の端子領域を有する場合は、端子領域を順次選択し、選択した端子領域についてビアを追加する。
図13に示したフローチャートを用いて、図9に示した設計装置により、歩留り優先セルの端子領域にビアを追加しながらセルを置換する方法の例を説明する。
上記のように、本発明は第1乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
12…レイアウト部
13…算出部
14…判定部
15…ビア追加部
21…第1レイアウト情報記憶領域
22…スルー配線トラック情報記憶領域
23…非スルー配線率記憶領域
26…第2レイアウト情報記憶領域
28…基準値記憶領域
Claims (5)
- 配線層間の接続箇所毎に配置されるビアの個数を複数にすることによって歩留りを高くすることを優先して設計された歩留り優先セルと、面積を小さくすることを優先して設計された面積優先セルとを用いる半導体集積回路の設計装置であって、
第1のレイアウト情報に含まれる前記面積優先セル、及び前記第1のレイアウト情報に含まれる前記面積優先セルと機能及び特性が同等であり、且つ歩留りを高くする前記歩留り優先セルのそれぞれについて、セル内を直線的に通過するスルー配線トラックを抽出する抽出部と、
前記第1のレイアウト情報に含まれる前記面積優先セルのそれぞれを機能及び特性が同等である前記歩留り優先セルで置換して、第2のレイアウト情報を作成するレイアウト部と、
前記第2のレイアウト情報と前記面積優先セル及び前記歩留り優先セルの前記スルー配線トラックの情報とに基づき、前記面積優先セルを前記歩留り優先セルで置換した後の半導体集積回路について、全セル内の配線トラック同士のすべての交差点数に対するスルー配線を配置できない交差点数の比率を算出する算出部
とを備えることを特徴とする半導体集積回路の設計装置。 - 前記比率が前記半導体集積回路における配線が可能であるように設定される基準値を満足するか否か判定する判定部を更に備えることを特徴とする請求項1に記載の半導体集積回路の設計装置。
- 前記歩留り優先セルにビアを追加するビア追加部を更に備えることを特徴とする請求項1又は2に記載の半導体集積回路の設計装置。
- 配線層間の接続箇所毎に配置されるビアの個数を複数にすることによって歩留りを高くすることを優先して設計された歩留り優先セルと、面積を小さくすることを優先して設計された面積優先セルとを用いる半導体集積回路の自動設計方法であって、
抽出部が、第1のレイアウト情報を第1レイアウト情報記憶領域から読み出し、該第1のレイアウト情報に含まれる前記面積優先セル、及び前記第1のレイアウト情報に含まれる前記面積優先セルと機能及び特性が同等であり、且つ歩留りを高くする前記歩留り優先セルのそれぞれについて、セル内を直線的に通過するスルー配線トラックを抽出し、該スルー配線トラックの情報をスルー配線トラック情報記憶領域に格納するステップと、
レイアウト部が、前記第1のレイアウト情報に含まれる前記面積優先セルのそれぞれを機能及び特性が同等である前記歩留り優先セルで置換して、第2のレイアウト情報を作成し、該第2のレイアウト情報を第2レイアウト情報記憶領域に格納するステップと、
算出部が、前記第2のレイアウト情報を前記第2レイアウト情報記憶領域から、前記スルー配線トラックの情報を前記スルー配線トラック情報記憶領域からそれぞれ読み出し、前記第2のレイアウト情報と前記面積優先セル及び前記歩留り優先セルの前記スルー配線トラックの情報とに基づき、前記面積優先セルを前記歩留り優先セルで置換した後の半導体集積回路について、全セル内の配線トラック同士のすべての交差点数に対するスルー配線を配置できない交差点数の比率を算出するステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。 - 算出された前記比率が前記半導体集積回路における配線が可能であるように設定される基準値を満足するか否かを、判定部が判定するステップを更に含むことを特徴とする請求項4に記載の半導体集積回路の自動設計方法。
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