JP4537618B2

JP4537618B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4537618B2
Application number: JP2001171877A
Authority: JP
Inventors: 寛正藤本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-07
Filing date: 2001-06-07
Publication date: 2010-09-01
Anticipated expiration: 2021-06-07
Also published as: JP2002368077A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の素子分離形成技術に関するもので、特に微細化された埋め込み型素子分離領域を有する半導体装置及びその製造方法に関わるものである。
【０００２】
【従来の技術】
年々、高集積化の進む半導体装置に於いては、微細化への要求として回路設計ルールの縮小化を満たす為、埋め込み型素子分離構造が設計段階より取り入れられる場合がある。そのような素子分離構造を持った従来の半導体記憶装置をＮＯＲ型フラッシュメモリを一例にして説明する。
【０００３】
図１５（Ａ）にはＮＯＲ型フラッシュメモリのメモリセル領域の構造が断面図として示され、図１５（Ｂ）には周辺素子領域の構造が断面図として示されている。
【０００４】
図１６（Ａ）に示されるメモリセル領域では、半導体基板６０上にゲート酸化膜６１が形成され、このゲート酸化膜６１上には第１多結晶シリコン層６２が形成されている。このゲート酸化膜６１及び第１多結晶シリコン層６２はシリコン酸化膜などの絶縁物からなる埋め込み型素子分離領域６３によって、複数の領域に分離されている。
【０００５】
第１多結晶シリコン層６２上には、第２多結晶シリコン層６４が形成されていて、第２多結晶シリコン層６４の端部は埋め込み型素子分離領域６３の端部上も被覆している。
【０００６】
この第１多結晶シリコン層６２と第２多結晶シリコン層６４とが浮遊ゲートを構成する。
【０００７】
この第２多結晶シリコン層６４の表面上及び埋め込み型素子分離領域６３の上にはＯＮＯ膜６５が形成されている。ここで、シリコン酸化膜（Ｏ）、シリコン窒化膜（Ｎ）、及びシリコン酸化膜（Ｏ）の積層構造膜であるＯＮＯ膜６５は、下層の第２多結晶シリコン膜６４及び埋め込み型素子分離領域６３の表面形状に応じた凹凸のある形状となっている。
【０００８】
このＯＮＯ膜６５の上には、制御ゲート電極の一部となる第３多結晶シリコン層６６が形成されている。この第３多結晶シリコン層６６の下面は下層のＯＮＯ膜６５の表面形状に応じた凹凸のある形状となっている。
【０００９】
この第３多結晶シリコン層６６の上には、制御ゲート電極の一部となるタングステンシリサイド層６７が形成されている。
【００１０】
埋め込み型素子分離領域６３で囲まれた半導体基板６０の表面が素子領域６８となっている。
【００１１】
また，図１５（Ｂ）に示される周辺回路領域では、半導体基板６０上にゲート酸化膜７０が形成され、このゲート酸化膜７０上には第１多結晶シリコン層７１が形成されている。このゲート酸化膜７０及び第１多結晶シリコン層７１は埋め込み型素子分離領域７２によって、複数の領域に分離されている。
【００１２】
第１多結晶シリコン層７１上には、第２多結晶シリコン層７２が形成されていて、第２多結晶シリコン層７２の端部は埋め込み型素子分離領域７３の端部上も被覆している。
【００１３】
この第２多結晶シリコン層７２の上には、タングステンシリサイド層７３が形成されている。
【００１４】
埋め込み型素子分離領域７２で囲まれた半導体基板６０の表面が素子領域７４となっている。
【００１５】
なお、メモリセル領域及び周辺回路領域において、それぞれさらに層間絶縁膜や配線層などが図１５（Ａ）及び図１５（Ｂ）の上方領域に形成されるが、図示は省略されている。
【００１６】
ここで、周辺回路領域の埋め込み型素子分離領域７２の深さｍ（半導体基板６０の上表面から埋め込み型素子分離領域７２の底部までの距離）と、メモリセル領域の埋め込み型素子分離領域６３の深さｋ（半導体基板６０の上表面から埋め込み型素子分離領域６３の底部までの距離）が等しくなっている。
【００１７】
さらに、周辺回路領域の埋め込み型素子分離領域７２の幅ｐ（埋め込み型素子分離領域７２の底部端間の距離）に比べて、メモリセル領域の埋め込み型素子分離領域６３の幅ｎ（埋め込み型素子分離領域６３の底部端間の距離）が小さくなっている。
【００１８】
また、周辺回路領域の埋め込み型素子分離領域７２同士の間の素子領域７４の幅ｒに比べて、メモリセル領域の埋め込み型素子分離領域６３同士の間の素子領域６８の幅ｑは小さくなっている。
【００１９】
図１５に示された半導体装置では、メモリセル領域においては、その埋め込み型素子分離領域６３の幅ｎは約０．２９μｍ、その半導体基板表面から底面までの深さｋは約０．３μｍ、素子領域の幅ｑは約０．２５μｍである。さらに周辺素子領域では、その埋め込み型素子分離領域７２の幅ｐは約０．４μｍ、素子領域７４の幅ｒは約２μｍ、埋め込み型素子分離領域７２の半導体基板６０の表面からの高さｍは約０．１μｍである。
【００２０】
次に、図１５に示された従来の半導体装置の製造方法をメモリセル領域と周辺回路領域とで対比させながら説明する。
【００２１】
まず、図１６（Ａ）に示されるメモリセル領域における半導体基板６０上に、ゲート酸化膜６１、その上に第１多結晶シリコン層６２、その上にシリコンナイトライド膜７５、その上にマスク材７６を順次積層構造となるように堆積する。
【００２２】
次に、マスク材７６上に埋め込み型素子分離領域形成予定領域に対応する開口部７７を有するフォトレジスト７８を形成する。
【００２３】
周辺回路領域においては、図１６（Ｂ）に示されるように、半導体基板６０上に、ゲート酸化膜７０、その上に第１多結晶シリコン膜７１、その上にシリコンナイトライド膜７９、その上にマスク材８０を順次積層構造となるように堆積する。
【００２４】
次に、マスク材８０上に埋め込み型素子分離領域形成予定領域に対応する開口部８１を有するフォトレジスト８２を形成する。
【００２５】
次に、メモリセル領域においては、図１７（Ａ）に示されるように、フォトレジスト７８を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部７７を設けるようにマスク材７６を加工する。
【００２６】
周辺回路領域においては、図１７（Ｂ）に示されるように、フォトレジスト８２を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部８１を設けるようにマスク材８０を加工する。
【００２７】
次に、メモリセル領域においては、図１８（Ａ）に示されるように、マスク材７６を用いて異方性エッチングでシリコンナイトライド膜７５、第１多結晶シリコン層６２、ゲート酸化膜６１、及び半導体基板６０を加工し、半導体基板６０に深さ３００ｎｍ程度の溝部８２を形成する。
【００２８】
周辺回路領域においては、図１８（Ｂ）に示されるように、マスク材８０を用いて異方性エッチングでシリコンナイトライド膜７９、第１多結晶シリコン層７１、ゲート酸化膜７０、及び半導体基板６０を加工し、半導体基板６０に深さ３００ｎｍ程度の溝部８３を形成する。
【００２９】
次に、半導体基板６０に形成された溝部８２及び溝部８３の保護のための熱酸化を行う。
【００３０】
次に、図１９（Ａ）及び図１９（Ｂ）に示されるように、全面にシリコン酸化膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing法：化学的機械的研磨法）法等により、シリコンナイトライド層７５、７９をマスク材として、埋め込み型素子分離領域の表面の平坦化を行うとともに、埋め込み型素子分離領域以外のシリコン酸化膜及びマスク材７６、８０の除去を行い、メモリセル領域に埋め込み型素子分離領域６３、周辺回路領域に埋め込み型素子分離領域７２を形成する。
【００３１】
この際、埋め込み型素子分離領域６３の上表面はシリコンナイトライド層７５の上表面と同一平面上にある。さらに、埋め込み型素子分離領域７２の上表面はシリコンナイトライド層７９の上表面と同一平面上にある。
【００３２】
次に、埋め込み型素子分離領域６３，７２中のシリコン酸化膜中の応力開放のための１０００℃以上のアニールを行う。
【００３３】
さらに、図２０（Ａ）及び図２０（Ｂ）に示されるように、ウエットエッチング処理を行って、シリコンナイトライド層７５，７９を選択的に除去し、メモリセル領域に第２多結晶シリコン層６４を形成し、周辺回路領域に第２多結晶シリコン膜７３を堆積する。
【００３４】
次に、メモリセル領域において、浮遊ゲートを分離するための加工を行い、埋め込み型素子分離領域６３の上端部で第２多結晶シリコン層６４を分離する。
【００３５】
次に、メモリセル領域においては、ＯＮＯ膜６５をその露出された表面上に形成する。同時に、周辺回路領域においても、ＯＮＯ膜６５をその露出された表面上に形成する。
【００３６】
次に、メモリセル領域においては、第３多結晶シリコン層６６をＯＮＯ膜６５の上に堆積する。同時に、周辺回路領域においても、第３多結晶シリコン層６６をＯＮＯ膜６５の上に堆積する。
【００３７】
次に、メモリセル領域においては、露出表面上にフォトレジスト（図示せず）を被覆して、その後で、周辺回路領域においては、第３多結晶シリコン層６６及びＯＮＯ膜６５をエッチングにて除去する。
【００３８】
次に、メモリセル領域においては、フォトレジストを除去し、第３多結晶シリコン層６６上にタングステンシリサイド層６７を堆積する。この際、周辺回路領域においても第２多結晶シリコン層７２上にタングステンシリサイド層７３を堆積する。
【００３９】
次に、図１５（Ａ）に示されるようにメモリセル領域においては、第１多結晶シリコン層６２と、第２多結晶シリコン層６４と、ＯＮＯ膜６５と、第３多結晶シリコン層６６と、タングステンシリサイド層６６とからなる積層ゲートを加工して、所定のゲート電極形状を形成する。
【００４０】
周辺回路領域においては、図１５（Ｂ）に示されるように、第１多結晶シリコン層７１と、第２多結晶シリコン層７２と、タングステンシリサイド層７３とからなる積層ゲートを加工して、所定のゲート電極形状を形成する。
【００４１】
次に、メモリセル領域及び周辺回路領域それぞれに不純物ドーピング及び１０００℃以上のアニールによる熱拡散を施して、拡散層（図示せず）を形成する。
【００４２】
以降の工程で、層間絶縁膜（図示せず）を堆積し、層間絶縁膜中に拡散層を露出するようにコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタクトプラグ（図示せず）を形成する。
【００４３】
次に、層間絶縁膜上に配線層（図示せず）を形成して、配線層をコンタクトプラグと接続する。
【００４４】
このような工程を経て、ＮＯＲ型フラッシュメモリが得られる。
【００４５】
【発明が解決しようとする課題】
以上のような従来の半導体装置及びその製造方法では、以下の課題が生じる。
【００４６】
上記の半導体装置の製造方法において、埋め込み型素子分離領域６３，７２は、半導体基板６０をエッチングした後で、シリコン酸化膜を埋め込むことにより形成されている。上述のように、溝部８２，８３を埋め込んだシリコン酸化膜中の応力開放のため、１０００℃以上のアニールを行うが、このアニール時に埋め込み型素子分離領域６３，７２内のシリコン酸化膜と隣接する半導体基板６０との熱膨張係数の違いにより、埋め込み型素子分離領域６３，７２の端部に応力ひずみが生じる。
【００４７】
素子分離領域内のシリコン酸化膜は熱が加わると外側に膨張する応力が発生する。この応力を受けて、半導体基板中に応力が加えられてしまう。半導体基板はシリコン単結晶で形成されているため、応力が加わると結晶欠陥が生じてしまう。
【００４８】
特に例えば図１５（Ａ）中のａ及び図１５（Ｂ）中のｃで示される埋め込み型素子領域６３に隣接する素子領域６８の上部の角及び図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄで示される埋め込み型素子分離領域６３の底部の角に強い応力ひずみが発生する。
【００４９】
この応力ひずみに起因して結晶欠陥が発生し、不純物の結晶欠陥中の増速拡散等により，リーク不良が発生する。また、拡散層形成時のアニール等においても、同様の応力ひずみが発生する。
【００５０】
ここで、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１５（Ａ）におけるｎ及び図１５（Ｂ）におけるｐで示される素子分離領域６３，７２の幅に大きく依存する。
【００５１】
さらに、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１５（Ａ）におけるｋ及び図１５（Ｂ）におけるｍで示される素子分離領域６３，７２の深さにも大きく依存する。
【００５２】
さらに、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１５（Ａ）におけるｑ及び図１５（Ｂ）におけるｒで示される隣接する素子分離領域６３，７２同士の間の素子領域６８，７４の幅にも大きく依存する。
【００５３】
また、図１５（Ａ）中のａ及び図１５（Ｂ）中のｃで示される素子領域６８，７４上部の角の応力ひずみは、素子領域６８，７４の幅ｑ、ｒが狭いほど大きく、素子分離領域６３，７２の幅ｎ、ｐが広いほど大きくなる。
【００５４】
さらに、図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄで示される埋め込み型素子分離領域６３，７２の底部の角部の応力ひずみは、素子領域６８，７４の幅ｑ、ｒが狭いほど大きく、埋め込み型素子分離領域６３，７２の幅ｎ、ｐが広いほど大きく、素子分離領域６３，７２の深さｋ、ｍが深いほど大きくなる。
【００５５】
また、図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄで示される埋め込み型素子分離領域６３，７２の底部の角部の応力ひずみは、埋め込み型素子分離領域６３，７２の底部の角部ｂ、ｄの形状が鋭角であるほど大きく、曲率半径が大きくなるほど小さくなる。
【００５６】
ここで、ＮＯＲ型フラッシュメモリに限らず、半導体記憶装置においては、メモリセル面積を最小限に抑えるために、素子分離領域の幅と素子領域の幅は、周辺回路領域に比べてメモリセル領域の方が小さくなる。すなわち、ｑをｎで割った除算値はｒをｐで割った除算値よりもきわめて小さくなる。そのため、素子分離領域の幅と素子領域の幅に起因して、メモリセル領域の素子分離領域の端部に発生する応力ひずみのほうが周辺回路領域の素子分離領域の端部に発生する応力ひずみより大きくなる。
【００５７】
従来の製造方法では，メモリセル領域と周辺回路領域の素子分離領域は同時に形成されるため、より高耐圧が必要な周辺回路領域の素子分離領域によって深さが一様に決まっている。すなわち、図１５（Ａ）におけるｋと図１５（Ｂ）におけるｍとが等しくなっている。そのため、素子領域の上部の角部及び素子分離領域の底部の角部に面した部分に発生した応力ひずみが、素子領域の上部の角部では酸化膜の劣化を引き起こし、メモリの書き込み・消去、データ保持特性を劣化させ、結晶欠陥によるリーク不良（ドレイン−ソース間リーク）の原因となり、素子分離領域の底部の角部に面した素子領域では結晶欠陥によるリーク不良（ジャンクションにおけるリーク）の原因となる。
【００５８】
特にフラッシュメモリにおいては、その読み出し書き込み動作においては、メモリセルトランジスタに高電圧を印加する必要があるため、その高電圧を発生する周辺回路では高耐圧トランジスタを設けておく必要がある。そのため、半導体装置の周辺回路領域においては、トランジスタ周囲には十分な素子分離能力を持たせるに十分な深さの深い素子分離領域を設ける必要がある。
【００５９】
さらに、周辺回路領域においては、その素子分離領域はメモリセル領域の素子分離領域よりも高耐圧である必要があるため、素子分離領域の幅をより広く設定している。このように、フラッシュメモリにおいては、素子分離領域の幅や深さが大きく設定される必要があるが、特にメモリセル領域において微細化のために素子分離領域の幅が小さく設定されるので、素子分離領域の端部の応力ひずみの発生及び結晶欠陥発生が顕著になる。
【００６０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００６１】
特に、本発明の目的は、素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供することにある。
【００６２】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板と、この半導体基板中に設けられ、トランジスタが形成された第１素子領域と、前記半導体基板に埋め込まれ、その下方端部の角が第１の角度をなして、第１の幅を有して、前記第１素子領域を区画する第１埋め込み型素子分離領域とを有し、印加される電圧が第１レベル以下で動作を行うメモリ回路領域と、前記半導体基板内に設けられ、トランジスタが形成された第２素子領域と、前記半導体基板に埋め込まれ、その下方端部の角が前記第１の角度よりも鋭角の第２の角度をなして、前記第１の幅よりも広い第２の幅を有して前記第２素子領域を区画する第２埋め込み型素子分離領域とを有し、前記第１レベルより高い電圧が印加されて動作を行う周辺回路領域とを具備する半導体装置である。
【００６３】
本発明の別の特徴は、前段落に記載の半導体装置の製造方法であって、半導体基板上に酸化膜、第１多結晶シリコン膜を順次形成する工程と、前記半導体基板中の周辺回路領域内に、第２の幅及び第２の底部端角度を有する第２素子分離溝を形成する工程と、
この周辺回路領域をレジストにて被覆する工程と、前記半導体基板中のメモリ回路領域内に、前記第２の幅よりも狭い第１の幅及び前記第２の底部端角度よりも鈍角の第１の底部端角度を有する第１素子分離溝を形成する工程と、前記周辺回路領域に設けられたレジストを除去する工程と、前記第１素子分離溝及び前記第２素子分離溝内に絶縁物を埋め込み、前記メモリ回路領域及び周辺回路領域内に埋め込み型素子分離領域を形成する工程と、前記埋め込み型素子分離領域に加熱を行う工程と、前記メモリ回路領域及び前記周辺回路領域内に第２多結晶シリコン層を形成する工程と、この第２多結晶シリコン層及び第１多結晶シリコン層をエッチングにより選択的にパターニングして、前記メモリ回路領域及び前記周辺回路領域において、それぞれのゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００６６】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。図面は模式的なものであり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００６７】
（第１の実施の形態）
本実施の形態を図１乃至図１３を用いて説明する。
【００６８】
図１（Ａ）には、ＮＯＲ型フラッシュメモリのメモリセル領域の制御ゲートの延伸方向の断面図が示され、図１（Ｂ）には、ＮＯＲ型フラッシュメモリの周辺回路領域のゲート幅方向が示されている。
【００６９】
図１（Ａ）は、メモリセル領域の上面図である図２（Ａ）における“Ｃ−Ｄ”線での断面図に相当し、図１（Ｂ）は、周辺回路領域の上面図である図２（Ｂ）における“Ｇ−Ｈ”線での断面図に相当する。
【００７０】
図１（Ａ）に示されるメモリセル領域では、半導体基板１上にゲート酸化膜２が形成され、このゲート酸化膜２上には第１多結晶シリコン層３が形成されている。このゲート酸化膜２及び第１多結晶シリコン層３は例えばシリコン酸化膜などからなる埋め込み型素子分離領域４によって、複数の領域に分離されている。
【００７１】
第１多結晶シリコン層３上には、第２多結晶シリコン層５が形成されていて、第２多結晶シリコン層５の端部は埋め込み型素子分離領域４の端部上も被覆している。
【００７２】
この第１多結晶シリコン層３と第２多結晶シリコン層５とが浮遊ゲートを構成する。
【００７３】
この第２多結晶シリコン層５の表面上及び埋め込み型素子分離領域４の上にはＯＮＯ膜６が形成されている。ここで、ＯＮＯ膜６は下層の第２多結晶シリコン膜５及び埋め込み型素子分離領域４の表面形状に応じた凹凸のある形状となっている。
【００７４】
このＯＮＯ膜６の上には、制御ゲート電極の一部となる第３多結晶シリコン層７が形成されている。この第３多結晶シリコン層７の下面は下層のＯＮＯ膜６の表面形状に応じた凹凸のある形状となっている。
【００７５】
この第３多結晶シリコン層７の上には、制御ゲート電極の一部となるタングステンシリサイド層８が形成されている。
【００７６】
半導体基板１上に形成された第１多結晶シリコン層３、第２多結晶シリコン層５、ＯＮＯ膜６、第３多結晶シリコン層７、及びタングステンシリサイド層８がメモリセル領域におけるゲート電極１６となる。
【００７７】
埋め込み型素子分離領域４で囲まれた半導体基板１の表面が素子領域９となっている。
【００７８】
また，図１（Ｂ）に示される周辺回路領域では、半導体基板１上にゲート酸化膜１０が形成され、このゲート酸化膜１０上には第１多結晶シリコン層１１が形成されている。このゲート酸化膜１０及び第１多結晶シリコン層１１は埋め込み型素子分離領域１２によって、複数の領域に分離されている。
【００７９】
第１多結晶シリコン層１１上には、第２多結晶シリコン層１３が形成されていて、第２多結晶シリコン層１３の端部は埋め込み型素子分離領域１２の端部上も被覆している。
【００８０】
この第２多結晶シリコン層１３の上には、タングステンシリサイド層１４が形成されている。
【００８１】
半導体基板１上に形成された第１多結晶シリコン層１１、第２多結晶シリコン層１３、及びタングステンシリサイド層１４が周辺回路領域におけるゲート電極１７となる。
【００８２】
埋め込み型素子分離領域１２で囲まれた半導体基板１の表面が素子領域１５となっている。
【００８３】
なお、メモリセル領域及び周辺回路領域において、それぞれさらに層間絶縁膜や配線層などが図１（Ａ）及び図１（Ｂ）の上方領域に形成されるが、図示は省略されている。
【００８４】
ここで、周辺回路領域の埋め込み型素子分離領域１２の深さＭ（半導体基板１の上表面から埋め込み型素子分離領域１２の底部までの距離）に比べて，メモリセル領域の埋め込み型素子分離領域４の深さＬ（半導体基板１の上表面から埋め込み型素子分離領域４の底部までの距離）が浅くなっている。
【００８５】
さらに、周辺回路領域の埋め込み型素子分離領域１２の幅Ｐ（埋め込み型素子分離領域１２の底部端間の距離）に比べて，メモリセル領域の埋め込み型素子分離領域４の幅Ｎ（埋め込み型素子分離領域４の底部端間の距離）が小さくなっている。
【００８６】
また、周辺回路領域の埋め込み型素子分離領域１２同士の間の素子領域１５の幅Ｒに比べて、メモリセル領域の埋め込み型素子分離領域４同士の間の素子領域９の幅Ｑは小さくなっている。
【００８７】
すなわち、メモリセル領域では、埋め込み型素子分離領域４の深さＬは約０．２μｍ程度であり、その幅Ｎは約０．２９μｍ程度であり、埋め込み型素子分離領域４同士の間の素子領域９の幅Ｑは約０．２５μｍ程度である。
【００８８】
また、周辺回路領域では、埋め込み型素子分離領域１２の深さＭは約０．３μｍ程度であり、その幅Ｐは約０．４μｍ程度であり、その埋め込み型素子分離領域１２同士の間の素子領域１５の幅Ｒは約２μｍ程度である。
【００８９】
ところで、素子分離領域の深さは、素子分離領域形成予定領域を埋め込むシリコン酸化膜の埋め込み性と素子分離領域として必要なパンチスルー耐圧によって決められる。ここでは、メモリセル領域の埋め込み型素子分離領域４の深さは、トランジスタの耐圧上必要なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好ましい。
【００９０】
メモリセル領域の素子分離領域の端部の応力ひずみを緩和するためには、素子分離領域の深さを浅くする必要がある。本実施の形態では、メモリセル領域より周辺回路領域において、高いパンチスルー耐圧が要求されるため、素子分離領域の深さの下限は、メモリセル領域については、周辺回路領域より浅くすることができる。
【００９１】
素子分離領域内で発生する応力はその体積に比例していて、メモリセル領域では、その素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
【００９２】
なお、周辺回路領域では、埋め込み型素子分離領域１２の間の素子領域１５の幅Ｒがメモリセル領域の埋め込み型素子分離領域４の間の素子領域９の幅Ｑに比べて極めて大きく設定されているため、体積が大きい埋め込み型素子分離領域１２内で生じた応力は素子領域１５で緩和されて、結晶欠陥は抑制されている。
【００９３】
次に、図２（Ａ）における“Ｅ−Ｆ”線上での断面である図３（Ａ）を用いて、メモリセル領域におけるゲート長方向の構造を説明する。
【００９４】
半導体基板の１上には拡散層２０がゲート電極１６をマスクに形成されている。ゲート電極は、積層されたゲート酸化膜２、浮遊ゲートである第１多結晶シリコン層３、第２多結晶シリコン層５、ＯＮＯ膜６、第３多結晶シリコン層７、タングステンシリサイド層８からなり、その側面には酸化膜２１を介して、ゲート側壁絶縁膜２２が形成されている。半導体基板１の表面上には、絶縁膜２が形成されている。これらゲート電極及び絶縁膜２の上には、層間絶縁膜２４が形成されている。拡散層２０の上の絶縁膜２は一部が除去されて、コンタクトプラグ２５が層間絶縁膜２４を貫いて接続されている。この層間絶縁膜２４の上には、配線層２６が形成されていて、コンタクトプラグ２５に接続されている。
【００９５】
次に、図２（Ｂ）における“Ｉ−Ｊ”線上での断面である図３（Ｂ）を用いて、周辺回路領域におけるゲート長方向の構造を説明する。
【００９６】
半導体基板１の上には第１拡散層３０がゲート電極１７をマスクに形成されている。さらに半導体基板１の上には、ゲート側壁絶縁膜３２をマスクに形成されている。ゲート電極は、積層されたゲート酸化膜１５、第１多結晶シリコン層１１、第２多結晶シリコン層１３、タングステンシリサイド層１４からなり、その側面には酸化膜３１を介して、ゲート側壁絶縁膜３２が形成されている。半導体基板１の表面上には、絶縁膜１０が形成されている。これらゲート電極及び絶縁膜１０の上には、層間絶縁膜２４が形成されている。拡散層３０の上の絶縁膜１０は一部が除去されて、コンタクトプラグ３４が層間絶縁膜２４を貫いて接続されている。この層間絶縁膜２４の上には、配線層３５が形成されていて、コンタクトプラグ３４に接続されている。
【００９７】
次に、本実施の形態の半導体装置の製造方法をメモリセル領域と周辺回路領域とで対比させながらメモリセル領域におけるゲート長方向の構造について説明する。
【００９８】
まず、図４（Ａ）に示されるメモリセル領域における半導体基板１上に、ゲート酸化膜２、その上に第１多結晶シリコン層３、その上にシリコンナイトライド膜４０、その上にＴＥＯＳ膜などからなるシリコン酸化膜などのマスク材４１を順次積層構造となるように堆積する。
【００９９】
次に、マスク材４１上に埋め込み型素子分離領域形成予定領域に対応する開口部４３を有するフォトレジスト４２を形成する。
【０１００】
周辺回路領域においては、図４（Ｂ）に示されるように、半導体基板１上に、ゲート酸化膜１０、その上に第１多結晶シリコン膜１１、その上にシリコンナイトライド膜４４、その上にＴＥＯＳ膜などからなるシリコン酸化膜などのマスク材４５を順次積層構造となるように堆積する。
【０１０１】
次に、マスク材４５上に埋め込み型素子分離領域形成予定領域に対応する開口部４７を有するフォトレジスト４６を形成する。
【０１０２】
次に、メモリセル領域においては、図５（Ａ）に示されるように、フォトレジスト４２を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部４３を設けるようにマスク材４１及びシリコンナイトライド膜４０を加工し、フォトレジスト４２を除去する。
【０１０３】
周辺回路領域においては、図５（Ｂ）に示されるように、フォトレジスト４６を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部４７を設けるようにマスク材４５及びシリコンナイトライド膜４４を加工し、フォトレジスト４６を除去する。
【０１０４】
次に、図６（Ａ）に示されるようにメモリセル領域の露出している表面をフォトレジスト４８で被覆する。
【０１０５】
次に、図６（Ｂ）に示されるように周辺回路領域においては、マスク材４５を用いて、異方性エッチングで第１多結晶シリコン層１１とゲート酸化膜１０を加工し、半導体基板１に深さ３００ｎｍ程度の溝部４９を形成する。
【０１０６】
次に，図７（Ａ）に示されるように、メモリセル領域におけるフォトレジスト４８を除去し、図７（Ｂ）に示されるように周辺回路領域のみフォトレジスト５０で被覆する。
【０１０７】
次に、図７（Ａ）に示されるように、メモリセル領域において、マスク材４１を用いて、異方性エッチングで第１多結晶シリコン層３とゲート酸化膜２を加工し、半導体基板１に深さ２００ｎｍ程度の溝部５１を形成する。
【０１０８】
次に、周辺回路領域におけるフォトレジスト５０を除去して、半導体基板１に形成された溝部４９，５１の保護のための熱酸化を行う。
【０１０９】
次に、図８（Ａ）及び図８（Ｂ）に示されるように、全面にシリコン酸化膜を堆積し、ＣＭＰ法等により、シリコンナイトライド層４０、４４をマスク材として、埋め込み型素子分離領域の表面の平坦化及び埋め込み型素子分離領域以外のシリコン酸化膜の除去を行い、メモリセル領域に埋め込み型素子分離領域４、周辺回路領域に埋め込み型素子分離領域１２を形成する。この際、埋め込み型素子分離領域４の上表面はシリコンナイトライド層４０の上表面と同一平面上にある。さらに、埋め込み型素子分離領域１２の上表面はシリコンナイトライド層４４の上表面と同一平面上にある。
【０１１０】
次に、図９（Ａ）及び図９（Ｂ）に示されるように、埋め込み型素子分離領域４，１２中のシリコン酸化膜中の応力開放のための１０００℃以上のアニールを行う。さらに、ウエットエッチング処理を行って、シリコンナイトライド層４０，４４を選択的に除去し、メモリセル領域に第２多結晶シリコン層５を形成し、周辺回路領域に第２多結晶シリコン層１３を堆積する。
【０１１１】
次に、図１０（Ａ）に示されるように、メモリセル領域において、浮遊ゲートを分離するための加工を行い、埋め込み型素子分離領域４の上端部で第２多結晶シリコン層５を分離する。
【０１１２】
次に、メモリセル領域においては、ＯＮＯ膜６をその露出された表面上に形成する。同時に、図１０（Ｂ）に示されるように、周辺回路領域においても、ＯＮＯ膜６をその露出された表面上に形成する。
【０１１３】
次に、図１１（Ａ）に示されるように、メモリセル領域においては、第３多結晶シリコン層７をＯＮＯ膜６の上に堆積する。同時に、図１１（Ｂ）に示されるように、周辺回路領域においても、第３多結晶シリコン層７をＯＮＯ膜６の上に堆積する。
【０１１４】
次に、図１２（Ａ）に示されるようにメモリセル領域においては、露出表面上にフォトレジスト３６を被覆する。この後で、図１２（Ｂ）に示されるように周辺回路領域においては、第３多結晶シリコン層７及びＯＮＯ膜６をエッチングにて除去する。
【０１１５】
次に、図１３（Ａ）に示されるようにメモリセル領域においては、フォトレジスト３６を除去し、第３多結晶シリコン層７上にタングステンシリサイド層８を堆積する。この際、周辺回路領域においても図１３（Ｂ）に示されるように第２多結晶シリコン層１３上にタングステンシリサイド層１４を堆積する。
【０１１６】
次に、図３（Ａ）に示されるようにメモリセル領域においては、第１多結晶シリコン層３と、第２多結晶シリコン層５と、ＯＮＯ膜６と、第３多結晶シリコン層７と、タングステンシリサイド層７とからなる積層ゲートを加工して、所定のゲート電極形状を形成する。
【０１１７】
周辺回路領域においては、図１（Ｂ）及び図３（Ｂ）に示されるように、第１多結晶シリコン層１１と、第２多結晶シリコン層１３と、タングステンシリサイド層１４とからなる積層ゲートを加工して、所定のゲート電極形状を形成する。
【０１１８】
次に、図３（Ａ）及び図３（Ｂ）に示されるように、メモリセル領域及び周辺回路領域それぞれに不純物ドーピング及び１０００℃以上のアニールによる熱拡散を施して、拡散層２０及び第１拡散層３１を形成する。さらに、周辺回路領域においては、図３（Ｂ）に示されるようにゲート側壁絶縁膜３２を形成して、このゲート側壁絶縁膜３２をマスクとして、半導体基板１中に第１拡散層よりも高濃度の第２拡散層３３を形成する。
【０１１９】
次に、層間絶縁膜２４を堆積し、層間絶縁膜２４中に拡散層２０、３０を露出するようにコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタクトプラグ２５、３４を形成する。
【０１２０】
次に、層間絶縁膜２４上に配線層２６，３５を形成して、配線層２６，３５をコンタクトプラグ２５、３４と接続する。
【０１２１】
このような工程を経て、ＮＯＲ型フラッシュメモリが得られる。
【０１２２】
ここで、ゲート電極の一部となる絶縁膜などを埋め込み型素子分離領域よりも先に形成するゲート電極先作りの製造方法では、周辺回路領域に先に埋め込み型素子分離領域用の溝部を形成し、その溝を一度レジストで埋め込んで、メモリセル領域中に溝部を形成することが望ましい。
【０１２３】
なぜならば、埋め込み型素子分離領域形成用の溝部をレジストで埋める工程において、有機材料からなるレジストがその溝部に露出した絶縁膜などに化学的な影響を及ぼすことがあり、メモリ素子の特性に悪影響がでてしまう。そのような状況ではメモリ特性が悪化してしまうため、埋め込み型素子分離領域用の溝部は先に周辺回路領域において形成し、レジストで一度埋め込んで、メモリセル領域に埋め込み型素子分離領域用の溝部を形成することが好ましい。
【０１２４】
なお、メモリセル領域と周辺回路領域の半導体基板中の溝部の形成は，上記工程とは逆の順に行うことも可能である．
なお、上記例では半導体基板上にゲート電極の一部を先に形成した後で、素子分離領域を形成しているが、本実施の形態はそれに限られるものではなく、先に素子分離領域を形成し、次にゲート電極を形成してもよい。
【０１２５】
本実施の形態は，それぞれ耐圧の異なる領域、例えばメモリセル領域と周辺素子領域を持ち、また、埋め込み型素子分離部を持つ半導体装置全範に適用されるものである。なお、特にフラッシュメモリにおいては、メモリセル領域と、高耐圧系ランジスタ及び低耐圧系トランジスタとからなる周辺回路領域とが備えられていて、本実施の形態を適用することによる効果が顕著である。
【０１２６】
本実施の形態によれば、メモリセル領域の素子部の上部の角および埋め込み型素子分離領域の底部の角に発生する応力ひずみを周辺回路領域への悪影響を及ぼすことなく緩和することにより、素子部の上部の角での酸化膜の劣化および結晶欠陥によるリーク不良（ドレイン−ソース間リーク）及び埋め込み型素子分離領域の底部の角での結晶欠陥によるリーク不良（ジャンクションリーク）の発生を削減もしくは防止することができる。
【０１２７】
（第２の実施の形態）
本発明の第２の実施の形態を図１４に示す。図１４（Ａ）は，ＮＯＲ型フラッシュメモリのメモリセル領域のゲート幅方向の断面図を表し、図１４（Ｂ）は、ＮＯＲ型フラッシュメモリの周辺回路領域のゲート幅方向の断面図を表している。
【０１２８】
本実施の形態の半導体装置は埋め込み型素子分離領域の形状のみが第１の実施の形態と異なり、他の構成は第１の実施の形態と同様であるため、相違点のみを説明する。
【０１２９】
図１４（Ａ）に示されるメモリセル領域では、半導体基板１中に例えばシリコン酸化膜などからなる埋め込み型素子分離領域５３が形成されていて、この埋め込み型素子分離領域５３は、ゲート酸化膜２、第１多結晶シリコン層３及び第２多結晶シリコン層５を分離している。
【０１３０】
また、図１４（Ｂ）に示される周辺回路領域では、半導体基板１中に例えばシリコン酸化膜などからなる埋め込み型素子分離領域５４が形成されていて、この埋め込み型素子分離領域５４は、ゲート酸化膜２及び第１多結晶シリコン層１１を分離している。
【０１３１】
ここで、周辺回路領域の埋め込み型素子分離領域５４の深さＴ（半導体基板１の上表面から埋め込み型素子分離領域５４の底部までの距離）に比べて，メモリセル領域の埋め込み型素子分離領域５３の深さＳ（半導体基板１の上表面から埋め込み型素子分離領域５３の底部までの距離）が浅くなっている。
【０１３２】
さらに、周辺回路領域の埋め込み型素子分離領域５４の幅Ｖ（埋め込み型素子分離領域５４の半導体基板１の表面付近での端間の距離）に比べて，メモリセル領域の埋め込み型素子分離領域５３の幅Ｕ（埋め込み型素子分離領域５３の半導体基板１の表面付近での端間の距離）が小さくなっている。
【０１３３】
また、周辺回路領域の埋め込み型素子分離領域５４同士の間の素子領域１５の幅Ｚに比べて、メモリセル領域の埋め込み型素子分離領域５３同士の間の素子領域９の幅Ｗは小さくなっている。
【０１３４】
さらに、メモリセル領域と周辺素子領域で埋め込み型素子分離領域の底部の角の形状が異なる。
【０１３５】
すなわち、埋め込み型素子分離領域の底部の半導体基板となす角度“Ｘ”がメモリセル領域においては、周辺回路領域における素子分離部の底部の半導体基板となす角度“Ｙ”と比べてより鈍角となっている。さらに、メモリセル領域においては、埋め込み型素子分離領域の底部付近ではその側面が曲面となっているが、周辺回路領域においては、埋め込み型素子分離領域の底部付近ではその側面が直線となっている。これにより、素子分離領域の底部での応力ひずみを一層緩和することができる。
【０１３６】
このように、埋め込み型素子分離領域の底部付近の形状をメモリセル領域と周辺回路領域とで変えることにより、素子分離能力を維持したまま第１の実施の形態よりもそれぞれの素子分離領域の体積を縮小させることができる。
【０１３７】
ここで、メモリセル領域の埋め込み型素子分離領域４の深さは、トランジスタの耐圧上必要なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好ましい。
【０１３８】
素子分離領域内で発生する応力はその体積に比例していて、メモリセル領域では、その素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
【０１３９】
なお、周辺回路領域では、埋め込み型素子分離領域５４の間の素子領域１５の幅Ｚがメモリセル領域の埋め込み型素子分離領域５３の間の素子領域９の幅Ｗに比べて極めて大きく設定されているため、体積が大きい埋め込み型素子分離領域５４内で生じた応力は素子領域１５で緩和されて、結晶欠陥は抑制されている。
【０１４０】
このようにメモリセル部と周辺素子部で素子分離領域の形状を変化させて、それぞれの深さを変えることで、第１の実施の形態以上にそれぞれの領域における素子分離領域の存在による応力発生をより一層抑制することができる。
【０１４１】
本実施の形態は，第１の実施の形態の製造方法において、例えば、図６（Ｂ）及び図７（Ａ）に示される半導体基板に溝部を形成する際の異方性エッチングの条件をメモリセル領域の加工時と周辺回路領域の加工時に変えることより実現できる。
【０１４２】
すなわち、使用するガスを各工程に応じて変更すると素子分離領域の溝形状が異なるように形成できる。たとえば、エッチング段階のある段階で特定のガスを使うことで、露出した半導体基板表面に反応生成物を堆積させて素子分離溝の表面の角度を変更でき、テーパー状に形成できる。なお、素子分離領域の角が鋭角であると応力が集中するので、なるべく鈍角とすることが好ましい。
【０１４３】
なお、溝の深さはメモリセル領域と周辺回路領域とで互いに同じにして、溝形状のみが互いに異なるように形成しても、実施できる。
【０１４４】
本実施の形態は第１の実施の形態よりも各領域における素子分離領域の体積を減らしているので、より応力発生を緩和し、結晶欠陥発生を防止できるので、素子領域の幅をより狭くすることができ、半導体装置のより一層の微細化が可能である。
【０１４５】
なお、第１の実施の形態において説明した応用例や変形例などは適宜、本実施の形態においても適用できる。
【０１４６】
【発明の効果】
本発明によれば、素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（Ａ）は、第１の実施の形態における半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、第１の実施の形態における半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図２】（Ａ）は、第１の実施の形態における半導体装置のメモリセル領域を表す上面図であり、（Ｂ）は、第１の実施の形態における半導体装置の周辺回路領域を表す上面図である。
【図３】（Ａ）は、第１の実施の形態における半導体装置のゲート長方向のメモリセル領域を表す断面図であり、（Ｂ）は、第１の実施の形態における半導体装置のゲート長方向の周辺回路領域を表す断面図である。
【図４】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図５】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図６】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図７】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図８】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図９】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１０】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１１】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１２】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１３】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１４】（Ａ）は、第２の実施の形態における半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、第２の実施の形態における半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図１５】（Ａ）は、従来の半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、従来の半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図１６】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１７】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１８】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１９】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図２０】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【符号の説明】
１半導体基板
２，１０ゲート酸化膜（絶縁膜）
３，１１第１多結晶シリコン層
４，１２，５３，５４埋め込み型素子分離領域
５，１３第２多結晶シリコン層
６ＯＮＯ膜
７第３多結晶シリコン層
８，１４タングステンシリサイド層
９，１５素子領域
１６，１７ゲート電極
２０拡散層
２１，３１酸化膜
２２，３２ゲート側壁絶縁膜
２４層間絶縁膜
２５，３４コンタクトプラグ
２６，３５配線層
３０第１拡散層
３３第２拡散層
３６,４２，４６，４８，５０フォトレジスト
４０，４４シリコンナイトライド膜
４１，４５マスク材
４３，４７開口部
４９，５１溝部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an element isolation formation technique for a semiconductor device, and more particularly to a semiconductor device having a miniaturized embedded element isolation region and a method for manufacturing the same.
[0002]
[Prior art]
In semiconductor devices that are becoming increasingly integrated year by year, a buried element isolation structure may be introduced from the design stage in order to satisfy the reduction in circuit design rules as a requirement for miniaturization. A conventional semiconductor memory device having such an element isolation structure will be described by taking a NOR flash memory as an example.
[0003]
FIG. 15A shows a cross-sectional view of the structure of the memory cell region of the NOR flash memory, and FIG. 15B shows a cross-sectional view of the structure of the peripheral element region.
[0004]
In the memory cell region shown in FIG. 16A, a gate oxide film 61 is formed on a semiconductor substrate 60, and a first polycrystalline silicon layer 62 is formed on the gate oxide film 61. The gate oxide film 61 and the first polycrystalline silicon layer 62 are separated into a plurality of regions by a buried element isolation region 63 made of an insulator such as a silicon oxide film.
[0005]
A second polycrystalline silicon layer 64 is formed on the first polycrystalline silicon layer 62, and the end of the second polycrystalline silicon layer 64 also covers the end of the buried element isolation region 63. .
[0006]
The first polycrystalline silicon layer 62 and the second polycrystalline silicon layer 64 constitute a floating gate.
[0007]
An ONO film 65 is formed on the surface of the second polycrystalline silicon layer 64 and on the buried element isolation region 63. Here, the ONO film 65 which is a laminated structure film of the silicon oxide film (O), the silicon nitride film (N), and the silicon oxide film (O) is composed of the second polycrystalline silicon film 64 and the buried type element isolation region. The shape is uneven according to the surface shape of 63.
[0008]
On the ONO film 65, a third polycrystalline silicon layer 66 that becomes a part of the control gate electrode is formed. The lower surface of the third polycrystalline silicon layer 66 has an uneven shape corresponding to the surface shape of the lower ONO film 65.
[0009]
On the third polycrystalline silicon layer 66, a tungsten silicide layer 67 is formed which becomes a part of the control gate electrode.
[0010]
The surface of the semiconductor substrate 60 surrounded by the embedded element isolation region 63 is an element region 68.
[0011]
In the peripheral circuit region shown in FIG. 15B, a gate oxide film 70 is formed on the semiconductor substrate 60, and a first polycrystalline silicon layer 71 is formed on the gate oxide film 70. The gate oxide film 70 and the first polycrystalline silicon layer 71 are separated into a plurality of regions by a buried element isolation region 72.
[0012]
A second polycrystalline silicon layer 72 is formed on the first polycrystalline silicon layer 71, and the end of the second polycrystalline silicon layer 72 also covers the end of the buried element isolation region 73. .
[0013]
A tungsten silicide layer 73 is formed on the second polycrystalline silicon layer 72.
[0014]
The surface of the semiconductor substrate 60 surrounded by the embedded element isolation region 72 is an element region 74.
[0015]
Note that in the memory cell region and the peripheral circuit region, an interlayer insulating film, a wiring layer, and the like are further formed in the upper region of FIGS. 15A and 15B, but the illustration is omitted.
[0016]
Here, the depth m (the distance from the upper surface of the semiconductor substrate 60 to the bottom of the embedded element isolation region 72) of the embedded element isolation region 72 in the peripheral circuit region and the embedded element isolation region 63 in the memory cell region. The depth k (the distance from the upper surface of the semiconductor substrate 60 to the bottom of the buried element isolation region 63) is equal.
[0017]
Furthermore, the width n (buried element) of the buried element isolation region 63 in the memory cell region is larger than the width p (the distance between the bottom ends of the buried element isolation region 72) of the buried element isolation region 72 in the peripheral circuit region. The distance between the bottom ends of the separation region 63 is small.
[0018]
In addition, the width q of the element region 68 between the embedded element isolation regions 63 in the memory cell region is smaller than the width r of the element region 74 between the embedded element isolation regions 72 in the peripheral circuit area. Yes.
[0019]
In the semiconductor device shown in FIG. 15, in the memory cell region, the width n of the embedded element isolation region 63 is about 0.29 μm, the depth k from the semiconductor substrate surface to the bottom surface is about 0.3 μm, and the element The width q of the region is about 0.25 μm. Further, in the peripheral element region, the buried element isolation region 72 has a width p of about 0.4 μm, the element region 74 has a width r of about 2 μm, and the height m of the embedded element isolation region 72 from the surface of the semiconductor substrate 60 is About 0.1 μm.
[0020]
Next, a manufacturing method of the conventional semiconductor device shown in FIG. 15 will be described while comparing the memory cell region and the peripheral circuit region.
[0021]
First, on the semiconductor substrate 60 in the memory cell region shown in FIG. 16A, a gate oxide film 61, a first polycrystalline silicon layer 62 thereon, a silicon nitride film 75 thereon, and a mask material thereon. 76 are sequentially deposited in a stacked structure.
[0022]
Next, a photoresist 78 having an opening 77 corresponding to a region where a buried element isolation region is to be formed is formed on the mask material 76.
[0023]
In the peripheral circuit region, as shown in FIG. 16B, a gate oxide film 70, a first polycrystalline silicon film 71 thereon, a silicon nitride film 79 thereon, and a gate oxide film 70 thereon. The mask material 80 is sequentially deposited so as to have a laminated structure.
[0024]
Next, a photoresist 82 having an opening 81 corresponding to the buried element isolation region formation scheduled region is formed on the mask material 80.
[0025]
Next, in the memory cell region, as shown in FIG. 17A, patterning is performed by lithography using a photoresist 78, and a mask material 76 is provided so as to provide an opening 77 by anisotropic etching. Process.
[0026]
In the peripheral circuit region, as shown in FIG. 17B, patterning is performed by lithography using a photoresist 82, and the mask material 80 is processed so as to provide the opening 81 by anisotropic etching.
[0027]
Next, in the memory cell region, as shown in FIG. 18A, the silicon nitride film 75, the first polycrystalline silicon layer 62, the gate oxide film 61, the anisotropic etching using the mask material 76, Then, the semiconductor substrate 60 is processed to form a groove 82 having a depth of about 300 nm in the semiconductor substrate 60.
[0028]
In the peripheral circuit region, as shown in FIG. 18B, the silicon nitride film 79, the first polycrystalline silicon layer 71, the gate oxide film 70, and the semiconductor substrate are anisotropically etched using a mask material 80. 60 is processed to form a groove 83 having a depth of about 300 nm in the semiconductor substrate 60.
[0029]
Next, thermal oxidation for protecting the groove 82 and the groove 83 formed in the semiconductor substrate 60 is performed.
[0030]
Next, as shown in FIGS. 19A and 19B, a silicon oxide film is deposited on the entire surface, and silicon nitride is formed by CMP (Chemical Mechanical Polishing). Using the layers 75 and 79 as a mask material, the surface of the buried element isolation region is planarized, and the silicon oxide film and the mask materials 76 and 80 other than the buried element isolation region are removed to fill the memory cell region with a buried type. An embedded element isolation region 72 is formed in the element isolation region 63 and the peripheral circuit region.
[0031]
At this time, the upper surface of the buried element isolation region 63 is flush with the upper surface of the silicon nitride layer 75. Further, the upper surface of the buried element isolation region 72 is flush with the upper surface of the silicon nitride layer 79.
[0032]
Next, annealing at 1000 ° C. or higher is performed to release stress in the silicon oxide film in the embedded element isolation regions 63 and 72.
[0033]
Further, as shown in FIGS. 20A and 20B, a wet etching process is performed to selectively remove the silicon nitride layers 75 and 79, and a second polycrystalline silicon layer is formed in the memory cell region. 64 is formed, and a second polycrystalline silicon film 73 is deposited in the peripheral circuit region.
[0034]
Next, a process for isolating the floating gate is performed in the memory cell region, and the second polycrystalline silicon layer 64 is separated at the upper end portion of the buried element isolation region 63.
[0035]
Next, in the memory cell region, an ONO film 65 is formed on the exposed surface. At the same time, the ONO film 65 is formed on the exposed surface also in the peripheral circuit region.
[0036]
Next, a third polycrystalline silicon layer 66 is deposited on the ONO film 65 in the memory cell region. At the same time, the third polycrystalline silicon layer 66 is deposited on the ONO film 65 also in the peripheral circuit region.
[0037]
Next, in the memory cell region, a photoresist (not shown) is coated on the exposed surface, and thereafter, in the peripheral circuit region, the third polycrystalline silicon layer 66 and the ONO film 65 are removed by etching. To do.
[0038]
Next, in the memory cell region, the photoresist is removed, and a tungsten silicide layer 67 is deposited on the third polycrystalline silicon layer 66. At this time, a tungsten silicide layer 73 is deposited on the second polycrystalline silicon layer 72 also in the peripheral circuit region.
[0039]
Next, as shown in FIG. 15A, in the memory cell region, the first polycrystalline silicon layer 62, the second polycrystalline silicon layer 64, the ONO film 65, the third polycrystalline silicon layer 66, Then, the laminated gate composed of the tungsten silicide layer 66 is processed to form a predetermined gate electrode shape.
[0040]
In the peripheral circuit region, as shown in FIG. 15B, a laminated gate composed of the first polycrystalline silicon layer 71, the second polycrystalline silicon layer 72, and the tungsten silicide layer 73 is processed to obtain a predetermined gate. The gate electrode shape is formed.
[0041]
Next, thermal diffusion is performed on each of the memory cell region and the peripheral circuit region by impurity doping and annealing at 1000 ° C. or higher to form a diffusion layer (not shown).
[0042]
In the subsequent steps, an interlayer insulating film (not shown) is deposited, a contact is opened so that the diffusion layer is exposed in the interlayer insulating film, and a metal such as tungsten is buried in the contact opening (not shown). Z).
[0043]
Next, a wiring layer (not shown) is formed on the interlayer insulating film, and the wiring layer is connected to the contact plug.
[0044]
Through these steps, a NOR flash memory is obtained.
[0045]
[Problems to be solved by the invention]
The conventional semiconductor device and the manufacturing method thereof as described above have the following problems.
[0046]
In the semiconductor device manufacturing method, the buried element isolation regions 63 and 72 are formed by embedding a silicon oxide film after etching the semiconductor substrate 60. As described above, in order to relieve stress in the silicon oxide film in which the trenches 82 and 83 are embedded, annealing at 1000 ° C. or higher is performed. At this annealing, the silicon oxide film in the embedded element isolation regions 63 and 72 is adjacent. Due to the difference in thermal expansion coefficient from that of the semiconductor substrate 60, stress strain occurs at the end portions of the embedded element isolation regions 63 and 72.
[0047]
When heat is applied to the silicon oxide film in the element isolation region, stress that expands outward is generated. In response to this stress, stress is applied to the semiconductor substrate. Since the semiconductor substrate is formed of a silicon single crystal, a crystal defect occurs when stress is applied.
[0048]
In particular, for example, the upper corner of the element region 68 adjacent to the embedded element region 63 indicated by a in FIG. 15A and c in FIG. 15B and b in FIG. 15A and FIG. B) A strong stress strain is generated at the bottom corner of the buried element isolation region 63 indicated by d in FIG.
[0049]
Crystal defects are generated due to the stress strain, and leakage defects occur due to accelerated diffusion of impurities in the crystal defects. In addition, the same stress strain occurs in annealing or the like when forming the diffusion layer.
[0050]
Here, the stress strain generated in the vicinity of the end portions of the embedded element isolation regions 63 and 72 is large in the width of the element isolation regions 63 and 72 indicated by n in FIG. 15A and p in FIG. 15B. Dependent.
[0051]
Furthermore, the stress strain generated in the vicinity of the end portions of the buried element isolation regions 63 and 72 is also caused by the depth of the element isolation regions 63 and 72 indicated by k in FIG. 15A and m in FIG. 15B. It depends heavily.
[0052]
Further, the stress strain generated in the vicinity of the end portions of the buried element isolation regions 63 and 72 is between the adjacent element isolation regions 63 and 72 indicated by q in FIG. 15A and r in FIG. 15B. The widths of the element regions 68 and 74 greatly depend on each other.
[0053]
Further, the stress strain at the upper part of the element regions 68 and 74 indicated by a in FIG. 15A and c in FIG. 15B is larger as the widths q and r of the element regions 68 and 74 are smaller. The larger the widths n and p of the element isolation regions 63 and 72, the larger the element isolation regions 63 and 72.
[0054]
Further, the stress strain at the bottom corners of the buried element isolation regions 63 and 72 indicated by b in FIG. 15A and d in FIG. 15B is the width q, r of the element regions 68 and 74. Is larger, the larger the widths n and p of the buried element isolation regions 63 and 72 are, and the larger the depths k and m of the element isolation regions 63 and 72 are.
[0055]
Also, the stress strain at the bottom corners of the embedded element isolation regions 63 and 72 indicated by b in FIG. 15A and d in FIG. 15B is the bottom of the embedded element isolation regions 63 and 72. The corners b and d are larger in shape with an acute angle and smaller as the radius of curvature increases.
[0056]
Here, not only in the NOR type flash memory but also in a semiconductor memory device, in order to minimize the memory cell area, the width of the element isolation region and the width of the element region are larger than those in the peripheral circuit region. Is smaller. That is, the division value obtained by dividing q by n is much smaller than the division value obtained by dividing r by p. Therefore, due to the width of the element isolation region and the width of the element region, the stress strain generated at the end of the element isolation region in the memory cell region is greater than the stress strain generated at the end of the element isolation region in the peripheral circuit region. growing.
[0057]
In the conventional manufacturing method, since the element isolation regions in the memory cell region and the peripheral circuit region are formed at the same time, the depth is uniformly determined by the element isolation region in the peripheral circuit region where higher breakdown voltage is required. That is, k in FIG. 15A and m in FIG. 15B are equal. Therefore, the stress strain generated in the upper corner of the element region and the portion facing the corner of the bottom of the element isolation region causes deterioration of the oxide film in the upper corner of the element region. Deterioration of data retention characteristics, causing leakage defects due to crystal defects (drain-source leakage). In element regions facing the bottom corners of element isolation regions, leakage defects due to crystal defects (leakage at junctions) Become.
[0058]
In particular, in a flash memory, a high voltage needs to be applied to a memory cell transistor in the read / write operation, and therefore a high voltage transistor must be provided in a peripheral circuit that generates the high voltage. Therefore, in the peripheral circuit region of the semiconductor device, it is necessary to provide a deep element isolation region deep enough to provide sufficient element isolation capability around the transistor.
[0059]
Further, in the peripheral circuit region, the element isolation region needs to have a higher breakdown voltage than the element isolation region of the memory cell region, so that the width of the element isolation region is set wider. As described above, in the flash memory, it is necessary to set the width and depth of the element isolation region to be large. In particular, since the width of the element isolation region is set small for miniaturization in the memory cell region, The occurrence of stress strain and crystal defects at the end of the separation region becomes significant.
[0060]
An object of the present invention is to solve the above-described problems of the prior art.
[0061]
In particular, an object of the present invention is to provide a semiconductor device that suppresses the occurrence of stress strain and crystal defects at the end of an element isolation region, and a method for manufacturing the same.
[0062]
[Means for Solving the Problems]
To achieve the above object, the present invention includes a semiconductor substrate, provided in the semiconductor substrate, a first element region in which a transistor is formed, buried in the semiconductor substrate, the corners of its lower end There a first angle, and have a first width, and a first buried-type isolation region for partitioning the first element region, the applied voltage is the operation at the first level below a memory circuit region for the provided in the semiconductor substrate, and a second element region in which a transistor is formed, the buried in the semiconductor substrate, a second acute angle than corners of the first angle of the lower end an angle of said first and a second buried type isolation regions which have a wide second width greater than the width defining the second device region, higher than the first level voltage semiconductors comprising a peripheral circuit region for an applied in operation It is a device.
[0063]
Another feature of the present invention is a method for manufacturing a semiconductor device according to the preceding paragraph, wherein a step of sequentially forming an oxide film and a first polycrystalline silicon film on a semiconductor substrate, and a peripheral circuit region in the semiconductor substrate are provided. Forming a second element isolation trench having a second width and a second bottom end angle therein,
A step of covering the peripheral circuit region with a resist, and a first width narrower than the second width and an obtuse angle first than the second bottom end angle in the memory circuit region in the semiconductor substrate. Forming a first element isolation groove having a bottom end angle, removing a resist provided in the peripheral circuit region, and providing an insulator in the first element isolation groove and the second element isolation groove Embedding, forming a buried element isolation region in the memory circuit region and the peripheral circuit region, heating the buried element isolation region, and a second multiple in the memory circuit region and the peripheral circuit region. A step of forming a crystalline silicon layer, and selectively patterning the second polycrystalline silicon layer and the first polycrystalline silicon layer by etching, in the memory circuit region and the peripheral circuit region, The method of manufacturing a semiconductor device characterized by a step of forming a gate electrode of respectively.
[0066]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. The drawings are schematic, and the relationship between thickness and planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Specific thicknesses and dimensions should be determined in consideration of the following description. Also included in the drawings are portions having different dimensional relationships and ratios.
[0067]
(First embodiment)
This embodiment will be described with reference to FIGS.
[0068]
FIG. 1A shows a cross-sectional view in the extending direction of the control gate of the memory cell region of the NOR flash memory, and FIG. 1B shows the gate width direction of the peripheral circuit region of the NOR flash memory. It is shown.
[0069]
1A corresponds to a cross-sectional view taken along line “CD” in FIG. 2A which is a top view of the memory cell region, and FIG. 1B is a top view of the peripheral circuit region. This corresponds to a cross-sectional view taken along line “GH” in FIG.
[0070]
In the memory cell region shown in FIG. 1A, a gate oxide film 2 is formed on a semiconductor substrate 1, and a first polycrystalline silicon layer 3 is formed on the gate oxide film 2. The gate oxide film 2 and the first polycrystalline silicon layer 3 are separated into a plurality of regions by a buried element isolation region 4 made of, for example, a silicon oxide film.
[0071]
A second polycrystalline silicon layer 5 is formed on the first polycrystalline silicon layer 3, and the end of the second polycrystalline silicon layer 5 also covers the end of the buried element isolation region 4. .
[0072]
The first polycrystalline silicon layer 3 and the second polycrystalline silicon layer 5 constitute a floating gate.
[0073]
An ONO film 6 is formed on the surface of the second polycrystalline silicon layer 5 and on the buried element isolation region 4. Here, the ONO film 6 has a concavo-convex shape corresponding to the surface shape of the second polycrystalline silicon film 5 and the buried element isolation region 4 below.
[0074]
On the ONO film 6, a third polycrystalline silicon layer 7 is formed which becomes a part of the control gate electrode. The lower surface of the third polycrystalline silicon layer 7 has an uneven shape corresponding to the surface shape of the lower ONO film 6.
[0075]
A tungsten silicide layer 8 is formed on the third polycrystalline silicon layer 7 to be a part of the control gate electrode.
[0076]
The first polycrystalline silicon layer 3, the second polycrystalline silicon layer 5, the ONO film 6, the third polycrystalline silicon layer 7, and the tungsten silicide layer 8 formed on the semiconductor substrate 1 are connected to the gate electrode 16 in the memory cell region. Become.
[0077]
The surface of the semiconductor substrate 1 surrounded by the embedded element isolation region 4 is an element region 9.
[0078]
In the peripheral circuit region shown in FIG. 1B, a gate oxide film 10 is formed on the semiconductor substrate 1, and a first polycrystalline silicon layer 11 is formed on the gate oxide film 10. The gate oxide film 10 and the first polycrystalline silicon layer 11 are separated into a plurality of regions by a buried element isolation region 12.
[0079]
A second polycrystalline silicon layer 13 is formed on the first polycrystalline silicon layer 11, and the end of the second polycrystalline silicon layer 13 also covers the end of the buried element isolation region 12. .
[0080]
A tungsten silicide layer 14 is formed on the second polycrystalline silicon layer 13.
[0081]
The first polycrystalline silicon layer 11, the second polycrystalline silicon layer 13, and the tungsten silicide layer 14 formed on the semiconductor substrate 1 serve as the gate electrode 17 in the peripheral circuit region.
[0082]
The surface of the semiconductor substrate 1 surrounded by the embedded element isolation region 12 is an element region 15.
[0083]
Note that in the memory cell region and the peripheral circuit region, an interlayer insulating film, a wiring layer, and the like are further formed in the upper region of FIGS. 1A and 1B, respectively, but the illustration is omitted.
[0084]
Here, the embedded element isolation region in the memory cell region is larger than the depth M (the distance from the upper surface of the semiconductor substrate 1 to the bottom of the embedded element isolation region 12) of the embedded element isolation region 12 in the peripheral circuit region. The depth L of 4 (the distance from the upper surface of the semiconductor substrate 1 to the bottom of the buried element isolation region 4) is shallower.
[0085]
Further, the width N of the embedded element isolation region 4 in the memory cell region (the embedded element) compared to the width P of the embedded element isolation region 12 in the peripheral circuit region (the distance between the bottom ends of the embedded element isolation region 12). The distance between the bottom ends of the separation region 4 is small.
[0086]
In addition, the width Q of the element region 9 between the embedded element isolation regions 4 in the memory cell area is smaller than the width R of the element region 15 between the embedded element isolation regions 12 in the peripheral circuit area. Yes.
[0087]
That is, in the memory cell region, the buried element isolation region 4 has a depth L of about 0.2 μm and a width N of about 0.29 μm, and an element region between the embedded element isolation regions 4. The width Q of 9 is about 0.25 μm.
[0088]
In the peripheral circuit region, the depth M of the embedded element isolation region 12 is about 0.3 μm and the width P thereof is about 0.4 μm. The width R of the region 15 is about 2 μm.
[0089]
By the way, the depth of the element isolation region is determined by the embedding property of the silicon oxide film that embeds the element isolation region formation planned region and the punch-through breakdown voltage required as the element isolation region. Here, the depth of the buried element isolation region 4 in the memory cell region is preferably set to a minimum depth necessary for the withstand voltage of the transistor in order to relieve stress and prevent the occurrence of crystal defects.
[0090]
In order to relieve stress strain at the end of the element isolation region in the memory cell region, it is necessary to reduce the depth of the element isolation region. In this embodiment, since a higher punch-through breakdown voltage is required in the peripheral circuit region than in the memory cell region, the lower limit of the depth of the element isolation region can be made shallower in the memory cell region than in the peripheral circuit region. .
[0091]
The stress generated in the element isolation region is proportional to its volume. In the memory cell region, both the width and depth of the element isolation region are suppressed to the minimum necessary for withstand voltage, so the generated stress is also minimum. It becomes. For this reason, the possibility of crystal defects is suppressed.
[0092]
In the peripheral circuit region, the width R of the element region 15 between the embedded element isolation regions 12 is set to be extremely larger than the width Q of the element region 9 between the embedded element isolation regions 4 in the memory cell region. Therefore, the stress generated in the embedded element isolation region 12 having a large volume is relaxed in the element region 15, and crystal defects are suppressed.
[0093]
Next, the structure in the gate length direction in the memory cell region will be described with reference to FIG. 3A which is a cross section taken along the line “EF” in FIG.
[0094]
A diffusion layer 20 is formed on the semiconductor substrate 1 using the gate electrode 16 as a mask. The gate electrode includes a stacked gate oxide film 2, a first polycrystalline silicon layer 3, a second polycrystalline silicon layer 5, an ONO film 6, a third polycrystalline silicon layer 7, and a tungsten silicide layer 8 that are floating gates. A gate sidewall insulating film 22 is formed on the side surface with an oxide film 21 interposed. An insulating film 2 is formed on the surface of the semiconductor substrate 1. An interlayer insulating film 24 is formed on the gate electrode and the insulating film 2. A part of the insulating film 2 on the diffusion layer 20 is removed, and a contact plug 25 is connected through the interlayer insulating film 24. A wiring layer 26 is formed on the interlayer insulating film 24 and connected to the contact plug 25.
[0095]
Next, the structure in the gate length direction in the peripheral circuit region will be described with reference to FIG. 3B which is a cross section taken along the line “I-J” in FIG.
[0096]
A first diffusion layer 30 is formed on the semiconductor substrate 1 using the gate electrode 17 as a mask. Further, a gate sidewall insulating film 32 is formed on the semiconductor substrate 1 as a mask. The gate electrode is composed of a stacked gate oxide film 15, a first polycrystalline silicon layer 11, a second polycrystalline silicon layer 13, and a tungsten silicide layer 14, and a gate side wall insulating film via an oxide film 31 on its side surface. 32 is formed. An insulating film 10 is formed on the surface of the semiconductor substrate 1. An interlayer insulating film 24 is formed on the gate electrode and the insulating film 10. A part of the insulating film 10 on the diffusion layer 30 is removed, and a contact plug 34 is connected through the interlayer insulating film 24. A wiring layer 35 is formed on the interlayer insulating film 24 and connected to the contact plug 34.
[0097]
Next, the structure in the gate length direction in the memory cell region will be described while comparing the manufacturing method of the semiconductor device of the present embodiment between the memory cell region and the peripheral circuit region.
[0098]
First, on the semiconductor substrate 1 in the memory cell region shown in FIG. 4A, a gate oxide film 2, a first polycrystalline silicon layer 3 thereon, a silicon nitride film 40 thereon, and a TEOS film thereon. A mask material 41 such as a silicon oxide film is sequentially deposited so as to have a laminated structure.
[0099]
Next, a photoresist 42 having an opening 43 corresponding to a buried element isolation region formation scheduled region is formed on the mask material 41.
[0100]
In the peripheral circuit region, as shown in FIG. 4B, a gate oxide film 10, a first polycrystalline silicon film 11 thereon, a silicon nitride film 44 thereon, and a gate oxide film 10 thereon. A mask material 45 such as a silicon oxide film made of a TEOS film or the like is sequentially deposited so as to have a laminated structure.
[0101]
Next, a photoresist 46 having an opening 47 corresponding to the buried element isolation region formation scheduled region is formed on the mask material 45.
[0102]
Next, in the memory cell region, as shown in FIG. 5A, patterning is performed by lithography using a photoresist 42, and mask material 41 and so as to provide an opening 43 by anisotropic etching. The silicon nitride film 40 is processed and the photoresist 42 is removed.
[0103]
In the peripheral circuit region, as shown in FIG. 5B, patterning is performed by lithography using a photoresist 46, and mask material 45 and silicon nitride are provided so as to provide an opening 47 by anisotropic etching. The film 44 is processed and the photoresist 46 is removed.
[0104]
Next, as shown in FIG. 6A, the exposed surface of the memory cell region is covered with a photoresist 48.
[0105]
Next, as shown in FIG. 6B, in the peripheral circuit region, the first polycrystalline silicon layer 11 and the gate oxide film 10 are processed by anisotropic etching using the mask material 45, and the semiconductor substrate 1. A groove 49 having a depth of about 300 nm is formed in the substrate.
[0106]
Next, as shown in FIG. 7A, the photoresist 48 in the memory cell region is removed, and only the peripheral circuit region is covered with the photoresist 50 as shown in FIG. 7B.
[0107]
Next, as shown in FIG. 7A, in the memory cell region, using the mask material 41, the first polycrystalline silicon layer 3 and the gate oxide film 2 are processed by anisotropic etching, and the semiconductor substrate 1 A groove 51 having a depth of about 200 nm is formed on the surface.
[0108]
Next, the photoresist 50 in the peripheral circuit region is removed, and thermal oxidation for protecting the groove portions 49 and 51 formed in the semiconductor substrate 1 is performed.
[0109]
Next, as shown in FIGS. 8A and 8B, a silicon oxide film is deposited on the entire surface, and buried element isolation is performed by CMP or the like using the silicon nitride layers 40 and 44 as a mask material. The surface of the region is planarized and the silicon oxide film other than the buried element isolation region is removed, thereby forming the buried element isolation region 4 in the memory cell region and the buried element isolation region 12 in the peripheral circuit region. At this time, the upper surface of the buried element isolation region 4 is flush with the upper surface of the silicon nitride layer 40. Further, the upper surface of the buried element isolation region 12 is flush with the upper surface of the silicon nitride layer 44.
[0110]
Next, as shown in FIGS. 9A and 9B, annealing at 1000 ° C. or higher is performed to release stress in the silicon oxide film in the buried element isolation regions 4 and 12. Further, wet etching is performed to selectively remove the silicon nitride layers 40 and 44, to form the second polycrystalline silicon layer 5 in the memory cell region, and to form the second polycrystalline silicon layer 13 in the peripheral circuit region. accumulate.
[0111]
Next, as shown in FIG. 10A, a process for isolating the floating gate is performed in the memory cell region, and the second polycrystalline silicon layer 5 is separated at the upper end of the buried element isolation region 4. .
[0112]
Next, in the memory cell region, the ONO film 6 is formed on the exposed surface. At the same time, as shown in FIG. 10B, the ONO film 6 is formed on the exposed surface also in the peripheral circuit region.
[0113]
Next, as shown in FIG. 11A, a third polycrystalline silicon layer 7 is deposited on the ONO film 6 in the memory cell region. At the same time, as shown in FIG. 11B, the third polycrystalline silicon layer 7 is deposited on the ONO film 6 also in the peripheral circuit region.
[0114]
Next, as shown in FIG. 12A, a photoresist 36 is coated on the exposed surface in the memory cell region. Thereafter, as shown in FIG. 12B, in the peripheral circuit region, the third polycrystalline silicon layer 7 and the ONO film 6 are removed by etching.
[0115]
Next, as shown in FIG. 13A, in the memory cell region, the photoresist 36 is removed, and a tungsten silicide layer 8 is deposited on the third polycrystalline silicon layer 7. At this time, a tungsten silicide layer 14 is deposited on the second polycrystalline silicon layer 13 as shown in FIG. 13B also in the peripheral circuit region.
[0116]
Next, as shown in FIG. 3A, in the memory cell region, the first polycrystalline silicon layer 3, the second polycrystalline silicon layer 5, the ONO film 6, the third polycrystalline silicon layer 7, Then, the laminated gate composed of the tungsten silicide layer 7 is processed to form a predetermined gate electrode shape.
[0117]
In the peripheral circuit region, as shown in FIGS. 1B and 3B, a stacked gate including a first polycrystalline silicon layer 11, a second polycrystalline silicon layer 13, and a tungsten silicide layer 14 is formed. Is processed to form a predetermined gate electrode shape.
[0118]
Next, as shown in FIGS. 3A and 3B, each of the memory cell region and the peripheral circuit region is subjected to thermal diffusion by impurity doping and annealing at 1000 ° C. or more to thereby form the diffusion layer 20 and the first layer. A diffusion layer 31 is formed. Further, in the peripheral circuit region, a gate side wall insulating film 32 is formed as shown in FIG. 3B, and this gate side wall insulating film 32 is used as a mask in the semiconductor substrate 1 to be higher than the first diffusion layer. A second diffusion layer 33 having a concentration is formed.
[0119]
Next, an interlayer insulating film 24 is deposited, contacts are opened so that the diffusion layers 20 and 30 are exposed in the interlayer insulating film 24, and contact plugs 25 and 34 are formed by embedding metal such as tungsten in the contact openings. To do.
[0120]
Next, wiring layers 26 and 35 are formed on the interlayer insulating film 24, and the wiring layers 26 and 35 are connected to the contact plugs 25 and 34.
[0121]
Through these steps, a NOR flash memory is obtained.
[0122]
Here, in the gate electrode prefabricated manufacturing method in which an insulating film or the like that becomes a part of the gate electrode is formed prior to the buried element isolation region, the groove for the buried element isolation region is formed in the peripheral circuit area first. Then, it is desirable to fill the trench with a resist once to form a trench in the memory cell region.
[0123]
This is because, in the process of filling the trench for forming the buried element isolation region with the resist, the resist made of an organic material may have a chemical effect on the insulating film exposed in the trench, which adversely affects the characteristics of the memory element. Will appear. In such a situation, since the memory characteristics deteriorate, the trench for the buried element isolation region is first formed in the peripheral circuit region, and is buried once with a resist, and the trench for the buried element isolation region is filled in the memory cell region. Is preferably formed.
[0124]
It should be noted that the formation of the grooves in the semiconductor substrate in the memory cell region and the peripheral circuit region can be performed in the reverse order of the above steps.
In the above example, the element isolation region is formed after a part of the gate electrode is first formed on the semiconductor substrate. However, this embodiment is not limited to this, and the element isolation region is first formed. Then, a gate electrode may be formed.
[0125]
This embodiment is applied to the entire semiconductor device having regions with different breakdown voltages, for example, a memory cell region and a peripheral element region, and also having an embedded element isolation portion. In particular, a flash memory is provided with a memory cell region and a peripheral circuit region including a high breakdown voltage transistor and a low breakdown voltage transistor, and the effect of applying this embodiment is remarkable.
[0126]
According to the present embodiment, the stress strain generated at the upper corner of the element portion of the memory cell region and the bottom corner of the buried element isolation region is reduced without adversely affecting the peripheral circuit region, thereby Reduction of oxide film deterioration at the upper corner of the portion and leakage failure due to crystal defects (drain-source leakage) and leakage failure due to crystal defects at the bottom corner of the buried element isolation region (junction leakage) or Can be prevented.
[0127]
(Second Embodiment)
A second embodiment of the present invention is shown in FIG. 14A shows a cross-sectional view in the gate width direction of the memory cell region of the NOR type flash memory, and FIG. 14B shows a cross-sectional view in the gate width direction of the peripheral circuit region of the NOR type flash memory. Yes.
[0128]
The semiconductor device of this embodiment is different from the first embodiment only in the shape of the buried element isolation region, and the other configuration is the same as that of the first embodiment, so only the differences will be described.
[0129]
In the memory cell region shown in FIG. 14A, a buried element isolation region 53 made of, for example, a silicon oxide film is formed in the semiconductor substrate 1, and the buried element isolation region 53 is formed of the gate oxide film 2. The first polycrystalline silicon layer 3 and the second polycrystalline silicon layer 5 are separated.
[0130]
In the peripheral circuit region shown in FIG. 14B, a buried element isolation region 54 made of, for example, a silicon oxide film is formed in the semiconductor substrate 1, and the buried element isolation region 54 is formed by gate oxidation. The film 2 and the first polycrystalline silicon layer 11 are separated.
[0131]
Here, the buried element isolation region in the memory cell region is compared with the depth T of the buried element isolation region 54 in the peripheral circuit region (distance from the upper surface of the semiconductor substrate 1 to the bottom of the buried element isolation region 54). The depth S of 53 (distance from the upper surface of the semiconductor substrate 1 to the bottom of the buried element isolation region 53) is shallower.
[0132]
Further, the embedded element isolation region 53 in the memory cell region is compared with the width V of the embedded element isolation region 54 in the peripheral circuit region (distance between the ends of the embedded element isolation region 54 near the surface of the semiconductor substrate 1). The width U (the distance between the ends of the embedded element isolation region 53 near the surface of the semiconductor substrate 1) is small.
[0133]
Further, the width W of the element region 9 between the embedded element isolation regions 53 in the memory cell region is smaller than the width Z of the element region 15 between the embedded element isolation regions 54 in the peripheral circuit region. Yes.
[0134]
Furthermore, the shape of the bottom corner of the buried element isolation region differs between the memory cell region and the peripheral element region.
[0135]
That is, the angle “X” formed with the semiconductor substrate at the bottom of the buried element isolation region is a more obtuse angle in the memory cell region than the angle “Y” formed with the semiconductor substrate at the bottom of the element isolation portion in the peripheral circuit region. ing. Further, in the memory cell region, the side surface is curved near the bottom of the buried element isolation region, but in the peripheral circuit region, the side surface is straight near the bottom of the buried element isolation region. . Thereby, the stress strain at the bottom of the element isolation region can be further relaxed.
[0136]
In this way, by changing the shape near the bottom of the buried element isolation region between the memory cell region and the peripheral circuit region, the volume of each element isolation region is maintained as compared with the first embodiment while maintaining the element isolation capability. Can be reduced.
[0137]
Here, the depth of the buried element isolation region 4 in the memory cell region is preferably set to a minimum depth necessary for the withstand voltage of the transistor in order to relieve stress and prevent generation of crystal defects.
[0138]
The stress generated in the element isolation region is proportional to its volume. In the memory cell region, both the width and depth of the element isolation region are suppressed to the minimum necessary for withstand voltage, so the generated stress is also minimum. It becomes. For this reason, the possibility of crystal defects is suppressed.
[0139]
In the peripheral circuit region, the width Z of the element region 15 between the embedded element isolation regions 54 is set to be extremely larger than the width W of the element region 9 between the embedded element isolation regions 53 of the memory cell region. Therefore, the stress generated in the buried element isolation region 54 having a large volume is relaxed in the element region 15 and the crystal defects are suppressed.
[0140]
In this way, by changing the shape of the element isolation region in the memory cell portion and the peripheral element portion and changing the depth of each, it is possible to generate stress due to the presence of the element isolation region in each region more than in the first embodiment. Can be further suppressed.
[0141]
In this embodiment, in the manufacturing method of the first embodiment, for example, the anisotropic etching conditions for forming the groove in the semiconductor substrate shown in FIGS. 6B and 7A are stored in the memory. This can be realized by changing at the time of processing the cell region and at the time of processing the peripheral circuit region.
[0142]
That is, when the gas to be used is changed according to each step, the groove shape of the element isolation region can be formed differently. For example, by using a specific gas at a certain stage of the etching stage, reaction products can be deposited on the exposed semiconductor substrate surface, the angle of the surface of the element isolation groove can be changed, and a tapered shape can be formed. In addition, since stress concentrates when the angle of the element isolation region is an acute angle, it is preferable to make the angle as obtuse as possible.
[0143]
Note that the groove depth can be the same in the memory cell region and the peripheral circuit region, and only the groove shapes can be different from each other.
[0144]
In the present embodiment, the volume of the element isolation region in each region is reduced as compared with the first embodiment. Therefore, the generation of stress can be alleviated and the generation of crystal defects can be prevented, so that the width of the element region is made narrower. Therefore, the semiconductor device can be further miniaturized.
[0145]
Note that the application examples and modification examples described in the first embodiment can also be applied to this embodiment as appropriate.
[0146]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which suppresses generation | occurrence | production of the stress distortion and crystal defect generation | occurrence | production in the edge part of an element isolation region can be provided, and its manufacturing method.
[Brief description of the drawings]
1A is a cross-sectional view illustrating a memory cell region in a gate width direction of a semiconductor device according to a first embodiment, and FIG. 1B is a gate width of the semiconductor device according to the first embodiment; It is sectional drawing showing the peripheral circuit area | region of a direction.
2A is a top view illustrating a memory cell region of the semiconductor device according to the first embodiment, and FIG. 2B is a top surface illustrating a peripheral circuit region of the semiconductor device according to the first embodiment. FIG.
3A is a cross-sectional view illustrating a memory cell region in the gate length direction of the semiconductor device according to the first embodiment, and FIG. 3B is a gate length of the semiconductor device according to the first embodiment; It is sectional drawing showing the peripheral circuit area | region of a direction.
4A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing a semiconductor device in the first embodiment, and FIG. 4B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
5A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing a semiconductor device in the first embodiment, and FIG. 5B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
6A is a cross-sectional view of one step in the memory cell region illustrating the method for manufacturing the semiconductor device in the first embodiment, and FIG. 6B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
7A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing a semiconductor device in the first embodiment, and FIG. 7B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
8A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing the semiconductor device in the first embodiment, and FIG. 8B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
9A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing the semiconductor device in the first embodiment, and FIG. 9B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
10A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing a semiconductor device in the first embodiment, and FIG. 10B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
11A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing a semiconductor device in the first embodiment, and FIG. 11B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
12A is a cross-sectional view of one step in the memory cell region illustrating the method for manufacturing the semiconductor device in the first embodiment, and FIG. 12B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
13A is a cross-sectional view of one step in the memory cell region showing the method for manufacturing the semiconductor device in the first embodiment, and FIG. 13B is a cross-sectional view of the semiconductor device in the first embodiment; It is sectional drawing of the 1 process in the peripheral circuit area | region which shows a manufacturing method.
14A is a cross-sectional view illustrating a memory cell region in the gate width direction of the semiconductor device according to the second embodiment, and FIG. 14B is a gate width of the semiconductor device according to the second embodiment. It is sectional drawing showing the peripheral circuit area | region of a direction.
15A is a cross-sectional view showing a memory cell region in the gate width direction of a conventional semiconductor device, and FIG. 15B is a cross-sectional view showing a peripheral circuit region in the gate width direction of the conventional semiconductor device. is there.
FIG. 16A is a cross-sectional view of one step in a memory cell region showing a conventional method for manufacturing a semiconductor device, and FIG. 16B is a single step in a peripheral circuit region showing a method for manufacturing a conventional semiconductor device. FIG.
FIG. 17A is a cross-sectional view of one step in a memory cell region showing a conventional method for manufacturing a semiconductor device, and FIG. 17B is a single step in a peripheral circuit region showing a method for manufacturing a conventional semiconductor device. FIG.
FIG. 18A is a cross-sectional view of one step in a memory cell region showing a conventional method for manufacturing a semiconductor device, and FIG. 18B is a single step in a peripheral circuit region showing a method for manufacturing a conventional semiconductor device. FIG.
19A is a cross-sectional view of one step in a memory cell region showing a conventional method for manufacturing a semiconductor device, and FIG. 19B is a single step in a peripheral circuit region showing a method for manufacturing a conventional semiconductor device. FIG.
FIG. 20A is a cross-sectional view of one step in a memory cell region showing a conventional method for manufacturing a semiconductor device, and FIG. 20B is a single step in a peripheral circuit region showing a method for manufacturing a conventional semiconductor device. FIG.
[Explanation of symbols]
1 Semiconductor substrate 2, 10 Gate oxide film (insulating film)
3, 11 First polycrystalline silicon layer 4, 12, 53, 54 Embedded device isolation region 5, 13 Second polycrystalline silicon layer 6 ONO film 7 Third polycrystalline silicon layer 8, 14 Tungsten silicide layer 9, 15 device Regions 16 and 17 Gate electrode 20 Diffusion layers 21 and 31 Oxide films 22 and 32 Gate sidewall insulating films 24 Interlayer insulating films 25 and 34 Contact plugs 26 and 35 Wiring layer 30 First diffusion layer 33 Second diffusion layers 36, 42, 46 , 48, 50 Photoresist 40, 44 Silicon nitride film 41, 45 Mask material 43, 47 Opening 49, 51 Groove

Claims

半導体基板と、
この半導体基板中に設けられ、トランジスタが形成された第１素子領域と、前記半導体基板に埋め込まれ、その下方端部の角が第１の角度をなして、第１の幅を有して、前記第１素子領域を区画する第１埋め込み型素子分離領域とを有し、印加される電圧が第１レベル以下で動作を行うメモリ回路領域と、
前記半導体基板内に設けられ、トランジスタが形成された第２素子領域と、前記半導体基板に埋め込まれ、その下方端部の角が前記第１の角度よりも鋭角の第２の角度をなして、前記第１の幅よりも広い第２の幅を有して前記第２素子領域を区画する第２埋め込み型素子分離領域とを有し、前記第１レベルより高い電圧が印加されて動作を行う周辺回路領域と
を具備することを特徴とする半導体装置。A semiconductor substrate;
A first element region provided in the semiconductor substrate, in which a transistor is formed, and embedded in the semiconductor substrate, and a corner of a lower end thereof forms a first angle and has a first width; A first buried element isolation region that partitions the first element region, and a memory circuit region that operates when an applied voltage is equal to or lower than a first level;
A second element region provided in the semiconductor substrate, in which a transistor is formed, and embedded in the semiconductor substrate, and a corner of a lower end thereof forms a second angle that is acute than the first angle; A second buried element isolation region having a second width wider than the first width and partitioning the second element region, and operates by applying a voltage higher than the first level. A semiconductor device comprising a peripheral circuit region.

前記第２埋め込み型素子分離領域の前記半導体基板表面からの深さは、前記第１埋め込み型素子分離領域の前記半導体基板表面からの深さよりも大きいことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor according to claim 1, wherein a depth of the second buried element isolation region from the surface of the semiconductor substrate is larger than a depth of the first buried element isolation region from the surface of the semiconductor substrate. apparatus.

前記メモリ回路領域は低耐圧回路領域であり、前記周辺回路領域は高耐圧回路領域であることを特徴とする請求項１又は２いずれか１項記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the memory circuit area is a low withstand voltage circuit area, and the peripheral circuit area is a high withstand voltage circuit area.

請求項１記載の半導体装置の製造方法であって、
半導体基板上に酸化膜、第１多結晶シリコン膜を順次形成する工程と、
前記半導体基板中の周辺回路領域内に、第２の幅及び第２の底部端角度を有する第２素子分離溝を形成する工程と、
この周辺回路領域をレジストにて被覆する工程と、
前記半導体基板中のメモリ回路領域内に、前記第２の幅よりも狭い第１の幅及び前記第２の底部端角度よりも鈍角の第１の底部端角度を有する第１素子分離溝を形成する工程と、
前記周辺回路領域に設けられたレジストを除去する工程と、
前記第１素子分離溝及び前記第２素子分離溝内に絶縁物を埋め込み、前記メモリ回路領域及び周辺回路領域内に埋め込み型素子分離領域を形成する工程と、
前記埋め込み型素子分離領域に加熱を行う工程と、
前記メモリ回路領域及び前記周辺回路領域内に第２多結晶シリコン層を形成する工程と、
この第２多結晶シリコン層及び第１多結晶シリコン層をエッチングにより選択的にパターニングして、前記メモリ回路領域及び前記周辺回路領域において、それぞれのゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Sequentially forming an oxide film and a first polycrystalline silicon film on a semiconductor substrate;
Forming a second element isolation trench having a second width and a second bottom end angle in a peripheral circuit region in the semiconductor substrate;
Coating the peripheral circuit region with a resist;
A first element isolation groove having a first width narrower than the second width and a first bottom end angle that is an obtuse angle than the second bottom end angle is formed in the memory circuit region in the semiconductor substrate. And a process of
Removing the resist provided in the peripheral circuit region;
Embedding an insulator in the first element isolation groove and the second element isolation groove, and forming an embedded element isolation region in the memory circuit region and the peripheral circuit region ;
Heating the buried element isolation region;
Forming a second polycrystalline silicon layer in the memory circuit region and the peripheral circuit region;
And a step of selectively patterning the second polycrystalline silicon layer and the first polycrystalline silicon layer by etching to form respective gate electrodes in the memory circuit region and the peripheral circuit region. A method for manufacturing a semiconductor device.

前記第２素子分離溝の前記半導体基板表面からの深さは、前記第１素子分離溝の前記半導体基板表面からの深さよりも大きいことを特徴とする請求項４に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein a depth of the second element isolation groove from the surface of the semiconductor substrate is larger than a depth of the first element isolation groove from the surface of the semiconductor substrate. .