JP2014183228A - Semiconductor device and manufacturing method for semiconductor device - Google Patents
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Abstract
Description
本発明は、不揮発性メモリセルを備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a nonvolatile memory cell and a manufacturing method thereof.
特許文献1は、ロジック回路が混載された、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ型の半導体装置を開示している。当該半導体装置は、LOCOS法などによってフィールド酸化膜の分離領域が複数形成されている。各分離領域の間の一素子形成領域にメモリセルと、そのメモリセル用のセレクトトランジスタとが形成されている。
フローティングゲート型の不揮発性メモリの書き込み速度および消去速度を改善する方法として、アクティブ領域の幅を小さくする方法や、フローティングゲートの表面積を大きくしてカップリング比を改善する方法がある。しかしながら、アクティブ領域の幅は、設計時のデザインルールによって大きさが制約されるため、カップリング比の改善が望まれる。 As a method of improving the writing speed and erasing speed of the floating gate type nonvolatile memory, there are a method of reducing the width of the active region and a method of improving the coupling ratio by increasing the surface area of the floating gate. However, since the size of the width of the active region is restricted by the design rule at the time of design, it is desired to improve the coupling ratio.
本発明の目的は、フローティングゲートの表面積を増やすことができ、アクティブ領域の幅に依らずに不揮発性メモリセルのカップリング比を改善できる半導体装置およびその製造方法を提供することである。 An object of the present invention is to provide a semiconductor device that can increase the surface area of a floating gate and improve the coupling ratio of a nonvolatile memory cell regardless of the width of an active region, and a method for manufacturing the same.
上記目的を達成するための請求項1記載の発明は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、前記半導体基板に形成されたトレンチに前記半導体基板の表面よりも上方に突出するように埋め込まれ、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画する素子分離部と、前記アクティブ領域に配置され、前記素子分離部にオーバーラップした部分を選択的に有するフローティングゲートとを含み、前記フローティングゲートは、前記オーバーラップ部分に対して窪んだ形状を有している、半導体装置である。
In order to achieve the above object, the invention according to
この構成によれば、素子分離部は半導体基板の表面よりも上方に突出するように埋め込まれており、フローティングゲートは当該素子分離部にオーバーラップするように形成される。これにより、フローティングゲートは、当該オーバーラップした部分に対して窪んだ形状に形成されるので、窪みを有さないフローティングゲートよりも大きな表面積を有することになる。その結果、フローティングゲートのカップリング比が向上し、半導体装置の書き込み速度および消去速度の特性を向上させることができる。 According to this configuration, the element isolation portion is embedded so as to protrude above the surface of the semiconductor substrate, and the floating gate is formed so as to overlap the element isolation portion. As a result, the floating gate is formed in a recessed shape with respect to the overlapped portion, and thus has a larger surface area than a floating gate that does not have a recess. As a result, the coupling ratio of the floating gate is improved, and the writing speed and erasing speed characteristics of the semiconductor device can be improved.
また、請求項2記載の発明は、前記アクティブ領域は、前記素子分離部を挟んで隣り合うように複数形成されており、互いに隣り合う前記アクティブ領域上のフローティングゲートは、その端部が共通の前記素子分離部にオーバーラップしている、請求項1に記載の半導体装置である。
この構成では、複数のフローティングゲートにおいて請求項1の発明に関して述べた効果と同様の効果を奏することができる。また、複数のフローティングゲートで素子分離部を共有するので、メモリセルを微細化することもできる。
According to a second aspect of the present invention, a plurality of the active regions are formed so as to be adjacent to each other with the element isolation portion interposed therebetween, and the floating gates on the active regions adjacent to each other share a common end portion. The semiconductor device according to
With this configuration, the same effects as those described in relation to the invention of
また、請求項3記載の発明は、前記フローティングゲートは、その両側に配置された前記素子分離部の両方に前記端部がオーバーラップしており、当該両端部で挟まれた中央部分に凹面が形成されている、請求項2に記載の半導体装置である。
また、請求項4記載の発明のように、前記素子分離部の前記半導体基板の前記表面よりも上方に突出した部分は、前記半導体基板の前記表面に対して垂直な側面を有していてもよいし、請求項5記載の発明のように、前記素子分離部は、前記トレンチが絶縁材料で埋め戻されたSTI(Shallow Trench Isolation)構造を含んでいてもよい。
According to a third aspect of the present invention, in the floating gate, the end portion overlaps both of the element isolation portions arranged on both sides thereof, and a concave surface is formed in a central portion sandwiched between the both end portions. The semiconductor device according to
According to a fourth aspect of the present invention, the portion of the element isolation portion that protrudes above the surface of the semiconductor substrate may have a side surface that is perpendicular to the surface of the semiconductor substrate. Alternatively, as in the fifth aspect of the invention, the element isolation portion may include an STI (Shallow Trench Isolation) structure in which the trench is backfilled with an insulating material.
これらの構成のように、種々の素子分離部を形成することによっても、請求項1の発明に関して述べた効果と同様の効果を奏することができる。
また、請求項6記載の発明は、前記アクティブ領域の幅が0.13μm以上である、請求項1〜5のいずれか一項に記載の半導体装置である。
この構成では、フローティングゲートの表面積を確保しつつ、アクティブ領域の幅を狭めることができる。その結果、半導体装置を微細化しつつ、半導体装置の書き込み/消去の特性を向上させることができる。
By forming various element isolation portions as in these configurations, the same effects as those described in relation to the invention of
The invention according to
In this configuration, it is possible to reduce the width of the active region while ensuring the surface area of the floating gate. As a result, it is possible to improve the write / erase characteristics of the semiconductor device while miniaturizing the semiconductor device.
また、請求項7記載の発明のように、前記半導体装置は、前記半導体基板の前記不揮発性メモリセル用の領域外に形成された他の半導体素子をさらに備え、前記素子分離部は、前記他の半導体素子用の領域にさらにアクティブ領域を区画していてもよい。また、請求項8記載の発明のように、前記他の半導体素子用の領域の前記素子分離部の突出量は、前記不揮発性メモリセル用の前記素子分離部の突出量に比べて小さくてもよい。また、請求項9記載の発明のように、前記他の半導体素子がCMOSトランジスタを含んでいてもよい。
According to a seventh aspect of the present invention, the semiconductor device further includes another semiconductor element formed outside the region for the nonvolatile memory cell of the semiconductor substrate, and the element isolation portion includes the other element. An active region may be further partitioned in the region for the semiconductor element. Further, as in the invention according to
また、請求項10記載の発明は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、前記トレンチに、前記半導体基板の表面よりも上方に突出するように素子分離部を埋め込む工程と、前記素子分離部に選択的にオーバーラップするように、前記アクティブ領域にフローティングゲートを形成する工程とを含む、半導体装置の製造方法である。
The invention according to
この構成では、請求項1の発明に関して述べた効果と同様な効果を奏する半導体装置を製造することができる。
また、請求項11記載の発明は、前記素子分離部を埋め込む工程は、前記トレンチを選択的に露出させる開口を有する犠牲膜を前記半導体基板の前記表面に形成する工程と、前記素子分離部の材料を、前記トレンチから前記犠牲膜の前記開口にまで埋め込む工程と、前記素子分離部の埋め込み後、前記犠牲膜を除去することによって、前記開口に埋め込まれていた前記素子分離部の一部を前記半導体基板の前記表面に対する突出部分として残存させる工程とを含む、請求項10に記載の半導体装置の製造方法である。
With this configuration, it is possible to manufacture a semiconductor device having the same effects as those described in relation to the invention of
According to an eleventh aspect of the present invention, the step of embedding the element isolation portion includes a step of forming a sacrificial film having an opening for selectively exposing the trench on the surface of the semiconductor substrate, A step of embedding a material from the trench to the opening of the sacrificial film; and after embedding the element isolation portion, removing the sacrificial film, thereby removing a part of the element isolation portion embedded in the opening The method of manufacturing a semiconductor device according to
この構成では、半導体基板の表面に対して突出する部分を有する素子分離部を、簡単に形成することができる。
また、請求項12記載の発明は、前記犠牲膜は、前記トレンチの形成に先立って形成され、前記トレンチを形成する工程は、前記犠牲膜の前記開口からのエッチングによって前記トレンチを形成する工程を含む、請求項11に記載の半導体装置の製造方法である。
In this configuration, an element isolation portion having a portion protruding from the surface of the semiconductor substrate can be easily formed.
The sacrificial film may be formed prior to the formation of the trench, and the step of forming the trench may include the step of forming the trench by etching from the opening of the sacrificial film. It is a manufacturing method of the semiconductor device of
この構成では、トレンチの形成工程および素子分離部の材料の埋め込み工程において共通の犠牲膜を利用できるので、製造工程の簡略化および低コスト化を達成できる。
また、請求項13記載の発明のように、前記犠牲膜は、前記素子分離部に対してエッチング選択比を有する材料からなっていてもよく、また、請求項14記載の発明のように、前記素子分離部が酸化シリコンからなり、前記犠牲膜が窒化シリコンからなっていてもよい。
In this configuration, since a common sacrificial film can be used in the trench formation process and the element embedding material embedding process, the manufacturing process can be simplified and the cost can be reduced.
Further, as in the invention described in
これらの構成では、犠牲膜をエッチングして除去する際に、素子分離部の突出部分が犠牲膜と共にエッチングされることを抑制できる。これにより、犠牲膜の除去後に、当該突出部分を確実に残すことができる。 In these configurations, when the sacrificial film is removed by etching, the protruding portion of the element isolation portion can be prevented from being etched together with the sacrificial film. Thus, the protruding portion can be reliably left after the sacrificial film is removed.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置1の平面図である。図1(a)は、半導体装置1のメモリセル領域3を示す平面図であり、図1(b)は、半導体装置1のCMOS領域4を示す平面図である。また、図2は、図1(a)における各切断面線から見た断面図であって、図2(a)が切断面線IIa−IIaに対応し、図2(b)が切断面線IIb−IIbに対応している。また、図3は、図1(b)における各切断面線から見た断面図であって、図3(a)が切断面線IIIa−IIIaに対応し、図3(b)が切断面線IIIb−IIIbに対応している。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view of a
以下では、まず、図1(a)および図2(a),(b)を参照して半導体装置1のメモリセル領域3を説明し、次に、図1(b)および図3(a),(b)を参照して半導体装置1のCMOS領域4を説明する。
<メモリセル領域>
半導体装置1は、半導体基板2と、この半導体基板2上に設定されたメモリセル領域3とを含む。半導体基板2は、たとえば、p型の導電性を有するシリコン基板である。
In the following, first, the
<Memory cell area>
The
メモリセル領域3は、素子分離部5によって、複数のアクティブ領域6に区画されている。素子分離部5は、半導体基板2の表面に形成されたトレンチ10と、トレンチ10に埋め込まれた埋め込み絶縁膜11とを含む。
トレンチ10は、この実施形態では、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。互いに隣り合うトレンチ10間の距離は、たとえば、0.13μm以上、好ましくは、0.17μm〜0.19μmである。この距離は、各アクティブ領域6の幅に対応している。各トレンチ10は、その長手方向に直交する幅方向で切断したときの断面視(以下、単に「断面視」という。)において、開口端から底部へ向かう深さ方向に幅が狭まるテーパ状に形成されている。また、トレンチ10は、この実施形態では、深さが0.23μm〜0.25μmのシャロートレンチであるが、その深さは適宜変更できる。
The
In this embodiment, the
埋め込み絶縁膜11は、酸化シリコン(SiO2)からなり、トレンチ10内に収容された埋め込み部12と、トレンチ10外に形成され、半導体基板2の表面よりも上方に突出した突出部13とを一体的に含む。
埋め込み部12は、断面視において、トレンチ10の形状に倣って幅が狭まるテーパ状に形成されていて、半導体基板2の表面に対して傾斜した側面を有している。一方、突出部13は、断面視において、半導体基板2の表面に対して垂直に突出する四角形状に形成されていて、半導体基板2の表面に対して平行な頂面(平坦面)および垂直な側面を有している。また、突出部13の突出量は、たとえば、半導体基板2の表面を基準に0.063μm〜0.077μmである。
The buried insulating
The embedded
素子分離部5によって区画された複数のアクティブ領域6には、それぞれ不揮発性メモリセル20(EEPROM)が1つずつ設けられている。
不揮発性メモリセル20は、半導体基板2の表面部に互いに間隔を空けて形成されたn型ソース領域23およびn型ドレイン領域24と、これらの間のチャネル領域25に対向するように配置されたフローティングゲート26と、このフローティングゲート26に積層されたコントロールゲート27とを備えている。n型ソース領域23、n型ドレイン領域24およびコントロールゲート27の表面には、それぞれシリサイド21,22,31が形成されている。
Each of the plurality of
The
フローティングゲート26は、各アクティブ領域6に1つずつ設けられている。各フローティングゲート26は、アクティブ領域6の長手方向に直交する幅方向における両端部(オーバーラップ部分26a)が、埋め込み絶縁膜11の突出部13にオーバーラップするように形成されている。
これにより、フローティングゲート26では、突出部13上のオーバーラップ部分26aが、半導体基板2の表面上の中央部分26bに対して相対的に高い位置に配置されていて、中央部分26bが選択的に窪んでいる。このオーバーラップ部分26aと中央部分26bとの高低差は、フローティングゲート26の頂面(上面)に、中央部分26bが選択的に凹んだ凹面を形成している。凹面は、この実施形態では、オーバーラップ部分26aから中央部分26bに向けて滑らかな下がり勾配を有する湾曲面となっていて、たとえば、その最深部がアクティブ領域6の幅方向中央に配置されている。なお、凹面は、たとえば、オーバーラップ部分26aにおける面に対して一段低くなった段差面であってもよい。
One floating
Thereby, in the floating
このような形状のフローティングゲート26は、前述のように各アクティブ領域6に1つずつ設けられている。したがって、1つの素子分離部5に対して幅方向一方側およびその反対側それぞれにフローティングゲート26が配置されていて、それらのフローティングゲート26は、共通の素子分離部5の埋め込み絶縁膜11(突出部13)にオーバーラップすることになる。
One floating
コントロールゲート27は、アクティブ領域6の長手方向に直交する幅方向に延びる直線状に形成されている。コントロールゲート27は、複数のアクティブ領域6に跨っていて、その上面が平坦となるように全てのフローティングゲート26を一括して覆っている。つまり、コントロールゲート27は、複数の不揮発性メモリセル20の共通の電極となっている。
The
具体的には、コントロールゲート27は、一方表面(下面)がフローティングゲート26およびアクティブ領域6の表面に倣うように形成されている。したがって、コントロールゲート27の下面は、フローティングゲート26上において、フローティングゲート26の凹面に対応する凸面(たとえば、湾曲した凸面)となっている。一方、コントロールゲート27の他方表面(上面)は、フローティングゲート26上において、半導体基板2の表面に対して平行な平坦面として形成されている。
Specifically, the
また、アクティブ領域6の長手方向におけるフローティングゲート26およびコントロールゲート27の両側面は、互いに面一に形成されている。これにより、フローティングゲート26およびコントロールゲート27の積層構造は、段差のない平面状の側面を有している。すなわち、これらの2つのゲート26,27が半導体基板2の同じスペース上の領域に収まっている。これらの2つのゲート26,27により、フローティングゲート26の閾値電圧のばらつきを抑えると共に、不揮発性メモリセル20の微細化が図られている。そして、フローティングゲート26およびコントロールゲート27の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール28に覆われている。
Further, both side surfaces of the floating
n型ソース領域23およびn型ドレイン領域24と、フローティングゲート26との間、すなわち、サイドウォール28の直下の領域には、それぞれn型ソース低濃度層29およびn型ドレイン低濃度層30が形成されている。これにより、LDD(Lightly Doped Drain)構造が形成されている。
n型ソース低濃度層29およびn型ドレイン低濃度層30は、n型ソース・ドレイン領域23,24よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。n型ソース・ドレイン低濃度層29,30は、フローティングゲート26およびコントロールゲート27に対して自己整合的に形成されている。一方、n型ソース・ドレイン領域23,24は、サイドウォール28に対して自己整合的に形成されている。
An n-type source low-
The n-type source
チャネル領域25において半導体基板2の表面には、フローティングゲート26に対向するようにトンネル酸化膜37が形成されている。トンネル酸化膜37の厚さは、たとえば90Å程度である。このトンネル酸化膜37は、チャネル領域25とフローティングゲート26との間で、FN(ファウラー・ノルドハイム)トンネリングによって電子を通過させる。
A
また、フローティングゲート26とコントロールゲート27との間は、絶縁膜によって絶縁されている。この絶縁膜は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだONO(酸化膜-窒化膜-酸化膜)構造の膜(以下、ONO膜36とする。)からなる。ONO膜36は、その一方表面および他方表面がフローティングゲート26の表面に倣うように形成されている。したがって、ONO膜36もフローティングゲート26と同様に凹面を有している。
<CMOS領域>
半導体装置1は、HV−CMOS(High Voltage−Complementary Metal Oxide Semiconductor)領域40、MV−CMOS(Middle Voltage−Complementary Metal Oxide Semiconductor)領域70、およびLV−CMOS(Low Voltage−Complementary Metal Oxide Semiconductor)領域90を共通の半導体基板2上に備えている。
The floating
<CMOS area>
The
HV−CMOS領域40、MV−CMOS領域70およびLV−CMOS領域90は、素子分離部5によって互いに分離されている。以下、(1)HV−CMOS領域40、(2)MV−CMOS70領域および(3)LV−CMOS領域90の順に説明する。
(1)HV−CMOS領域
HV−CMOS領域40は、n型のHV−nMOS41およびp型のHV−pMOS42を含む。n型のHV−nMOS41およびp型のHV−pMOS42は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。HV−nMOS41およびHV−pMOS42は、たとえば、定格電圧が5Vを超えて40V以下の高耐圧素子である。
The HV-
(1) HV-CMOS region The HV-
HV−nMOS41用の領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿って、ディープn型ウェル32が形成され、さらにディープn型ウェル32の内方領域には、p型ベース領域43が形成されている。p型ベース領域43は、その底部がトレンチ10よりも深くなるように形成されている。
p型ベース領域43において半導体基板2の表面には、HV−nMOSゲート絶縁膜51が形成されている。HV−nMOSゲート絶縁膜51は、たとえば、380Å〜440Åの厚さで形成されている。そして、HV−nMOSゲート絶縁膜51を挟んで半導体基板2に対向するように、HV−nMOSゲート電極52が形成されている。HV−nMOSゲート電極52の表面には、シリサイド49が形成されている。また、HV−nMOSゲート電極52の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール53で覆われている。
In the region for the HV-
An HV-nMOS
そして、HV−nMOSゲート電極52に対して一方側に、HV−n型ドリフト領域50、HV−n型ソース領域44およびHV−n型ソースコンタクト領域47が形成され、その反対側に、HV−n型ドリフト領域50、HV−n型ドレイン領域45、およびHV−n型ドレインコンタクト領域48が形成されている。
HV−n型ドリフト領域50は、HV−nMOSゲート電極52に対して自己整合的に形成され、HV−n型ソース・ドレイン領域44,45は、それぞれサイドウォール53に対して自己整合的に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48は、それぞれHV−n型ソース・ドレイン領域44,45の内方領域に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48の表面には、それぞれシリサイドが形成されている。
Then, an HV-n
The HV-n
HV−pMOS42用の領域には、HV−nMOS41用の領域と同様に、この領域を矩形状に取り囲む素子分離部5の辺に沿って、ディープn型ウェル32が形成され、さらにディープn型ウェル32の内方領域には、n型ベース領域54が形成されている。n型ベース領域54は、その底部がトレンチ10よりも深くなるように形成されている。
n型ベース領域54において半導体基板2の表面には、HV−pMOSゲート絶縁膜62が形成されている。HV−pMOSゲート絶縁膜62は、HV−nMOSゲート絶縁膜51と同じ厚さ、たとえば、380Å〜440Åの厚さで形成されている。そして、HV−pMOSゲート絶縁膜62を挟んで半導体基板2に対向するように、HV−pMOSゲート電極63が形成されている。HV−pMOSゲート電極63の表面には、シリサイド60が形成されている。また、HV−pMOSゲート電極63の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール64で覆われている。
In the region for the HV-
An HV-pMOS
そして、HV−pMOSゲート電極63に対して一方側に、HV−p型ドリフト領域61、HV−p型ソース領域55およびHV−p型ソースコンタクト領域58が形成され、その反対側に、HV−p型ドリフト領域61、HV−p型ドレイン領域56、およびHV−p型ドレインコンタクト領域59が形成されている。
HV−p型ドリフト領域61は、HV−n型ドリフト領域50よりも深く形成され、HV−pMOSゲート電極63に対して自己整合的に形成されている。HV−p型ソース・ドレイン領域55,56は、HV−n型ソース・ドレイン領域44,45と同じ深さで形成され、それぞれサイドウォール64に対して自己整合的に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59は、HV−n型ソース・ドレインコンタクト領域47,48と同じ深さで形成され、それぞれHV−p型ソース・ドレイン領域55,56の内方領域に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59の表面には、それぞれシリサイドが形成されている。
(2)MV−CMOS領域
MV−CMOS領域70は、n型のMV−nMOS71およびp型のMV−pMOS72を含む。n型のMV−nMOS71およびp型のMV−pMOS72は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。MV−nMOS71およびMV−pMOS72は、たとえば、定格電圧が2V以上5V以下の中耐圧素子である。
Then, an HV-p
The HV-p
(2) MV-CMOS region The MV-
MV−nMOS71用の領域には、HV−nMOS41用の領域と同様に、この領域を矩形状に取り囲む素子分離部5の辺に沿って、ディープn型ウェル32が形成され、さらにディープn型ウェル32の内方領域には、MV−p型ウェル73が形成されている。MV−p型ウェル73は、p型ベース領域43よりも不純物濃度が高く、かつ、p型ベース領域43よりも浅く形成されている。たとえば、MV−p型ウェル73は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。また、MV−p型ウェル73は、HV−p型ドリフト領域61および後述するLV−p型ウェル93と同じ不純物濃度および同じ深さで形成されている。
Similar to the region for the HV-
MV−p型ウェル73の内方領域には、MV−n型ソース領域74およびMV−n型ドレイン領域75が、半導体基板2の表面に沿って互いに間隔を空けて形成されている。このMV−n型ソース領域74とMV−n型ドレイン領域75との間の領域が、MV−p型ウェル73のチャネル領域である。
MV−nMOS71用の領域において半導体基板2の表面には、MV−nMOSゲート絶縁膜77が形成されている。MV−nMOSゲート絶縁膜77は、前述のHV−nMOSゲート絶縁膜51よりも薄く形成されている。その厚さは、たとえば、130Å〜145Åである。そして、MV−nMOS71のチャネル領域に対向するように、MV−nMOSゲート絶縁膜77を挟んで、MV−nMOSゲート電極78が形成されている。MV−nMOSゲート電極78の表面には、シリサイド76が形成されている。また、MV−n型ソース領域74およびMV−n型ドレイン領域75は、MV−nMOSゲート電極78に対して自己整合的に形成されている。
In the inner region of the MV-p type well 73, an MV-n
An MV-nMOS
MV−nMOSゲート電極78の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール79で覆われている。
そして、MV−n型ソース・ドレイン領域74,75の内方領域には、それぞれサイドウォール79に対して自己整合的に、MV−n型ソースコンタクト領域80およびMV−n型ドレインコンタクト領域33が形成されている。また、MV−n型ソース・ドレインコンタクト領域80,33の表面には、それぞれシリサイドが形成されている。
Both side surfaces of the MV-
In the inner regions of the MV-n type source /
MV−pMOS72用の領域には、HV−nMOS41用の領域と同様に、この領域を矩形状に取り囲む素子分離部5の辺に沿って、ディープn型ウェル32が形成され、さらにディープn型ウェル32の内方領域には、MV−n型ウェル81が形成されている。MV−n型ウェル81は、n型ベース領域54よりも不純物濃度が高く、かつ、n型ベース領域54よりも浅く形成されている。たとえば、MV−n型ウェル81は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。また、MV−n型ウェル81は、後述するLV−n型ウェル101と同じ不純物濃度および同じ深さで形成されている。
Similar to the region for the HV-
MV−n型ウェル81の内方領域には、MV−p型ソース領域82およびMV−p型ドレイン領域83が、半導体基板2の表面に沿って互いに間隔を空けて形成されている。このMV−p型ソース領域82とMV−p型ドレイン領域83との間の領域が、MV−n型ウェル81のチャネル領域である。
MV−pMOS72用の領域において半導体基板2の表面には、MV−pMOSゲート絶縁膜85が形成されている。MV−pMOSゲート絶縁膜85は、MV−nMOSゲート絶縁膜77と同じ厚さ、同じ材料で形成されている。そして、MV−pMOS72のチャネル領域に対向するように、MV−pMOSゲート絶縁膜85を挟んで、MV−pMOSゲート電極86が形成されている。MV−pMOSゲート電極86の表面には、シリサイド84が形成されている。また、MV−p型ソース領域82およびMV−p型ドレイン領域83は、MV−pMOSゲート電極86に対して自己整合的に形成されている。
In the inner region of the MV-n type well 81, an MV-p
An MV-pMOS
MV−pMOSゲート電極86の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール87で覆われている。
そして、MV−p型ソース・ドレイン領域82,83の内方領域には、それぞれサイドウォール87に対して自己整合的に、MV−p型ソースコンタクト領域88およびMV−p型ドレインコンタクト領域89が形成されている。また、MV−p型ソース・ドレインコンタクト領域88,89の表面には、それぞれシリサイドが形成されている。
(3)LV−CMOS領域
LV−CMOS領域90は、n型のLV−nMOS91およびp型のLV−pMOS92を含む。n型のLV−nMOS91およびp型のLV−pMOS92は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。LV−nMOS91およびLV−pMOS92は、たとえば、定格電圧が2V未満の低耐圧素子である。
Both side surfaces of the MV-
In the inner regions of the MV-p type source /
(3) LV-CMOS region The LV-
LV−nMOS91用の領域およびLV−pMOS92用の領域には、これらの領域を一括して覆うように、素子分離部5の辺に沿ってディープn型ウェル140が形成されている。ディープn型ウェル140は、n型ベース領域54と同じ不純物濃度および同じ深さで形成されている。
LV−nMOS91用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−p型ウェル93が形成されている。LV−p型ウェル93は、p型ベース領域43よりも不純物濃度が高く、かつ、p型ベース領域43よりも浅く形成されている。たとえば、LV−p型ウェル93は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
In the region for the LV-
In the inner region of the deep n-type well 140 in the region for the LV-
LV−p型ウェル93の内方領域には、LV−n型ソース領域94およびLV−n型ドレイン領域95が、半導体基板2の表面に沿って互いに間隔を空けて形成されている。このLV−n型ソース領域94とLV−n型ドレイン領域95との間の領域が、LV−p型ウェル93のチャネル領域である。
LV−nMOS91用の領域において半導体基板2の表面には、LV−nMOSゲート絶縁膜97が形成されている。LV−nMOSゲート絶縁膜97は、前述のMV−nMOSゲート絶縁膜77よりもさらに薄く形成されている。その厚さは、たとえば、23Å〜25Åである。そして、LV−nMOS91のチャネル領域に対向するように、LV−nMOSゲート絶縁膜97を挟んで、LV−nMOSゲート電極98が形成されている。LV−nMOSゲート電極98の表面には、シリサイド96が形成されている。また、LV−n型ソース領域94およびLV−n型ドレイン領域95は、LV−nMOSゲート電極98に対して自己整合的に形成されている。また、LV−nMOSゲート電極98の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール99で覆われている。
In the inner region of the LV-p type well 93, an LV-n
An LV-nMOS
そして、LV−n型ソース・ドレイン領域94,95の内方領域には、それぞれサイドウォール99に対して自己整合的に、LV−n型ソースコンタクト領域100およびLV−n型ドレインコンタクト領域34が形成されている。また、LV−n型ソース・ドレインコンタクト領域100,34の表面には、それぞれシリサイドが形成されている。
LV−pMOS92用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−n型ウェル101が形成されている。LV−n型ウェル101は、n型ベース領域54よりも不純物濃度が高く、かつ、n型ベース領域54よりも浅く形成されている。たとえば、LV−n型ウェル101は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
In the inner regions of the LV-n type source /
In the inner region of the deep n-type well 140 in the region for the LV-
LV−n型ウェル101の内方領域には、LV−p型ソース領域102およびLV−p型ドレイン領域103が、半導体基板2の表面に沿って互いに間隔を空けて形成されている。このLV−p型ソース領域102とLV−p型ドレイン領域103との間の領域が、LV−n型ウェル101のチャネル領域である。
LV−pMOS92用の領域において半導体基板2の表面には、LV−pMOSゲート絶縁膜105が形成されている。LV−pMOSゲート絶縁膜105は、LV−nMOSゲート絶縁膜97と同じ厚さ、同じ材料で形成されている。そして、LV−pMOS92のチャネル領域に対向するように、LV−pMOSゲート絶縁膜105を挟んで、LV−pMOSゲート電極106が形成されている。LV−pMOSゲート電極106の表面には、シリサイド104が形成されている。また、LV−p型ソース領域102およびLV−p型ドレイン領域103は、LV−pMOSゲート電極106に対して自己整合的に形成されている。また、LV−pMOSゲート電極106の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール107で覆われている。
In the inner region of the LV-n type well 101, an LV-p
An LV-pMOS
そして、LV−p型ソース・ドレイン領域102,103の内方領域には、それぞれサイドウォール107に対して自己整合的に、LV−p型ソースコンタクト領域108およびLV−p型ドレインコンタクト領域109が形成されている。また、LV−p型ソース・ドレインコンタクト領域108,109の表面には、それぞれシリサイドが形成されている。
The LV-p type
そして、前述のメモリセル領域3およびCMOS領域4を覆うように、半導体基板2上に層間絶縁膜110が積層されている。層間絶縁膜110は、たとえば、酸化シリコン等の絶縁材料からなる。
層間絶縁膜110上には、アルミニウム等の導電材からなる複数の配線111が形成されている。複数の配線111は、層間絶縁膜110を貫通するコンタクトプラグ113を介して、n型ソース領域23、n型ドレイン領域24、HV−n型ソースコンタクト領域47、HV−n型ドレインコンタクト領域48、HV−p型ソースコンタクト領域58、HV−p型ドレインコンタクト領域59、MV−n型ソースコンタクト領域80、MV−n型ドレインコンタクト領域33、MV−p型ソースコンタクト領域88、MV−p型ドレインコンタクト領域89、LV−n型ソースコンタクト領域100、LV−n型ドレインコンタクト領域34、LV−p型ソースコンタクト領域108、LV−p型ドレインコンタクト領域109にそれぞれ接続されている。
An interlayer insulating
A plurality of
そして、層間絶縁膜110上には、それぞれの配線111を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜118が形成されている。
不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート26に対する電子の注入は、たとえば、n型ソース領域23をグランド電位とした状態で、コントロールゲート27およびn型ドレイン領域24に正電圧を印加すると、n型ソース領域23からトンネル酸化膜37を介するFNトンネリングによって、フローティングゲート26に電子が注入される。
A surface
Each operation of writing, erasing and reading information on the
For example, electrons are injected into the floating
フローティングゲート26からの電子の引き抜きは、たとえば、n型ドレイン領域24をオープンとした状態で、コントロールゲート27に負電圧を印加し、n型ソース領域23に正電圧を印加すると、フローティングゲート26からトンネル酸化膜37を介するFNトンネリングによって、n型ソース領域23へと電子が引き抜かれる。
フローティングゲート26に電子が注入されると、このフローティングゲート26が帯電している状態では、不揮発性メモリセル20を導通させるためにコントロールゲート27に印加すべき閾値電圧が高くなる。そこで、コントロールゲート27に与えるべき読出電圧を、フローティングゲート26が非帯電状態(電子が引き抜かれた状態)のときにn型ソース領域23−n型ドレイン領域24間が遮断状態に保持され、かつ、フローティングゲート26が帯電状態(電子が注入された状態)のときにn型ソース領域23−n型ドレイン領域24間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート26に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
For example, when the n-
When electrons are injected into the floating
次に、不揮発性メモリセル20に対する情報の書き込み、消去および読み出し特性を、フローティングゲート26および素子分離部5の構成から導き出せるカップリング比に基づき説明する。
図4は、カップリング比を説明するための半導体装置1の断面図である。
図2(b)に示すように、この実施形態の不揮発性メモリセル20では、フローティングゲート26の両端部(オーバーラップ部分26a)を埋め込み絶縁膜11の突出部13にオーバーラップさせることによって、フローティングゲート26を窪んだ形状にして凹面を形成している。この構成により、不揮発性メモリセル20のカップリング比の向上を図っている。
Next, writing, erasing and reading characteristics of information with respect to the
FIG. 4 is a cross-sectional view of the
As shown in FIG. 2B, in the
たとえば従来の構成によれば、埋め込み絶縁膜11は、半導体基板2に形成されたトレンチ10にほぼ完全に埋め込まれているので、埋め込み絶縁膜11において突出部13は形成されない。すなわち、埋め込み絶縁膜11の半導体基板2に対する突出量Dはゼロに近い(つまり、図4においてD≒0)。このとき、フローティングゲート26の寸法(幅方向における両端間の表面距離)をA、フローティングゲート26の膜厚をB、アクティブ領域6の幅をCとすれば、従来のカップリング比Zは、xをカップリング比の定数として、次の(1)式のように表すことができる。
For example, according to the conventional configuration, since the buried insulating
Z=x(A+2B)/C ・・・(1)
これに対して、この実施形態の構成によれば、フローティングゲート26に凹面を形成できる程度に突出量Dで突出した埋め込み絶縁膜11が形成されている。これにより、フローティングゲート26の頂面が凹面となり、従来のフローティングゲート26の寸法Aよりも寸法を長くすることができる。すなわち、この実施形態のフローティングゲート26の寸法をA´とすれば、カップリング比Z´は、次の(2)式のように表すことができる。
Z = x (A + 2B) / C (1)
On the other hand, according to the configuration of this embodiment, the buried insulating
Z´=x(A´+2B)/C ・・・(2)
上記の(1)式と(2)式を比較すれば、この実施形態のフローティングゲート26の寸法A´は、従来のフローティングゲート26の寸法Aよりも大きい(すなわち、A´>A)ので、この実施形態のカップリング比Z´は、従来のカップリング比Zよりも大きな値を有することとなる(すなわち、Z´>Z)。
Z ′ = x (A ′ + 2B) / C (2)
Comparing the above equations (1) and (2), the dimension A ′ of the floating
したがって、この不揮発性メモリセル20では、凹面を有するフローティングゲート26を形成することにより、設計時のデザインルールの制限を受けずにフローティングゲート26の表面積を大きくしてカップリング比を改善させることができる。すなわち、アクティブ領域6の幅に依らずにフローティングゲート26のカップリング比を向上させることができる。その結果、半導体装置1の書き込み速度および消去速度の特性を向上させることができる。
Accordingly, in this
また、複数のフローティングゲート26で素子分離部5を共有するので、不揮発性メモリセル20を微細化することもできる。
次に、図5〜図40を参照して、半導体装置1の製造工程を説明する。
図5〜図40は、本発明の半導体装置1の製造工程の一例を工程順に説明するための断面図である。図5〜図40において、図5、図7、図9のように奇数番号の図面がメモリセル領域3の工程を示し、図6、図8、図10のように偶数番号の図面がCMOS領域4の工程を示している。
In addition, since the
Next, the manufacturing process of the
5 to 40 are cross-sectional views for explaining an example of the manufacturing process of the
半導体装置1を製造するには、図5および図6に示すように、たとえば熱酸化法によって、半導体基板2の表面にパッド酸化膜114が形成され、その後、たとえばCVD法によって、パッド酸化膜114上に本発明の犠牲膜の一例としてのハードマスク120が形成される。パッド酸化膜114の厚さは、たとえば125Å程度である。また、ハードマスク120は、たとえば厚さ800Å程度の窒化シリコン膜によって形成されている。
To manufacture the
次に、図7および図8に示すように、トレンチ10を形成すべき領域に選択的に開口を形成するために、ハードマスク120およびパッド酸化膜114が選択的にエッチングされる。そして、この開口を介して半導体基板2にエッチングガスが供給される。エッチングガスが当該開口から半導体基板2の深さ方向に向けて進行して、断面視テーパ状のトレンチ10がメモリセル領域3およびCMOS領域4に同時に形成される。
Next, as shown in FIGS. 7 and 8, the
次に、図9および図10に示すように、当該トレンチ10が酸化シリコンの堆積によって埋め戻される。酸化シリコンの堆積は、たとえば、たとえば、P−CVD(Plasma-Enhanced Chemical Vapor Deposition:プラズマCVD)法、または、HDP−CVD(High-Density Plasma Chemical Vapor Deposition:高密度プラズマCVD)法によって行われる。好ましくは、HDP−CVD法である。トレンチ10およびハードマスク120の開口が酸化シリコンで埋め戻され、さらにハードマスク120が酸化シリコンで完全に覆われる。
Next, as shown in FIGS. 9 and 10, the
その後、当該酸化シリコンの不要部分(トレンチ10およびハードマスク120の開口外の部分)が、CMP(Chemical Mechanical Polishing:化学機械研磨)法によって除去される。CMPは、ハードマスク120の表面と埋め込み酸化膜の表面(研磨面)とが面一になるまで続けられる。これにより、トレンチ10およびハードマスク120の開口を満たすように埋め込み絶縁膜11が埋め込まれ、素子分離部5が形成される。この工程では、トレンチ10内へ酸化シリコンを均一かつ一様に埋め込むために、たとえば、RIE(Reactive Ion Etching:反応性イオンエッチング)法による薄膜化と、P−CVD法またはHDP−CVD法による堆積とを交互に繰り返しながら、酸化シリコンを堆積させてもよい。
Thereafter, unnecessary portions of the silicon oxide (portions outside the openings of the
素子分離部5の形成後、図11および図12に示すように、メモリセル領域3では、ハードマスク120が、エッチング等によりパッド酸化膜114上から完全に除去される。これにより、ハードマスク120の開口に埋め込まれていた埋め込み絶縁膜11の一部が、パッド酸化膜114(半導体基板2)の表面に対して突出する突出部13として残存する。この残存した突出部13は、半導体基板2の表面に対して垂直な側面を有するように形成されている。
After the formation of the
この際、ハードマスク120を構成する窒化シリコンは、埋め込み絶縁膜11を構成する酸化シリコンに対してエッチング選択比を有しているので、ハードマスク120に比べて埋め込み絶縁膜11のエッチングレートを遅くすることができる。そのため、ハードマスク120をエッチングする際には、埋め込み絶縁膜11のエッチング量(削れ量)を抑制できるので、埋め込み絶縁膜11の形状を、エッチング前とほぼ同形状に維持することができる。これにより、埋め込み絶縁膜11の突出部13の突出量D(図4参照)の減少を抑制することができる。しかも、トレンチ10を形成する工程およびトレンチ10に埋め込み絶縁膜11を埋め込む工程において、共通のハードマスク120を利用できるので、製造工程の簡略化および低コスト化を達成できる。
At this time, since the silicon nitride constituting the
一方、CMOS領域4では、ハードマスク120と共に、ハードマスク120の開口に残っていた埋め込み絶縁膜11も同時に除去される。この際、埋め込み絶縁膜11は、その表面が半導体基板2の表面と面一になるように形成される。なお、メモリセル領域3における埋め込み絶縁膜11と同様に、CMOS領域4における埋め込み絶縁膜11にも突出部13が形成されていてもよい。
On the other hand, in the
次に、HV−CMOS領域40およびMV−CMOS領域70において、ディープn型ウェル32を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク(図示せず)として用いて、n型不純物イオンが選択的に注入される。たとえば、n型不純物イオンとしてヒ素(As+)イオンまたはリン(P+)イオンが用いられる。これにより、ディープn型ウェル32が形成される。
Next, in the HV-
次に、HV−CMOS領域40およびLV−CMOS領域90において、n型ベース領域54およびディープn型ウェル140を形成すべき領域それぞれに、レジスト膜や酸化シリコン膜等をマスク(図示せず)として用いて、n型不純物イオンが選択的に注入される。たとえば、n型不純物イオンとしてヒ素(As+)イオンまたはリン(P+)イオンが用いられる。これにより、n型ベース領域54およびディープn型ウェル140が同時に形成される。
Next, in the HV-
次に、HV−CMOS領域40において、p型ベース領域43を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク(図示せず)として用いて、p型不純物イオンが選択的に注入される。たとえば、p型不純物としてホウ素(B+)イオンが用いられる。これにより、p型ベース領域43が形成される。
次に、図13および図14に示すように、たとえばCVD法によって、半導体基板2の表面全域にハードマスク122が形成される。ハードマスク122は、たとえば厚さ300Å程度の窒化シリコン膜によって形成されている。ハードマスク122の形成後、ハードマスク122の表面に酸化膜123が形成される。酸化膜123は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク122の表面を酸化することによって形成できる。なお、酸化膜123は、CVD法によって形成してもよい。
Next, in the HV-
Next, as shown in FIGS. 13 and 14, a
次に、図15および図16に示すように、たとえばエッチングによって、メモリセル領域3およびHV−CMOS領域40上にある、酸化膜123、ハードマスク122およびパッド酸化膜114が選択的に除去される。これにより、メモリセル領域3およびHV−CMOS領域40において、半導体基板2の表面が露出する。
次に、図17および図18に示すように、MV−CMOS領域70およびLV−CMOS領域90がハードマスク122で覆われた状態で、半導体基板2が熱酸化される。これにより、ハードマスク122で覆われていないメモリセル領域3およびHV−CMOS領域40の半導体基板2の表面に、トンネル酸化膜37が形成される。次に、半導体基板2上に、不純物イオン(たとえばリン(P+)イオン)を添加したポリシリコン膜115が堆積される。ポリシリコン膜115の厚さは、たとえば700Å程度である。
Next, as shown in FIGS. 15 and 16, the
Next, as shown in FIGS. 17 and 18, the
次に、図19および図20に示すように、メモリセル領域3において、素子分離部5上のポリシリコン膜115が選択的に除去される。これにより、埋め込み絶縁膜11の突出部13にオーバーラップするオーバーラップ部分26aと、選択的に窪んだ中央部分26bとを有するフローティングゲート26が形成される。
次に、図21および図22に示すように、半導体基板2上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層することによって、3層構造のONO膜36が形成される。次に、ONO膜36上に保護膜126が形成される。この保護膜126は、たとえば、窒化シリコンからなり、MV−CMOS領域70およびLV−CMOS領域90を覆うハードマスク122よりも薄く形成される。たとえば、保護膜126が100Å程度であり、ハードマスク122が300Åである。
Next, as shown in FIGS. 19 and 20, in the
Next, as shown in FIGS. 21 and 22, a three-
次に、CMOS領域4の熱酸化工程が行われる。具体的には、HV−CMOS領域40、MV−CMOS領域70およびLV−CMOS領域90の熱酸化がこの順に行われる。
まず、HV−CMOS領域40用のゲート酸化が行われる。図23および図24に示すように、HV−CMOS領域40を覆っている保護膜126、ONO膜36およびポリシリコン膜115が選択的に除去される。この際、MV−CMOS領域70およびLV−CMOS領域90においても、ハードマスク122上の保護膜126、ONO膜36およびポリシリコン膜115が除去される。次に、HV−CMOS領域40のトンネル酸化膜37が除去されることによって、HV−CMOS領域40において半導体基板2の表面が露出する。トンネル酸化膜37の除去の際には、ハードマスク122上の酸化膜123が除去される。
Next, a thermal oxidation process for the
First, gate oxidation for the HV-
次に、図25および図26に示すように、MV−CMOS領域70およびLV−CMOS領域90にハードマスク122を残した状態で、半導体基板2が熱酸化される。この熱酸化は、たとえば、900℃〜1000℃で10分〜30分間行われる。これにより、ハードマスク122、ポリシリコン膜115およびONO膜36等で覆われていないHV−CMOS領域40に、HV−nMOSゲート絶縁膜51およびHV−pMOSゲート絶縁膜62が同時に形成される。この際、ハードマスク122および保護膜126も表面側から酸化されて、それぞれの表面部に酸化シリコン部分が形成される。なお、この実施形態では、保護膜126の厚さは100Å程度であるが、HV-CMOS領域40の熱酸化後に窒化シリコンの部分が保護膜126の下部に残る構成であれば(つまり、保護膜126が完全に酸化されて表面の酸化シリコン部分に支配されなければ)、さらに薄くてもよい。
Next, as shown in FIGS. 25 and 26, the
次に、半導体基板2上にフッ酸(HF)を供給してハードマスク122および保護膜126の表面の酸化シリコン部分を選択的に除去した後、リン酸(H3PO4)を供給することによって、MV−CMOS領域70およびLV−CMOS領域90を覆うハードマスク122および保護膜126が同時に除去される。この際、保護膜126がハードマスク122よりも薄く形成されているので、保護膜126の除去に必要なエッチング時間が、ハードマスク122のエッチング時間よりも短くて済む。そのため、ハードマスク122の除去完了時に、保護膜126の除去を確実に終えることができる。これにより、ONO膜36上に保護膜126が残ることを防止できる。
Next, hydrofluoric acid (HF) is supplied onto the
次に、MV−CMOS領域70用のゲート酸化が行われる。具体的には、図27および図28に示すように、ハードマスク122の除去によって露出したMV−CMOS領域70およびLV−CMOS領域90からパッド酸化膜114が選択的に除去される。そして、MV−CMOS領域70およびLV−CMOS領域90において露出した半導体基板2の表面が熱酸化される。この熱酸化は、HV−CMOS領域40用のゲート酸化よりも低温で行われ、たとえば、850℃〜950℃で5分〜10分間行われる。これにより、MV−CMOS領域70に、MV−nMOSゲート絶縁膜77およびMV−pMOSゲート絶縁膜85が同時に形成される。その後、この熱酸化によってLV−CMOS領域90に形成された絶縁膜116が選択的に除去される。
Next, gate oxidation for the MV-
次に、LV−CMOS領域90用のゲート酸化が行われる。図29および図30に示すように、残ったLV−CMOS領域90において露出した半導体基板2の表面が熱酸化されることによって、LV−CMOS領域90に、LV−nMOSゲート絶縁膜97およびLV−pMOSゲート絶縁膜105が同時に形成される。この熱酸化は、MV−CMOS領域70用のゲート酸化よりも低温で行われ、たとえば、700℃〜800℃で5分〜10分間行われる。
Next, gate oxidation for the LV-
次に、図31および図32に示すように、MV−n型ウェル81およびLV−n型ウェル101を形成すべき領域に、n型不純物イオンが選択的に注入される。これにより、MV−n型ウェル81およびLV−n型ウェル101が同時に形成される。
次に、MV−p型ウェル73およびLV−p型ウェル93を形成すべき領域に、p型不純物イオンが選択的に注入される。これにより、MV−p型ウェル73およびLV−p型ウェル93が同時に形成される。
Next, as shown in FIGS. 31 and 32, n-type impurity ions are selectively implanted into regions where MV-
Next, p-type impurity ions are selectively implanted into regions where the MV-
次に、半導体基板2上に、不純物イオン(たとえばリン(P+)イオン)を添加したポリシリコン膜117が堆積される。ポリシリコン膜117の厚さは、たとえば210nm程度である。
次に、図33および図34に示すように、このポリシリコン膜117が選択的にエッチングされる。これにより、コントロールゲート27、HV−nMOSゲート電極52、HV−pMOSゲート電極63、MV−nMOSゲート電極78、MV−pMOSゲート電極86、LV−nMOSゲート電極98およびLV−pMOSゲート電極106が同時に形成される。すなわち、CMOS領域4のゲート電極52、63、78、86、98、106が、コントロールゲート27の材料を利用して形成される。
Next, a
Next, as shown in FIGS. 33 and 34, this
その後、トンネル酸化膜37、HV−nMOSゲート絶縁膜51、HV−pMOSゲート絶縁膜62、MV−nMOSゲート絶縁膜77、MV−pMOSゲート絶縁膜85、LV−nMOSゲート絶縁膜97およびLV−pMOSゲート絶縁膜105における、上述のゲート電極27(26)、52、63、78、86、98、106の直下にある部分以外の部分が選択的に除去される。
Thereafter,
次に、図35および図36に示すように、半導体基板2への選択的なイオン注入によって、n型ソース低濃度層29、n型ドレイン低濃度層30、HV−n型ドリフト領域50、HV−p型ドリフト領域61、MV−n型ソース領域74、MV−n型ドレイン領域75、MV−p型ソース領域82、MV−p型ドレイン領域83、LV−n型ソース領域94、LV−n型ドレイン領域95、LV−p型ソース領域102およびLV−p型ドレイン領域103が形成される。
Next, as shown in FIGS. 35 and 36, by selective ion implantation into the
次に、図37および図38に示すように、フローティングゲート26およびコントロールゲート27の側面、ならびにCMOS領域4のゲート電極52、63、78、86、98、106の側面のそれぞれにサイドウォール28、53、64、79、87、99、107が同時に形成される。サイドウォール28、53、64、79、87、99、107は、たとえば、CVD法によって、半導体基板2の全面に窒化シリコン膜等の絶縁膜が形成された後、その絶縁膜をドライエッチングによってエッチバックすることにより形成される。
Next, as shown in FIGS. 37 and 38, the
次に、図39および図40に示すように、半導体基板2への選択的なイオン注入によって、n型ソース領域23、n型ドレイン領域24、HV−n型ソース領域44、HV−n型ドレイン領域45、HV−n型ソースコンタクト領域47、HV−n型ドレインコンタクト領域48、HV−p型ソース領域55、HV−p型ドレイン領域56、HV−p型ソースコンタクト領域58、HV−p型ドレインコンタクト領域59、MV−n型ソースコンタクト領域80、MV−n型ドレインコンタクト領域33、MV−p型ソースコンタクト領域88、MV−p型ドレインコンタクト領域89、LV−n型ソースコンタクト領域100、LV−n型ドレインコンタクト領域34、LV−p型ソースコンタクト領域108およびLV−p型ドレインコンタクト領域109が形成される。
Next, as shown in FIG. 39 and FIG. 40, the n-
次に、コントロールゲート27、HV−nMOSゲート電極52、HV−pMOSゲート電極63、MV−nMOSゲート電極78、MV−pMOSゲート電極86、LV−nMOSゲート電極98、LV−pMOSゲート電極106、n型ソース領域23、n型ドレイン領域24、HV−n型ソースコンタクト領域47、HV−n型ドレインコンタクト領域48、HV−p型ソースコンタクト領域58、HV−p型ドレインコンタクト領域59、MV−n型ソースコンタクト領域80、MV−n型ドレインコンタクト領域33、MV−p型ソースコンタクト領域88、MV−p型ドレインコンタクト領域89、LV−n型ソースコンタクト領域100、LV−n型ドレインコンタクト領域34、LV−p型ソースコンタクト領域108およびLV−p型ドレインコンタクト領域109のそれぞれの表面にシリサイドが形成される。
Next, the
この後は、図2および図3に示すように、層間絶縁膜110が形成された後、各種コンタクトプラグ113および配線111が形成される。次に、メモリセル領域3およびCMOS領域4における層間絶縁膜110および各配線111を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜118が形成され、表面保護膜118に各電極をワイヤボンディング用のパッドとして露出させる開口(図示せず)が形成される。
Thereafter, as shown in FIGS. 2 and 3, after the
以上の工程を経て、図1〜図3に示したメモリセル領域3およびCMOS領域4を備えた半導体装置1が得られる。なお、層間絶縁膜110は複数積層されてもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態において、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
Through the above steps, the
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, a configuration in which the conductivity type of each semiconductor portion of the
また、メモリセル領域3およびCMOS領域4の周囲には、チャージポンプ、ツェナーダイオード、MISトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
A peripheral circuit region in which various elements such as a charge pump, a Zener diode, and a MIS transistor are formed may be set around the
In addition, various design changes can be made within the scope of matters described in the claims.
1 半導体装置
2 半導体基板
3 メモリセル領域
4 CMOS領域
5 素子分離部
6 アクティブ領域
10 トレンチ
11 埋め込み絶縁膜
12 埋め込み部
13 突出部
20 不揮発性メモリセル
26 フローティングゲート
26a オーバーラップ部分
26b 中央部分
40 HV−CMOS領域
41 HV−nMOS
42 HV−pMOS
70 MV−CMOS領域
71 MV−nMOS
72 MV−pMOS
90 LV−CMOS領域
91 LV−nMOS
92 LV−pMOS
120 ハードマスク
DESCRIPTION OF
42 HV-pMOS
70 MV-
72 MV-pMOS
90 LV-
92 LV-pMOS
120 hard mask
Claims (14)
前記半導体基板に形成されたトレンチに前記半導体基板の表面よりも上方に突出するように埋め込まれ、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画する素子分離部と、
前記アクティブ領域に配置され、前記素子分離部にオーバーラップした部分を選択的に有するフローティングゲートとを含み、
前記フローティングゲートは、前記オーバーラップ部分に対して窪んだ形状を有している、半導体装置。 A semiconductor device that selectively includes a nonvolatile memory cell on a semiconductor substrate,
An element isolation part embedded in a trench formed in the semiconductor substrate so as to protrude above the surface of the semiconductor substrate and partitioning an active region in the region for the nonvolatile memory cell of the semiconductor substrate;
A floating gate that is disposed in the active region and selectively has a portion overlapping the element isolation portion,
The semiconductor device, wherein the floating gate has a recessed shape with respect to the overlap portion.
互いに隣り合う前記アクティブ領域上のフローティングゲートは、その端部が共通の前記素子分離部にオーバーラップしている、請求項1に記載の半導体装置。 A plurality of the active regions are formed so as to be adjacent to each other with the element isolation portion interposed therebetween,
2. The semiconductor device according to claim 1, wherein the end portions of the floating gates on the active regions adjacent to each other overlap the common element isolation portion.
前記素子分離部は、前記他の半導体素子用の領域にさらにアクティブ領域を区画している、請求項1〜6のいずれか一項に記載の半導体装置。 The semiconductor device further includes another semiconductor element formed outside the region for the nonvolatile memory cell of the semiconductor substrate,
The semiconductor device according to claim 1, wherein the element isolation unit further divides an active region into the region for the other semiconductor element.
前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、
前記トレンチに、前記半導体基板の表面よりも上方に突出するように素子分離部を埋め込む工程と、
前記素子分離部に選択的にオーバーラップするように、前記アクティブ領域にフローティングゲートを形成する工程とを含む、半導体装置の製造方法。 A method of manufacturing a semiconductor device that selectively includes a nonvolatile memory cell on a semiconductor substrate,
Forming a trench in the semiconductor substrate so as to partition an active region in the non-volatile memory cell region of the semiconductor substrate;
Embedding an element isolation portion in the trench so as to protrude above the surface of the semiconductor substrate;
Forming a floating gate in the active region so as to selectively overlap the element isolation portion.
前記トレンチを選択的に露出させる開口を有する犠牲膜を前記半導体基板の前記表面に形成する工程と、
前記素子分離部の材料を、前記トレンチから前記犠牲膜の前記開口にまで埋め込む工程と、
前記素子分離部の埋め込み後、前記犠牲膜を除去することによって、前記開口に埋め込まれていた前記素子分離部の一部を前記半導体基板の前記表面に対する突出部分として残存させる工程とを含む、請求項10に記載の半導体装置の製造方法。 The step of embedding the element isolation part includes:
Forming a sacrificial film having an opening for selectively exposing the trench on the surface of the semiconductor substrate;
Burying the material of the element isolation part from the trench to the opening of the sacrificial film;
Removing the sacrificial film after embedding the element isolation portion, thereby leaving a part of the element isolation portion embedded in the opening as a protruding portion with respect to the surface of the semiconductor substrate. Item 11. A method for manufacturing a semiconductor device according to Item 10.
前記トレンチを形成する工程は、前記犠牲膜の前記開口からのエッチングによって前記トレンチを形成する工程を含む、請求項11に記載の半導体装置の製造方法。 The sacrificial film is formed prior to the formation of the trench,
The method of manufacturing a semiconductor device according to claim 11, wherein the step of forming the trench includes a step of forming the trench by etching from the opening of the sacrificial film.
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