JP4537420B2

JP4537420B2 - Ｓｉｍｄ型マイクロプロセッサ

Info

Publication number: JP4537420B2
Application number: JP2007096152A
Authority: JP
Inventors: 貴雄片山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-04-02
Filing date: 2007-04-02
Publication date: 2010-09-01
Anticipated expiration: 2023-06-04
Also published as: JP2007193838A

Description

本発明は、画像データ等を高速処理するために単一の命令で複数データに対して同じ処理を行うＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍＭｕｌｔｉｐｌｅＤａｔａ− ｓｔｒｅａｍ）型マイクロプロセッサに関し、特に、プロセッサエレメントのネイバーフッドオペレーション（隣接処理）を行なうＳＩＭＤ型マイクロプロセッサに関わる。

近年、デジタル複写機やファクシミリ装置等の画像処理では、画素数の増加、画像処理の多様化などにより画質の向上が図られている。こういった画像処理では複数のデータに対して同一の処理をすることが多く、１命令で１つのデータを処理するＳＩＳＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍＳｉｎｇｌｅＤａｔａ−ｓｔｒｅａｍ）型マイクロプロセッサよりも、１命令で複数のデータを同時処理するＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍＭｕｌｔｉｐｌｅＤａｔａ−ｓｔｒｅａｍ）型マイクロプロセッサが用いられることが多い。

ＳＩＭＤ型マイクロプロセッサ２は、図５のようにグローバルプロセッサ４と、演算アレイ６と、レジスタファイル８からなる。図５はデータの流れを説明するため簡略化されており、図５のプロセッサエレメントグループ１０はプロセッサエレメント（ＰＥ）の集合体である。

なお、本明細書では便宜上、プロセッサエレメントは２５６個という構成にして説明している。個々のプロセッサエレメントの構成は、後で説明する。

例えば、スキャナやカメラなどの外部入力装置から入力された画像データは、レジスタファイル８に書き込まれ、演算アレイ６にて論理算術演算等の含まれた画像処理が行われ、再度レジスタファイル８に書き込まれ、プリンタ・記憶装置などの外部出力装置に出力される。グローバルプロセッサ４は、プログラムを解読し制御信号をレジスタファイル８や演算アレイ６に送信する。グローバルプロセッサ４はグローバルプロセッサそのものでの演算処理・データ転送・逐次処理等も行う。

図６は、図５のプロセッサエレメント（ＰＥ）１２をより詳しく示す従来技術例である。図６では、プロセッサエレメント１２はＰＥ〔０〕〜ＰＥ〔２５５〕までの２５６個用意されている。なお個々のプロセッサエレメントは順に０乃至２５５の序数が「ＰＥ番号」として付番されている。本明細書では、各図面の左方から順に付番されているものとする。

１つのプロセッサエレメント１２は、レジスタ１４と、ＡＬＵ（算術論理演算器）１６を中心とした演算部からなる。レジスタ１４は、例えばＲ０〜Ｒ３１の３２本用意されており、そのうちの一部のレジスタが外部入出力に接続されている。Ｒ０〜Ｒ３１のレジスタは、データをシフト・拡張するシフト・拡張器１８に接続されＡＬＵ１６の片側のデータとして第２の記憶部２２にラッチされる。ＡＬＵ１６のもう片側のデータは、演算部に備わるＡレジスタ２４の値を第１の記憶部２０にラッチしたものとなる。図６の例では、レジスタ１本のサイズを８ビットとしている。更に、レジスタのうちＲ０〜Ｒ２３の２４本が外部入出力に接続され、レジスタ１４からシフト・拡張器１８までは８ビット、シフト・拡張器１８はその８ビットを１６ビットに拡張して第２の記憶部２２に出力する、としている。よって、ＡＬＵ１６、Ａレジスタ２４及び第１の記憶部２０は、対応して１６ビットとなる。

図６でのデータの流れは概略次のようになる。まず、外部入力からＲレジスタ１４に転送された８ビット画像データは、シフト・拡張器１８によって１６ビットデータに拡張もしくはシフト処理され、第２の記憶部２２に転送され、ＡＬＵ１６でデータ処理を施される。その結果Ａレジスタ２４に書き込まれたデータは、シフト・拡張器１８からＲレジスタ１４に書きこまれ外部出力に出力される。

更に図７の従来技術例では、Ｒレジスタ１４とシフト・拡張器１８との経路が、近接するプロセッサエレメントの範囲内でのＲレジスタ１４とシフト・拡張器１８との間に設定できるようにしている。なお図７の演算器２６は、ＡＬＵ１６、第１の記憶部２０と第２の記憶部２２、及びＡレジスタ２４をまとめて示している。ここで注目のＰＥを「ＰＥ〔ｎ〕」とすると、ＰＥ〔ｎ〕の演算器２６は、ＰＥ〔ｎ〕のＲレジスタ１４とのデータ通信を行うほか、１つ左のＰＥ（ＰＥ〔ｎ−１〕）、２つ左のＰＥ（ＰＥ〔ｎ−２〕）、３つ左のＰＥ（ＰＥ〔ｎ−３〕）、１つ右のＰＥ（ＰＥ〔ｎ＋１〕）、２つ右のＰＥ（ＰＥ〔ｎ＋２〕）、３つ右のＰＥ（ＰＥ〔ｎ＋３〕）の計７つのＰＥのＲレジスタ１４とデータ通信することができる。このとき、バス選択器が必要であるが、図７の従来技術例では、シフト・拡張器１８とまとめて符号２８により示している。

本明細書では、この近接するＰＥにおけるＲレジスタ１４と演算部２６とのデータ通信を、「ＰＥシフト」と称することにする。一般的には、ネイバーフッドオペレーション（隣接処理）とも呼ばれている。

ＰＥシフトが使用される画像処理には、ＭＴＦ（ＭｏｄｕｌａｔｉｏｎＴｒａｎｓｆｅｒＦｕｎｃｔｉｏｎ）補正、フレアデータ除去などがある。

上記のＭＴＦ補正は、注目画素を除く周辺画素の強調成分を計算して、その結果に強度倍率を乗じて、注目画素に加算することにより実現する補正である。図８のような３ライン×５画素のフィルタマトリクスにおいて中央の注目画素をｄ２１とし、ＭＴＦフィルタ係数をＭ００〜Ｍ４２、強度倍率をｍａｇ、フィルタへの入力画素データのマトリクスをｄ００〜ｄ４２、フィルタの出力をｍｔｆｏとすると、ＭＴＦ補正演算は以下の式で表される。

ｍｔｆｏ＝ｄ２１×Ｍ２１＋
ｍａｇ×（ｄ００×Ｍ００＋ｄ１０×Ｍ１０＋ｄ２０×Ｍ２０＋ｄ３０×Ｍ３０＋ｄ４０×Ｍ４０＋ｄ０１×Ｍ０１＋ｄ１１×Ｍ１１＋ｄ３１×Ｍ３１＋ｄ４１×Ｍ４１＋ｄ０２×Ｍ０２＋ｄ１２×Ｍ１２＋ｄ２２×Ｍ２２＋ｄ３２×Ｍ３３＋ｄ４２×Ｍ４２）

上記のフレアデータ除去は、スキャナ等の読み取りで発生するフレア光（原稿面から反射された拡散光以外の光）を除去する処理である。図９に示す３ライン×５画素の領域内で、しきい値Ｔ未満の値を持つ画素の値を積算して、画素数Ｎで割ることにより平均値（フレア補正量）を求め、この値を注目画素データから減算する。

以上の演算は、いずれも注目画素の前後のデータを参照する必要がある演算である。フィルタは３ライン×５画素を例に挙げたが、５ライン×７画素、それ以上のマトリクス範囲のフィルタも存在する。

通常、ＳＩＭＤ型マイクロプロセッサでの１命令の処理分を「１ＳＩＭＤ」と称する。例えばデジタルコピアの場合、１枚の原稿の画像処理は、原稿１ラインにおける画素数を「１ＳＩＭＤ」で処理できる画素数で割った回数に、ライン数を乗じて算出された全体回数の「ＳＩＭＤ」によって行なわれる。また、通常、ラインの方向を横方向として主走査方向と称し、縦方向を副走査方向と称する。よって、主走査方向の処理を行う場合、図１０のように「１ＳＩＭＤ」ずつぴたりと連続してデータの処理ができれば効率が良い。

けれども、前述した処理のように近隣の画素データを参照する場合には、図１１のように「１ＳＩＭＤ」のデータの両端の数個（この数個はフィルタの画素数で決まる）をオーバーラップさせた形で取り込み参照しなければならない。言うまでも無く、オーバーラップが無いほうが、処理効率は良い。

ところで、下記の特許文献１、特許文献２、特許文献３及び特許文献４では、ネイバーフッドオペレーション（隣接処理）の改良を目指すものであるが、上記のようなオーベーラップの問題点を解決するものではない。
特開平１１−１５８０１号特許第２７５６２５７号特許第２８１２２９２号特開２００２−２４７３４７号

本発明は、ＳＩＭＤ型マイクロプロセッサにて、１ラインを複数「ＳＩＭＤ」により処理する場合に、上記のようなオーバーラップをなくし効率良くデータを処理できることを目的とする。

本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のＳＩＭＤ型マイクロプロセッサは、
シーケンシャルユニットを含むグローバルプロセッサと、ｍａｘ個のプロセッサエレメントを有し、各プロセッサエレメントには０から（ｍａｘ−１）の序数が配置に従い順に付番され、
更に各プロセッサエレメントは、データを処理する演算器と、演算器の入力・出力のバスに接続された複数のレジスタとを含み、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントでは、端からｉ番目（ｉは自然数、且つ、１≦ｉ≦（第１の個数））のプロセッサエレメントからの上記バスは、反対の端のプロセッサエレメントから（（第１の個数）−ｉ）番目のプロセッサエレメントまで、夫々のバスと選択器を挟んで経路により接続しており、
プロセッサエレメント配置の両端から見て第１の個数の範囲内のプロセッサエレメント以外のプロセッサエレメントでは、夫々のプロセッサエレメントを中心にして第１の個数の範囲内の、左右に隣接するプロセッサエレメントのバスと、経路により接続しており、
プロセッサエレメント配置の両端のプロセッサエレメントが近傍に配置されており、
更に、
上記シーケンシャルユニットから各プロセッサエレメントへ送られるレジスタ制御信号が全てのプロセッサエレメントで一対であり、上記レジスタ制御信号に含まれる、レジスタの選択モードを表す信号が１本用意されており、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントが夫々、レジスタ選択変更装置を備え、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントでは、上記レジスタ選択変更装置が、上記選択モードに従って、プロセッサエレメント配置の両端から見て第１の個数の範囲内のプロセッサエレメント以外のプロセッサエレメントと異なるレジスタを選択し得るように構成されている
ことを特徴とする。

本発明を利用することにより、以下のような効果を得ることができる。

まず、１ラインの画素数が多い画像処理において、余分なオーバーヘッドを減少させることができる。

プロセッサエレメントの配置をミラー配置にすることで、両端のプロセッサエレメント間の距離を減らすことができ、よって配線遅延による速度低下を防ぐことができる。

以下、図面を参照して本発明に係る好適な実施の形態を説明する。

≪第１の実施の形態≫
図１は、本発明の第１の実施の形態に係るプロセッサエレメント１２のブロック図である。図１は特にプロセッサエレメントグループ１０の両端におけるプロセッサエレメント１２を示す。

第１の実施の形態は、図７の従来技術例に加えて、ＰＥシフトのためのバス接続を変更している。つまり、ＰＥシフト選択器３０を新たに設定している。

通常、両端のＰＥ１２のＰＥシフト用バスは、特定の値を入力、例えばＧＮＤ接続して“０”を入力するようになっている。

図１では、左隣に３個のプロセッサエレメントまで、右隣に３個のプロセッサエレメントまでの間でデータ通信できる仕様となっている。この個数は増減されてもよい。図１では、自プロセッサエレメントを含めて７ヶ所（のＰＥ）から選択できる。また、図１では図示してないが、レジスタ１４とシフト・拡張・バス選択器２８’とのバスのサイズは、８ビットである。

ＰＥ〔２５３〕、ＰＥ〔２５４〕、ＰＥ〔２５５〕とＰＥ〔０〕、ＰＥ〔１〕、ＰＥ〔２〕とが、ＰＥシフト選択器３０により接続することで、図１２のようなデータ通信が可能となる。図１２にて、「注目ＰＥ」とは注目する演算器２６が存在するＰＥを示し、「データ転送可能なＰＥ」とは注目ＰＥの演算器２６と接続しデータをリード／ライトする対象のレジスタが属するＰＥを示す。Ｌ３は注目ＰＥから左に３つ隣、Ｌ２は左に２つ隣、Ｌ１は左に１つ隣、Ｃは自ＰＥ、Ｒ１は右に１つ隣、Ｒ２は右に２つ隣、Ｒ３は右に３つ隣を表す。

例えば、図１２ではＰＥ〔２５４〕のバスは、左側ではＰＥ〔２５１〕、ＰＥ〔２５２〕、及びＰＥ〔２５３〕と接続され、右側ではＰＥ〔２５５〕、ＰＥシフト選択器３０を介してＰＥ〔０〕、及び同じくＰＥシフト選択器３０を介してＰＥ〔１〕と接続されている。ＰＥシフト選択器３０では、（ＰＥ〔０〕やＰＥ〔１〕ではなく）“０”もしくは“０ＦＦｈ”（全ビット“１”）を選択する。

ＰＥシフト選択器３０は、ＰＥ〔２５３〕、ＰＥ〔２５４〕、ＰＥ〔２５５〕、ＰＥ〔０〕、ＰＥ〔１〕及びＰＥ〔２〕に接続される。これら両端３つずつのＰＥシフト選択器は、それぞれのＰＥ１２のブロックにある（図１では、説明の便宜により、ブロックの外に置いている。）。ＰＥシフト選択器３０の制御信号は、グローバルプロセッサ４のＳＣＵ５から供給される。ＰＥシフト選択器３０は、制御信号（“０”、“１”）によって、反対側のＰＥの選択が制御される。“０”とするならば、全ビット０であるからＧＮＤに繋げば問題ない。“０ｆｆｈ”とするならば、全ビット１であるからＶＣＣ接続でよい。ＰＥシフト選択器３０はセレクタを含むが、該セレクタは、セレクト信号２ビットであり且つ３ｔｏ１のマルチプレクサでよい。

なお、上記の「反対側」とは、ＰＥ〔０〕を対象としたときには、ＰＥ〔２５３〕、ＰＥ〔２５４〕もしくはＰＥ〔２５５〕である。ＰＥ１を対象としたときには、ＰＥ〔２５４〕もしくはＰＥ〔２５５〕である。ＰＥ２を対象としたときには、ＰＥ〔２５５〕である。一方、ＰＥ〔２５５〕を対象としたときには、ＰＥ〔０〕、ＰＥ〔１〕もしくはＰＥ〔２〕である。ＰＥ〔２５４〕を対象としたときには、ＰＥ〔０〕もしくはＰＥ〔１〕である。ＰＥ〔２５３〕を対象としたときには、ＰＥ〔０〕である。

図２は、第１の実施の形態でのレジスタ１４の制御信号を示す。レジスタ１２の制御信号は、図２のようにグローバルプロセッサ４のシーケンシャルユニット（ＳＣＵ）５から各ＰＥに送られる。シーケンシャルユニット５は、グローバルプロセッサ４のメモリに書きこまれているプログラムをデコードし、制御信号をグローバルプロセッサ４並びにプロセッサエレメント１２に送信し、各ブロックを動かす。

レジスタの選択は、第１のレジスタ選択信号３２と第２のレジスタ選択信号３４とによって為される。第１のレジスタ選択信号３２は、ＰＥ〔３〕乃至ＰＥ〔２５２〕のレジスタ１２に送られ、第２のレジスタ選択信号３４は、ＰＥ〔０〕乃至ＰＥ〔２〕、ＰＥ〔２５３〕乃至ＰＥ〔２５５〕に送られる。ここで、レジスタ選択信号（第１のレジスタ選択信号３２、第２のレジスタ選択信号３４）は、複数の選択信号の集合である。つまり、各ＰＥにてレジスタが３２本あったとしたら、読み取り処理及び書きこみ処理で１本ずつ必要であるので、最低６４本の制御信号が、それぞれのレジスタ選択信号に必要となる。

例えば、図７において、１ラインのデータは左から順に「１ＳＩＭＤ」ずつ図６の外部入出力からロードされる。ここで、１番最初の「１ＳＩＭＤ」分のデータはＲ１に、２番目の「１ＳＩＭＤ」分のデータはＲ２に、更に、３番目の「１ＳＩＭＤ」分のデータはＲ３にロードするものとする。つまり、例えばＲ１を現在処理するべきデータとすると、処理すべき「１ＳＩＭＤ」分のデータの前後の「ＳＩＭＤ」分のデータを常に別のレジスタに置いておくことになる。言い換えると、Ｒ０には前回Ｒ１がロードしていた前ＳＩＭＤ分のデータが格納されており、Ｒ２には次回Ｒ１がロードする次ＳＩＭＤのデータが格納されていることになる。

ここで、あるフィルタ処理にて、例えばＰＥ番号が１だけ大きいＰＥのＲ１レジスタからデータを参照し、それぞれのＰＥの演算器２６の中のＡレジスタ２４の値と演算し、結果をＡレジスタ２４に格納する、とする。つまり、ＰＥ〔０〕のＡレジスタ２４はＰＥ〔１〕のＲ１と、ＰＥ〔１〕のＡレジスタ２４はＰＥ〔２〕のＲ１と、というように、ＰＥ〔０〕からＰＥ〔２５４〕までのＡレジスタ２４は、夫々ＰＥ〔１〕からＰＥ〔２５５〕のＲ１の値と演算することになる。

ここで、ＰＥ〔２５５〕のＡレジスタ２４は、ＰＥ〔０〕のＲ２の値と演算すれば、他のＰＥと同要件の演算を行なうことになり、且つ、第１の実施の形態を利用すればそれが容易に可能であることになる。この演算を実施するには、命令でレジスタを指定すればよい。命令の仕様は、「１ＳＩＭＤ」の範囲を超えるＰＥを参照するとき（即ち、反対側のＰＥを参照するとき）のレジスタを変える、というものになる。

また、前ＳＩＭＤのデータを参照する場合、例えば、〔ＰＥ番号−３〕のＰＥのＲ１レジスタからデータを参照し、それぞれのＰＥの演算器２６の中のＡレジスタ２４と演算し、結果をＡレジスタ２４に格納するような場合を、想定する。つまり、ＰＥ〔３〕のＡレジスタ２４はＰＥ〔０〕のＲ１と、ＰＥ〔４〕のＡジスタ２４はＰＥ〔１〕のＲ１と、というように、ＰＥ〔３〕からＰＥ〔２５５〕までのＡレジスタ２４は、夫々ＰＥ〔０〕からＰＥ〔２５２〕までのＲ１の値と演算することになる。ここで、ＰＥ〔０〕のＡレジスタ２４は、ＰＥ〔２５３〕のＲ０の値と演算すれば、他のＰＥと同要件の演算を行なうことになり、且つ、第１の実施の形態を利用すればそれが容易に可能であることになる。よって同様に、ＰＥ〔１〕のＡレジスタ２４はＰＥ〔２５４〕のＲ０の値と演算し、ＰＥ〔２〕のＡレジスタ２４はＰＥ〔２５５〕のＲ０の値と演算する。

上記の第１の実施の形態では、第１のレジスタ選択信号３２と第２のレジスタ選択信号３４とが、設定されている。更に、図示していないが、ＳＣＵ５からレジスタの選択モードを表す信号を１本用意し、ＰＥ〔０〕乃至ＰＥ〔２〕、ＰＥ〔２５３〕乃至ＰＥ〔２５５〕の夫々のブロックにレジスタ選択変更装置を加え、レジスタ制御信号を全てのＰＥで一対とし、ＰＥ〔０〕乃至ＰＥ〔２〕、ＰＥ〔２５３〕乃至ＰＥ〔２５５〕のブロックでは選択モードに従い、他のＰＥで選択されるレジスタと異なるレジスタが選択され得る、という構成にしてもよい。

≪第２の実施の形態≫
第２の実施の形態では、次に説明するように、プロセッサエレメントの配置に工夫が施されている。それ以外の構成は、第１の実施の形態と同様である。

ウェハにプロセッサエレメント１２をレイアウトする場合、図３のようなレイアウト配置にすると、ＰＥ〔０〕乃至ＰＥ〔２〕と、ＰＥ〔２５３〕乃至ＰＥ〔２５５〕との間のバス配線が非常に長くなる。すると、配線抵抗が増え、遅延が増大し、ＰＥシフトの致命的なスピード劣化の決定的な要因となる。それら以外のＰＥ間では、隣接処理の配線遅延は均等である。

図４は、本発明の第２の実施の形態に係るプロセッサエレメントの配置である。全プロセッサエレメントの前半、後半で２分し、ミラー配置としている。このようにすれば、全プロセッサエレメントにて、隣接処理の配線遅延は略均等である。

本発明の第１の実施の形態に係るプロセッサエレメントのブロック図である。第１の実施の形態でのレジスタの制御信号を示す。本発明に係るプロセッサエレメントの配置である。本発明の第２の実施の形態に係るプロセッサエレメントの配置である。ＳＩＭＤ型マイクロプロセッサの概略のブロック図である。図５のプロセッサエレメントをより詳しく示すブロック図である。従来技術に係るプロセッサエレメントのブロック図である。ＭＴＦ補正を示す模式図である。フレアデータ除去を示す模式図である。１ラインと１ＳＩＭＤの関係図（１）である。１ラインと１ＳＩＭＤの関係図（２）である。本発明に係るデータ通信を示す表である。

符号の説明

２・・・ＳＩＭＤ型マイクロプロセッサ、４・・・グローバルプロセッサ、１２・・・プロセッサエレメント、２６・・・演算器、２８、２８’・・・シフト・拡張・バス選択器、３０・・・ＰＥシフト選択器。

Claims

シーケンシャルユニットを含むグローバルプロセッサと、ｍａｘ個のプロセッサエレメントを有し、各プロセッサエレメントには０から（ｍａｘ−１）の序数が配置に従い順に付番され、
更に各プロセッサエレメントは、データを処理する演算器と、演算器の入力・出力のバスに接続された複数のレジスタとを含み、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントでは、端からｉ番目（ｉは自然数、且つ、１≦ｉ≦（第１の個数））のプロセッサエレメントからの上記バスは、反対の端のプロセッサエレメントから（（第１の個数）−ｉ）番目のプロセッサエレメントまで、夫々のバスと選択器を挟んで経路により接続しており、
プロセッサエレメント配置の両端から見て第１の個数の範囲内のプロセッサエレメント以外のプロセッサエレメントでは、夫々のプロセッサエレメントを中心にして第１の個数の範囲内の、左右に隣接するプロセッサエレメントのバスと、経路により接続しており、
プロセッサエレメント配置の両端のプロセッサエレメントが近傍に配置されており、
更に、
上記シーケンシャルユニットから各プロセッサエレメントへ送られるレジスタ制御信号が全てのプロセッサエレメントで一対であり、上記レジスタ制御信号に含まれる、レジスタの選択モードを表す信号が１本用意されており、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントが夫々、レジスタ選択変更装置を備え、
プロセッサエレメント配置の両端から見て所定の第１の個数の範囲内のプロセッサエレメントでは、上記レジスタ選択変更装置が、上記選択モードに従って、プロセッサエレメント配置の両端から見て第１の個数の範囲内のプロセッサエレメント以外のプロセッサエレメントと異なるレジスタを選択し得るように構成されている
ことを特徴とするＳＩＭＤ型マイクロプロセッサ。