JP4526421B2

JP4526421B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4526421B2
Application number: JP2005070448A
Authority: JP
Inventors: 高示一森
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-03-14
Filing date: 2005-03-14
Publication date: 2010-08-18
Anticipated expiration: 2025-03-14
Also published as: JP2006253532A

Description

本発明は、半導体装置の製造方法に関し、特に強誘電体を容量絶縁膜に用いたキャパシタを有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a capacitor using a ferroelectric as a capacitor insulating film.

従来、強誘電体を用いた半導体装置として、例えばキャパシタ（以下、強誘電体キャパシタと言う）が存在する。強誘電体とは、ＰＺＴ，ＳＢＴに代表されるような、自発分極を有する材料である。強誘電体キャパシタは、このような強誘電体を容量絶縁膜として用いることにより、自発分極によるデータ記憶を実現している。例えばＦｅＲＡＭ（Ferroelectric Random Access Memory）などは、強誘電体を容量絶縁膜として用いることにより、不揮発性素子の機能を実現している。 Conventionally, as a semiconductor device using a ferroelectric, for example, a capacitor (hereinafter referred to as a ferroelectric capacitor) exists. A ferroelectric is a material having spontaneous polarization, as represented by PZT and SBT. A ferroelectric capacitor realizes data storage by spontaneous polarization by using such a ferroelectric as a capacitive insulating film. For example, FeRAM (Ferroelectric Random Access Memory) or the like realizes the function of a nonvolatile element by using a ferroelectric as a capacitor insulating film.

しかしながら、強誘電体材料は一般的に半導体工程におけるプロセスダメージを受けやすい。特に水素に対して還元されやすいため、強誘電体材料を用いた半導体装置は、これによる特性劣化が深刻な問題となる。 However, ferroelectric materials are generally susceptible to process damage in the semiconductor process. In particular, since the semiconductor device using a ferroelectric material is easily reduced with respect to hydrogen, characteristic deterioration due to this becomes a serious problem.

水素によるダメージを回避するためには、水素のキャパシタへの進入を防止することが必要となる。例えばキャパシタへの水素の拡散を防止するためのカバー膜を設ける方法は有効な手法の一つである。 In order to avoid hydrogen damage, it is necessary to prevent hydrogen from entering the capacitor. For example, a method of providing a cover film for preventing the diffusion of hydrogen into the capacitor is one effective method.

以上のようなカバー膜は、層間絶縁膜と強誘電体を含む層構造（例えば下部電極と容量絶縁膜と上部電極とからなるキャパシタ部分）と間に、層構造を覆うように形成される。以下において、カバー膜を第１の層とし、層間絶縁膜を第２の層とする。 The cover film as described above is formed so as to cover the layer structure between the layer structure including the interlayer insulating film and the ferroelectric (for example, the capacitor portion including the lower electrode, the capacitor insulating film, and the upper electrode). Hereinafter, the cover film is a first layer and the interlayer insulating film is a second layer.

キャパシタ上に形成された第１および第２の層は、後工程においてエッチングされ、コンタクトホールが開口される。例えば強誘電体キャパシタでは、上部電極上に形成されたカバー膜およびキャパシタ上絶縁膜（層間絶縁膜）がエッチングされ、上部電極までのコンタクトホールが開口される。開口されたコンタクトホールには、例えばＣＶＤ法やスパッタ法を用いて配線材料が埋め込まれ、上部電極までの導通が形成される。 The first and second layers formed on the capacitor are etched in a later step to open a contact hole. For example, in a ferroelectric capacitor, a cover film formed on the upper electrode and an insulating film on the capacitor (interlayer insulating film) are etched to open a contact hole to the upper electrode. A wiring material is embedded in the opened contact hole by using, for example, a CVD method or a sputtering method, and conduction to the upper electrode is formed.

ただし、コンタクトホールに配線材料を埋め込む場合、コンタクトホールの形状によっては、配線層が断線した状態で形成されてしまうという問題がある。特に異なる材料よりなる２つの層にコンタクトホールを開口する場合、下層である第１の層に形成したコンタクトホールの開口径が上層である第２の層に形成したコンタクトホールの開口径よりも広くなることがある。このため、例えばスパッタ法を用いて配線層を形成する場合、配線材料がうまくコンタクトホール内に堆積せず、断線した状態で配線層が形成されてしまうという問題を発生させることがある。 However, when a wiring material is embedded in the contact hole, there is a problem that the wiring layer is formed in a disconnected state depending on the shape of the contact hole. In particular, when opening contact holes in two layers made of different materials, the opening diameter of the contact hole formed in the first lower layer is wider than the opening diameter of the contact hole formed in the second upper layer. May be. For this reason, for example, when the wiring layer is formed by using the sputtering method, the wiring material may not be deposited well in the contact hole, and the wiring layer may be formed in a disconnected state.

このような問題を解決する技術としては、例えば以下に示す特許文献１が開示するところの技術が存在する。この従来技術では、異なる径のレジストを用いて単層をドライエッチングする。ドライエッチングは１回または２回行われる。これにより、上部の径が底部の径よりも広いコンタクトホールが単層に形成されるため、コンタクトホール内に確実に配線材料を堆積させることが可能となる。 As a technique for solving such a problem, for example, there is a technique disclosed in Patent Document 1 shown below. In this prior art, a single layer is dry-etched using resists having different diameters. Dry etching is performed once or twice. As a result, a contact hole whose upper diameter is wider than the diameter of the bottom is formed in a single layer, so that the wiring material can be reliably deposited in the contact hole.

また、同様の従来技術が例えば以下に示す特許文献２に開示されている。この技術では、開口を有するレジストを絶縁層（第２の層に相当）上に形成し、この上からＢＨＦ（ＨＦ：ＮＨ4＝１：６）を用いて絶縁層をエッチングする。この際、レジストの開口部よりも径が大きくなるように絶縁層をオーバエッチングする。その後、レジストの上からＲＩＥ（Reaction Ion Etching）法を用いて絶縁層下の層（第１の層に相当）をドライエッチングする。この際、レジストがマスクとして機能するため、絶縁層に開口されたコンタクトホールの径よりも小さな径を持つコンタクトホールが第１の層に開口される。 A similar conventional technique is disclosed in, for example, Patent Document 2 shown below. In this technique, a resist having an opening is formed on an insulating layer (corresponding to the second layer), and the insulating layer is etched from above using BHF (HF: NH4 = 1: 6). At this time, the insulating layer is over-etched so that the diameter becomes larger than the opening of the resist. Thereafter, a layer under the insulating layer (corresponding to the first layer) is dry-etched from above the resist using a RIE (Reaction Ion Etching) method. At this time, since the resist functions as a mask, a contact hole having a diameter smaller than that of the contact hole opened in the insulating layer is opened in the first layer.

これら従来技術のように、コンタクトホールの上部を底部よりも幅広とすることで、コンタクトホールに形成する配線層の断線を防止することができる。 By making the upper part of the contact hole wider than the bottom part as in these conventional techniques, disconnection of the wiring layer formed in the contact hole can be prevented.

また、参考として、例えば以下に示す特許文献３には、異なる深さのコンタクトホールを形成する際、一方のエッチング領域にエッチングレートの異なる膜を形成してエッチングスピードを制御することで、異なる深さのコンタクトホールを同時にエッチングするための技術が開示されている。
特開平６−２１２４０号公報特開平２−１２２６５２号公報特開平５−３２５６号公報 As a reference, for example, in Patent Document 3 shown below, when forming contact holes with different depths, films having different etching rates are formed in one etching region, and the etching speed is controlled, so that different depths are formed. A technique for simultaneously etching the contact holes is disclosed.
Japanese Patent Laid-Open No. 6-21240 Japanese Patent Application Laid-Open No. 2-122651 JP-A-5-3256

上記従来のように第１および第２の層が積層された構成では、一般的に、第２の層をエッチングする第１ステップと、第２の層をエッチングする第１ステップとの２つのステップを経てコンタクトホールが開口される。 In the configuration in which the first and second layers are stacked as in the conventional case, generally, the first step of etching the second layer and the first step of etching the second layer are performed. After that, a contact hole is opened.

ここで、第２の層を例えば酸化膜とした場合、第１ステップでは酸化膜をエッチングする一般的な方法を用いることが可能となる。すなわち、第１ステップでは既知のドライエッチングを用いて容易にコンタクトホールを形成することができる。 Here, when the second layer is an oxide film, for example, a general method for etching the oxide film can be used in the first step. That is, in the first step, a contact hole can be easily formed using known dry etching.

一方、第１の層を例えばカバー膜とした場合、第２ステップでは既知のドライエッチングを用いることが困難である。これは、ドライエッチングを用いた場合のカバー膜のエッチングレートが、他の層（例えば酸化膜や上部電極など）のエッチングレートよりも小さいためである。例えばカバー膜の材料として用いられるＳＴＯのドライエッチングによる加工レートは、３０ｎｍ（ナノ・メートル）／分と極めて遅い。このため、カバー膜のエッチング時に、他の層を保護するための比較的大きな膜厚のマスクが必要となるという問題が生じる。 On the other hand, when the first layer is a cover film, for example, it is difficult to use known dry etching in the second step. This is because the etching rate of the cover film when dry etching is used is smaller than the etching rate of other layers (for example, an oxide film and an upper electrode). For example, the processing rate by dry etching of STO used as a material for the cover film is as extremely low as 30 nm (nanometer) / min. For this reason, there arises a problem that a mask having a relatively large film thickness for protecting other layers is required when the cover film is etched.

また、ＳＴＯのドライエッチングによる加工レートは、例えばキャパシタの上部電極として使用される電極材料、特にプラチナ（Ｐt）のドライエッチングによる加工レートと比較して３分の１程度と遅い。このため、カバー膜をエッチングする際に必要となるオーバエッチングにより、無視できない程度、例えば貫通する程度に上部電極をエッチングしてしまうという問題が発生する可能性が高い。このようなリセスはキャパシタ特性の劣化につながる恐れがある。 In addition, the processing rate by dry etching of STO is slow, for example, about one third compared to the processing rate by dry etching of an electrode material used as an upper electrode of a capacitor, particularly platinum (Pt). For this reason, there is a high possibility that the problem of etching the upper electrode to a level that cannot be ignored, for example, penetrating due to over-etching required when etching the cover film. Such a recess may lead to deterioration of capacitor characteristics.

これらの問題は、上述した特許文献に記載された技術では解決できないものである。すなわち、例えば特許文献１に記載された技術は単層をエッチングするための方法であるため、上記のような異なる材料からなる２つの層をエッチングする際に生じる問題を解決することができない。また、特許文献２に記載された技術では、第１の層をエッチングする際にドライエッチングを用いているため、上述したように第１の層をカバー膜とした場合、この方法を使用することができない。さらに、特許文献３に記載された技術は、１回のエッチングにより異なる深さのコンタクトホールを形成するための技術であるため、上述したような問題を解決していない。 These problems cannot be solved by the techniques described in the above-mentioned patent documents. That is, for example, since the technique described in Patent Document 1 is a method for etching a single layer, it cannot solve the problem that occurs when etching two layers made of different materials as described above. Further, since the technique described in Patent Document 2 uses dry etching when the first layer is etched, this method should be used when the first layer is a cover film as described above. I can't. Furthermore, since the technique described in Patent Document 3 is a technique for forming contact holes with different depths by one etching, the above-described problem is not solved.

そこで本発明は、比較的大きな膜厚のマスクを必要とせず、また、エッチング対象となる層の下に形成された層の大幅なリセスを防止しつつコンタクトホールを形成することのできる半導体装置の製造方法を提供することを目的とする。 Therefore, the present invention does not require a mask having a relatively large film thickness, and is a semiconductor device capable of forming a contact hole while preventing a significant recess of a layer formed under a layer to be etched. An object is to provide a manufacturing method.

かかる目的を達成するために、本発明は、第１の層と、第１の層上に形成された第２の層とを有する基板を準備する工程と、第２の層をエッチングすることで第２の層を貫通する第１開口部を形成する工程と、第１開口部により露出された第１の層をウェットエッチングすることで第１の層を貫通する第２開口部を形成する工程と、第２の層に形成された第１開口部の開口径を第１の層に形成された第２開口部の開口径よりも広げるように第２の層を希フッ酸によってウェットエッチングする工程とを有して構成される。 In order to achieve this object, the present invention provides a step of preparing a substrate having a first layer and a second layer formed on the first layer, and etching the second layer. Forming a first opening penetrating the second layer and forming a second opening penetrating the first layer by wet-etching the first layer exposed by the first opening; The second layer is wet- etched with dilute hydrofluoric acid so that the opening diameter of the first opening formed in the second layer is larger than the opening diameter of the second opening formed in the first layer. And a process.

第１の層のエッチングをウェットエッチングとすることで、第１の層を選択的にエッチングすることが可能なエッチング液を用いることが可能となるため、比較的大きな膜厚のマスクを必要とせずにコンタクトホールを形成することが可能となる。また、第１の層下に形成された層に対して安定なエッチング液を用いて第１の層をエッチングすることが可能となるため、第１の層のエッチングの際に第１の層下に形成された層が無視できない程度、例えば貫通する程度にエッチングされてしまうという不具合の発生を回避することができる。この結果、半導体装置の歩留りを向上させることが可能となる。さらに、本発明はオーバエッチングする程度に第１の層をエッチングすることができる構成であるため、第１の層下に形成された層を露出させるコンタクトホールを確実に形成することが可能となる。さらにまた、上層である第２の層に形成したコンタクトホールの開口径が下層である第１の層に形成したコンタクトホールの開口径よりも広くなるように、再度、第２の層を加工しているため、より良好に配線材料を埋め込むことが可能なコンタクトホールを形成することが可能となる。すなわち、配線材料がより良好に埋め込まれた半導体装置を製造することが可能となる。特に、第１の層をウェットエッチングで加工する場合、第１の層が等方的にエッチングされる。このため、第１の層の膜厚が比較的厚いと、第２の層下に空隙が形成されやすい。そこで発明のように、再度、第２の層をエッチングしてコンタクトホールの開口径を広げるように構成することで、より良好に配線材料を埋め込むことが可能なコンタクトホールを形成することができる。 Since the etching of the first layer is wet etching, an etchant that can selectively etch the first layer can be used, so a mask having a relatively large thickness is not required. It is possible to form a contact hole in. In addition, since the first layer can be etched using a stable etchant with respect to the layer formed under the first layer, the first layer under the first layer is etched. It is possible to avoid the occurrence of a problem that the layer formed in the step is etched to such an extent that it cannot be ignored, for example, penetrated. As a result, the yield of the semiconductor device can be improved. Furthermore, since the first layer can be etched to such an extent that over-etching is performed according to the present invention, it is possible to reliably form a contact hole that exposes the layer formed under the first layer. . Furthermore, the second layer is processed again so that the opening diameter of the contact hole formed in the second layer as the upper layer is larger than the opening diameter of the contact hole formed in the first layer as the lower layer. Therefore, it is possible to form a contact hole in which the wiring material can be embedded more satisfactorily. That is, it becomes possible to manufacture a semiconductor device in which the wiring material is embedded more satisfactorily. In particular, when the first layer is processed by wet etching, the first layer is isotropically etched. For this reason, when the film thickness of the first layer is relatively thick, voids are easily formed under the second layer. Therefore, as in the present invention, the second layer is etched again to increase the opening diameter of the contact hole, whereby a contact hole in which the wiring material can be embedded more satisfactorily can be formed.

また、本発明は、下部電極と容量絶縁膜と上部電極とからなるキャパシタを有する基板を準備する工程と、キャパシタ上に第１の層を形成する工程と、第１の層上に第２の層を形成する工程と、第２の層をエッチングすることで第２の層を貫通する第１開口部を形成する工程と、第２の層に形成された第１開口部により露出された第１の層をウェットエッチングすることで第１の層を貫通する第２開口部を形成する工程と、第１開口部の開口径を第１の層に形成された第２開口部の開口径よりも広げるように第２の層を希フッ酸によってウェットエッチングする工程とを有して構成される。 The present invention also includes a step of preparing a substrate having a capacitor composed of a lower electrode, a capacitive insulating film, and an upper electrode, a step of forming a first layer on the capacitor, and a second layer on the first layer. Forming a layer, forming a first opening penetrating the second layer by etching the second layer, and exposing the first opening formed in the second layer. Forming a second opening penetrating the first layer by wet etching of the first layer, and an opening diameter of the first opening from an opening diameter of the second opening formed in the first layer And a step of performing wet etching on the second layer with dilute hydrofluoric acid so as to extend the thickness .

第１の層のエッチングをウェットエッチングとすることで、第１の層を選択的にエッチングすることが可能なエッチング液を用いることが可能となるため、比較的大きな膜厚のマスクを必要とせずにコンタクトホールを形成することが可能となる。また、第１の層下に形成された層に対して安定なエッチング液を用いて第１の層をエッチングすることが可能となるため、第１の層のエッチングの際に第１の層下に形成された層が無視できない程度、例えば貫通する程度にエッチングされてしまうという不具合の発生を回避することができる。この結果、半導体装置の歩留りを向上させることが可能となる。特に強誘電体膜を容量絶縁膜に使用した場合、これをプロセスダメージから保護するためのカバー膜（第１の層）を設けることが好ましい。しかしながら、一般的に使用されるカバー膜（第１の層）のエッチングレートは比較的小さい。そこで本発明のように、第１の層を選択的にエッチングすることが可能なエッチング液を用いることが可能な構成とすることで、カバー膜（第１の層）下の層、例えば上部電極が無視できない程度にエッチングされてしまうことを防止し、良好な特性の半導体装置（強誘電体キャパシタ）を歩留り良く製造することが可能となる。 Since the etching of the first layer is wet etching, an etchant that can selectively etch the first layer can be used, so a mask having a relatively large thickness is not required. It is possible to form a contact hole in. In addition, since the first layer can be etched using a stable etchant with respect to the layer formed under the first layer, the first layer under the first layer is etched. It is possible to avoid the occurrence of a problem that the layer formed in the step is etched to such an extent that it cannot be ignored, for example, penetrated. As a result, the yield of the semiconductor device can be improved. In particular, when a ferroelectric film is used as a capacitive insulating film, it is preferable to provide a cover film (first layer) for protecting it from process damage. However, the etching rate of the cover film (first layer) that is generally used is relatively small. Therefore, as in the present invention, by using a configuration that can use an etchant that can selectively etch the first layer, a layer under the cover film (first layer), for example, an upper electrode Is prevented from being etched to a degree that cannot be ignored, and a semiconductor device (ferroelectric capacitor) having good characteristics can be manufactured with a high yield.

本発明によれば、比較的大きな膜厚のマスクを必要とせず、また、エッチング対象となる層の下に形成された層の大幅なリセスを防止しつつ、配線材料を良好に埋め込むことが可能なコンタクトホールを形成することのできる半導体装置の製造方法を実現することが可能となる。 According to the present invention, it is possible to satisfactorily embed a wiring material without requiring a mask having a relatively large film thickness and preventing a significant recess of a layer formed under a layer to be etched. It is possible to realize a method for manufacturing a semiconductor device capable of forming a simple contact hole.

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.

まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、半導体装置として強誘電体キャパシタを例に挙げる。 First, Embodiment 1 according to the present invention will be described in detail with reference to the drawings. In this embodiment, a ferroelectric capacitor is taken as an example of a semiconductor device.

〔構造〕
図１は、本実施例による強誘電体キャパシタ１の構成を示す断面図である。なお、図１では基板１０と垂直な面で強誘電体キャパシタ１を切断した際の断面構造を示す。〔Construction〕
FIG. 1 is a cross-sectional view showing the configuration of a ferroelectric capacitor 1 according to this embodiment. FIG. 1 shows a cross-sectional structure when the ferroelectric capacitor 1 is cut along a plane perpendicular to the substrate 10.

図１に示すように、強誘電体キャパシタ１は、キャパシタ１ａとカバー膜（第１の層）１４と層間絶縁膜（第２の層）１５と配線層１７とが基板１０上に形成された構成を有する。キャパシタ１ａ上のカバー膜１４および層間絶縁膜１５にはコンタクトホール１６が形成されている。層間絶縁膜１５上およびコンタクトホール１６内部には配線層１７が形成されている。 As shown in FIG. 1, the ferroelectric capacitor 1 includes a capacitor 1 a, a cover film (first layer) 14, an interlayer insulating film (second layer) 15, and a wiring layer 17 formed on the substrate 10. It has a configuration. A contact hole 16 is formed in the cover film 14 and the interlayer insulating film 15 on the capacitor 1a. A wiring layer 17 is formed on the interlayer insulating film 15 and in the contact hole 16.

基板１０は、例えばシリコン基板等の半導体基板上にシリコン酸化膜が形成された構成を有する。また、図１に示すように、基板１０にはあらかじめコンタクト１８が設けられており、これと下部電極１１とが電気的に接続されている。 The substrate 10 has a configuration in which a silicon oxide film is formed on a semiconductor substrate such as a silicon substrate. Further, as shown in FIG. 1, the substrate 10 is provided with a contact 18 in advance, and this is electrically connected to the lower electrode 11.

キャパシタ１ａは、図１に示すように、基板１０上に下部電極１１と容量絶縁膜１２と上部電極１３とが順次積層された構成を有する。下部電極１１および上部電極１３は例えばプラチナ（Ｐt）、ルテニウム（Ｒu）、Ｒｕ酸化物、イリジウム（Ｉr）、Ｉｒ酸化物などの電極材料により構成される。その膜厚は例えば１００ｎｍとする。容量絶縁膜１２は例えばタンタル酸ビスマスストロンチウム（ＳＢＴ）やチタン酸ジルコン酸鉛（ＰＺＴ）やチタン酸ビスマスランタン（ＢＬＴ）などの強誘電体材料により構成される。その膜厚は例えば１００ｎｍとする。 As shown in FIG. 1, the capacitor 1 a has a configuration in which a lower electrode 11, a capacitive insulating film 12, and an upper electrode 13 are sequentially stacked on a substrate 10. The lower electrode 11 and the upper electrode 13 are made of an electrode material such as platinum (Pt), ruthenium (Ru), Ru oxide, iridium (Ir), or Ir oxide. The film thickness is, for example, 100 nm. The capacitor insulating film 12 is made of a ferroelectric material such as bismuth strontium tantalate (SBT), lead zirconate titanate (PZT), or bismuth lanthanum titanate (BLT). The film thickness is, for example, 100 nm.

カバー膜１４は、図１に示すように、基板１０上に形成されたキャパシタ１ａを覆うように基板１０上に形成されている。このカバー膜１４は例えばＳＴＯ（Strontium Tantalum oxide）で構成される。その膜厚は例えば５０ｎｍとする。なお、カバー膜１４は、特に配線層１７を形成する際に生じる還元材料（例えば水素）に対してバリア性を有する材料であれば、いかなるものを用いて形成してもよい。このような材料には、上述したＳＴＯのほかに、例えばＡl₂Ｏ₃（alumina）、ＳＴＯ、ＴiＡlＮ（Titanium Alminumnitride）、ＴiＡlＯ（Titanium Alminum oxide）などが存在する。また、図１に示すように、カバー膜１４をキャパシタ１ａの上部電極１３から下部電極１１にわたって形成する場合、カバー膜１４は絶縁体であることが好ましい。例えばＡl₂Ｏ₃、ＳＴＯなどは絶縁体で且つ水素に対してバリア性を有するため、カバー膜の材料としては有効である。 As shown in FIG. 1, the cover film 14 is formed on the substrate 10 so as to cover the capacitor 1 a formed on the substrate 10. The cover film 14 is made of, for example, STO (Strontium Tantalum oxide). The film thickness is, for example, 50 nm. The cover film 14 may be formed using any material as long as it has a barrier property against a reducing material (for example, hydrogen) generated when the wiring layer 17 is formed. In addition to the STO described above, such materials include, for example, Al ₂ O ₃ (alumina), STO, TiAlN (Titanium Alminumnitride), TiAlO (Titanium Alminum oxide), and the like. Further, as shown in FIG. 1, when the cover film 14 is formed from the upper electrode 13 to the lower electrode 11 of the capacitor 1a, the cover film 14 is preferably an insulator. For example, Al ₂ O ₃ , STO, etc. are effective as a cover film material because they are insulators and have a barrier property against hydrogen.

層間絶縁膜１５は、図１に示すように、カバー膜１４で覆われたキャパシタ１ａを埋没させる程度に形成されている。この層間絶縁膜１５は例えばシリコン酸化物（ＳiＯ₂）などの絶縁材料で構成される。その膜厚は、例えば基板１０上に形成されたカバー膜１４上面から５００ｎｍとする。したがって、キャパシタ１ａ上に形成されたカバー膜１４上面からの膜厚は２００ｎｍとなる。なお、絶縁材料には、層間絶縁膜として一般的に使用される絶縁材料（酸化物など）のほかに、例えばテオス（テトラエトキシシラン）やＨＭＤＳＯ（ヘキサメトキシジシロキサン）などの有機シラン系の絶縁材料を適用することも可能である。本実施例では、テオスを用いた場合を例に挙げる。 As shown in FIG. 1, the interlayer insulating film 15 is formed to such an extent that the capacitor 1a covered with the cover film 14 is buried. The interlayer insulating film 15 is made of an insulating material such as silicon oxide (SiO ₂ ). The film thickness is, for example, 500 nm from the upper surface of the cover film 14 formed on the substrate 10. Therefore, the film thickness from the upper surface of the cover film 14 formed on the capacitor 1a is 200 nm. In addition to insulating materials (such as oxides) that are generally used as interlayer insulating films, the insulating material includes, for example, organic silane insulating materials such as theos (tetraethoxysilane) and HMDSO (hexamethoxydisiloxane). It is also possible to apply materials. In this embodiment, a case where Teos is used is taken as an example.

キャパシタ１ａ上のカバー膜１４および層間絶縁膜１５には、上述したようにコンタクトホール１６が形成されている（図１参照）。このコンタクトホール１６は、層間絶縁膜１５に形成されたコンタクトホール１６ａとカバー膜１４に形成されたコンタクトホール１６ｂとの２つのコンタクトホールよりなり、キャパシタ１ａの上部電極１３まで貫通している。 As described above, the contact hole 16 is formed in the cover film 14 and the interlayer insulating film 15 on the capacitor 1a (see FIG. 1). The contact hole 16 includes two contact holes, a contact hole 16a formed in the interlayer insulating film 15 and a contact hole 16b formed in the cover film 14, and penetrates to the upper electrode 13 of the capacitor 1a.

層間絶縁膜１５上およびコンタクトホール１６内部には、上述したように配線層１７が形成されている（図１参照）。この配線層１７は例えば窒化チタニウム（ＴiＮや）アルミニウム（Ａl）などの金属材料または合金で構成される。その膜厚は例えば１００ｎｍとする。なお、金属材料には、このほか、例えばタングステン（Ｗ）なども適用することが可能である。 As described above, the wiring layer 17 is formed on the interlayer insulating film 15 and inside the contact hole 16 (see FIG. 1). The wiring layer 17 is made of a metal material or an alloy such as titanium nitride (TiN or aluminum) (Al). The film thickness is, for example, 100 nm. In addition, for example, tungsten (W) or the like can be applied to the metal material.

以上で説明した強誘電体キャパシタ１では、下部電極１１と上部電極１３との間に電位差を与えることによって、容量絶縁膜１２内で自発分極が生じる。この自発分極は、電位差を解消した後も持続しているため、強誘電体を容量絶縁膜１２に用いた強誘電体キャパシタ１は不揮発性記憶素子として機能することができる。 In the ferroelectric capacitor 1 described above, spontaneous polarization occurs in the capacitive insulating film 12 by applying a potential difference between the lower electrode 11 and the upper electrode 13. Since this spontaneous polarization continues even after the potential difference is eliminated, the ferroelectric capacitor 1 using the ferroelectric for the capacitor insulating film 12 can function as a nonvolatile memory element.

〔製造方法〕
次に、本実施例による強誘電体キャパシタ１の製造方法を図面と共に詳細に説明する。図２から図７は、強誘電体キャパシタ１の製造方法を示すプロセス図である。なお、最終的なプロセスの説明は図１を用いる。〔Production method〕
Next, a method for manufacturing the ferroelectric capacitor 1 according to the present embodiment will be described in detail with reference to the drawings. 2 to 7 are process diagrams showing a method for manufacturing the ferroelectric capacitor 1. The final process will be described with reference to FIG.

まず、図２に示すように、下部電極１１となるＰt膜１１ａと容量絶縁膜１２となるＳＢＴ膜１２ａと上部電極１３となるＰt膜１３ａとをそれぞれ１００ｎｍの膜厚で形成する。具体的には、まず、スパッタ法を用いて下部電極１１となるＰt膜１１ａを１００ｎｍの膜厚で形成する。Ｐt膜１１ａの形成では、例えば、スパッタリングターゲットにＰtを使用し、スパッタリングガスにアルゴン（Ａr）を使用する。この際の成膜条件は、例えば、ＲＦパワー１ｋＷ、スパッタ雰囲気の圧力１０ｍＴｏｒｒ、成膜温度を２００℃とする。続いて、容量絶縁膜１２となるＳＢＴ膜１２ａを１００ｎｍの膜厚で形成する。ＳＢＴ膜１２ａの形成では、例えば、ＳＢＴが溶解された前駆体溶液をスピン塗布し、次に１５０〜２００℃に保たれたホットプレート上で５分間乾燥させて溶液を揮発除去した後、８００℃の酸素雰囲気中で３０分間程度の熱処理を行う。これにより、ＳＢＴが結晶化し、ＳＢＴ膜１２ａが形成される。続いて、上部電極１３となるＰt膜１３ａを１００ｎｍの膜厚で形成する。スパッタ法を用いて上部電極１３となるＰt膜１３ａを１００ｎｍの膜厚で形成する。Ｐt膜１３ａの形成では、例えば、スパッタリングターゲットにＰtを使用し、スパッタリングガスにＡrを使用する。この際の成膜条件は、例えば、ＲＦパワー１ｋＷ、スパッタ雰囲気の圧力１０ｍＴｏｒｒ、成膜温度を２００℃とする。以上の工程を経ることで、図２に示すように、Ｐt膜１１ａ、ＳＢＴ膜１２ａおよびＰt膜１３ａからなるキャパシタの積層構造が形成される。 First, as shown in FIG. 2, a Pt film 11a to be the lower electrode 11, an SBT film 12a to be the capacitive insulating film 12, and a Pt film 13a to be the upper electrode 13 are each formed to a thickness of 100 nm. Specifically, first, a Pt film 11a to be the lower electrode 11 is formed with a film thickness of 100 nm by sputtering. In the formation of the Pt film 11a, for example, Pt is used for the sputtering target and argon (Ar) is used for the sputtering gas. The film formation conditions at this time are, for example, an RF power of 1 kW, a sputtering atmosphere pressure of 10 mTorr, and a film formation temperature of 200 ° C. Subsequently, an SBT film 12a to be the capacitive insulating film 12 is formed with a thickness of 100 nm. In the formation of the SBT film 12a, for example, a precursor solution in which SBT is dissolved is spin-coated and then dried on a hot plate maintained at 150 to 200 ° C. for 5 minutes to volatilize and remove the solution. Heat treatment for about 30 minutes in an oxygen atmosphere. As a result, the SBT is crystallized and the SBT film 12a is formed. Subsequently, a Pt film 13a to be the upper electrode 13 is formed with a film thickness of 100 nm. A Pt film 13a to be the upper electrode 13 is formed with a film thickness of 100 nm by sputtering. In the formation of the Pt film 13a, for example, Pt is used for the sputtering target and Ar is used for the sputtering gas. The film formation conditions at this time are, for example, an RF power of 1 kW, a sputtering atmosphere pressure of 10 mTorr, and a film formation temperature of 200 ° C. Through the above steps, as shown in FIG. 2, a capacitor multilayer structure including the Pt film 11a, the SBT film 12a, and the Pt film 13a is formed.

次に、図３に示すように、キャパシタ１ａ上面にホトリソグラフィ法を用いてレジスト１３Ａを形成し、これに基づいて、Ｐt膜１３ａ、ＳＢＴ膜１２ａおよびＰt膜１１ａを、順次エッチングする。これにより、図３に示すような下部電極１１、容量絶縁膜１２および上部電極１３よりなるキャパシタ１ａが形成される。Ｐt膜１３ａのエッチングには、例えば塩素（Ｃl₂）とＡrとの混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃl₂／Ａｒ＝１０／１０ｓｃｃｍ、ＲＦパワー１２０〜５００Ｗ、チャンバー内圧力５ｍＴｏｒｒとする。ＳＢＴ膜１２ａのエッチングには、例えばＣｌ２とＡｒと臭化水素（ＨＢr）と酸素（Ｏ₂）との混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃl₂／Ａr／ＨＢr／Ｏ₂＝５／１２／３／３ｓｃｃｍ、ＲＦパワー１００〜８００Ｗ、チャンバー内圧力２ｍＴｏｒｒとする。Ｐt膜１１ａのエッチングには、例えばＣl₂とＡrとの混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃl₂／Ａr＝１０／１０ｓｃｃｍ、ＲＦパワー１２０〜５００Ｗ、チャンバー内圧力５ｍＴｏｒｒとする。なお、基板１０にはあらかじめコンタクト１８が形成されており、これに合わせてキャパシタ１ａが形成される。また、キャパシタ１ａ形成後、レジスト１３Ａは除去される。 Next, as shown in FIG. 3, a resist 13A is formed on the upper surface of the capacitor 1a by using a photolithography method, and based on this, the Pt film 13a, the SBT film 12a and the Pt film 11a are sequentially etched. As a result, the capacitor 1a including the lower electrode 11, the capacitive insulating film 12, and the upper electrode 13 as shown in FIG. 3 is formed. For etching the Pt film 13a, for example, a mixed gas of chlorine (Cl ₂ ) and Ar is used. The etching conditions are, for example, a gas flow rate Cl ₂ / Ar = 10/10 sccm, an RF power of 120 to 500 W, and a chamber pressure of 5 mTorr. The etching of SBT film 12a, using a mixed gas of, for example, Cl2, Ar and hydrogen bromide (HBr) and oxygen (O _2). The etching conditions are, for example, a gas flow rate Cl ₂ / Ar / HBr / O ₂ = 5/12/3/3 sccm, an RF power of 100 to 800 W, and a chamber internal pressure of 2 mTorr. For etching the Pt film 11a, for example, a mixed gas of Cl ₂ and Ar is used. The etching conditions are, for example, a gas flow rate Cl ₂ / Ar = 10/10 sccm, an RF power of 120 to 500 W, and a chamber pressure of 5 mTorr. A contact 18 is formed on the substrate 10 in advance, and a capacitor 1a is formed accordingly. Further, after the capacitor 1a is formed, the resist 13A is removed.

以上のようにキャパシタ１ａを形成すると、次に、図４に示すように、ＳＴＯからなるカバー膜１４を例えば５０ｎｍの膜厚で基板１０上にキャパシタ１ａを覆うように形成する。カバー膜１４の形成には、例えば、ＳＴ（Strontium Tantalum）を使用した酸化反応性スパッタ法や、常圧プラズマを利用したテオスＣＶＤ法や、高濃度オゾンを利用した常圧熱テオスＣＶＤ法などを用いることができる。 After the capacitor 1a is formed as described above, next, as shown in FIG. 4, a cover film 14 made of STO is formed on the substrate 10 so as to cover the capacitor 1a with a film thickness of 50 nm, for example. For forming the cover film 14, for example, an oxidation reactive sputtering method using ST (Strontium Tantalum), a Teos CVD method using atmospheric pressure plasma, an atmospheric pressure thermal Theos CVD method using high-concentration ozone, or the like. Can be used.

次に、図５に示すように、ＳiＯ₂などの酸化物からなる層間絶縁膜１５をキャパシタ１ａ上のカバー膜１４が埋没する程度にＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。本実施例では、例えば基板１０上のカバー膜１４上面からの膜厚が５００ｎｍであり、キャパシタ１ａのカバー膜１４上面からの膜厚が２００ｎｍとなるような層間絶縁膜１５を形成する。層間絶縁膜１５の形成は、まず、ＣＶＤ法によりＢＰＳＧ（Boron Phosphorous Silicate Glass）膜を堆積し、Ｎ₂雰囲気中で８５０℃、２０分の熱処理でリフローして平坦化する。続いて、ＢＰＳＧ膜上にＳＯＧ（Spin On Glass）を４７０ｎｍの膜厚で塗布し、全面をエッチバックする。エッチバックには、例えば、Ｃ₄Ｆ₈（オクタフルオロシクロブテン）とＡr（アルゴン）とＯ₂とＣＯとの混合ガスを使用する。エッチバックの条件は、例えば、ガス流量Ｃ₄Ｆ₈／Ａr／Ｏ₂／ＣＯ＝１４／１００／１５０／５ｓｃｃｍ、ＲＦパワー１．５ｋＷ、チャンバー内圧力５０ｍＴｏｒｒとする。 Next, as shown in FIG. 5, an interlayer insulating film 15 made of an oxide such as SiO ₂ is formed using a CVD (Chemical Vapor Deposition) method to such an extent that the cover film 14 on the capacitor 1a is buried. In this embodiment, for example, the interlayer insulating film 15 is formed such that the film thickness from the upper surface of the cover film 14 on the substrate 10 is 500 nm and the film thickness from the upper surface of the cover film 14 of the capacitor 1a is 200 nm. The interlayer insulating film 15 is formed by first depositing a BPSG (Boron Phosphorous Silicate Glass) film by the CVD method, and reflowing and planarizing by heat treatment at 850 ° C. for 20 minutes in an N ₂ atmosphere. Subsequently, SOG (Spin On Glass) is applied to a thickness of 470 nm on the BPSG film, and the entire surface is etched back. For the etch back, for example, a mixed gas of C ₄ F ₈ (octafluorocyclobutene), Ar (argon), O ₂ and CO is used. The etch-back conditions are, for example, a gas flow rate C ₄ F ₈ / Ar / O ₂ / CO = 14/100/150/5 sccm, an RF power of 1.5 kW, and a chamber pressure of 50 mTorr.

以上のようにキャパシタ１ａおよびカバー膜１４を層間絶縁膜１５で覆い尽くすと、次に、図６に示すように、コンタクトホール１６ａを形成する領域が開口されたレジスト１６Ａをホトリソグラフィ法を用いて層間絶縁膜１５上に形成し、これをマスクとして層間絶縁膜１５をエッチングする。これにより、カバー膜１４までのコンタクトホール１６ａが形成される。この工程では、例えばドライエッチングを用いる。ドライエッチングには、フッ素系ガスとアルゴンとの混合ガス、例えばＣＨＦ₃とＣＦ₄とＡrとの混合ガスを使用する。エッチングの条件は、例えば、ガス流量ＣＨＦ₃／ＣＦ₄／Ａr＝８０／１５／４００ｓｃｃｍ、ＲＦパワー８００Ｗ、チャンバー内圧力５００ｍＴｏｒｒとする。また、コンタクトホール１６ａの形成後は、容量絶縁膜１２（強誘電体）の特性を回復するために、６００〜７５０℃の酸素雰囲気中で１時間程度の熱処理を行う。なお、コンタクトホール１６ａ形成後、レジスト１６Ａは除去される。 When the capacitor 1a and the cover film 14 are completely covered with the interlayer insulating film 15 as described above, then, as shown in FIG. 6, the resist 16A in which the region for forming the contact hole 16a is opened is formed by photolithography. The interlayer insulating film 15 is formed on the interlayer insulating film 15, and the interlayer insulating film 15 is etched using this as a mask. Thereby, the contact hole 16a to the cover film 14 is formed. In this step, for example, dry etching is used. For dry etching, a mixed gas of fluorine-based gas and argon, for example, a mixed gas of CHF ₃ , CF _4, and Ar is used. Etching conditions are, for example, a gas flow rate of CHF ₃ / CF ₄ / Ar = 80/15/400 sccm, RF power of 800 W, and chamber pressure of 500 mTorr. In addition, after the contact hole 16a is formed, heat treatment is performed for about 1 hour in an oxygen atmosphere at 600 to 750 ° C. in order to recover the characteristics of the capacitive insulating film 12 (ferroelectric material). The resist 16A is removed after the contact hole 16a is formed.

以上のようにコンタクトホール１６ａを形成すると、次に、図７に示すように、層間絶縁膜１５をハードマスクとして用いてカバー膜１４をエッチングする。すなわち、コンタクトホール１６ａの開口を介してカバー膜１４をエッチングする。これにより、上部電極１３までのコンタクトホール１６ｂが形成される。この工程では、ウェットエッチングを用いる。ウェットエッチングには、例えば６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いる。このエッチング液を用いたウェットエッチングでは、ＳＴＯ（カバー膜１４）を約１００ｎｍ／分のレートでエッチングするのに対し、Ｐt（上部電極１３）や酸化物（層間絶縁膜１５）のエッチングは無視できる程度である。すなわち、上部電極１３（Ｐt）や層間絶縁膜１５（酸化物）に対しては安定であり、カバー膜１４（ＳＴＯ）のみを選択的にエッチングすることが可能となる。また、エッチング時間を、カバー膜１４の膜厚（本実施例では５０ｎｍ）が丁度エッチングされる程度の時間（本実施例では例えば３０秒間）とすることで、良好な形状、すなわちコンタクトホール１６ａの開口形状と略等しい開口形状を持つコンタクトホール１６ｂを形成することが可能となる。 When the contact hole 16a is formed as described above, the cover film 14 is then etched using the interlayer insulating film 15 as a hard mask, as shown in FIG. That is, the cover film 14 is etched through the opening of the contact hole 16a. Thereby, a contact hole 16b to the upper electrode 13 is formed. In this step, wet etching is used. In wet etching, for example, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are mixed in a ratio of 96: 1: 3. Etching solution is used. In wet etching using this etching solution, STO (cover film 14) is etched at a rate of about 100 nm / min, whereas etching of Pt (upper electrode 13) and oxide (interlayer insulating film 15) is negligible. Degree. That is, it is stable with respect to the upper electrode 13 (Pt) and the interlayer insulating film 15 (oxide), and only the cover film 14 (STO) can be selectively etched. In addition, the etching time is set to a time (for example, 30 seconds in this embodiment) that allows the film thickness of the cover film 14 (50 nm in this embodiment) to be just etched, so that the contact hole 16a has a good shape. It is possible to form the contact hole 16b having an opening shape substantially equal to the opening shape.

以上のようにコンタクトホール１６（１６ａおよび１６ｂ）を形成すると、次に、層間絶縁膜１５上およびコンタクトホール１６内にＴiＮからなる配線層１７を例えばスパッタ法を用いて形成することで、図１に示す構成を得る。ＴｉＮからなる配線層１７の形成では、例えば、スパッタリングターゲットにチタン（Ｔi）を使用し、スパッタリングガスに窒素（Ｎ₂）を使用する。成膜条件は、例えば、ＤＣパワー５ｋＷ、スパッタ雰囲気の圧力７ｍＴｏｒｒ、成膜温度を１００℃とする。スパッタ法は、ＣＶＤ法のように還元雰囲気での処理を用いないため、強誘電体（容量絶縁膜１２）が還元されることを回避できる。 When the contact holes 16 (16a and 16b) are formed as described above, next, the wiring layer 17 made of TiN is formed on the interlayer insulating film 15 and in the contact holes 16 by using, for example, a sputtering method. The structure shown in is obtained. In forming the wiring layer 17 made of TiN, for example, titanium (Ti) is used as a sputtering target, and nitrogen (N ₂ ) is used as a sputtering gas. The film forming conditions are, for example, a DC power of 5 kW, a sputtering atmosphere pressure of 7 mTorr, and a film forming temperature of 100 ° C. Since the sputtering method does not use a treatment in a reducing atmosphere unlike the CVD method, the ferroelectric (capacitor insulating film 12) can be prevented from being reduced.

〔作用効果〕
以上のように構成することで、本実施例では、比較的大きな膜厚のマスクを必要とせず、また、エッチング対象となる層の下に形成された層の大幅なリセスを防止しつつ、配線材料を良好に埋め込むことが可能なコンタクトホールを形成することのできる半導体装置の製造方法、例えば強誘電体キャパシタの製造方法を実現することができる。すなわち、本実施例では、カバー膜１４（第１の層）をエッチングする際、これを選択的にエッチングすることが可能なウェットエッチングを用いているため、比較的大きな膜厚のマスクを必要とせずにコンタクトホール１６ｂを形成することができる。また、本実施例では、上部電極１３（第１の層下に形成された層）に対して安定なエッチング液を用いてカバー膜１４（第１の層）をエッチングしているため、カバー膜１４（第１の層）のエッチングの際に上部電極１３（第１の層下に形成された層）が無視できない程度、例えば貫通する程度にエッチングされてしまうという不具合の発生を回避することができる。この結果、配線材料を良好に埋め込むことのできるコンタクトホールが形成された半導体装置を形成することが可能となり、半導体装置の歩留りを向上させることが可能となる。 [Function and effect]
By configuring as described above, in this embodiment, a mask having a relatively large film thickness is not required, and the wiring formed while preventing a significant recess of a layer formed under the layer to be etched is provided. It is possible to realize a method for manufacturing a semiconductor device capable of forming a contact hole in which a material can be embedded satisfactorily, for example, a method for manufacturing a ferroelectric capacitor. That is, in this embodiment, when the cover film 14 (first layer) is etched, wet etching that can selectively etch the cover film 14 is used, and therefore a mask having a relatively large film thickness is required. The contact hole 16b can be formed without the need. In this embodiment, since the cover film 14 (first layer) is etched using a stable etching solution with respect to the upper electrode 13 (layer formed below the first layer), the cover film When the etching of 14 (first layer) is performed, it is possible to avoid the occurrence of a problem that the upper electrode 13 (layer formed under the first layer) is etched to such an extent that it cannot be ignored, for example, penetrated. it can. As a result, it is possible to form a semiconductor device in which a contact hole capable of satisfactorily embedding a wiring material is formed, and to improve the yield of the semiconductor device.

なお、本実施例では、半導体装置として強誘電体キャパシタ２を例に挙げたが、本発明はこれに限定されず、所定の基板上に異なる材料よりなる２つの層が形成された半導体装置であれば如何なるものも適用することが可能である。 In this embodiment, the ferroelectric capacitor 2 is taken as an example of the semiconductor device. However, the present invention is not limited to this, and a semiconductor device in which two layers made of different materials are formed on a predetermined substrate. Anything can be applied.

また、上記説明では、カバー膜１４のウェットエッチング（図７参照）に、６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いたが、本発明はこれに限定されず、カバー膜１４に使用した材料を選択的にエッチングすることが可能なエッチング液であれば如何なるものも適用することができる。 In the above description, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are used for wet etching of the cover film 14 (see FIG. 7). ) Is mixed at a ratio of 96: 1: 3, but the present invention is not limited to this, and is an etchant that can selectively etch the material used for the cover film 14. Anything can be applied.

次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付す。また、特記しない構成に関しては実施例１と同様である。 Next, a second embodiment of the present invention will be described in detail with reference to the drawings. In the following description, the same components as those in the first embodiment are denoted by the same reference numerals. Further, the configuration not specifically mentioned is the same as that of the first embodiment.

〔構造〕
図８は、本実施例による強誘電体キャパシタ２の構成を示す断面図である。なお、図８では基板１０と垂直な面で強誘電体キャパシタ２を切断した際の断面構造を示す。〔Construction〕
FIG. 8 is a cross-sectional view showing the configuration of the ferroelectric capacitor 2 according to this example. FIG. 8 shows a cross-sectional structure when the ferroelectric capacitor 2 is cut along a plane perpendicular to the substrate 10.

図８に示すように、強誘電体キャパシタ２は、実施例１による強誘電体キャパシタ１と同様の構成（図１参照）において、層間絶縁膜１５に形成されたコンタクトホール２６ａの開口径がカバー膜１４に形成されたコンタクトホール２６ｂの開口径よりも広げられた構成を有する。そのほかの構成は、実施例１において図１で示した構成と同様であるため、ここでは詳細な説明を省略する。 As shown in FIG. 8, the ferroelectric capacitor 2 has the same configuration as that of the ferroelectric capacitor 1 according to the first embodiment (see FIG. 1), and the opening diameter of the contact hole 26a formed in the interlayer insulating film 15 is covered. The contact hole 26b formed in the film 14 has a configuration that is wider than the opening diameter. Other configurations are the same as those shown in FIG. 1 in the first embodiment, and thus detailed description thereof is omitted here.

〔製造方法〕
次に、本実施例による強誘電体キャパシタ２の製造方法を図面と共に説明する。図９および図１０は、強誘電体キャパシタ２の製造方法を示すプロセス図である。なお、強誘電体キャパシタ２の製造方法において実施例１で示すプロセスと同様のプロセスは、これを引用することで詳細な説明を省略する。〔Production method〕
Next, a method for manufacturing the ferroelectric capacitor 2 according to this embodiment will be described with reference to the drawings. 9 and 10 are process diagrams showing a method for manufacturing the ferroelectric capacitor 2. FIG. In addition, in the manufacturing method of the ferroelectric capacitor 2, the process similar to the process shown in Example 1 is referred, and detailed description is abbreviate | omitted.

強誘電体キャパシタ２は、実施例１において図２から図６を用いて説明したように、まず、下部電極１１となるＰt膜１１ａと容量絶縁膜１２となるＳＢＴ膜１２ａと上部電極１３となるＰt膜１３ａとをそれぞれ例えば１００ｎｍの膜厚で形成し（図２参照）、続いて、Ｐt膜１３ａ、ＳＢＴ膜１２ａおよびＰt膜１１ａを順次エッチングすることで下部電極１１、容量絶縁膜１２および上部電極１３よりなるキャパシタ１ａを形成し（図３参照）、続いて、ＳＴＯからなるカバー膜１４を例えば５０ｎｍの膜厚で基板１０上にキャパシタ１ａを覆うように形成し（図４参照）、続いて、絶縁体からなる層間絶縁膜１５をキャパシタ１ａ上のカバー膜１４が埋没する程度にＣＶＤ法を用いて形成し（図５参照）、その後、ホトリソグラフィ法を用いて層間絶縁膜１５上に形成したレジスト１６Ａに基づいてエッチングすることでコンタクトホール１６ａを形成する（図６参照）なお、コンタクトホール１６ａ形成後、レジスト１６Ａは除去される。 As described in the first embodiment with reference to FIGS. 2 to 6, the ferroelectric capacitor 2 first becomes the Pt film 11 a serving as the lower electrode 11, the SBT film 12 a serving as the capacitive insulating film 12, and the upper electrode 13. Each of the Pt film 13a is formed with a film thickness of, for example, 100 nm (see FIG. 2). Subsequently, the Pt film 13a, the SBT film 12a, and the Pt film 11a are sequentially etched to thereby form the lower electrode 11, the capacitive insulating film 12 and the upper film. A capacitor 1a made of the electrode 13 is formed (see FIG. 3), and then a cover film 14 made of STO is formed on the substrate 10 to a thickness of, for example, 50 nm (see FIG. 4). Then, an interlayer insulating film 15 made of an insulator is formed using a CVD method to such an extent that the cover film 14 on the capacitor 1a is buried (see FIG. 5), and thereafter, a photolithography method is used. Then, the contact hole 16a is formed by etching based on the resist 16A formed on the interlayer insulating film 15 (see FIG. 6). After the contact hole 16a is formed, the resist 16A is removed.

以上のようにして、基板１０上にキャパシタ１ａとカバー膜１４と層間絶縁膜１５とを形成し、層間絶縁膜１５にコンタクトホール１６ａを形成すると、次に、図９に示すように、層間絶縁膜１５をハードマスクとして用いてカバー膜１４をエッチングする。すなわち、コンタクトホール１６ａの開口を介してカバー膜１４をエッチングする。これにより、上部電極１３までのコンタクトホール２６ｂが形成される。この工程では、ウェットエッチングを用いる。ウェットエッチングには、例えば６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いることで、カバー膜１４（ＳＴＯ）のみを選択的にエッチングする。この際、本実施例では、エッチング時間を例えば１分間（オーバエッチング時間約３０秒間を含む）とすることで、オーバエッチングする程度にカバー膜１４をエッチングする。これにより、上部電極１３を確実に露出させるコンタクトホール２６ｂが形成される。また、オーバエッチングすることで、図９に示すように、コンタクトホール２６ｂが層間絶縁膜１５下まで延在する。換言すれば、コンタクトホール２６ｂの開口径がコンタクトホール１６ａの開口径よりも広く、その差分だけ、層間絶縁膜１５下に空隙２６ｃができる。 As described above, the capacitor 1a, the cover film 14, and the interlayer insulating film 15 are formed on the substrate 10, and the contact hole 16a is formed in the interlayer insulating film 15. Next, as shown in FIG. The cover film 14 is etched using the film 15 as a hard mask. That is, the cover film 14 is etched through the opening of the contact hole 16a. Thereby, a contact hole 26b to the upper electrode 13 is formed. In this step, wet etching is used. In wet etching, for example, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are mixed in a ratio of 96: 1: 3. By using the etching solution, only the cover film 14 (STO) is selectively etched. At this time, in this embodiment, the etching time is set to, for example, 1 minute (including the overetching time of about 30 seconds), so that the cover film 14 is etched to the extent that overetching is performed. As a result, a contact hole 26b that reliably exposes the upper electrode 13 is formed. Further, by over-etching, the contact hole 26b extends under the interlayer insulating film 15 as shown in FIG. In other words, the opening diameter of the contact hole 26b is larger than the opening diameter of the contact hole 16a, and the gap 26c is formed under the interlayer insulating film 15 by the difference.

以上のようにコンタクトホール２６ｂを形成すると、次に、図１０に示すように、層間絶縁膜１５を再度エッチングすることで、コンタクトホール１６ａの開口径を広げる。これにより、コンタクトホール２６ｂの開口径よりも広い開口径を持つコンタクトホール２６ａが形成され、層間絶縁膜１５下の空隙２６ｃが解消される。この工程では、ウェットエッチングを用いる。ウェットエッチングには、例えば２％程度の希フッ酸（希フッ化水素酸：ＨＦ）をエッチング液として用いる。このエッチング液を用いたウェットエッチングでは、酸化膜（層間絶縁膜１５）を約０．１ｎｍ／秒のレートでエッチングするのに対し、Ｐt（上部電極１３）やＳＴＯ（カバー膜１４）のエッチングは無視できる程度である。すなわち、上部電極１３（Ｐt）およびカバー膜１４（ＳＴＯ）に対しては安定であり、層間絶縁膜１５（酸化膜）を選択的にエッチングすることが可能となる。なお、エッチング時間は、コンタクトホール２６ａの開口径がコンタクトホール２６ｂの開口径よりも広くなる程度、例えば５００秒とする。 When the contact hole 26b is formed as described above, next, as shown in FIG. 10, the interlayer insulating film 15 is etched again to increase the opening diameter of the contact hole 16a. As a result, a contact hole 26a having an opening diameter wider than the opening diameter of the contact hole 26b is formed, and the gap 26c under the interlayer insulating film 15 is eliminated. In this step, wet etching is used. For wet etching, for example, about 2% dilute hydrofluoric acid (dilute hydrofluoric acid: HF) is used as an etchant. In wet etching using this etching solution, the oxide film (interlayer insulating film 15) is etched at a rate of about 0.1 nm / second, whereas etching of Pt (upper electrode 13) and STO (cover film 14) is performed. It can be ignored. That is, it is stable with respect to the upper electrode 13 (Pt) and the cover film 14 (STO), and the interlayer insulating film 15 (oxide film) can be selectively etched. Note that the etching time is set to an extent that the opening diameter of the contact hole 26a is larger than the opening diameter of the contact hole 26b, for example, 500 seconds.

以上のようにコンタクトホール２６（２６ａおよび２６ｂ）を形成すると、次に、層間絶縁膜１５上およびコンタクトホール２６内にＴiＮからなる配線層１７を例えばスパッタ法を用いて形成することで、図８に示す構成を得る。ＴｉＮからなる配線層１７の形成では、例えば、スパッタリングターゲットにチタン（Ｔi）を使用し、スパッタリングガスに窒素（Ｎ₂）を使用する。成膜条件は、例えば、ＤＣパワー５ｋＷ、スパッタ雰囲気の圧力７ｍＴｏｒｒ、成膜温度を１００℃とする。スパッタ法は、ＣＶＤ法のように還元雰囲気での処理を用いないため、強誘電体（容量絶縁膜１２）が還元されることを回避できる。 When the contact holes 26 (26a and 26b) are formed as described above, the wiring layer 17 made of TiN is formed next on the interlayer insulating film 15 and in the contact holes 26 by using, for example, a sputtering method, so that FIG. The structure shown in is obtained. In forming the wiring layer 17 made of TiN, for example, titanium (Ti) is used as a sputtering target, and nitrogen (N ₂ ) is used as a sputtering gas. The film forming conditions are, for example, a DC power of 5 kW, a sputtering atmosphere pressure of 7 mTorr, and a film forming temperature of 100 ° C. Since the sputtering method does not use a treatment in a reducing atmosphere unlike the CVD method, the ferroelectric (capacitor insulating film 12) can be prevented from being reduced.

〔作用効果〕
以上のように構成することで、本実施例では、実施例１と同様に、比較的大きな膜厚のマスクを必要とせず、また、エッチング対象となる層の下に形成された層の大幅なリセスを防止しつつ、配線材料を良好に埋め込むことが可能なコンタクトホールを形成することのできる半導体装置の製造方法、例えば強誘電体キャパシタの製造方法を実現することができる。すなわち、本実施例では、カバー膜１４（第１の層）をエッチングする際、これを選択的にエッチングすることが可能なウェットエッチングを用いているため、比較的大きな膜厚のマスクを必要とせずにコンタクトホール２６ｂを形成することができる。また、本実施例では、上部電極１３（第１の層下に形成された層）に対して安定なエッチング液を用いてカバー膜１４（第１の層）をエッチングしているため、カバー膜１４（第１の層）のエッチングの際に上部電極１３（第１の層下に形成された層）が無視できない程度、例えば貫通する程度にエッチングされてしまうという不具合の発生を回避することができる。この結果、半導体装置の歩留りを向上させることが可能となる。 [Function and effect]
With the configuration as described above, in this embodiment, a mask having a relatively large film thickness is not required as in the first embodiment, and the layer formed under the layer to be etched is greatly reduced. It is possible to realize a method for manufacturing a semiconductor device, for example, a method for manufacturing a ferroelectric capacitor, in which a contact hole capable of satisfactorily embedding a wiring material can be formed while preventing a recess. That is, in this embodiment, when the cover film 14 (first layer) is etched, wet etching that can selectively etch the cover film 14 is used, and therefore a mask having a relatively large film thickness is required. It is possible to form the contact hole 26b without the need. In this embodiment, since the cover film 14 (first layer) is etched using a stable etching solution with respect to the upper electrode 13 (layer formed below the first layer), the cover film When the etching of 14 (first layer) is performed, it is possible to avoid the occurrence of a problem that the upper electrode 13 (layer formed under the first layer) is etched to such an extent that it cannot be ignored, for example, penetrated. it can. As a result, the yield of the semiconductor device can be improved.

さらに、本実施例では、オーバエッチングする程度にカバー膜１４（第１の層）をエッチングすることができる構成であるため、上部電極１３（第１の層下に形成された層）を露出させるコンタクトホール２６ｂを確実に形成することが可能となる。さらにまた、本実施例では、上層である層間絶縁膜１５（第２の層）に形成したコンタクトホール２６ａの開口径が下層であるカバー膜１４（第１の層）に形成したコンタクトホール２６ｂの開口径よりも広くなるように、再度、層間絶縁膜１５（第２の層）を加工しているため、より良好に配線材料を埋め込むことが可能なコンタクトホール２６を形成することが可能となる。すなわち、配線材料がより良好に埋め込まれた半導体装置を製造することが可能となる。特に、カバー膜１４（第１の層）をウェットエッチングで加工する場合、カバー膜１４（第１の層）が等方的にエッチングされる。このため、カバー膜１４（第１の層）の膜厚が比較的厚いと、層間絶縁膜１５（第２の層）下に空隙２６ｃが形成されやすい。そこで本実施例のように、再度、層間絶縁膜１５（第２の層）をエッチングしてコンタクトホール１６ａの開口径を広げるように構成することで、より良好に配線材料を埋め込むことが可能なコンタクトホール２６を形成することができる。 Further, in this embodiment, since the cover film 14 (first layer) can be etched to such an extent that over-etching is performed, the upper electrode 13 (layer formed below the first layer) is exposed. The contact hole 26b can be reliably formed. Furthermore, in this embodiment, the opening diameter of the contact hole 26a formed in the upper interlayer insulating film 15 (second layer) is the contact hole 26b formed in the lower cover film 14 (first layer). Since the interlayer insulating film 15 (second layer) is processed again so as to be wider than the opening diameter, it is possible to form the contact hole 26 that can bury the wiring material more satisfactorily. . That is, it becomes possible to manufacture a semiconductor device in which the wiring material is embedded more satisfactorily. In particular, when the cover film 14 (first layer) is processed by wet etching, the cover film 14 (first layer) is isotropically etched. For this reason, when the film thickness of the cover film 14 (first layer) is relatively large, the air gap 26c is likely to be formed under the interlayer insulating film 15 (second layer). Therefore, as in the present embodiment, the interlayer insulating film 15 (second layer) is etched again to increase the opening diameter of the contact hole 16a, so that the wiring material can be embedded more satisfactorily. A contact hole 26 can be formed.

また、上記説明では、カバー膜１４のウェットエッチング（図９参照）に、６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いたが、本発明はこれに限定されず、カバー膜１４に使用した材料を選択的にエッチングすることが可能なエッチング液であれば如何なるものも適用することができる。また、層間絶縁膜１５の再度のエッチング（図１０参照）では、２％程度の希フッ酸（希フッ化水素酸：ＨＦ）をエッチング液として用いたが、本発明はこれに限定されず、層間絶縁膜１５に使用した材料を選択的にエッチングすることが可能なエッチング液であれば如何なるものも適用することができる。 In the above description, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are used for wet etching of the cover film 14 (see FIG. 9). ) Is mixed at a ratio of 96: 1: 3, but the present invention is not limited to this, and is an etchant that can selectively etch the material used for the cover film 14. Anything can be applied. Further, in the second etching of the interlayer insulating film 15 (see FIG. 10), about 2% dilute hydrofluoric acid (dilute hydrofluoric acid: HF) was used as an etchant, but the present invention is not limited to this. Any etching solution that can selectively etch the material used for the interlayer insulating film 15 can be used.

次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付す。また、特記しない構成に関しては実施例１または実施例２と同様である。 Next, Example 3 of the present invention will be described in detail with reference to the drawings. In the following description, the same reference numerals are given to the same configurations as those in the first embodiment or the second embodiment. Further, the configuration not specifically mentioned is the same as that of the first embodiment or the second embodiment.

本実施例では、実施例１または実施例２で例示した強誘電体キャパシタ１または２の他の製造方法を例に挙げる。なお、以下の説明では、実施例２で説明した強誘電体キャパシタ２の別形態（強誘電体キャパシタ３）を例に挙げるが、これに限定されず、実施例１で説明した強誘電体キャパシタ１に本実施例を適用することも可能であることは言うまでもない。 In the present embodiment, another method for manufacturing the ferroelectric capacitor 1 or 2 illustrated in the first embodiment or the second embodiment will be described as an example. In the following description, another form (ferroelectric capacitor 3) of the ferroelectric capacitor 2 described in the second embodiment is taken as an example, but the present invention is not limited to this, and the ferroelectric capacitor described in the first embodiment. It goes without saying that the present embodiment can be applied to 1.

〔構造〕
図１１は、本実施例による強誘電体キャパシタ３の構成を示す断面図である。なお、図１１では基板１０と垂直な面で強誘電体キャパシタ３を切断した際の断面構造を示す。〔Construction〕
FIG. 11 is a cross-sectional view showing the configuration of the ferroelectric capacitor 3 according to this embodiment. FIG. 11 shows a cross-sectional structure when the ferroelectric capacitor 3 is cut along a plane perpendicular to the substrate 10.

図１１に示すように、強誘電体キャパシタ３は、実施例２による強誘電体キャパシタ２と同様の構成（図８参照）において、層間絶縁膜１５に形成されたコンタクトホール３６ｃの形状が、下部よりも上部で幅広となっている。そのほかの構成は、実施例２において図８で示した構成と同様であるため、ここでは詳細な説明を省略する。 As shown in FIG. 11, the ferroelectric capacitor 3 has the same configuration as that of the ferroelectric capacitor 2 according to the second embodiment (see FIG. 8), and the shape of the contact hole 36c formed in the interlayer insulating film 15 is lower. It is wider at the top than. Since the other configuration is the same as that shown in FIG. 8 in the second embodiment, detailed description thereof is omitted here.

〔製造方法〕
次に、本実施例による強誘電体キャパシタ３の製造方法を図面と共に説明する。本実施例では、実施例１または実施例２でドライエッチングを用いて層間絶縁膜１５をエッチングしていた工程（図６参照）が、ウェットエッチングを用いて層間絶縁膜１５をエッチングする工程に置き換えられたものである。図１２から図１４は、強誘電体キャパシタ３の製造方法を示すプロセス図である。なお、強誘電体キャパシタ３の製造方法において実施例１または実施例２で示すプロセスと同様のプロセスは、これを引用することで詳細な説明を省略する。〔Production method〕
Next, a method for manufacturing the ferroelectric capacitor 3 according to this embodiment will be described with reference to the drawings. In this embodiment, the process of etching the interlayer insulating film 15 using dry etching in the first or second embodiment (see FIG. 6) is replaced with the process of etching the interlayer insulating film 15 using wet etching. It is what was done. 12 to 14 are process diagrams showing a method for manufacturing the ferroelectric capacitor 3. In addition, in the manufacturing method of the ferroelectric capacitor 3, the process similar to the process shown in Example 1 or Example 2 is referred, and detailed description is abbreviate | omitted.

強誘電体キャパシタ３は、実施例１において図２から図５を用いて説明したように、まず、下部電極１１となるＰt膜１１ａと容量絶縁膜１２となるＳＢＴ膜１２ａと上部電極１３となるＰt膜１３ａとをそれぞれ例えば１００ｎｍの膜厚で形成し（図２参照）、続いて、Ｐt膜１３ａ、ＳＢＴ膜１２ａおよびＰt膜１１ａを順次エッチングすることで下部電極１１、容量絶縁膜１２および上部電極１３よりなるキャパシタ１ａを形成し（図３参照）、続いて、ＳＴＯからなるカバー膜１４を例えば５０ｎｍの膜厚で基板１０上にキャパシタ１ａを覆うように形成し（図４参照）、その後、絶縁体からなる層間絶縁膜１５をキャパシタ１ａ上のカバー膜１４が埋没する程度にＣＶＤ法を用いて形成する（図５参照）。 As described in the first embodiment with reference to FIGS. 2 to 5, the ferroelectric capacitor 3 first becomes the Pt film 11 a serving as the lower electrode 11, the SBT film 12 a serving as the capacitive insulating film 12, and the upper electrode 13. Each of the Pt film 13a is formed with a film thickness of, for example, 100 nm (see FIG. 2). Subsequently, the Pt film 13a, the SBT film 12a, and the Pt film 11a are sequentially etched to thereby form the lower electrode 11, the capacitive insulating film 12 and the upper film. A capacitor 1a made of the electrode 13 is formed (see FIG. 3), and then a cover film 14 made of STO is formed on the substrate 10 to a thickness of, for example, 50 nm so as to cover the capacitor 1a (see FIG. 4). Then, an interlayer insulating film 15 made of an insulator is formed using a CVD method to such an extent that the cover film 14 on the capacitor 1a is buried (see FIG. 5).

以上のようにして、基板１０上にキャパシタ１ａとカバー膜１４と層間絶縁膜１５とを形成すると、次に、図１２に示すように、エッチングするための開口が形成されたレジスト３６Ａをホトリソグラフィ法を用いて層間絶縁膜１５上に形成し、これをマスクとして層間絶縁膜１５をエッチングする。これにより、カバー膜１４までのコンタクトホール３６ａが形成される。この工程では、例えばウェットエッチングを用いる。すなわち、本実施例では実施例１または実施例２でドライエッチングが用いられていた工程（図６参照）が、ウェットエッチングを用いた工程に置き換えられている。このウェットエッチングには、例えば２％程度の希フッ酸（希フッ化水素酸：ＨＦ）をエッチング液として用いる。このエッチング液を用いたウェットエッチングでは、酸化膜（層間絶縁膜１５）を約０．１ｎｍ／秒のレートでエッチングするのに対し、ＳＴＯ（カバー膜１４）のエッチングは無視できる程度である。すなわち、カバー膜１４（ＳＴＯ）に対しては安定であり、層間絶縁膜１５（酸化膜）を選択的にエッチングすることが可能となる。ただし、ウェットエッチングは等方的に層間絶縁膜１５をエッチングするため、図１２に示すように、コンタクトホール３６ａの形状は下部よりも上部で幅広となる。そこで、本実施例では、レジスト３６Ａに形成する開口径を、コンタクトホール３６ａの所望する開口径よりも小さくする。これにより、コンタクトホール３６ａ下部で所望する開口径となるようにエッチング形状が制御される。また、コンタクトホール３６ａ形成後、レジスト３６Ａは除去される。 When the capacitor 1a, the cover film 14, and the interlayer insulating film 15 are formed on the substrate 10 as described above, next, as shown in FIG. 12, a resist 36A in which an opening for etching is formed is photolithography. The interlayer insulating film 15 is formed on the interlayer insulating film 15 using a method, and the interlayer insulating film 15 is etched using this as a mask. Thereby, a contact hole 36a to the cover film 14 is formed. In this step, for example, wet etching is used. That is, in this embodiment, the process (see FIG. 6) in which dry etching is used in Embodiment 1 or 2 is replaced with a process using wet etching. In this wet etching, for example, about 2% dilute hydrofluoric acid (dilute hydrofluoric acid: HF) is used as an etchant. In the wet etching using this etching solution, the oxide film (interlayer insulating film 15) is etched at a rate of about 0.1 nm / second, whereas the etching of STO (cover film 14) is negligible. That is, it is stable with respect to the cover film 14 (STO), and the interlayer insulating film 15 (oxide film) can be selectively etched. However, since the wet etching etches the interlayer insulating film 15 isotropically, as shown in FIG. 12, the shape of the contact hole 36a is wider at the upper part than at the lower part. Therefore, in this embodiment, the opening diameter formed in the resist 36A is made smaller than the desired opening diameter of the contact hole 36a. Thereby, the etching shape is controlled so as to have a desired opening diameter under the contact hole 36a. Further, after the contact hole 36a is formed, the resist 36A is removed.

以上のようにコンタクトホール３６ａを形成すると、次に、図１３に示すように、層間絶縁膜１５をハードマスクとして用いてカバー膜１４をエッチングする。すなわち、コンタクトホール３６ａの開口を介してカバー膜１４をエッチングする。これにより、上部電極１３までのコンタクトホール２６ｂが形成される。この工程では、ウェットエッチングを用いる。ウェットエッチングには、例えば６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いることで、カバー膜１４（ＳＴＯ）のみを選択的にエッチングする。この際、本実施例では、エッチング時間を例えば１分間（オーバエッチング時間を約３０秒間含む）とすることで、オーバエッチングする程度にカバー膜１４をエッチングする。これにより、上部電極１３を確実に露出させるコンタクトホール２６ｂが形成される。また、オーバエッチングすることで、図１３に示すように、コンタクトホール２６ｂが層間絶縁膜１５下まで延在する。換言すれば、コンタクトホール２６ｂの開口径がコンタクトホール３６ａの下部開口径よりも広く、その差分だけ、層間絶縁膜１５下に空隙２６ｃができる。 When the contact hole 36a is formed as described above, the cover film 14 is then etched using the interlayer insulating film 15 as a hard mask, as shown in FIG. That is, the cover film 14 is etched through the opening of the contact hole 36a. Thereby, a contact hole 26b to the upper electrode 13 is formed. In this step, wet etching is used. In wet etching, for example, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are mixed in a ratio of 96: 1: 3. By using the etching solution, only the cover film 14 (STO) is selectively etched. At this time, in the present embodiment, the cover film 14 is etched to the extent that overetching is performed by setting the etching time to, for example, 1 minute (including the overetching time of about 30 seconds). As a result, a contact hole 26b that reliably exposes the upper electrode 13 is formed. Further, by over-etching, the contact hole 26b extends under the interlayer insulating film 15 as shown in FIG. In other words, the opening diameter of the contact hole 26b is larger than the lower opening diameter of the contact hole 36a, and the gap 26c is formed under the interlayer insulating film 15 by the difference.

以上のようにコンタクトホール２６ｂを形成すると、次に、図１４に示すように、層間絶縁膜１５を再度エッチングすることで、コンタクトホール３６ａの開口径を広げる。これにより、コンタクトホール２６ｂの開口径よりも広い下部開口径を持つコンタクトホール３６ｃが形成され、層間絶縁膜１５下の空隙２６ｃが解消される。この工程では、ウェットエッチングを用いる。ウェットエッチングには、例えば２％程度の希フッ酸（希フッ化水素酸：ＨＦ）をエッチング液として用いる。このエッチング液を用いたウェットエッチングでは、酸化膜（層間絶縁膜１５）を約０．１ｎｍ／秒のレートでエッチングするのに対し、Ｐt（上部電極１３）やＳＴＯ（カバー膜１４）のエッチングは無視できる程度である。すなわち、上部電極１３（Ｐt）およびカバー膜１４（ＳＴＯ）に対しては安定であり、層間絶縁膜１５（酸化膜）を選択的にエッチングすることが可能となる。なお、エッチング時間は、コンタクトホール３６ｃの下部開口径がコンタクトホール２６ｂの開口径よりも広くなる程度、例えば５００秒とする。 When the contact hole 26b is formed as described above, next, as shown in FIG. 14, the interlayer insulating film 15 is etched again to increase the opening diameter of the contact hole 36a. As a result, a contact hole 36c having a lower opening diameter wider than the opening diameter of the contact hole 26b is formed, and the gap 26c under the interlayer insulating film 15 is eliminated. In this step, wet etching is used. For wet etching, for example, about 2% dilute hydrofluoric acid (dilute hydrofluoric acid: HF) is used as an etchant. In wet etching using this etching solution, the oxide film (interlayer insulating film 15) is etched at a rate of about 0.1 nm / second, whereas etching of Pt (upper electrode 13) and STO (cover film 14) is performed. It can be ignored. That is, it is stable with respect to the upper electrode 13 (Pt) and the cover film 14 (STO), and the interlayer insulating film 15 (oxide film) can be selectively etched. It should be noted that the etching time is set to such an extent that the lower opening diameter of the contact hole 36c is wider than the opening diameter of the contact hole 26b, for example, 500 seconds.

以上のようにコンタクトホール３６（３６ｃおよび２６ｂ）を形成すると、次に、層間絶縁膜１５上およびコンタクトホール３６内にＴiＮからなる配線層１７を例えばスパッタ法を用いて形成することで、図１１に示す構成を得る。ＴｉＮからなる配線層１７の形成では、例えば、スパッタリングターゲットにチタン（Ｔi）を使用し、スパッタリングガスに窒素（Ｎ₂）を使用する。成膜条件は、例えば、ＤＣパワー５ｋＷ、スパッタ雰囲気の圧力７ｍＴｏｒｒ、成膜温度を１００℃とする。スパッタ法は、ＣＶＤ法のように還元雰囲気での処理を用いないため、強誘電体（容量絶縁膜１２）が還元されることを回避できる。 When the contact holes 36 (36c and 26b) are formed as described above, next, the wiring layer 17 made of TiN is formed on the interlayer insulating film 15 and in the contact holes 36 by using, for example, a sputtering method. The structure shown in is obtained. In forming the wiring layer 17 made of TiN, for example, titanium (Ti) is used as a sputtering target, and nitrogen (N ₂ ) is used as a sputtering gas. The film forming conditions are, for example, a DC power of 5 kW, a sputtering atmosphere pressure of 7 mTorr, and a film forming temperature of 100 ° C. Since the sputtering method does not use a treatment in a reducing atmosphere unlike the CVD method, the ferroelectric (capacitor insulating film 12) can be prevented from being reduced.

さらに、本実施例では、オーバエッチングする程度にカバー膜１４（第１の層）をエッチングすることができる構成であるため、上部電極１３（第１の層下に形成された層）を露出させるコンタクトホール２６ｂを確実に形成することが可能となる。さらにまた、本実施例では、上層である層間絶縁膜１５（第２の層）に形成したコンタクトホール３６ｃの開口径が下層であるカバー膜１４（第１の層）に形成したコンタクトホール２６ｂの開口径よりも広くなるように、再度、層間絶縁膜１５（第２の層）を加工しているため、より良好に配線材料を埋め込むことが可能なコンタクトホール３６を形成することが可能となる。すなわち、配線材料がより良好に埋め込まれた半導体装置を製造することが可能となる。特に、カバー膜１４（第１の層）をウェットエッチングで加工する場合、カバー膜１４（第１の層）が等方的にエッチングされる。このため、カバー膜１４（第１の層）の膜厚が比較的厚いと、層間絶縁膜１５（第２の層）下に空隙２６ｃが形成されやすい。そこで本実施例のように、再度、層間絶縁膜１５（第２の層）をエッチングしてコンタクトホール３６ａの開口径を広げるように構成することで、より良好に配線材料を埋め込むことが可能なコンタクトホール３６を形成することができる。 Further, in this embodiment, since the cover film 14 (first layer) can be etched to such an extent that over-etching is performed, the upper electrode 13 (layer formed below the first layer) is exposed. The contact hole 26b can be reliably formed. Furthermore, in this embodiment, the opening diameter of the contact hole 36c formed in the upper interlayer insulating film 15 (second layer) is the contact hole 26b formed in the lower cover film 14 (first layer). Since the interlayer insulating film 15 (second layer) is processed again so as to be wider than the opening diameter, it is possible to form the contact hole 36 in which the wiring material can be embedded more satisfactorily. . That is, it becomes possible to manufacture a semiconductor device in which the wiring material is embedded more satisfactorily. In particular, when the cover film 14 (first layer) is processed by wet etching, the cover film 14 (first layer) is isotropically etched. For this reason, when the film thickness of the cover film 14 (first layer) is relatively large, the air gap 26c is likely to be formed under the interlayer insulating film 15 (second layer). Therefore, as in the present embodiment, by again etching the interlayer insulating film 15 (second layer) to increase the opening diameter of the contact hole 36a, it is possible to embed the wiring material better. A contact hole 36 can be formed.

なお、本実施例では、半導体装置として強誘電体キャパシタ３を例に挙げたが、本発明はこれに限定されず、所定の基板上に異なる材料よりなる２つの層が形成された半導体装置であれば如何なるものも適用することが可能である。 In this embodiment, the ferroelectric capacitor 3 is taken as an example of the semiconductor device. However, the present invention is not limited to this, and a semiconductor device in which two layers made of different materials are formed on a predetermined substrate. Anything can be applied.

また、上記説明では、カバー膜１４のウェットエッチング（図１３参照）に、６０％濃度の硝酸（ＨＮＯ₃）と５０％濃度のフッ化水素酸（ＨＦ）と氷酢酸（Ｃ₂Ｈ₄Ｏ₂）とが９６：１：３の割合で混合されたエッチング液を用いたが、本発明はこれに限定されず、カバー膜１４に使用した材料を選択的にエッチングすることが可能なエッチング液であれば如何なるものも適用することができる。また、層間絶縁膜１５のエッチング（図１２および図１４参照）では、２％程度の希フッ酸（希フッ化水素酸：ＨＦ）をエッチング液として用いたが、本発明はこれに限定されず、層間絶縁膜１５に使用した材料を選択的にエッチングすることが可能なエッチング液であれば如何なるものも適用することができる。 In the above description, 60% nitric acid (HNO ₃ ), 50% hydrofluoric acid (HF), and glacial acetic acid (C ₂ H ₄ O ₂ ) are used for wet etching (see FIG. 13) of the cover film 14. ) Is mixed at a ratio of 96: 1: 3, but the present invention is not limited to this, and is an etchant that can selectively etch the material used for the cover film 14. Anything can be applied. In the etching of the interlayer insulating film 15 (see FIGS. 12 and 14), about 2% dilute hydrofluoric acid (diluted hydrofluoric acid: HF) is used as an etchant, but the present invention is not limited to this. Any etching solution that can selectively etch the material used for the interlayer insulating film 15 can be used.

また、上記した実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。 Further, the above-described first to third embodiments are merely examples for carrying out the present invention, and the present invention is not limited to these, and various modifications of these embodiments are within the scope of the present invention. It is obvious from the above description that various other embodiments are possible within the scope of the present invention.

本発明の実施例１による強誘電体キャパシタ１の構成を示す断面図である。It is sectional drawing which shows the structure of the ferroelectric capacitor 1 by Example 1 of this invention. 本発明の実施例１、実施例２または実施例３による強誘電体キャパシタ１の製造方法を示すプロセス図である（１）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1, Example 2 or Example 3 of this invention (1). 本発明の実施例１、実施例２または実施例３による強誘電体キャパシタ１の製造方法を示すプロセス図である（２）。It is a process diagram which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1, Example 2 or Example 3 of this invention (2). 本発明の実施例１、実施例２または実施例３による強誘電体キャパシタ１の製造方法を示すプロセス図である（３）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1, Example 2 or Example 3 of this invention (3). 本発明の実施例１、実施例２または実施例３による強誘電体キャパシタ１の製造方法を示すプロセス図である（４）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1, Example 2 or Example 3 of this invention (4). 本発明の実施例１または実施例２による強誘電体キャパシタ１の製造方法を示すプロセス図である（５）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1 or Example 2 of this invention (5). 本発明の実施例１による強誘電体キャパシタ１の製造方法を示すプロセス図である（６）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 1 by Example 1 of this invention (6). 本発明の実施例２による強誘電体キャパシタ２の構成を示す断面図である。It is sectional drawing which shows the structure of the ferroelectric capacitor 2 by Example 2 of this invention. 本発明の実施例２による強誘電体キャパシタ２の製造方法を示すプロセス図である（６）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 2 by Example 2 of this invention (6). 本発明の実施例２による強誘電体キャパシタ２の製造方法を示すプロセス図である（７）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 2 by Example 2 of this invention (7). 本発明の実施例３による強誘電体キャパシタ３の構成を示す断面図である。It is sectional drawing which shows the structure of the ferroelectric capacitor 3 by Example 3 of this invention. 本発明の実施例３による強誘電体キャパシタ３の製造方法を示すプロセス図である（５）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 3 by Example 3 of this invention (5). 本発明の実施例３による強誘電体キャパシタ３の製造方法を示すプロセス図である（６）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 3 by Example 3 of this invention (6). 本発明の実施例３による強誘電体キャパシタ３の製造方法を示すプロセス図である（７）。It is a process figure which shows the manufacturing method of the ferroelectric capacitor 3 by Example 3 of this invention (7).

符号の説明Explanation of symbols

１、２、３強誘電体キャパシタ
１ａキャパシタ
１０基板
１１下部電極
１１ａ、１３ａＰt膜
１２容量絶縁膜
１２ａＳＢＴ膜
１３上部電極
１３Ａ、１６Ａ、３６Ａレジスト
１４カバー膜
１５層間絶縁膜
１６、１６ａ、１６ｂ、２６、２６ａ、２６ｂ、３６、３６ａ、３６ｃコンタクトホール
１７配線層
１８コンタクト
２６ｃ空隙 1, 2, 3 Ferroelectric capacitor 1a Capacitor 10 Substrate 11 Lower electrode 11a, 13a Pt film 12 Capacitance insulating film 12a SBT film 13 Upper electrode 13A, 16A, 36A Resist 14 Cover film 15 Interlayer insulating films 16, 16a, 16b, 26, 26a, 26b, 36, 36a, 36c Contact hole 17 Wiring layer 18 Contact 26c Air gap

Claims

第１の層と、当該第１の層上に形成された第２の層とを有する基板を準備する工程と、
前記第２の層をエッチングすることで当該第２の層を貫通する第１開口部を形成する工程と、
前記第１開口部により露出された前記第１の層をウェットエッチングすることで当該第１の層を貫通する第２開口部を形成する工程と、
前記第１開口部の開口径を前記第１の層に形成された第２開口部の開口径よりも広げるように前記第２の層を希フッ酸によってウェットエッチングする工程と
を有することを特徴とする半導体装置の製造方法。 Preparing a substrate having a first layer and a second layer formed on the first layer;
Etching the second layer to form a first opening that penetrates the second layer;
Forming a second opening penetrating the first layer by wet-etching the first layer exposed by the first opening;
And wet etching the second layer with dilute hydrofluoric acid so that the opening diameter of the first opening is wider than the opening diameter of the second opening formed in the first layer. A method for manufacturing a semiconductor device.

下部電極と容量絶縁膜と上部電極とからなるキャパシタを有する基板を準備する工程と、
前記キャパシタ上に第１の層を形成する工程と、
前記第１の層上に第２の層を形成する工程と、
前記第２の層をエッチングすることで当該第２の層を貫通する第１開口部を形成する工程と、
前記第１開口部により露出された前記第１の層をウェットエッチングすることで当該第１の層を貫通する第２開口部を形成する工程と、
前記第１開口部の開口径を前記第１の層に形成された第２開口部の開口径よりも広げるように前記第２の層を希フッ酸によってウェットエッチングする工程と
を有することを特徴とする半導体装置の製造方法。 Preparing a substrate having a capacitor composed of a lower electrode, a capacitive insulating film, and an upper electrode;
Forming a first layer on the capacitor;
Forming a second layer on the first layer;
Etching the second layer to form a first opening that penetrates the second layer;
Forming a second opening penetrating the first layer by wet-etching the first layer exposed by the first opening ;
And wet etching the second layer with dilute hydrofluoric acid so that the opening diameter of the first opening is wider than the opening diameter of the second opening formed in the first layer. A method for manufacturing a semiconductor device.

前記第１開口部により露出された前記第１の層をウェットエッチングすることで当該第１の層を貫通する第２開口部を形成する前記工程は、硝酸とフッ化水素酸と氷酢酸とが混合されたエッチング液によるウェットエッチングを用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。 The step of forming the second opening that penetrates the first layer by wet etching the first layer exposed by the first opening includes: nitric acid, hydrofluoric acid, and glacial acetic acid. 3. The method of manufacturing a semiconductor device according to claim 1 , wherein wet etching using a mixed etching solution is used .

前記第２の層をエッチングすることで当該第２の層を貫通する第１開口部を形成する前記工程は、フッ素系ガスとアルゴンとの混合ガスによるドライエッチングを用いることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。 The step of forming the first opening penetrating the second layer by etching the second layer uses dry etching using a mixed gas of fluorine-based gas and argon. 4. The method for manufacturing a semiconductor device according to any one of 1 to 3.

前記第２の層をエッチングすることで当該第２の層を貫通する第１開口部を形成する前記工程は、希フッ酸によるウェットエッチングを用いることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。 Wherein the step of forming the first opening of the second layer penetrating the second layer by etching claim 1 which comprises using a wet etching using dilute hydrofluoric acid 3 2. A method for manufacturing a semiconductor device according to item 1 .

前記第１の層は、当該第１の層より下に形成された１または複数の層をプロセスダメージから保護するためのカバー膜であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。 Said first layer, any one of claims 1-5, characterized in that a cover film for protecting the one or more layers formed below the first layer from process damage The manufacturing method of the semiconductor device as described in any one of Claims 1-3.

前記第１の層は、Ａｌ ₂ Ｏ ₃ 、ＳＴＯ、ＴｉＡｌＮ、ＴｉＡｌＯのいずれかよりなることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。 Said first _{_{layer, Al 2 O 3, STO,}} TiAlN, a method of manufacturing a semiconductor device according to any one of claims 1 5, characterized in that the more one of TiAlO.

前記第２の層は、酸化膜であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。 The second layer, The method of manufacturing a semiconductor device according to claim 1, any one of 5, characterized in that an oxide film.

前記容量絶縁膜は、強誘電体よりなることを特徴とする請求項２記載の半導体装置の製造方法。 The capacitor insulating film, a manufacturing method of a semiconductor device according to claim 2 Symbol mounting characterized by comprising a ferroelectric.

前記容量絶縁膜は、ＰＺＴ、ＳＢＴのいずれかよりなることを特徴とする請求項２記載の半導体装置の製造方法。 The capacitor insulating film, PZT, The process according to claim 2 Symbol mounting of the semiconductor device is characterized in that the more one of the SBT.

前記第２の層上および前記第１および第２の層に形成された前記第１および第２開口部内に配線層を形成する工程をさらに有することを特徴とする請求項１から１０のいずれか１項に記載の半導体装置の製造方法。 Any one of claims 1 to 10, characterized by further comprising the step of forming a wiring layer on the second layer and on the first and second of the formed layer within the first and second openings 2. A method for manufacturing a semiconductor device according to item 1.

前記第２の層上および前記第１および第２の層に形成された前記第１および第２開口部内に配線層を形成する前記工程は、スパッタ法を用いて前記配線層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。 The step of forming a wiring layer on the second layer and in the first and second openings formed in the first and second layers includes forming the wiring layer using a sputtering method. 12. The method of manufacturing a semiconductor device according to claim 11 , wherein the method is a semiconductor device.

前記配線層は、ＴｉＮまたはＡｌよりなることを特徴とする請求項１１記載の半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 11 , wherein the wiring layer is made of TiN or Al .