JP4516601B2 - 駆動回路および表示装置 - Google Patents
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Description
(1−1)プラズマディスプレイ装置の構成
図1は本発明の第1の実施の形態に係るサステインドライバを用いたプラズマディスプレイ装置の構成を示すブロック図である。
図2は図1のPDP1におけるスキャン電極12およびサステイン電極13の駆動電圧の一例を示すタイミング図である。
次に、図1に示すサステインドライバ4について説明する。図3は図1に示すサステインドライバ4の構成を示す回路図である。
次に、上記のように構成されたサステインドライバ4の維持期間の動作について説明する。図4はサステインドライバ4の維持期間の動作を説明するためのタイミング図である。図4には、トランジスタQ1〜Q4に入力される制御信号S1〜S4およびノードN1〜N3の各電圧が示される。
図5はインピーダンス制御回路41,42の構成の第1の例を示す回路図である。
図10はインピーダンス制御回路41,42の構成の第2の例を示す回路図である。
図12はインピーダンス制御回路41,42の構成の第3の例を示す回路図である。
本実施の形態に係るサステインドライバ4では、インピーダンス制御回路41,42によりノードN1と電源端子V1との間およびノードN1と接地端子との間に複数の周波数成分のバイパス領域が形成される。それにより、トランジスタQ1,Q2で発生した広帯域に渡るスイッチングノイズがインピーダンス制御回路41,42を通して電源端子V1および接地端子に吸収され、パネル容量Cpへのスイッチングノイズによる影響が低減される。それにより、広帯域に渡る高周波の電磁波の幅射を十分に抑制することができる。
(2−1)サステインドライバの構成
図14は本発明の第2の実施の形態に係るサステインドライバの構成を示す回路図である。
次に、上記のように構成されたサステインドライバ4aの維持期間の動作について図4を参照しながら説明する。
本実施の形態に係るサステインドライバ4aでは、インピーダンス制御回路43,44によりノードN2とノードN3との間に複数の周波数成分のバイパス領域が形成される。それにより、トランジスタQ3,Q4で発生した広帯域に渡るスイッチングノイズがインピーダンス制御回路43,44および回収コンデンサCrを通して接地端子に吸収され、パネル容量Cpへのスイッチングノイズの影響が低減される。それにより、広帯域に渡る高周波の電磁波の幅射を十分に抑制することができる。
(3−1)サステインドライバの構成
図15は本発明の第3の実施の形態に係るサステインドライバの構成を示す回路図である。
次に、上記のように構成されたサステインドライバ4bの維持期間の動作について図4を参照しながら説明する。
本実施の形態に係るサステインドライバ4bでは、インピーダンス制御回路45,46によりノードN2とトランジスタQ3との間およびノードN2とトランジスタQ4との間に複数の周波数成分のバイパス領域が形成される。それにより、ダイオードD1,D2から発生した広帯域に渡るスイッチングノイズがインピーダンス制御回路45,46および回収コンデンサCrを通して接地端子に吸収され、パネル容量Cpへのスイッチングノイズによる影響が低減される。それにより、広帯域に渡る高周波の電磁波の幅射を十分に抑制することができる。
(4−1)
図3のサステインドライバ4のインピーダンス制御回路41,42に加えて、図14のインピーダンス制御回路43,44をトランジスタQ3,Q4に並列に接続してもよい。
図3のサステインドライバ4のインピーダンス制御回路41,42に加えて、図15のインピーダンス制御回路45,46をダイオードD1,D2に並列に接続してもよい。
図3のサステインドライバ4のインピーダンス制御回路41,42に加えて、図14のインピーダンス制御回路43,44をトランジスタQ3,Q4に並列に接続し、図15のインピーダンス制御回路45,46をダイオードD1,D2に並列に接続してもよい。
図14のサステインドライバ4のインピーダンス制御回路43,44に加えて、図15のインピーダンス制御回路45,46をダイオードD1,D2に並列に接続してもよい。
本発明に係る駆動回路は、サステインドライバに限らず、アドレス電極を駆動する駆動回路であるデータドライバ2にも適用することができ、スキャン電極を駆動する駆動回路であるスキャンドライバ3にも適用することができる。なお、本発明に係る駆動回路は、サステイン電極およびスキャン電極の駆動回路に好適に用いることができる。
本発明に係る駆動回路は、AC型およびDC型等のいずれのPDPの駆動回路にも適用することができる。
本発明に係る駆動回路は、PDPに限らず、容量性負荷を駆動する他の装置にも同様に適用することができる。本発明に係る駆動回路は、例えば、液晶ディスプレイ、エレクトロルミネッセンスディスプレイ等の他の表示装置にも適用することができる。
トランジスタQ1,Q2,Q3,Q4の代わりにバイポーラトランジスタ等の他のスイッチング素子を用いてもよい。
ダイオードD1,D2の代わりにトランジスタ等の他の一方向性導通素子を用いてもよい。
コンデンサC11〜C1nおよびコンデンサC21〜C2nとして積層セラミックコンデンサの代わりに酸化タンタル、酸化ニオブ等の他の材料からなる容量性素子を用いてもよい。
以下、請求項の各構成要素と実施の形態の各部との対応の例について説明するが、本発明は下記の例に限定されない。
Claims (10)
- 駆動パルスをパルス供給経路を通して表示素子を含む容量性負荷に供給するための駆動回路であって、
前記駆動パルスを立ち上げるために第1の電圧を供給する第1の電圧源と、
前記駆動パルスを立ち下げるために前記第1の電圧より低い第2の電圧を供給する第2の電圧源と、
一端が前記第1の電圧源からの第1の電圧を受ける第1のスイッチング素子と、
一端が前記第2の電圧源からの第2の電圧を受ける第2のスイッチング素子と、
一端が前記第1のスイッチング素子の他端に接続され、他端が前記パルス供給経路に接続される第1の配線と、
一端が前記第2のスイッチング素子の他端に接続され、他端が前記パルス供給経路に接続される第2の配線と、
前記第1のスイッチング素子の一端と他端との間に前記第1のスイッチング素子と並列に接続される第1のインピーダンス制御回路と、
前記第2のスイッチング素子の一端と他端との間に前記第2のスイッチング素子と並列に接続される第2のインピーダンス制御回路とを備え、
前記第1および第2のスイッチング素子は、前記表示素子を点灯させる維持期間において前記容量性負荷に駆動パルスを印加するために作動し、
前記第1のインピーダンス制御回路は、前記第1スイッチング素子に並列に接続される複数の第1の容量性素子を含み、
前記第2のインピーダンス制御回路は、前記第2のスイッチング素子に並列に接続される複数の第2の容量性素子を含み、
前記複数の第1の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第1の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第2の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第2の容量性素子の容量成分の値はそれぞれ異なる、駆動回路。 - 一端がパルス供給経路を通して前記容量性負荷に接続されるインダクタンス素子と、
前記容量性負荷から電荷を回収するための回収用容量性素子と、
第1および第2の一方向性導通素子と、
第3および第4のスイッチング素子とをさらに備え、
前記第1の一方向性導通素子および前記第3のスイッチング素子は、前記回収用容量性素子から前記インダクタンス素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続され、
前記第2の一方向性導通素子および前記第4のスイッチング素子は、前記インダクタンス素子から前記回収用容量性素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続される、請求項1記載の駆動回路。 - 前記第3のスイッチング素子と並列に接続される第3のインピーダンス制御回路と、
前記第4のスイッチング素子と並列に接続される第4のインピーダンス制御回路とをさらに備え、
前記第3のインピーダンス制御回路は、前記第3スイッチング素子に並列に接続される複数の第3の容量性素子を含み、
前記第4のインピーダンス制御回路は、前記第4スイッチング素子に並列に接続される複数の第4の容量性素子を含み、
前記複数の第3の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第3の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第4の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第4の容量性素子の容量成分の値はそれぞれ異なる、請求項2記載の駆動回路。 - 前記第1の一方向性導通素子と並列に接続される第3のインピーダンス制御回路と、
前記第2の一方向性導通素子と並列に接続される第4のインピーダンス制御回路とをさらに備え、
前記第3のインピーダンス制御回路は、前記第1の一方向性導通素子に並列に接続される複数の第3の容量性素子を含み、
前記第4のインピーダンス制御回路は、前記第2の一方向性導通素子に並列に接続される複数の第4の容量性素子を含み、
前記複数の第3の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第3の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第4の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第4の容量性素子の容量成分の値はそれぞれ異なる、請求項2記載の駆動回路。 - 前記複数の第1の容量性素子は第1番目〜第n番目の第1の容量性素子を含み、前記複数の第2の容量性素子は第1番目〜第n番目の第2の容量性素子を含み、nは2以上の自然数であり、
前記第1番目〜第n番目の第1の容量性素子のうち前記第n番目の第1の容量性素子が最小の容量値を有し、
前記第1番目〜第n番目の第2の容量性素子のうち前記第n番目の第2の容量性素子が最小の容量値を有し、
前記第1のインピーダンス制御回路は、前記第1番目〜第(n−1)番目の第1の容量性素子にそれぞれ直列に接続された第1番目〜第(n−1)番目の第1の抵抗性素子をさらに含み、
前記第2のインピーダンス制御回路は、前記第1番目〜第(n−1)番目の第2の容量性素子にそれぞれ直列に接続された第1番目〜第(n−1)番目の第2の抵抗性素子をさらに含む、請求項1記載の駆動回路。 - 前記複数の第1の容量性素子は第1番目〜第n番目の第1の容量性素子を含み、前記複数の第2の容量性素子は第1番目〜第n番目の第2の容量性素子を含み、nは2以上の自然数であり、
前記第1番目〜第n番目の第1の容量性素子のうち前記第n番目の第1の容量性素子が最小の容量値を有し、
前記第1番目〜第n番目の第2の容量性素子のうち前記第n番目の第2の容量性素子が最小の容量値を有し、
前記第1のインピーダンス制御回路は、前記第1番目〜第(n−1)番目の第1の容量性素子にそれぞれ直列に接続された第1番目〜第(n−1)番目の第1のビーズコアをさらに含み、
前記第2のインピーダンス制御回路は、前記第1番目〜第(n−1)番目の第2の容量性素子にそれぞれ直列に接続された第1番目〜第(n−1)番目の第2のビーズコアをさらに含む、請求項1記載の駆動回路。 - 前記複数の第1の容量性素子の各々は第1の積層セラミックコンデンサからなり、
前記複数の第2の容量性素子の各々は第2の積層セラミックコンデンサからなる、請求項1記載の駆動回路。 - 駆動パルスをパルス供給経路を通して表示素子を含む容量性負荷に供給するための駆動回路であって、
前記駆動パルスを立ち上げるために第1の電圧を供給する第1の電圧源と、
前記駆動パルスを立ち下げるために前記第1の電圧より低い第2の電圧を供給する第2の電圧源と、
第1、第2、第3および第4のスイッチング素子と、
一端がパルス供給経路を通して前記容量性負荷に接続されるインダクタンス素子と、
前記容量性負荷から電荷を回収するための回収用容量性素子と、
第1および第2の一方向性導通素子と、
前記第3のスイッチング素子と並列に接続される第1のインピーダンス制御回路と、
前記第4のスイッチング素子と並列に接続される第2のインピーダンス制御回路とを備え、
前記第1のスイッチング素子は前記第1の電圧源と前記パルス供給経路との間に接続され、
前記第2のスイッチング素子は前記第2の電圧源と前記パルス供給経路との間に接続され、
前記第1および第2のスイッチング素子は、前記表示素子を点灯させる維持期間において前記容量性負荷に駆動パルスを印加するために作動し、
前記第1の一方向性導通素子および前記第3のスイッチング素子は、前記回収用容量性素子から前記インダクタンス素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続され、
前記第2の一方向性導通素子および前記第4のスイッチング素子は、前記インダクタンス素子から前記回収用容量性素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続され、
前記第1のインピーダンス制御回路は、前記第3スイッチング素子に並列に接続される複数の第1の容量性素子を含み、
前記第2のインピーダンス制御回路は、前記第4スイッチング素子に並列に接続される複数の第2の容量性素子を含み、
前記複数の第1の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第1の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第2の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第2の容量性素子の容量成分の値はそれぞれ異なる、駆動回路。 - 駆動パルスをパルス供給経路を通して表示素子を含む容量性負荷に供給するための駆動回路であって、
前記駆動パルスを立ち上げるために第1の電圧を供給する第1の電圧源と、
前記駆動パルスを立ち下げるために前記第1の電圧より低い第2の電圧を供給する第2の電圧源と、
第1、第2、第3および第4のスイッチング素子と、
一端がパルス供給経路を通して前記容量性負荷に接続されるインダクタンス素子と、
前記容量性負荷から電荷を回収するための回収用容量性素子と、
第1および第2の一方向性導通素子と、
前記第1の一方向性導通素子と並列に接続される第1のインピーダンス制御回路と、
前記第2の一方向性導通素子と並列に接続される第2のインピーダンス制御回路とを備え、
前記第1のスイッチング素子は前記第1の電圧源と前記パルス供給経路との間に接続され、
前記第2のスイッチング素子は前記第2の電圧源と前記パルス供給経路との間に接続され、
前記第1および第2のスイッチング素子は、前記表示素子を点灯させる維持期間において前記容量性負荷に駆動パルスを印加するために作動し、
前記第1の一方向性導通素子および前記第3のスイッチング素子は、前記回収用容量性素子から前記インダクタンス素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続され、
前記第2の一方向性導通素子および前記第4のスイッチング素子は、前記インダクタンス素子から前記回収用容量性素子への電流の供給を許容するように前記インダクタンス素子の他端と前記回収用容量性素子との間に直列に接続され、
前記第1のインピーダンス制御回路は、前記第1の一方向性導通素子に並列に接続される複数の第1の容量性素子を含み、
前記第2のインピーダンス制御回路は、前記第2の一方向性導通素子に並列に接続される複数の第2の容量性素子を含み、
前記複数の第1の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第1の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第2の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第2の容量性素子の容量成分の値はそれぞれ異なる、駆動回路。 - 複数の表示素子からなる容量性素子を含む表示パネルと、
駆動パルスをパルス供給経路を通して前記容量性負荷に供給するための駆動回路とを備え、
前記駆動回路は、
前記駆動パルスを立ち上げるために第1の電圧を供給する第1の電圧源と、
前記駆動パルスを立ち下げるために前記第1の電圧より低い第2の電圧を供給する第2の電圧源と、
一端が前記第1の電圧源からの第1の電圧を受ける第1のスイッチング素子と、
一端が前記第2の電圧源からの第2の電圧を受ける第2のスイッチング素子と、
一端が前記第1のスイッチング素子の他端に接続され、他端が前記パルス供給経路に接続される第1の配線と、
一端が前記第2のスイッチング素子の他端に接続され、他端が前記パルス供給経路に接続される第2の配線と、
前記第1のスイッチング素子の一端と他端との間に前記第1のスイッチング素子と並列に接続される第1のインピーダンス制御回路と、
前記第2のスイッチング素子の一端と他端との間に前記第2のスイッチング素子と並列に接続される第2のインピーダンス制御回路とを備え、
前記第1および第2のスイッチング素子は、前記表示素子を点灯させる維持期間において前記容量性負荷に駆動パルスを印加するために作動し、
前記第1のインピーダンス制御回路は、前記第1スイッチング素子に並列に接続される複数の第1の容量性素子を含み、
前記第2のインピーダンス制御回路は、前記第2のスイッチング素子に並列に接続される複数の第2の容量性素子を含み、
前記複数の第1の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第1の容量性素子の容量成分の値はそれぞれ異なり、
前記複数の第2の容量性素子の各々は、容量成分およびインダクタンス成分を含み、前記複数の第2の容量性素子の容量成分の値はそれぞれ異なる、表示装置。
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