JP4514932B2 - 校正された周波数変調位相同期ループのための方法および装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般的には位相同期ループに関し、かつより特定的には周波数変調位相同期ループに関する。
【0002】
【従来の技術】
位相同期ループ(Phase−locked−loops:PLLs)は変調された信号を発生しかつ受信するために伝統的に電気通信製品において使用されてきている。さらに、位相同期ループの使用は進歩した(advanced)デジタル技術を含むよう拡張されてきている。例えば、マイクロプロセッサおよびマイクロコントローラは通常適切な動作を保証するために位相同期ループを使用する。
【0003】
位相同期ループは固定周波数の信号を提供するために使用することができる。近代のデジタル部品または構成要素にとっては、これらの信号は数10から数100メガヘルツの周波数に及ぶシステムクロックとすることができる。高い周波数のクロックを有する装置を使用することは電磁妨害(EMI)を発生することがよく知られている。EMIは前記固定されたクロックレートで発生するのみならず、該固定されたクロックレートに関連する高調波においても発生する。結果として生じるEMIは、無線機、テレビジョン、および緊急放送チャネルを含む、重大な通信周波数送信帯域と干渉する可能性がある。EMIの結果、受信された通信信号は受信機端において汚染されているように見える。
【0004】
電子装置の動作が通信チャネルを汚さないことを確実にするため、連邦通信委員会(FCC)およびその在外の対応部は電子システムが従うべき特定のEMI送信レベルを要求している。
【0005】
EMI送信レベルを低減するための1つの知られた方法はシステムの応用レベルにおいて適用されるシールドを使用することである。例えば、デスクトップコンピュータのようなシステムにおいてEMI送信を制限するためにシールドを使用することがよく知られている。さらに、送信信号のEMI効果をろ波するために磁気シールド装置をコネクタケーブルに適用することが行なわれてきている。しかしながら、そのようなシステムレベルでのEMI低減技術は全ての用途において実用的なものであるとは限らない。
【0006】
高周波電子部品のEMI効果を低減するための他の知られた技術は入力クロックの周波数を変化させる(dither)ことである。クロック周波数を変化させることにより、特定の周波数帯域におけるピークエネルギEMI送信が該ピークエネルギをより大きな帯域幅にわたって拡散することにより低減される。合計のEMIエネルギは不変に留まっているが、それはより大きな帯域幅にわたり拡散され、それによっていずれか特定の周波数におけるピークエネルギEMIの影響を低減する。
【0007】
【発明が解決しようとする課題】
従来技術におけるクロックディザリング(クロック変化:Clock dithering)技術はクロック出力を提供する複製またはレプリカ(replica)VCOのための制御電圧を発生するために専用のPLLを使用することを含む。複製のVCOに印加される制御電圧は所望の平均周波数を有する信号を発生するために必要な制御電圧を反映する。例えば、専用の位相同期ループの所望の出力は33メガヘルツの信号を発生することができる制御電圧とされる。所望の平均周波数を発生するために専用のPLLから得られた、この制御電圧は、システムクロックを駆動する、前記複製の電圧制御発振器に供給される。専用のPLLからの制御電圧に加えて、通常変調信号と称される、周期的に変化する電圧信号もシステムクロックを発生するために使用される前記複製のVCOに供給される。受け入れられた制御電圧および変調信号を加えることによって、前記複製のVCOは変調、またはディザリングされた、クロック出力を生成することになる。例えば、前記33メガヘルツのクロックは今や+/−1MHzの範囲でディザリングされる。選択されるディザリングの量は使用される電子回路の動的またはダイナミック限界に支配される。
【0008】
前記専用の位相同期ループに関連する電圧制御発振器は前に述べた電圧制御信号によって位相修正される。同様に、従来技術の出力ドライバ部分に関連する電圧制御発振器もまた前に述べた電圧制御信号によって制御される。しかしながら、2つの電圧制御発振器の間の何らかの差異は結果として出力ドライバにおける中心周波数誤差またはエラーを生じることになる。この周波数誤差は位相同期ループによって修正されない。その結果、出力ドライバの電圧制御発振器の構成要素または部品に関連する補償されない誤差により所望の中心周波数を発生することは不可能である。第2に、達成される周波数の偏移またはずれ(deviation)の量はある程度はドライバVCOの補償されない誤差および変調信号の導出方法のため中心周波数に正比例しない。
【0009】
したがって、従来技術のFMPLLに関連する問題を克服することができる方法および装置を提供することが望ましい。
【0010】
【発明の実施の形態】
本発明によれば、周波数変調位相同期ループ(FMPLL)アーキテクチャが提供される。該FMPLLは電流制御発振器(current controlled oscillator:ICO)を使用して実施または構成される。該ICOは固定利得を維持するためにフィードバックを使用する。したがって、その入力制御電流(ICTL)のある与えられた変化に対して、その出力周波数において予測可能な変化が生じる結果となる。この固定された利得に依存して、前記入力制御電流に付加的なデルタ電流(delta current:IMOD)を加えることにより周波数シフトを生じさせることができる。該電流IMODの大きさを周期的に変えことにより、ICOの出力において周波数変調されたクロックが生成される。IMODの大きさは周波数変調されたクロックの周波数シフトの量を制御する。発生されるシステム周波数に比例するIMOD信号を提供することにより、平均、または中心、周波数に比例する周波数シフトが生成される。周波数変調の量はシステムとしてのFMPLLの規定された動作範囲内のシステムクロック周波数の大きさに係わりなく一定割合である。
【0011】
図1は、FMPLLシステム100を示している。該システム100は主またはメインPLLループ101、基準ループ102、および中心周波数電流発生器124を含む。本発明の特定の実施形態においては、前記メインPLLループ101、および基準ループ102は予め規定された周波数を有する「外部基準CK(EXTERNAL REFERENCE CK)」と名付けられたクロックを受信する。さらに、メインPLLループ101および基準ループ102は各々中心周波数電流発生器124から125Aおよび125Bと名付けられた電流信号を受ける。メインPLLループ101はまた基準ループ102からIMODと名付けられた電流変調信号を受ける。
【0012】
動作においては、メインPLLループ101は「システムCK(SYSTEMCK)」と名付けられた出力において固定周波数値を提供するようプログラムされている。メインPLLループ101の動的またはダイナミック要求を低減するため、中心周波数電流発生器124から中心周波数電流125Aが提供される。中心クロック周波数を発生する1つの方法は、「位相同期ループ(Phase−Locked Loop)」と題し、出願番号XX/XXX,XXXおよび代理人整理番号SC91206Aを有し、かつ本件出願の譲受人に譲渡された同時係属の米国出願に開示されており、この米国出願は参照のため本明細書に導入される。
【0013】
メインPLLループ101は前記「システムCK」の周波数を所定の量だけ変調するためにIMODと名付けられた変調信号を受ける。「システムCK」の変調はメインPLLループ101によって発生される「変調システムCK(MODULATED SYSTEM CK)」の中心周波数がIMODのために変化しないように行なわれる。システム周波数の中心を保証することにおいて利点がある。固定された中心周波数を保証することにより、部品の歩留りおよび設計の信頼性が改善される。
【0014】
図1はさらにメインPLLループ101の特定の実施形態を示している。メインPLLループ101は「外部基準CK」を受ける。この「外部基準CK」はプログラマブル分周器130によって受け入れられ、該プログラマブル分周器130はプログラム可能でありかつ「内部基準CK(INTERNAL REFERENCE CK)」と名付けられた信号を発生する。該「内部基準CK」は位相/周波数検出器(PFD)110によって受信される。PFD 110は前記「内部基準CK」にもとづく制御信号、および前記システムクロックをプログラマブル分周器128によって分周することにより発生される第2のクロック信号を提供する。PFD 110からの出力制御信号は2つの信号経路をサポートする、すなわち2つの信号経路に供される。第1の経路はPFD 110から出力制御信号を受けかつ電流出力を提供するチャージポンプ112を含む。チャージポンプ112からの電流出力はローパスフィルタ116のフィードフォワード補償モジュール(Feed Forward Compensation Module)117によって受信される。該フィードフォワード補償モジュール117は通常の変調されない周波数動作の間にメインPLLループ101が位相同期または位相ロックできるようにする。フィードフォワード補償モジュール117によって提供される電流は、メインICO 126によって受信される、ICTLの一部として含まれる。
【0015】
PFD 110の出力に関連する第2の信号経路はチャージポンプ114を含み、チャージポンプ114もまた電流信号をローパスフィルタ116に提供する。この電流信号はローパスフィルタ116の積分器119によって受信され、該積分器119はAC単位利得(ユニティゲイン:unity gain)トポロジで構成された差動増幅器を備えている。チャージポンプ114によって発生される信号は該差動増幅器の反転入力において受信される。該差動増幅器の非反転入力は基準電位源に接続され、一方容量150が該差動増幅器の出力と反転入力との間に接続されている。典型的には、前記基準電位源は中間電源電位(mid−supply)近くに選択されてシステムのダイナミックレンジの中央に近くなるようにされる。積分器119の出力に提供される電圧は実質的に高周波成分を有しておらず、かつ従ってメインPLLループ101に対し安定化ゼロ(stabilizing zero)を提供する。抵抗123と組み合わされた時、積分器119はメインPLLループ101が所望の周波数にロックできるようにする。
【0016】
抵抗121および123は積分器119からの電流出力をそれぞれメインICO 126および基準ICO 140に提供する。抵抗121からの電流は他の電流と加えられてICTLを形成する。一般に、ICTLを形成するためにこれらの電流を加算することは複数の電流源を共通のノードに接続することによって行なわれる。抵抗121および123によって発生される電流は「システムクロック(SYSTEM CLOCK)」の中心周波数に比例することに注目すべきであり、抵抗123を通る電流は抵抗121を通って発生される電流の複製(replication)であり、この場合該複製された電流は抵抗121を通る電流に等しいかまたは比例する。
【0017】
抵抗123によって発生される電流は「CKに比例する電流(CURRENTPROPORTIONAL TO CK)」と名付けられている。この「CKに比例する電流」は信号125Bに加えられかつループ102の基準ICO 140に提供される。受け入れた電流にもとづき、基準ICO 140はメインICO 126の中心合せされた(centered)システムクロック周波数に実質的に整合する。しかしながら、メインPLLループ101が周波数変調されている場合、システムクロック出力の変調のいくらかの残留成分が基準ICO 140の出力に存在するであろう。一般に、これらの成分の影響は無視できる程に減衰されかつ基準ICO 140によって発生される周波数が中心合わせされたクロック周波数に実質的に等しくなる。「基準ICO CK(REFERENCE ICO CK)」と名付けられた、基準ICO 140の出力は分周器142に提供される。分周器142は分周されたクロック信号を周波数−電流変換器144に提供する。周波数−電流変換器144は、前記分周器142および電圧基準発生器146と組み合わされて、電流基準信号(IREF)を電流デジタル−アナログ変換器(DAC)148に提供する。
【0018】
周波数−電流変換器144は前記電圧基準発生器146によって発生される電圧基準値、および予め定められた周波数(分周器142によって提供される)を有するクロック信号を受けるスイッチドキャパシタ変換器を使用して実施できる。当業者が理解するように、分周器142の分周値、前記基準電圧、および前記スイッチドキャパシタの容量値を適切に選択することにより、電流DAC 148に提供される電流基準信号(IREF)の値を選択することができる。IREFの値は所望の「システムCK」変調の量にもとづく。
【0019】
前記IREF信号は電流DAC 148によって受け入れられ、該電流DAC148はメインPLLループ101に対し電流出力IMODを提供する。電流DAC 148はIMODを変調するためにDACコントローラ132から制御信号を受ける。特定の実施形態では、DACコントローラ132は「外部基準CK」を分周しかつ分周したものをシフトレジスタ133に提供するプログラマブル分周器135を備えている。分周器135から出力される分周されたクロックは図2においては「シフトCK(SHIFT CK)」と名付けられている(「シフトCK」は図1のノード134と等価であることに注意を要する)。シフトレジスタ133の構成にもとづき、電流DAC148が制御される。
【0020】
図2は、シフトレジスタ133およびDAC 148の特定の構成を示す。特に、シフトレジスタ133は信号「シフトCK」によって制御されるNの直列に接続されたラッチを具備する(Nは整数値である)。さらに、シフトレジスタ133は「リセット(RESET)」と名付けられた信号を肯定する(asserting)ことによりリセットすることができる。ラッチ235の出力はインバータ236によって反転され、かつラッチ230の入力にフィードバックされる。
【0021】
電流DAC 148の特定の実施形態においては、基準電流IREFはトランジスタ212〜220を使用してN回反映される(mirrored)。各々の個々のカレントミラーの出力はスイッチS0〜SNの内の1つによって制御され、あるスイッチによって肯定された信号が受信された時、IREFの値にほぼ等しい量の電流が該スイッチを通って流れることになる。各々のスイッチはシフトレジスタ133の出力OUT0〜OUTNの内の1つに接続されている。各々のスイッチの出力は変調電流IMODを提供するために共通に接続されている。
【0022】
リセット動作の間に、「リセット」信号が肯定され、シフトレジスタ133の全ての出力が否定されるようにする。その結果、DAC 148のスイッチの各々が開かれ、結果としてIMODがゼロの電流値を有するようになる。
【0023】
リセットの後に、各々の「シフトCK」サイクルはシフトレジスタ133においてラッチされたデータのシフトを生じる結果となる。ラッチ230はリセットの後に肯定された信号を受けるから、最初の「シフトCK」サイクルの結果としてOUT0が肯定される。肯定されているOUT0はDAC 148のスイッチS0が閉じられるようにし、IMODが1つの電流基準値の量だけ(IREF)増分できるようにされる。
【0024】
いったん全てのスイッチS0〜SNが閉じられると、処理は逆転され、かつ各々のラッチはラッチ230に始まり引き続くクロックサイクルに応じて順次否定されることになる。その結果、三角形の電流変調信号(IMOD)が発生されかつPLL 101のメインICO 126に提供される。これに応じて、ICO126は安定な中心周波数およびIMODにもとづく周波数変調を有する「変調されたシステムCK」を発生する。メインPLL 101は周波数変調成分を除去しようと試みるが、ローパスフィルタ116が「変調されたシステムCK」の周波数変調成分が除去されるのを防止する。
【0025】
システムクロックを中心周波数の、4パーセント(%)のような、正確な割合で変調することが望ましい場合は、IREFの適切な値およびDAC 148の分解能を選択することにより、そうすることが可能である。例えば、図2を参照すると、もしNがDAC 148に関連する40のカレントミラー段を示すために40を表わす場合は、4%の変調スイングを得るためにメインICO 126によって受けられる制御電流(ICTL)の1E−3(1/1000)であるIREF値を選択することが可能である。例えば、もしメインICO 126で受信される制御値が、変調電流なしで、100マイクロアンペアであれば、周波数−電流変換器144、分周器142、および電圧基準発生器146の値はIREFがほぼ0.1マイクロアンペアとなるように選択される。このようにして、DAC 148によって発生される、IMODの値は0および4マイクロアンペアの間で変化することになる(4%の変動)。IREFの値をこのように選択することにより、変調のパーセンテージまたは割合はオペレーティングシステムのクロック周波数とは独立に正確に制御することが可能になる。ローパスフィルタ116から別個の電流源を提供することにより、基準ICO 140は「変調されたシステムクロック」の中心周波数にほぼ固定された周波数を提供する。
【0026】
図3は、図1のFMPLLに関連するレジスタセットを含むより詳細なシステム構成を示す。図3は、CPU処理モジュール310、メモリ315、レジスタセット320および330、並びにFMPLL 140を示している。
【0027】
動作においては、レジスタセット320および330は情報を受信しかつFMPLL 140に提供する。特定の実施形態においては、レジスタセット320はユーザがプログラム可能なレジスタロケーションを含み、一方レジスタセット330はFMPLL 140によって書かれるレジスタロケーションを含む。
【0028】
レジスタセット320内には、周波数変調(FM)変動の所望の割合を示すための、「変調深さ(MODULATION DEPTH)」と名付けられた変調深さレジスタが含まれる。特定の実施形態においては、前記変調深さレジスタは4つの状態をサポートする2ビットを含む。これら4つの状態はディスエーブル状態、2%変調状態、4%変調状態、および6%変調状態を含む。さらに、余分のおよび/または異なる状態をサポートすることも可能なことに注目すべきである。
【0029】
「レートレジスタ(RATE REGISTER)」と名付けられた、レジスタセット320の内の変調レートレジスタは最大および最小周波数値の間で周波数が変調する実際のレートを特定する。例えば、+/−2%システムにおいては、中心周波数の+2%と該中心周波数の−2%の間で、かつ再び逆に、周波数が変化するレートまたは割合が前記レートである。変調レートを特定できることにより、前記出力クロックを使用する他のブロックに対する影響または効果が制御できる。
【0030】
「フィードバック分周器(FEEDBACK DIVIDER)」と名付けられた、レジスタセット320の内のフィードバック分周器レジスタは図1のプログラマブル分周器128の値による分周値を特定する。本発明の特定の実施形態によれば、プログラマブル分周器128およびプログラマブル分周器130はシステムクロックのベースライン周波数(F0)を設定する責務を有することになる。
【0031】
「期待オフセット(EXPECTED OFFSET)」と名付けられた、レジスタセット320の内の期待されるまたは予期されるオフセットのレジスタは所望の変調深さに比例するカウント値を格納する。一実施形態では、前記期待されるオフセットレジスタの値はユーザによって与えられる。別の実施形態では、前記値はシステムによって自動的に決定することができる。しかしながら、ここで説明する実施形態においては、前記値は表にしたまたはテーブル化された(tabular)情報にもとづきユーザによって提供される。
【0032】
レジスタ330は通常前記電圧基準発生器146によって提供される値を含む。「ベースライン・カウント(BASE LINE COUNT)」と名付けられた、レジスタセット330の内のベースライン・カウントレジスタは変調されないシステムクロック出力に関連するカウント値C0を格納するためのものである。ICOカウンタはあるサンプリング期間の間に変調されたまたは変調されていないシステムクロック出力のサイクルをカウントするために使用される。該サンプリング期間はシステムによって後により詳細に説明するように所定の数の基準サイクルとなるよう規定される。
【0033】
「エラー(ERROR)」と名付けられた、レジスタセット330の内のエラー値レジスタはICOカウンタと前記ベースライン・カウンタとの間の差を格納するためのものである。
【0034】
「基準カウント(REFERENCE COUNT)」と名付けられた、レジスタセット330の基準カウントレジスタは最後のカウンタリセットから経過した基準サイクルの数を示す値を格納するためのものである。基準カウントレジスタに格納された値がサンプル期間に関連する基準サイクルの所定の数と整合した場合、前記「ICOカウンタ(ICO COUNTER)」の値が保持される。
【0035】
「計算された差分(CALCULATED DIFF)」と名付けられた、レジスタセット330の計算差分レジスタは前記エラー値レジスタおよびレジスタセット320の予期されるまたは期待されるオフセットの間のカウントの差を格納するためのものである。
【0036】
「D/A CTL」と名付けられた、デジタル−アナログ(D/A)制御レジスタはシステムクロックの変調に影響を及ぼす電圧デジタル−アナログ変換器(DAC)の出力を制御するために使用される値を格納するために用いられる。
【0037】
「ステータス(STATUS)」と名付けられた、レジスタセット330のステータスレジスタは、校正ルーチンが完了したときまたは完了したこと、該校正が首尾よく行なわれたか否か、および必要に応じて他の状態情報を含む、複数の状態の内の1つを示すために用いられる。
【0038】
図4は、流れ図形式で、変調されたシステムクロックの周波数オフセットを校正するために図1の電圧基準発生器146を使用するための本発明に係わる方法を示す。例えば、平均システムクロック周波数の+/−2%から変化する周波数を備えた変調されたシステムクロックを持つことが望ましいかもしれない。しかしながら、固定された値の電圧基準発生器が使用された場合、実際の変調深さ(周波数オフセット)はかなりのまたは有意の(significant)パーセンテージだけ変わり得る。例えば、+/−2%の所望の深さに対して、実際の深さは固定された基準に対して+/−2.8%となるかもしれない。これは所望の変調からの40%の変動を表わす。この変動は処理、温度および電圧の変動によって導入される。図4の方法は選択された周波数オフセットの割合またはパーセンテージを規定された値に校正する。
【0039】
ステップ410において、図1のメインPLLループ101が周波数変調がディスエーブルされてロックされる。結果として得られる周波数はベースライン(base line)周波数と称される。
【0040】
ステップ411において、図1のメインPLLループ101はディスエーブルされる。特定の実施形態においては、該ループは図1のチャージポンプ112および114をトライステート化(tri−stating)することによりディスエーブルされる。チャージポンプをトライステート化することはベースライン周波数が固定された状態に留まることを可能にする。用語「固定された(fixed)」は位相同期ループがもはや出力周波数における変動を補償するよう試みないことを示すために使用される。
【0041】
ステップ412において、予期されるまたは期待されるオフセット値がシステムに提供される。この期待されるオフセット値はCEXPと称されかつ前に述べたようにしてレジスタセット320の「期待オフセット(EXPECTED OFFSET)」レジスタに格納される。
【0042】
ステップ413において、所望の周波数変調割合またはパーセンテージが提供される。特定の実施形態においては、該変調パーセンテージはユーザによって提供されるが、所望の変調パーセンテージを指定するために何らかの外部制御源またはソースによって提供することもできる。典型的な方法では、前記変調パーセンテージの値はある値をレジスタセット320の「変調深さ」レジスタに書くことによって提供される。
【0043】
他の実施形態では、ステップ412および413が組み合わされ、従ってある特定された周波数変調深さのパーセンテージに対して、ステップ412において提供される期待オフセット値が計算される。例えば、40MHzの所望のICO周波数で、10MHzの入力クロック周波数を有し、プラスまたはマイナス2%のオフセットを有し、かつ200基準クロックサイクルのサンプル期間を有する場合、前記期待オフセット値は次の式で決定される。
【数1】
CEXP=ICO周波数
*サンプル期間ごとの基準サイクル数
*パーセントオフセット/基準周波数、
または
CEXP=40MHz*200*0.02
/10MHz=16
【0044】
このようにして、ステップ412およびステップ413が組み合わされ、知られたサンプリング期間が与えられれば特定された変調パーセンテージの値に対して予期または期待されるオフセットが自動的に計算される。上の式はユーザがプログラム可能な値を含むテーブルを展開するために使用できることに注意を要する。
【0045】
ステップ414において、ベースラインカウント(C0)が決定される。一般に、ベースラインカウントは所定の数の基準クロックサイクルからなるサンプリング期間を提供することにより決定される。一般に、基準クロックサイクルの実際の数はメインループからのフィードバックを提供するプログラマブル分周器128に依存するであろう。
【0046】
ステップ415において、現在のビットまたはカレントビットが逐次近似ルーチン(successive approximation routine)を行なうために使用されるレジスタの最上位ビットであるものとして規定される。特定の実施形態では、現在のビットは前記逐次近似ルーチンの始めに肯定される。したがって、前記逐次近似ルーチンの開始の際に、前記最上位ビット(MSB)は肯定され、一方すべての他のビットは否定されることになる。
【0047】
ステップ416において、図1の基準ループ102がイネーブルされる。結果として得られる変調の大きさはレジスタセット330の「D/A制御」レジスタにもとづいている。該「D/A制御」レジスタの値は電圧基準発生器146によって生成される電圧を決定する。
【0048】
ステップ417において、調整されたカウント(adjusted count)(CADJ)が決定される。該CADJは図1の基準ループ102がイネーブルされた後の同じ期間の間にサイクルの数をカウントすることにより決定される。該CADJはベースラインのカウントとサンプル期間にわたる周波数変調の効果を加えたものであることに注意を要する。実際に、該カウントは時間にわたる周波数値の積分を表わす。
【0049】
ステップ418において、オフセットカウント(COFFSET)が決定される。該COFFSETの値は前記CADJの値より前記ベースラインカウントだけ少ない値である。
【0050】
ステップ419において、エラーカウント(CERROR)が前記COFFSETより前記CEXPだけ少ない値にもとづき決定される。
【0051】
前記COFFSETは前記変調されたシステムクロックの平均周波数からの最大周波数または最小周波数の深さを表わし、かつ前記CEXPは中心からの予期されるまたは期待されるずれを表わすから、前記CERRORは前記予期される深さから実際の深さが変動する量を表わす。
【0052】
ステップ430において、前記CERRORがゼロより小さいか否かに関して判定が行なわれる。前記CERRORがゼロより小さい場合、ステップ430に先立ち肯定されるカレントビットまたは現在のビットは正しくかつフローはステップ421に進む。前記CERRORがゼロより小さくない場合は、フローはステップ420に進む。
【0053】
ステップ420において、ステップ415において肯定された、現在のビットが否定される。ステップ420における現在のビットの否定はD/A制御レジスタ内に格納された現在の値または電流値が変調されたシステムクロック周波数の校正のために望まれるよりも高い値を有することを示している。逆に、前記CERRORがゼロより小さい場合は、電圧基準発生器を制御するために使用されるデジタル−アナログ制御レジスタに格納されることが必要な値はレジスタ内に現在格納されているよりも大きな値であり、従って前記セットされたビットが維持される。ステップ420から、フローはステップ421に進む。
【0054】
ステップ421においては、前記デジタル−アナログ制御レジスタに関連する最下位ビットが処理された場合に、首尾よい近似が完了しかつフローは指示子422において終了することになる。そうでない場合は、次の最上位ビットが現在のビットとして識別される。ステップ421における新たに識別された現在のビットが肯定され、かつ逐次近似ルーチンがステップ417において続けられる。
【0055】
このようにして、電圧基準発生器146に関連するデジタル−アナログ変換器のためのレジスタ値を引き続きまたは逐次的に近似することが可能になり、従ってベースライン周波数からの所望のパーセンテージのずれがより精密に保証できる。
【0056】
図4の方法はハードウエアおよび/またはソフトウエアで実施できる。例えば、図3のCPU 310は図4の方法の各部を実行するためにメモリ315内に格納されたあらかじめプログラムされた命令にアクセスすることができる。
【0057】
当業者はCPU 310は、単一の処理装置または複数の処理装置を含む、多様な他の処理モジュールによって置換えできることを理解するであろう。そのような他の処理装置はマイクロプロセッサ、マイクロコントローラ、マイクロコンピュータ、デジタル信号プロセッサ、状態マシン(state machine)、論理回路、および/または動作命令にもとづきデジタル情報を処理する任意の装置とすることができる。メモリ315は単一のメモリ装置または複数のメモリ装置とすることができる。そのようなメモリ装置はリードオンリメモリ装置、ランダムアクセスメモリ装置、磁気テープメモリ、フロッピディスクメモリ、ハードドライブメモリ、外部テープ、および/またはデジタル情報を記憶する任意の装置とすることができる。処理モジュールがその機能の1つまたはそれ以上を状態マシンまたは論理回路によって実施する場合、対応する命令を記憶するメモリは状態マシンおよび/または論理回路からなる回路内に埋め込みまたは組み込むことができることに注意を要する。
【0058】
図5は、図4の方法を実施することができるハードウエア構成を示す。図5は図1のFM PLLの部分を示し、電流DAC 148、周波数−電流変換器144、基準電流制御発振器140、およびメイン電流制御発振器126を含んでいる。電流源510は概略的に差動増幅器119、抵抗123、および基準ICO 140を駆動する電流125を表わしている。電流源520は概略的に差動増幅器119、抵抗121、電流125a、および電流DAC 148の出力、すなわちメインICO 126を駆動する図1のIMOD、を表わしている。さらに、図5は電圧基準発生器146の特定の実施形態を示している。
【0059】
図5の電圧基準発生器146はレジスタロケーションまたは部分531〜534を有するように示されている。レジスタロケーション531は前記エラー値(CERROR)を格納するためのものであり、レジスタロケーション531は前記メインICOカウンタ値(CADJ)を格納するためのものであり、レジスタロケーション533は前記ベースライン電流値(C0)を格納するためのものであり、かつレジスタ534は前記予期値または期待値(CEXP)を格納するためのものである。レジスタ531〜534内に格納される値については前に図3および図4を参照して説明した。
【0060】
マルチプレクサ541は前記エラー値レジスタ531からの入力および前記ICOカウンタレジスタ532からの入力を受けるよう接続されている。マルチプレクサ542はベースラインカウントレジスタ533からの入力および前記期待値レジスタ534からの第2の入力を受ける。さらに、C0は図4のステップ414においてICOカウントレジスタ532からロードされる。減算器550はマルチプレクサ541の出力に接続され、かつ第2の入力はマルチプレクサ542の出力に接続されている。減算器550の出力は逐次近似論理ブロック560にかつエラー値レジスタ531に接続されている。
【0061】
前記逐次近似論理部分560は、現在のビットの追跡、現在のビットの適宜のセットまたはクリア、および図4のフローを実施するためにマルチプレクサおよびレジスタをイネーブルすることのような、逐次近似オーバヘッドステップを行なう。
【0062】
前記逐次近似論理ブロックの出力は前記校正デジタル−アナログ変換器580によって使用されるデジタル−アナログ制御値レジスタ内に格納される実際の値を制御する。レジスタ570内に格納される値にもとづき、校正D/A 580は周波数−電流変換器144によって受信される電圧を提供する。
【0063】
動作においては、図4のステップ410〜414の間に、ICOカウンタは該カウンタがブロック590が肯定された信号を提供する場合にのみ増分されるように基準期間ブロック590によって制御される。
【0064】
当業者には、メインICO 126によって受信される信号に変調電流基準を加えることにより、メインICO 126によって中心合わせされた状態に留まっているシステムクロック周波数が発生されることが明らかであろう。さらに、前記中心合わせされた周波数にもとづく変調電流基準を発生することにより、変調のパーセンテージは正確に制御できる。当業者は説明した特定の実施形態の種々の変更を行なうことができることを認識するであろう。例えば、前記FMPLLの電圧制御構成は説明したのと同様の技術を使用して実施できる。さらに、特定の構成要素は変更することができ、例えばDAC 148と組み合わされたDACコントローラ回路133のような、特定の構成要素は多様な構成を持つことができ、前記コントローラ133はプログラム可能とすることができ、または実際にカウンタとすることができ、そして任意の数のローパスフィルタを使用することができる。さらに、前記「変調されたシステムCK」の校正を可能にすることにより、本発明は所望の固定されたパーセンテージを有する変調されたクロックを供給する上での一層大きな精度を保証することにより従来技術よりもはるかに優れた利点を提供することは明らかであろう。
【図面の簡単な説明】
【図1】本発明に係わる周波数発生システムを示すブロック図である。
【図2】図1の周波数発生システムの一部を示すブロック回路図である
【図3】図1のFMPLLに関連するレジスタセットを含むシステムを示すブロック図である。
【図4】本発明に係わるFMPLLを校正するための方法を示す流れ図である。
【図5】FMPLLの特定の部分の詳細を示すブロック図である。
【符号の説明】
100 FMPLLシステム
101 メインPLLループ
102 基準ループ
124 中心周波数電流発生器
110 位相/周波数検出器
128 プログラマブル分周器
112 チャージポンプ
116 ローパスフィルタ
117 フィードフォワード保証モジュール
126 メインICO
Claims (7)
- 方法であって、
位相同期ループを集積回路内に提供する段階であって、前記位相同期ループは前記位相同期ループの出力における出力クロックの周波数を変調するための制御入力を有する、前記位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
所望の変調深さを表わす値を第1のレジスタに受ける段階と、
前記出力クロックの変調深さを測定する段階と、
前記測定された変調深さを表わす値を第2のレジスタにロードする段階と、
前記第1のレジスタにおける値を前記第2のレジスタにおける値と比較する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とを用いて入力信号を生成し、前記制御入力に提供する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。 - 方法であって、
入力信号に応じた変調深さを備えた出力クロックを提供する位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
所望の変調深さの値を受ける段階と、
前記出力クロックの変調深さを測定する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とを用いて、前記所望の変調深さを備えた前記出力クロックを提供するための前記入力信号を生成する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。 - 方法であって、
集積回路内に位相同期ループを提供する段階であって、前記位相同期ループは前記位相同期ループの出力における出力クロックの周波数を変調するための制御入力を有する、前記位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
前記出力クロックの所望の変調深さを前記集積回路の外部から前記集積回路内のレジスタへとロードする段階と、
前記出力クロックの変調深さを測定する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号を用いて、前記所望の出力変調深さに関連する前記出力クロックの変調深さを逐次的に近似するための入力信号を生成し、前記制御入力へ提供する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。 - 集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ(101)であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器(110)と、
前記位相周波数検出器(110)に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ(114)と、
前記チャージポンプ(114)からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器(119)と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器(126)と
を含む前記位相同期ループ(101)と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器(140)と、
前記集積回路の外部の信号を受けるための入力に接続され、前記入力から受けた、所望の変調深さを表わす値を格納する、第1のレジスタ(534)と、
前記出力クロックの測定された変調深さを表わす第2のレジスタ(532)と、
前記第1のレジスタ(534)、前記第2のレジスタ(532)および前記位相同期ループ(101)に結合され、前記所望の変調深さと前記測定された変調深さとの間の差がある所定の量より小さくなることを保証する校正回路(580)と、
前記基準電流制御発振器(140)の出力と前記校正回路(580)の出力とに基づいて前記入力信号を生成して、前記電流制御発振器(126)へ提供する変換器(144、148)と
を具備することを特徴とする集積回路。 - 集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ(101)であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器(110)と、
前記位相周波数検出器(110)に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ(114)と、
前記チャージポンプ(114)からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器(119)と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器(126)と
を含む前記位相同期ループ(101)と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器(140)と、
前記集積回路の外部の信号を受けるための入力に結合され、前記入力から受けた、所望の変調深さを表わす値を格納する第1のレジスタ(534)と、
前記位相同期ループに結合され、前記出力クロックの測定された変調深さを格納する第2のレジスタ(532)と、
前記第1のレジスタ(534)に結合された第1の入力および前記第2のレジスタ(532)に結合された第2の入力と、前記所望の変調深さを表す値と前記測定された変調深さとの差分を提供する出力とを有する減算器(550)と、
前記基準電流制御発振器(140)の出力と前記減算器(550)の出力とに基づいて前記入力信号を生成して、前記電流制御発振器(126)へ提供する変換器(144、148)と
を具備することを特徴とする集積回路。 - 集積回路であって、入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ(101)であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器(110)と、
前記位相周波数検出器(110)に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ(114)と、
前記チャージポンプ(114)からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器(119)と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器(126)と
を含む前記位相同期ループ(101)と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器(140)と、
選択されたレベルの変調深さを提供するように前記位相同期ループをプログラミングするプログラム手段であって、前記選択されたレベルの変調深さを表す値と前記出力クロックの測定された変調深さとの差分を提供する前記プログラム手段と、
前記基準電流制御発振器(140)の出力と前記プログラム手段の出力とに基づいて前記入力信号を生成して、前記電流制御発振器(126)へ提供する変換器(144、148)と
を具備することを特徴とする集積回路。 - 集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ(110)であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器(110)と、
前記位相周波数検出器(110)に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ(114)と、
前記チャージポンプ(114)からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器(119)と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器(126)と
を含む前記位相同期ループ(110)と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器(140)と、
選択された変調深さを表わす値を受けかつ格納するための格納手段(534)と、
前記選択された変調深さを表わす値と前記出力クロックの測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とに基づいて、前記位相同期ループ(110)に前記選択された変調深さを備えた出力クロックを生成させる前記入力信号を提供するための構築手段と
を具備することを特徴とする集積回路。
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