JP4512795B2

JP4512795B2 - Image display system and image processing apparatus

Info

Publication number: JP4512795B2
Application number: JP2004181173A
Authority: JP
Inventors: 善信駒形
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-06-18
Filing date: 2004-06-18
Publication date: 2010-07-28
Anticipated expiration: 2024-06-18
Also published as: EP1607856A3; US7663660B2; EP1607856A2; US20050280650A1; JP2006003721A

Description

本発明は、画像表示システムおよび画像処理装置に関し、特に、複数の表示装置（表示画面）に互いに異なる画像を表示させる画像表示システムおよびその画像表示システムで用いられる画像処理装置に関する。 The present invention relates to an image display system and an image processing device, and more particularly to an image display system that displays different images on a plurality of display devices (display screens) and an image processing device used in the image display system.

カーナビゲーションシステムや携帯ゲーム機などのように、グラフィックス表示機能を有する電子機器（画像表示システム）では、レイヤと称される画像を載せる仮想的な複数のシートを重ねたり取り替えたりすることで、表示装置に表示される画像に要素を追加したり変化を加えたりしている。例えば、特許文献１には、メモリに格納されている複数の画像データを読み出し、読み出した画像データを所定の順序で合成して出力する画像処理装置およびその画像処理装置を用いた画像表示システムが開示されている。
特開２００３−２８８０７１号公報 In an electronic device (image display system) having a graphics display function, such as a car navigation system or a portable game machine, by superimposing or replacing a plurality of virtual sheets on which an image called a layer is placed, Elements are added or changed in the image displayed on the display device. For example, Patent Document 1 discloses an image processing apparatus that reads out a plurality of image data stored in a memory, combines the read image data in a predetermined order, and outputs the image data, and an image display system using the image processing apparatus. It is disclosed.
JP 2003-288071 A

従来の画像処理装置では、例えば、２個の表示装置に互いに異なる画像を表示させる画像表示システムを構成する場合、画像処理装置（メモリから画像データを読み出すための回路、読み出した画像データを合成するための回路を含む）と画像データを格納するメモリとを表示装置に対応させて２系統設けなければならない。このため、画像表示システムのシステム規模が著しく増大し、製品コストも増大してしまう。 In a conventional image processing apparatus, for example, when configuring an image display system that displays two different images on two display apparatuses, the image processing apparatus (a circuit for reading image data from a memory, and combining the read image data) And a memory for storing image data must be provided in correspondence with the display device. For this reason, the system scale of the image display system significantly increases and the product cost also increases.

本発明は、このような従来の問題点に鑑みてなされたものであり、画像表示システムのシステム規模を増大させることなく、複数の表示装置に互いに異なる画像を表示することを目的とする。 The present invention has been made in view of such conventional problems, and an object of the present invention is to display different images on a plurality of display devices without increasing the system scale of the image display system.

本発明の一形態では、画像表示システムは、複数（Ｎ個）の画像表示部、画像記憶部、読出部、表示先指定部、分割期間設定部、合成部および分離部を備えて構成される。また、例えば、読出部、表示先指定部、分割期間設定部および合成部は、画像処理処置として構成される。画像記憶部は、複数の画像データを格納する。読出部は、画像記憶部から複数の画像データを読み出してそれぞれ出力する。表示先指定部は、読出部からの画像データ毎に、表示先となる画像表示部を指定する。分割期間設定部は、画像表示部の単位表示期間を分割して画像表示部にそれぞれ対応するＮ個の分割期間を設定する。合成部は、画像表示部にそれぞれ表示する画像データを多重化するために、分割期間設定部により設定された分割期間毎に、読出部からの画像データを表示先指定部による表示先の指定に応じて合成して順次出力する。分離部は、画像表示部の単位表示期間中に、合成部から出力される画像データを分割期間毎に分離して、分割期間に対応する画像表示部に出力する。 In one aspect of the present invention, an image display system includes a plurality (N) of image display units, an image storage unit, a reading unit, a display destination designating unit, a divided period setting unit, a combining unit, and a separating unit. . Further, for example, the reading unit, the display destination specifying unit, the divided period setting unit, and the combining unit are configured as an image processing procedure. The image storage unit stores a plurality of image data. The reading unit reads a plurality of image data from the image storage unit and outputs them. The display destination designating unit designates an image display unit as a display destination for each image data from the reading unit. The divided period setting unit divides the unit display period of the image display unit and sets N divided periods respectively corresponding to the image display unit. In order to multiplex the image data to be displayed on the image display unit, the combining unit designates the image data from the reading unit for display destination designation by the display destination designation unit for each divided period set by the divided period setting unit. In response, the data are combined and output sequentially. The separation unit separates the image data output from the combining unit for each divided period during the unit display period of the image display unit, and outputs the separated image data to the image display unit corresponding to the divided period.

このような構成の画像表示システムでは、分割期間毎に、読出部からの画像データを表示先指定部による表示先の指定に応じて合成することで、画像表示部にそれぞれ表示する画像データが画像表示部の単位表示期間毎に多重化されるため、従来の画像処理装置を用いた場合のように、画像記憶部から画像データを読み出すための回路および読み出した画像データを合成するための回路（画像処理装置）と画像記憶部とを、画像表示部にそれぞれ対応して複数系統設けなくてもよい。このため、画像表示システムのシステム規模を増大させることなく、複数の画像表示部に互いに異なる画像を表示させることができる。この結果、画像表示システムの製品コストを低減できる。 In the image display system having such a configuration, the image data displayed on the image display unit is imaged by synthesizing the image data from the reading unit in accordance with the designation of the display destination by the display destination designation unit for each divided period. Since multiplexing is performed for each unit display period of the display unit, a circuit for reading image data from the image storage unit and a circuit for synthesizing the read image data (when using a conventional image processing apparatus) The image processing apparatus) and the image storage unit may not be provided in a plurality of systems corresponding to the image display unit. Therefore, different images can be displayed on the plurality of image display units without increasing the system scale of the image display system. As a result, the product cost of the image display system can be reduced.

また、例えば、読出部、表示先指定部、分割期間設定部および合成部を有する画像処理処置では、画像表示部にそれぞれ表示する画像データは、画像表示部の単位表示期間内で分割期間毎に分かれて出力されるため、合成部から出力される画像データを画像表示部毎に容易に分離することができる。さらに、この画像処理装置は、画像表示部にそれぞれ表示する画像データを多重化するため、画像データの出力端子の数を増加させることなく、画像表示部にそれぞれ表示する画像データを出力できる。従って、画像表示システムの製品コストの低減に寄与できる。 Further, for example, in an image processing procedure including a reading unit, a display destination designating unit, a divided period setting unit, and a combining unit, image data displayed on the image display unit is divided for each divided period within the unit display period of the image display unit. Since they are output separately, the image data output from the combining unit can be easily separated for each image display unit. Furthermore, since this image processing apparatus multiplexes the image data to be displayed on the image display unit, the image data to be displayed on the image display unit can be output without increasing the number of image data output terminals. Therefore, it can contribute to the reduction of the product cost of the image display system.

本発明の一形態では、読出部における複数の読出回路は、画像記憶部に格納されている複数の画像データにそれぞれ対応する。各読出回路は、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する。表示先指定部は、複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力する。分割期間設定部は、現在の分割期間を示す分割期間信号を出力する。合成部における複数のマスク回路は、複数の読出回路にそれぞれ対応する。各マスク回路は、対応する表示先信号および分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする。合成部における複数の合成回路は、複数のマスク回路にそれぞれ対応し、かつ直列に接続される。各合成回路は、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する。以上のような構成により、読出部および合成部を容易に形成することができる。 In one form state of the present invention, a plurality of read circuits in the reading section, corresponding to a plurality of image data stored in the image storage unit. Each readout circuit reads out corresponding image data and outputs it together with an image valid signal indicating validity / invalidity of the image data. The display destination designating unit outputs a display destination signal indicating an image display unit serving as a display destination for each image data from the plurality of readout circuits. The divided period setting unit outputs a divided period signal indicating the current divided period. The plurality of mask circuits in the combining unit correspond to the plurality of readout circuits, respectively. Each mask circuit, based on the corresponding display destination signal and the divided period signal, outputs an image from the corresponding read circuit during a period excluding the divided period corresponding to the image display unit to display the image data from the corresponding read circuit. Mask the valid signal. The plurality of synthesis circuits in the synthesis unit respectively correspond to the plurality of mask circuits and are connected in series. Each synthesis circuit selects and outputs image data from the corresponding readout circuit when the image valid signal masked by the corresponding mask circuit indicates validity, and the image valid signal masked by the corresponding mask circuit is output. When indicating invalidity, the image data from the previous stage is selected and output. With the above configuration, the reading unit and the combining unit can be easily formed.

本発明の前記一形態の好ましい例では、表示先指定部は、複数の読出回路からの画像データ毎に、画像表示部にそれぞれ対応するＮ個のビットを有し、Ｎ個のビットのビット値を各表示先信号として出力する。これにより、表示先指定部を簡易な回路構成で形成できる。
本発明の前記一形態の好ましい例では、画像表示部の個数Ｎは、２である。表示先指定部は、複数の読出回路からの画像データ毎に、画像表示部の一方に対応するビットを有し、ビットのビット値とその反転値とを各表示先信号として出力する。各読出回路からの画像データを画像表示部の双方に表示させる必要がない場合、表示先指定部が複数の読出回路からの画像データ毎に、画像表示部にそれぞれ対応する２個のビットを有する場合に比べて、ビット数を半減させることができる。このため、表示先指定部の回路規模を低減できる。 In a preferred example of the aspect of the invention, the display destination designating unit has N bits corresponding to the image display unit for each image data from the plurality of readout circuits, and the bit value of the N bits. Is output as each display destination signal. Thereby, a display destination designation | designated part can be formed with a simple circuit structure.
In a preferred example of the embodiment of the present invention, the number N of image display units is two. The display destination designating unit has a bit corresponding to one of the image display units for each image data from the plurality of readout circuits, and outputs a bit value of the bit and its inverted value as each display destination signal. When it is not necessary to display the image data from each readout circuit on both of the image display units, the display destination designation unit has two bits corresponding to the image display unit for each image data from the plurality of readout circuits. Compared to the case, the number of bits can be halved. For this reason, the circuit scale of the display destination designation unit can be reduced.

本発明の前記一形態の好ましい例では、動画像供給部は、動画像を構成する画像データを順次出力する。書込部は、動画像供給部から順次出力される画像データを画像記憶部に書き込む。書込部が継続的に画像記憶部の画像データを書き換えることで、画像表示部に動画像を表示させることができる。このような構成の画像表示システムは、例えば、自動車の運転手席側に設けられる表示画面と後部座席側に設けられる表示画面とを有するカーナビゲーションシステムに適用することで、経路誘導に関する画像を運転手席側の表示画面に表示するとともに、後部座席側の表示画面に動画像（ＤＶＤ再生画像やテレビ放送受信画像など）を表示させることができる。 In a preferable example of the aspect of the invention, the moving image supply unit sequentially outputs image data constituting the moving image. The writing unit writes the image data sequentially output from the moving image supply unit to the image storage unit. As the writing unit continuously rewrites the image data in the image storage unit, a moving image can be displayed on the image display unit. The image display system having such a configuration is, for example, applied to a car navigation system having a display screen provided on a driver's seat side of a car and a display screen provided on a rear seat side, thereby driving an image related to route guidance. In addition to being displayed on the display screen on the passenger seat side, a moving image (such as a DVD playback image or a television broadcast reception image) can be displayed on the display screen on the rear seat side.

本発明では、画像表示システムのシステム規模を増大させることなく、互いに異なる画像を複数の画像表示部に表示させることができる。このため、互いに異なる画像を複数の画像表示部に表示させる画像表示システムの省スペース化および低コスト化を実現できる。 In the present invention, different images can be displayed on a plurality of image display units without increasing the system scale of the image display system. For this reason, it is possible to realize space saving and cost reduction of an image display system that displays different images on a plurality of image display units.

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の第１の実施形態を示している。ラスタスキャン方式を採用した画像表示システム１００（グラフィックス表示システム）は、ホストＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、入力装置１０８、グラフィックスＬＳＩ１１０（画像処理装置）、バス１１２、グラフィックスメモリ１１４（画像記憶部）、分離回路１１６（分離部）、表示装置１１８、１２０（画像表示部）を有している。ホストＣＰＵ１０２は、ＲＯＭ１０４あるいはＲＡＭ１０６に格納されているプログラムに従って各部を制御するとともに、各種演算処理を実施する。ＲＯＭ１０４は、ホストＣＰＵ１０２が実行するプログラムや各種データを格納している。ＲＡＭ１０６は、ホストＣＰＵ１０２が実行するプログラムや各種データを一時的に格納する。入力装置１０８は、例えば、ポインティングデバイスによって構成され、ユーザの操作に応じたデータを生成して出力する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a first embodiment of the present invention. An image display system 100 (graphics display system) adopting a raster scan method includes a host CPU 102, a ROM 104, a RAM 106, an input device 108, a graphics LSI 110 (image processing device), a bus 112, and a graphics memory 114 (image storage unit). , A separation circuit 116 (separation unit), and display devices 118 and 120 (image display unit). The host CPU 102 controls each unit in accordance with a program stored in the ROM 104 or the RAM 106 and executes various arithmetic processes. The ROM 104 stores programs executed by the host CPU 102 and various data. The RAM 106 temporarily stores programs executed by the host CPU 102 and various data. The input device 108 is configured by a pointing device, for example, and generates and outputs data corresponding to a user operation.

グラフィックスＬＳＩ１１０は、グラフィックスメモリ１１４から画像データを読み出し、読み出した画像データを適宜合成して分離回路１１６に出力する。グラフィックスＬＳＩ１１０の詳細については、図２で説明する。バス１１２は、ホストＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、入力装置１０８およびグラフィックスＬＳＩ１１０を相互に接続し、これらの間でデータの授受を可能にする。グラフィックスメモリ１１４は、ホストＣＰＵ１０２によりグラフィックスＬＳＩ１１０を介して画像データが書き込まれる。また、グラフィックスメモリ１１４は、グラフィックスＬＳＩ１１０からの要求に応じて画像データをグラフィックスＬＳＩ１１０に出力する。 The graphics LSI 110 reads out the image data from the graphics memory 114, synthesizes the read out image data as appropriate, and outputs it to the separation circuit 116. Details of the graphics LSI 110 will be described with reference to FIG. The bus 112 connects the host CPU 102, the ROM 104, the RAM 106, the input device 108, and the graphics LSI 110 to each other, and enables data exchange between them. In the graphics memory 114, image data is written via the graphics LSI 110 by the host CPU 102. The graphics memory 114 outputs image data to the graphics LSI 110 in response to a request from the graphics LSI 110.

分離回路１１６は、グラフィックスＬＳＩ１１０から出力される画像データを、表示装置１１８に表示する画像データと表示装置１２０に表示する画像データとに分離して、表示装置１１８、１２０にそれぞれ出力する。分離回路１１６の詳細については、グラフィックスＬＳＩ１１０と共に、図２で説明する。表示装置１１８、１２０は、例えば、ＬＣＤ（Liquid Crystal Display）によってそれぞれ構成され、分離回路１１６から出力される画像データをそれぞれ表示する。 The separation circuit 116 separates the image data output from the graphics LSI 110 into image data to be displayed on the display device 118 and image data to be displayed on the display device 120, and outputs them to the display devices 118 and 120, respectively. Details of the separation circuit 116 will be described with reference to FIG. The display devices 118 and 120 are each configured by, for example, an LCD (Liquid Crystal Display), and display the image data output from the separation circuit 116, respectively.

図２は、図１のグラフィックスＬＳＩ１１０および分離回路１１６の詳細を示している。図３は、図２のグラフィックスメモリ１１４に格納された画像データの一例を示している。図４は、図２の表示先指定レジスタ１２６のレジスタ構成を示している。図５は、図２のメモリ読出回路１３０ａを示している。図６は、図２の位相選択回路１３４ａおよび合成回路１３８ａを示している。 FIG. 2 shows details of the graphics LSI 110 and the separation circuit 116 of FIG. FIG. 3 shows an example of image data stored in the graphics memory 114 of FIG. FIG. 4 shows a register configuration of the display destination designation register 126 of FIG. FIG. 5 shows the memory read circuit 130a of FIG. FIG. 6 shows the phase selection circuit 134a and the synthesis circuit 138a of FIG.

グラフィックスメモリ１１４の領域Ａ〜Ｄには、例えば、図３（ａ）〜（ｄ）に示す画像データがそれぞれ格納されている。グラフィックスＬＳＩ１１０は、クロックジェネレータ１２２（分割期間設定部）、ビデオタイミング発生回路１２４、表示先指定レジスタ１２６（表示先指定部）、ホストアクセス回路１２８、メモリ読出回路１３０ａ〜１３０ｄ（読出部）、グラフィックスメモリインタフェース１３２、位相選択回路１３４ａ〜１３４ｄ（マスク回路、合成部）、背景色レジスタ１３６、合成回路１３８ａ〜１３８ｄ（合成部）を有している。 In the areas A to D of the graphics memory 114, for example, image data shown in FIGS. 3A to 3D are stored. The graphics LSI 110 includes a clock generator 122 (division period setting unit), a video timing generation circuit 124, a display destination designation register 126 (display destination designation unit), a host access circuit 128, memory read circuits 130a to 130d (read unit), graphics A memory interface 132, phase selection circuits 134a to 134d (mask circuit, synthesis unit), a background color register 136, and synthesis circuits 138a to 138d (synthesis unit).

クロックジェネレータ１２２は、例えば、ＰＬＬ回路およびプログラマブル分周器（図示せず）を用いて、グラフィックスＬＳＩ１１０の画素出力速度を規定するクロックＤＣＬＫを生成してビデオタイミング発生回路１２４に出力する。すなわち、クロックＤＣＬＫの周期は、表示装置１１８、１２０における１画素の表示期間（単位表示期間）に対応する。クロックジェネレータ１２２は、クロックＤＣＬＫの遷移エッジに同期して変化する位相信号ＰＨＡＳＥ（分割期間信号）を位相選択回路１３４ａ〜１３４ｄに出力する。位相信号ＰＨＡＳＥの立ち上がりエッジ間（または立ち下がりエッジ間）の期間は、表示装置１１８、１２０における１画素の表示期間に対応する。従って、表示装置１１８、１２０における１画素の表示期間は、位相信号ＰＨＡＳＥが”１”である期間と、位相信号ＰＨＡＳＥが”０”である期間との２つの期間で構成される。また、クロックジェネレータ１２２は、クロックＤＣＬＫと同一周波数のクロックＤＬＣＫｄｄｒを生成して、分離回路１１６に出力する。 The clock generator 122 generates a clock DCLK that defines the pixel output speed of the graphics LSI 110 using, for example, a PLL circuit and a programmable frequency divider (not shown), and outputs the clock DCLK to the video timing generation circuit 124. That is, the cycle of the clock DCLK corresponds to a display period (unit display period) of one pixel in the display devices 118 and 120. The clock generator 122 outputs a phase signal PHASE (divided period signal) that changes in synchronization with the transition edge of the clock DCLK to the phase selection circuits 134a to 134d. A period between rising edges (or falling edges) of the phase signal PHASE corresponds to a display period of one pixel in the display devices 118 and 120. Accordingly, the display period of one pixel in the display devices 118 and 120 includes two periods, a period in which the phase signal PHASE is “1” and a period in which the phase signal PHASE is “0”. Further, the clock generator 122 generates a clock DLCKddr having the same frequency as the clock DCLK and outputs the clock DLCKddr to the separation circuit 116.

ビデオタイミング発生回路１２４は、クロックジェネレータ１２２から出力されるクロックＤＣＬＫに基づいて、画像表示で一般的に必要とされる垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびその他の付随信号を生成する。表示先指定レジスタ１２６は、グラフィックスメモリ１１４の領域Ａ〜Ｄにそれぞれ格納された画像データの表示先（表示装置１１８、１２０）を指定するためのレジスタであり、ホストＣＰＵ１０２によりバス１１２を介してレジスタ値を設定可能である。 Based on the clock DCLK output from the clock generator 122, the video timing generation circuit 124 generates a vertical synchronization signal VSYNC, a horizontal synchronization signal HSYNC, and other accompanying signals that are generally required for image display. The display destination designation register 126 is a register for designating display destinations (display devices 118 and 120) of image data respectively stored in the areas A to D of the graphics memory 114, and is set by the host CPU 102 via the bus 112. The register value can be set.

例えば、図４に示すように、表示先指定レジスタ１２６は、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２を有する８ビットレジスタであり、ビット値を表示先信号Ａｄｉｓｐ１およびＡｄｉｓｐ２、表示先信号Ｂｄｉｓｐ１およびＢｄｉｓｐ２、表示先信号Ｃｄｉｓｐ１およびＣｄｉｓｐ２、表示先信号Ｄｄｉｓｐ１およびＤｄｉｓｐ２として位相選択回路１３４ａ〜１３４ｄにそれぞれ出力する。例えば、グラフィックスメモリ１１４の領域Ａの画像データを表示装置１１８のみに表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”１”、“０”に設定する。グラフィックスメモリ１１４の領域Ａの画像データを表示装置１２０のみに表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、“１”に設定する。グラフィックスメモリ１１４の領域Ａの画像データを表示装置１１８、１２０の双方に表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２を共に”１”に設定する。グラフィックスメモリ１１４の領域Ｂと表示先指定レジスタ１２６のビットＢｄｉｓｐ１、Ｂｄｉｓｐ２との関係、領域ＣとビットＣｄｉｓｐ１、Ｃｄｉｓｐ２との関係、領域ＤとビットＤｄｉｓｐ１、Ｄｄｉｓｐ２との関係も同様である。 For example, as shown in FIG. 4, the display destination designation register 126 includes bits Adisp1 and Adisp2 corresponding to the area A of the graphics memory 114, bits Bdisp1 and Bdisp2 corresponding to the area B, and bits Cdisp1 and Cdisp2 corresponding to the area C. , An 8-bit register having bits Ddisp1 and Ddisp2 corresponding to the region D, and the bit values are displayed as display destination signals Adisp1 and Adisp2, display destination signals Bdisp1 and Bdisp2, display destination signals Cdisp1 and Cdisp2, and display destination signals Ddisp1 and Ddisp2 The data is output to the selection circuits 134a to 134d, respectively. For example, when the image data in the area A of the graphics memory 114 is displayed only on the display device 118, the bits Adisp1 and Adisp2 are set to “1” and “0”, respectively. When the image data in the area A of the graphics memory 114 is displayed only on the display device 120, the bits Adisp1 and Adisp2 are set to “0” and “1”, respectively. When the image data in the area A of the graphics memory 114 is displayed on both the display devices 118 and 120, the bits Adisp1 and Adisp2 are both set to “1”. The same applies to the relationship between the region B of the graphics memory 114 and the bits Bdisp1 and Bdisp2 of the display destination designation register 126, the relationship between the region C and the bits Cdisp1 and Cdisp2, and the relationship between the region D and the bits Ddisp1 and Ddisp2.

図２において、ホストアクセス回路１２８は、ホストＣＰＵ１０２がグラフィックスメモリ１１４にアクセスするための回路であり、主として、表示装置１１８、１２０に表示させる画像データをグラフィックスメモリ１１４に書き込むために使用される。メモリ読出回路１３０ａ〜１３０ｂは、グラフィックスメモリインタフェース１３２を介してグラフィックスメモリから各レイヤ（各領域Ａ〜Ｄ）の画像データを読み出し、高速なバースト転送により一時的に蓄積し、画像表示に適したタイミングで出力する。 In FIG. 2, a host access circuit 128 is a circuit for the host CPU 102 to access the graphics memory 114, and is mainly used to write image data to be displayed on the display devices 118 and 120 into the graphics memory 114. . The memory read circuits 130a to 130b read the image data of each layer (each area A to D) from the graphics memory via the graphics memory interface 132, temporarily store them by high-speed burst transfer, and are suitable for image display. Output at the same timing.

例えば、図５に示すように、メモリ読出回路１３０ａは、先頭アドレスレジスタ１４４、ストライドレジスタ１４６、加算回路１４８、選択回路１５０、ラスタアドレスレジスタ１５２、画素アドレスカウンタ１５４、制御回路１５６、ＦＩＦＯ（First In First Out）１５８を有している。先頭アドレスレジスタ１４４は、図１に示したバス１１２経由でホストＣＰＵ１０２からレジスタ値が設定されるレジスタであり、表示対象の画像データが格納されている領域Ａの先頭アドレスを保持する。ストライドレジスタ１４６は、バス１１２経由でホストＣＰＵ１０２からレジスタ値が設定されるレジスタであり、次ラスタのアドレス計算時に加算する定数値を保持する。 For example, as shown in FIG. 5, the memory read circuit 130a includes a head address register 144, a stride register 146, an adder circuit 148, a selection circuit 150, a raster address register 152, a pixel address counter 154, a control circuit 156, a FIFO (First In First Out) 158. The start address register 144 is a register in which a register value is set from the host CPU 102 via the bus 112 shown in FIG. 1, and holds the start address of the area A in which image data to be displayed is stored. The stride register 146 is a register in which a register value is set from the host CPU 102 via the bus 112, and holds a constant value to be added when calculating the address of the next raster.

加算回路１４８は、ストライドレジスタ１４６のレジスタ値とラスタアドレスレジスタ１５２のレジスタ値とを加算し、加算結果を選択回路１５０に出力する。選択回路１５０は、領域Ａの先頭を読み出す際には、先頭アドレスレジスタ１４４の出力を選択し、それ以外の場合には加算回路１４８の出力を選択してラスタアドレスレジスタ１５２に出力する。ラスタアドレスレジスタ１５２は、表示しようとする各ラスタの先頭アドレスを保持するレジスタであり、図２に示したビデオタイミング発生回路１２４から出力される垂直同期信号ＶＳＹＮＣに同期して先頭アドレスレジスタ１４４のレジスタ値がロードされる。また、ラスタアドレスレジスタ１５２は、図２に示したビデオタイミング発生回路１２４から出力される水平同期信号ＨＳＹＮＣに同期してストライドレジスタ１４６のレジスタ値が加算される。 The adder circuit 148 adds the register value of the stride register 146 and the register value of the raster address register 152 and outputs the addition result to the selection circuit 150. The selection circuit 150 selects the output of the start address register 144 when reading the start of the area A, and otherwise selects the output of the addition circuit 148 and outputs it to the raster address register 152. The raster address register 152 is a register for holding the head address of each raster to be displayed, and is registered in the head address register 144 in synchronization with the vertical synchronization signal VSYNC output from the video timing generation circuit 124 shown in FIG. The value is loaded. The raster address register 152 adds the register value of the stride register 146 in synchronization with the horizontal synchronization signal HSYNC output from the video timing generation circuit 124 shown in FIG.

画素アドレスカウンタ１５４は、ラスタを構成する各画素のアドレスを計算するカウンタである。水平同期信号ＨＳＹＮＣに同期してラスタアドレスレジスタ１５２からラスタの先頭アドレスをロードする。そして、画素アドレスカウンタ１５４は、その値を１ずつインクリメントさせる。この画素アドレスカウンタ１５４のカウンタ値がグラフィックスメモリ１１４へ出力するアドレス出力となる。制御回路１５６は、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびＦＩＦＯ１５８の状態に応じて、グラフィックスメモリインタフェース１３２にアクセス要求信号ＲＥＱを出力するとともに、その結果として応答されるアクセス受理信号ＡＣＫを受理する。制御回路１５６は、ビデオタイミング発生回路１２４から出力され、表示装置１１８、１２０における画像の表示タイミングを示すウィンドウ信号ＷＩＮに基づいて画像有効信号ＰＶを出力する。画像有効信号ＰＶは、メモリ読出回路１３０ａから出力される画像データが表示装置１１８、１２０に表示すべき画像データであるときに”０”から”１”に活性化する。また、制御回路１５６は、選択回路１５０、ラスタアドレスレジスタ１５２および画素アドレスカウンタ１５４を制御する。 The pixel address counter 154 is a counter that calculates an address of each pixel constituting the raster. The raster start address is loaded from the raster address register 152 in synchronization with the horizontal synchronization signal HSYNC. Then, the pixel address counter 154 increments the value by one. The counter value of the pixel address counter 154 becomes an address output to be output to the graphics memory 114. The control circuit 156 outputs an access request signal REQ to the graphics memory interface 132 according to the states of the vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC and FIFO 158, and accepts an access acceptance signal ACK that is returned as a result. . The control circuit 156 outputs the image valid signal PV based on the window signal WIN output from the video timing generation circuit 124 and indicating the display timing of the images on the display devices 118 and 120. The image valid signal PV is activated from “0” to “1” when the image data output from the memory reading circuit 130 a is image data to be displayed on the display devices 118 and 120. The control circuit 156 controls the selection circuit 150, the raster address register 152, and the pixel address counter 154.

ＦＩＦＯ１５８は、グラフィックスメモリ１１４から読み出された画像データを順番に格納し、格納した順番に読み出して出力する。グラフィックスメモリ１１４から読み出されたデータは高速のバースト転送モードにより転送されるが、間欠的にしか転送されない。従って、それをそのまま表示させると、画像表示がとぎれとぎれになってしまう。そこで、ＦＩＦＯ１５８に一時的に記憶させ、画像表示に同期したタイミングで出力する。なお、メモリ読出回路１３０ｂ〜１３０ｄも、メモリ読出回路１３０ａと同様に構成されている。 The FIFO 158 stores the image data read from the graphics memory 114 in order, and reads and outputs them in the stored order. Data read from the graphics memory 114 is transferred in a high-speed burst transfer mode, but is transferred only intermittently. Therefore, if it is displayed as it is, the image display will be cut off. Therefore, the data is temporarily stored in the FIFO 158 and output at a timing synchronized with the image display. Note that the memory read circuits 130b to 130d are configured similarly to the memory read circuit 130a.

図２において、グラフィックスメモリインタフェース１３２は、メモリ読出回路１３０ａ〜１３０ｄおよびホストアクセス回路１２８からのアクセス（読み出しまたは書き込み）要求を調停し、１つずつ順番に許可してグラフィックスメモリ１１４へのアクセスを実施する。位相選択回路１３４ａ〜１３４ｄは、表示先指定レジスタ１２６から出力される画像有効信号をマスクする。背景色レジスタ１３６は、背景色のコードを保持しており、そのコードを合成回路１３８ｄに出力する。合成回路１３８ａ〜１３８ｄは、カスケード接続されている。各合成回路１３８ａ〜１３８ｄは、メモリ読出回路１３０ａ〜１３８ｄから出力される画像データと前段（合成回路１３８ｂ〜１３８ｄおよび背景色レジスタ１３６）から出力される画像データとを適宜合成して出力する。 In FIG. 2, the graphics memory interface 132 arbitrates access (read or write) requests from the memory read circuits 130 a to 130 d and the host access circuit 128, and sequentially grants them one by one to access the graphics memory 114. To implement. The phase selection circuits 134 a to 134 d mask the image valid signal output from the display destination designation register 126. The background color register 136 holds a background color code and outputs the code to the synthesis circuit 138d. The synthesis circuits 138a to 138d are cascade-connected. Each of the combining circuits 138a to 138d appropriately combines the image data output from the memory reading circuits 130a to 138d and the image data output from the previous stage (the combining circuits 138b to 138d and the background color register 136) and outputs the combined image data.

例えば、図６に示すように、位相選択回路１３４ａは、選択回路１６０およびＡＮＤ回路１６２を有している。選択回路１６０は、図２に示したクロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”１”であるとき、図２に示した表示先指定レジスタ１２６から出力される表示先信号Ａｄｉｓｐ１をＡＮＤ回路１６２に出力する。選択回路１６０は、位相信号ＰＨＡＳＥが”０”であるとき、表示先信号Ａｄｉｓｐ２をＡＮＤ回路１６２に出力する。ＡＮＤ回路１６２は、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを選択回路１６０の出力信号が”１”であるときに、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを画像有効信号ＰＶＭとして合成回路１３８ａに出力する。ＡＮＤ回路１６２は、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを選択回路１６０の出力信号が”０”であるときに、画像有効信号ＰＶＭを“０”に固定して画像有効信号ＰＶをマスクする。なお、位相選択回路１３４ｂ〜１３４ｄも、位相選択回路１３４ａと同様に構成されている。 For example, as illustrated in FIG. 6, the phase selection circuit 134 a includes a selection circuit 160 and an AND circuit 162. When the phase signal PHASE output from the clock generator 122 shown in FIG. 2 is “1”, the selection circuit 160 uses the display destination signal Adisp1 output from the display destination designation register 126 shown in FIG. Output to. The selection circuit 160 outputs the display destination signal Adisp2 to the AND circuit 162 when the phase signal PHASE is “0”. The AND circuit 162 uses the image valid signal PV output from the memory read circuit 130a as the image valid signal PVM when the output signal from the memory read circuit 130a is "1". Is output to the synthesis circuit 138a. The AND circuit 162 fixes the image valid signal PV to “0” when the image valid signal PV output from the memory read circuit 130a is “0” and the image valid signal PV is fixed to “0”. Mask it. The phase selection circuits 134b to 134d are configured in the same manner as the phase selection circuit 134a.

合成回路１３８ａは、選択回路１６４で構成されている。選択回路１６４は、位相選択回路１３４ａから出力される画像有効信号ＰＶＭが”０”であるときに、合成回路１３８ｂからの画像データを選択して出力する。選択回路１６４は、画像有効信号ＰＶＭが”１”であるときに、メモリ読出回路１３０ａから出力される画像データを選択して出力する。なお、合成回路１３８ｂ〜１３８ｄも、合成回路１３８ａと同様に構成されている。 The synthesizing circuit 138a includes a selection circuit 164. The selection circuit 164 selects and outputs the image data from the synthesis circuit 138b when the image valid signal PVM output from the phase selection circuit 134a is “0”. The selection circuit 164 selects and outputs the image data output from the memory read circuit 130a when the image valid signal PVM is “1”. Note that the synthesis circuits 138b to 138d are configured similarly to the synthesis circuit 138a.

図７は、位相選択回路１３４ａおよび合成回路１３８ａの動作を示している。位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２がそれぞれ”１”、”０”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１１８への表示が指示されている場合）、位相信号ＰＨＡＳＥが”０”である期間、画像有効信号ＰＶＭを”０”に固定してメモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクする。一方で、位相信号ＰＨＡＳＥが”１”であるときには、画像有効信号ＰＶはマスクされない。このため、位相信号ＰＨＡＳＥが”１”であるときにのみ、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。 FIG. 7 shows operations of the phase selection circuit 134a and the synthesis circuit 138a. When the display destination signals Adisp1 and Adisp2 are “1” and “0”, respectively, the phase selection circuit 134a (that is, when display of the image data output from the memory reading circuit 130a on the display device 118 is instructed). ), While the phase signal PHASE is “0”, the image valid signal PVM is fixed to “0” and the image valid signal PV output from the memory read circuit 130a is masked. On the other hand, when the phase signal PHASE is “1”, the image valid signal PV is not masked. Therefore, only when the phase signal PHASE is “1”, the image valid signal PVM becomes “1”, and the synthesizing circuit 138a outputs the image data DATA synthesized from the image data output from the memory reading circuit 130a. .

位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２がそれぞれ”０”、”１”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１２０への表示が指示されている場合）、位相信号ＰＨＡＳＥが”１”である期間、画像有効信号ＰＶＭを”０”に固定してメモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクする。一方で、位相信号ＰＨＡＳＥが”０”であるときには、画像有効信号ＰＶはマスクされない。このため、位相信号ＰＨＡＳＥが”０”であるときにのみ、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。 When the display destination signals Adisp1 and Adisp2 are “0” and “1”, respectively, the phase selection circuit 134a (that is, when display of the image data output from the memory reading circuit 130a on the display device 120 is instructed). ), While the phase signal PHASE is “1”, the image valid signal PVM is fixed to “0” and the image valid signal PV output from the memory read circuit 130a is masked. On the other hand, when the phase signal PHASE is “0”, the image valid signal PV is not masked. Therefore, only when the phase signal PHASE is “0”, the image valid signal PVM becomes “1”, and the synthesizing circuit 138a outputs the image data DATA synthesized from the image data output from the memory reading circuit 130a. .

位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２が共に”１”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１１８、１２０の双方への表示が指示されている場合）、メモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクすることなく、画像有効信号ＰＶＭとして出力する。このため、位相信号ＰＨＡＳＥの信号値に拘わらず、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。 When the display destination signals Adisp1 and Adisp2 are both “1” (that is, when the display of the image data output from the memory read circuit 130a on both the display devices 118 and 120 is instructed, the phase selection circuit 134a. The image valid signal PV output from the memory reading circuit 130a is output as the image valid signal PVM without masking. Therefore, regardless of the signal value of the phase signal PHASE, the image valid signal PVM becomes “1”, and the synthesizing circuit 138a outputs the image data DATA synthesized from the image data output from the memory reading circuit 130a.

図２において、分離回路１１６は、出力レジスタ１４０、１４２を有している。出力レジスタ１４０は、グラフィックスＬＳＩ１１０の合成回路１３８ａから出力される画像データを、クロックジェネレータ１２２から出力されるクロックＤＣＬＫｄｄｒの立ち上がりエッジに同期して取り込み、取り込んだ画像データを表示装置１１８に出力する。出力レジスタ１４２は、合成回路１３８ａから出力される画像データを、クロックジェネレータ１２２から出力されるクロックＤＣＬＫｄｄｒの立ち下がりエッジに同期して取り込み、取り込んだ画像データを表示装置１２０に出力する。 In FIG. 2, the separation circuit 116 has output registers 140 and 142. The output register 140 captures the image data output from the synthesis circuit 138 a of the graphics LSI 110 in synchronization with the rising edge of the clock DCLKddr output from the clock generator 122, and outputs the captured image data to the display device 118. The output register 142 captures the image data output from the synthesis circuit 138 a in synchronization with the falling edge of the clock DCLKddr output from the clock generator 122, and outputs the captured image data to the display device 120.

図８は、分離回路１１６の動作を示している。出力レジスタ１４０は、クロックＤＣＬＫｄｄｒの立ち上がりエッジに同期して、合成回路１３８ａから出力される画像データＤＡＴＡを取り込む。このため、位相信号ＰＨＡＳＥが”１”であるときに合成回路１３８ａから出力される画像データＤＡＴＡ、すなわち、データ値Ｘ１〜Ｘ３の画像データＤＡＴＡが出力レジスタ１４０に順次取り込まれて表示装置１１８に出力される。出力レジスタ１４２は、クロックＤＣＬＫｄｄｒの立ち下がりエッジに同期して、合成回路１３８ａから出力される画像データＤＡＴＡを取り込む。このため、位相信号ＰＨＡＳＥが”０”であるときに合成回路１３８ａから出力される合成画像データＤＡＴＡ、すなわち、データ値Ｙ１〜Ｙ３の画像データＤＡＴＡが出力レジスタ１４２に順次取り込まれて表示装置１２０に出力される。 FIG. 8 shows the operation of the separation circuit 116. The output register 140 captures the image data DATA output from the synthesis circuit 138a in synchronization with the rising edge of the clock DCLKddr. For this reason, when the phase signal PHASE is “1”, the image data DATA output from the synthesis circuit 138a, that is, the image data DATA of the data values X1 to X3 is sequentially taken into the output register 140 and output to the display device 118. Is done. The output register 142 takes in the image data DATA output from the synthesizing circuit 138a in synchronization with the falling edge of the clock DCLKddr. Therefore, when the phase signal PHASE is “0”, the combined image data DATA output from the combining circuit 138a, that is, the image data DATA of the data values Y1 to Y3 is sequentially taken into the output register 142 and is displayed in the display device 120. Is output.

図９は、図１の画像表示システム１００の画像表示例を示している。この画像表示例は、表示先指定レジスタ１２６において、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２をそれぞれ”１”、”０”に設定し、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２をそれぞれ”１”、”０”に設定した場合を示している。すなわち、図３（ａ）、（ｂ）に示した領域Ａ、Ｂの画像データを表示装置１２０のみに表示し、図３（ｃ）、（ｄ）に示した領域Ｃ、Ｄの画像データを表示装置１１８のみに表示した例である。 FIG. 9 shows an image display example of the image display system 100 of FIG. In this image display example, in the display destination designation register 126, the bits Adisp1 and Adisp2 corresponding to the area A of the graphics memory 114 are set to “0” and “1”, respectively, and the bits Bdisp1 and Bdisp2 corresponding to the area B are set. Set to “0” and “1” respectively, set bits Cdisp1 and Cdisp2 corresponding to region C to “1” and “0”, respectively, and set bits Ddisp1 and Ddisp2 corresponding to region D to “1” and “1”, respectively. This shows a case where 0 ”is set. That is, the image data of the areas A and B shown in FIGS. 3A and 3B are displayed only on the display device 120, and the image data of the areas C and D shown in FIGS. 3C and 3D are displayed. This is an example displayed only on the display device 118.

このような画像表示では、図１０に太線矢印で示すように、グラフィックスメモリ１１４の領域Ａの画像データは、メモリ読出回路１３０ａ、位相選択回路１３４ａを介して合成回路１３８ａに供給される。グラフィックスメモリ１１４の領域Ｂの画像データは、メモリ読出回路１３０ｂ、位相選択回路１３４ｂを介して合成回路１３８ｂに供給される。そして、グラフィックスメモリ１１４の領域Ａ、Ｂの画像データは、クロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”０”であるときに、合成回路１３８ｂ、１３８ａにより合成され、分離回路１１６の出力レジスタ１４２により取り込まれて表示装置１２０に出力される。 In such an image display, as indicated by a thick arrow in FIG. 10, the image data in the area A of the graphics memory 114 is supplied to the synthesis circuit 138a via the memory read circuit 130a and the phase selection circuit 134a. The image data in the area B of the graphics memory 114 is supplied to the synthesis circuit 138b via the memory read circuit 130b and the phase selection circuit 134b. Then, the image data in the areas A and B of the graphics memory 114 is synthesized by the synthesis circuits 138 b and 138 a when the phase signal PHASE output from the clock generator 122 is “0”, and the output register of the separation circuit 116. The data is captured by 142 and output to the display device 120.

また、図１１に太線矢印で示すように、グラフィックスメモリ１１４の領域Ｃの画像データは、メモリ読出回路１３０ｃ、位相選択回路１３４ｃを介して合成回路１３８ｃに供給される。グラフィックスメモリ１１４の領域Ｄの画像データは、メモリ読出回路１３０ｄ、位相選択回路１３４ｄを介して合成回路１３８ｄに供給される。そして、グラフィックスメモリ１１４の領域Ｃ、Ｄの画像データは、位相信号ＰＨＡＳＥが”１”であるときに、合成回路１３８ｃ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４０により取り込まれて表示装置１１８に出力される。 Further, as indicated by a thick arrow in FIG. 11, the image data in the area C of the graphics memory 114 is supplied to the synthesis circuit 138c via the memory read circuit 130c and the phase selection circuit 134c. The image data in the region D of the graphics memory 114 is supplied to the synthesis circuit 138d via the memory read circuit 130d and the phase selection circuit 134d. Then, the image data in the areas C and D of the graphics memory 114 is synthesized by the synthesis circuits 138c and 138d when the phase signal PHASE is “1”, and is taken in by the output register 140 of the separation circuit 116 and displayed. It is output to 118.

図１２は、図１の画像表示システム１００の別の画像表示例を示している。この画像表示例は、表示先指定レジスタ１２６において、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２をそれぞれ”１”、”０”に設定し、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２をそれぞれ”１”、”１”に設定した場合を示している。すなわち、図３（ａ）、（ｂ）に示した領域Ａ、Ｂの画像データを表示装置１２０のみに表示し、図３（ｃ）に示した領域Ｃの画像を表示装置１１８のみに表示し、図３（ｄ）に示した領域Ｄの画像を表示装置１１８、１２０の双方に表示した例である。 FIG. 12 shows another image display example of the image display system 100 of FIG. In this image display example, in the display destination designation register 126, the bits Adisp1 and Adisp2 corresponding to the area A of the graphics memory 114 are set to “0” and “1”, respectively, and the bits Bdisp1 and Bdisp2 corresponding to the area B are set. Set to “0” and “1” respectively, set bits Cdisp1 and Cdisp2 corresponding to region C to “1” and “0”, respectively, and set bits Ddisp1 and Ddisp2 corresponding to region D to “1” and “1”, respectively. The case where 1 ″ is set is shown. That is, the image data of the areas A and B shown in FIGS. 3A and 3B are displayed only on the display device 120, and the image of the area C shown in FIG. This is an example in which the image of the region D shown in FIG. 3D is displayed on both the display devices 118 and 120.

このような画像表示では、図１３に太線矢印で示すように、グラフィックスメモリ１１４の領域Ａの画像データは、メモリ読出回路１３０ａ、位相選択回路１３４ａを介して合成回路１３８ａに供給される。グラフィックスメモリ１１４の領域Ｂの画像データは、メモリ読出回路１３０ｂ、位相選択回路１３４ｂを介して合成回路１３８ｂに供給される。グラフィックスメモリ１１４の領域Ｄの画像データは、メモリ読出回路１３０ｄ、位相選択回路１３４ｄを介して合成回路１３８ｄに供給される。そして、グラフィックスメモリ１１４の領域Ａ、Ｂ、Ｄの画像データは、クロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”０”であるときに、合成回路１３８ａ、１３８ｂ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４２により取り込まれて表示装置１２０に出力される。また、図９の画像表示例に対応するデータフロー（図１０）と同様に、グラフィックスメモリ１１４の領域Ｃの画像データは、メモリ読出回路１３０ｃ、位相選択回路１３４ｃを介して合成回路１３８ｃに供給される。そして、グラフィックスメモリ１１４の領域Ｃ、Ｄの画像データは、位相信号ＰＨＡＳＥが”１”であるときに、合成回路１３８ｃ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４０により取り込まれて表示装置１１８に出力される。 In such an image display, as indicated by a thick arrow in FIG. 13, the image data in the area A of the graphics memory 114 is supplied to the synthesis circuit 138a via the memory read circuit 130a and the phase selection circuit 134a. The image data in the area B of the graphics memory 114 is supplied to the synthesis circuit 138b via the memory read circuit 130b and the phase selection circuit 134b. The image data in the region D of the graphics memory 114 is supplied to the synthesis circuit 138d via the memory read circuit 130d and the phase selection circuit 134d. Then, the image data of the areas A, B, and D of the graphics memory 114 are synthesized by the synthesis circuits 138a, 138b, and 138d when the phase signal PHASE output from the clock generator 122 is “0”, and the separation circuit 116 is taken in by the output register 142 and output to the display device 120. Similarly to the data flow (FIG. 10) corresponding to the image display example of FIG. 9, the image data in the area C of the graphics memory 114 is supplied to the synthesis circuit 138c via the memory read circuit 130c and the phase selection circuit 134c. Is done. Then, the image data in the areas C and D of the graphics memory 114 is synthesized by the synthesis circuits 138c and 138d when the phase signal PHASE is “1”, and is taken in by the output register 140 of the separation circuit 116 and displayed. It is output to 118.

以上のような構成の画像表示システム１００では、位相信号ＰＨＡＳＥのレベル毎に、メモリ読出回路１３０ａ〜１３０ｄからの画像データを表示先指定レジスタ１２６の設定に応じて合成することで、表示装置１１８、１２０にそれぞれ表示する画像データが表示装置１１８、１２０における１画素の表示期間毎に多重化される。このため、グラフィックスメモリ１１４から画像データを読み出すための回路および読み出した画像データを合成するための回路（グラフィックスＬＳＩ）とグラフィックスメモリ１１４とを、表示装置１１８、１２０にそれぞれ対応して２系統設けなくてもよい。この結果、画像表示システム１００のシステム規模を増大させることなく、表示装置１１８、１２０に互いに異なる画像が表示される。この結果、画像表示システム１００の製品コストが低減する。 In the image display system 100 having the above-described configuration, the image data from the memory read circuits 130a to 130d is synthesized according to the setting of the display destination designation register 126 for each level of the phase signal PHASE. Image data to be displayed on 120 is multiplexed for each display period of one pixel in display devices 118 and 120. Therefore, a circuit for reading out image data from the graphics memory 114, a circuit for synthesizing the read image data (graphics LSI), and the graphics memory 114 correspond to the display devices 118 and 120, respectively. There is no need to provide a system. As a result, different images are displayed on the display devices 118 and 120 without increasing the system scale of the image display system 100. As a result, the product cost of the image display system 100 is reduced.

また、表示装置１１８、１２０にそれぞれ表示する画像データは、表示装置１１８、１２０における１画素の表示期間内で位相信号ＰＨＡＳＥのレベル毎に分かれて出力されるため、合成回路１３８ａから出力される画像データは、表示装置１１８、１２０毎に容易に分離される。さらに、グラフィックスＬＳＩ１１０は、表示装置１１８、１２０にそれぞれ表示する画像データを多重化するため、画像データの出力端子の数を増加させることなく、表示装置１１８、１２０にそれぞれ表示する画像データが出力される。従って、画像表示システム１００の製品コストの低減に寄与する。 Further, the image data to be displayed on the display devices 118 and 120 is output separately for each level of the phase signal PHASE within the display period of one pixel on the display devices 118 and 120, and thus the image data output from the synthesis circuit 138a. Data is easily separated for each display device 118, 120. Furthermore, since the graphics LSI 110 multiplexes the image data to be displayed on the display devices 118 and 120, the image data to be displayed on the display devices 118 and 120 is output without increasing the number of image data output terminals. Is done. Therefore, this contributes to a reduction in product cost of the image display system 100.

これに対して、従来の画像処理装置（グラフィックスＬＳＩ）では、表示装置１１８、１２０に互いに異なる画像を表示させる場合、図１４に示すように、表示装置１１８、１２０に対応させて２系統のグラフィックスＬＳＩ５１０２−１、５１０−２およびグラフィックスメモリ１１４−１、１１４−２を設けなければならない。このため、画像表示システム５００のシステム規模が著しく増大し、製品コストも増大してしまう。 On the other hand, in the conventional image processing device (graphics LSI), when displaying different images on the display devices 118 and 120, as shown in FIG. 14, two systems corresponding to the display devices 118 and 120 are provided. Graphics LSIs 5102-1 and 510-2 and graphics memories 114-1 and 114-2 must be provided. For this reason, the system scale of the image display system 500 increases remarkably, and the product cost also increases.

以上、第１の実施形態では、画像表示システム１００のシステム規模を増大させることなく、表示装置１１８、１２０に互いに異なる画像が表示でき、画像表示システム１００の製品コストを低減できる。また、合成回路１３８ａから出力される画像データを表示装置１１８、１２０毎に容易に分離することができる。さらに、グラフィックスＬＳＩ１１は、画像データの出力端子の数を増加させることなく、表示装置１１８、１２０にそれぞれ表示する画像データを出力できる。このため、画像表示システム１００の製品コストの低減に寄与できる。 As described above, in the first embodiment, different images can be displayed on the display devices 118 and 120 without increasing the system scale of the image display system 100, and the product cost of the image display system 100 can be reduced. Further, the image data output from the combining circuit 138a can be easily separated for each of the display devices 118 and 120. Furthermore, the graphics LSI 11 can output image data to be displayed on the display devices 118 and 120 without increasing the number of image data output terminals. For this reason, it can contribute to the reduction of the product cost of the image display system 100.

図１５は、本発明の第２の実施形態を示している。なお、第２の実施形態を説明するにあたって、第１の実施形態で説明した要素と同一の要素については、図中で同一の符号を付し、詳細な説明を省略する。画像表示システム２００は、第１の実施形態の画像表示システム１００（図１）にビデオソース２０２（動画像供給部）を加えて構成され、第１の実施形態のグラフィックスＬＳＩ１１０に代えてグラフィックスＬＳＩ２１０を有している。ビデオソース２０２は、ＤＶＤ再生画像などの動画像を構成する画像データをグラフィックスＬＳＩ２１０に順次出力する。 FIG. 15 shows a second embodiment of the present invention. In describing the second embodiment, the same elements as those described in the first embodiment are denoted by the same reference numerals in the drawings, and detailed description thereof is omitted. The image display system 200 is configured by adding a video source 202 (moving image supply unit) to the image display system 100 (FIG. 1) of the first embodiment, and replaces the graphics LSI 110 of the first embodiment with graphics. An LSI 210 is included. The video source 202 sequentially outputs image data constituting a moving image such as a DVD playback image to the graphics LSI 210.

図１６は、図１５のグラフィックスＬＳＩ２１０および分離回路１１６を示している。グラフィックスＬＳＩ２１０は、第１の実施形態のグラフィックスＬＳＩ１１０（図２）にメモリ書込回路２０４（書込部）を加えて構成されている。メモリ書込回路２０４は、ビデオソース２０２から順次出力される画像データを、グラフィックスＬＳＩ１１４（例えば、領域Ｂ）に継続的に書き込む。 FIG. 16 shows the graphics LSI 210 and separation circuit 116 of FIG. The graphics LSI 210 is configured by adding a memory writing circuit 204 (writing unit) to the graphics LSI 110 (FIG. 2) of the first embodiment. The memory writing circuit 204 continuously writes image data sequentially output from the video source 202 to the graphics LSI 114 (for example, the region B).

図１７は、図１６のメモリ書込回路２０４を示している。メモリ書込回路２０４は、第１の実施形態の制御回路１５６（図５）に代えて制御回路２５６を有していることを除いて、メモリ読出回路１３０ａ〜１３０ｄと同一である。制御回路２５６は、図１５に示したビデオソース２０２から出力される垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびＦＩＦＯ１５８の状態に応じて、グラフィックスメモリインタフェース１３２にアクセス要求信号ＲＥＱを出力するとともに、その結果として応答されるアクセス受理信号ＡＣＫを受理する。また、制御回路２５６は、第１の実施形態の制御回路１５６と同様に、選択回路１５０、ラスタアドレスレジスタ１５２および画素アドレスカウンタ１５４を制御する。メモリ書込回路２０４が、ビデオソース２０２から順次出力される画像データを、グラフィックスメモリ１１４に継続的に書き込むことで、表示装置１１８、１２０への動画像の表示が可能になる。 FIG. 17 shows the memory write circuit 204 of FIG. The memory write circuit 204 is the same as the memory read circuits 130a to 130d except that it has a control circuit 256 instead of the control circuit 156 (FIG. 5) of the first embodiment. The control circuit 256 outputs an access request signal REQ to the graphics memory interface 132 according to the state of the vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC and FIFO 158 output from the video source 202 shown in FIG. The access acceptance signal ACK that is returned as a result is accepted. The control circuit 256 controls the selection circuit 150, the raster address register 152, and the pixel address counter 154, similarly to the control circuit 156 of the first embodiment. The memory writing circuit 204 continuously writes the image data sequentially output from the video source 202 to the graphics memory 114, so that moving images can be displayed on the display devices 118 and 120.

以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、例えば、自動車の運転手席側に設けられる表示装置１１８と後部座席側に設けられる表示装置１２０とを有するカーナビゲーションシステムに適用することで、経路誘導に関する画像を表示運転手席側の表示装置１１８に表示するとともに、後部座席側の表示装置１２０にＤＶＤ再生画像やテレビ放送受信画像などの動画像を表示させることができる。 As described above, also in the second embodiment, the same effect as in the first embodiment can be obtained. Furthermore, for example, by applying the present invention to a car navigation system having a display device 118 provided on the driver's seat side and a display device 120 provided on the rear seat side, an image relating to route guidance is displayed on the driver's seat side. In addition to being displayed on the device 118, a moving image such as a DVD playback image or a television broadcast reception image can be displayed on the display device 120 on the rear seat side.

なお、第１および第２の実施形態では、表示先指定レジスタ１２６が、８ビット（Ａｄｉｓｐ１、Ａｄｉｓｐ２、Ｂｄｉｓｐ１、Ｂｄｉｓｐ２、Ｃｄｉｓｐ１、Ｃｄｉｓｐ２、Ｄｄｉｓｐ１、Ｄｄｉｓｐ２）で構成された例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、グラフィックスメモリ１１４に格納されている各画像データを表示装置１１８、１２０の双方に表示させる必要がない場合には、図１８に示す表示先指定レジスタ１２７のように、４ビット（Ａｄｉｓｐ１、Ｂｄｉｓｐ１、Ｃｄｉｓｐ１、Ｄｄｉｓｐ１）のみを設け、各ビット値を表示先信号Ａｄｉｓｐ１、Ｂｄｉｓｐ１、Ｃｄｉｓｐ１、Ｄｄｉｓｐ１として出力するとともに、各ビット値をインバータＡＩ、ＢＩ、ＣＩ、ＤＩをそれぞれ介して表示先信号Ａｄｉｓｐ２、Ｂｄｉｓｐ２、Ｃｄｉｓｐ２、Ｄｄｉｓｐ２として出力させてもよい。このようなレジスタ構成により、表示先指定レジスタ１２６に比べてビット数を半減できるため、表示先先指定レジスタの回路規模を低減できる。 In the first and second embodiments, the example in which the display destination designation register 126 is configured with 8 bits (Adisp1, Adisp2, Bdisp1, Bdisp2, Cdisp1, Cdisp2, Ddisp1, Ddisp2) has been described. However, the present invention is not limited to such an embodiment. For example, when it is not necessary to display each image data stored in the graphics memory 114 on both the display devices 118 and 120, 4 bits (Adisp1,. Bdisp1, Cdisp1, Ddisp1) are provided, and each bit value is output as a display destination signal Adisp1, Bdisp1, Cdisp1, Ddisp1, and each bit value is displayed via inverters AI, BI, CI, DI, respectively. You may output as Bdisp2, Cdisp2, Ddisp2. With such a register configuration, the number of bits can be halved compared to the display destination designation register 126, so that the circuit scale of the display destination designation register can be reduced.

第１および第２の実施形態では、本発明を２個の表示装置を有する画像表示システムに適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明を３個以上の表示装置を有する画像表示システムに適用してもよい。
第１および第２の実施形態では、グラフィックスＬＳＩおよび分離回路が個別に形成された例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、グラフィックスＬＳＩおよび分離回路を１チップで形成してもよい。 In the first and second embodiments, the example in which the present invention is applied to an image display system having two display devices has been described. However, the present invention is not limited to such an embodiment. For example, the present invention may be applied to an image display system having three or more display devices.
In the first and second embodiments, the example in which the graphics LSI and the separation circuit are individually formed has been described. However, the present invention is not limited to such an embodiment. For example, the graphics LSI and the separation circuit may be formed on one chip.

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。 As mentioned above, although this invention was demonstrated in detail, the above-mentioned embodiment and its modification are only examples of this invention, and this invention is not limited to these. Obviously, modifications can be made without departing from the scope of the present invention.

本発明の第１の実施形態を示すブロック図である。It is a block diagram which shows the 1st Embodiment of this invention. 図１のグラフィックスＬＳＩおよび分離回路を示すブロック図である。FIG. 2 is a block diagram illustrating a graphics LSI and a separation circuit in FIG. 1. 図２のグラフィックスメモリに格納された画像データの一例を示す説明図である。FIG. 3 is an explanatory diagram illustrating an example of image data stored in the graphics memory of FIG. 2. 図２の表示先指定レジスタのレジスタ構成を示す説明図である。FIG. 3 is an explanatory diagram illustrating a register configuration of a display destination designation register in FIG. 2. 図２のメモリ読出回路を示すブロック図である。FIG. 3 is a block diagram showing a memory read circuit in FIG. 2. 図２の位相選択回路および合成回路を示すブロック図である。FIG. 3 is a block diagram illustrating a phase selection circuit and a synthesis circuit in FIG. 2. 図５の位相選択回路および合成回路の動作を示すタイミングチャートである。6 is a timing chart illustrating operations of the phase selection circuit and the synthesis circuit of FIG. 5. 図２の分離回路の動作を示すタイミングチャートである。3 is a timing chart showing the operation of the separation circuit of FIG. 2. 図１の画像表示システムの画像表示例を示す説明図である。It is explanatory drawing which shows the example of an image display of the image display system of FIG. 図９の画像表示例に対応するデータフローを示す説明図である。It is explanatory drawing which shows the data flow corresponding to the image display example of FIG. 図９の画像表示例に対応するデータフローを示す説明図である。It is explanatory drawing which shows the data flow corresponding to the image display example of FIG. 図１の画像表示システムの別の画像表示例を示す説明図である。It is explanatory drawing which shows another image display example of the image display system of FIG. 図１２の画像表示例に対応するデータフローを示す説明図である。It is explanatory drawing which shows the data flow corresponding to the image display example of FIG. 従来の画像処理装置を用いた画像表示システムを示すブロック図である。It is a block diagram which shows the image display system using the conventional image processing apparatus. 本発明の第２の実施形態を示すブロック図である。It is a block diagram which shows the 2nd Embodiment of this invention. 図１５のグラフィックスＬＳＩおよび分離回路を示すブロック図である。FIG. 16 is a block diagram illustrating a graphics LSI and a separation circuit in FIG. 15. 図１６のメモリ書込回路を示すブロック図である。FIG. 17 is a block diagram showing the memory write circuit of FIG. 16. 図４の表示先レジスタの変形例を示す説明図である。It is explanatory drawing which shows the modification of the display destination register | resistor of FIG.

符号の説明Explanation of symbols

１００、２００画像表示システム
１０２ホストＣＰＵ
１０４ＲＯＭ
１０６ＲＡＭ
１０８入力装置
１１０、２１０グラフィックスＬＳＩ
１１２バス
１１４グラフィックスメモリ
１１６分離回路
１１８、１２０表示装置
１２２クロックジェネレータ
１２４ビデオタイミング発生回路
１２６、１２７表示先指定レジスタ
１２８ホストアクセス回路
１３０ａ〜１３０ｄメモリ読出回路
１３２グラフィックスメモリインタフェース
１３４ａ〜１３４ｄ位相選択回路
１３６背景色レジスタ
１３８ａ〜１３８ｄ合成回路
１４０、１４２出力レジスタ
１４４先頭アドレスレジスタ
１４６ストライドレジスタ
１４８加算回路
１５０選択回路
１５２ラスタアドレスレジスタ
１５４画像アドレスカウンタ
１５６、２５６制御回路
１５８ＦＩＦＯ
１６０選択回路
１６２ＡＮＤ回路
１６４選択回路
２０２ビデオソース
２０４メモリ書込回路
Ａｄｉｓｐ１、Ａｄｉｓｐ２表示先信号
ＡＣＫアクセス受理信号
ＡＩ、ＢＩ、ＣＩ、ＤＩインバータ
Ｂｄｉｓｐ１、Ｂｄｉｓｐ２表示先信号
Ｃｄｉｓｐ１、Ｃｄｉｓｐ２表示先信号
Ｄｄｉｓｐ１、Ｄｄｉｓｐ２表示先信号
ＤＣＬＫ、ＤＣＬＫｄｄｒクロック
ＨＳＹＮＣ水平同期信号
ＰＨＡＳＥ位相信号
ＰＶ、ＰＶＭ画像有効信号
ＲＥＱアクセス要求信号
ＶＳＹＮＣ垂直同期信号
ＷＩＮウィンドウ信号 100, 200 Image display system 102 Host CPU
104 ROM
106 RAM
108 Input device 110, 210 Graphics LSI
112 Bus 114 Graphics memory 116 Separation circuit 118, 120 Display device 122 Clock generator 124 Video timing generation circuit 126, 127 Display destination designation register 128 Host access circuit 130a-130d Memory read circuit 132 Graphics memory interface 134a-134d Phase selection circuit 136 Background color registers 138a to 138d Combining circuits 140, 142 Output register 144 Start address register 146 Stride register 148 Adder circuit 150 Select circuit 152 Raster address register 154 Image address counter 156, 256 Control circuit 158 FIFO
160 selection circuit 162 AND circuit 164 selection circuit 202 video source 204 memory write circuit Adisp1, Adisp2 display destination signal ACK access acceptance signal AI, BI, CI, DI inverter Bdisp1, Bdisp2 display destination signal Cdisp1, Cdisp2 display destination signal Ddisp1, Ddisp2 Display destination signal DCLK, DCLKddr Clock HSYNC Horizontal synchronization signal PHASE Phase signal PV, PVM Image valid signal REQ Access request signal VSYNC Vertical synchronization signal WIN Window signal

Claims

複数（Ｎ個）の画像表示部と、
複数の画像データを格納する画像記憶部と、
前記画像記憶部から前記複数の画像データを読み出してそれぞれ出力する読出部と、
前記読出部からの画像データ毎に、表示先となる画像表示部を指定する表示先指定部と、
前記画像表示部の単位表示期間を分割して、前記画像表示部にそれぞれ対応するＮ個の分割期間を設定する分割期間設定部と、
前記画像表示部にそれぞれ表示する画像データを多重化するために、前記分割期間毎に、前記読出部からの画像データを前記表示先指定部による表示先の指定に応じて合成して順次出力する合成部と、
前記単位表示期間中に、前記合成部から出力される画像データを前記分割期間毎に分離して、分割期間に対応する画像表示部に出力する分離部を備え、
前記読出部は、前記複数の画像データにそれぞれ対応し、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する複数の読出回路を備え、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力し、
前記分割期間設定部は、現在の分割期間を示す分割期間信号を出力し、
前記合成部は、
前記複数の読出回路にそれぞれ対応し、対応する表示先信号および前記分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする複数のマスク回路と、
前記複数のマスク回路にそれぞれ対応し、かつ直列に接続され、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する複数の合成回路とを備えていることを特徴とする画像表示システム。 A plurality (N) of image display units;
An image storage unit for storing a plurality of image data;
A reading unit that reads the plurality of image data from the image storage unit and outputs the data, respectively;
A display destination designating unit for designating an image display unit as a display destination for each image data from the reading unit;
A divided period setting unit that divides a unit display period of the image display unit and sets N divided periods respectively corresponding to the image display unit;
In order to multiplex the image data to be displayed on the image display unit, the image data from the reading unit is synthesized and sequentially output according to the designation of the display destination by the display destination designation unit for each of the divided periods. A synthesis unit;
A separation unit that separates image data output from the combining unit during the unit display period for each of the divided periods and outputs the image data to an image display unit corresponding to the divided period ;
The reading unit includes a plurality of reading circuits that respectively correspond to the plurality of image data, read the corresponding image data, and output the image data together with an image valid signal indicating validity / invalidity of the image data,
The display destination designating unit outputs a display destination signal indicating an image display unit serving as a display destination for each image data from the plurality of readout circuits,
The divided period setting unit outputs a divided period signal indicating a current divided period,
The synthesis unit is
Corresponding to each of the plurality of readout circuits, and corresponding to a period excluding the division period corresponding to the image display unit to display image data from the corresponding readout circuit based on the corresponding display destination signal and the division period signal A plurality of mask circuits for masking image valid signals from the readout circuit,
When the image valid signal corresponding to each of the plurality of mask circuits and connected in series and masked by the corresponding mask circuit indicates validity, the image data from the corresponding readout circuit is selected and output. An image display system comprising: a plurality of combining circuits that select and output image data from the previous stage when the image valid signal masked by the masking circuit indicates invalidity .

請求項１記載の画像表示システムにおいて、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部にそれぞれ対応するＮ個のビットを有し、前記Ｎ個の表示先ビットのビット値を前記各表示先信号として出力することを特徴とする画像表示システム。 The image display system according to claim 1,
The display destination designating unit has N bits corresponding to the image display unit for each image data from the plurality of readout circuits, and the bit value of the N display destination bits is set to each display destination. An image display system characterized by outputting as a signal .

請求項１記載の画像表示システムにおいて、
前記Ｎは、２であり、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部の一方に対応するビットを有し、前記ビットのビット値とその反転値とを前記各表示先信号として出力することを特徴とする画像表示システム。 The image display system according to claim 1 ,
N is 2;
The display destination designating unit has a bit corresponding to one of the image display units for each image data from the plurality of readout circuits, and the bit value of the bit and its inverted value are used as the display destination signals. image display system and outputs.

請求項１記載の画像表示システムにおいて、
動画像を構成する画像データを順次出力する動画像供給部と、
前記動画像供給部から順次出力される画像データを前記画像記憶部に書き込む書込部とを備えていることを特徴とする画像表示システム。 The image display system according to claim 1 ,
A moving image supply unit that sequentially outputs image data constituting the moving image;
An image display system comprising: a writing unit that writes image data sequentially output from the moving image supply unit to the image storage unit .

複数の画像データを格納する画像記憶部から前記複数の画像データを読み出してそれぞれ出力する読出部と、
前記読出部からの画像データ毎に、複数（Ｎ個）の画像表示部のうち表示先となる画像表示部を指定する表示先指定部と、
前記画像表示部の単位表示期間を分割して、前記画像表示部にそれぞれ対応するＮ個の分割期間を設定する分割期間設定部と、
前記画像表示部にそれぞれ表示する画像データを多重化するために、前記分割期間毎に、前記読出部からの画像データを前記表示先指定部による表示先の指定に応じて合成して順次出力する合成部とを備え、
前記読出部は、前記複数の画像データにそれぞれ対応し、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する複数の読出回路を備え、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力し、
前記分割期間設定部は、現在の分割期間を示す分割期間信号を出力し、
前記合成部は、
前記複数の読出回路にそれぞれ対応し、対応する表示先信号および前記分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする複数のマスク回路と、
前記複数のマスク回路にそれぞれ対応し、かつ直列に接続され、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する複数の合成回路とを備えていることを特徴とする画像処理装置。 A reading unit that reads out the plurality of image data from an image storage unit that stores the plurality of image data,
A display destination designating unit for designating an image display unit as a display destination among a plurality (N) of image display units for each image data from the reading unit;
A divided period setting unit that divides a unit display period of the image display unit and sets N divided periods respectively corresponding to the image display unit;
In order to multiplex the image data to be displayed on the image display unit, the image data from the reading unit is synthesized and sequentially output according to the designation of the display destination by the display destination designation unit for each of the divided periods. With a synthesis unit,
The reading unit includes a plurality of reading circuits that respectively correspond to the plurality of image data, read the corresponding image data, and output the image data together with an image valid signal indicating validity / invalidity of the image data,
The display destination designating unit outputs a display destination signal indicating an image display unit serving as a display destination for each image data from the plurality of readout circuits,
The divided period setting unit outputs a divided period signal indicating a current divided period,
The synthesis unit is
Corresponding to each of the plurality of readout circuits, and corresponding to a period excluding the division period corresponding to the image display unit to display image data from the corresponding readout circuit based on the corresponding display destination signal and the division period signal A plurality of mask circuits for masking image valid signals from the readout circuit,
When the image valid signal corresponding to each of the plurality of mask circuits and connected in series and masked by the corresponding mask circuit indicates validity, the image data from the corresponding readout circuit is selected and output. An image processing apparatus comprising: a plurality of combining circuits that select and output image data from the previous stage when the image valid signal masked by the masking circuit indicates invalidity .

請求項５記載の画像処理装置において、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部にそれぞれ対応するＮ個のビットを有し、前記Ｎ個のビットのビット値を前記各表示先信号として出力することを特徴とする画像処理装置。 The image processing apparatus according to claim 5.
The display destination designating unit has N bits corresponding to the image display unit for each image data from the plurality of readout circuits, and the bit values of the N bits are used as the display destination signals. image processing apparatus and outputs.

請求項５記載の画像処理装置において、
前記Ｎは、２であり、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部の一方に対応するビットを有し、前記ビットのビット値とその反転値とを前記各表示先信号として出力することを特徴とする画像処理装置。 In view Zosho management apparatus according to claim 5,
N is 2;
The display destination designating unit has a bit corresponding to one of the image display units for each image data from the plurality of readout circuits, and the bit value of the bit and its inverted value are used as the display destination signals. image processing apparatus and outputs.

請求項５記載の画像処理装置において、
動画像を構成する画像データを順次出力する動画像供給部からの画像データを前記画像記憶部に書き込む書込部を備えていることを特徴とする画像処理装置。 The image processing apparatus according to claim 5 .
An image processing apparatus comprising: a writing unit that writes image data from a moving image supply unit that sequentially outputs image data constituting a moving image to the image storage unit .