JP4507557B2

JP4507557B2 - 電子放出素子の製造方法、及び表示装置の製造方法

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Publication number: JP4507557B2
Application number: JP2003366993A
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Inventors: 孝英石井
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Description

本発明は、電界放出型の電子放出素子の製造方法、及び電界放出型の電子放出素子を備える表示装置の製造方法に関する。

真空中におかれた金属等の導体あるいは半導体の表面に、ある閾値以上の電界を与えると、トンネル効果によって電子が障壁を通過し、常温時においても真空中に電子が放出される。この現象は電界放出(Field Emission)と呼ばれ、これによって電子を放出する素子は電界放出型素子(Field Emission Device)と呼ばれている。近年では、電界放出型の電子放出素子を用いたＦＥＤ(Field Emission Display)が注目されている。ＦＥＤは、多数の電子放出素子がカソード基板上に半導体加工技術等を駆使して形成された表示パネルを備えるフラットディスプレイ装置（平面型の表示装置）である。このＦＥＤでは、画面の水平方向及び垂直方向で電気的に選択（アドレッシング）された画素位置で、電子放出素子の電子放出部から電界の集中によって電子を放出させるとともに、この電子をアノード基板側の蛍光体に衝突させて、蛍光体の励起・発光により画像を表示している。

このような電界放出型の表示装置であるＦＥＤの中には、電子放出部に適用されるミクロンオーダーのサイズの電界放出型マイクロカソードとして、スピント(Spindt)型と呼ばれるカソードを採用したものがある。以下、スピント型カソードを採用したＦＥＤの構成について説明する。

図７はスピント型カソードを採用したＦＥＤの表示パネルの構成を示す断面図であり、図８はその斜視図である。図７及び図８においては、カソード基板１とアノード基板２とを所定の間隙を介して対向状態に配置するとともに、それらのパネル１，２を枠体３によって一体的に組み付けることにより、画像表示のための一つのパネル構体（表示パネル）が構成されている。

カソード基板１上には複数の電子放出素子が形成されている。これら複数の電子放出素子は、カソード基板１の有効領域（実際に表示部分として機能する領域）に２次元マトリクス状に多数形成されている。各々の電子放出素子は、カソード基板１のベースとなる絶縁性の支持基板（例えば、ガラス基板）４上に形成されたカソード電極５と、このカソード電極５上に積層状態で形成された絶縁膜６と、この絶縁膜６上に形成されたゲート電極７と、ゲート電極７及び絶縁膜６に形成されたキャビティ８と、このキャビティ８内に形成された電子放出部９とによって構成されている。

カソード電極５は、例えばクロム等の導電材料を用いて形成されるものである。このカソード電極５は、図９に示すように、複数のカソードラインを形成するように画面の垂直方向（縦方向）に沿ってライン状（全体的には縦向きのストライプ状）に形成されている。また、カソード電極５は、走査回路１８に電気的に接続されている。絶縁膜６は、カソード電極５とゲート電極７との間に介装されている。この絶縁膜６は、カソード電極５とゲート電極７とを電気的に絶縁する層間絶縁膜である。

ゲート電極７は、例えばカソード電極５と同じクロム等の導電材料を用いて形成されるものである。このゲート電極７は、図９に示すように、上述した各々のカソードラインと交差（直交）する複数のゲートラインを形成するように、画面の水平方向（横方向）に沿ってライン状（全体的には横向きのストライプ状）に形成されている。また、ゲート電極７は、制御回路１９に電気的に接続されている。

キャビティ８は、カソード電極５とゲート電極７との交差部に設けられている。このキャビティ８は、図１０にも示すように、ゲート電極７に形成された第１の開孔部８Ａと、この第１の開孔部８Ａに連通する状態で絶縁膜６に形成された第２の開孔部８Ｂとから構成されている。また、キャビティ８は、カソードライン（カソード電極５）とゲートライン（ゲート電極７）の交差部に複数設けられている。電子放出部９は、電子の放出源となるもので、キャビティ８の底部でカソード電極５から起立するように設けられている。この電子放出部９は、モリブデン（Ｍｏ）等の高融点金属を円錐形に形成したスピント型カソードによって構成されている。

一方、アノード基板２は、ベースとなる透明基板（例えば、ガラス基板）１２と、この透明基板１２上に形成された蛍光体層１３及びブラックマトリックス１４と、これら蛍光体層１３及びブラックマトリックス１４を覆う状態で透明基板１２上に形成されたアノード電極１５とを備えて構成されている。透明基板１２にはガラス基板を用いることができる。蛍光体層１３は、赤色発光用の蛍光体層１３Ｒと、緑色発光用の蛍光体層１３Ｇと、青色発光用の蛍光体層１３Ｂとから構成されている。ブラックマトリックス１４は、各色発光用の蛍光体層１３（１３Ｒ，１３Ｇ，１３Ｂ）の間に形成されている。アノード電極１５は、カソード基板１の電子放出素子と対向するように、アノード基板２の有効領域の全域に積層状態で形成されている。また、アノード電極１５は、加速電源２０に電気的に接続されている。

これらのカソード基板１とアノード基板２とは、それぞれの外周部（周縁部）で枠体３を介してフリットシール等により接合されている。また、カソード基板１の無効領域（有効領域の外側の領域で、実際に表示部分として機能しない領域）には真空排気用の貫通孔１６が設けられている。貫通孔１６には、真空排気後に封じ切られるチップ管１７が接続されている。但し、図７は表示装置の組み立て完了状態を示しているため、チップ管１７は既に封じ切られた状態となっている。また、図７及び図８においては、各々の基板１，２間のギャップ部分に介装される耐圧用の支持体（スペーサ）の表示を省略している。

上記構成のパネル構造を有する表示装置においては、カソード電極５に相対的な負電圧が走査回路１８から印加され、ゲート電極７には相対的な正電圧が制御回路１９から印加され、アノード電極１５にはゲート電極７よりも更に高い正電圧が加速電源２０から印加される。かかる表示装置において、実際に画像の表示を行う場合は、カソード電極５に走査回路１８から走査信号を入力し、ゲート電極７に制御回路１９からビデオ信号を入力する。

これにより、カソード電極５とゲート電極７との間に電圧が印加され、これによって電子放出部９の先鋭部に電界が集中することにより、量子トンネル効果によって電子がエネルギー障壁を突き抜けて電子放出部９から真空中へと放出される。こうして放出された電子はアノード電極１５に引き付けられてアノード基板２側に移動し、透明基板１２上の蛍光体層１３（１３Ｒ，１３Ｇ，１３Ｂ）に衝突する。その結果、蛍光体層１３が電子の衝突により励起されて発光するため、この発光位置を画素単位で制御することにより、表示パネル上に所望の画像を表示することができる。このようなスピント型カソードを採用した表示装置（ＦＥＤ）に関する先行技術としては、下記特許文献１に記載された技術が知られている。

特許第３０９４４６４号公報

ところで、ＦＥＤの表示パネルに画像を表示する場合は、上述したカソード電極５とゲート電極７との間に数十Ｖ〜百Ｖ程度の電圧を印加する必要がある。これに対して、絶縁膜６の厚みはμｍオーダーと薄いため、この絶縁膜６には高い絶縁耐圧が要求される。これは、絶縁膜６の絶縁耐圧が低いと、カソード電極５とゲート電極７との間でリーク電流やショートの発生を招きやすくなるためである。

また、カソード電極５とゲート電極７との間に生じる静電容量が大きくなると、電気信号の伝達特性に悪影響を与える。具体的には、電極間の静電容量が大きくなることで、水平走査線方向に電気信号を伝達するときの遅延が顕著になり、その結果、表示画面の左右端で輝度差を生じるなどの悪影響が現れる。したがってＦＥＤには、カソード電極５とゲート電極７との間の静電容量を出来るだけ小さく抑えることが要求される。

絶縁膜６の絶縁耐圧を向上させ且つカソード電極５とゲート電極７との間の静電容量を小さくする手法としては絶縁膜６を厚くすることが考えられる。しかしながら、絶縁膜６を厚くするとなると、これに合わせて電子放出部９の高さ寸法を拡大する必要がある。そのため、キャビティ８の深さ寸法が大きくなり、各々の電子放出部９の高さ寸法を均一に制御することが非常に困難になる。したがって、絶縁膜６を厚くする手法は現実的ではない。

また一般に、絶縁膜６を二酸化シリコン（ＳｉＯ₂）単層で形成する場合は、上記静電容量と絶縁耐圧の関係が比例関係となるため、例えば静電容量の要求値に合わせて絶縁膜６の厚み寸法を設定すると、絶縁耐圧を十分に確保できない状況に陥ることがある。また、絶縁膜６をＣＶＤ（化学気相成長）法等で成膜するときに、成膜過程で絶縁膜６の膜中に巨大粒子が成長して欠陥となり、この欠陥が原因でカソード電極５とゲート電極７との間にショートが発生することもある。

本発明に係る電子放出素子は、基板上にライン状に形成されたカソード電極と、このカソード電極と交差する状態で基板上にライン状に形成されたゲート電極と、これらカソード電極とゲート電極との間に介装されるとともに、基板の厚み方向に積層された第１の絶縁層と第２の絶縁層とを含む絶縁膜とを有するものである。また、本発明に係る表示装置は、上記構成の電子放出素子を備えるものである。

本発明に係る電子放出素子及びこれを備える表示装置においては、カソード電極とゲート電極との間に介装される絶縁膜を、第１の絶縁層と第２の絶縁層とを含む２層以上の積層構造とすることにより、絶縁膜全体として誘電率を極力増加（劣化）させずに絶縁耐圧を向上させることが可能となる。

本発明に係る電子放出素子の製造方法は、基板上にライン状のカソード電極を形成する第１の電極形成工程と、基板上にカソード電極を覆う状態で絶縁膜を形成する絶縁膜形成工程と、絶縁膜上にカソード電極と交差する状態でライン状のゲート電極を形成する第２の電極形成工程とを含み、絶縁膜形成工程は、基板の厚み方向に第１の絶縁層を積層する第１の積層工程と、基板の厚み方向に第２の絶縁層を積層する第２の積層工程とを有するものである。また、本発明に係る表示装置の製造方法は、電子放出素子の製造工程として、上記第１の電極形成工程、上記絶縁膜形成工程及び上記第２の電極形成工程とを有するものである。

本発明に係る電子放出素子の製造方法及びこれを有する表示装置の製造方法においては、絶縁膜形成工程が第１の積層工程と第２の積層工程とを有することから、これによって得られる絶縁膜が２層以上の多層構造になるとともに、その成膜過程で巨大粒子成長が分断されるようになる。

本発明の電子放出素子及び表示装置によれば、カソード電極とゲート電極との間に介装される絶縁膜を、第１の絶縁層と第２の絶縁層とを含む２層以上の積層構造とすることにより、カソード電極とゲート電極間の静電容量を極力小さく抑えつつ、絶縁膜の絶縁耐圧を向上させることができる。

また、本発明の電子放出素子の製造方法及び表示装置の製造方法によれば、絶縁膜形成工程が第１の積層工程と第２の積層工程とを有することから、この絶縁膜形成工程で巨大粒子成長を分断し欠陥の発生を低減することができる。

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本実施形態においては、上記背景技術で示した表示装置（ＦＥＤ）の各構成要素と同様の部分に同じ符号を付して説明することとする。

図１は本発明の実施形態に係るＦＥＤの構成として、特に、電子放出素子の構成を示す断面図であり、図２はその斜視図である。図において、カソード基板１上には、ベースとなる支持基板（基板）４上にライン状に形成されたカソード電極５と、このカソード電極５上に形成された絶縁膜６と、この絶縁膜６上にライン状に形成されたゲート電極７と、ゲート電極７及び絶縁膜６に形成されたキャビティ８と、このキャビティ８内でカソード電極５上に形成された円錐形の電子放出部９とによって電子放出素子が構成されている。

また、カソード電極５とゲート電極７との間に介装された絶縁膜６は、第１の絶縁層６１と第２の絶縁層６２からなる２層構造となっている。第１の絶縁層６１は、カソード電極５を覆い且つカソード電極５に接するように、カソード電極５の上に積層状態で形成されている。また、第２の絶縁層６２は、第１の絶縁層６１を覆い且つ第１の絶縁層６１に接するように、第１の絶縁層６１の上に積層状態で形成されている。

第１の絶縁層６１と第２の絶縁層６２は、互いに同じ絶縁材料で構成されたものであってもよいし、互いに異なる絶縁材料で構成されたものであってもよい。例えば、第１の絶縁層６１と第２の絶縁層６２を同じ絶縁材料で構成する場合は、絶縁材料として二酸化シリコンを用いることができる。また、第１の絶縁層６１と第２の絶縁層６２を異なる絶縁材料で構成する場合は、一方の絶縁層の絶縁材料に窒化シリコン（ＳｉＮｘ）、他方の絶縁層の絶縁材料を二酸化シリコン（ＳｉＯ₂）を用いることができる。より具体的には、第１の絶縁層６１を窒化シリコンで構成し、第２の絶縁層６２を二酸化シリコンで構成することが望ましい。

また、上述のように第１の絶縁層６１と第２の絶縁層６２を異なる絶縁材料で構成する場合は、それらの厚み寸法を互いに異なるものとすることが望ましい。例えば、上述のように第１の絶縁層６１を窒化シリコンで構成し、第２の絶縁層６２を二酸化シリコンで構成する場合にあっては、第１の絶縁層６１の厚み寸法を第２の絶縁層６２の厚み寸法よりも小さいものとすることが望ましい。さらに、窒化シリコンからなる第１の絶縁層６１については、絶縁膜６の最下層（図１の積層構造ではカソード電極５上）に配置することが望ましい。

続いて、本発明の実施形態に係る表示装置の製造方法として、特に、電子放出素子の製造方法（製造工程）について説明する。

［第１の電極形成工程］
先ず、図３（Ａ）に示すように、ベースとなるガラス基板等の支持基板４上にライン状のカソード電極５を形成する。具体的には、例えば、支持基板４の片面にスパッタリング法、蒸着法等により金属等（例えば、クロム、ニオブ、モリブデン、タングステンなど）の導電材料をスパッタリング法で成膜した後、その導電膜をフォトリソグラフィ技術及びドライエッチング法によってパターニングすることにより、支持基板４上にライン状のカソード電極５を形成する。

［絶縁膜形成工程］
次に、支持基板４上にカソード電極５を覆う状態で絶縁膜６を形成することになるが、この絶縁膜６の形成工程は、支持基板４の厚み方向に第１の絶縁層６１を積層する第１の積層工程と、同方向に第２の絶縁層６２を積層する第２の積層工程とを有するものとなっている。第１の積層工程では、図３（Ｂ）に示すように、支持基板４上でカソード電極５を覆うように第１の絶縁層６１を基板全面に積層して形成する。また、第２の積層工程では、図３（Ｃ）に示すように、支持基板４上で第１の絶縁層６１を覆うように第２の絶縁層６２を基板全面に積層して形成する。つまり、ライン状のカソード電極５を形成した後の支持基板４に対して、当該支持基板４の厚み方向に第１の絶縁層６１と第２の絶縁層６２を順に積層するように形成する。これにより、第１の絶縁層６１と第２の絶縁層６２からなる絶縁膜６が得られる。この場合、第１の絶縁層６１を形成するプロセスと、第２の絶縁層６２を形成するプロセスは、それぞれ独立したプロセスとして非連続に行われる。

例えば、第１の絶縁層６１と第２の絶縁層６２を異なる絶縁材料で形成する場合は、第１の絶縁層６１を第１の絶縁材料（例えば、窒化シリコン）で形成した後、第２の絶縁層６２を第１の絶縁材料と異なる第２の絶縁材料（例えば、二酸化シリコン）で形成する。また、第１の絶縁層６１と第２の絶縁層６２を同じ絶縁材料（例えば、二酸化シリコン）で形成する場合でも、積層のための成膜プロセスは２つに分けて行う。各々の絶縁層６１，６２の成膜方法としては、各層成膜分断時に水素（Ｈ₂）プラズマを用いたプラズマＣＶＤ法を採用することで、層間に清浄な界面を生成できる。

［第２の電極形成工程］
次いで、図３（Ｄ）に示すように、支持基板４の絶縁膜６上にライン状のゲート電極７を形成する。具体的には、例えば、支持基板４上で絶縁膜６の表面にスパッタリング法、蒸着法等により金属等（例えば、クロム、ニオブ、モリブデン、タングステンなど）の導電材料をスパッタリング法で成膜した後、その導電膜をフォトリソグラフィ技術及びドライエッチング法によってパターニングすることにより、絶縁膜６上にライン状のゲート電極７を形成する。このゲート電極７については、カソード電極５と交差（直交）する状態で絶縁膜６上に形成する。これにより、カソード電極５とゲート電極７とが交差する部分では、当該２つの電極間に絶縁膜６が介在した状態となる。

続いて、図４（Ａ）に示すように、カソード電極５とゲート電極７との交差部で且つ電子放出部９の形成部位に対応する箇所で、ゲート電極７に第１の開孔部８Ａを形成する。具体的には、例えば、ゲート電極７上にフォトリソグラフィ技術によってレジストパターンを形成し、このレジストパターンをマスクとしてゲート電極７を反応性イオンエッチング（ＲＩＥ）法によりエッチングすることにより、ゲート電極７に第１の開孔部８Ａを形成する。

次に、第１の開孔部８Ａを有するゲート電極７をマスクとして、第１の絶縁層６１及び第２の絶縁層６２を反応性イオンエッチング法によりエッチングすることにより、図４（Ｂ）に示すように、絶縁膜６に第２の開孔部８Ｂを形成する。これにより、カソード電極５とゲート電極７の交差部に、第１の開孔部８Ａ及び第２の開孔部８Ｂからなるキャビティ８が形成されるとともに、このキャビティ８の底部にカソード電極５が露出した状態となる。このとき、絶縁層６の最下層に、二酸化シリコンよりもエッチング性が良好な窒化シリコンからなる第１の絶縁層６１を形成配置しておくことにより、絶縁膜６に第２の開孔部８Ｂを形成する際に、下地のカソード電極５に対してエッチングレートが非常に小さいガス種を用いて第１の絶縁層６１をエッチングすることができる。これにより、カソード電極５上で第１の絶縁層６１を容易に選択エッチングすることができるため、下地となるカソード電極５のダメージを低減することが可能となる。

次いで、ゲート電極７の上からアルミニウムを斜め蒸着することにより、図４（Ｃ）に示すように、絶縁膜６及びゲート電極７の上にこれを覆う状態で剥離層２１を形成する。この剥離層２１は、キャビティ８の上端部で第１の開孔部８Ａの開孔縁から内側に庇状に張り出した状態で形成される。そのため、第１の開孔部８Ａの開孔径は剥離層２１の形成によって実質的に縮小される。

続いて、剥離層２１の上から例えばモリブデンを垂直蒸着することにより、図５（Ａ）に示すように、キャビティ８内のカソード電極５上に円錐形の電子放出部９を形成する。このとき、剥離層２１上でオーバーハング形状を有するモリブデンの導電体層２２が堆積成長するにしたがい、第１の開孔部８Ａの実質的な開孔径が次第に縮小するため、キャビティ８内に堆積する蒸着粒子の通路も次第に開孔中心側に制限されるようになる。その結果、キャビティ８の底部にはモリブデンの蒸着粒子が円錐形に堆積し、この堆積物が電子放出部９となる。

その後、剥離層２１上の導電体層２２をリフトオフ法により除去する。具体的には、電気化学的プロセス及び湿式プロセスによって剥離層２１を絶縁膜６及びゲート電極７上から剥離し、この剥離層２１と一緒に導電体層２２を除去することにより、図５（Ｂ）に示すように、キャビティ８内のカソード電極５上に円錐形の電子放出部９を残存させる。

以上の製造方法においては、第１の絶縁層６１を形成するプロセスと、第２の絶縁層６２を形成するプロセスによって、所望の厚さの絶縁膜６を得るため、その成膜過程で膜中に巨大粒子が成長するときに、この成長が成膜途中（プロセス間）で分断される。そのため、巨大粒子成長に伴う膜中欠陥を低減することができる。したがって、絶縁膜６全体を単一の絶縁材料（例えば、二酸化シリコン）で連続的に形成する場合に比較して、絶縁膜６の耐圧特性を向上させることができる。

また、上記製造方法によって得られる電子放出素子の構成においては、カソード電極５とゲート電極７との間に介在する絶縁膜６が、第１の絶縁層６１と第２の絶縁層６２とからなる２層構造となる。そのため、例えば、第１の絶縁層６１を窒化シリコンで形成し、第２の絶縁層６２を二酸化シリコンで形成した場合は、各々の絶縁層の特性が大きく異なるものとなる。

具体的には、窒化シリコンの場合、二酸化シリコンに比較して、誘電率が３倍程度高くなるものの、絶縁耐圧は１０倍以上高くなる。そのため、絶縁膜６の厚み寸法内で、各々の絶縁層６１，６２の厚みの比率を適宜設定することにより、絶縁膜６の厚み寸法を変えることなく（換言すると、基板の厚み方向でゲート電極７と電子放出部９の相対的な位置関係を変えることなく）、絶縁膜６の電気的特性を改善することができる。例えば、絶縁膜６の厚み寸法（全厚）を１０としたときに、窒化シリコンからなる第１の絶縁層６１と二酸化シリコンからなる第２の絶縁層６２の厚みの比率を、第１の絶縁層６１の厚み寸法が相対的に小さくなる条件で、例えば８：２、又は９：１などに設定する。

これにより、窒化シリコンからなる第１の絶縁層６１の誘電率が高くなっても、その厚み寸法が第２の絶縁層６２に比較して非常に小さい（薄い）ものとなるため、絶縁膜６全体としては静電容量の増加が小さく抑えられる。また、第１の絶縁層６１の厚み寸法を非常に小さくしても、窒化シリコン層の採用による誘電率の増加率に比較して絶縁耐圧の増加率が相対的に大きくなるため、絶縁膜６全体としては絶縁耐圧の増加が顕著になる。したがって、絶縁膜６を二酸化シリコン単層で構成した場合を基準に考えると、カソード電極５とゲート電極７間の静電容量を極力大きくすることなく、絶縁膜６の絶縁耐圧を向上させることができる。

なお、上記実施形態においては、カソード電極５上に直接、円錐形の電子放出部９を形成したものとなっているが、これ以外にも、例えば各々の電子放出部９の電子放出特性のばらつきを低減する目的で、図６に示すように、例えば炭化シリコン（ＳｉＣ）からなる電流制御用の抵抗層２３をカソード電極５の上に形成し、この抵抗層２３を介してカソード電極５上に円錐形の電子放出部９を形成したものであってもよい。この場合、絶縁膜６の最下層に配置された第１の絶縁層６１は、抵抗層２３を覆うように、抵抗層２３の上に直接積層されることになる。そのため、ＦＥＤの製造工程においては、抵抗層２３とのエッチング選択性に優れたガス種を用いて第１の絶縁層６１をエッチングすることにより、抵抗層２３のダメージを低減することができる。

また、上記実施形態においては、第１の絶縁層６１と第２の絶縁層６２とを順に積層した２層構造の絶縁膜６を採用しているが、絶縁膜６の積層構造としては３層以上の多層構造を採用することも可能である。

本発明の実施形態に係るＦＥＤの電子放出素子の構成を示す断面図である。本発明の実施形態に係るＦＥＤの電子放出素子の構成を示す斜視図である。本発明の実施形態に係る電子放出素子の製造工程図（その１）である。本発明の実施形態に係る電子放出素子の製造工程図（その２）である。本発明の実施形態に係る電子放出素子の製造工程図（その３）である。本発明の実施形態に係る電子放出素子の他の構成を示す断面図である。スピント型カソードを採用したＦＥＤのパネル構成を示す断面図である。スピント型カソードを採用したＦＥＤのパネル構成を示す斜視図である。基板上での電極の配置状態を示す平面図である。電子放出素子の基本的な構成を示す断面図である。

符号の説明

１…カソード基板、４…支持基板、５…カソード電極、６…絶縁膜、７…ゲート電極、９…電子放出部、６１…第１の絶縁層、６２…第２の絶縁層

Claims

基板上にライン状のカソード電極を形成する第１の電極形成工程と、
前記基板上に前記カソード電極を覆う絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に前記カソード電極と交差するライン状のゲート電極を形成する第２の電極形成工程と、
前記カソード電極と前記ゲート電極とが交差する部分に電子放出部を形成する工程、
を含む電子放出素子の製造方法であって、
前記絶縁膜形成工程は、前記基板上に前記カソード電極を覆う第１の絶縁層をプラズマＣＶＤ法を用いて形成した後、前記第１の絶縁層の形成とは独立して、前記第１の絶縁層を構成する絶縁材料と同じ絶縁材料から成る第２の絶縁層を前記第１の絶縁層上にプラズマＣＶＤ法を用いて形成し、以て、前記第１の絶縁層と前記第２の絶縁層から成る前記絶縁膜を形成する工程を具備する電子放出素子の製造方法。
前記第１の絶縁層を構成する絶縁材料と前記第２の絶縁層を構成する絶縁材料は二酸化シリコンから成る請求項１に記載の電子放出素子の製造方法。
前記電子放出部を形成する工程は、前記カソード電極と交差する前記ゲート電極の部分に第１の開孔部を形成し、前記絶縁膜に前記第１の開孔部と連通する第２の開孔部を形成し、前記第２の開孔部の底部に位置する前記カソード電極上に円錐形の前記電子放出部を形成する工程を具備する請求項１に記載の電子放出素子の製造方法。
前記第１の電極形成工程と前記絶縁膜形成工程との間に、前記カソード電極上に抵抗層を形成する工程を更に備えており、
前記カソード電極上に形成された前記抵抗層上に前記電子放出部を形成する請求項３に記載の電子放出素子の製造方法。
基板上に複数の電子放出素子が形成されたカソード基板と、蛍光体層及びアノード電極を備えたアノード基板とが外周部で接合されて成る表示装置の製造方法であって、
前記電子放出素子の製造工程として、
前記基板上にライン状のカソード電極を形成する第１の電極形成工程と、
前記基板上に前記カソード電極を覆う絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に前記カソード電極と交差するライン状のゲート電極を形成する第２の電極形成工程と、
前記カソード電極と前記ゲート電極とが交差する部分に電子放出部を形成する電子放出部形成工程、
を含んでおり、
前記絶縁膜形成工程は、前記基板上に前記カソード電極を覆う第１の絶縁層をプラズマＣＶＤ法を用いて形成した後、前記第１の絶縁層の形成とは独立して、前記第１の絶縁層を構成する絶縁材料と同じ絶縁材料から成る第２の絶縁層を前記第１の絶縁層上にプラズマＣＶＤ法を用いて形成し、以て、前記第１の絶縁層と前記第２の絶縁層から成る前記絶縁膜を形成する工程を具備する表示装置の製造方法。