JP4506491B2 - 面付けリードフレーム及びその製造方法並びに半導体装置 - Google Patents

面付けリードフレーム及びその製造方法並びに半導体装置 Download PDF

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Description

本発明は、半導体集積回路装置等に用いる本体リードフレームを多面付けしたリードフレームに係わり、特に、リードフレームの外周枠に特定形状の突起を設けた面付けリードフレーム及び半導体装置に関する。
半導体集積回路装置等に用いられるリードフレームは、金属の薄板を素材とし、フォトエッチング法または、金型を用いた打ち抜き法等にて製造されている。フォトエッチング法を用いてリードフレームを製造する場合、リードフレームの製造効率を上げるため、枚葉または長尺帯状の金属板上に本体リードフレームを多面付けして製造することが一般的となっている。
図６は、リードフレーム本体を多面付けしたリードフレームの一例を示す。
図６に示すリードフレーム２０は、インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体２１が４面付けされた事例で、リードフレーム本体２１は連結ブリッジ２２で外周枠２３と連結、保持されており、本体リードフレーム２１が製造工程中に分離、脱落しない構造になっている。
図５（ａ）は、リードフレーム２０をマガジンに積載し、搬送レールを用いて搬送している状態を示す上面図である。図５（ｂ）は、リードフレーム２０をマガジンに積載し、搬送レールを用いて搬送している状態を示す側断面図である。
リードフレーム２０は、図５（ａ）及び（ｂ）に示すように、マガジンに積載された状態で、プッシャで搬送レール上を搬送され、加工ユニットに送り込まれる。
加工ユニットでは半導体チップの実装、樹脂モールド等の半導体実装が行われる（例えば、特許文献２参照）。
このように、リードフレーム２０は、エッチングプロセス及びその後のパッケージング工程でも搬送レールを用いて搬送されるのが一般的である。
搬送レールは、通常図４（ｂ）に示すように、搬送レール上のリードフレームが搬送レールから逸脱しないように、搬送レールの側面に側壁を設けている。
そのため、リードフレーム２０を搬送レールを用いて搬送する際、搬送レールの側壁とリードフレーム２０の外周枠２３が擦れて、繊維状の金属ヒゲ（例えば、長さ８０μｍ以上）が発生し、リードフレーム本体２１のリード間に付着し、半導体パッケージに仕上げたときに短絡事故を起こすという問題が発生している。
図４（ａ）及び（ｂ）に、リードフレーム２０の外周枠２３の外周部の断面を示す部分拡大図を示す。本発明者らは、金属ヒゲの発生メカニズムを検討した結果、図４（ｂ）に示すように、フォトエッチング法で作製されたリードフレーム２０の外周枠２３の外周部は中心部がえぐられた形となり、上面と下面の先端部が尖った直線状になっているため、リードフレーム２０と搬送レールの側壁が接触して擦られると、リードフレーム２０の外周枠２３の外周部の先端が一部削られて、繊維状の金属ヒゲとなり、この繊維状の金属ヒゲ（例えば、長さ８０μｍ以上）がリードフレーム本体２１のリード間にまたがり、付着し、リード間の短絡事故を発生させる原因になっていることを見いだした。
特開平９−２３２４９７号公報 特開平１１−１６８１７０号公報
本発明は上記問題点に鑑み考案されたもので、インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体が多面付けされた面付けリードフレームを搬送レールで搬送する際に、繊維状の金属ヒゲ（例えば、長さ８０μｍ以上）を発生させない面付けリードフレーム及びその製造方法並びに半導体装置を提供することを目的とする。
本発明は、上記課題を達成するために、まず請求項１においては、インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体１１が複数面付けされて、ブリッジ１２で外周枠１３に保持されてなり、搬送レール上を搬送される、金属製面付けリードフレーム１０であって、前記搬送レールの側壁と接触する、前記面付けリ
ードフレーム１０の外周枠１３の外周部に複数箇所、平面視で山状の突起１４を設けたことを特徴とする面付けリードフレームとしたものである。
また、請求項２においては、前記外周枠の山状の突起１４の突起幅が１０〜８０μｍ、突起高さが１０〜５０μｍであることを特徴とする請求項１に記載の面付けリードフレームとしたものである。
また、請求項３においては、請求項１または２に記載の面付けリードフレームに半導体チップを搭載し、樹脂封止したことを特徴とする半導体装置としたものである。
さらにまた、請求項４においては、少なくとも以下の工程を具備することを特徴とする、搬送レール上を搬送される、請求項１又は２に記載の金属製面付けリードフレームの製造方法としたものである。
（ａ）金属基材の両面に感光層を形成する工程。
（ｂ）リードフレームパターンの前記搬送レールの側壁と接触する外周枠の外周部のパターンに、平面視で山状の突起形成用パターンが複数箇所形成された露光マスクを用いて前記感光層をパターン露光し、現像処理等の一連のパターニング処理を行って、金属基材の両面にレジストパターンを形成する工程。
（ｃ）レジストパターンをマスクにして、金属基材をエッチングし、レジストパターンを剥離する工程。
本発明の面付けリードフレームは、面付けリードフレームの外周枠の側壁に山状の突起を設けているため、面付けリードフレームを搬送レールで搬送する際、面付けリードフレームの外周枠が搬送レールの側壁と接触し擦れても、繊維状の金属ヒゲ（例えば、長さ８０μｍ以上）の発生を防止できる。
本発明の面付けリードフレームを用いて半導体装置を作製すれば、繊維状の金属ヒゲの付着によるリード間の短絡事故の発生もなく、信頼性のある半導体装置を提供できる。
本発明の面付けリードフレーム及びその製造方法並びに半導体装置の実施の形態につき説明する。
図１は、本発明の面付けリードフレームの一実施例を示す面付けリードフレーム１０の模式平面図を、図２は、面付けリードフレーム１０の部分拡大模式平面図を示す。
請求項１に係る面付けリードフレーム１０は、インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体１１が４面面付けされた事例で、リードフレーム本体１１は連結ブリッジ１２で外周枠１３に連結されて、リードフレーム本体１１が製造工程中に分離、脱落しない構造になっており、搬送レールの側壁と対向する外周枠１３の外周部側壁に山状の突起１４が形成されているのが特徴である。
請求項２に係る発明は、上記外周枠１３の外周部に形成された山状の突起１４の突起幅Ｗと突起高さｈを規定したもので、山状の突起１４の突起幅Ｗが１０〜８０μｍ、突起高さが１０〜５０μｍとしたものである（図２参照）。また、山状の突起１４のピッチｐは任意に設定してよい。
このように、面付けリードフレーム１０の外周枠１３の外周部に突起幅Ｗが１０〜８０μｍ、突起高さが１０〜５０μｍの山状の突起１４を設けることにより、面付けリードフレーム１０が搬送レール上を搬送されても、従来の面付けリードフレーム２０のように搬送レール側壁との接触により外周枠２３が削れて繊維状金属ヒゲ（例えば、長さ８０μｍ以上）が発生するのを防止できる。
また、搬送レール側壁との接触によりリードフレームから金属カスが発生したとしても、山状の突起１４の先端が削られる程度で少なくとも５０μｍ以下の金属カスとなり、リードフレーム本体のリード間にまたがって、リード間の短絡事故に繋がるような金属カスの発生を防止できる。
請求項３に係わる発明は、面付けリードフレーム１０に半導体チップ３１を搭載し、樹脂封止して半導体装置１００を形成したものである。
具体的には、面付けリードフレーム１０のリードフレーム本体１１のダイパッド上に半導体チップ３１をダイボンドし、半導体チップ３１の電極パッドとインナーリードをワイヤボンディングで接続し、モールド樹脂５１で樹脂封止し、面付けリードフレーム１０の外周枠１３の連結ブリッジ１２を切断して、アウターリードを折り曲げて、本発明の半導体装置１００を得る。
請求項４に係わる発明は、金属基材をフォトエッチング加工してリードフレームを作製する際リードフレーム本体のリードパターンと、外周枠の山状の突起パターンとが形成された露光マスクを用いてパターン露光、現像処理してレジストパターンを形成し、エッチング加工して、外周枠の外周部に山状の突起を設けた面付けリードフレームを作製するものである。
具体的には、まず、銅合金等からなる金属基材を所定サイズに加工し、金属基材の両面に感光性のドライフィルムをラミネートする等の方法で感光層を形成する。
次に、リードフレーム本体のリードパターンと外周枠の外周部に山状の突起形成用パターンが形成された露光マスクを用いてパターン露光し、専用の現像液で現像処理を行い、ポストベークを行って、金属基材の両面にレジストパターンを形成する。
ここで、外周枠の外周部に形成する山状の突起パターンの突起幅Ｗと突起高さｈは、突起幅Ｗが１０〜８０μｍ、突起高さが１０〜５０μｍの範囲で適宜設定する。また、突起パターンのピッチＰは、任意に設定できる（図２参照）。
また、金属基材の外周枠の外周部に形成する山状の突起パターンは、金属基材の表裏で１／２Ｐずらして配置しても良い。
次に、金属基材の両面に形成されたレジストパターンをマスクにして、塩化第２鉄等のエッチング液で金属基材をエッチングし、レジストパターンを剥離して、インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体１１が４面付けされ、外周枠１３の外周部に山状の突起１４が形成された面付けリードフレーム１００を得る（図１参照）。
ここでは、リードフレーム本体１１が４面付けされた事例について説明したが、面付け数はこれに限定されるものではない。
本発明の面付けリードフレームの一実施例を示す模式平面図である。 本発明の面付けリードフレームのリードフレーム本体の模式部分拡大平面図である。 本発明の半導体装置の一実施例を示す模式構成断面図である。。 （ａ）は、従来のリードフレームの外周枠の一部を示す模式斜視図である。（ｂ）は、（ａ）をＡ−Ａ’線で切断した模式構成断面図である。 （ａ）は、リードフレームを搬送レールを用いて搬送している状態を示す上面図である。（ｂ）は、リードフレームを搬送レールを用いて搬送している状態を示す側面図である。 従来の面付けリードフレームの一例を示す模式平面図である。
符号の説明
１０、２０……面付けリードフレーム
１１、２１……リードフレーム本体
１２、２２……連結ブリッジ
１３、２３……外周枠
１４……山状の突起
３１……半導体チップ
４１……ボンディングワイヤ
５１……モールド樹脂
１００……半導体装置

Claims (4)

  1. インナーリードとインナーリードより延在するアウターリードからなるリードフレーム本体（１１）が複数面付けされて、ブリッジ（１２）で外周枠（１３）に保持されてなり、搬送レール上を搬送される、金属製面付けリードフレーム（１０）であって、
    前記搬送レールの側壁と接触する、前記面付けリードフレーム（１０）の外周枠（１３）の外周部に複数箇所、平面視で山状の突起（１４）を設けたことを特徴とする面付けリードフレーム。
  2. 前記外周枠の山状の突起（１４）の突起幅が１０〜８０μｍ、突起高さが１０〜５０μｍであることを特徴とする請求項１に記載の面付けリードフレーム。
  3. 請求項１または２に記載の面付けリードフレームに半導体チップを搭載し、樹脂封止したことを特徴とする半導体装置。
  4. 少なくとも以下の工程を具備することを特徴とする、搬送レール上を搬送される、請求項１又は２に記載の金属製面付けリードフレームの製造方法。
    （ａ）金属基材の両面に感光層を形成する工程。
    （ｂ）リードフレームパターンの前記搬送レールの側壁と接触する外周枠の外周部のパターンに、平面視で山状の突起形成用パターンが複数箇所形成された露光マスクを用いて前記感光層をパターン露光し、現像処理等の一連のパターニング処理を行って、金属基材の両面にレジストパターンを形成する工程。
    （ｃ）レジストパターンをマスクにして、金属基材をエッチングし、レジストパターンを剥離する工程。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5804369B2 (ja) * 2011-09-09 2015-11-04 大日本印刷株式会社 半導体素子用リードフレーム、樹脂付半導体素子用リードフレームおよび半導体装置、並びに、半導体素子用リードフレームの製造方法、樹脂付半導体素子用リードフレームの製造方法および半導体装置の製造方法
JP6311240B2 (ja) * 2013-09-03 2018-04-18 大日本印刷株式会社 樹脂付きリードフレームの多面付け体、半導体装置の多面付け体
JP6311250B2 (ja) * 2013-09-19 2018-04-18 大日本印刷株式会社 リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、半導体装置の多面付け体
JP2015195412A (ja) * 2015-07-30 2015-11-05 大日本印刷株式会社 半導体素子用リードフレーム、樹脂付半導体素子用リードフレームおよび半導体装置、並びに、半導体素子用リードフレームの製造方法、樹脂付半導体素子用リードフレームの製造方法および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62102549A (ja) * 1985-10-29 1987-05-13 Dainippon Printing Co Ltd 多面付けエツチング製品
JPH01288557A (ja) * 1988-05-16 1989-11-20 Rohm Co Ltd 長尺状リードフレームの間欠移送装置
JPH0927563A (ja) * 1995-05-09 1997-01-28 Mitsui High Tec Inc 半導体装置の製造方法
JP2004319816A (ja) * 2003-04-17 2004-11-11 Fujitsu Ltd リードフレーム及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62102549A (ja) * 1985-10-29 1987-05-13 Dainippon Printing Co Ltd 多面付けエツチング製品
JPH01288557A (ja) * 1988-05-16 1989-11-20 Rohm Co Ltd 長尺状リードフレームの間欠移送装置
JPH0927563A (ja) * 1995-05-09 1997-01-28 Mitsui High Tec Inc 半導体装置の製造方法
JP2004319816A (ja) * 2003-04-17 2004-11-11 Fujitsu Ltd リードフレーム及びその製造方法

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