JP3741053B2 - 画像処理装置 - Google Patents
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Description
【発明の属する技術分野】
【発明の属する技術分野】
本発明は、画像処理装置に関し、メモリ間での画像データの転送処理に特徴を有する画像処理装置に関する。
【0002】
【従来の技術】
種々のCAD(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、3次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような3次元コンピュータグラフィックスは、膨大な画像データをリアルタイムに処理するため、DRAMなどの記憶回路に頻繁にアクセスを行う。
そのため、同一半導体チップ上にレンダリング回路とDRAMとを構築している。
レンダリング回路は、例えば、テクスチャ処理を行う回路としてテクスチャ回路の他に、αブレンド回路を有している。
αブレンド回路は、DRAMへの画像データの書き込み時に、ピクセルデータ単位で、書き込みデータ(ソースデータ)と、書き込み先のアドレスから読み出したデータ(デスティネーションデータ)とを、ソースまたはデスティネーションのうち選択されたαデータを基に混合し、当該混合したデータを当該アドレスに書き込むαブレンディング処理を行う。
また、レンダリング回路は、DRAM内でデータをローカル転送するDRAM内転送処理、並びに上記半導体チップの外部の外部メモリからのデータをDRAM内に転送するホスト・ローカル間転送処理などのビットブリット(bitblt: bit block transfer)処理を行う。
従来のレンダリング回路では、上述したビットブリット処理でのデータ転送経路は、αブレンド回路とは独立して構成されている。
【0003】
【発明が解決しようとする課題】
近年、画像処理の高速化の要請が高く、ビットブリット処理でのデータ転送過程で、αブレンディングなどの画像処理を行いたいという要請がある。
しかしながら、従来のレンダリング回路では、上述したように、ビットブリット処理でのデータ転送経路がαブレンド回路とは独立して構成されているため、上述した要請に応えられないという問題がある。
【0004】
本発明は上述した従来技術の問題点に鑑みてなされ、ビットブリット処理過程で、αブレンディグなどの画像処理を行うことが可能な画像処理装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記の目的を達成するため、第1の発明の画像処理装置は、半導体チップの外部の演算処理回路から第1の画像データを入力し、前記半導体チップの外部の外部記憶回路から第2の画像データを入力する第1のインタフェースと、半導体記憶回路と、前記第1の画像データと、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとのうち一つを選択して出力する選択回路と、前記選択回路から入力した画像データの画像処理を行って画像データを生成および出力する処理、並びに、前記選択回路から入力した画像データを出力する処理のうち一方を選択して行う画像処理回路と、前記画像処理回路から入力した画像データを前記半導体記憶回路に出力する第2のインタフェースとを有し、前記第1のインタフェース、前記半導体記憶回路、前記選択回路、前記画像処理回路および前記第2のインタフェースが同一の前記半導体チップ内に構成されている。
【0006】
第1の画像処理装置の作用は以下のようになる。
先ず、演算処理回路から入力された第1の画像データを画像処理して半導体記憶回路に書き込む場合の作用を説明する。
この場合には、演算処理回路からの第1の画像データが、第1のインタフェースに入力される。
そして、第1の選択回路が、当該第1の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、入力した第1の画像データを画像処理して第2のインタフェースに出力する。
そして、第2のインタフェースが、入力した第1の画像データを半導体記憶回路に出力する。
【0007】
次に、外部記憶回路から半導体記憶回路に画像データを転送し、転送過程で画像処理を行わない場合の第1の発明の画像処理装置の作用を示す。
この場合には、第1のインタフェースが、当該画像処理装置の各構成要素が形成された半導体チップの外部の外部記憶回路から第2の画像データを入力する。
そして、選択回路が、上記入力された第2の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、前記選択回路から入力した画像データを画像処理を行うことなく出力する。
そして、第2のインタフェースが、前記画像処理回路から入力した画像データを半導体記憶回路に出力する。
【0008】
次に、外部記憶回路から半導体記憶回路に画像データを転送し、転送過程で画像処理を行う場合の第1の発明の画像処理装置の作用を示す。
この場合には、第1のインタフェースが、外部記憶回路から第2の画像データを入力する。
そして、選択回路が、上記入力された第2の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、前記選択回路から入力した第2の画像データを画像処理を行って出力する。
そして、第2のインタフェースが、前記画像処理回路から入力した第2の画像データを半導体記憶回路に出力する。
【0009】
次に、半導体記憶回路内で画像データを転送し、転送過程で画像処理を行わない場合の第1の発明の画像処理装置の作用を説明する。
半導体記憶回路から読み出された第3の画像データが、選択回路に入力される。
そして、当該第3の画像データが、選択回路で選択されて画像処理回路に出力される。
そして、画像処理回路が、前記選択回路から入力した第3の画像データを画像処理を行うことなく出力する。
そして、第2のインタフェースが、前記画像処理回路から入力した画像データを半導体記憶回路に出力する。
【0010】
次に、半導体記憶回路内で画像データを転送し、転送過程で画像処理を行う場合の第1の発明の画像処理装置の作用を説明する。
半導体記憶回路から読み出された第3の画像データが、選択回路に入力される。
そして、当該第3の画像データが、選択回路で選択されて画像処理回路に出力される。
そして、画像処理回路が、前記選択回路から入力した第3の画像データを画像処理を行って出力する。
そして、第2のインタフェースが、前記画像処理回路から入力した画像データを半導体記憶回路に出力する。
【0011】
第1の発明の画像処理装置は、好ましくは、前記第2のインタフェースは、前記半導体記憶回路の書き込みアドレスから読み出された画像データを、書き込みを行う前に入力して前記画像処理回路に出力し、前記画像処理回路は、前記第2のインタフェースから入力した画像データと、前記選択回路から入力した画像データとを用いて画像処理を行って画像データを生成および出力する。
また、第1の発明の画像処理装置は、好ましくは、前記演算処理回路が生成した画像データをテクスチャ処理して前記第1の画像データとして出力するテクスチャ処理回路をさらに有する。
また、第1の発明の画像処理装置は、好ましくは、前記画像処理回路は、前記選択回路から入力した画像データと、前記第2のインタフェースから入力した画像データとを用いてαブレンディング処理を行う。
【0012】
第2の発明の画像処理装置は、半導体チップの外部の演算処理回路から第1の画像データを入力し、前記半導体チップの外部の外部記憶回路から第2の画像データを入力するインタフェースと、半導体記憶回路と、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとうち一方を選択して出力する第1の選択回路と、前記第1の画像データと、前記第1の選択回路で選択された画像データとのうち一方を選択して出力する第2の選択回路と、前記第2の選択回路から入力した画像データの画像処理を行って画像データを生成する画像処理回路と、前記画像処理回路で生成された前記画像データと、前記第1の選択回路で選択して出力された前記画像データとのうち一方を選択して出力して前記半導体記憶回路に出力する第3の選択回路とを有し、前記インタフェース、前記半導体記憶回路、前記第1の選択回路、前記第2の選択回路、前記第3の選択回路および前記画像処理回路が同一の前記半導体チップ内に構成されている。
【0013】
第2の発明の画像処理装置の作用は以下のようになる。
先ず、演算処理回路から入力された第1の画像データを画像処理して半導体記憶回路に書き込む場合の作用を説明する。
この場合には、演算処理回路からの第1の画像データが、インタフェースに入力される。
そして、第2の選択回路が、当該入力された第1の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、入力した第1の画像データを画像処理して第3の選択回路に出力する。
そして、第3の選択回路が、入力した第1の画像データを選択して半導体記憶回路に出力する。
【0014】
次に、外部記憶回路から半導体記憶回路に画像データを転送し、転送過程で画像処理を行わない場合の第2の発明の画像処理装置の作用を示す。
外部記憶回路から入力された第2の画像データが、インタフェースを介して、第1の選択回路に入力される。
そして、第1の選択回路が、入力した第2の画像データを選択して第3の選択回路に出力する。
そして、第3の選択回路が、入力した第2の画像データを選択して半導体記憶回路に出力する。
【0015】
次に、外部記憶回路から半導体記憶回路に画像データを転送し、転送過程で画像処理を行う場合の第2の発明の画像処理装置の作用を示す。
外部記憶回路から入力された第2の画像データが、インタフェースを介して、第1の選択回路に入力される。
そして、第1の選択回路が、入力した第2の画像データを選択して第2の選択回路に出力する。
そして、第2の選択回路が、入力した第2の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、入力した第2の画像データを画像処理して第3の選択回路に出力する。
そして、前記第3の選択回路が、画像処理された前記第2の画像データを選択して半導体記憶回路に出力する。
【0016】
次に、半導体記憶回路内で画像データを転送し、転送過程で画像処理を行わない場合の第2の発明の画像処理装置の作用を説明する。
半導体記憶回路から読み出された画像データが、第1の選択回路に入力される。
そして、第1の選択回路が、当該入力した画像データを選択して第3の選択回路に出力する。
そして、第3の選択回路が、当該入力した画像データを選択して半導体記憶回路に出力する。
【0017】
次に、半導体記憶回路内で画像データを転送し、転送過程で画像処理を行う場合の第2の発明の画像処理装置の作用を説明する。
半導体記憶回路から読み出された第3の画像データが、第1の選択回路に入力される。
そして、第1の選択回路が、当該入力した第3の画像データを選択して第2の選択回路に出力する。
そして、前記第2の選択回路が、当該入力した第3の画像データを選択して画像処理回路に出力する。
そして、画像処理回路が、当該入力した第3の画像データを画像処理して第3の選択回路に出力する。
そして、第3の選択回路が、当該入力した画像処理された第3の画像データを選択して半導体記憶回路に出力する。
【0018】
第3の発明の画像処理装置は、演算処理回路と、外部記憶回路と、レンダリング回路とを有し、前記レンダリング回路は、前記演算処理回路から第1の画像データを入力し、前記外部記憶回路から第2の画像データを入力する第1のインタフェースと、半導体記憶回路と、前記第1の画像データと、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとのうち一つを選択して出力する選択回路と、前記選択回路から入力した画像データの画像処理を行って画像データを生成および出力する処理、並びに、前記選択回路から入力した画像データを出力する処理のうち一方を選択して行う画像処理回路と、前記画像処理回路から入力した画像データを前記半導体記憶回路に出力する第2のインタフェースとを有し、前記第1のインタフェース、前記半導体記憶回路、前記選択回路、前記画像処理回路および前記第2のインタフェースが同一の前記半導体チップ内に構成されている。
第3の発明の画像処理装置は、第1の発明の画像処理装置と基本的に同じ作用を有する。
【0019】
第4の発明の画像処理装置は、演算処理回路と、外部記憶回路と、レンダリング回路とを有し、前記レンダリング回路は、前記演算処理回路から第1の画像データを入力し、前記外部記憶回路から第2の画像データを入力するインタフェースと、半導体記憶回路と、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとうち一方を選択して出力する第1の選択回路と、前記第1の画像データと、前記第1の選択回路で選択された画像データとのうち一方を選択して出力する第2の選択回路と、前記第2の選択回路から入力した画像データの画像処理を行って画像データを生成する画像処理回路と、前記画像処理回路で生成された前記画像データと、前記第1の選択回路で選択して出力された前記画像データとのうち一方を選択して出力して前記半導体記憶回路に出力する第3の選択回路とを有し、前記インタフェース、前記半導体記憶回路、前記第1の選択回路、前記第2の選択回路、前記第3の選択回路および前記画像処理回路が同一の前記半導体チップ内に構成されている。
第4の発明の画像処理装置は、第2の発明の画像処理装置と基本的に同じ作用を有する。
【0020】
【発明の実施の形態】
〔本発明の背景技術〕
先ず、本発明の背景となる画像処理装置について説明する。
図1は、本発明の背景となる画像処理装置301の構成図である。
図1に示すように、画像処理装置301は、例えば、CPU311、メインメモリ312、ビデオ処理系339およびレンダリング回路314を有する。
レンダリング回路314は、メモリI/F回路344およびDRAM347を有する。
なお、図示しないが、メモリI/F回路344の前段には、CPU311との間にテクスチャ処理回路などがある。
レンダリング回路314は、例えば、I/F350,351、セレクタ352、αブレンド回路353、セレクタ354およびI/F355を有する。
【0021】
図1に示すように、画像処理装置301では、αブレンディング処理を行う場合に、CPU311から出力された画像データが、テクスチャ処理などを経て、プリミティブデータS311となり、プリミティブデータS311がI/F350を介してαブレンド回路353に入力される。
また、DRAM347の書き込みアドレスから読み出された画像データであるディスティネーションデータS347bおよびαデータが、αブレンド回路353に入力される。
そして、αブレンド回路353において、プリミティブソースデータS311と、ディスティネーションデータS347bとが、αデータが示す混合比で混合されて画像データS353が生成される。
そして、画像データS353が、セレクタ354で選択され、I/F355を介して、DRAM347の書き込みアドレスに書き込まれる。
【0022】
また、画像処理装置301では、DRAM347内でデータをローカル転送するローカル転送処理(ビットブリット処理)を行う場合に、DRAM347の転送元アドレスから読み出された画像データが、I/F355を介してセレクタ352に入力され、セレクタ352で選択され、セレクタ354に出力される。さらに、当該画像データは、セレクタ354で選択され、I/F355を介して、DRAM347の転送先アドレスに書き込まれる。
【0023】
また、画像処理装置301では、メインメモリ312からDRAM347にデータを転送するホスト・ローカル間転送処理(ビットブリット処理)を行う場合に、メインメモリ312から読み出された画像データS312が、I/F350を介してセレクタ352に入力される。
そして、当該画像データS312が、セレクタ352で選択されてセレクタ354に出力される。さらに、当該画像データS312が、セレクタ354で選択され、I/F355を介して、DRAM347の転送先アドレスにに書き込まれる。
【0024】
上述した画像処理装置301では、ビットブリット処理でのデータ転送経路がαブレンド回路353とは独立して構成されているため、ビットブリット処理によるデータ転送過程でαブレンディング処理を行うことができない。
【0025】
第1実施形態
本実施形態は、第1および第3の発明に対応した実施形態である。
図2は、本実施形態の3次元コンピュータグラフィックスシステム10のシステム構成図である。
3次元コンピュータグラフィックスシステム10は、立体モデルを単位図形である三角形(ポリゴン)の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、3次元コンピュータグラフィックスシステム10では、平面上の位置を表現する(x,y)座標の他に、奥行きを表すz座標を用いて3次元物体を表し、この(x,y,z)の3つの座標で3次元空間の任意の一点を特定する。
【0026】
図2に示すように、3次元コンピュータグラフィックスシステム10は、例えば、CPU11、メインメモリ12、I/Oインタフェース回路13およびレンダリング回路14が、メインバス15を介して接続されている。
また、3次元コンピュータグラフィックスシステム10は、ビデオ処理部139を有する。
ここで、3次元コンピュータグラフィックスシステム10が第3の発明の画像処理装置に対応し、レンダリング回路14が第1の発明の画像処理装置に対応している。
また、CPU11が本発明の演算処理回路に対応し、メインメモリ12が本発明の外部記憶回路に対応している。
以下、各構成要素の機能について説明する。
【0027】
CPU11は、たとえば、アプリケーションの進行状況などに応じて、メインメモリ12から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理などのジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。CPU11は、ポリゴンレンダリングデータS11bを、メインバス15を介してレンダリング回路14に出力する。
また、CPU11は、レンダリング回路14における画像処理を制御する。
具体的には、CPU11は、制御信号S11aを生成し、これをレンダリング回路14に出力し、後述するように、レンダリング回路14のメモリI/F回路144内のセレクタの選択切り換え、ビットブリット処理、並びにαブレンディング処理の有無などを制御する。
【0028】
I/Oインタフェース回路13は、必要に応じて、外部からポリゴンレンダリングデータなどを入力し、これをメインバス15を介してレンダリング回路14に出力する。
【0029】
ここで、ポリゴンレンダリングデータは、ポリゴンの各3頂点の(x,y,z,R,G,B,α,s,t,q)のデータを含んでいる。
ここで、(x,y,z)データは、ポリゴンの頂点の3次元座標を示し、(R,G,B,α)データは、それぞれ当該3次元座標における赤、緑、青の輝度値、並びにαブレンディング処理を行う際の混合値を示している。
(s,t,q)データのうち、(s,t)は、対応するテクスチャの同次座標を示しており、qは同次項を示している。ここで、「s/q」および「t/q」に、それぞれテクスチャサイズUSIZEおよびVSIZEを乗じてテクスチャ座標データ(u,v)が得られる。テクスチャバッファ147aに記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ(u,v)を用いて行われる。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャデータである。
【0030】
以下、レンダリング回路14について詳細に説明する。
図2に示すように、レンダリング回路14は、DDA(Digital DifferentialAnalyzerrizer) セットアップ回路141、トライアングルDDA回路142、テクスチャエンジン回路143、メモリインタフェース(I/F)回路144、CRTコントロール回路145、RAMDAC回路146、DRAM147およびSRAM(Static RAM)148を有し、これが単体の半導体チップ上に構成されている。
すなわち、レンダリング回路14は、DRAM混載構造を有している。
ここで、DRAM147が本発明の半導体記憶回路に対応している。
【0031】
〔DRAM147〕
DRAM147は、テクスチャバッファ147a、ディスプレイバッファ147b、zバッファ147cおよびテクスチャCLUT(Color Look Up Table) バッファ147dとして機能する。
【0032】
また、DRAM147には、より多くのテクスチャデータを格納するために、インデックスカラーにおけるインデックスと、そのためのカラールックアップテーブル値が、テクスチャCLUTバッファ147dに格納されている。
インデックスおよびカラールックアップテーブル値は、テクスチャ処理に使われる。すなわち、通常はR,G,Bそれぞれ8ビットの合計24ビットでテクスチャ要素を表現するが、それではデータ量が膨らむため、あらかじめ選んでおいたたとえば256色等の中から一つの色を選んで、そのデータをテクスチャ処理に使う。このことで256色であればそれぞれのテクスチャ要素は8ビットで表現できることになる。インデックスから実際のカラーへの変換テーブルは必要になるが、テクスチャの解像度が高くなるほど、よりコンパクトなテクスチャデータとすることが可能となる。
これにより、テクスチャデータの圧縮が可能となり、内蔵DRAMの効率良い利用が可能となる。
【0033】
さらにDRAM147には、描画と同時並行的に隠れ面処理を行うため、描画しようとしている物体の奥行き情報が格納されている。
なお、表示データと奥行きデータおよびテクスチャデータの格納方法としては、メモリブロックの先頭から連続して表示データが格納され、次に奥行きデータが格納され、残りの空いた領域に、テクスチャの種類毎に連続したアドレス空間でテクスチャデータが格納される。これにより、テクスチャデータを効率よく格納できることになる。
【0034】
〔DDAセットアップ回路141〕
DDAセットアップ回路141は、後段のトライアングルDDA回路142において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータS11bが示す(z,R,G,B,α,s,t,q)データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
DDAセットアップ回路141は、算出した変分データS141をトライアングルDDA回路142に出力する。
【0035】
〔トライアングルDDA回路142〕
トライアングルDDA回路142は、DDAセットアップ回路141から入力した変分データS141を用いて、三角形内部の各画素における線形補間された(z,R,G,B,α,s,t,q)データを算出する。
トライアングルDDA回路11は、各画素の(x,y)データと、当該(x,y)座標における(z,R,G,B,α,s,t,q)データとを、DDAデータ(補間データ)S142としてテクスチャエンジン回路143に出力する。
たとえば、トライアングルDDA回路142は、並行して処理を行う矩形内に位置する8(=2×4)画素分のDDAデータS142をテクスチャエンジン回路143に出力する。
【0036】
〔テクスチャエンジン回路143〕
テクスチャエンジン回路143は、「s/q」および「t/q」の算出処理、テクスチャ座標データ(u,v)の算出処理、テクスチャバッファ147aからの(R,G,B)データの読み出し処理等をパイプライン方式で行う。
なお、テクスチャエンジン回路143は、たとえば所定の矩形内に位置する8画素についての処理を同時に並行して行う。
【0037】
テクスチャエンジン回路143は、DDAデータS142が示す(s,t,q)データについて、sデータをqデータで除算する演算と、tデータをqデータで除算する演算とを行う。
テクスチャエンジン回路143には、たとえば図示しない除算回路が8個設けられており、8画素についての除算「s/q」および「t/q」が同時に行われる。
【0038】
また、テクスチャエンジン回路143は、除算結果である「s/q」および「t/q」に、それぞれテクスチャサイズUSIZEおよびVSIZEを乗じて、テクスチャ座標データ(u,v)を生成する。
また、テクスチャエンジン回路143は、メモリI/F回路144を介して、SRAM148あるいはDRAM147に、生成したテクスチャ座標データ(u,v)を含む読み出し要求を出力し、メモリI/F回路144を介して、SRAM148あるいはテクスチャバッファ147aに記憶されているテクスチャデータを読み出すことで、(s,t)データに対応したテクスチャアドレスに記憶されたテクスチャデータである(R,G,B)データS148を得る。
ここで、SRAM148には、前述したようにテクスチャバッファ147aに格納されているテクスチャデータが記憶される。
テクスチャエンジン回路143は、読み出した(R,G,B)データS148の(R,G,B)データと、前段のトライアングルDDA回路142からのDDAデータS142に含まれる(R,G,B)データとを、それぞれ掛け合わせるなどして新たな(R,G,B)データを生成し、この生成した(R,G,B)データと、DDAデータS142に含まれる(x,y,z,α)データとを格納した画素データS143を生成する。
テクスチャエンジン回路143は、この画素データS143をメモリI/F回路144に出力する。
【0039】
なお、テクスチャバッファ147aには、MIPMAP(複数解像度テクスチャ)などの複数の縮小率に対応したテクスチャデータが記憶されている。ここで、何れの縮小率のテクスチャデータを用いるかは、所定のアルゴリズムを用いて、前記三角形単位で決定される。
【0040】
テクスチャエンジン回路143は、フルカラー方式の場合には、テクスチャバッファ147aから読み出した(R,G,B)データを直接用いる。
一方、テクスチャエンジン回路143は、インデックスカラー方式の場合には、あらかじめ作成したカラールックアップテーブル(CLUT)をテクスチャCLUTバッファ147dから読み出して、内蔵するSRAMに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ147aから読み出したカラーインデックスに対応する(R,G,B)データを得る。
【0041】
〔メモリI/F回路144〕
メモリI/F回路144は、DRAM147内でデータをローカル転送するローカル転送処理、並びにメインメモリ12からのデータとDRAM147との間でデータを転送するホスト・ローカル間転送処理などのビットブリット処理を行う。
本実施形態では、メモリI/F回路144が、上述したビットブリット処理によるデータ転送過程で、後述するようにαブレンディング処理を行うことができる。
【0042】
メモリI/F回路144は、テクスチャエンジン回路143から入力した画像(画素)データS143に格納されたzデータと、zバッファ147cに記憶されているzデータとの比較を行い、入力した画像データS143によって描画される画像が、前回、ディスプレイバッファ147bに書き込まれた画像より、手前(視点側)に位置するか否かを判断し、手前に位置する場合には、画像データS143に対応するzデータでzバッファ147cに記憶されたzデータを更新する。
また、メモリI/F回路144は、画像データS143に格納された(R,G,B)データを、必要に応じてαブレンディング処理を行った後に、ディスプレイバッファ147bに書き込む。当該αブレンディング処理については後に詳細に説明する。
さらに、メモリI/F回路144は、テクスチャエンジン回路143からテクスチャ座標データ(u,v)を含む読み出し要求を受けた場合には、DRAM147あるいはSRAM148に記憶された(R,G,B)データS148を読み出す。
また、メモリI/F回路144は、CRTコントロール回路145から表示データを読み出す要求を受けた場合には、この要求に応じて、ディスプレイバッファ147bから一定の固まり、たとえば8画素あるいは16画素単位で表示データを読み出す。
【0043】
以下、メモリI/F回路144のαブレンド処理およびビットブリット処理に係わる構成について詳細に説明する。
図3は、メモリI/F回路144のαブレンド処理およびビットブリット処理に係わる構成を説明するための図である。
図3に示すように、メモリI/F回路144は、例えば、I/F(インタフェース)50,51、セレクタ52、αブレンド回路53、セレクタ54、制御回路55およびI/F56を有する。
ここで、I/F50が、本発明の第1のインタフェースに対応し、セレクタ52が本発明の選択回路に対応し、αブレンド回路53が本発明の画像処理回路に対応し、I/F56が本発明の第2のインタフェースに対応し、制御回路55が本発明の制御回路に対応している。
【0044】
前述したように、CPU11において、ポリゴンレンダリングデータS11bが生成され、当該ポリゴンレンダリングデータS11bがメインバス15を介してレンダリング回路14に入力される。そして、当該ポリゴンレンダリングデータS11bが、DDAセットアップ回路141、トライアングルDDA回路142およびテクスチャエンジン回路143における処理を経て、プリミティブデータS143(本発明の第1の画像データ)としてI/F50に入力される。
I/F50は、当該入力したプリミティブデータS143をセレクタ52に出力する。
また、メインメモリ12から読み出されたホスト・ローカル間転送用の画像データS12(本発明の第2の画像データ)が、メインバス15を介してI/F50に入力される。
I/F50は、当該入力した画像データS12をセレクタ52に出力する。
【0045】
セレクタ52は、制御回路55からの制御信号(選択信号)S55に基づいて、入力したプリミティブデータS143、画像データS12、DRAM147から読み出されたローカル転送用の画像データS147a(第3の画像データ)とのうち一つを選択し、当該選択した画像データS52をαブレンド回路53に出力する。
αブレンド回路53は、制御信号S55がαブレンドオンを示す場合に、セレクタ52から入力した画像データS52と、DRAM147の書き込みアドレスから読み出されたディスティネーションデータS147bとを、画像データS52およびデスティネーションデータS147bのうち選択されたデータ内のαデータが示す混合比で混合して画像データS53を生成し、これをセレクタ54に出力する。
また、αブレンド回路53は、制御信号S55がαブレンドオフを示す場合に、セレクタ52から入力した画像データS52を、そのまま画像データS53としてセレクタ54に出力する。
セレクタ54は、制御信号(選択信号)S55に基づいて、I/F51を介してビデオ処理部139から入力した画像データS139と、αブレンド回路53から入力した画像データS53とのうち一方を選択し、当該選択した画像データS54をI/F56を介して、DRAM147の書き込みアドレスに書き込む。なお、本発明では、αブレンド回路53の代わりに、その他の画像処理(フィルタリング処理)を行う画像処理回路を用いてもよい。
【0046】
制御回路55は、例えば、CPU11からの制御信号S11aに基づいて、セレクタ52、αブレンド回路53およびセレクタ54を制御し、プリミティブデータS143を用いたαブレンディング処理およびビットブリット処理を行わせる。
本実施形態では、制御回路55の制御に基づいて、ビットブリット処理の過程で、転送される画像データを用いたαブレンディング処理が行われる。
制御回路55の処理については、メモリI/F回路144の動作例に関連付けて詳細に説明する。
【0047】
以下、メモリI/F回路144の動作例について説明する。
〔第1の動作例〕
当該動作例では、プリミティブデータS143を用いてαブレンディング処理を行う場合を説明する。
当該動作例では、制御回路55は、制御信号S11aに基づいて、セレクタ52がプリミティブデータS143を選択し、αブレンド回路53がαブレンディング処理をオンにし、セレクタ54が画像データS53を選択するように、制御信号S55を生成する。
これにより、I/F50を介して入力されたプリミティブデータS143が、セレクタ52で選択され、画像データS52としてαブレンド回路53に出力される。
また、DRAM147の書き込みアドレスから読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路53に入力される。
【0048】
そして、αブレンド回路53において、画像データS52とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS53が生成される。
そして、セレクタ54において、画像データS53が選択され、I/F56を介して、DRAM147の書き込みアドレスに書き込まれる。
【0049】
〔第2の動作例〕
当該動作例では、メインメモリ12からDRAM147にホスト・ローカル間転送を行い、当該転送過程でαブレンディング処理を行わない場合を説明する。
メインメモリ12の転送元アドレスから読み出された画像データS12が、メインバス15およびI/F50を介して、セレクタ52に入力される。
そして、セレクタ52が、画像データS12を選択して画像データS52としてαブレンド回路53に出力する。
そして、αブレンド回路53が、入力した画像データS12(S52)を、画像処理を行うことなく、そのまま画像データS53としてセレクタ54に出力する。
そして、セレクタ54が、画像データS53を選択し、I/F56を介して、DRAM147の転送先アドレスに書き込む。
【0050】
〔第3の動作例〕
当該動作例では、メインメモリ12からDRAM147にホスト・ローカル間転送を行い、当該転送過程でαブレンディング処理を行う場合を説明する。
メインメモリ12の転送元アドレスから読み出された画像データS12が、メインバス15およびI/F50を介して、セレクタ52に入力される。
そして、セレクタ52が、画像データS12を選択して画像データS52としてαブレンド回路53に出力する。
また、DRAM147の書き込みアドレスから読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路53に入力される。
【0051】
そして、αブレンド回路53において、画像データS52とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS53が生成される。
そして、セレクタ54において、画像データS53が選択され、I/F56を介して、DRAM147の書き込みアドレスに書き込まれる。
これにより、メインメモリ12からDRAM147に画像データを転送する過程で、当該転送対象の画像データと、ディスティネーションデータとのαブレンディング処理を行うことができる。
【0052】
〔第4の動作例〕
当該動作例では、DRAM147内でデータ転送を行い、当該転送過程でαブレンディング処理を行わない場合を説明する。
DRAM147の転送元アドレスから読み出された画像データS147aが、I/F56を介して、セレクタ52に入力される。
そして、セレクタ52において、画像データS147aが選択され、画像データS52としてαブレンド回路53に出力される。
そして、αブレンド回路53が、入力した画像データS52を、そのまま画像データS53としてセレクタ54に出力する。
そして、セレクタ54が、画像データS53を選択し、I/F56を介して、DRAM147の転送先アドレスに書き込む。
【0053】
〔第5の動作例〕
当該動作例では、DRAM147内でデータ転送を行い、当該転送過程でαブレンディング処理を行う場合を説明する。
DRAM147の転送元アドレスから読み出された画像データS147aが、I/F56を介して、セレクタ52に入力される。
そして、セレクタ52において、画像データS147aが選択され、画像データS52としてαブレンド回路53に出力される。
【0054】
また、DRAM147の書き込みアドレス(転送先アドレス)から読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路53に入力される。
そして、αブレンド回路53において、画像データS52とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS53が生成される。
そして、セレクタ54において、画像データS53が選択され、I/F56を介して、DRAM147の書き込みアドレスに書き込まれる。
これにより、DRAM147内でローカル転送する過程で、当該転送対象の画像データと、ディスティネーションデータとのαブレンディング処理を行うことができる。
【0055】
〔CRTコントロール回路145〕
CRTコントロール回路145は、与えられた水平および垂直同期信号に同期して、図示しないCRTに表示するアドレスを発生し、ディスプレイバッファ147bから表示データを読み出す要求をメモリI/F回路144に出力する。この要求に応じて、メモリI/F回路144は、ディスプレイバッファ147bから一定の固まりで表示データを読み出す。CRTコントローラ回路145は、ディスプレイバッファ147bから読み出した表示データを記憶するFIFO回路を内蔵し、一定の時間間隔で、RAMDAC回路146に、RGBのインデックス値を出力する。
【0056】
〔RAMDAC回路146〕
RAMDAC回路146は、各インデックス値に対応するR,G,Bデータを記憶しており、CRTコントローラ回路145から入力したRGBのインデックス値に対応するデジタル形式のR,G,Bデータを、図示しないD/Aコンバータ(Digital/Analog Converter)に転送し、アナログ形式のR,G,Bデータを生成する。RAMDAC回路146は、この生成されたR,G,BデータをCRTに出力する。
【0057】
次に、図2に示す3次元コンピュータグラフィックスシステム10の全体動作例を説明する。
3次元コンピュータグラフィックスシステム10においては、グラフィックス描画等のデータは、CPU11のメインメモリ12、あるいは外部からのグラフィックスデータを受けるI/Oインタフェース回路13からメインバス15を介してレンダリング回路14に与えられる。
なお、必要に応じて、グラフィックス描画等のデータは、CPU11等において、座標変換、クリップ処理、ライティング処理等のジオメトリ処理が行われる。
ジオメトリ処理が終わったグラフィックスデータは、三角形の各3頂点の頂点座標x,y,z、輝度値R,G,B、描画しようとしている画素と対応するテクスチャ座標s,t,qとからなるポリゴンレンダリングデータS11bとなる。
【0058】
このポリゴンレンダリングデータS11bは、レンダリング回路14のDDAセットアップ回路141に入力される。
DDAセットアップ回路141においては、ポリゴンレンダリングデータS11bに基づいて、三角形の辺と水平方向の差分などを示す変分データS141が生成される。具体的には、開始点の値と終点の値、並びに、その間の距離を用いて、単位長さ移動した場合における、求めようとしている値の変化分である変分が算出され、変分データS141としてトライアングルDDA回路142に出力される。
【0059】
トライアングルDDA回路142においては、変分データS141を用いて、、三角形内部の各画素における線形補間された(z,R,G,B,α,s,t,q)データが算出される。
そして、この算出された(z,R,G,B,α,t,q)データと、三角形の各頂点の(x,y)データとが、DDAデータS142として、トライアングルDDA回路142からテクスチャエンジン回路143に出力される。
【0060】
テクスチャエンジン回路143においては、DDAデータS142が示す(s,t,q)データについて、sデータをqデータで除算する演算と、tデータをqデータで除算する演算とが行われる。そして、除算結果「s/q」および「t/q」に、それぞれテクスチャサイズUSIZEおよびVSIZEが乗算され、テクスチャ座標データ(u,v)が生成される。
【0061】
次に、テクスチャエンジン回路143からメモリI/F回路144に対して生成されたテクスチャ座標データ(u,v)を含む読み出し要求が出力され、メモリI/F回路144を介して、SRAM148に記憶された(R,G,B)データS148が読み出される。
次に、テクスチャエンジン回路143において、読み出した(R,G,B)データS148の(R,G,B)データと、前段のトライアングルDDA回路142からのDDAデータS142に含まれる(R,G,B)データとをそれぞれ掛け合わせるなどして新たな(R,G,B)データが生成され、この生成された(R,G,B)データと、DDAデータS142に含まれる(x,y,z,α)データとを格納した画像(画素)データS143が生成される。
この画像データS143は、テクスチャエンジン回路143からメモリI/F回路144に出力される。
【0062】
次に、図2示すメモリI/F回路144内で、CPU11からの制御信号S11aに基づいて、例えば、前述した第1〜5の動作例で説明した処理が行われ、DRAM147に画像データが書き込まれる。
【0063】
また、図示しないCRTに画像を表示する場合には、CRTコントロール回路145において、与えられた水平垂直同期周波数に同期して、表示アドレスが発生され、メモリI/F回路144へ表示データ転送の要求が出される。
メモリI/F回路144では、その要求に従い、一定のまとまった固まりで、表示データがCRTコントロール回路145に転送される。
CRTコントロール回路145では、図示しないディスプレイ用FIFO(First In First Out)等にその表示データが貯えられ、一定の間隔でRAMDAC146へRGBのインデックス値が転送される。
【0064】
以上説明したように、3次元コンピュータグラフィックスシステム10によれば、レンダリング回路14のメモリI/F回路144を図3に示す構成にしたことで、ビットブリット処理過程でαブレンディング処理を行うことができ、画像処理の高速化が図れる。
また、3次元コンピュータグラフィックスシステム10によれば、図3に示す構成のメモリI/F回路144を用いることで、従来と同様、小規模なものにすることができる。
また、3次元コンピュータグラフィックスシステム10によれば、レンダリング回路14内にDRAM147を設けたことで、メモリI/F回路144とDRAM147との間のバス幅を広くすることができ、これらの間でデータ転送を高速に行うことができる。
【0065】
第2実施形態
当該実施形態は、第2および第4の発明に対応した実施形態である。
本実施形態の3次元コンピュータグラフィックスシステムは、メモリI/F回路の構成を除いて、基本的に図2を用いて説明した第1実施形態の3次元コンピュータグラフィックスシステム10と同じである。
以下、本実施形態の3次元コンピュータグラフィックスシステムのメモリI/F回路について説明する。
図4は、本実施形態のメモリI/F回路244のαブレンド処理およびビットブリット処理に係わる構成を説明するための図である。
図4に示すように、メモリI/F回路244は、例えば、I/F(インタフェース)60,61,65、セレクタ70,71,72、αブレンド回路73および制御回路80を有する。
ここで、I/F60が本発明のインタフェースに対応し、セレクタ71が本発明の第1の選択回路に対応し、セレクタ70が本発明の第2の選択回路に対応し、セレクタ72が本発明の第3の選択回路に対応し、αブレンド回路73が本発明の画像処理回路に対応している。
【0066】
本実施形態の3次元コンピュータグラフィックスシステムにおいても、第1実施形態と同様に、CPU11において、ポリゴンレンダリングデータS11bが生成され、当該ポリゴンレンダリングデータS11bがメインバス15を介してレンダリング回路14に入力される。そして、当該ポリゴンレンダリングデータS11bが、DDAセットアップ回路141、トライアングルDDA回路142およびテクスチャエンジン回路143における処理を経て、図4に示すように、プリミティブデータS143(本発明の第1の画像データ)としてメモリI/F回路244のI/F60に入力される。
I/F60は、当該入力したプリミティブデータS143をセレクタ70に出力する。
また、メインメモリ12から読み出されたホスト・ローカル間転送用の画像データS12(本発明の第2の画像データ)が、メインバス15を介してI/F60に入力される。
I/F60は、当該入力した画像データS12をセレクタ70に出力する。
【0067】
セレクタ71は、制御回路80からの制御信号(選択信号)S80に基づいて、画像データS12と、DRAM147から読み出されたローカル転送用の画像データS147aとのうち一つを選択し、当該選択した画像データS71をセレクタ70およびセレクタ72に出力する。
セレクタ70は、プリミティブデータS143および画像データS71のうち一つを選択し、当該選択した画像データS70をαブレンド回路73に出力する。
αブレンド回路73は、セレクタ70から入力した画像データS70と、DRAM147の書き込みアドスから読み出されたディスティネーションデータS147bとを、画像データS70およびデスティネーションデータS147bのうち選択されたデータ内のαデータが示す混合比で混合して画像データS73を生成し、これをセレクタ72に出力する。
セレクタ72は、制御信号(選択信号)S80に基づいて、I/F61を介してビデオ処理部139から入力した画像データS139と、αブレンド回路73から入力した画像データS73とのうち一方を選択し、当該選択した画像データS72をI/F65を介して、DRAM147の書き込みアドレスに書き込む。なお、本発明では、αブレンド回路73の代わりに、その他の画像処理(フィルタリング処理)を行う画像処理回路を用いてもよい。
【0068】
制御回路80は、例えば、CPU11からの制御信号S11aに基づいて、セレクタ70,71,72およびαブレンド回路73を制御し、プリミティブデータS143を用いたαブレンディング処理およびビットブリット処理を行わせる。
本実施形態では、制御回路80の制御に基づいて、ビットブリット処理の過程で、転送される画像データを用いたαブレンディング処理が行われる。
制御回路80の処理については、メモリI/F回路244の動作例に関連付けて詳細に説明する。
【0069】
以下、メモリI/F回路244の動作例について説明する。
〔第1の動作例〕
当該動作例では、プリミティブデータS143を用いてαブレンディング処理を行う場合を説明する。
当該動作例では、制御回路80は、制御信号S11aに基づいて、セレクタ70がプリミティブデータS143を選択し、セレクタ72が画像データS73を選択するように、制御信号S80を生成する。
これにより、I/F60を介して入力されたプリミティブデータS143が、セレクタ70で選択され、画像データS70としてαブレンド回路73に出力される。
また、DRAM147の書き込みアドレスから読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路73に入力される。
【0070】
そして、αブレンド回路73において、画像データS70とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS73が生成される。
そして、セレクタ72において、画像データS73が選択され、I/F65を介して、DRAM147の書き込みアドレスに書き込まれる。
【0071】
〔第2の動作例〕
当該動作例では、メインメモリ12からDRAM147にホスト・ローカル間転送を行い、当該転送過程でαブレンディング処理を行わない場合を説明する。
メインメモリ12の転送元アドレスから読み出された画像データS12が、メインバス15およびI/F60を介して、セレクタ71に入力される。
そして、セレクタ71が、画像データS12を選択して画像データS71としてセレクタ70およびセレクタ72に出力する。
そして、セレクタ72が、画像データS71を選択して画像データ72として、I/F65を介してDRAM147の転送先アドレスに書き込む。
【0072】
〔第3の動作例〕
当該動作例では、メインメモリ12からDRAM147にホスト・ローカル間転送を行い、当該転送過程でαブレンディング処理を行う場合を説明する。
メインメモリ12の転送元アドレスから読み出された画像データS12が、メインバス15およびI/F60を介して、セレクタ71に入力される。
そして、セレクタ71が、画像データS12を選択して画像データS71としてセレクタ70およびセレクタ72に出力する。
そして、セレクタ70が、画像データS71を選択して画像データS70としてαブレンド回路73に出力する。
また、DRAM147の書き込みアドレスから読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路73に入力される。
【0073】
そして、αブレンド回路73において、画像データS70とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS73が生成される。
そして、セレクタ72において、画像データS73が選択され、I/F65を介して、DRAM147の書き込みアドレスに書き込まれる。
これにより、メインメモリ12からDRAM147に画像データを転送する過程で、当該転送対象の画像データと、ディスティネーションデータとのαブレンディング処理を行うことができる。
【0074】
〔第4の動作例〕
当該動作例では、DRAM147内でデータ転送を行い、当該転送過程でαブレンディング処理を行わない場合を説明する。
DRAM147の転送元アドレスから画像データS147aが、I/F65を介して、セレクタ71に入力される。
そして、セレクタ71において、画像データS147aが選択され、画像データS71としてセレクタ70およびセレクタ72に出力される。
そして、セレクタ72が、画像データS71を選択して画像データS72として、I/F56を介して、DRAM147の転送先アドレスに書き込む。
【0075】
〔第5の動作例〕
当該動作例では、DRAM147内でデータ転送を行い、当該転送過程でαブレンディング処理を行う場合を説明する。
DRAM147の転送元アドレスから読み出された画像データS147aが、I/F65を介して、セレクタ71に入力される。
そして、セレクタ71において、画像データS147aが選択され、画像データS71としてセレクタ70およびセレクタ72に出力される。
そして、セレクタ70において、画像データS71が選択され、画像データS70としてαブレンド回路73に出力される。
【0076】
また、DRAM147の書き込みアドレス(転送先アドレス)から読み出されたディスティネーションデータS147b、並びにαデータが、αブレンド回路73に入力される。
そして、αブレンド回路73において、画像データS70とディスティネーションデータS147bとが、αデータが示す混合比で混合されて画像データS73が生成される。
そして、セレクタ72において、画像データS73が選択され、I/F65を介して、DRAM147の書き込みアドレスに書き込まれる。
これにより、DRAM147内でローカル転送する過程で、当該転送対象の画像データと、ディスティネーションデータとのαブレンディング処理を行うことができる。
【0077】
なお、本実施形態の3次元コンピュータグラフィックスシステムの全体動作は、メモリI/F回路244の動作を除いて、第1実施形態で説明した3次元コンピュータグラフィックスシステム10の全体動作と同じである。
【0078】
以上説明したように、本実施形態の3次元コンピュータグラフィックスシステムによっても、第1実施形態と同様の効果が得られる。
【0079】
【発明の効果】
以上説明したように、本発明の画像処理装置によれば、ビットブリット処理過程で、転送する画像データの画像処理を選択的に行うことができ、画像処理の高速化を図れる。
【図面の簡単な説明】
【図1】図1は、本発明の背景となる画像処理装置の構成図である。
【図2】図2は、本発明の実施形態となる3次元コンピュータグラフィックスシステムの全体構成図である。
【図3】図3は、図2に示すメモリI/F回路のαブレンド処理およびビットブリット処理に係わる構成を説明するための図である。
【図4】図4は、本発明の第2実施形態の3次元コンピュータグラフィックスシステムのメモリI/F回路のαブレンド処理およびビットブリット処理に係わる構成を説明するための図である。
【符号の説明】
10…3次元コンピュータグラフィックスシステム、11…CPU、12…メインメモリ、143…テクスチャエンジン回路、144…メモリI/F回路、147…DRAM、50,51,56,60,61,65…I/F、52,54,70.71,72…セレクタ、53,57…αブレンド回路、55,80…制御回路
Claims (15)
- 半導体チップの外部の演算処理回路から第1の画像データを入力し、前記半導体チップの外部の外部記憶回路から第2の画像データを入力する第1のインタフェースと、
半導体記憶回路と、
前記第1の画像データと、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとのうち一つを選択して出力する選択回路と、
前記選択回路から入力した画像データの画像処理を行って画像データを生成および出力する処理、並びに前記選択回路から入力した画像データを出力する処理のうち一方を選択して行う画像処理回路と、
前記画像処理回路から入力した画像データを前記半導体記憶回路に出力する第2のインタフェースと
を有し、
前記第1のインタフェース、前記半導体記憶回路、前記選択回路、前記画像処理回路および前記第2のインタフェースが同一の前記半導体チップ内に構成されている
画像処理装置。 - 前記第1の画像データを画像処理して前記半導体記憶回路に書き込む場合に、前記選択回路が前記第1の画像データを選択し、前記画像処理回路が前記第1の画像データの前記画像処理を行うように制御する制御回路
をさらに有する請求項1に記載の画像処理装置。 - 転送過程で画像処理を行わずに前記外部記憶回路から前記半導体記憶回路に画像データを転送する場合に、前記選択回路が前記第2の画像データを選択し、前記画像処理回路が前記選択回路から入力した前記第2の画像データを出力するように制御する制御回路
をさらに有する請求項1に記載の画像処理装置。 - 転送過程で画像処理を行って前記外部記憶回路から前記半導体記憶回路に画像データを転送する場合に、前記選択回路が前記第2の画像データを選択し、前記画像処理回路が前記選択回路から入力した前記第2の画像データを画像処理して出力するように制御する制御回路
をさらに有する請求項1に記載の画像処理装置。 - 転送過程で画像処理を行わずに前記半導体記憶回路内で画像データを転送する場合に、前記選択回路が前記第3の画像データを選択し、前記画像処理回路が前記選択回路から入力した前記第3の画像データを出力するように制御する制御回路
をさらに有する請求項1に記載の画像処理装置。 - 転送過程で画像処理を行って前記外部記憶回路から前記半導体記憶回路に画像データを転送する場合に、前記選択回路が前記第3の画像データを選択し、前記画像処理回路が前記選択回路から入力した前記第3の画像データを画像処理して出力するように制御する制御回路
をさらに有する請求項1に記載の画像処理装置。 - 前記第2のインタフェースは、前記半導体記憶回路の書き込みアドレスから読み出された画像データを、書き込みを行う前に入力して前記画像処理回路に出力し、
前記画像処理回路は、前記第2のインタフェースから入力した画像データと、前記選択回路から入力した画像データとを用いて画像処理を行って画像データを生成および出力する
請求項1に記載の画像処理装置。 - 前記演算処理回路が出力した画像データをテクスチャ処理して前記第1の画像データとして前記第1のインタフェースに出力するテクスチャ処理回路
をさらに有する
請求項1に記載の画像処理装置。 - 前記画像処理回路は、前記選択回路から入力した画像データと、前記第2のインタフェースから入力した画像データとを用いてαブレンディング処理を行う
請求項7に記載の画像処理装置。 - 半導体チップの外部の演算処理回路から第1の画像データを入力し、前記半導体チップの外部の外部記憶回路から第2の画像データを入力するインタフェースと、
半導体記憶回路と、
前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとうち一方を選択して出力する第1の選択回路と、
前記第1の画像データと、前記第1の選択回路で選択された画像データとのうち一方を選択して出力する第2の選択回路と、
前記第2の選択回路から入力した画像データの画像処理を行って画像データを生成する画像処理回路と、
前記画像処理回路で生成された前記画像データと、前記第1の選択回路で選択して出力された前記画像データとのうち一方を選択して出力して前記半導体記憶回路に出力する第3の選択回路と
を有し、
前記インタフェース、前記半導体記憶回路、前記第1の選択回路、前記第2の選択回路、前記第3の選択回路および前記画像処理回路が同一の前記半導体チップ内に構成されている
画像処理装置。 - 前記画像処理回路は、前記半導体記憶回路の書き込みアドレスから読み出された画像データと、前記第2の選択回路から入力した画像データとを用いて画像処理を行って画像データを生成および出力する
請求項10に記載の画像処理装置。 - 前記画像処理回路は、αブレンディング処理を行う
請求項11に記載の画像処理装置。 - 前記演算処理回路が生成した画像データをテクスチャ処理して前記第1の画像データとして前記第1のインタフェースに出力するテクスチャ処理回路
をさらに有する
請求項10に記載の画像処理装置。 - 演算処理回路と、
外部記憶回路と、
レンダリング回路と
を有し、
前記レンダリング回路は、
前記演算処理回路から第1の画像データを入力し、前記外部記憶回路から第2の画像データを入力する第1のインタフェースと、
半導体記憶回路と、
前記第1の画像データと、前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとのうち一つを選択して出力する選択回路と、
前記選択回路から入力した画像データの画像処理を行って画像データを生成および出力する処理、並びに、前記選択回路から入力した画像データを出力する処理のうち一方を選択して行う画像処理回路と、
前記画像処理回路から入力した画像データを前記半導体記憶回路に出力する第2のインタフェースと
を有し、
前記第1のインタフェース、前記半導体記憶回路、前記選択回路、前記画像処理回路および前記第2のインタフェースが同一の前記半導体チップ内に構成されている
画像処理装置。 - 演算処理回路と、
外部記憶回路と、
レンダリング回路と
を有し、
前記レンダリング回路は、
前記演算処理回路から第1の画像データを入力し、前記外部記憶回路から第2の画像データを入力するインタフェースと、
半導体記憶回路と、
前記第2の画像データと、前記半導体記憶回路から読み出された第3の画像データとうち一方を選択して出力する第1の選択回路と、
前記第1の画像データと、前記第1の選択回路で選択された画像データとのうち一方を選択して出力する第2の選択回路と、
前記第2の選択回路から入力した画像データの画像処理を行って画像データを生成する画像処理回路と、
前記画像処理回路で生成された前記画像データと、前記第1の選択回路で選択して出力された前記画像データとのうち一方を選択して出力して前記半導体記憶回路に出力する第3の選択回路と
を有し、
前記インタフェース、前記半導体記憶回路、前記第1の選択回路、前記第2の選択回路、前記第3の選択回路および前記画像処理回路が同一の前記半導体チップ内に構成されている
画像処理装置。
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