JP4502613B2 - 非準拠カード認識システムと非準拠カード認識方法 - Google Patents
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以下、添付の図面を参照しつつ本発明のカード認識システム及び非準拠カードの認識方法の実施の形態について説明する。図1において、実施の形態1のカード認識システムS1を構成するアクティブ型のアダプタ50は、PCMCIAに準拠していない、例えば、異なる形状のコネクタを有する非準拠カード(以下、必要に応じて異形カード又は非PCカードという)であるスマートカードを、PCMCIAの準拠している準拠カード(以下、必要に応じて標準カード又はPCカードという)として認識するためのコンバータとして、図9に示した従来のコンバータC2からインターフェース11、CPU12、RAM13、ROM14を除去し、代わりに、改良したPCカード・インターフェース51を有するコンバータC1を採用したことを特徴とする。
実施の形態1に係るカード認識システムS1では、アクティブ型のアダプタ50の内部に改良したコンバータC1を備えるが、本発明のカード認識システムは、上記アクティブ型のアダプタ50を用いる形態に限定されず、パッシブ型のアダプタを用いる形態を採用しても良い。この場合、コンピュータに内蔵するコンバータとして上記改良したコンバータC1を使用する。
上記改良したコンバータC1を備えることにより、図9に示したように従来コンバータC2を構成していたCPU、ROM、RAMを除去して回路規模の小型化を図ることができるが、この結果、信号出力に関するタイミング制御までコンピュータ3により行うことになる。ホストCPU5が複数の仕事を並列に処理するマルチタスクタイプの場合、高度な処理能力を必要とする(いわゆる重い)アプリケーションを実行している時、又は、多数のアプリケーションを同時に実行している時には、厳密なタイミング制御を行うことが難しくなってしまう。例えば、データの読み出し及び書き込み時に行うタイミング制御、及び、リセット期間等の厳密なタイミング制御が難しくなる。この結果、リセット期間は、周波数約4MHzのクロック信号が40000〜45000回サイクルする期間(約10ms〜11.25ms)でなければならないとするEMV規格を常に満たすことが難しなってしまう。
Claims (8)
- 第1ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム(S1)であって、コンピュータ(3)と、アダプタ(50)と、を含んでおり、
上記コンピュータが、第1コネクタ(2)と、カードコントローラ(8)と、を含んでおり、
上記第1コネクタが、第2ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、
上記カードコントローラが、第1コネクタに接続された準拠カードとの間で第2ビット数のデータ幅のパラレルデータを送受するものであり、
上記アダプタが、第1コネクタに接続するための第2コネクタ(10b)と、非準拠カードを接続するための第3コネクタ(16)と、インターフェース(51)と、該インターフェースに接続されている非準拠カード制御部(60)と、で構成されており、
上記インターフェースが、第2コネクタに接続されており、アドレスデコーダ(53)と、信号変換部(54)と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、
上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、
上記信号変換部が、第1ビット数と第2ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“0”を付加することによって、第2コネクタからの第2ビット数のデータ幅のパラレルデータを、第1ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第1ビット数のデータ幅のパラレルデータを、第2ビット数のデータ幅のパラレルデータに変換して第2コネクタに直ちに出力する論理回路であり、
上記非準拠カード制御部が、バッファメモリ(61)と、TX・I/O制御部と、を含んでおり、
上記バッファメモリが、第1ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、
上記TX・I/O制御部が、カードコントローラからバッファメモリへの、上記最大量のデータの書き込み完了に応じて、データを第1ビット数のデータ量の単位でシリアルに読み出して第3コネクタに出力するものであり、
更に、上記TX・I/O制御部が、TX制御部(23)と、I/O制御部(25)と、を備えており、上記TX制御部は、上記バッファメモリからの第1ビット数のデータ幅のパラレルデータをシリアル変換してからI/O制御部へと出力するものであり、上記I/O制御部は、第1ビット数のデータ量のシリアルデータを第3コネクタに出力するものである、
ことを特徴とする非準拠カード認識システム。 - 第1ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム(S2)であって、コンピュータ(9)と、アダプタ(80)と、を含んでおり、
上記コンピュータが、第1コネクタ(2)と、カードコントローラ(70)と、を含んでおり、
上記第1コネクタが、第2ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、
上記カードコントローラが、第1コネクタに接続された準拠カード又はアダプタを介して接続された非準拠カードとデータの送受を行うためのものであり、PCカード検出部(71)と、PCカード制御部(72)と、マルチプレクサ(74)と、コンバータ(C1)と、を含んでおり、
上記PCカード制御部が、準拠カードの第2ビット数のデータ幅のパラレルデータを送受するものであり、マルチプレクサとコンバータとに接続されており、
上記PCカード検出部が、第1コネクタに接続されたカードが、準拠カード又は非準拠カードであるのかを調べ、検出結果信号をマルチプレクサに出力するものであり、
上記マルチプレクサが、検出結果信号が準拠カードであることを表している場合には、第1コネクタとPCカード制御部とを接続し、非準拠カードであることを表している場合には、第1コネクタとコンバータとを接続するものであり、
上記コンバータが、インターフェース(51)と、該インターフェースに接続されている非準拠カード制御部(60)と、で構成されており、
上記インターフェースが、PCカード制御部に接続されており、アドレスデコーダ(53)と、信号変換部(54)と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、
上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、
上記信号変換部が、第1ビット数と第2ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“0”を付加することによって、カードコントローラから出力される第2ビット数のデータ幅のパラレルデータを、第1ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第1ビット数のデータ幅のパラレルデータを、第2ビット数のデータ幅のパラレルデータに変換して第1コネクタに直ちに出力する論理回路であり、
上記非準拠カード制御部が、バッファメモリ(61)と、TX・I/O制御部と、を含んでおり、
上記バッファメモリが、信号変換部からの第1ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、
上記TX・I/O制御部が、上記非準拠カードが一度に転送可能な最大の量のデータの上記バッファメモリへの書き込み完了に応じて、データを第1ビット数のデータ量の単位でシリアルに読み出してマルチプレクサに出力するものであり、
更に、上記TX・I/O制御部が、TX制御部(23)と、I/O制御部(25)と、を備えており、上記TX制御部は、上記バッファメモリからの第1ビット数のデータ幅のパラレルデータをシリアル変換してからI/O制御部へと出力するものであり、上記I/O制御部は、第1ビット数のデータ量のシリアルデータをマルチプレクサに出力するものであり、
上記アダプタが、第1コネクタに接続するための第2コネクタ(80b)と、上記非準拠カードを接続するための第3コネクタ(80a)と、を含んでおり、且つ、上記第2コネクタと第3コネクタとの間に、非準拠カードの配線を準拠カードの配線に変換する回路を有している、
ことを特徴とする非準拠カード認識システム。 - 上記アドレスデコーダが、
予め割り当てられているアドレスを順に記憶している複数のレジスタ(53a、53b、53c、53d、53e、53f、53g、53h)と、
各レジスタと入力される準拠カードのアドレスデータとの排他的論理和を求める上記レジスタと同数のEXORゲート(53i、53j、53j、53k、53l、53m、53n、53o、53p)と、
で構成されている回路であり、各EXORゲートからの出力を非準拠カードの制御信号として直ちに出力する、請求項1又は2に記載の非準拠カード認識システム。 - 上記信号変換部が、第1ビット数と第2ビット数との内、少ないビット数分の双方向ゲート(57[0]、57[1]、57[2]、57[3]、57[4]、57[5]、57[6]、57[7])を、対応する最下位ビットデータから順に割り当て、且つ、第1ビット数と第2ビット数との差のビット数分の、各々が“0”を出力する一方向ゲート(57[8]、57[9]、57[10]、57[11]、57[12]、57[13]、57[14]、57[15])を、上記双方向ゲートの割り当てられたビットの1つ上のビットデータから順に割り当てた構成の回路と、
ビット数の多いデータをビット数の少ないデータに変換する場合、上記双方向ゲートのみをアクティブに切り換え、ビット数の少ないデータをビット数の多いデータに変換する場合、上記双方向ゲートと、一方向ゲートと、をアクティブに切り換える論理ゲート(56)と、
で構成されている論理回路である、請求項1乃至3の何れか1つに記載の非準拠カード認識システム。 - 更に、上記非準拠カード制御部が、コンピュータからの要求に応じて、データの書き込み、読み出しに関するタイミング制御を行うためのリセット信号を、予め定めたタイミングで出力する、コンピュータに依存せずに独自動作するリセット制御部(66)を有する、請求項1乃至4の何れか1つに記載の非準拠カード認識システム。
- 上記リセット制御部が、カウンタ(67)と、レジスタ(68)と、比較器(69)と、を含んでいる回路であり、
上記カウンタがコンピュータからの要求に応じて始動するものであり、
上記比較器が、カウンタのカウント値がレジスタに記録されている値と一致した場合に、上記リセット信号を出力する回路である、
請求項5に記載の非準拠カード認識システム。 - 上記規格がPCMCIAであり、非準拠カードがスマートカードであることを特徴とする請求項1乃至6の何れか1つに記載の非準拠カード認識システム。
- 請求項1に記載の非準拠カード認識システムを用いて行う、上記アダプタの第3コネクタに接続された非準拠カードの認識方法であって、
上記インターフェースのアドレスデコーダによって、カードコントローラからのアドレスデータを、非準拠カードの制御信号に直接変換して非準拠カード制御部に出力する工程と、
上記インターフェースの信号変換部によって、カードコントローラからの第2ビット数のデータ幅のパラレルデータを、第1ビット数のデータ量のパラレルデータに直接変換して非準拠カード制御部に直ちに出力する工程と、
カードコントローラからバッファメモリへの上記最大量のデータの書き込み完了に応じて、上記非準拠カード制御部のTX・I/O制御部によって、データを第1ビット数単位でシリアルに読み出して第3コネクタに出力する工程と、
を含んでいることを特徴とする非準拠カードの認識方法。
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