JP2009200809A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】集積回路装置は、入力信号VIが入力され、入力信号CIのDCオフセットに応じたオフセット調整と、入力信号VIの振幅に応じたゲイン調整を行う増幅回路10と、増幅回路10の後段側に設けられ、入力信号VIの周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタ38と、フィルタ38の後段側に設けられ、増幅回路10により増幅された信号に対するA/D変換を行うA/D変換器50と、増幅回路10でのオフセット調整の設定と、増幅回路10でのゲイン調整の設定と、フィルタ38でのカットオフ周波数の設定を行う制御回路70を含む。
【選択図】図1
Description
図1に本実施形態の集積回路装置の構成例を示す。この集積回路装置(アナログフロントエンド回路)は、増幅回路10、フィルタ38、A/D変換器50、制御回路70を含む。なお本実施形態の集積回路装置は図1の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図4に本実施形態の集積回路装置の第1の詳細例を示す。この第1の詳細例では、増幅回路10が、連続時間型フィルタ30として入力信号VIのフィルタ処理を行う。またフィルタ38が、この連続時間型フィルタ30を前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタ(SCF)40となっている。
図5に本実施形態の集積回路装置の第2の詳細例を示す。この第2の詳細例では、制御回路70によりデジタルフィルタ100が実現されている。なお、SCF40を設けてデジタルフィルタ100を設けなかったり、逆にSCF40を設けずにデジタルフィルタ100だけを設けるなどの様々な変形実施が可能である。
図6に本実施形態の集積回路装置の第3の詳細例を示す。図6では集積回路装置が複数の入力チャンネルCH1〜CH3を有する構成になっている。具体的には、図1では、1つの増幅回路10と1つのフィルタ38だけが設けられているが、図6では、複数の増幅回路10-1〜10-3(広義には第1〜第Mの増幅回路。Mは2以上の整数)と、複数のフィルタ38-1、38-3(広義には第1〜第Mのフィルタ)が設けられている。またフィルタ38-1、38-3の後段にはマルチプレクサ90(セレクタ)が設けられている。
次に本実施形態の集積回路装置により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図4、図5等の連続時間型フィルタ30をRCフィルタ30と呼ぶこととする。
次に、フィルタの減衰率の設定手法の詳細について図12を用いて説明する。図12のF1において、fck1、fc1は、各々、SCF40のサンプリング周波数、カットオフ周波数であり、nは、A/D変換器50の分解能を表すビット数である。AT1(デシベル)は、周波数fck1−fc1におけるRCフィルタ30(連続時間型フィルタ)の減衰率である。この場合には、AT1≦20×log(1/2n)の関係が成り立つ。
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図14に周波数の設定例を示す。
本実施形態では、A/D変換器50のサンプリング周波数fck1’はSCF40のサンプリング周波数fck1と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ100のサンプリング周波数fck2は低くできるため、fck2を、fck1’≧fck2を満たす範囲で可変に設定できる。従ってA/D変換器50は、図16のH1に示すタイミングでA/D変換動作を行った後、H2、H3、H4に示すタイミングではA/D変換動作を行わないようにし、H5に示すタイミングでA/D変換動作を行った後、H6、H7に示すタイミングではA/D変換動作を行わないようにする間欠動作(間引き動作)が可能になる。
図20(A)、図20(B)にSCF40の構成例を示す。図20(A)はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図20(B)はホールド期間でのスイッチのオン・オフの状態を表す図である。なおSCF40の構成は図20(A)、図20(B)に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なSCFの構成を採用できる。
図21(A)、図21(B)にデジタルフィルタ100の構成例を示す。図21(A)では、2次のIIRフィルタ102、104をカスケード接続することで、4次のデジタルフィルタ100を実現している。即ちIIR102には、A/D変換器50からの信号ADQが入力され、その出力信号が次段のIIR104に入力される。そしてIIR104の出力信号がデジタルフィルタ100の出力信号DGQになる。
図22に本実施形態の第4の詳細例を示す。図22において、増幅回路10は、複数の増幅器AM1〜AM3(広義には第1〜第Nの増幅器。Nは2以上の整数)を有し、入力信号VIが入力されて、その信号増幅を行う。これらの複数の増幅器AM1〜AM3は例えばカスケード接続されている。具体的には増幅器AM1は、センサ等からの入力信号VIを受けて、出力信号AQ1を増幅器AM2に出力する。増幅器AM2は、増幅器AM1の出力信号AQ1を受けて、出力信号AQ2を増幅器AM3に出力する。増幅器AM3は、増幅器AM2の出力信号AQ2を受けて、出力信号AQ3を例えばA/D変換器50に出力する。なお増幅回路10が有する増幅器の段数は3段に限定されず、例えば増幅器の段数を2段にしたり、4段以上にするなどの種々の変形実施が可能である。
図22では増幅回路が多段アンプ・多段DACの構成になっている。このような多段DAC・多段アンプを採用する利点について、以下に説明する。
次に本実施形態におけるD/A変換器の出力レンジ、1LSB相当電圧の設定手法について具体的に説明する。
次に本実施形態の電子機器について図29(A)〜図29(C)を用いて説明する。なお本実施形態の電子機器は図29(A)〜図29(C)の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
RA1〜RA3 オフセット調整レジスタ、RG1〜RG3 ゲイン調整レジスタ、
RV1〜RV3 オフセット値レジスタ、CP1〜CP3 コンパレータ、
OP01、OP02、OP1、OP2、OP3 オペアンプ、
R01〜R03、R11〜R14、R21、R22、R31、R32 抵抗、
10 増幅回路、30 連続時間型フィルタ、38 フィルタ、40 SCF、
50 A/D変換器、70 制御回路、100 デジタルフィルタ、
500 センサデバイス、501 センサ、504 検出回路、510 集積回路装置、
511〜513 3軸加速度センサ、514 脈拍計用フォトセンサ、
515 歩数計用加速度センサ、520 通信回路、522 アンテナ、
530 処理部、532 I/F
Claims (17)
- 入力信号が入力され、前記入力信号のDCオフセットに応じたオフセット調整と、前記入力信号の振幅に応じたゲイン調整を行う増幅回路と、
前記増幅回路の後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタと、
前記フィルタの後段側に設けられ、前記増幅回路により増幅された信号に対するA/D変換を行うA/D変換器と、
前記増幅回路でのオフセット調整の設定と、前記増幅回路でのゲイン調整の設定と、前記フィルタでのカットオフ周波数の設定を行う制御回路と、
を含むことを特徴とする集積回路装置。 - 請求項1において、
第1〜第M(Mは2以上の整数)の入力信号が入力され、前記第1〜第Mの入力信号のDCオフセットに応じたオフセット調整と前記第1〜第Mの入力信号の振幅に応じたゲイン調整を行う1〜第Mの増幅回路が、前記増幅回路として設けられ、
前記第1〜第Mの入力信号の周波数帯域に応じてカットオフ周波数が可変に設定される第1〜第Mのフィルタが、前記フィルタとして設けられ、
前記第1〜第Mのフィルタの出力信号のいずれかを選択して、マルチプレクサ出力信号として前記A/D変換器に出力するマルチプレクサを更に含むことを特徴とする集積回路装置。 - 請求項1又は2において、
前記増幅回路は、連続時間型フィルタとして前記入力信号のフィルタ処理を行い、
前記フィルタは、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタであることを特徴とする集積回路装置。 - 請求項3において、
前記スイッチトキャパシタフィルタのサンプリング周波数をfck1とし、前記スイッチトキャパシタフィルタのカットオフ周波数をfc1とし、前記A/D変換器の分解能をnビットとし、周波数fck1−fc1における前記連続時間型フィルタの減衰率をAT1デシベルとした場合に、AT1≦20×log(1/2n)であることを特徴とする集積回路装置。 - 請求項3又は4において、
前記連続時間型フィルタのカットオフ周波数fc0が固定され、
前記スイッチトキャパシタフィルタのカットオフ周波数fc1が可変に設定されることを特徴とする集積回路装置。 - 請求項3乃至5のいずれかにおいて、
前記スイッチトキャパシタフィルタのサンプリング周波数fck1が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が可変に設定されることを特徴とする集積回路装置。 - 請求項6において、
前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が可変に設定されることを特徴とする集積回路装置。 - 請求項3乃至7のいずれかにおいて、
前記制御回路は、
前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタを含むことを特徴とする集積回路装置。 - 請求項8において、
前記連続時間型フィルタのカットオフ周波数をfc0とし、前記スイッチトキャパシタフィルタのカットオフ周波数をfc1とし、前記デジタルフィルタのカットオフ周波数をfc2とした場合に、fc0>fc1>fc2に設定されることを特徴とする集積回路装置。 - 請求項8又は9において、
前記デジタルフィルタのサンプリング周波数をfck2とし、前記デジタルフィルタのカットオフ周波数をfc2とし、周波数fck2−fc2における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をAT2デシベルとした場合に、AT2≦20×log(1/2n)であることを特徴とする集積回路装置。 - 請求項8乃至10のいずれかにおいて、
前記デジタルフィルタのサンプリング周波数fck2は、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。 - 請求項11において、
前記デジタルフィルタのカットオフ周波数fc2は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。 - 請求項1乃至12のいずれかにおいて、
前記増幅回路は、カスケード接続された第1〜第N(Nは2以上の整数)の増幅器を有し、
前記第1〜第Nの増幅器に対応して設けられ、前記第1〜第Nの増幅器のオフセット調整を行うための第1〜第NのD/A変換器を更に含み、
前記制御回路は、
前記第1〜第NのD/A変換器を用いた前記第1〜第Nの増幅器のオフセット調整の設定と、前記第1〜第Nの増幅器のゲイン調整の設定を行うことを特徴とする集積回路装置。 - 請求項13において、
前記第1〜第NのD/A変換器のうちの第i(iは1≦i<Nを満たす整数)のD/A変換器の出力レンジをQR1とし、前記第1〜第NのD/A変換器のうちの前記第iのD/A変換器の後段の第i+1のD/A変換器の出力レンジをQR2とした場合に、QR1>QR2であることを特徴とする集積回路装置。 - 請求項14において、
前記第1〜第Nの増幅器のうちの第iの増幅器のゲインをG1とし、前記第iのD/A変換器の1LSB相当の電圧をVLSB1とした場合に、QR2≧G1×VLSB1であることを特徴とする集積回路装置。 - 請求項13乃至15のいずれかにおいて、
前記第1〜第NのD/A変換器のうちの第i(iは1≦i<Nを満たす整数)のD/A変換器の1LSB相当の電圧をVLSB1とし、前記第1〜第NのD/A変換器のうちの前記第iのD/A変換器の後段の第i+1のD/A変換器の1LSB相当の電圧をVLSB2とした場合に、VLSB1>VLSB2であることを特徴とする集積回路装置。 - 請求項1乃至16のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
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