JP4491113B2 - 半導体集積回路の設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、スタンダードセルのような半導体集積回路の設計方法である。
【0002】
【背景技術】
近年、半導体集積回路の自動配置配線等の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。ところで、同一の半導体基板上に、例えば、マクロセルのような回路を複数、形成するとき、ある回路と他の回路とは、電源配線の系統を異ならせたい場合がある。例えば、ある回路の動作電圧と他の回路の動作電圧が異なる場合である。この場合、ある回路に給電する電源配線と、他の回路に給電する電源配線とは分離される。これらの電源配線同士が交差しないようにするため、形状が複雑になる電源配線が生じる。この電源配線については、自動配線のみで配置できない。よって、設計者が一部またはすべて手作業で電源配線を配置しなければならない。この結果、電源配線に要する時間が増加する。
【0003】
【発明が解決しようとする課題】
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路の設計方法を提供することである。
【0004】
【課題を解決するための手段】
(1)本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、前記第1電源配線と異なる系統の第2電源配線と、を含む半導体集積回路の設計方法であって、
前記回路ブロック内には、前記第1電源配線および第3電源配線が含まれ、
前記第3電源配線は、曲がり部を有し、かつ、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統であり、
前記回路ブロックの位置を決定する第1工程と、
前記第1工程後、前記第2電源配線が前記第3電源配線と接続するように、前記第2電源配線を自動配線する第2工程と、
を備えた、ことを特徴とする。
【0005】
本発明において、電源配線が異なる系統を例示すれば、以下のとおりである。ある回路の動作電圧と他の回路の動作電圧が異なる場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。また、同じ電圧でも、例えば、ある回路がデジタル回路で、他の回路がアナログ回路の場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。
【0006】
本発明によれば、第2電源配線および第3電源配線を含む一つの電源配線の系統ができる。この一つの電源配線が、例えば、5以上の多角形のような複雑な形状であっても、本発明によれば、手作業による電源配線の配置を減らす、または、なくすことができる。つまり、第3電源配線は、屈曲部等の曲がり部を有するので、この一つの電源配線の複雑な形状となる部分については、第3電源配線とすることにより、第2電源配線を自動配線することができるのである。
【0007】
本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、前記第1電源配線と異なる系統の第2電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記回路ブロック内には、前記第1電源配線および第3電源配線が含まれ、
前記第3電源配線は、曲がり部を有し、かつ、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統である、ことを特徴とする。本発明の半導体集積回路の設計方法によれば、このような半導体集積回路を設計することができる。
【0008】
(2)本発明の半導体集積回路およびその設計方法は、前記第3電源配線が、前記第1電源配線の外側に配置されている、ことを特徴とする。
【0009】
(3)本発明の半導体集積回路およびその設計方法は、前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
を含む、ことを特徴とする。
【0010】
第1方向とは、例えば、自動配線における第1優先配線方向を意味する。第2方向とは、例えば、自動配線における第2優先配線方向を意味する。
【0011】
(4)本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、前記回路ブロック用のI/Oポートと一体化している、ことを特徴とする。本発明によれば、自動配線段階において、前記回路ブロックの回路と、前記回路ブロック用のI/Oポートと、の接続の手間を省くことができる。
【0012】
(5)上記(4)に係る本発明の半導体集積回路およびその設計方法は、
前記第1辺および前記第2辺は、前記I/Oポートを他のI/Oポートと分離する位置まで延びている、ことを特徴とする。本発明によれば、前記I/Oポートと他のI/Oポートとにおいて、電源配線の系統の分離が容易となる。
【0013】
(6)本発明の半導体集積回路およびその設計方法は、
前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
第1方向に延び、前記第2辺と接続される第3辺と、
第2方向に延び、前記第3辺および前記第1辺と接続される第4辺と、
を含み、
前記第1辺〜前記第4辺により、前記第1電源配線を囲んでいる、ことを特徴とする。
本発明によれば、第1電源配線を囲むように、第1辺〜第4辺が形成されている。このため、回路ブロックの位置により、第1辺〜第4辺の任意を選択し、第2電源配線と接続させることができる。よって、回路ブロックを半導体集積回路領域のどの位置にも配置することが可能となる。
【0014】
(7)本発明の半導体集積回路およびその設計方法は、前記第1電源配線が、環状電源配線を含む、ことを特徴とする。環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。
【0015】
(8)本発明の半導体集積回路およびその設計方法は、前記第2電源配線および前記第3電源配線が、他の環状電源配線を構成する、ことを特徴とする。
【0016】
(9)本発明の半導体集積回路およびその設計方法は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、ことを特徴とする。
【0017】
(10)本発明の半導体集積回路およびその設計方法は、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、ことを特徴とする。
【0018】
(11)本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、マクロセルを含む、ことを特徴とする。
【0019】
(12)本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、ことを特徴とする。
【0020】
(13)本発明の半導体集積回路およびその設計方法は、前記第1工程と前記第2工程との間に、前記第2電源配線および前記第3電源配線を含む電源配線により給電される、他の回路ブロックの位置を決定する工程を備える、ことを特徴とする。
【0021】
(14)本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックが、マクロセルを含む、ことを特徴とする。
【0022】
(15)本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックは、ランダムロジック回路を含む、ことを特徴とする。
【0023】
(16)本発明の半導体集積回路の設計方法は、前記回路ブロックの情報、前記他の回路ブロックの情報、前記第1電源配線の情報、前記第2電源配線の情報および前記第3電源配線の情報は、ライブラリに登録されている、ことを特徴とする。
【0024】
(17)本発明の半導体集積回路の設計方法は、前記回路ブロックおよび前記他の回路ブロックの位置が、自動配置により決定される、ことを特徴とする。
【0025】
(18)本発明の半導体集積回路およびその設計方法は、前記半導体集積回路が、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、ことを特徴とする。
【0026】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態について、図面を用いて説明する。図7は、第1実施形態に係る半導体集積回路1の平面図である。半導体集積回路1は、I/Oポート20a、20b、20c、20dと、第1回路ブロック30と、第2回路ブロック40と、多数のランダムロジック回路ブロック50と、を含む。これらは、半導体集積回路1の集積回路設計領域10に形成される。集積回路設計領域10の形状は任意であり、本実施形態では四角形をしている。
【0027】
I/Oポート20a、20b、20c、20dは、集積回路設計領域10の縁部に配置されている。I/Oポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
【0028】
第1回路ブロック30と第2回路ブロック40とは、集積回路設計領域10の対角線上に配置されている。詳しく言うと、第1回路ブロック30は、集積回路設計領域10のうち、I/Oポート20cとI/Oポート20dとで規定される角部より内側の領域に配置されている。また、第2回路ブロック40は、集積回路設計領域10のうち、I/Oポート20aとI/Oポート20bとで規定される角部より内側の領域に配置されている。第1回路ブロック30および第2回路ブロック40は、例えば、メモリ、アナログ回路である。なお、第1回路ブロック30および第2回路ブロック40の形状は任意であり、本実施形態では四角形をしている。また、第1回路ブロック30および第2回路ブロック40は、大きさの異なる四角形をしているが、同じ大きさでもよい。また、第1回路ブロック30および第2回路ブロック40のうち、いずれか一つでもよいし、さらに他の回路ブロックを配置することもできる。
【0029】
第1回路ブロック30および第2回路ブロック40は、それぞれ、環状電源配線32、42を備える。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。環状電源配線32は、第1回路ブロック30の回路(上記のメモリ等)の外側に位置し、この回路に給電している。同様に、環状電源配線42は、第2回路ブロック40の回路(上記のメモリ等)の外側に位置し、この回路に給電している。第1回路ブロック30および第2回路ブロック40の回路中の電源配線は、どこに位置するか分からないので、環状電源配線32、42を回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線32、42の形状は任意であり、本実施形態では四角形の枠状をしている。また、環状電源配線32、42は、それぞれ、一組のVDD配線、VSS配線からなる。VDD配線、VSS配線のいずれか一方が、内側に位置し、他方が外側に位置する。なお、環状電源配線32、42の代わりに、ストライプ状の電源配線でもよい。
【0030】
複数のランダムロジック回路ブロック50は、集積回路設計領域10であって、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40が配置されている領域以外に配置されている。ランダムロジック回路ブロック50は、例えば、MSIセルのような、他の回路と同じ系統の電源で給電してもよいマクロセルである。ランダムロジック回路ブロック50の形状は任意であり、本実施形態では、長手方向がx方向である長方形をしている。
【0031】
複数のランダムロジック回路ブロック50が形成されている領域(以下、回路ブロック50領域という)の外側には、この領域を囲むように、環状電源配線52が配置されている。環状電源配線52は、以下の▲1▼〜▲8▼に説明する辺52a〜52hからなり、ランダムロジック回路ブロック50の回路に給電する。
【0032】
▲1▼辺52aは、図中のy方向に延び、I/Oポート20dと、回路ブロック50領域と、の間に配置されている。
【0033】
▲2▼辺52bは、角部54aで辺52aと接続され、図中のx方向に延びている。辺52bは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。
【0034】
▲3▼辺52cは、角部54bで辺52bと接続され、図中のy方向に延びている。辺52cは、環状電源配線32と、回路ブロック50領域と、の間に配置されている。
【0035】
▲4▼辺52dは、角部54cで辺52cと接続され、図中のx方向に延びている。辺52dは、I/Oポート20cと、回路ブロック50領域と、の間に配置されている。
【0036】
▲5▼辺52eは、角部54dで辺52dと接続され、図中のy方向に延びている。辺52eは、I/Oポート20bと、回路ブロック50領域と、の間に配置されている。
【0037】
▲6▼辺52fは、角部54eで辺52eと接続され、図中のx方向に延びている。辺52fは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。
【0038】
▲7▼辺52gは、角部54fで辺52fと接続され、図中のy方向に延びている。辺52gは、環状電源配線42と、回路ブロック50領域と、の間に配置されている。
【0039】
▲8▼辺52hは、角部54gで辺52gと接続され、角部54hで辺52aと接続され、図中のx方向に延びている。辺52hは、I/Oポート20aと、回路ブロック50領域と、の間に配置されている。なお、x方向は、自動配線の第1優先配線方向の一例である。また、y方向は、自動配線の第2優先配線方向の一例である。
【0040】
第1回路ブロック30の環状電源配線32、第2回路ブロック40の環状電源配線42、ランダムロジック回路ブロック50の環状電源配線52は、それぞれ、異なる系統であるため、互いに分離されている。この理由には、例えば、次の二つがある。一つは、ある回路ブロックを動作させる電圧と他の回路ブロックを動作させる電圧とが異なる場合である。他の一つは、同じ電圧でも、例えば、アナログ回路とロジック回路とでは、電源配線を分離させる必要があるのである。
【0041】
なお、ランダムロジック回路ブロック50の回路に給電する電源配線は、環状電源配線52であるが、辺52dおよび辺52hがない構造でもよいし、辺52aおよび辺52eがない構造でもよい。ランダムロジック回路ブロック50の回路内の電源配線の位置により、これらを選択することができる。
【0042】
環状電源配線52の辺52bおよび辺52cが、第1回路ブロック30内に配置されており、環状電源配線52の辺52fおよび辺52gが、第2回路ブロック40内に配置されている。これが本実施形態の特徴の一つである。これによる効果は後で説明する。
【0043】
次に、第1実施形態に係る半導体集積回路1の設計方法について、図1〜図7を用いて説明する。図1は、半導体集積回路1の設計方法のフローチャートである。図2〜図6は、半導体集積回路1の各設計段階における集積回路設計領域10の平面図である。第1実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50は、予めセルライブラリに登録されている。
【0044】
なお、本明細書において、自動配置配線とは、回路ブロックと電源配線を含む配線とを自動的に配置することである。自動配線とは、電源配線を含む配線を自動的に配置することである。自動配置とは、回路ブロックを自動的に配置することである。
【0045】
まず、図2に示すように、集積回路設計領域10の寸法を決定する(ステップS1)。集積回路設計領域10は、半導体集積回路が形成される半導体基板の表面に相当する。
【0046】
図3に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する(ステップS2)。
【0047】
図4に示すように、第1回路ブロック30および第2回路ブロック40の位置を、自動配置配線プログラムにより決定する(ステップS3)。第1回路ブロック30の位置を先に決め、次に第2回路ブロック40の位置を決めてもよいし、この逆でもよい。
【0048】
第1回路ブロック30は、第1回路ブロック30の回路に給電する環状電源配線32と、環状電源配線32の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52b、52cと、を備え、セルライブラリに登録されている。また、第2回路ブロック40は、第2回路ブロック40の回路に給電する環状電源配線42と、環状電源配線42の外側に位置し、ランダムロジック回路ブロック50に給電する環状電源配線52の辺52f、52gと、を備え、セルライブラリに登録されている。
【0049】
図5に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する(ステップS4)。
【0050】
図6に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する(ステップS5)。これにより、辺52bと角部54aで接続され、y方向に延びる辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びる辺52eが配置される。
【0051】
図7に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する(ステップS6)。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。なお、環状電源配線52の辺52d、52hを先に配置し、次に、環状電源配線52の辺52a、52eを配置してもよい。
【0052】
以上により、半導体集積回路1の設計が完了する。本実施形態の主要な効果を説明する。この効果は次に説明する第2実施形態でも生じる。図7に示すように、環状電源配線52は、八個の角部54a〜54hを有する複雑な形状をしている。つまり、環状電源配線52は、第1回路ブロック部30が配置されているため、角部54aでx方向に曲がり、角部54bでy方向に曲がっている。また、環状電源配線52は、第2回路ブロック部40が配置されているため、角部54eでx方向に曲がり、角部54fでy方向に曲がっている。したがって、第1回路ブロック部30および第2回路ブロック部40を配置した後、環状電源配線52を配置すると、辺52b、52c、52f、52gについては、手作業で配置しなければならない。本実施形態によれば、辺52b、52cが第1回路ブロック部30内にあり、辺52f、52gが第2回路ブロック部40内にあるので、手作業によらず、自動配線のみで環状電源配線52を配置することができる。
【0053】
なお、図8に示す第3回路ブロック60は、第1回路ブロック30、第2回路ブロック40の変形例である。第3回路ブロック60は、第1回路ブロック30や第2回路ブロック40と同様な回路である。第3回路ブロック60は、第3回路ブロック60の回路に給電する環状電源配線62と、環状電源配線62と分離し、環状電源配線52にすることができる四つの辺52i、52j、52k、52lと、を備える。四つの辺52i〜52lで枠状の形が構成され、環状電源配線62の外側に配置されている。
【0054】
環状電源配線52を自動配線するとき、四つの辺52i〜52lの中から任意に選択した辺を環状電源配線52の構成要素にする。第3回路ブロック60は、このような四つの辺52i〜52lを備えているので、集積回路設計領域10のどの位置にも配置することが可能となる。
【0055】
なお、本実施形態では、I/Oポート20a〜20d、第1回路ブロック30、第2回路ブロック40、ランダムロジック回路ブロック50を自動配置しているが、手作業で配置してもよい。
【0056】
[第2実施形態]
本発明の第2実施形態について、図面を用いて説明する。図13は、第2実施形態に係る半導体集積回路3の平面図である。半導体集積回路3については、図7に示す第1実施形態に係る半導体集積回路1との相違点を主に説明する。なお、半導体集積回路1の構成要素と同じものについては、同一符号を付している。
【0057】
半導体集積回路3は、互いに形の異なる四角形をした、第1回路ブロック80および第2回路ブロック90を備える。第1回路ブロック80は、第1回路ブロック80用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第1回路ブロック80の回路の電源配線と接続されている。第1回路ブロック80は、第1回路ブロック30と同様の回路と、これに給電する環状電源配線82と、環状電源配線52の辺52b、52cと、を備えている。
【0058】
また、第2回路ブロック90は、第2回路ブロック90用のI/Oポートを含んだ構造をしている。このI/Oポートの電源配線は、第2回路ブロック90の回路の電源配線と接続されている。第2回路ブロック90は、第2回路ブロック40と同様の回路と、これに給電する環状電源配線92と、環状電源配線52の辺52f、52gと、を備えている。
【0059】
第1回路ブロック80および第2回路ブロック90は、集積回路設計領域10の対角線上になるように、集積回路設計領域10の隅に配置されている。第1回路ブロック80および第2回路ブロック90は、このような位置にあるので、I/Oポート20a〜20dは、その分だけ短くなっている。I/Oポート20a〜20dは、ランダムロジック回路ブロック50の回路用なので、第1回路ブロック80用のI/Oポート、および第2回路ブロック90用のI/Oポートとは電源配線が分離されている。
【0060】
次に、第2実施形態に係る半導体集積回路3の設計方法について、図9〜図13を用いて説明する。図9〜図12は、半導体集積回路3の各設計段階における集積回路設計領域10の平面図である。第2実施形態の設計方法は、スタンダードセルを自動配置配線により設計する方法であり、第1実施形態の設計方法と同様なので、簡単に説明する。
【0061】
まず、図9に示すように、集積回路設計領域10の四つの縁部に、I/Oポート20a、20b、20c、20dの位置を、自動配置配線プログラムにより決定する。
【0062】
図10に示すように、第1回路ブロック80および第2回路ブロック90の位置を、自動配置配線プログラムにより決定する。
【0063】
図11に示すように、ランダムロジック回路ブロック50の位置を、自動配置配線プログラムにより決定する。
【0064】
図12に示すように、環状電源配線52の辺52a、52eの位置を、自動配置配線プログラムにより決定する。これにより、辺52bと角部54aで接続され、y方向に延びた辺52aが配置される。また、辺52fと角部54eで接続され、y方向に延びた辺52eが配置される。
【0065】
図13に示すように、環状電源配線52の辺52d、52hの位置を、自動配置配線プログラムにより決定する。これにより、辺52cと角部54cで接続され、かつ、辺52eと角部54dで接続され、x方向に延びた辺52dが配置される。また、辺52gと角部54gで接続され、かつ、辺52aと角部54hで接続され、x方向に延びた辺52hが配置される。
【0066】
以上により、半導体集積回路3の設計が完了する。本実施形態の主要な効果を説明する。図13に示すように、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、第1回路ブロック80(第2回路ブロック90)と一体構造である。よって、自動配置配線段階において、第1回路ブロック80(第2回路ブロック90)の回路と、第1回路ブロック80(第2回路ブロック90)用のI/Oポートと、の接続の手間を省くことができる。
【0067】
また、第1回路ブロック80(第2回路ブロック90)用のI/Oポートは、ランダムロジック回路ブロック50用のI/Oポート20a〜20dと、電源配線の系統が分離されている。本実施形態では、予めI/Oポートが分離されているので、自動配置配線段階において、I/Oポートを分離する必要がなくなる。
【0068】
また、環状電源配線52の辺52b(52c)は、I/Oポート20b(20c)と第1回路ブロック80用のI/Oポートとの間まで延びている。このため、I/Oポート20b(20c)と、第1回路ブロック80用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。また、環状電源配線52の辺52f(52g)は、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとの間まで延びている。このため、I/Oポート20d(20a)と第2回路ブロック90用のI/Oポートとにおいて、電源配線の系統の分離が容易となる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体集積回路1の設計方法のフローチャートである。
【図2】第1実施形態に係る半導体集積回路1の第1設計工程における集積回路設計領域10の平面図である。
【図3】第1実施形態に係る半導体集積回路1の第2設計工程における集積回路設計領域10の平面図である。
【図4】第1実施形態に係る半導体集積回路1の第3設計工程における集積回路設計領域10の平面図である。
【図5】第1実施形態に係る半導体集積回路1の第4設計工程における集積回路設計領域10の平面図である。
【図6】第1実施形態に係る半導体集積回路1の第5設計工程における集積回路設計領域10の平面図である。
【図7】第1実施形態に係る半導体集積回路1の平面図である。
【図8】第1実施形態に係る回路ブロックの変形例の平面図である。
【図9】第2実施形態に係る半導体集積回路3の第1設計工程における集積回路設計領域10の平面図である。
【図10】第2実施形態に係る半導体集積回路3の第2設計工程における集積回路設計領域10の平面図である。
【図11】第2実施形態に係る半導体集積回路3の第3設計工程における集積回路設計領域10の平面図である。
【図12】第2実施形態に係る半導体集積回路3の第4設計工程における集積回路設計領域10の平面図である。
【図13】第2実施形態に係る半導体集積回路3の平面図である。
【符号の説明】
1、3 半導体集積回路
10 集積回路設計領域
20a〜20d I/Oポート
30 第1回路ブロック
32 環状電源配線
40 第2回路ブロック
42 環状電源配線
50 ランダムロジック回路ブロック
52 環状電源配線
52a〜52l 辺
54a〜54h 角部
60 第3回路ブロック
62 環状電源配線
80 第1回路ブロック
82 環状電源配線
90 第2回路ブロック
92 環状電源配線
Claims (16)
- 回路ブロックと、前記回路ブロックの回路に給電する第1電源配線と、前記第1電源配線と異なる系統の第2電源配線と、を含む半導体集積回路の設計方法であって、
前記回路ブロック内には、前記第1電源配線および第3電源配線が含まれ、
前記第3電源配線は、曲がり部を有し、かつ、前記第1電源配線と分離され、かつ、前記第2電源配線と同じ系統であり、
前記第2電源配線および前記第3電源配線は、5以上の多角形にて他の回路ブロックの環状電源配線を構成し、
前記回路ブロックの位置を決定する第1工程と、
前記第1工程後、前記第2電源配線が前記第3電源配線と接続するように、前記第2電源配線を自動配線する第2工程と、
を備え、
前記第1工程と前記第2工程との間に、前記他の回路ブロックの位置を決定する工程を備える、半導体集積回路の設計方法。 - 請求項1において、
前記第3電源配線は、前記第1電源配線の外側に配置されている、半導体集積回路の設計方法。 - 請求項1または2において、
前記第3電源配線は、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
を含む、半導体集積回路の設計方法。 - 請求項3において、
前記回路ブロックは、前記回路ブロック用のI/Oポートと一体化している、半導体集積回路の設計方法。 - 請求項4において、
前記第1辺および前記第2辺は、前記I/Oポートを他のI/Oポートと分離する位置まで延びている、半導体集積回路の設計方法。 - 請求項1または2において、
前記第3電源配線が、
第1方向に延び、第2方向に延びる前記第2電源配線と接続される第1辺と、
第2方向に延び、前記第1辺と接続される第2辺と、
第1方向に延び、前記第2辺と接続される第3辺と、
第2方向に延び、前記第3辺および前記第1辺と接続される第4辺と、
を含み、
前記第1辺〜前記第4辺により、前記第1電源配線を囲んでいる、半導体集積回路の設計方法。 - 請求項1〜6のいずれかにおいて、
前記第1電源配線は、前記回路ブロックの環状電源配線を構成する、半導体集積回路の設計方法。 - 請求項1〜7のいずれかにおいて、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は異なる、半導体集積回路の設計方法。 - 請求項1〜7のいずれかにおいて、
前記第1電源配線が給電する電位と、
前記第2電源配線および前記第3電源配線を含む電源配線が給電する電位と、
は同じである、半導体集積回路の設計方法。 - 請求項1〜9のいずれかにおいて、
前記回路ブロックは、マクロセルを含む、半導体集積回路の設計方法。 - 請求項10において、
前記回路ブロックは、ROM、RAM、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、半導体集積回路の設計方法。 - 請求項1〜11のいずれかにおいて、
前記他の回路ブロックは、マクロセルを含む、半導体集積回路の設計方法。 - 請求項12において、
前記他の回路ブロックは、ランダムロジック回路を含む、半導体集積回路の設計方法。 - 請求項1〜13のいずれかにおいて、
前記回路ブロックの情報、前記他の回路ブロックの情報、前記第1電源配線の情報、前記第2電源配線の情報および前記第3電源配線の情報は、ライブラリに登録されている、半導体集積回路の設計方法。 - 請求項11〜14のいずれかにおいて、
前記回路ブロックおよび前記他の回路ブロックの位置は、自動配置により決定される、半導体集積回路の設計方法。 - 請求項1〜15のいずれかにおいて、
前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、半導体集積回路の設計方法。
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