JP4491113B2 - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法 Download PDFInfo
- Publication number
- JP4491113B2 JP4491113B2 JP2000167839A JP2000167839A JP4491113B2 JP 4491113 B2 JP4491113 B2 JP 4491113B2 JP 2000167839 A JP2000167839 A JP 2000167839A JP 2000167839 A JP2000167839 A JP 2000167839A JP 4491113 B2 JP4491113 B2 JP 4491113B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply wiring
- circuit block
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、スタンダードセルのような半導体集積回路の設計方法である。
【０００２】
【背景技術】
近年、半導体集積回路の自動配置配線等の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。ところで、同一の半導体基板上に、例えば、マクロセルのような回路を複数、形成するとき、ある回路と他の回路とは、電源配線の系統を異ならせたい場合がある。例えば、ある回路の動作電圧と他の回路の動作電圧が異なる場合である。この場合、ある回路に給電する電源配線と、他の回路に給電する電源配線とは分離される。これらの電源配線同士が交差しないようにするため、形状が複雑になる電源配線が生じる。この電源配線については、自動配線のみで配置できない。よって、設計者が一部またはすべて手作業で電源配線を配置しなければならない。この結果、電源配線に要する時間が増加する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路の設計方法を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第１電源配線と、前記第１電源配線と異なる系統の第２電源配線と、を含む半導体集積回路の設計方法であって、
前記回路ブロック内には、前記第１電源配線および第３電源配線が含まれ、
前記第３電源配線は、曲がり部を有し、かつ、前記第１電源配線と分離され、かつ、前記第２電源配線と同じ系統であり、
前記回路ブロックの位置を決定する第１工程と、
前記第１工程後、前記第２電源配線が前記第３電源配線と接続するように、前記第２電源配線を自動配線する第２工程と、
を備えた、ことを特徴とする。
【０００５】
本発明において、電源配線が異なる系統を例示すれば、以下のとおりである。ある回路の動作電圧と他の回路の動作電圧が異なる場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。また、同じ電圧でも、例えば、ある回路がデジタル回路で、他の回路がアナログ回路の場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。
【０００６】
本発明によれば、第２電源配線および第３電源配線を含む一つの電源配線の系統ができる。この一つの電源配線が、例えば、５以上の多角形のような複雑な形状であっても、本発明によれば、手作業による電源配線の配置を減らす、または、なくすことができる。つまり、第３電源配線は、屈曲部等の曲がり部を有するので、この一つの電源配線の複雑な形状となる部分については、第３電源配線とすることにより、第２電源配線を自動配線することができるのである。
【０００７】
本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第１電源配線と、前記第１電源配線と異なる系統の第２電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記回路ブロック内には、前記第１電源配線および第３電源配線が含まれ、
前記第３電源配線は、曲がり部を有し、かつ、前記第１電源配線と分離され、かつ、前記第２電源配線と同じ系統である、ことを特徴とする。本発明の半導体集積回路の設計方法によれば、このような半導体集積回路を設計することができる。
【０００８】
（２）本発明の半導体集積回路およびその設計方法は、前記第３電源配線が、前記第１電源配線の外側に配置されている、ことを特徴とする。
【０００９】
（３）本発明の半導体集積回路およびその設計方法は、前記第３電源配線が、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
を含む、ことを特徴とする。
【００１０】
第１方向とは、例えば、自動配線における第１優先配線方向を意味する。第２方向とは、例えば、自動配線における第２優先配線方向を意味する。
【００１１】
（４）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、前記回路ブロック用のＩ／Ｏポートと一体化している、ことを特徴とする。本発明によれば、自動配線段階において、前記回路ブロックの回路と、前記回路ブロック用のＩ／Ｏポートと、の接続の手間を省くことができる。
【００１２】
（５）上記（４）に係る本発明の半導体集積回路およびその設計方法は、
前記第１辺および前記第２辺は、前記Ｉ／Ｏポートを他のＩ／Ｏポートと分離する位置まで延びている、ことを特徴とする。本発明によれば、前記Ｉ／Ｏポートと他のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。
【００１３】
（６）本発明の半導体集積回路およびその設計方法は、
前記第３電源配線が、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
第１方向に延び、前記第２辺と接続される第３辺と、
第２方向に延び、前記第３辺および前記第１辺と接続される第４辺と、
を含み、
前記第１辺〜前記第４辺により、前記第１電源配線を囲んでいる、ことを特徴とする。
本発明によれば、第１電源配線を囲むように、第１辺〜第４辺が形成されている。このため、回路ブロックの位置により、第１辺〜第４辺の任意を選択し、第２電源配線と接続させることができる。よって、回路ブロックを半導体集積回路領域のどの位置にも配置することが可能となる。
【００１４】
（７）本発明の半導体集積回路およびその設計方法は、前記第１電源配線が、環状電源配線を含む、ことを特徴とする。環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。
【００１５】
（８）本発明の半導体集積回路およびその設計方法は、前記第２電源配線および前記第３電源配線が、他の環状電源配線を構成する、ことを特徴とする。
【００１６】
（９）本発明の半導体集積回路およびその設計方法は、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は異なる、ことを特徴とする。
【００１７】
（１０）本発明の半導体集積回路およびその設計方法は、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は同じである、ことを特徴とする。
【００１８】
（１１）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、マクロセルを含む、ことを特徴とする。
【００１９】
（１２）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、ことを特徴とする。
【００２０】
（１３）本発明の半導体集積回路およびその設計方法は、前記第１工程と前記第２工程との間に、前記第２電源配線および前記第３電源配線を含む電源配線により給電される、他の回路ブロックの位置を決定する工程を備える、ことを特徴とする。
【００２１】
（１４）本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックが、マクロセルを含む、ことを特徴とする。
【００２２】
（１５）本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックは、ランダムロジック回路を含む、ことを特徴とする。
【００２３】
（１６）本発明の半導体集積回路の設計方法は、前記回路ブロックの情報、前記他の回路ブロックの情報、前記第１電源配線の情報、前記第２電源配線の情報および前記第３電源配線の情報は、ライブラリに登録されている、ことを特徴とする。
【００２４】
（１７）本発明の半導体集積回路の設計方法は、前記回路ブロックおよび前記他の回路ブロックの位置が、自動配置により決定される、ことを特徴とする。
【００２５】
（１８）本発明の半導体集積回路およびその設計方法は、前記半導体集積回路が、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、ことを特徴とする。
【００２６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態について、図面を用いて説明する。図７は、第１実施形態に係る半導体集積回路１の平面図である。半導体集積回路１は、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄと、第１回路ブロック３０と、第２回路ブロック４０と、多数のランダムロジック回路ブロック５０と、を含む。これらは、半導体集積回路１の集積回路設計領域１０に形成される。集積回路設計領域１０の形状は任意であり、本実施形態では四角形をしている。
【００２７】
Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄは、集積回路設計領域１０の縁部に配置されている。Ｉ／Ｏポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
【００２８】
第１回路ブロック３０と第２回路ブロック４０とは、集積回路設計領域１０の対角線上に配置されている。詳しく言うと、第１回路ブロック３０は、集積回路設計領域１０のうち、Ｉ／Ｏポート２０ｃとＩ／Ｏポート２０ｄとで規定される角部より内側の領域に配置されている。また、第２回路ブロック４０は、集積回路設計領域１０のうち、Ｉ／Ｏポート２０ａとＩ／Ｏポート２０ｂとで規定される角部より内側の領域に配置されている。第１回路ブロック３０および第２回路ブロック４０は、例えば、メモリ、アナログ回路である。なお、第１回路ブロック３０および第２回路ブロック４０の形状は任意であり、本実施形態では四角形をしている。また、第１回路ブロック３０および第２回路ブロック４０は、大きさの異なる四角形をしているが、同じ大きさでもよい。また、第１回路ブロック３０および第２回路ブロック４０のうち、いずれか一つでもよいし、さらに他の回路ブロックを配置することもできる。
【００２９】
第１回路ブロック３０および第２回路ブロック４０は、それぞれ、環状電源配線３２、４２を備える。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。環状電源配線３２は、第１回路ブロック３０の回路（上記のメモリ等）の外側に位置し、この回路に給電している。同様に、環状電源配線４２は、第２回路ブロック４０の回路（上記のメモリ等）の外側に位置し、この回路に給電している。第１回路ブロック３０および第２回路ブロック４０の回路中の電源配線は、どこに位置するか分からないので、環状電源配線３２、４２を回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線３２、４２の形状は任意であり、本実施形態では四角形の枠状をしている。また、環状電源配線３２、４２は、それぞれ、一組のＶDD配線、ＶSS配線からなる。ＶDD配線、ＶSS配線のいずれか一方が、内側に位置し、他方が外側に位置する。なお、環状電源配線３２、４２の代わりに、ストライプ状の電源配線でもよい。
【００３０】
複数のランダムロジック回路ブロック５０は、集積回路設計領域１０であって、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０が配置されている領域以外に配置されている。ランダムロジック回路ブロック５０は、例えば、ＭＳＩセルのような、他の回路と同じ系統の電源で給電してもよいマクロセルである。ランダムロジック回路ブロック５０の形状は任意であり、本実施形態では、長手方向がｘ方向である長方形をしている。
【００３１】
複数のランダムロジック回路ブロック５０が形成されている領域（以下、回路ブロック５０領域という）の外側には、この領域を囲むように、環状電源配線５２が配置されている。環状電源配線５２は、以下の▲１▼〜▲８▼に説明する辺５２ａ〜５２ｈからなり、ランダムロジック回路ブロック５０の回路に給電する。
【００３２】
▲１▼辺５２ａは、図中のｙ方向に延び、Ｉ／Ｏポート２０ｄと、回路ブロック５０領域と、の間に配置されている。
【００３３】
▲２▼辺５２ｂは、角部５４ａで辺５２ａと接続され、図中のｘ方向に延びている。辺５２ｂは、環状電源配線３２と、回路ブロック５０領域と、の間に配置されている。
【００３４】
▲３▼辺５２ｃは、角部５４ｂで辺５２ｂと接続され、図中のｙ方向に延びている。辺５２ｃは、環状電源配線３２と、回路ブロック５０領域と、の間に配置されている。
【００３５】
▲４▼辺５２ｄは、角部５４ｃで辺５２ｃと接続され、図中のｘ方向に延びている。辺５２ｄは、Ｉ／Ｏポート２０ｃと、回路ブロック５０領域と、の間に配置されている。
【００３６】
▲５▼辺５２ｅは、角部５４ｄで辺５２ｄと接続され、図中のｙ方向に延びている。辺５２ｅは、Ｉ／Ｏポート２０ｂと、回路ブロック５０領域と、の間に配置されている。
【００３７】
▲６▼辺５２ｆは、角部５４ｅで辺５２ｅと接続され、図中のｘ方向に延びている。辺５２ｆは、環状電源配線４２と、回路ブロック５０領域と、の間に配置されている。
【００３８】
▲７▼辺５２ｇは、角部５４ｆで辺５２ｆと接続され、図中のｙ方向に延びている。辺５２ｇは、環状電源配線４２と、回路ブロック５０領域と、の間に配置されている。
【００３９】
▲８▼辺５２ｈは、角部５４ｇで辺５２ｇと接続され、角部５４ｈで辺５２ａと接続され、図中のｘ方向に延びている。辺５２ｈは、Ｉ／Ｏポート２０ａと、回路ブロック５０領域と、の間に配置されている。なお、ｘ方向は、自動配線の第１優先配線方向の一例である。また、ｙ方向は、自動配線の第２優先配線方向の一例である。
【００４０】
第１回路ブロック３０の環状電源配線３２、第２回路ブロック４０の環状電源配線４２、ランダムロジック回路ブロック５０の環状電源配線５２は、それぞれ、異なる系統であるため、互いに分離されている。この理由には、例えば、次の二つがある。一つは、ある回路ブロックを動作させる電圧と他の回路ブロックを動作させる電圧とが異なる場合である。他の一つは、同じ電圧でも、例えば、アナログ回路とロジック回路とでは、電源配線を分離させる必要があるのである。
【００４１】
なお、ランダムロジック回路ブロック５０の回路に給電する電源配線は、環状電源配線５２であるが、辺５２ｄおよび辺５２ｈがない構造でもよいし、辺５２ａおよび辺５２ｅがない構造でもよい。ランダムロジック回路ブロック５０の回路内の電源配線の位置により、これらを選択することができる。
【００４２】
環状電源配線５２の辺５２ｂおよび辺５２ｃが、第１回路ブロック３０内に配置されており、環状電源配線５２の辺５２ｆおよび辺５２ｇが、第２回路ブロック４０内に配置されている。これが本実施形態の特徴の一つである。これによる効果は後で説明する。
【００４３】
次に、第１実施形態に係る半導体集積回路１の設計方法について、図１〜図７を用いて説明する。図１は、半導体集積回路１の設計方法のフローチャートである。図２〜図６は、半導体集積回路１の各設計段階における集積回路設計領域１０の平面図である。第１実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０、ランダムロジック回路ブロック５０は、予めセルライブラリに登録されている。
【００４４】
なお、本明細書において、自動配置配線とは、回路ブロックと電源配線を含む配線とを自動的に配置することである。自動配線とは、電源配線を含む配線を自動的に配置することである。自動配置とは、回路ブロックを自動的に配置することである。
【００４５】
まず、図２に示すように、集積回路設計領域１０の寸法を決定する（ステップＳ１）。集積回路設計領域１０は、半導体集積回路が形成される半導体基板の表面に相当する。
【００４６】
図３に示すように、集積回路設計領域１０の四つの縁部に、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄの位置を、自動配置配線プログラムにより決定する（ステップＳ２）。
【００４７】
図４に示すように、第１回路ブロック３０および第２回路ブロック４０の位置を、自動配置配線プログラムにより決定する（ステップＳ３）。第１回路ブロック３０の位置を先に決め、次に第２回路ブロック４０の位置を決めてもよいし、この逆でもよい。
【００４８】
第１回路ブロック３０は、第１回路ブロック３０の回路に給電する環状電源配線３２と、環状電源配線３２の外側に位置し、ランダムロジック回路ブロック５０に給電する環状電源配線５２の辺５２ｂ、５２ｃと、を備え、セルライブラリに登録されている。また、第２回路ブロック４０は、第２回路ブロック４０の回路に給電する環状電源配線４２と、環状電源配線４２の外側に位置し、ランダムロジック回路ブロック５０に給電する環状電源配線５２の辺５２ｆ、５２ｇと、を備え、セルライブラリに登録されている。
【００４９】
図５に示すように、ランダムロジック回路ブロック５０の位置を、自動配置配線プログラムにより決定する（ステップＳ４）。
【００５０】
図６に示すように、環状電源配線５２の辺５２ａ、５２ｅの位置を、自動配置配線プログラムにより決定する（ステップＳ５）。これにより、辺５２ｂと角部５４ａで接続され、ｙ方向に延びる辺５２ａが配置される。また、辺５２ｆと角部５４ｅで接続され、ｙ方向に延びる辺５２ｅが配置される。
【００５１】
図７に示すように、環状電源配線５２の辺５２ｄ、５２ｈの位置を、自動配置配線プログラムにより決定する（ステップＳ６）。これにより、辺５２ｃと角部５４ｃで接続され、かつ、辺５２ｅと角部５４ｄで接続され、ｘ方向に延びた辺５２ｄが配置される。また、辺５２ｇと角部５４ｇで接続され、かつ、辺５２ａと角部５４ｈで接続され、ｘ方向に延びた辺５２ｈが配置される。なお、環状電源配線５２の辺５２ｄ、５２ｈを先に配置し、次に、環状電源配線５２の辺５２ａ、５２ｅを配置してもよい。
【００５２】
以上により、半導体集積回路１の設計が完了する。本実施形態の主要な効果を説明する。この効果は次に説明する第２実施形態でも生じる。図７に示すように、環状電源配線５２は、八個の角部５４ａ〜５４ｈを有する複雑な形状をしている。つまり、環状電源配線５２は、第１回路ブロック部３０が配置されているため、角部５４ａでｘ方向に曲がり、角部５４ｂでｙ方向に曲がっている。また、環状電源配線５２は、第２回路ブロック部４０が配置されているため、角部５４ｅでｘ方向に曲がり、角部５４ｆでｙ方向に曲がっている。したがって、第１回路ブロック部３０および第２回路ブロック部４０を配置した後、環状電源配線５２を配置すると、辺５２ｂ、５２ｃ、５２ｆ、５２ｇについては、手作業で配置しなければならない。本実施形態によれば、辺５２ｂ、５２ｃが第１回路ブロック部３０内にあり、辺５２ｆ、５２ｇが第２回路ブロック部４０内にあるので、手作業によらず、自動配線のみで環状電源配線５２を配置することができる。
【００５３】
なお、図８に示す第３回路ブロック６０は、第１回路ブロック３０、第２回路ブロック４０の変形例である。第３回路ブロック６０は、第１回路ブロック３０や第２回路ブロック４０と同様な回路である。第３回路ブロック６０は、第３回路ブロック６０の回路に給電する環状電源配線６２と、環状電源配線６２と分離し、環状電源配線５２にすることができる四つの辺５２ｉ、５２ｊ、５２ｋ、５２ｌと、を備える。四つの辺５２ｉ〜５２ｌで枠状の形が構成され、環状電源配線６２の外側に配置されている。
【００５４】
環状電源配線５２を自動配線するとき、四つの辺５２ｉ〜５２ｌの中から任意に選択した辺を環状電源配線５２の構成要素にする。第３回路ブロック６０は、このような四つの辺５２ｉ〜５２ｌを備えているので、集積回路設計領域１０のどの位置にも配置することが可能となる。
【００５５】
なお、本実施形態では、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０、ランダムロジック回路ブロック５０を自動配置しているが、手作業で配置してもよい。
【００５６】
［第２実施形態］
本発明の第２実施形態について、図面を用いて説明する。図１３は、第２実施形態に係る半導体集積回路３の平面図である。半導体集積回路３については、図７に示す第１実施形態に係る半導体集積回路１との相違点を主に説明する。なお、半導体集積回路１の構成要素と同じものについては、同一符号を付している。
【００５７】
半導体集積回路３は、互いに形の異なる四角形をした、第１回路ブロック８０および第２回路ブロック９０を備える。第１回路ブロック８０は、第１回路ブロック８０用のＩ／Ｏポートを含んだ構造をしている。このＩ／Ｏポートの電源配線は、第１回路ブロック８０の回路の電源配線と接続されている。第１回路ブロック８０は、第１回路ブロック３０と同様の回路と、これに給電する環状電源配線８２と、環状電源配線５２の辺５２ｂ、５２ｃと、を備えている。
【００５８】
また、第２回路ブロック９０は、第２回路ブロック９０用のＩ／Ｏポートを含んだ構造をしている。このＩ／Ｏポートの電源配線は、第２回路ブロック９０の回路の電源配線と接続されている。第２回路ブロック９０は、第２回路ブロック４０と同様の回路と、これに給電する環状電源配線９２と、環状電源配線５２の辺５２ｆ、５２ｇと、を備えている。
【００５９】
第１回路ブロック８０および第２回路ブロック９０は、集積回路設計領域１０の対角線上になるように、集積回路設計領域１０の隅に配置されている。第１回路ブロック８０および第２回路ブロック９０は、このような位置にあるので、Ｉ／Ｏポート２０ａ〜２０ｄは、その分だけ短くなっている。Ｉ／Ｏポート２０ａ〜２０ｄは、ランダムロジック回路ブロック５０の回路用なので、第１回路ブロック８０用のＩ／Ｏポート、および第２回路ブロック９０用のＩ／Ｏポートとは電源配線が分離されている。
【００６０】
次に、第２実施形態に係る半導体集積回路３の設計方法について、図９〜図１３を用いて説明する。図９〜図１２は、半導体集積回路３の各設計段階における集積回路設計領域１０の平面図である。第２実施形態の設計方法は、スタンダードセルを自動配置配線により設計する方法であり、第１実施形態の設計方法と同様なので、簡単に説明する。
【００６１】
まず、図９に示すように、集積回路設計領域１０の四つの縁部に、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄの位置を、自動配置配線プログラムにより決定する。
【００６２】
図１０に示すように、第１回路ブロック８０および第２回路ブロック９０の位置を、自動配置配線プログラムにより決定する。
【００６３】
図１１に示すように、ランダムロジック回路ブロック５０の位置を、自動配置配線プログラムにより決定する。
【００６４】
図１２に示すように、環状電源配線５２の辺５２ａ、５２ｅの位置を、自動配置配線プログラムにより決定する。これにより、辺５２ｂと角部５４ａで接続され、ｙ方向に延びた辺５２ａが配置される。また、辺５２ｆと角部５４ｅで接続され、ｙ方向に延びた辺５２ｅが配置される。
【００６５】
図１３に示すように、環状電源配線５２の辺５２ｄ、５２ｈの位置を、自動配置配線プログラムにより決定する。これにより、辺５２ｃと角部５４ｃで接続され、かつ、辺５２ｅと角部５４ｄで接続され、ｘ方向に延びた辺５２ｄが配置される。また、辺５２ｇと角部５４ｇで接続され、かつ、辺５２ａと角部５４ｈで接続され、ｘ方向に延びた辺５２ｈが配置される。
【００６６】
以上により、半導体集積回路３の設計が完了する。本実施形態の主要な効果を説明する。図１３に示すように、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートは、第１回路ブロック８０（第２回路ブロック９０）と一体構造である。よって、自動配置配線段階において、第１回路ブロック８０（第２回路ブロック９０）の回路と、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートと、の接続の手間を省くことができる。
【００６７】
また、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートは、ランダムロジック回路ブロック５０用のＩ／Ｏポート２０ａ〜２０ｄと、電源配線の系統が分離されている。本実施形態では、予めＩ／Ｏポートが分離されているので、自動配置配線段階において、Ｉ／Ｏポートを分離する必要がなくなる。
【００６８】
また、環状電源配線５２の辺５２ｂ（５２ｃ）は、Ｉ／Ｏポート２０ｂ（２０ｃ）と第１回路ブロック８０用のＩ／Ｏポートとの間まで延びている。このため、Ｉ／Ｏポート２０ｂ（２０ｃ）と、第１回路ブロック８０用のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。また、環状電源配線５２の辺５２ｆ（５２ｇ）は、Ｉ／Ｏポート２０ｄ（２０ａ）と第２回路ブロック９０用のＩ／Ｏポートとの間まで延びている。このため、Ｉ／Ｏポート２０ｄ（２０ａ）と第２回路ブロック９０用のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路１の設計方法のフローチャートである。
【図２】第１実施形態に係る半導体集積回路１の第１設計工程における集積回路設計領域１０の平面図である。
【図３】第１実施形態に係る半導体集積回路１の第２設計工程における集積回路設計領域１０の平面図である。
【図４】第１実施形態に係る半導体集積回路１の第３設計工程における集積回路設計領域１０の平面図である。
【図５】第１実施形態に係る半導体集積回路１の第４設計工程における集積回路設計領域１０の平面図である。
【図６】第１実施形態に係る半導体集積回路１の第５設計工程における集積回路設計領域１０の平面図である。
【図７】第１実施形態に係る半導体集積回路１の平面図である。
【図８】第１実施形態に係る回路ブロックの変形例の平面図である。
【図９】第２実施形態に係る半導体集積回路３の第１設計工程における集積回路設計領域１０の平面図である。
【図１０】第２実施形態に係る半導体集積回路３の第２設計工程における集積回路設計領域１０の平面図である。
【図１１】第２実施形態に係る半導体集積回路３の第３設計工程における集積回路設計領域１０の平面図である。
【図１２】第２実施形態に係る半導体集積回路３の第４設計工程における集積回路設計領域１０の平面図である。
【図１３】第２実施形態に係る半導体集積回路３の平面図である。
【符号の説明】
１、３ 半導体集積回路
１０ 集積回路設計領域
２０ａ〜２０ｄ Ｉ／Ｏポート
３０ 第１回路ブロック
３２ 環状電源配線
４０ 第２回路ブロック
４２ 環状電源配線
５０ ランダムロジック回路ブロック
５２ 環状電源配線
５２ａ〜５２ｌ 辺
５４ａ〜５４ｈ 角部
６０ 第３回路ブロック
６２ 環状電源配線
８０ 第１回路ブロック
８２ 環状電源配線
９０ 第２回路ブロック
９２ 環状電源配線
【発明の属する技術分野】
本発明は、例えば、スタンダードセルのような半導体集積回路の設計方法である。
【０００２】
【背景技術】
近年、半導体集積回路の自動配置配線等の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。ところで、同一の半導体基板上に、例えば、マクロセルのような回路を複数、形成するとき、ある回路と他の回路とは、電源配線の系統を異ならせたい場合がある。例えば、ある回路の動作電圧と他の回路の動作電圧が異なる場合である。この場合、ある回路に給電する電源配線と、他の回路に給電する電源配線とは分離される。これらの電源配線同士が交差しないようにするため、形状が複雑になる電源配線が生じる。この電源配線については、自動配線のみで配置できない。よって、設計者が一部またはすべて手作業で電源配線を配置しなければならない。この結果、電源配線に要する時間が増加する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路の設計方法を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第１電源配線と、前記第１電源配線と異なる系統の第２電源配線と、を含む半導体集積回路の設計方法であって、
前記回路ブロック内には、前記第１電源配線および第３電源配線が含まれ、
前記第３電源配線は、曲がり部を有し、かつ、前記第１電源配線と分離され、かつ、前記第２電源配線と同じ系統であり、
前記回路ブロックの位置を決定する第１工程と、
前記第１工程後、前記第２電源配線が前記第３電源配線と接続するように、前記第２電源配線を自動配線する第２工程と、
を備えた、ことを特徴とする。
【０００５】
本発明において、電源配線が異なる系統を例示すれば、以下のとおりである。ある回路の動作電圧と他の回路の動作電圧が異なる場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。また、同じ電圧でも、例えば、ある回路がデジタル回路で、他の回路がアナログ回路の場合、ある回路の電源配線と他の回路の電源配線とは異なる系統である。
【０００６】
本発明によれば、第２電源配線および第３電源配線を含む一つの電源配線の系統ができる。この一つの電源配線が、例えば、５以上の多角形のような複雑な形状であっても、本発明によれば、手作業による電源配線の配置を減らす、または、なくすことができる。つまり、第３電源配線は、屈曲部等の曲がり部を有するので、この一つの電源配線の複雑な形状となる部分については、第３電源配線とすることにより、第２電源配線を自動配線することができるのである。
【０００７】
本発明は、
回路ブロックと、前記回路ブロックの回路に給電する第１電源配線と、前記第１電源配線と異なる系統の第２電源配線と、が同一の半導体基板に形成された半導体集積回路であって、
前記回路ブロック内には、前記第１電源配線および第３電源配線が含まれ、
前記第３電源配線は、曲がり部を有し、かつ、前記第１電源配線と分離され、かつ、前記第２電源配線と同じ系統である、ことを特徴とする。本発明の半導体集積回路の設計方法によれば、このような半導体集積回路を設計することができる。
【０００８】
（２）本発明の半導体集積回路およびその設計方法は、前記第３電源配線が、前記第１電源配線の外側に配置されている、ことを特徴とする。
【０００９】
（３）本発明の半導体集積回路およびその設計方法は、前記第３電源配線が、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
を含む、ことを特徴とする。
【００１０】
第１方向とは、例えば、自動配線における第１優先配線方向を意味する。第２方向とは、例えば、自動配線における第２優先配線方向を意味する。
【００１１】
（４）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、前記回路ブロック用のＩ／Ｏポートと一体化している、ことを特徴とする。本発明によれば、自動配線段階において、前記回路ブロックの回路と、前記回路ブロック用のＩ／Ｏポートと、の接続の手間を省くことができる。
【００１２】
（５）上記（４）に係る本発明の半導体集積回路およびその設計方法は、
前記第１辺および前記第２辺は、前記Ｉ／Ｏポートを他のＩ／Ｏポートと分離する位置まで延びている、ことを特徴とする。本発明によれば、前記Ｉ／Ｏポートと他のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。
【００１３】
（６）本発明の半導体集積回路およびその設計方法は、
前記第３電源配線が、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
第１方向に延び、前記第２辺と接続される第３辺と、
第２方向に延び、前記第３辺および前記第１辺と接続される第４辺と、
を含み、
前記第１辺〜前記第４辺により、前記第１電源配線を囲んでいる、ことを特徴とする。
本発明によれば、第１電源配線を囲むように、第１辺〜第４辺が形成されている。このため、回路ブロックの位置により、第１辺〜第４辺の任意を選択し、第２電源配線と接続させることができる。よって、回路ブロックを半導体集積回路領域のどの位置にも配置することが可能となる。
【００１４】
（７）本発明の半導体集積回路およびその設計方法は、前記第１電源配線が、環状電源配線を含む、ことを特徴とする。環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。
【００１５】
（８）本発明の半導体集積回路およびその設計方法は、前記第２電源配線および前記第３電源配線が、他の環状電源配線を構成する、ことを特徴とする。
【００１６】
（９）本発明の半導体集積回路およびその設計方法は、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は異なる、ことを特徴とする。
【００１７】
（１０）本発明の半導体集積回路およびその設計方法は、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は同じである、ことを特徴とする。
【００１８】
（１１）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、マクロセルを含む、ことを特徴とする。
【００１９】
（１２）本発明の半導体集積回路およびその設計方法は、前記回路ブロックが、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、ことを特徴とする。
【００２０】
（１３）本発明の半導体集積回路およびその設計方法は、前記第１工程と前記第２工程との間に、前記第２電源配線および前記第３電源配線を含む電源配線により給電される、他の回路ブロックの位置を決定する工程を備える、ことを特徴とする。
【００２１】
（１４）本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックが、マクロセルを含む、ことを特徴とする。
【００２２】
（１５）本発明の半導体集積回路およびその設計方法は、前記他の回路ブロックは、ランダムロジック回路を含む、ことを特徴とする。
【００２３】
（１６）本発明の半導体集積回路の設計方法は、前記回路ブロックの情報、前記他の回路ブロックの情報、前記第１電源配線の情報、前記第２電源配線の情報および前記第３電源配線の情報は、ライブラリに登録されている、ことを特徴とする。
【００２４】
（１７）本発明の半導体集積回路の設計方法は、前記回路ブロックおよび前記他の回路ブロックの位置が、自動配置により決定される、ことを特徴とする。
【００２５】
（１８）本発明の半導体集積回路およびその設計方法は、前記半導体集積回路が、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、ことを特徴とする。
【００２６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態について、図面を用いて説明する。図７は、第１実施形態に係る半導体集積回路１の平面図である。半導体集積回路１は、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄと、第１回路ブロック３０と、第２回路ブロック４０と、多数のランダムロジック回路ブロック５０と、を含む。これらは、半導体集積回路１の集積回路設計領域１０に形成される。集積回路設計領域１０の形状は任意であり、本実施形態では四角形をしている。
【００２７】
Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄは、集積回路設計領域１０の縁部に配置されている。Ｉ／Ｏポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
【００２８】
第１回路ブロック３０と第２回路ブロック４０とは、集積回路設計領域１０の対角線上に配置されている。詳しく言うと、第１回路ブロック３０は、集積回路設計領域１０のうち、Ｉ／Ｏポート２０ｃとＩ／Ｏポート２０ｄとで規定される角部より内側の領域に配置されている。また、第２回路ブロック４０は、集積回路設計領域１０のうち、Ｉ／Ｏポート２０ａとＩ／Ｏポート２０ｂとで規定される角部より内側の領域に配置されている。第１回路ブロック３０および第２回路ブロック４０は、例えば、メモリ、アナログ回路である。なお、第１回路ブロック３０および第２回路ブロック４０の形状は任意であり、本実施形態では四角形をしている。また、第１回路ブロック３０および第２回路ブロック４０は、大きさの異なる四角形をしているが、同じ大きさでもよい。また、第１回路ブロック３０および第２回路ブロック４０のうち、いずれか一つでもよいし、さらに他の回路ブロックを配置することもできる。
【００２９】
第１回路ブロック３０および第２回路ブロック４０は、それぞれ、環状電源配線３２、４２を備える。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。環状電源配線３２は、第１回路ブロック３０の回路（上記のメモリ等）の外側に位置し、この回路に給電している。同様に、環状電源配線４２は、第２回路ブロック４０の回路（上記のメモリ等）の外側に位置し、この回路に給電している。第１回路ブロック３０および第２回路ブロック４０の回路中の電源配線は、どこに位置するか分からないので、環状電源配線３２、４２を回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線３２、４２の形状は任意であり、本実施形態では四角形の枠状をしている。また、環状電源配線３２、４２は、それぞれ、一組のＶDD配線、ＶSS配線からなる。ＶDD配線、ＶSS配線のいずれか一方が、内側に位置し、他方が外側に位置する。なお、環状電源配線３２、４２の代わりに、ストライプ状の電源配線でもよい。
【００３０】
複数のランダムロジック回路ブロック５０は、集積回路設計領域１０であって、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０が配置されている領域以外に配置されている。ランダムロジック回路ブロック５０は、例えば、ＭＳＩセルのような、他の回路と同じ系統の電源で給電してもよいマクロセルである。ランダムロジック回路ブロック５０の形状は任意であり、本実施形態では、長手方向がｘ方向である長方形をしている。
【００３１】
複数のランダムロジック回路ブロック５０が形成されている領域（以下、回路ブロック５０領域という）の外側には、この領域を囲むように、環状電源配線５２が配置されている。環状電源配線５２は、以下の▲１▼〜▲８▼に説明する辺５２ａ〜５２ｈからなり、ランダムロジック回路ブロック５０の回路に給電する。
【００３２】
▲１▼辺５２ａは、図中のｙ方向に延び、Ｉ／Ｏポート２０ｄと、回路ブロック５０領域と、の間に配置されている。
【００３３】
▲２▼辺５２ｂは、角部５４ａで辺５２ａと接続され、図中のｘ方向に延びている。辺５２ｂは、環状電源配線３２と、回路ブロック５０領域と、の間に配置されている。
【００３４】
▲３▼辺５２ｃは、角部５４ｂで辺５２ｂと接続され、図中のｙ方向に延びている。辺５２ｃは、環状電源配線３２と、回路ブロック５０領域と、の間に配置されている。
【００３５】
▲４▼辺５２ｄは、角部５４ｃで辺５２ｃと接続され、図中のｘ方向に延びている。辺５２ｄは、Ｉ／Ｏポート２０ｃと、回路ブロック５０領域と、の間に配置されている。
【００３６】
▲５▼辺５２ｅは、角部５４ｄで辺５２ｄと接続され、図中のｙ方向に延びている。辺５２ｅは、Ｉ／Ｏポート２０ｂと、回路ブロック５０領域と、の間に配置されている。
【００３７】
▲６▼辺５２ｆは、角部５４ｅで辺５２ｅと接続され、図中のｘ方向に延びている。辺５２ｆは、環状電源配線４２と、回路ブロック５０領域と、の間に配置されている。
【００３８】
▲７▼辺５２ｇは、角部５４ｆで辺５２ｆと接続され、図中のｙ方向に延びている。辺５２ｇは、環状電源配線４２と、回路ブロック５０領域と、の間に配置されている。
【００３９】
▲８▼辺５２ｈは、角部５４ｇで辺５２ｇと接続され、角部５４ｈで辺５２ａと接続され、図中のｘ方向に延びている。辺５２ｈは、Ｉ／Ｏポート２０ａと、回路ブロック５０領域と、の間に配置されている。なお、ｘ方向は、自動配線の第１優先配線方向の一例である。また、ｙ方向は、自動配線の第２優先配線方向の一例である。
【００４０】
第１回路ブロック３０の環状電源配線３２、第２回路ブロック４０の環状電源配線４２、ランダムロジック回路ブロック５０の環状電源配線５２は、それぞれ、異なる系統であるため、互いに分離されている。この理由には、例えば、次の二つがある。一つは、ある回路ブロックを動作させる電圧と他の回路ブロックを動作させる電圧とが異なる場合である。他の一つは、同じ電圧でも、例えば、アナログ回路とロジック回路とでは、電源配線を分離させる必要があるのである。
【００４１】
なお、ランダムロジック回路ブロック５０の回路に給電する電源配線は、環状電源配線５２であるが、辺５２ｄおよび辺５２ｈがない構造でもよいし、辺５２ａおよび辺５２ｅがない構造でもよい。ランダムロジック回路ブロック５０の回路内の電源配線の位置により、これらを選択することができる。
【００４２】
環状電源配線５２の辺５２ｂおよび辺５２ｃが、第１回路ブロック３０内に配置されており、環状電源配線５２の辺５２ｆおよび辺５２ｇが、第２回路ブロック４０内に配置されている。これが本実施形態の特徴の一つである。これによる効果は後で説明する。
【００４３】
次に、第１実施形態に係る半導体集積回路１の設計方法について、図１〜図７を用いて説明する。図１は、半導体集積回路１の設計方法のフローチャートである。図２〜図６は、半導体集積回路１の各設計段階における集積回路設計領域１０の平面図である。第１実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０、ランダムロジック回路ブロック５０は、予めセルライブラリに登録されている。
【００４４】
なお、本明細書において、自動配置配線とは、回路ブロックと電源配線を含む配線とを自動的に配置することである。自動配線とは、電源配線を含む配線を自動的に配置することである。自動配置とは、回路ブロックを自動的に配置することである。
【００４５】
まず、図２に示すように、集積回路設計領域１０の寸法を決定する（ステップＳ１）。集積回路設計領域１０は、半導体集積回路が形成される半導体基板の表面に相当する。
【００４６】
図３に示すように、集積回路設計領域１０の四つの縁部に、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄの位置を、自動配置配線プログラムにより決定する（ステップＳ２）。
【００４７】
図４に示すように、第１回路ブロック３０および第２回路ブロック４０の位置を、自動配置配線プログラムにより決定する（ステップＳ３）。第１回路ブロック３０の位置を先に決め、次に第２回路ブロック４０の位置を決めてもよいし、この逆でもよい。
【００４８】
第１回路ブロック３０は、第１回路ブロック３０の回路に給電する環状電源配線３２と、環状電源配線３２の外側に位置し、ランダムロジック回路ブロック５０に給電する環状電源配線５２の辺５２ｂ、５２ｃと、を備え、セルライブラリに登録されている。また、第２回路ブロック４０は、第２回路ブロック４０の回路に給電する環状電源配線４２と、環状電源配線４２の外側に位置し、ランダムロジック回路ブロック５０に給電する環状電源配線５２の辺５２ｆ、５２ｇと、を備え、セルライブラリに登録されている。
【００４９】
図５に示すように、ランダムロジック回路ブロック５０の位置を、自動配置配線プログラムにより決定する（ステップＳ４）。
【００５０】
図６に示すように、環状電源配線５２の辺５２ａ、５２ｅの位置を、自動配置配線プログラムにより決定する（ステップＳ５）。これにより、辺５２ｂと角部５４ａで接続され、ｙ方向に延びる辺５２ａが配置される。また、辺５２ｆと角部５４ｅで接続され、ｙ方向に延びる辺５２ｅが配置される。
【００５１】
図７に示すように、環状電源配線５２の辺５２ｄ、５２ｈの位置を、自動配置配線プログラムにより決定する（ステップＳ６）。これにより、辺５２ｃと角部５４ｃで接続され、かつ、辺５２ｅと角部５４ｄで接続され、ｘ方向に延びた辺５２ｄが配置される。また、辺５２ｇと角部５４ｇで接続され、かつ、辺５２ａと角部５４ｈで接続され、ｘ方向に延びた辺５２ｈが配置される。なお、環状電源配線５２の辺５２ｄ、５２ｈを先に配置し、次に、環状電源配線５２の辺５２ａ、５２ｅを配置してもよい。
【００５２】
以上により、半導体集積回路１の設計が完了する。本実施形態の主要な効果を説明する。この効果は次に説明する第２実施形態でも生じる。図７に示すように、環状電源配線５２は、八個の角部５４ａ〜５４ｈを有する複雑な形状をしている。つまり、環状電源配線５２は、第１回路ブロック部３０が配置されているため、角部５４ａでｘ方向に曲がり、角部５４ｂでｙ方向に曲がっている。また、環状電源配線５２は、第２回路ブロック部４０が配置されているため、角部５４ｅでｘ方向に曲がり、角部５４ｆでｙ方向に曲がっている。したがって、第１回路ブロック部３０および第２回路ブロック部４０を配置した後、環状電源配線５２を配置すると、辺５２ｂ、５２ｃ、５２ｆ、５２ｇについては、手作業で配置しなければならない。本実施形態によれば、辺５２ｂ、５２ｃが第１回路ブロック部３０内にあり、辺５２ｆ、５２ｇが第２回路ブロック部４０内にあるので、手作業によらず、自動配線のみで環状電源配線５２を配置することができる。
【００５３】
なお、図８に示す第３回路ブロック６０は、第１回路ブロック３０、第２回路ブロック４０の変形例である。第３回路ブロック６０は、第１回路ブロック３０や第２回路ブロック４０と同様な回路である。第３回路ブロック６０は、第３回路ブロック６０の回路に給電する環状電源配線６２と、環状電源配線６２と分離し、環状電源配線５２にすることができる四つの辺５２ｉ、５２ｊ、５２ｋ、５２ｌと、を備える。四つの辺５２ｉ〜５２ｌで枠状の形が構成され、環状電源配線６２の外側に配置されている。
【００５４】
環状電源配線５２を自動配線するとき、四つの辺５２ｉ〜５２ｌの中から任意に選択した辺を環状電源配線５２の構成要素にする。第３回路ブロック６０は、このような四つの辺５２ｉ〜５２ｌを備えているので、集積回路設計領域１０のどの位置にも配置することが可能となる。
【００５５】
なお、本実施形態では、Ｉ／Ｏポート２０ａ〜２０ｄ、第１回路ブロック３０、第２回路ブロック４０、ランダムロジック回路ブロック５０を自動配置しているが、手作業で配置してもよい。
【００５６】
［第２実施形態］
本発明の第２実施形態について、図面を用いて説明する。図１３は、第２実施形態に係る半導体集積回路３の平面図である。半導体集積回路３については、図７に示す第１実施形態に係る半導体集積回路１との相違点を主に説明する。なお、半導体集積回路１の構成要素と同じものについては、同一符号を付している。
【００５７】
半導体集積回路３は、互いに形の異なる四角形をした、第１回路ブロック８０および第２回路ブロック９０を備える。第１回路ブロック８０は、第１回路ブロック８０用のＩ／Ｏポートを含んだ構造をしている。このＩ／Ｏポートの電源配線は、第１回路ブロック８０の回路の電源配線と接続されている。第１回路ブロック８０は、第１回路ブロック３０と同様の回路と、これに給電する環状電源配線８２と、環状電源配線５２の辺５２ｂ、５２ｃと、を備えている。
【００５８】
また、第２回路ブロック９０は、第２回路ブロック９０用のＩ／Ｏポートを含んだ構造をしている。このＩ／Ｏポートの電源配線は、第２回路ブロック９０の回路の電源配線と接続されている。第２回路ブロック９０は、第２回路ブロック４０と同様の回路と、これに給電する環状電源配線９２と、環状電源配線５２の辺５２ｆ、５２ｇと、を備えている。
【００５９】
第１回路ブロック８０および第２回路ブロック９０は、集積回路設計領域１０の対角線上になるように、集積回路設計領域１０の隅に配置されている。第１回路ブロック８０および第２回路ブロック９０は、このような位置にあるので、Ｉ／Ｏポート２０ａ〜２０ｄは、その分だけ短くなっている。Ｉ／Ｏポート２０ａ〜２０ｄは、ランダムロジック回路ブロック５０の回路用なので、第１回路ブロック８０用のＩ／Ｏポート、および第２回路ブロック９０用のＩ／Ｏポートとは電源配線が分離されている。
【００６０】
次に、第２実施形態に係る半導体集積回路３の設計方法について、図９〜図１３を用いて説明する。図９〜図１２は、半導体集積回路３の各設計段階における集積回路設計領域１０の平面図である。第２実施形態の設計方法は、スタンダードセルを自動配置配線により設計する方法であり、第１実施形態の設計方法と同様なので、簡単に説明する。
【００６１】
まず、図９に示すように、集積回路設計領域１０の四つの縁部に、Ｉ／Ｏポート２０ａ、２０ｂ、２０ｃ、２０ｄの位置を、自動配置配線プログラムにより決定する。
【００６２】
図１０に示すように、第１回路ブロック８０および第２回路ブロック９０の位置を、自動配置配線プログラムにより決定する。
【００６３】
図１１に示すように、ランダムロジック回路ブロック５０の位置を、自動配置配線プログラムにより決定する。
【００６４】
図１２に示すように、環状電源配線５２の辺５２ａ、５２ｅの位置を、自動配置配線プログラムにより決定する。これにより、辺５２ｂと角部５４ａで接続され、ｙ方向に延びた辺５２ａが配置される。また、辺５２ｆと角部５４ｅで接続され、ｙ方向に延びた辺５２ｅが配置される。
【００６５】
図１３に示すように、環状電源配線５２の辺５２ｄ、５２ｈの位置を、自動配置配線プログラムにより決定する。これにより、辺５２ｃと角部５４ｃで接続され、かつ、辺５２ｅと角部５４ｄで接続され、ｘ方向に延びた辺５２ｄが配置される。また、辺５２ｇと角部５４ｇで接続され、かつ、辺５２ａと角部５４ｈで接続され、ｘ方向に延びた辺５２ｈが配置される。
【００６６】
以上により、半導体集積回路３の設計が完了する。本実施形態の主要な効果を説明する。図１３に示すように、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートは、第１回路ブロック８０（第２回路ブロック９０）と一体構造である。よって、自動配置配線段階において、第１回路ブロック８０（第２回路ブロック９０）の回路と、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートと、の接続の手間を省くことができる。
【００６７】
また、第１回路ブロック８０（第２回路ブロック９０）用のＩ／Ｏポートは、ランダムロジック回路ブロック５０用のＩ／Ｏポート２０ａ〜２０ｄと、電源配線の系統が分離されている。本実施形態では、予めＩ／Ｏポートが分離されているので、自動配置配線段階において、Ｉ／Ｏポートを分離する必要がなくなる。
【００６８】
また、環状電源配線５２の辺５２ｂ（５２ｃ）は、Ｉ／Ｏポート２０ｂ（２０ｃ）と第１回路ブロック８０用のＩ／Ｏポートとの間まで延びている。このため、Ｉ／Ｏポート２０ｂ（２０ｃ）と、第１回路ブロック８０用のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。また、環状電源配線５２の辺５２ｆ（５２ｇ）は、Ｉ／Ｏポート２０ｄ（２０ａ）と第２回路ブロック９０用のＩ／Ｏポートとの間まで延びている。このため、Ｉ／Ｏポート２０ｄ（２０ａ）と第２回路ブロック９０用のＩ／Ｏポートとにおいて、電源配線の系統の分離が容易となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路１の設計方法のフローチャートである。
【図２】第１実施形態に係る半導体集積回路１の第１設計工程における集積回路設計領域１０の平面図である。
【図３】第１実施形態に係る半導体集積回路１の第２設計工程における集積回路設計領域１０の平面図である。
【図４】第１実施形態に係る半導体集積回路１の第３設計工程における集積回路設計領域１０の平面図である。
【図５】第１実施形態に係る半導体集積回路１の第４設計工程における集積回路設計領域１０の平面図である。
【図６】第１実施形態に係る半導体集積回路１の第５設計工程における集積回路設計領域１０の平面図である。
【図７】第１実施形態に係る半導体集積回路１の平面図である。
【図８】第１実施形態に係る回路ブロックの変形例の平面図である。
【図９】第２実施形態に係る半導体集積回路３の第１設計工程における集積回路設計領域１０の平面図である。
【図１０】第２実施形態に係る半導体集積回路３の第２設計工程における集積回路設計領域１０の平面図である。
【図１１】第２実施形態に係る半導体集積回路３の第３設計工程における集積回路設計領域１０の平面図である。
【図１２】第２実施形態に係る半導体集積回路３の第４設計工程における集積回路設計領域１０の平面図である。
【図１３】第２実施形態に係る半導体集積回路３の平面図である。
【符号の説明】
１、３ 半導体集積回路
１０ 集積回路設計領域
２０ａ〜２０ｄ Ｉ／Ｏポート
３０ 第１回路ブロック
３２ 環状電源配線
４０ 第２回路ブロック
４２ 環状電源配線
５０ ランダムロジック回路ブロック
５２ 環状電源配線
５２ａ〜５２ｌ 辺
５４ａ〜５４ｈ 角部
６０ 第３回路ブロック
６２ 環状電源配線
８０ 第１回路ブロック
８２ 環状電源配線
９０ 第２回路ブロック
９２ 環状電源配線
Claims (16)
- 回路ブロックと、前記回路ブロックの回路に給電する第１電源配線と、前記第１電源配線と異なる系統の第２電源配線と、を含む半導体集積回路の設計方法であって、
前記回路ブロック内には、前記第１電源配線および第３電源配線が含まれ、
前記第３電源配線は、曲がり部を有し、かつ、前記第１電源配線と分離され、かつ、前記第２電源配線と同じ系統であり、
前記第２電源配線および前記第３電源配線は、５以上の多角形にて他の回路ブロックの環状電源配線を構成し、
前記回路ブロックの位置を決定する第１工程と、
前記第１工程後、前記第２電源配線が前記第３電源配線と接続するように、前記第２電源配線を自動配線する第２工程と、
を備え、
前記第１工程と前記第２工程との間に、前記他の回路ブロックの位置を決定する工程を備える、半導体集積回路の設計方法。 - 請求項１において、
前記第３電源配線は、前記第１電源配線の外側に配置されている、半導体集積回路の設計方法。 - 請求項１または２において、
前記第３電源配線は、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
を含む、半導体集積回路の設計方法。 - 請求項３において、
前記回路ブロックは、前記回路ブロック用のＩ／Ｏポートと一体化している、半導体集積回路の設計方法。 - 請求項４において、
前記第１辺および前記第２辺は、前記Ｉ／Ｏポートを他のＩ／Ｏポートと分離する位置まで延びている、半導体集積回路の設計方法。 - 請求項１または２において、
前記第３電源配線が、
第１方向に延び、第２方向に延びる前記第２電源配線と接続される第１辺と、
第２方向に延び、前記第１辺と接続される第２辺と、
第１方向に延び、前記第２辺と接続される第３辺と、
第２方向に延び、前記第３辺および前記第１辺と接続される第４辺と、
を含み、
前記第１辺〜前記第４辺により、前記第１電源配線を囲んでいる、半導体集積回路の設計方法。 - 請求項１〜６のいずれかにおいて、
前記第１電源配線は、前記回路ブロックの環状電源配線を構成する、半導体集積回路の設計方法。 - 請求項１〜７のいずれかにおいて、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は異なる、半導体集積回路の設計方法。 - 請求項１〜７のいずれかにおいて、
前記第１電源配線が給電する電位と、
前記第２電源配線および前記第３電源配線を含む電源配線が給電する電位と、
は同じである、半導体集積回路の設計方法。 - 請求項１〜９のいずれかにおいて、
前記回路ブロックは、マクロセルを含む、半導体集積回路の設計方法。 - 請求項１０において、
前記回路ブロックは、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、半導体集積回路の設計方法。 - 請求項１〜１１のいずれかにおいて、
前記他の回路ブロックは、マクロセルを含む、半導体集積回路の設計方法。 - 請求項１２において、
前記他の回路ブロックは、ランダムロジック回路を含む、半導体集積回路の設計方法。 - 請求項１〜１３のいずれかにおいて、
前記回路ブロックの情報、前記他の回路ブロックの情報、前記第１電源配線の情報、前記第２電源配線の情報および前記第３電源配線の情報は、ライブラリに登録されている、半導体集積回路の設計方法。 - 請求項１１〜１４のいずれかにおいて、
前記回路ブロックおよび前記他の回路ブロックの位置は、自動配置により決定される、半導体集積回路の設計方法。 - 請求項１〜１５のいずれかにおいて、
前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、半導体集積回路の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167839A JP4491113B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
| US09/592,244 US6550049B1 (en) | 1999-06-14 | 2000-06-13 | Semiconductor integrated circuit and method of designing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16693799 | 1999-06-14 | ||
| JP11-166937 | 1999-06-14 | ||
| JP2000167839A JP4491113B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006260202A Division JP4544230B2 (ja) | 1999-06-14 | 2006-09-26 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001060626A JP2001060626A (ja) | 2001-03-06 |
| JP2001060626A5 JP2001060626A5 (ja) | 2006-11-09 |
| JP4491113B2 true JP4491113B2 (ja) | 2010-06-30 |
Family
ID=26491131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167839A Expired - Fee Related JP4491113B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6550049B1 (ja) |
| JP (1) | JP4491113B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10680014B2 (en) | 2017-09-07 | 2020-06-09 | Samsung Electronics Co., Ltd. | Integrated circuit including asymmetric ending cells and system-on-chip including the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958545B2 (en) * | 2004-01-12 | 2005-10-25 | International Business Machines Corporation | Method for reducing wiring congestion in a VLSI chip design |
| US7412900B2 (en) * | 2005-09-30 | 2008-08-19 | Rockwell Automation Technologies, Inc. | Sensor mounting structure with adjustable swivel ball and panel mounting mechanism |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP4353257B2 (ja) | 2007-02-20 | 2009-10-28 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US8195995B2 (en) * | 2008-07-02 | 2012-06-05 | Infineon Technologies Ag | Integrated circuit and method of protecting a circuit part of an integrated circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815003A (en) * | 1987-06-19 | 1989-03-21 | General Electric Company | Structured design method for high density standard cell and macrocell layout of VLSI chips |
| US5822214A (en) * | 1994-11-02 | 1998-10-13 | Lsi Logic Corporation | CAD for hexagonal architecture |
| US5623420A (en) * | 1994-11-16 | 1997-04-22 | Sun Microsystems, Inc. | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
| US6175952B1 (en) * | 1997-05-27 | 2001-01-16 | Altera Corporation | Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions |
| US6000829A (en) * | 1996-09-11 | 1999-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit capable of compensating for flucuations in power supply voltage level and method of manufacturing the same |
| JPH10284690A (ja) * | 1997-04-07 | 1998-10-23 | Toshiba Corp | 半導体集積回路装置及びその電源配線方法 |
| US6336207B2 (en) * | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| US6114903A (en) * | 1998-01-14 | 2000-09-05 | Lsi Logic Corporation | Layout architecture for core I/O buffer |
| US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
| US6083271A (en) * | 1998-05-05 | 2000-07-04 | Lsi Logic Corporation | Method and apparatus for specifying multiple power domains in electronic circuit designs |
| JP3971033B2 (ja) * | 1998-07-28 | 2007-09-05 | 富士通株式会社 | レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記録媒体 |
| US6260184B1 (en) * | 1998-10-20 | 2001-07-10 | International Business Machines Corporation | Design of an integrated circuit by selectively reducing or maintaining power lines of the device |
| US6202191B1 (en) * | 1999-06-15 | 2001-03-13 | International Business Machines Corporation | Electromigration resistant power distribution network |
-
2000
- 2000-06-05 JP JP2000167839A patent/JP4491113B2/ja not_active Expired - Fee Related
- 2000-06-13 US US09/592,244 patent/US6550049B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10680014B2 (en) | 2017-09-07 | 2020-06-09 | Samsung Electronics Co., Ltd. | Integrated circuit including asymmetric ending cells and system-on-chip including the same |
| US11189640B2 (en) | 2017-09-07 | 2021-11-30 | Samsung Electronics Co., Ltd. | Integrated circuit including asymmetric ending cells and system-on-chip including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001060626A (ja) | 2001-03-06 |
| US6550049B1 (en) | 2003-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008244501A (ja) | 半導体集積回路装置 | |
| JPH0282552A (ja) | 半導体集積回路 | |
| US6693452B1 (en) | Floor planning for programmable gate array having embedded fixed logic circuitry | |
| JP4491113B2 (ja) | 半導体集積回路の設計方法 | |
| JP2675659B2 (ja) | 集積回路のセルレイアウト方法 | |
| JP4544230B2 (ja) | 半導体集積回路 | |
| JPH08264658A (ja) | 半導体集積回路 | |
| US7355443B2 (en) | Integrated circuit having building blocks | |
| JP3541782B2 (ja) | 半導体集積回路の設計方法 | |
| JP3790202B2 (ja) | 半導体集積回路の電源配線方法および半導体集積回路 | |
| JP2001244342A (ja) | 集積回路のレイアウト方法、集積回路及びマクロセル | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JPH02241062A (ja) | 半導体装置のセル配置方法 | |
| JP4159257B2 (ja) | 半導体集積回路装置及びその配置配線方法 | |
| JPH0332044A (ja) | 半導体集積回路 | |
| JPS63273332A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001015606A (ja) | 電源回路ライブラリ | |
| JPS63132448A (ja) | ゲ−トアレイの自動配線方法 | |
| JPH03147350A (ja) | マスタースライス方式集積回路装置 | |
| JPH06169016A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPS6378549A (ja) | 半導体装置 | |
| JPH02138758A (ja) | 半導体装置 | |
| JP2000124319A (ja) | 半導体集積回路の配線方法 | |
| JPS63196060A (ja) | 半導体集積回路装置 | |
| JP2005217314A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060926 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060926 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070417 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070516 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070705 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070727 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100405 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |