JP4488565B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、新たな動作原理に基づく半導体記憶装置に関する。代表的な半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタからなる１メモリセルに１ビットの情報を記憶する。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、より大容量化を図ることが可能な半導体記憶装置が望まれている。
【０００２】
【従来の技術】
さらなる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１つのメモリセルを構成するため、大容量化に適している。
【０００３】
フラッシュメモリでは、フローティングゲート型ＦＥＴのフローティングゲート電極へキャリアを注入することにより情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフローティングゲート電極へのキャリアの注入は、チャネルとフローティングゲート電極間に高電圧を印加することにより行う。両者間に高電圧を印加すると、ファウラノルドハイムトンネル（ＦＮトンネル）現象により、キャリアがフローティングゲート電極に注入される。
【０００４】
【発明が解決しようとする課題】
ＦＮトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。
【０００５】
本発明の目的は、大容量化、低電圧化を図ることが可能な半導体記憶装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記半導体基板の表面を覆う第１の膜を形成する工程と、
前記第１の膜に、前記活性領域を横切る開口を形成する工程と、
前記開口の底面に露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記開口の底面及び側面上、及び前記第１の膜の上面上に、導電材料もしくは半導体材料からなる第２の膜を形成する工程と、
前記第２の膜を異方性エッチングし、前記開口の側面上に、前記第２の膜からなる側方コントロールゲート電極を残すとともに、該開口の底面の中央部に前記活性領域の表面を
露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記開口内を埋め込み、かつ前記第１の膜の上面上を覆い、導電材料もしくは半導体材料からなる第３の膜を形成する工程と、
前記第３の膜をエッチバックして、前記第１の膜上の該第３の膜を除去するとともに、前記開口内に該第３の膜からなるフローティングゲート電極を残す工程と、
前記第１の膜を除去する工程と、
前記側方コントロールゲート電極及びフローティングゲート電極を含むゲート構造体の両側の、前記活性領域の表面層に不純物を添加する工程と
を有する半導体記憶装置の製造方法が提供される。
【００１３】
側方コントロールゲート電極に対して、フローティングゲート電極が自己整合的に形成される。
【００１４】
本発明の他の観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記活性領域を横切るように、前記活性領域上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の、前記活性領域の表面層に不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記半導体基板上に第１の膜を形成する工程と、
前記ダミーゲート電極上方の前記第１の膜を除去し、該ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記第１の膜の表面上、及び前記ゲート絶縁膜上に、導電材料もしくは半導体材料からなる第２の膜を形成する工程と、
前記第２の膜を異方性エッチングし、前記第１の膜の側面上に、前記第２の膜からなる側方コントロールゲート電極を残すとともに、該側方コントロールゲート電極に挟まれた領域に、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記側方コントロールゲート電極で挟まれた空間を埋め込み、かつ前記第１の膜の上面上を覆い、導電材料もしくは半導体材料からなる第３の膜を形成する工程と、
前記第３の膜をエッチバックして、前記第１の膜上の該第３の膜を除去するとともに、前記側方コントロールゲート電極で挟まれた空間内に該第３の膜からなるフローティングゲート電極を残す工程と
を有する半導体記憶装置の製造方法が提供される。
【００１５】
側方コントロールゲート電極に対して、フローティングゲート電極が自己整合的に形成される。ゲート電極形成の前に不純物が添加されるため、ゲート電極及び誘電体膜が、不純物活性化のための高温熱処理を経験しない。
【００１６】
本発明のさらに他の観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
半導体基板の活性領域に、キャリアがダイレクトトンネル現象により透過できる厚さのトンネル絶縁膜を形成する工程と、
前記活性領域を横切るように、前記トンネル絶縁膜上に、導電材料もしくは半導体材料からなるフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側面上に、サイドウォール絶縁膜を形成する工程と、
前記フローティングゲート電極と前記サイドウォール絶縁膜を含むメサの両側の、前記活性領域の表面層のうち、前記半導体基板の法線方向から見て前記フローティングゲート電極と重ならない領域に、不純物を添加する工程と、
前記サイドウォール絶縁膜を除去する工程と、
前記フローティングゲート電極の側面、上面、及び該フローティングゲート電極の両側の、前記活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面を、導電材料もしくは半導体材料からなる導電膜で覆う工程と、
前記導電膜を異方性エッチングし、前記フローティングゲート電極の側面上に、前記導電膜からなる側方コントロールゲート電極を残す工程と
を有する半導体記憶装置の製造方法が提供される。
【００１７】
側方コントロールゲート電極が、フローティングゲート電極に対して自己整合的に形成される。側方コントロールゲート電極及びゲート絶縁膜の形成の前に不純物が添加されるため、側方コントロールゲート電極及びゲート絶縁膜が、不純物活性化のための高温熱処理を経験しない。
【００１８】
【発明の実施の形態】
本発明の実施例を説明する前に、図１２〜図１５を参照して、本願発明者らが先に提案した半導体記憶装置について説明する。
【００１９】
図１２は、先の提案による半導体記憶装置の１メモリセル部分の断面図を示す。
【００２０】
ｐ-型シリコン基板１０１の表面層のチャネル領域１０４の両側に、ｎ型のソース領域１０２及びドレイン領域１０３が形成されている。ｐ-型シリコン基板１０１の不純物濃度は、例えば５×１０15ｃｍ-3である。チャネル長、すなわちソース領域１０２とドレイン領域１０３との間隔は、例えば１５０ｎｍである。チャネル領域１０４の表面上に、酸化シリコン（ＳｉＯ2）からなる厚さ２〜３ｎｍのトンネル絶縁膜１０５が形成されている。トンネル絶縁膜１０５の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。
【００２１】
トンネル絶縁膜１０５の表面上に、厚さ１０ｎｍのフローティングゲート電極１０６が配置されている。フローティングゲート電極１０６は、ＴｉＮ等の高融点金属で形成されている。フローティングゲート電極１０６は、基板法線方向から見たとき、ソース領域１０２及びドレイン領域１０３のいずれにも重ならないように配置されている。例えば、フローティングゲート電極１０６のソース領域１０２側の縁とソース領域１０２のチャネル領域１０４側の縁との間隔、及びフローティングゲート電極１０６のドレイン領域１０３側の縁とドレイン領域１０３のチャネル領域１０４側の縁との間隔は、５０ｎｍである。
【００２２】
トンネル絶縁膜１０５及びフローティングゲート電極１０６を覆うように、酸化シリコンからなる厚さ６〜１０ｎｍのゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７の表面上に、ｎ+型ポリシリコンからなるコントロールゲート電極１０８が形成されている。トンネル絶縁膜１０５、ゲート絶縁膜１０７、及びコントロールゲート電極１０８からなる積層構造のソース領域１０２とドレイン領域１０３側の周縁部は、基板法線方向から見たとき、ソース領域１０２及びドレイン領域１０３に接するか、または部分的に重なるように配置されている。
【００２３】
コントロールゲート電極１０８に電圧を印加していない状態のとき、チャネル領域１０４の表面層部分は空乏化している。なお、ｐ-型シリコン基板１０１とソース領域１０２との界面及びｐ-型シリコン基板１０１とドレイン領域１０３との界面にも空乏層が形成されている。
【００２４】
次に、図１３を参照して、図１２に示す先の提案による半導体記憶装置の動作原理を説明する。
【００２５】
図１３（Ａ）は、コントロールゲート電極１０８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域１０４のバンド端が下方に曲がり、チャネル領域１０４の表面層が空乏化している。フローティングゲート電極１０６のフェルミ準位Ｅｆが、チャネル領域１０４の伝導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制帯の中に位置している。
【００２６】
図１３（Ｂ）は、書込時のエネルギバンド図を示す。コントロールゲート電極１０８に、ソース／ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極１０８に＋５Ｖの電圧を印加する。フローティングゲート電極１０６とチャネル領域１０４との間に約１．５Ｖ程度の電位差が発生する。この電位差により、チャネル領域１０４の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極１０６に注入される。注入された電子は、フローティングゲート電極１０６のフェルミ準位近傍のエネルギ準位を占める。
【００２７】
図１３（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極１０６に電子が蓄積されているため、図１３（Ａ）の状態に比べて、フローティングゲート電極１０６の電位が下がる。このため、チャネル領域１０４の表面のバンド端の曲がりが少なくなっている。図１３（Ｃ）の場合は、図１３（Ａ）の場合に比べて、フローティングゲート型ＦＥＴのしきい値が大きくなる。この２つの状態のしきい値の違いを検出することにより、記憶された情報を読みだすことができる。
【００２８】
図１３（Ｃ）の状態において、フローティングゲート電極１０６のフェルミ準位は、チャネル領域１０４の禁制帯の中に位置する。このため、フェルミ準位近傍のエネルギを持つ電子が、トンネル現象によりチャネル領域１０４内に移動することはない。また、チャネル領域１０４の表面には、正孔がほとんど存在しないため、正孔がチャネル領域１０４からフローティングゲート電極１０６に注入されることもない。
【００２９】
図１２において、フローティングゲート電極１０６の両端とソース／ドレイン領域１０２及び１０３との間には、キャリアがトンネルできない程度の間隔が確保されている。このため、フローティングゲート電極１０６に蓄積された電子が、トンネル現象によりソース／ドレイン領域１０２及び１０３に移動することもない。従って、フローティングゲート電極１０６内に電子が長時間保持される。すなわち、フローティングゲート電極１０６の両端の各々とソース／ドレイン領域１０２及び１０３との間隔を、トンネル絶縁膜１０５の厚さよりも広くしておく必要がある。
【００３０】
図１３（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極１０８に、ソース／ドレイン領域に対して負の電圧を印加する。例えばソース／ドレイン領域に０Ｖを印加し、コントロールゲート電極１０８に−５Ｖを印加する。チャネル領域１０４の表面に蓄積層が形成される。この蓄積層内の正孔が、トンネル現象によりフローティングゲート電極１０６に注入される。正孔の注入により、フローティングゲート電極１０６に蓄積されていた電荷が中和される。コントロールゲート電極１０８への電圧の印加を停止すると、図１３（Ａ）の状態に戻る。
【００３１】
図１３（Ｂ）に示す書込時、及び図１３（Ｄ）に示す消去時に、キャリアがトンネル絶縁膜１０５をダイレクトトンネリングする。ＦＮトンネル現象を利用していないため、比較的低電圧で書込及び消去を行うことができる。
【００３２】
図１２及び図１３では、フローティングゲート電極を高融点金属で形成したが、その他の材料で形成してもよい。例えば、フローティングゲート電極をｎ型ポリシリコンで形成してもよい。
【００３３】
図１４は、フローティングゲート電極をｎ型ポリシリコンで形成した場合の、動作原理を説明するためのエネルギバンド図である。
【００３４】
図１４（Ａ）は、コントロールゲート電極１０８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域１０４の表面近傍において、バンド端が下方に曲がっている。フローティングゲート電極１０６のフェルミ準位は、チャネル領域１０４の禁制帯の中に位置する。
【００３５】
図１４（Ｂ）は、情報書込時のエネルギバンド図を示す。コントロールゲート電極１０８にソース／ドレイン領域１０２及び１０３に対して正の電圧を印加する。チャネル領域１０４の表面に反転層が形成される。反転層内の電子がトンネル現象によりフローティングゲート電極１０６に注入される。注入された電子は、フェルミ準位近傍の準位、すなわち伝導帯下端近傍のエネルギ準位を占める。
【００３６】
図１４（Ｃ）は、情報を保持している状態のエネルギバンド図を示す。フローティングゲート電極１０６に蓄積された負電荷のため、その電位が低下する。フローティングゲート電極１０６の電位の低下により、チャネル領域１０４の表面におけるバンド端の曲がりが少なくなる。このため、図１４（Ｃ）の状態のフローティングゲート型ＦＥＴのしきい値は、図１４（Ａ）の状態のしきい値よりも大きくなる。
【００３７】
フローティングゲート電極１０６のフェルミ準位が、チャネル領域１０４の禁制帯の中に位置する。さらに、チャネル領域１０４の表面の不純物濃度を高くしてあるため、チャネル領域１０４とフローティングゲート電極１０６との電位差のうち大部分がトンネル絶縁膜１０５に加わる。
【００３８】
トンネル絶縁膜１０５の両側に大きな電位差が発生するため、チャネル領域１０４の表面には、フローティングゲート電極１０６の伝導帯下端に過剰に蓄積された電子のエネルギ準位に対応するエネルギ準位が存在しない。このため、フローティングゲート電極１０６内に注入された電子は、トンネル現象によりチャネル領域１０４内へ移動することができない。電子がチャネル領域１０４に移動しないため、注入された電子をフローティングゲート電極１０６内に長時間保持することができる。
【００３９】
図１５は、上述の先の提案による半導体メモリ装置の等価回路図を示す。相互に平行に配置された複数のゲート線１２０が図の横方向に延在する。相互に平行に配置された複数のソース線１２１及びドレイン線１２２が、図の縦方向に延在する。ソース線１２１とドレイン線１２２とは、交互に配置されている。
【００４０】
ソース線１２１とドレイン線１２２との一組とゲート線１２０との各交差箇所に、フローティングゲート型ＦＥＴ１２５が配置されている。フローティングゲート型ＦＥＴ１２５のコントロールゲート電極、ソース領域、及びドレイン領域は、それぞれ対応するゲート線１２０、ソース線１２１、及びドレイン線１２２に接続されている。すべてのゲート線１２０は、ゲート線制御回路１３０に接続され、すべてのソース線１２１及びドレイン線１２２は、ソース／ドレイン線制御回路１３１に接続されている。
【００４１】
特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線１２１及びドレイン線１２２に電圧０Ｖを印加し、対応するゲート線１２０に書込電圧（＋Ｖwrite）を印加する。選択されないソース線１２１及びドレイン線１２２には、電圧（＋Ｖwrite）を印加し、選択されないゲート線１２０には、電圧０Ｖを印加する。これらの電圧の印加は、ゲート線制御回路１３０及びソース／ドレイン線制御回路１３１により行われる。
【００４２】
選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Ｖwrite が印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース／ドレイン領域とチャネル領域との間のｐｎ接合が逆バイアスされる。このため、図１２に示すコントロールゲート電極１０８の端部とソース／ドレイン領域１０２及び１０３の先端との間に電界が集中し、フローティングゲート電極１０７とチャネル領域１０４との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。
【００４３】
情報を消去する場合には、ゲート線１２０に電圧（−Ｖwrite）を印加する。電圧（−Ｖwrite）が印加されたゲート線１２０に接続されているメモリセルにおいて、一括して情報の消去が行われる。
【００４４】
次に、情報を読み出す方法を説明する。情報を読み出すべきメモリセルのゲート線１２０に、消去状態におけるしきい値と書込状態におけるしきい値との中間の電圧＋Ｖreadを印加する。その他のゲート線１２０には電圧０Ｖを印加しておき、すべてのメモリセルを非導通状態にしておく。読み出すべきメモリセルのソース線１２１とドレイン線１２２との間に電圧を印加し、流れる電流を検出する。情報が書き込まれている場合には電流がほとんど流れず、消去されている場合には電流が流れる。
【００４５】
次に、本発明の実施例について説明する。上述の先の提案による半導体記憶装置では、電流の流れる方向に関して、フローティングゲート電極が、コントロールゲート電極よりも短い。このため、それぞれのゲート電極を形成するための微細なマスクが必要であり、コントロールゲート電極をフローティングゲート電極の上に正確に位置合わせしなければならない。これは、歩留まりの低下、製造コストの上昇につながる。本発明の実施例では、フローティングゲート電極とコントロールゲート電極の一方が他方に対して自己整合的に形成される。なお、以下に説明する実施例による半導体記憶装置の動作原理は、図１３及び図１４を参照して説明した先の提案による半導体記憶装置の動作原理と同様である。また、各メモリセルを集積化した回路構成も、図１５を参照して説明した先の提案の回路構成と同様である。
【００４６】
図１〜図３を参照して、第１の実施例による半導体記憶装置の構成及び製造方法について説明する。
【００４７】
図１（Ａ）は、第１の実施例による半導体記憶装置の一メモリセルの平面図を示し、図１（Ｂ）は、図１（Ａ）の一点鎖線Ｂ１−Ｂ１における断面図を示す。
【００４８】
抵抗率約１０Ωｃｍのｐ-型シリコン基板１の表面上に形成されたフィールド酸化膜２が、活性領域３を画定している。活性領域３を横切る帯状の領域上に、酸化シリコンからなるトンネル絶縁膜４が形成されている。トンネル絶縁膜４は、キャリアがトンネル現象により透過できる程度の厚さ、例えば３ｎｍ程度の厚さである。トンネル絶縁膜４の上に、フローティングゲート電極５が形成されている。フローティングゲート電極５は、リンドープのｎ型ポリシリコンで形成され、その不純物濃度は約１×１０20ｃｍ-3である。フローティングゲート電極５のゲート長は、約１００ｎｍである。
【００４９】
フローティングゲート電極５の上に、酸化シリコンからなる誘電体膜６が形成されている。誘電体膜６は、キャリアがトンネル現象により透過できない厚さ、例えば５〜１０ｎｍ程度の厚さである。
【００５０】
誘電体膜６の上に、上部コントロールゲート電極７が形成されている。上部コントロールゲート電極７は、リンドープのｎ型ポリシリコンで形成され、その不純物濃度は、約１×１０20ｃｍ-3である。
【００５１】
トンネル絶縁膜４、フローティングゲート電極５、誘電体膜６、及び上部コントロールゲート電極７により、積層メサ８が構成される。積層メサ８は、活性領域３の外側のフィールド酸化膜２の上まで延在する。酸化シリコンからなるゲート絶縁膜１０が、積層メサ８の側面及びその側面に連続する活性領域３の表面の一部を覆う。ゲート絶縁膜１０は、キャリアがトンネル現象により透過できない厚さ、例えば５〜１０ｎｍ程度の厚さである。
【００５２】
ゲート絶縁膜１０の表面上に、側部コントロールゲート電極１１が形成されている。側部コントロールゲート電極１１は、リンドープのｎ型ポリシリコンで形成され、その不純物濃度は、約１×１０20ｃｍ-3である。側部コントロールゲート電極１１の横方向の厚さは、約１００ｎｍである。
【００５３】
側部コントロールゲート電極１１は、積層メサ８と同様にフィールド酸化膜２の上まで延在する。フィールド酸化膜２の上においては、側部コントロールゲート電極１１が拡幅されてパッド１１Ａとされ、基板表面の大きな面積部分を占める。パッド１１Ａは、積層メサ８の側面上のみではなく、その上面上にも配置される。なお、積層メサ８の上面上に配置されたパッド１１Ａと上部コントロールゲート電極７との間には、ゲート絶縁膜１０が残されている。側部コントロールゲート電極１１の側面上に、酸化シリコンからなるサイドウォール絶縁膜１５が形成されている。
【００５４】
活性領域３の表面層のうち、サイドウォール絶縁膜１５の下方の領域に、砒素（Ａｓ）が添加されたエクステンション部２０が形成されている。活性領域３の表面層のうち、サイドウォール絶縁膜１５よりも外側の領域に、Ａｓが添加されたソース領域２１及びドレイン領域２２が形成されている。エクステンション部２０は、不純物添加領域２１よりも浅く、かつ不純物濃度が低い。エクステンション部２０を形成するのは、ショートチャネル効果によるパンチスルーを防止するためである。
【００５５】
ソース領域２１及びドレイン領域２２の表面上に、それぞれコバルトシリサイド膜２５及び２６が形成されている。上部コントロールゲート電極７及び側部コントロールゲート電極１１の上に、コバルトシリサイド膜２７が形成されている。なお、パッド１１Ａが配置された領域においては、パッド１１Ａが上部コントロールゲート電極７を覆うため、コバルトシリサイド膜２７は、パッド１１Ａの上面上に形成される。
【００５６】
コバルトシリサイド膜２７は、上部コントロールゲート電極７と側部コントロールゲート電極１１とを電気的に接続する。パッド１１Ａは、それよりも上層の配線層に形成されたゲートバスライン１２０に接続される。
【００５７】
図１では、フローティングゲート電極５をポリシリコンで形成した場合を示したが、他の導電性の金属材料や半導体材料で形成してもよい。例えば、ＴｉＮ、Ｇｅ、ＳｉＧｅ等で形成してもよい。また、上部コントロールゲート電極７及び側部コントロールゲート電極１１を、ポリシリコン以外の半導体材料や金属材料で形成してもよい。
【００５８】
次に、図２及び図３を参照して、第１の実施例による半導体記憶装置の製造方法について説明する。
【００５９】
図２（Ａ）に示すように、ｐ-型シリコン基板１の表面を局所的に熱酸化し、フィールド酸化膜２を形成する。フィールド酸化膜２に囲まれた活性領域３が画定される。活性領域３の表面層に、硼素（Ｂ）イオンを、加速エネルギ１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でイオン注入する。
【００６０】
図２（Ｂ）に示すように、活性領域３の表面を熱酸化して、厚さ３ｎｍの酸化シリコン膜４ａを形成する。フィールド酸化膜２及び酸化シリコン膜４ａの上に、厚さ８０ｎｍのポリシリコン膜５ａを、化学気相成長（ＣＶＤ）により形成する。ポリシリコン膜５ａの表面を熱酸化し、厚さ５〜１０ｎｍの酸化シリコン膜６ａを形成する。酸化シリコン膜６ａの上に、厚さ１００ｎｍのポリシリコン膜７ａを、ＣＶＤにより形成する。ポリシリコン膜５ａ及び７ａには、成長中に、リン（Ｐ）がドープされる。リン濃度は、１×１０20ｃｍ-3である。
【００６１】
図２（Ｃ）に示すように、ポリシリコン膜７ａから酸化シリコン膜４ａまでの積層構造をパターニングし、トンネル絶縁膜４、フローティングゲート電極５、誘電体膜６、及び上部コントロールゲート電極７が積層された積層メサ８を残す。なお、ポリシリコン膜５ａの下表面までをエッチングし、酸化シリコン膜４ａを活性領域３の表面上に残してもよい。積層メサ８の幅は、約１００ｎｍである。積層メサ８は、図１（Ａ）に示すように、活性領域３を横切って活性領域３内の領域を二分し、その両端がフィールド酸化膜２上まで延在する。一方の端部（図１（Ａ）において上側の端部）は、他方の端部に比べて、フィールド酸化膜２上により長く延在する。
【００６２】
図３（Ｄ）に示すように、活性領域３及び積層メサ８の表面を熱酸化し、厚さ５〜１０ｎｍの酸化シリコン膜１０ａを形成する。基板全面を覆うように、厚さ１００ｎｍのポリシリコン膜１１ａを、ＣＶＤにより形成する。ポリシリコン膜１１ａには、成長中にリンがドープされる。リン濃度は１×１０20ｃｍ-3である。
【００６３】
図３（Ｅ）に示す状態までの工程を説明する。ポリシリコン膜１１ａの表面のうち、図１（Ａ）に示したパッド１１Ａとなる領域をレジストパターンで覆う。その後、ポリシリコン膜１１ａを異方性エッチングする。積層メサ８の側面上に、側部コントロールゲート電極１１が残る。フィールド酸化膜２上には、図１（Ａ）に示すパッド１１Ａが残る。
【００６４】
図３（Ｆ）に示すように、Ａｓイオンを、加速エネルギ５ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。活性領域３の表面層のうち、側部コントロールゲート電極１１よりも外側の領域に、Ａｓがドープされたエクステンション部２０が形成される。側部コントロールゲート電極１１を形成した後にエクステンション部２０のイオン注入を行うため、基板法線方向に沿って見たとき、エクステンション部２０はフローティングゲート電極５と重ならない。
【００６５】
その後、図１（Ｂ）に示すように、側部コントロールゲート電極１１の側面上に、サイドウォール絶縁膜１５を形成する。サイドウォール絶縁膜１５は、基板全面を覆うように酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより形成される。
【００６６】
活性領域３の表面層に、Ａｓイオンを、加速エネルギ４０ｋｅＶ、ドーズ量５×１０14ｃｍ-2の条件でイオン注入する。活性領域３の表面層のうち、サイドウォール絶縁膜１５よりも外側の領域に、ソース領域２１及びドレイン領域２２が形成される。
【００６７】
その後、ソース領域２１、ドレイン領域２２、上部コントロールゲート電極７、及び側部コントロールゲート電極１１の露出した表面上に、コバルトシリサイド膜２５、２６、及び２７を形成する。以下、コバルトシリサイド膜の形成方法を簡単に説明する。
【００６８】
まず、基板全面を覆うように、コバルト膜を堆積する。温度５５０℃で３０秒間の熱処理を行い、コバルトとシリコンとを反応させる。硫酸と過酸化水素水との混合液で、未反応のコバルト膜を除去する。さらに、温度８４０℃で３０秒間の熱処理を行う。これにより、コバルトシリサイド膜２５、２６、及び２７が形成される。上部コントロールゲート電極７及び側部コントロールゲート電極１１の上面上に形成されたコバルトシリサイド膜２７が、両者を電気的に接続する。
【００６９】
上記第１の実施例による半導体記憶装置においては、上部コントロールゲート電極７と側部コントロールゲート電極１１とが、図１２に示した先の提案による半導体記憶装置のコントロールゲート電極１０８と同様の機能を果たす。フローティングゲート電極５の両脇に配置された側部コントロールゲート電極１１が、フォトリソグラフィ工程を経ることなく、フローティングゲート電極５に対して自己整合的に形成される。このため、フォトリソグラフィ工程時の位置ずれに起因する歩留まりの低下を防止することができる。
【００７０】
上記第１の実施例では、図１（Ａ）に示すゲートバスライン１２０を、パッド１１Ａよりも上層の配線層内に配置した。パッド１１Ａの抵抗が十分低い場合には、パッド１１Ａをゲートバスライン１２０の延在する方向に延ばして、隣のメモリセルのパッド１１Ａに接続させ、パッド１１Ａ自体をゲートバスラインとして用いてもよい。
【００７１】
また、図１に示す誘電体膜６及びゲート絶縁膜１０を、熱酸化による酸化シリコンで形成したが、その他に、窒化シリコン（ＳｉＮ）や酸化タンタル（Ｔａ2Ｏ5）等で形成してもよい。窒化シリコンや酸化タンタルは、酸化シリコンよりも高い誘電率を有する。このため、誘電体膜６及びゲート絶縁膜１０を厚くしても、十分大きな静電容量を確保することが可能である。これらの膜を厚くすると、コントロールゲート電極とフローティングゲート電極との間のリーク電流を少なくすることができる。
【００７２】
次に、図４を参照して、本発明の第２の実施例による半導体記憶装置について説明する。
【００７３】
図４（Ａ）は、第２の実施例による半導体記憶装置の平面図を示す。第２の実施例による半導体記憶装置の積層メサ８、ゲート絶縁膜１０、側部コントロールゲート電極１１、及びサイドウォール絶縁膜１５の構成は、図１に示す第１の実施例の場合と同様である。図４（Ｂ）は、図４（Ａ）の一点鎖線Ｂ４−Ｂ４における断面図を示す。すなわち、活性領域３上の積層メサ８とパッド１１Ａとを連結する部分の断面図である。
【００７４】
図４（Ｂ）に示すように、フローティングゲート型ＴＦＴが形成された基板上に、層間絶縁膜３１が形成されている。層間絶縁膜にコンタクトホール３１Ａが形成されている。図４（Ａ）に示すように、コンタクトホール３１Ａは、パッド１１Ａの上面の一部、及び積層メサ８のうち活性領域３とパッド１１Ａとの間の部分の上面を露出させる。
【００７５】
層間絶縁膜３１の上に、アルミニウム等からなるゲートバスライン１２０が形成されている。ゲートバスライン１２０は、コンタクトホール３１Ａの底に露出したパッド１１Ａに電気的に接続される。さらに、パッド１１Ａと活性領域３との間の領域においては、ゲートバスライン１２０が、上部コントロールゲート電極７の上面と側部コントロールゲート電極１１の上面に接触し、両者を電気的に接続する。
【００７６】
第１の実施例の場合には、図１（Ｂ）に示したようにコバルトシリサイド膜２７を形成することにより、上部コントロールゲート電極７と側部コントロールゲート電極１１とを電気的に接続した。第２の実施例では、コバルトシリサイド膜を形成することなく、上部コントロールゲート電極７と側部コントロールゲート電極１１とを電気的に接続することができる。
【００７７】
次に、図５及び図６を参照して、本発明の第３の実施例による半導体記憶装置について説明する。
【００７８】
図５（Ａ）は、第３の実施例による半導体記憶装置の平面図を示す。図５（Ｂ）及び図５（Ｃ）は、それぞれ図５（Ａ）の一点鎖線Ｂ５−Ｂ５及び一点鎖線Ｃ５−Ｃ５における断面図を示す。第１の実施例では、図１（Ｂ）に示すように、フローティングゲート電極５の上に、誘電体膜６を介して上部コントロールゲート電極７が配置されていたが、第３の実施例では、上部コントロールゲート電極が配置されない。
【００７９】
図５（Ｂ）に示すように、シリコン基板１の活性領域上に、トンネル絶縁膜４及びフローティングゲート電極５が積層された積層メサ８が形成されている。ゲート絶縁膜１０が、積層メサ８、及びその両側の活性領域の表面の一部を覆う。積層メサ８の側面上に、ゲート絶縁膜１０を介してコントロールゲート電極１１が配置されている。コントロールゲート電極１１の側面上に、サイドウォール絶縁膜１５が配置されている。
【００８０】
活性領域の表面層のうちサイドウォール絶縁膜１５の下方の領域に、Ａｓが添加されたエクステンション部２０が形成されている。活性領域３の表面層のうち、サイドウォール絶縁膜１５よりも外側の領域に、Ａｓが添加されたソース領域２１及びドレイン領域２２が形成されている。
【００８１】
図５（Ａ）に示すように、フローティングゲート電極５が、活性領域３を横切り、その一方の端部がフィールド酸化膜２上まで延在する。フローティングゲート電極５の一方の端部は、フィールド酸化膜２の上において拡幅され、広い面積部分を占める拡幅部５Ａとされている。コントロールゲート電極１１も、フィールド酸化膜２の上まで延在し、その一方の端部が拡幅され、パッド１１Ａとされている。
【００８２】
図５（Ｃ）に示すように、パッド１１Ａはフローティングゲート電極５の拡幅部５Ａの側面及び上面を覆う。拡幅部５Ａとパッド１１Ａとの間には、ゲート絶縁膜１０が配置されている。
【００８３】
次に、図６を参照して、第３の実施例による半導体記憶装置の製造方法について説明する。なお、以下の実施例において、特に断らない限り、成膜条件、膜厚、不純物濃度等は、第１の実施例の対応する構成部分の成膜条件、膜厚、不純物濃度等と同様である。
【００８４】
図６（Ａ）に示すように、シリコン基板１の表面上にフィールド酸化膜２を形成し、活性領域３を画定する。活性領域３の表面上に酸化シリコン膜４ａを形成する。基板の全面を覆うように、厚さ１８０ｎｍのｎ型ポリシリコン膜５ａを形成する。
【００８５】
図６（Ｂ）に示すように、ポリシリコン膜５ａと酸化シリコン膜４ａとをパターニングし、トンネル絶縁膜４とフローティングゲート電極５とが積層された積層メサ８を残す。活性領域３の表面及びフローティングゲート電極５の表面を熱酸化し、酸化シリコン膜１０ａを形成する。
【００８６】
図６（Ｃ）に示すように、基板上に、厚さ１００ｎｍのｎ型ポリシリコン膜１１ａを形成する。ポリシリコン膜１１ａの表面のうち、図５（Ａ）に示すパッド１１Ａとなる部分をレジストパターンで覆う。
【００８７】
図６（Ｄ）に示すように、ポリシリコン膜１１ａを異方性エッチングし、積層メサ８の側面上に、コントロールゲート電極１１を残す。図５（Ａ）に示されたパッド１１Ａの部分はレジストパターンで覆われているため、図５（Ｃ）に示すように、フローティングゲート電極の拡幅部５Ａの上にも、ポリシリコン膜１１ａからなるパッド１１Ａが残る。
【００８８】
活性領域３の表面層に、Ａｓをイオン注入し、エクステンション部２０を形成する。その後、図５（Ｂ）に示すように、サイドウォール絶縁膜１５を形成し、ソース領域２１及びドレイン領域２２をイオン注入により形成する。
【００８９】
第３の実施例の場合には、図５（Ａ）に示すようにフローティングゲート電極５の上にコントロールゲート電極が配置されない。そのため、フローティングゲート電極５を高くし、フローティングゲート電極５とコントロールゲート電極１１との間の静電容量を大きくしている。また、フィールド酸化膜２の上において、フローティングゲート電極５を拡幅しているため、フローティングゲート電極５とコントロールゲート電極１１との間の静電容量をより大きくすることができる。
【００９０】
フローティングゲート電極５とコントロールゲート電極１１との間の静電容量が大きいと、コントロールゲート電極１１に印加された電圧の影響が、フローティングゲート電極５を介してチャネル領域まで有効に及ぶ。このため、動作電圧の低減を図ることができる。
【００９１】
次に、図７〜図９を参照して、第４の実施例による半導体記憶装置について説明する。
【００９２】
図７（Ａ）は、第４の実施例による半導体記憶装置の平面図を示す。図７（Ｂ）及び図７（Ｃ）は、それぞれ図７（Ａ）の一点鎖線Ｂ７−Ｂ７及び一点鎖線Ｃ７−Ｃ７における断面図を示す。以下、図５に示す第３の実施例による半導体記憶装置の構成と異なる点に着目して説明する。
【００９３】
第３の実施例の場合には、図５（Ｂ）に示すように、フローティングゲート電極５の側面が、基板面に対してほぼ垂直な平面に沿った形状であった。これに対し、第４の実施例の場合には、図７（Ｂ）に示すように、フローティングゲート電極５の側面が、シリコン基板１の表面から高くなるに従ってフローティングゲート電極５の幅が広がるように湾曲している。コントロールゲート電極１１とサイドウォール絶縁膜１５との界面が、基板面に対してほぼ垂直な平面に沿った形状を有する。
【００９４】
第３の実施例の場合には、図５（Ｃ）に示すように、パッド１１Ａがフローティングゲート電極の拡幅部５Ａを覆っていた。これに対し、第４の実施例では、図７（Ｃ）に示すように、パッド１１Ａがフィールド酸化膜２の上に直接形成されている。
【００９５】
また、第３の実施例の場合には、フィールド酸化膜２上に、フローティングゲート電極５の拡幅部５Ａが配置され、拡幅部５Ａがパッド１１Ａと重なっていた。これに対し、第４の実施例では、フローティングゲート電極５は、パッド１１Ａとほとんど重ならない。
【００９６】
次に、図８及び図９を参照して、第４の実施例による半導体記憶装置の製造方法について説明する。
【００９７】
図８（Ａ）に示すように、シリコン基板１の表面上にフィールド酸化膜２を形成し、活性領域３を画定する。活性領域３の表面層に、リンのイオン注入を行う。ここまでの工程は、図２（Ａ）で説明した第１の実施例の場合と同様である。基板全面を覆うように、厚さ１８０ｎｍの酸化シリコン膜４０をＣＶＤにより堆積する。酸化シリコン膜４０に、図７（Ａ）のコントロールゲート電極１１及びパッド１１Ａに対応したパターンを有する開口４０ａを形成する。活性領域３の内側においては、開口４０ａの幅が約３００ｎｍであり、その底面に活性領域３の表面が露出する。
【００９８】
図８（Ｂ）に示すように、開口４０ａの底面に露出した活性領域３の表面を熱酸化し、厚さ５ｎｍ程度のゲート絶縁膜１０Ｂを形成する。酸化シリコン膜４０の上面、開口４０ａの側面及び底面を覆うように、厚さ１００ｎｍのｎ型ポリシリコン膜１１ｂを堆積する。ポリシリコン膜１１ｂの上面のうち、図７（Ａ）のパッド１１Ａに対応する領域をレジストパターンで覆う。
【００９９】
図８（Ｃ）に示すように、ポリシリコン膜１１ｂを異方性エッチングし、開口４０ａの側面上に、ポリシリコンからなるコントロールゲートゲート電極１１を残す。コントロールゲート電極１１に挟まれた領域に露出したゲート絶縁膜１０Ｂを除去し、活性領域３の表面を露出させる。レジストパターンで覆われた領域には、図７（Ｃ）に示すパッド１１Ａが残る。レジストパターンを除去した後、露出したシリコン表面を熱酸化する。
【０１００】
図９（Ｄ）に示すように、活性領域３の表面上にトンネル絶縁膜４が形成され、コントロールゲート電極１１の側面上にゲート絶縁膜１０Ａが形成される。ポリシリコンの酸化速度は、単結晶シリコンの酸化速度よりも速い。このため、トンネル絶縁膜４の厚さが３ｎｍとなる条件で熱酸化を行うと、ゲート絶縁膜１０Ａの厚さは３ｎｍよりも厚く、キャリアがトンネル現象により透過できない程度の厚さになる。
【０１０１】
基板全面を覆うように、厚さ１００ｎｍのｎ型ポリシリコン膜５ｂを堆積する。開口４０ａ内が、ポリシリコン膜５ｂで埋め込まれる。
【０１０２】
図９（Ｅ）に示すように、酸化シリコン膜４０の上面が露出するまでポリシリコン膜５ｂをエッチバックする。開口４０ａ内に、ポリシリコンからなるフローティングゲート電極５が残る。パッド１１Ａ上に堆積したポリシリコン膜５ｂは、図７（Ｃ）に示すように除去される。なお、この時点では、パッド１１Ａの上面が、図９（Ｄ）に示すゲート絶縁膜１０Ａで覆われている。このゲート絶縁膜１０Ａがエッチバック時のエッチング停止層として働く。
【０１０３】
図９（Ｆ）に示すように、酸化シリコン膜４０を除去する。酸化シリコン膜４０の除去は、例えばフッ酸を用いたウェットエッチングにより行うことができる。このとき、図７（Ｃ）のパッド１１Ａの上面を覆っていたゲート絶縁膜が除去される。活性領域３の表面層にＡｓのイオン注入を行い、エクステンション部２０を形成する。
【０１０４】
図７（Ｂ）に示すように、コントロールゲート電極１１の側面上に、酸化シリコンからなるサイドウォール絶縁膜１５を形成する。その後、ソース領域２１及びドレイン領域２２を形成するためのイオン注入を行う。
【０１０５】
第４の実施例による半導体記憶装置においては、図７（Ｂ）に示すように、フローティングゲート電極５の側面が、シリコン基板１の表面から高くなるに従ってフローティングゲート電極５の幅が広がるように湾曲している。このため、フローティングゲート電極５とコントロールゲート電極１１とが対向する領域の面積が大きくなり、両者間の静電容量を大きくすることができる。
【０１０６】
また、フローティングゲート電極５のゲート長が、図８（Ａ）に示す開口４０ａの幅よりも短い。開口４０ａの幅をフォトリソグラフィによる最小加工寸法にすると、ゲート長を最小加工寸法よりも短くすることができる。
【０１０７】
次に、図１０を参照して、第５の実施例による半導体記憶装置について説明する。上記第４の実施例では、フローティングゲート電極５及びコントロールゲート電極１１を形成した後に、エクステンション部２０、ソース領域２１、及びドレイン領域を形成した。このため、フローティングゲート電極５及びコントロールゲート電極１１等が、不純物活性化のための熱処理にさらされる。第５の実施例では、不純物の注入及び活性化熱処理を、先に行う。
【０１０８】
図１０（Ａ）に示す状態までの製造工程について説明する。シリコン基板１の表面上にフィールド酸化膜２を形成し、活性領域３を画定する。活性領域３を横切るように、活性領域３の上に酸化シリコン膜５１及びポリシリコン膜５２の２層からなる積層メサ５３を形成する。酸化シリコン膜５１の厚さは約１０ｎｍ、ポリシリコン膜５２の厚さは約１８０ｎｍである。積層メサ５３をマスクとして、活性領域３の表面層にＡｓイオンを注入し、エクステンション部２０を形成する。
【０１０９】
積層メサ５３の側面上に、酸化シリコンからなるサイドウォール絶縁膜５４を形成する。積層メサ５３とサイドウォール絶縁膜５４とをマスクとして、活性領域３の表面層にＡｓイオンを注入し、ソース領域２１及びドレイン領域２２を形成する。
【０１１０】
基板全面を覆うように、厚さ２００ｎｍの酸化シリコン膜５０を堆積する。ポリシリコン膜５２の上面が露出するまで酸化シリコン膜５０を化学機械研磨（ＣＭＰ）し、表面を平坦化する。
【０１１１】
図１０（Ｂ）に示すように、ポリシリコン膜５２及び酸化シリコン膜５１を除去する。この状態は、第４の実施例における図８（Ａ）の状態に、エクステンション部２０、ソース領域２１、及びドレイン領域２２が形成されたものと同等である。その後、第４の実施例の場合と同様に、コントロールゲート電極及びフローティングゲート電極等を形成する。ここまでの工程で第４の実施例の図７（Ｂ）と同様の構成を有する半導体記憶装置が得られる。
【０１１２】
第５の実施例の場合には、コントロールゲート電極５、フローティングゲート電極１１、ゲート電極１０Ａ及び１０Ｂを形成した後に、イオン注入や活性化のための高温熱処理を行う必要がない。このため、これらの材料として、熱処理に弱い金属材料や高誘電体材料を用いることが可能になる。
【０１１３】
次に、図１１を参照して、第６の実施例による半導体記憶装置の製造方法について説明する。
【０１１４】
図１１（Ａ）に示すように、シリコン基板１の表面上にフィールド酸化膜２を形成し、活性領域３を画定する。活性領域３の表面上に酸化シリコン膜４ａを形成する。基板全面を覆うように、厚さ１８０ｎｍのポリシリコン膜５ａを形成する。ここまでの工程は、第３の実施例の図６（Ａ）で説明した工程と同様である。
【０１１５】
図１１（Ｂ）に示すように、ポリシリコン膜５ａと酸化シリコン膜４とをパターニングし、トンネル絶縁膜４とフローティングゲート電極５が積層された積層メサ８を残す。積層メサ８は、第３の実施例の図５（Ａ）に示した積層メサ８と同様のパターンを有する。
【０１１６】
積層メサ８の側面上に酸化シリコンからなるサイドウォール絶縁膜６０を形成する。積層メサ８及びサイドウォール絶縁膜６０をマスクとして、活性領域３の表面層にＡｓイオンを注入し、ソース領域２１及びドレイン領域２２を形成する。イオン注入後、サイドウォール絶縁膜６０を除去する。
【０１１７】
図１１（Ｃ）に示すように、活性領域３及びフローティングゲート電極５の表面を熱酸化し、酸化シリコンからなるゲート絶縁膜１０ａを形成する。基板全面を覆うように、ｎ型ポリシリコン膜１１ａを堆積する。ポリシリコン膜１１ａの表面のうち、図５（Ａ）に示したパッド１１Ａに相当する領域をレジストパターンで覆う。
【０１１８】
図１１（Ｄ）に示すように、ポリシリコン膜１１ａを異方性エッチングし、積層メサ８の側面上にコントロールゲート電極１１を残す。フィールド酸化膜２の上には、図５（Ａ）のパッド１１Ａと同様のパッドが残る。その後、レジストパターンを除去する。
【０１１９】
第６の実施例の場合には、ゲート絶縁膜１０ａを形成した後に、イオン注入や活性化熱処理等の工程がないため、ゲート絶縁膜１０ａとして熱に弱い高誘電体材料を用いることができる。高誘電体材料からなるゲート絶縁膜は、例えばＣＶＤで形成される。
【０１２０】
第６の実施例では、図５（Ｂ）に示した第３の実施例の場合と異なり、コントロールゲート電極１１の下方にエクステンション部が形成されていない。しかし、コントロールゲート電極１１の下方に、フローティングゲート電極５の下方よりも先に反転層が現れるため、トランジスタ動作に支障はない。
【０１２１】
上記第１〜第６の実施例による半導体メモリ装置では、１つのメモリセルが、１つのフローティングゲート型ＦＥＴのみで構成されている。このため、高集積化を図ることが可能になる。
【０１２２】
上記実施例では、ｐ-型シリコン基板を使用し、ｎチャネルのフローティングゲート型ＦＥＴを形成する場合を説明したが、ｎ型シリコン基板を使用し、ｐチャネルのフローティングゲート型ＦＥＴを形成してもよい。この場合、ソース／ドレイン領域２及び３とコントロールゲート電極８との間に印加する電圧の極性を逆にする。
【０１２３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２４】
【発明の効果】
以上説明したように、本発明によれば、ダイレクトトンネリングによりフローティングゲート電極にキャリアを注入するため、比較的低電圧で情報の書込及び消去を行うことができる。また、１つのフローティングゲート型ＦＥＴで１つのメモリセルを構成するため、高集積化を図ることが可能になる。さらに、フローティングゲート電極とコントロールゲート電極との一方を他方に対して自己整合的に形成することができるため、位置合わせ時のずれに起因する歩留まりの低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体記憶装置の平面図及び断面図である。
【図２】第１の実施例による半導体記憶装置の製造方法を説明するための基板の断面図（その１）である。
【図３】第１の実施例による半導体記憶装置の製造方法を説明するための基板の断面図（その２）である。
【図４】本発明の第２の実施例による半導体記憶装置の平面図及び断面図である。
【図５】本発明の第３の実施例による半導体記憶装置の平面図及び断面図である。
【図６】第３の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図７】本発明の第４の実施例による半導体記憶装置の平面図及び断面図である。
【図８】第４の実施例による半導体記憶装置の製造方法を説明するための基板の断面図（その１）である。
【図９】第４の実施例による半導体記憶装置の製造方法を説明するための基板の断面図（その２）である。
【図１０】第５の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図１１】第６の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図１２】先の提案による半導体記憶装置の断面図である。
【図１３】先の提案による半導体記憶装置及び本発明の実施例による半導体記憶装置の動作原理を説明するためのエネルギバンド図である。
【図１４】先の提案による半導体記憶装置及び本発明の実施例による半導体記憶装置の動作原理を説明するためのエネルギバンド図である。
【図１５】先の提案及び本発明の実施例による半導体記憶装置の等価回路図である。
【符号の説明】
１ シリコン基板
２ フィールド酸化膜
３ 活性領域
４ トンネル絶縁膜
５ フローティングゲート電極
６ 誘電体膜
７ 上部コントロールゲート電極
８ 積層メサ
１０ ゲート絶縁膜
１１ 側部コントロールゲート電極
１５ サイドウォール絶縁膜
２０ エクステンション部
２１ ソース電極
２２ ドレイン領域
２５、２６、２７ コバルトシリサイド膜
３１ 層間絶縁膜
３１Ａ コンタクトホール
４０ 酸化シリコン膜
５０、５１ 酸化シリコン膜
５２ ポリシリコン膜
５３ 積層メサ
５４、６０ サイドウォール絶縁膜
１２０ ゲートバスライン

Claims (3)

  1. 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
    前記半導体基板の表面を覆う第１の膜を形成する工程と、
    前記第１の膜に、前記活性領域を横切る開口を形成する工程と、
    前記開口の底面に露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
    前記開口の底面及び側面上、及び前記第１の膜の上面上に、導電材料もしくは半導体材料からなる第２の膜を形成する工程と、
    前記第２の膜を異方性エッチングし、前記開口の側面上に、前記第２の膜からなる側方コントロールゲート電極を残すとともに、該開口の底面の中央部に前記活性領域の表面を露出させる工程と、
    露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
    前記開口内を埋め込み、かつ前記第１の膜の上面上を覆い、導電材料もしくは半導体材料からなる第３の膜を形成する工程と、
    前記第３の膜をエッチバックして、前記第１の膜上の該第３の膜を除去するとともに、前記開口内に該第３の膜からなるフローティングゲート電極を残す工程と、
    前記第１の膜を除去する工程と、
    前記側方コントロールゲート電極及びフローティングゲート電極を含むゲート構造体の両側の、前記活性領域の表面層に不純物を添加する工程と
    を有する半導体記憶装置の製造方法。
  2. 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
    前記活性領域を横切るように、前記活性領域上にダミーゲート電極を形成する工程と、
    前記ダミーゲート電極の両側の、前記活性領域の表面層に不純物を添加する工程と、
    前記ダミーゲート電極を覆うように、前記半導体基板上に第１の膜を形成する工程と、
    前記ダミーゲート電極上方の前記第１の膜を除去し、該ダミーゲート電極の上面を露出させる工程と、
    前記ダミーゲート電極を除去し、前記活性領域の表面を露出させる工程と、
    露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
    前記第１の膜の表面上、及び前記ゲート絶縁膜上に、導電材料もしくは半導体材料からなる第２の膜を形成する工程と、
    前記第２の膜を異方性エッチングし、前記第１の膜の側面上に、前記第２の膜からなる側方コントロールゲート電極を残すとともに、該側方コントロールゲート電極に挟まれた領域に、前記活性領域の表面を露出させる工程と、
    露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
    前記側方コントロールゲート電極で挟まれた空間を埋め込み、かつ前記第１の膜の上面上を覆い、導電材料もしくは半導体材料からなる第３の膜を形成する工程と、
    前記第３の膜をエッチバックして、前記第１の膜上の該第３の膜を除去するとともに、前記側方コントロールゲート電極で挟まれた空間内に該第３の膜からなるフローティングゲート電極を残す工程と
    を有する半導体記憶装置の製造方法。
  3. 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
    半導体基板の活性領域に、キャリアがダイレクトトンネル現象により透過できる厚さのトンネル絶縁膜を形成する工程と、
    前記活性領域を横切るように、前記トンネル絶縁膜上に、導電材料もしくは半導体材料からなるフローティングゲート電極を形成する工程と、
    前記フローティングゲート電極の側面上に、サイドウォール絶縁膜を形成する工程と、
    前記フローティングゲート電極と前記サイドウォール絶縁膜を含むメサの両側の、前記活性領域の表面層のうち、前記半導体基板の法線方向から見て前記フローティングゲート電極と重ならない領域に、不純物を添加する工程と、
    前記サイドウォール絶縁膜を除去する工程と、
    前記フローティングゲート電極の側面、上面、及び該フローティングゲート電極の両側の、前記活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面を、導電材料もしくは半導体材料からなる導電膜で覆う工程と、
    前記導電膜を異方性エッチングし、前記フローティングゲート電極の側面上に、前記導電膜からなる側方コントロールゲート電極を残す工程と
    を有する半導体記憶装置の製造方法。
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