JP4488565B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP4488565B2 JP4488565B2 JP34543799A JP34543799A JP4488565B2 JP 4488565 B2 JP4488565 B2 JP 4488565B2 JP 34543799 A JP34543799 A JP 34543799A JP 34543799 A JP34543799 A JP 34543799A JP 4488565 B2 JP4488565 B2 JP 4488565B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- active region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 54
- 239000000969 carrier Substances 0.000 claims description 25
- 239000002344 surface layer Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 12
- 230000005641 tunneling Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 44
- 229920005591 polysilicon Polymers 0.000 description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 229910017052 cobalt Inorganic materials 0.000 description 14
- 239000010941 cobalt Substances 0.000 description 14
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 Phosphorus ions Chemical class 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、新たな動作原理に基づく半導体記憶装置に関する。代表的な半導体記憶装置として、ダイナミックランダムアクセスメモリ(DRAM)が知られている。DRAMは、1つのMISFETと1つのキャパシタからなる1メモリセルに1ビットの情報を記憶する。DRAMにおいては、メモリセルの微細化及び大容量化が進んでいるが、より大容量化を図ることが可能な半導体記憶装置が望まれている。
【0002】
【従来の技術】
さらなる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、1つのMISFETのみで1つのメモリセルを構成するため、大容量化に適している。
【0003】
フラッシュメモリでは、フローティングゲート型FETのフローティングゲート電極へキャリアを注入することにより情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは8nm程度以上とされる。この絶縁膜を通したフローティングゲート電極へのキャリアの注入は、チャネルとフローティングゲート電極間に高電圧を印加することにより行う。両者間に高電圧を印加すると、ファウラノルドハイムトンネル(FNトンネル)現象により、キャリアがフローティングゲート電極に注入される。
【0004】
【発明が解決しようとする課題】
FNトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、10〜20V程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。
【0005】
本発明の目的は、大容量化、低電圧化を図ることが可能な半導体記憶装置の製造方法を提供することである。
【0012】
【課題を解決するための手段】
本発明の一観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記半導体基板の表面を覆う第1の膜を形成する工程と、
前記第1の膜に、前記活性領域を横切る開口を形成する工程と、
前記開口の底面に露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記開口の底面及び側面上、及び前記第1の膜の上面上に、導電材料もしくは半導体材料からなる第2の膜を形成する工程と、
前記第2の膜を異方性エッチングし、前記開口の側面上に、前記第2の膜からなる側方コントロールゲート電極を残すとともに、該開口の底面の中央部に前記活性領域の表面を
露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記開口内を埋め込み、かつ前記第1の膜の上面上を覆い、導電材料もしくは半導体材料からなる第3の膜を形成する工程と、
前記第3の膜をエッチバックして、前記第1の膜上の該第3の膜を除去するとともに、前記開口内に該第3の膜からなるフローティングゲート電極を残す工程と、
前記第1の膜を除去する工程と、
前記側方コントロールゲート電極及びフローティングゲート電極を含むゲート構造体の両側の、前記活性領域の表面層に不純物を添加する工程と
を有する半導体記憶装置の製造方法が提供される。
【0013】
側方コントロールゲート電極に対して、フローティングゲート電極が自己整合的に形成される。
【0014】
本発明の他の観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記活性領域を横切るように、前記活性領域上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の、前記活性領域の表面層に不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記半導体基板上に第1の膜を形成する工程と、
前記ダミーゲート電極上方の前記第1の膜を除去し、該ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記第1の膜の表面上、及び前記ゲート絶縁膜上に、導電材料もしくは半導体材料からなる第2の膜を形成する工程と、
前記第2の膜を異方性エッチングし、前記第1の膜の側面上に、前記第2の膜からなる側方コントロールゲート電極を残すとともに、該側方コントロールゲート電極に挟まれた領域に、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記側方コントロールゲート電極で挟まれた空間を埋め込み、かつ前記第1の膜の上面上を覆い、導電材料もしくは半導体材料からなる第3の膜を形成する工程と、
前記第3の膜をエッチバックして、前記第1の膜上の該第3の膜を除去するとともに、前記側方コントロールゲート電極で挟まれた空間内に該第3の膜からなるフローティングゲート電極を残す工程と
を有する半導体記憶装置の製造方法が提供される。
【0015】
側方コントロールゲート電極に対して、フローティングゲート電極が自己整合的に形成される。ゲート電極形成の前に不純物が添加されるため、ゲート電極及び誘電体膜が、不純物活性化のための高温熱処理を経験しない。
【0016】
本発明のさらに他の観点によると、
半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
半導体基板の活性領域に、キャリアがダイレクトトンネル現象により透過できる厚さのトンネル絶縁膜を形成する工程と、
前記活性領域を横切るように、前記トンネル絶縁膜上に、導電材料もしくは半導体材料からなるフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側面上に、サイドウォール絶縁膜を形成する工程と、
前記フローティングゲート電極と前記サイドウォール絶縁膜を含むメサの両側の、前記活性領域の表面層のうち、前記半導体基板の法線方向から見て前記フローティングゲート電極と重ならない領域に、不純物を添加する工程と、
前記サイドウォール絶縁膜を除去する工程と、
前記フローティングゲート電極の側面、上面、及び該フローティングゲート電極の両側の、前記活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面を、導電材料もしくは半導体材料からなる導電膜で覆う工程と、
前記導電膜を異方性エッチングし、前記フローティングゲート電極の側面上に、前記導電膜からなる側方コントロールゲート電極を残す工程と
を有する半導体記憶装置の製造方法が提供される。
【0017】
側方コントロールゲート電極が、フローティングゲート電極に対して自己整合的に形成される。側方コントロールゲート電極及びゲート絶縁膜の形成の前に不純物が添加されるため、側方コントロールゲート電極及びゲート絶縁膜が、不純物活性化のための高温熱処理を経験しない。
【0018】
【発明の実施の形態】
本発明の実施例を説明する前に、図12〜図15を参照して、本願発明者らが先に提案した半導体記憶装置について説明する。
【0019】
図12は、先の提案による半導体記憶装置の1メモリセル部分の断面図を示す。
【0020】
p-型シリコン基板101の表面層のチャネル領域104の両側に、n型のソース領域102及びドレイン領域103が形成されている。p-型シリコン基板101の不純物濃度は、例えば5×1015cm-3である。チャネル長、すなわちソース領域102とドレイン領域103との間隔は、例えば150nmである。チャネル領域104の表面上に、酸化シリコン(SiO2)からなる厚さ2〜3nmのトンネル絶縁膜105が形成されている。トンネル絶縁膜105の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。
【0021】
トンネル絶縁膜105の表面上に、厚さ10nmのフローティングゲート電極106が配置されている。フローティングゲート電極106は、TiN等の高融点金属で形成されている。フローティングゲート電極106は、基板法線方向から見たとき、ソース領域102及びドレイン領域103のいずれにも重ならないように配置されている。例えば、フローティングゲート電極106のソース領域102側の縁とソース領域102のチャネル領域104側の縁との間隔、及びフローティングゲート電極106のドレイン領域103側の縁とドレイン領域103のチャネル領域104側の縁との間隔は、50nmである。
【0022】
トンネル絶縁膜105及びフローティングゲート電極106を覆うように、酸化シリコンからなる厚さ6〜10nmのゲート絶縁膜107が形成されている。ゲート絶縁膜107の表面上に、n+型ポリシリコンからなるコントロールゲート電極108が形成されている。トンネル絶縁膜105、ゲート絶縁膜107、及びコントロールゲート電極108からなる積層構造のソース領域102とドレイン領域103側の周縁部は、基板法線方向から見たとき、ソース領域102及びドレイン領域103に接するか、または部分的に重なるように配置されている。
【0023】
コントロールゲート電極108に電圧を印加していない状態のとき、チャネル領域104の表面層部分は空乏化している。なお、p-型シリコン基板101とソース領域102との界面及びp-型シリコン基板101とドレイン領域103との界面にも空乏層が形成されている。
【0024】
次に、図13を参照して、図12に示す先の提案による半導体記憶装置の動作原理を説明する。
【0025】
図13(A)は、コントロールゲート電極108に電圧を印加していないときのエネルギバンド図を示す。チャネル領域104のバンド端が下方に曲がり、チャネル領域104の表面層が空乏化している。フローティングゲート電極106のフェルミ準位Efが、チャネル領域104の伝導帯下端Ecと価電子帯上端Evとの間、すなわち禁制帯の中に位置している。
【0026】
図13(B)は、書込時のエネルギバンド図を示す。コントロールゲート電極108に、ソース/ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極108に+5Vの電圧を印加する。フローティングゲート電極106とチャネル領域104との間に約1.5V程度の電位差が発生する。この電位差により、チャネル領域104の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極106に注入される。注入された電子は、フローティングゲート電極106のフェルミ準位近傍のエネルギ準位を占める。
【0027】
図13(C)は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極106に電子が蓄積されているため、図13(A)の状態に比べて、フローティングゲート電極106の電位が下がる。このため、チャネル領域104の表面のバンド端の曲がりが少なくなっている。図13(C)の場合は、図13(A)の場合に比べて、フローティングゲート型FETのしきい値が大きくなる。この2つの状態のしきい値の違いを検出することにより、記憶された情報を読みだすことができる。
【0028】
図13(C)の状態において、フローティングゲート電極106のフェルミ準位は、チャネル領域104の禁制帯の中に位置する。このため、フェルミ準位近傍のエネルギを持つ電子が、トンネル現象によりチャネル領域104内に移動することはない。また、チャネル領域104の表面には、正孔がほとんど存在しないため、正孔がチャネル領域104からフローティングゲート電極106に注入されることもない。
【0029】
図12において、フローティングゲート電極106の両端とソース/ドレイン領域102及び103との間には、キャリアがトンネルできない程度の間隔が確保されている。このため、フローティングゲート電極106に蓄積された電子が、トンネル現象によりソース/ドレイン領域102及び103に移動することもない。従って、フローティングゲート電極106内に電子が長時間保持される。すなわち、フローティングゲート電極106の両端の各々とソース/ドレイン領域102及び103との間隔を、トンネル絶縁膜105の厚さよりも広くしておく必要がある。
【0030】
図13(D)は、消去時のエネルギバンド図を示す。コントロールゲート電極108に、ソース/ドレイン領域に対して負の電圧を印加する。例えばソース/ドレイン領域に0Vを印加し、コントロールゲート電極108に−5Vを印加する。チャネル領域104の表面に蓄積層が形成される。この蓄積層内の正孔が、トンネル現象によりフローティングゲート電極106に注入される。正孔の注入により、フローティングゲート電極106に蓄積されていた電荷が中和される。コントロールゲート電極108への電圧の印加を停止すると、図13(A)の状態に戻る。
【0031】
図13(B)に示す書込時、及び図13(D)に示す消去時に、キャリアがトンネル絶縁膜105をダイレクトトンネリングする。FNトンネル現象を利用していないため、比較的低電圧で書込及び消去を行うことができる。
【0032】
図12及び図13では、フローティングゲート電極を高融点金属で形成したが、その他の材料で形成してもよい。例えば、フローティングゲート電極をn型ポリシリコンで形成してもよい。
【0033】
図14は、フローティングゲート電極をn型ポリシリコンで形成した場合の、動作原理を説明するためのエネルギバンド図である。
【0034】
図14(A)は、コントロールゲート電極108に電圧を印加していないときのエネルギバンド図を示す。チャネル領域104の表面近傍において、バンド端が下方に曲がっている。フローティングゲート電極106のフェルミ準位は、チャネル領域104の禁制帯の中に位置する。
【0035】
図14(B)は、情報書込時のエネルギバンド図を示す。コントロールゲート電極108にソース/ドレイン領域102及び103に対して正の電圧を印加する。チャネル領域104の表面に反転層が形成される。反転層内の電子がトンネル現象によりフローティングゲート電極106に注入される。注入された電子は、フェルミ準位近傍の準位、すなわち伝導帯下端近傍のエネルギ準位を占める。
【0036】
図14(C)は、情報を保持している状態のエネルギバンド図を示す。フローティングゲート電極106に蓄積された負電荷のため、その電位が低下する。フローティングゲート電極106の電位の低下により、チャネル領域104の表面におけるバンド端の曲がりが少なくなる。このため、図14(C)の状態のフローティングゲート型FETのしきい値は、図14(A)の状態のしきい値よりも大きくなる。
【0037】
フローティングゲート電極106のフェルミ準位が、チャネル領域104の禁制帯の中に位置する。さらに、チャネル領域104の表面の不純物濃度を高くしてあるため、チャネル領域104とフローティングゲート電極106との電位差のうち大部分がトンネル絶縁膜105に加わる。
【0038】
トンネル絶縁膜105の両側に大きな電位差が発生するため、チャネル領域104の表面には、フローティングゲート電極106の伝導帯下端に過剰に蓄積された電子のエネルギ準位に対応するエネルギ準位が存在しない。このため、フローティングゲート電極106内に注入された電子は、トンネル現象によりチャネル領域104内へ移動することができない。電子がチャネル領域104に移動しないため、注入された電子をフローティングゲート電極106内に長時間保持することができる。
【0039】
図15は、上述の先の提案による半導体メモリ装置の等価回路図を示す。相互に平行に配置された複数のゲート線120が図の横方向に延在する。相互に平行に配置された複数のソース線121及びドレイン線122が、図の縦方向に延在する。ソース線121とドレイン線122とは、交互に配置されている。
【0040】
ソース線121とドレイン線122との一組とゲート線120との各交差箇所に、フローティングゲート型FET125が配置されている。フローティングゲート型FET125のコントロールゲート電極、ソース領域、及びドレイン領域は、それぞれ対応するゲート線120、ソース線121、及びドレイン線122に接続されている。すべてのゲート線120は、ゲート線制御回路130に接続され、すべてのソース線121及びドレイン線122は、ソース/ドレイン線制御回路131に接続されている。
【0041】
特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線121及びドレイン線122に電圧0Vを印加し、対応するゲート線120に書込電圧(+Vwrite)を印加する。選択されないソース線121及びドレイン線122には、電圧(+Vwrite)を印加し、選択されないゲート線120には、電圧0Vを印加する。これらの電圧の印加は、ゲート線制御回路130及びソース/ドレイン線制御回路131により行われる。
【0042】
選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Vwrite が印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース/ドレイン領域とチャネル領域との間のpn接合が逆バイアスされる。このため、図12に示すコントロールゲート電極108の端部とソース/ドレイン領域102及び103の先端との間に電界が集中し、フローティングゲート電極107とチャネル領域104との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。
【0043】
情報を消去する場合には、ゲート線120に電圧(−Vwrite)を印加する。電圧(−Vwrite)が印加されたゲート線120に接続されているメモリセルにおいて、一括して情報の消去が行われる。
【0044】
次に、情報を読み出す方法を説明する。情報を読み出すべきメモリセルのゲート線120に、消去状態におけるしきい値と書込状態におけるしきい値との中間の電圧+Vreadを印加する。その他のゲート線120には電圧0Vを印加しておき、すべてのメモリセルを非導通状態にしておく。読み出すべきメモリセルのソース線121とドレイン線122との間に電圧を印加し、流れる電流を検出する。情報が書き込まれている場合には電流がほとんど流れず、消去されている場合には電流が流れる。
【0045】
次に、本発明の実施例について説明する。上述の先の提案による半導体記憶装置では、電流の流れる方向に関して、フローティングゲート電極が、コントロールゲート電極よりも短い。このため、それぞれのゲート電極を形成するための微細なマスクが必要であり、コントロールゲート電極をフローティングゲート電極の上に正確に位置合わせしなければならない。これは、歩留まりの低下、製造コストの上昇につながる。本発明の実施例では、フローティングゲート電極とコントロールゲート電極の一方が他方に対して自己整合的に形成される。なお、以下に説明する実施例による半導体記憶装置の動作原理は、図13及び図14を参照して説明した先の提案による半導体記憶装置の動作原理と同様である。また、各メモリセルを集積化した回路構成も、図15を参照して説明した先の提案の回路構成と同様である。
【0046】
図1〜図3を参照して、第1の実施例による半導体記憶装置の構成及び製造方法について説明する。
【0047】
図1(A)は、第1の実施例による半導体記憶装置の一メモリセルの平面図を示し、図1(B)は、図1(A)の一点鎖線B1−B1における断面図を示す。
【0048】
抵抗率約10Ωcmのp-型シリコン基板1の表面上に形成されたフィールド酸化膜2が、活性領域3を画定している。活性領域3を横切る帯状の領域上に、酸化シリコンからなるトンネル絶縁膜4が形成されている。トンネル絶縁膜4は、キャリアがトンネル現象により透過できる程度の厚さ、例えば3nm程度の厚さである。トンネル絶縁膜4の上に、フローティングゲート電極5が形成されている。フローティングゲート電極5は、リンドープのn型ポリシリコンで形成され、その不純物濃度は約1×1020cm-3である。フローティングゲート電極5のゲート長は、約100nmである。
【0049】
フローティングゲート電極5の上に、酸化シリコンからなる誘電体膜6が形成されている。誘電体膜6は、キャリアがトンネル現象により透過できない厚さ、例えば5〜10nm程度の厚さである。
【0050】
誘電体膜6の上に、上部コントロールゲート電極7が形成されている。上部コントロールゲート電極7は、リンドープのn型ポリシリコンで形成され、その不純物濃度は、約1×1020cm-3である。
【0051】
トンネル絶縁膜4、フローティングゲート電極5、誘電体膜6、及び上部コントロールゲート電極7により、積層メサ8が構成される。積層メサ8は、活性領域3の外側のフィールド酸化膜2の上まで延在する。酸化シリコンからなるゲート絶縁膜10が、積層メサ8の側面及びその側面に連続する活性領域3の表面の一部を覆う。ゲート絶縁膜10は、キャリアがトンネル現象により透過できない厚さ、例えば5〜10nm程度の厚さである。
【0052】
ゲート絶縁膜10の表面上に、側部コントロールゲート電極11が形成されている。側部コントロールゲート電極11は、リンドープのn型ポリシリコンで形成され、その不純物濃度は、約1×1020cm-3である。側部コントロールゲート電極11の横方向の厚さは、約100nmである。
【0053】
側部コントロールゲート電極11は、積層メサ8と同様にフィールド酸化膜2の上まで延在する。フィールド酸化膜2の上においては、側部コントロールゲート電極11が拡幅されてパッド11Aとされ、基板表面の大きな面積部分を占める。パッド11Aは、積層メサ8の側面上のみではなく、その上面上にも配置される。なお、積層メサ8の上面上に配置されたパッド11Aと上部コントロールゲート電極7との間には、ゲート絶縁膜10が残されている。側部コントロールゲート電極11の側面上に、酸化シリコンからなるサイドウォール絶縁膜15が形成されている。
【0054】
活性領域3の表面層のうち、サイドウォール絶縁膜15の下方の領域に、砒素(As)が添加されたエクステンション部20が形成されている。活性領域3の表面層のうち、サイドウォール絶縁膜15よりも外側の領域に、Asが添加されたソース領域21及びドレイン領域22が形成されている。エクステンション部20は、不純物添加領域21よりも浅く、かつ不純物濃度が低い。エクステンション部20を形成するのは、ショートチャネル効果によるパンチスルーを防止するためである。
【0055】
ソース領域21及びドレイン領域22の表面上に、それぞれコバルトシリサイド膜25及び26が形成されている。上部コントロールゲート電極7及び側部コントロールゲート電極11の上に、コバルトシリサイド膜27が形成されている。なお、パッド11Aが配置された領域においては、パッド11Aが上部コントロールゲート電極7を覆うため、コバルトシリサイド膜27は、パッド11Aの上面上に形成される。
【0056】
コバルトシリサイド膜27は、上部コントロールゲート電極7と側部コントロールゲート電極11とを電気的に接続する。パッド11Aは、それよりも上層の配線層に形成されたゲートバスライン120に接続される。
【0057】
図1では、フローティングゲート電極5をポリシリコンで形成した場合を示したが、他の導電性の金属材料や半導体材料で形成してもよい。例えば、TiN、Ge、SiGe等で形成してもよい。また、上部コントロールゲート電極7及び側部コントロールゲート電極11を、ポリシリコン以外の半導体材料や金属材料で形成してもよい。
【0058】
次に、図2及び図3を参照して、第1の実施例による半導体記憶装置の製造方法について説明する。
【0059】
図2(A)に示すように、p-型シリコン基板1の表面を局所的に熱酸化し、フィールド酸化膜2を形成する。フィールド酸化膜2に囲まれた活性領域3が画定される。活性領域3の表面層に、硼素(B)イオンを、加速エネルギ10keV、ドーズ量2×1013cm-2の条件でイオン注入する。
【0060】
図2(B)に示すように、活性領域3の表面を熱酸化して、厚さ3nmの酸化シリコン膜4aを形成する。フィールド酸化膜2及び酸化シリコン膜4aの上に、厚さ80nmのポリシリコン膜5aを、化学気相成長(CVD)により形成する。ポリシリコン膜5aの表面を熱酸化し、厚さ5〜10nmの酸化シリコン膜6aを形成する。酸化シリコン膜6aの上に、厚さ100nmのポリシリコン膜7aを、CVDにより形成する。ポリシリコン膜5a及び7aには、成長中に、リン(P)がドープされる。リン濃度は、1×1020cm-3である。
【0061】
図2(C)に示すように、ポリシリコン膜7aから酸化シリコン膜4aまでの積層構造をパターニングし、トンネル絶縁膜4、フローティングゲート電極5、誘電体膜6、及び上部コントロールゲート電極7が積層された積層メサ8を残す。なお、ポリシリコン膜5aの下表面までをエッチングし、酸化シリコン膜4aを活性領域3の表面上に残してもよい。積層メサ8の幅は、約100nmである。積層メサ8は、図1(A)に示すように、活性領域3を横切って活性領域3内の領域を二分し、その両端がフィールド酸化膜2上まで延在する。一方の端部(図1(A)において上側の端部)は、他方の端部に比べて、フィールド酸化膜2上により長く延在する。
【0062】
図3(D)に示すように、活性領域3及び積層メサ8の表面を熱酸化し、厚さ5〜10nmの酸化シリコン膜10aを形成する。基板全面を覆うように、厚さ100nmのポリシリコン膜11aを、CVDにより形成する。ポリシリコン膜11aには、成長中にリンがドープされる。リン濃度は1×1020cm-3である。
【0063】
図3(E)に示す状態までの工程を説明する。ポリシリコン膜11aの表面のうち、図1(A)に示したパッド11Aとなる領域をレジストパターンで覆う。その後、ポリシリコン膜11aを異方性エッチングする。積層メサ8の側面上に、側部コントロールゲート電極11が残る。フィールド酸化膜2上には、図1(A)に示すパッド11Aが残る。
【0064】
図3(F)に示すように、Asイオンを、加速エネルギ5keV、ドーズ量1×1013cm-2の条件でイオン注入する。活性領域3の表面層のうち、側部コントロールゲート電極11よりも外側の領域に、Asがドープされたエクステンション部20が形成される。側部コントロールゲート電極11を形成した後にエクステンション部20のイオン注入を行うため、基板法線方向に沿って見たとき、エクステンション部20はフローティングゲート電極5と重ならない。
【0065】
その後、図1(B)に示すように、側部コントロールゲート電極11の側面上に、サイドウォール絶縁膜15を形成する。サイドウォール絶縁膜15は、基板全面を覆うように酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより形成される。
【0066】
活性領域3の表面層に、Asイオンを、加速エネルギ40keV、ドーズ量5×1014cm-2の条件でイオン注入する。活性領域3の表面層のうち、サイドウォール絶縁膜15よりも外側の領域に、ソース領域21及びドレイン領域22が形成される。
【0067】
その後、ソース領域21、ドレイン領域22、上部コントロールゲート電極7、及び側部コントロールゲート電極11の露出した表面上に、コバルトシリサイド膜25、26、及び27を形成する。以下、コバルトシリサイド膜の形成方法を簡単に説明する。
【0068】
まず、基板全面を覆うように、コバルト膜を堆積する。温度550℃で30秒間の熱処理を行い、コバルトとシリコンとを反応させる。硫酸と過酸化水素水との混合液で、未反応のコバルト膜を除去する。さらに、温度840℃で30秒間の熱処理を行う。これにより、コバルトシリサイド膜25、26、及び27が形成される。上部コントロールゲート電極7及び側部コントロールゲート電極11の上面上に形成されたコバルトシリサイド膜27が、両者を電気的に接続する。
【0069】
上記第1の実施例による半導体記憶装置においては、上部コントロールゲート電極7と側部コントロールゲート電極11とが、図12に示した先の提案による半導体記憶装置のコントロールゲート電極108と同様の機能を果たす。フローティングゲート電極5の両脇に配置された側部コントロールゲート電極11が、フォトリソグラフィ工程を経ることなく、フローティングゲート電極5に対して自己整合的に形成される。このため、フォトリソグラフィ工程時の位置ずれに起因する歩留まりの低下を防止することができる。
【0070】
上記第1の実施例では、図1(A)に示すゲートバスライン120を、パッド11Aよりも上層の配線層内に配置した。パッド11Aの抵抗が十分低い場合には、パッド11Aをゲートバスライン120の延在する方向に延ばして、隣のメモリセルのパッド11Aに接続させ、パッド11A自体をゲートバスラインとして用いてもよい。
【0071】
また、図1に示す誘電体膜6及びゲート絶縁膜10を、熱酸化による酸化シリコンで形成したが、その他に、窒化シリコン(SiN)や酸化タンタル(Ta2O5)等で形成してもよい。窒化シリコンや酸化タンタルは、酸化シリコンよりも高い誘電率を有する。このため、誘電体膜6及びゲート絶縁膜10を厚くしても、十分大きな静電容量を確保することが可能である。これらの膜を厚くすると、コントロールゲート電極とフローティングゲート電極との間のリーク電流を少なくすることができる。
【0072】
次に、図4を参照して、本発明の第2の実施例による半導体記憶装置について説明する。
【0073】
図4(A)は、第2の実施例による半導体記憶装置の平面図を示す。第2の実施例による半導体記憶装置の積層メサ8、ゲート絶縁膜10、側部コントロールゲート電極11、及びサイドウォール絶縁膜15の構成は、図1に示す第1の実施例の場合と同様である。図4(B)は、図4(A)の一点鎖線B4−B4における断面図を示す。すなわち、活性領域3上の積層メサ8とパッド11Aとを連結する部分の断面図である。
【0074】
図4(B)に示すように、フローティングゲート型TFTが形成された基板上に、層間絶縁膜31が形成されている。層間絶縁膜にコンタクトホール31Aが形成されている。図4(A)に示すように、コンタクトホール31Aは、パッド11Aの上面の一部、及び積層メサ8のうち活性領域3とパッド11Aとの間の部分の上面を露出させる。
【0075】
層間絶縁膜31の上に、アルミニウム等からなるゲートバスライン120が形成されている。ゲートバスライン120は、コンタクトホール31Aの底に露出したパッド11Aに電気的に接続される。さらに、パッド11Aと活性領域3との間の領域においては、ゲートバスライン120が、上部コントロールゲート電極7の上面と側部コントロールゲート電極11の上面に接触し、両者を電気的に接続する。
【0076】
第1の実施例の場合には、図1(B)に示したようにコバルトシリサイド膜27を形成することにより、上部コントロールゲート電極7と側部コントロールゲート電極11とを電気的に接続した。第2の実施例では、コバルトシリサイド膜を形成することなく、上部コントロールゲート電極7と側部コントロールゲート電極11とを電気的に接続することができる。
【0077】
次に、図5及び図6を参照して、本発明の第3の実施例による半導体記憶装置について説明する。
【0078】
図5(A)は、第3の実施例による半導体記憶装置の平面図を示す。図5(B)及び図5(C)は、それぞれ図5(A)の一点鎖線B5−B5及び一点鎖線C5−C5における断面図を示す。第1の実施例では、図1(B)に示すように、フローティングゲート電極5の上に、誘電体膜6を介して上部コントロールゲート電極7が配置されていたが、第3の実施例では、上部コントロールゲート電極が配置されない。
【0079】
図5(B)に示すように、シリコン基板1の活性領域上に、トンネル絶縁膜4及びフローティングゲート電極5が積層された積層メサ8が形成されている。ゲート絶縁膜10が、積層メサ8、及びその両側の活性領域の表面の一部を覆う。積層メサ8の側面上に、ゲート絶縁膜10を介してコントロールゲート電極11が配置されている。コントロールゲート電極11の側面上に、サイドウォール絶縁膜15が配置されている。
【0080】
活性領域の表面層のうちサイドウォール絶縁膜15の下方の領域に、Asが添加されたエクステンション部20が形成されている。活性領域3の表面層のうち、サイドウォール絶縁膜15よりも外側の領域に、Asが添加されたソース領域21及びドレイン領域22が形成されている。
【0081】
図5(A)に示すように、フローティングゲート電極5が、活性領域3を横切り、その一方の端部がフィールド酸化膜2上まで延在する。フローティングゲート電極5の一方の端部は、フィールド酸化膜2の上において拡幅され、広い面積部分を占める拡幅部5Aとされている。コントロールゲート電極11も、フィールド酸化膜2の上まで延在し、その一方の端部が拡幅され、パッド11Aとされている。
【0082】
図5(C)に示すように、パッド11Aはフローティングゲート電極5の拡幅部5Aの側面及び上面を覆う。拡幅部5Aとパッド11Aとの間には、ゲート絶縁膜10が配置されている。
【0083】
次に、図6を参照して、第3の実施例による半導体記憶装置の製造方法について説明する。なお、以下の実施例において、特に断らない限り、成膜条件、膜厚、不純物濃度等は、第1の実施例の対応する構成部分の成膜条件、膜厚、不純物濃度等と同様である。
【0084】
図6(A)に示すように、シリコン基板1の表面上にフィールド酸化膜2を形成し、活性領域3を画定する。活性領域3の表面上に酸化シリコン膜4aを形成する。基板の全面を覆うように、厚さ180nmのn型ポリシリコン膜5aを形成する。
【0085】
図6(B)に示すように、ポリシリコン膜5aと酸化シリコン膜4aとをパターニングし、トンネル絶縁膜4とフローティングゲート電極5とが積層された積層メサ8を残す。活性領域3の表面及びフローティングゲート電極5の表面を熱酸化し、酸化シリコン膜10aを形成する。
【0086】
図6(C)に示すように、基板上に、厚さ100nmのn型ポリシリコン膜11aを形成する。ポリシリコン膜11aの表面のうち、図5(A)に示すパッド11Aとなる部分をレジストパターンで覆う。
【0087】
図6(D)に示すように、ポリシリコン膜11aを異方性エッチングし、積層メサ8の側面上に、コントロールゲート電極11を残す。図5(A)に示されたパッド11Aの部分はレジストパターンで覆われているため、図5(C)に示すように、フローティングゲート電極の拡幅部5Aの上にも、ポリシリコン膜11aからなるパッド11Aが残る。
【0088】
活性領域3の表面層に、Asをイオン注入し、エクステンション部20を形成する。その後、図5(B)に示すように、サイドウォール絶縁膜15を形成し、ソース領域21及びドレイン領域22をイオン注入により形成する。
【0089】
第3の実施例の場合には、図5(A)に示すようにフローティングゲート電極5の上にコントロールゲート電極が配置されない。そのため、フローティングゲート電極5を高くし、フローティングゲート電極5とコントロールゲート電極11との間の静電容量を大きくしている。また、フィールド酸化膜2の上において、フローティングゲート電極5を拡幅しているため、フローティングゲート電極5とコントロールゲート電極11との間の静電容量をより大きくすることができる。
【0090】
フローティングゲート電極5とコントロールゲート電極11との間の静電容量が大きいと、コントロールゲート電極11に印加された電圧の影響が、フローティングゲート電極5を介してチャネル領域まで有効に及ぶ。このため、動作電圧の低減を図ることができる。
【0091】
次に、図7〜図9を参照して、第4の実施例による半導体記憶装置について説明する。
【0092】
図7(A)は、第4の実施例による半導体記憶装置の平面図を示す。図7(B)及び図7(C)は、それぞれ図7(A)の一点鎖線B7−B7及び一点鎖線C7−C7における断面図を示す。以下、図5に示す第3の実施例による半導体記憶装置の構成と異なる点に着目して説明する。
【0093】
第3の実施例の場合には、図5(B)に示すように、フローティングゲート電極5の側面が、基板面に対してほぼ垂直な平面に沿った形状であった。これに対し、第4の実施例の場合には、図7(B)に示すように、フローティングゲート電極5の側面が、シリコン基板1の表面から高くなるに従ってフローティングゲート電極5の幅が広がるように湾曲している。コントロールゲート電極11とサイドウォール絶縁膜15との界面が、基板面に対してほぼ垂直な平面に沿った形状を有する。
【0094】
第3の実施例の場合には、図5(C)に示すように、パッド11Aがフローティングゲート電極の拡幅部5Aを覆っていた。これに対し、第4の実施例では、図7(C)に示すように、パッド11Aがフィールド酸化膜2の上に直接形成されている。
【0095】
また、第3の実施例の場合には、フィールド酸化膜2上に、フローティングゲート電極5の拡幅部5Aが配置され、拡幅部5Aがパッド11Aと重なっていた。これに対し、第4の実施例では、フローティングゲート電極5は、パッド11Aとほとんど重ならない。
【0096】
次に、図8及び図9を参照して、第4の実施例による半導体記憶装置の製造方法について説明する。
【0097】
図8(A)に示すように、シリコン基板1の表面上にフィールド酸化膜2を形成し、活性領域3を画定する。活性領域3の表面層に、リンのイオン注入を行う。ここまでの工程は、図2(A)で説明した第1の実施例の場合と同様である。基板全面を覆うように、厚さ180nmの酸化シリコン膜40をCVDにより堆積する。酸化シリコン膜40に、図7(A)のコントロールゲート電極11及びパッド11Aに対応したパターンを有する開口40aを形成する。活性領域3の内側においては、開口40aの幅が約300nmであり、その底面に活性領域3の表面が露出する。
【0098】
図8(B)に示すように、開口40aの底面に露出した活性領域3の表面を熱酸化し、厚さ5nm程度のゲート絶縁膜10Bを形成する。酸化シリコン膜40の上面、開口40aの側面及び底面を覆うように、厚さ100nmのn型ポリシリコン膜11bを堆積する。ポリシリコン膜11bの上面のうち、図7(A)のパッド11Aに対応する領域をレジストパターンで覆う。
【0099】
図8(C)に示すように、ポリシリコン膜11bを異方性エッチングし、開口40aの側面上に、ポリシリコンからなるコントロールゲートゲート電極11を残す。コントロールゲート電極11に挟まれた領域に露出したゲート絶縁膜10Bを除去し、活性領域3の表面を露出させる。レジストパターンで覆われた領域には、図7(C)に示すパッド11Aが残る。レジストパターンを除去した後、露出したシリコン表面を熱酸化する。
【0100】
図9(D)に示すように、活性領域3の表面上にトンネル絶縁膜4が形成され、コントロールゲート電極11の側面上にゲート絶縁膜10Aが形成される。ポリシリコンの酸化速度は、単結晶シリコンの酸化速度よりも速い。このため、トンネル絶縁膜4の厚さが3nmとなる条件で熱酸化を行うと、ゲート絶縁膜10Aの厚さは3nmよりも厚く、キャリアがトンネル現象により透過できない程度の厚さになる。
【0101】
基板全面を覆うように、厚さ100nmのn型ポリシリコン膜5bを堆積する。開口40a内が、ポリシリコン膜5bで埋め込まれる。
【0102】
図9(E)に示すように、酸化シリコン膜40の上面が露出するまでポリシリコン膜5bをエッチバックする。開口40a内に、ポリシリコンからなるフローティングゲート電極5が残る。パッド11A上に堆積したポリシリコン膜5bは、図7(C)に示すように除去される。なお、この時点では、パッド11Aの上面が、図9(D)に示すゲート絶縁膜10Aで覆われている。このゲート絶縁膜10Aがエッチバック時のエッチング停止層として働く。
【0103】
図9(F)に示すように、酸化シリコン膜40を除去する。酸化シリコン膜40の除去は、例えばフッ酸を用いたウェットエッチングにより行うことができる。このとき、図7(C)のパッド11Aの上面を覆っていたゲート絶縁膜が除去される。活性領域3の表面層にAsのイオン注入を行い、エクステンション部20を形成する。
【0104】
図7(B)に示すように、コントロールゲート電極11の側面上に、酸化シリコンからなるサイドウォール絶縁膜15を形成する。その後、ソース領域21及びドレイン領域22を形成するためのイオン注入を行う。
【0105】
第4の実施例による半導体記憶装置においては、図7(B)に示すように、フローティングゲート電極5の側面が、シリコン基板1の表面から高くなるに従ってフローティングゲート電極5の幅が広がるように湾曲している。このため、フローティングゲート電極5とコントロールゲート電極11とが対向する領域の面積が大きくなり、両者間の静電容量を大きくすることができる。
【0106】
また、フローティングゲート電極5のゲート長が、図8(A)に示す開口40aの幅よりも短い。開口40aの幅をフォトリソグラフィによる最小加工寸法にすると、ゲート長を最小加工寸法よりも短くすることができる。
【0107】
次に、図10を参照して、第5の実施例による半導体記憶装置について説明する。上記第4の実施例では、フローティングゲート電極5及びコントロールゲート電極11を形成した後に、エクステンション部20、ソース領域21、及びドレイン領域を形成した。このため、フローティングゲート電極5及びコントロールゲート電極11等が、不純物活性化のための熱処理にさらされる。第5の実施例では、不純物の注入及び活性化熱処理を、先に行う。
【0108】
図10(A)に示す状態までの製造工程について説明する。シリコン基板1の表面上にフィールド酸化膜2を形成し、活性領域3を画定する。活性領域3を横切るように、活性領域3の上に酸化シリコン膜51及びポリシリコン膜52の2層からなる積層メサ53を形成する。酸化シリコン膜51の厚さは約10nm、ポリシリコン膜52の厚さは約180nmである。積層メサ53をマスクとして、活性領域3の表面層にAsイオンを注入し、エクステンション部20を形成する。
【0109】
積層メサ53の側面上に、酸化シリコンからなるサイドウォール絶縁膜54を形成する。積層メサ53とサイドウォール絶縁膜54とをマスクとして、活性領域3の表面層にAsイオンを注入し、ソース領域21及びドレイン領域22を形成する。
【0110】
基板全面を覆うように、厚さ200nmの酸化シリコン膜50を堆積する。ポリシリコン膜52の上面が露出するまで酸化シリコン膜50を化学機械研磨(CMP)し、表面を平坦化する。
【0111】
図10(B)に示すように、ポリシリコン膜52及び酸化シリコン膜51を除去する。この状態は、第4の実施例における図8(A)の状態に、エクステンション部20、ソース領域21、及びドレイン領域22が形成されたものと同等である。その後、第4の実施例の場合と同様に、コントロールゲート電極及びフローティングゲート電極等を形成する。ここまでの工程で第4の実施例の図7(B)と同様の構成を有する半導体記憶装置が得られる。
【0112】
第5の実施例の場合には、コントロールゲート電極5、フローティングゲート電極11、ゲート電極10A及び10Bを形成した後に、イオン注入や活性化のための高温熱処理を行う必要がない。このため、これらの材料として、熱処理に弱い金属材料や高誘電体材料を用いることが可能になる。
【0113】
次に、図11を参照して、第6の実施例による半導体記憶装置の製造方法について説明する。
【0114】
図11(A)に示すように、シリコン基板1の表面上にフィールド酸化膜2を形成し、活性領域3を画定する。活性領域3の表面上に酸化シリコン膜4aを形成する。基板全面を覆うように、厚さ180nmのポリシリコン膜5aを形成する。ここまでの工程は、第3の実施例の図6(A)で説明した工程と同様である。
【0115】
図11(B)に示すように、ポリシリコン膜5aと酸化シリコン膜4とをパターニングし、トンネル絶縁膜4とフローティングゲート電極5が積層された積層メサ8を残す。積層メサ8は、第3の実施例の図5(A)に示した積層メサ8と同様のパターンを有する。
【0116】
積層メサ8の側面上に酸化シリコンからなるサイドウォール絶縁膜60を形成する。積層メサ8及びサイドウォール絶縁膜60をマスクとして、活性領域3の表面層にAsイオンを注入し、ソース領域21及びドレイン領域22を形成する。イオン注入後、サイドウォール絶縁膜60を除去する。
【0117】
図11(C)に示すように、活性領域3及びフローティングゲート電極5の表面を熱酸化し、酸化シリコンからなるゲート絶縁膜10aを形成する。基板全面を覆うように、n型ポリシリコン膜11aを堆積する。ポリシリコン膜11aの表面のうち、図5(A)に示したパッド11Aに相当する領域をレジストパターンで覆う。
【0118】
図11(D)に示すように、ポリシリコン膜11aを異方性エッチングし、積層メサ8の側面上にコントロールゲート電極11を残す。フィールド酸化膜2の上には、図5(A)のパッド11Aと同様のパッドが残る。その後、レジストパターンを除去する。
【0119】
第6の実施例の場合には、ゲート絶縁膜10aを形成した後に、イオン注入や活性化熱処理等の工程がないため、ゲート絶縁膜10aとして熱に弱い高誘電体材料を用いることができる。高誘電体材料からなるゲート絶縁膜は、例えばCVDで形成される。
【0120】
第6の実施例では、図5(B)に示した第3の実施例の場合と異なり、コントロールゲート電極11の下方にエクステンション部が形成されていない。しかし、コントロールゲート電極11の下方に、フローティングゲート電極5の下方よりも先に反転層が現れるため、トランジスタ動作に支障はない。
【0121】
上記第1〜第6の実施例による半導体メモリ装置では、1つのメモリセルが、1つのフローティングゲート型FETのみで構成されている。このため、高集積化を図ることが可能になる。
【0122】
上記実施例では、p-型シリコン基板を使用し、nチャネルのフローティングゲート型FETを形成する場合を説明したが、n型シリコン基板を使用し、pチャネルのフローティングゲート型FETを形成してもよい。この場合、ソース/ドレイン領域2及び3とコントロールゲート電極8との間に印加する電圧の極性を逆にする。
【0123】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0124】
【発明の効果】
以上説明したように、本発明によれば、ダイレクトトンネリングによりフローティングゲート電極にキャリアを注入するため、比較的低電圧で情報の書込及び消去を行うことができる。また、1つのフローティングゲート型FETで1つのメモリセルを構成するため、高集積化を図ることが可能になる。さらに、フローティングゲート電極とコントロールゲート電極との一方を他方に対して自己整合的に形成することができるため、位置合わせ時のずれに起因する歩留まりの低下を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体記憶装置の平面図及び断面図である。
【図2】第1の実施例による半導体記憶装置の製造方法を説明するための基板の断面図(その1)である。
【図3】第1の実施例による半導体記憶装置の製造方法を説明するための基板の断面図(その2)である。
【図4】本発明の第2の実施例による半導体記憶装置の平面図及び断面図である。
【図5】本発明の第3の実施例による半導体記憶装置の平面図及び断面図である。
【図6】第3の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図7】本発明の第4の実施例による半導体記憶装置の平面図及び断面図である。
【図8】第4の実施例による半導体記憶装置の製造方法を説明するための基板の断面図(その1)である。
【図9】第4の実施例による半導体記憶装置の製造方法を説明するための基板の断面図(その2)である。
【図10】第5の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図11】第6の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図12】先の提案による半導体記憶装置の断面図である。
【図13】先の提案による半導体記憶装置及び本発明の実施例による半導体記憶装置の動作原理を説明するためのエネルギバンド図である。
【図14】先の提案による半導体記憶装置及び本発明の実施例による半導体記憶装置の動作原理を説明するためのエネルギバンド図である。
【図15】先の提案及び本発明の実施例による半導体記憶装置の等価回路図である。
【符号の説明】
1 シリコン基板
2 フィールド酸化膜
3 活性領域
4 トンネル絶縁膜
5 フローティングゲート電極
6 誘電体膜
7 上部コントロールゲート電極
8 積層メサ
10 ゲート絶縁膜
11 側部コントロールゲート電極
15 サイドウォール絶縁膜
20 エクステンション部
21 ソース電極
22 ドレイン領域
25、26、27 コバルトシリサイド膜
31 層間絶縁膜
31A コンタクトホール
40 酸化シリコン膜
50、51 酸化シリコン膜
52 ポリシリコン膜
53 積層メサ
54、60 サイドウォール絶縁膜
120 ゲートバスライン
Claims (3)
- 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記半導体基板の表面を覆う第1の膜を形成する工程と、
前記第1の膜に、前記活性領域を横切る開口を形成する工程と、
前記開口の底面に露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記開口の底面及び側面上、及び前記第1の膜の上面上に、導電材料もしくは半導体材料からなる第2の膜を形成する工程と、
前記第2の膜を異方性エッチングし、前記開口の側面上に、前記第2の膜からなる側方コントロールゲート電極を残すとともに、該開口の底面の中央部に前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記開口内を埋め込み、かつ前記第1の膜の上面上を覆い、導電材料もしくは半導体材料からなる第3の膜を形成する工程と、
前記第3の膜をエッチバックして、前記第1の膜上の該第3の膜を除去するとともに、前記開口内に該第3の膜からなるフローティングゲート電極を残す工程と、
前記第1の膜を除去する工程と、
前記側方コントロールゲート電極及びフローティングゲート電極を含むゲート構造体の両側の、前記活性領域の表面層に不純物を添加する工程と
を有する半導体記憶装置の製造方法。 - 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
前記活性領域を横切るように、前記活性領域上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の、前記活性領域の表面層に不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記半導体基板上に第1の膜を形成する工程と、
前記ダミーゲート電極上方の前記第1の膜を除去し、該ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記第1の膜の表面上、及び前記ゲート絶縁膜上に、導電材料もしくは半導体材料からなる第2の膜を形成する工程と、
前記第2の膜を異方性エッチングし、前記第1の膜の側面上に、前記第2の膜からなる側方コントロールゲート電極を残すとともに、該側方コントロールゲート電極に挟まれた領域に、前記活性領域の表面を露出させる工程と、
露出した活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できる厚さのトンネル絶縁膜を形成するとともに、前記側方コントロールゲート電極の側面上に、キャリアがダイレクトトンネル現象によって透過できない厚さの誘電体膜を形成する工程と、
前記側方コントロールゲート電極で挟まれた空間を埋め込み、かつ前記第1の膜の上面上を覆い、導電材料もしくは半導体材料からなる第3の膜を形成する工程と、
前記第3の膜をエッチバックして、前記第1の膜上の該第3の膜を除去するとともに、前記側方コントロールゲート電極で挟まれた空間内に該第3の膜からなるフローティングゲート電極を残す工程と
を有する半導体記憶装置の製造方法。 - 半導体基板の表面上に素子分離絶縁膜を形成し、該素子分離絶縁膜で囲まれた活性領域を画定する工程と、
半導体基板の活性領域に、キャリアがダイレクトトンネル現象により透過できる厚さのトンネル絶縁膜を形成する工程と、
前記活性領域を横切るように、前記トンネル絶縁膜上に、導電材料もしくは半導体材料からなるフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側面上に、サイドウォール絶縁膜を形成する工程と、
前記フローティングゲート電極と前記サイドウォール絶縁膜を含むメサの両側の、前記活性領域の表面層のうち、前記半導体基板の法線方向から見て前記フローティングゲート電極と重ならない領域に、不純物を添加する工程と、
前記サイドウォール絶縁膜を除去する工程と、
前記フローティングゲート電極の側面、上面、及び該フローティングゲート電極の両側の、前記活性領域の表面上に、キャリアがダイレクトトンネル現象によって透過できない厚さのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面を、導電材料もしくは半導体材料からなる導電膜で覆う工程と、
前記導電膜を異方性エッチングし、前記フローティングゲート電極の側面上に、前記導電膜からなる側方コントロールゲート電極を残す工程と
を有する半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34543799A JP4488565B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置の製造方法 |
US09/726,386 US6815759B2 (en) | 1999-12-03 | 2000-12-01 | Semiconductor memory with floating gate type FET |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34543799A JP4488565B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168213A JP2001168213A (ja) | 2001-06-22 |
JP4488565B2 true JP4488565B2 (ja) | 2010-06-23 |
Family
ID=18376597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34543799A Expired - Fee Related JP4488565B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6815759B2 (ja) |
JP (1) | JP4488565B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2810161B1 (fr) * | 2000-06-09 | 2005-03-11 | Commissariat Energie Atomique | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire |
US6465838B1 (en) * | 2000-08-02 | 2002-10-15 | United Microelectronics Corp. | Surrounding-gate flash memory having a self-aligned control gate |
US6984574B2 (en) * | 2002-01-23 | 2006-01-10 | Mosel Vitelic, Inc. | Cobalt silicide fabrication using protective titanium |
EP1341239B1 (de) * | 2002-02-27 | 2015-04-01 | Infineon Technologies AG | Ladungsabfangtransistor |
AU2003228833A1 (en) * | 2002-05-09 | 2003-11-11 | Impinj, Inc. | Pseudo-nonvolatile direct-tunneling floating-gate device |
US20040206999A1 (en) * | 2002-05-09 | 2004-10-21 | Impinj, Inc., A Delaware Corporation | Metal dielectric semiconductor floating gate variable capacitor |
KR100459725B1 (ko) * | 2002-09-19 | 2004-12-03 | 삼성전자주식회사 | 금속 게이트 패턴을 갖는 반도체소자의 제조방법 |
JP2004152924A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶素子および半導体装置 |
KR100628419B1 (ko) * | 2003-02-26 | 2006-09-28 | 가부시끼가이샤 도시바 | 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 |
JP3927156B2 (ja) * | 2003-02-26 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4233381B2 (ja) * | 2003-05-21 | 2009-03-04 | 株式会社ルネサステクノロジ | 半導体装置とその製造方法 |
US6956278B2 (en) * | 2003-06-30 | 2005-10-18 | Matrix Semiconductor, Inc. | Low-density, high-resistivity titanium nitride layer for use as a contact for low-leakage dielectric layers |
KR100608142B1 (ko) * | 2003-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
DE102004063609A1 (de) * | 2003-12-31 | 2005-10-13 | Dongbuanam Semiconductor Inc. | Verfahren zur Herstellung einer nichtflüchtigen Speichervorrichtung |
KR100546691B1 (ko) * | 2004-04-23 | 2006-01-26 | 동부아남반도체 주식회사 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
JP2006261591A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 絶縁ゲート型半導体装置の製造方法 |
US7602006B2 (en) * | 2005-04-20 | 2009-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor flash device |
KR100635199B1 (ko) * | 2005-05-12 | 2006-10-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
US7736961B2 (en) * | 2005-06-28 | 2010-06-15 | Texas Instruments Incorporated | High voltage depletion FET employing a channel stopping implant |
US7622349B2 (en) * | 2005-12-14 | 2009-11-24 | Freescale Semiconductor, Inc. | Floating gate non-volatile memory and method thereof |
KR100728645B1 (ko) | 2005-12-22 | 2007-06-14 | 매그나칩 반도체 유한회사 | 반도체 메모리 장치 및 그 제조방법 |
JP4901325B2 (ja) | 2006-06-22 | 2012-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR20090106573A (ko) * | 2006-12-28 | 2009-10-09 | 샌디스크 코포레이션 | 비휘발성 메모리에서 필드 커플링 감소를 위한 차폐 플레이트들을 제조하는 방법 |
US8455268B2 (en) * | 2007-08-31 | 2013-06-04 | Spansion Llc | Gate replacement with top oxide regrowth for the top oxide improvement |
JP5688745B2 (ja) * | 2010-03-10 | 2015-03-25 | プロビオドルグ エージー | グルタミニルシクラーゼ(qc、ec2.3.2.5)の複素環阻害剤 |
US8883592B2 (en) * | 2011-08-05 | 2014-11-11 | Silicon Storage Technology, Inc. | Non-volatile memory cell having a high K dielectric and metal gate |
JP7053388B2 (ja) * | 2018-06-28 | 2022-04-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2024084438A1 (en) * | 2022-10-20 | 2024-04-25 | King Abdullah University Of Science And Technology | Ga2O3 BASED NONVOLATILE FLASH MEMORY FOR OXIDE ELECTRONICS AND METHOD |
CN117577537B (zh) * | 2024-01-17 | 2024-04-30 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025030B2 (ja) * | 1978-12-29 | 1985-06-15 | 富士通株式会社 | 半導体記憶装置の駆動方式 |
JPH01248670A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 不揮発性半導体記憶装置ならびにその動作方法および製造方法 |
JP2989205B2 (ja) * | 1990-02-06 | 1999-12-13 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
EP0463511B1 (en) * | 1990-06-28 | 1999-03-24 | National Semiconductor Corporation | Method of producing a split gate EPROM cell using polysilicon spacers |
JPH04186882A (ja) * | 1990-11-21 | 1992-07-03 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US5511020A (en) * | 1993-11-23 | 1996-04-23 | Monolithic System Technology, Inc. | Pseudo-nonvolatile memory incorporating data refresh operation |
JP3876390B2 (ja) * | 1994-08-31 | 2007-01-31 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体メモリ装置の製造方法 |
JP2658907B2 (ja) * | 1994-09-29 | 1997-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US5445984A (en) * | 1994-11-28 | 1995-08-29 | United Microelectronics Corporation | Method of making a split gate flash memory cell |
US5482879A (en) * | 1995-05-12 | 1996-01-09 | United Microelectronics Corporation | Process of fabricating split gate flash memory cell |
JPH0964210A (ja) * | 1995-08-30 | 1997-03-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
KR100311486B1 (ko) * | 1995-11-23 | 2002-08-17 | 현대반도체 주식회사 | 반도체메모리장치및그의제조방법 |
JP3402058B2 (ja) * | 1996-03-19 | 2003-04-28 | ソニー株式会社 | 不揮発性半導体記憶装置 |
JPH10135357A (ja) * | 1996-10-28 | 1998-05-22 | Sony Corp | 半導体不揮発性記憶装置 |
JP3629855B2 (ja) * | 1996-12-24 | 2005-03-16 | ソニー株式会社 | 半導体記憶素子の製造方法 |
JPH10189920A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US6034389A (en) * | 1997-01-22 | 2000-03-07 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array |
JPH11317464A (ja) * | 1998-03-02 | 1999-11-16 | Sony Corp | 電気的書き換えが可能なメモリ素子及びその製造方法 |
JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1999
- 1999-12-03 JP JP34543799A patent/JP4488565B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-01 US US09/726,386 patent/US6815759B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20010002712A1 (en) | 2001-06-07 |
US6815759B2 (en) | 2004-11-09 |
JP2001168213A (ja) | 2001-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4488565B2 (ja) | 半導体記憶装置の製造方法 | |
JP4198903B2 (ja) | 半導体記憶装置 | |
KR100945511B1 (ko) | 반도체 소자 및 그의 제조방법 | |
JP3936830B2 (ja) | 半導体装置 | |
US7432153B2 (en) | Direct tunneling semiconductor memory device and fabrication process thereof | |
JP5629120B2 (ja) | 半導体装置 | |
JP2010182751A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
CN100590878C (zh) | 半导体存储器件及其制造方法 | |
US10090399B2 (en) | Semiconductor device and a manufacturing method thereof | |
JP3272979B2 (ja) | 半導体装置 | |
JP2004152955A (ja) | 半導体装置およびその製造方法 | |
US8063404B2 (en) | Semiconductor memory device | |
US20100038702A1 (en) | Nonvolatile memory device and methods of forming the same | |
KR20050017861A (ko) | 고전압 트랜지스터 및 그 제조 방법 | |
JPS6145390B2 (ja) | ||
US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
JP2004152885A (ja) | 半導体装置およびその製造方法 | |
CN116156885A (zh) | 半导体器件的制造方法 | |
CN111048513B (zh) | 浮栅型闪存的制作方法 | |
US8183613B2 (en) | Bipolar transistor for a memory array | |
JP4427431B2 (ja) | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 | |
CN116017977B (zh) | 半导体结构及其制造方法 | |
JP2011210777A (ja) | 半導体装置およびその製造方法 | |
JP2004342852A (ja) | 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにicカード | |
JP2004342730A (ja) | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060623 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090819 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100330 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |