JP4483123B2 - ３次元半導体チップ及びその製造方法 - Google Patents
３次元半導体チップ及びその製造方法 Download PDFInfo
- Publication number
- JP4483123B2 JP4483123B2 JP2001136656A JP2001136656A JP4483123B2 JP 4483123 B2 JP4483123 B2 JP 4483123B2 JP 2001136656 A JP2001136656 A JP 2001136656A JP 2001136656 A JP2001136656 A JP 2001136656A JP 4483123 B2 JP4483123 B2 JP 4483123B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- lsi
- groove
- lsi chip
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜状のＬＳＩチップを３次元的に貼り合わせて集積した３次元半導体チップの冷却構造に関する。
【０００２】
【従来の技術】
ＬＳＩ加工技術の発展により、デザインルールが０．１８μｍから０．１３μｍ、さらには０．１０μｍ以下に微細化し、ＬＳＩをより集積化することが進められている。ＬＳＩには、集積化と共に、動作速度の向上や低消費電力化も図られている。このため、ＬＳＩの形成技術には、Ｃｕ等の低抵抗率の配線材料の採用や低誘電率の層間膜の形成等の、多層配線技術に関する新たな材料や手法が取り入れられている。
【０００３】
一方、ＬＳＩの多機能化のため、多くのセルを集積することが必要となり、それに対する一つの方法として、一つのチップ上に多数のセルを混載する、所謂、システムオンチップ（ＳＯＣ）化が図られている。しかしながら、一つのロジックＬＳＩにＤＲＡＭ、ＦｅＲＡＭ、あるいはフラッシュメモリー等の製造プロセスの異なるセルを混載することは、製造プロセスとして極めて効率が悪く、製造コストが上昇する。
【０００４】
そこで、個々のセルをなすＬＳＩチップを、パッドを周辺に配置した通常のＬＳＩチップの形態のまま積層することが検討されている。しかしながらこの場合、ＬＳＩチップ間の接続は、周辺のパッド同士を接続する方法によらなければならないので、１０００ビット以上の広いバンド幅で接続することは困難となる。また、周辺のパッドまで配線を引き回す必要があるために容量や抵抗の増加がもたらされるので動作速度の向上や低消費電力化の点で不利となる。このようなＬＳＩチップの積層に代えて、個々のセルをなすＬＳＩチップを単に２次元的に集積した場合にも、チップ間の配線は長くなるので、動作速度の向上や消費電力の低減を期待通りに進展させることは困難となる。
【０００５】
以上のような問題に対し、近年では、薄膜状に形成したＬＳＩチップを３次元的に張り合わせたキュービックチップ、あるいはそのキュービックチップをさらに３次元的に集積したスーパーキューブ（ＦＥＤジャーナル，Vol.10(2),p-10(1999)）と称される３次元半導体チップが検討されている。
【０００６】
図４に、キュービックチップの製造方法を示す。まず、同図（ａ）に示すように、基板１１上にトランジスタ等の素子を２次元的に配置し、深さ５０μｍ程度の埋込接続電極１２を有する薄膜状の第１のＬＳＩチップ１０ａを作製する。なお、埋込接続電極１２は、このＬＳＩチップ１０ａの下方に積層する第２のＬＳＩチップ２０ａとの接続をとるためのものである。ＬＳＩチップ１０ａの最上層には保護膜１３を形成し、それをＣＭＰ等により平坦化し、その保護膜１３上に、石英等からなる補強用の支持基板１４を貼り付ける。
【０００７】
次に、裏面の基板１１を切削し、さらにＣＭＰを行い、埋込接続電極１２が露出するまで薄膜化する（同図（ｂ））。基板１１上には、必要に応じて通常のＣＶＤ法等によりＳｉＯ２等の絶縁膜１５を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極１２上のバンプ形成部位を露出させ、そこに通常のバンプ形成技術によりバンプ１６を形成する（同図（ｃ））。
【０００８】
一方、上述の第１のＬＳＩチップ１０ａと同様に、予め、基板２１に２次元的に素子を配置し、埋込接続電極２２を形成した薄膜状の第２のＬＳＩチップ２０ａを作製する。ＬＳＩチップ２０ａの最上層には保護膜２３を形成し、このＬＳＩチップ２０ａと貼り合わせる第１のＬＳＩチップ１０ａと導通をとるべき位置にパッド２４を形成する（同図（ｄ））。
【０００９】
その後、第１のＬＳＩチップ１０ａと第２のＬＳＩチップ２０ａを位置合わせし、同図（ｅ）に示すように貼り合わせる。
【００１０】
同様の手順を繰り返していくことにより、ＬＳＩチップを多層積層したキュービックチップ１ａを得る（同図（ｆ））。
【００１１】
このようなＬＳＩチップの３次元化は、単一の基板上に単結晶シリコンを成長させて多層化する方法よりも実現性が高く、究極の高集積ＬＳＩとして期待されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＬＳＩを高集積化し、高性能化（高動作周波数化）したキュービックチップは、消費電力が極めて大きいという問題を有する。即ち、ＬＳＩの消費電力Ｐは、概算として、次式で表される。
【００１３】
Ｐ＝ｋＮｆＣＶ２
（式中、ｋ：係数
Ｎ：ゲート数
ｆ：動作周波数
Ｃ：ゲート当たりの容量
Ｖ：電源電圧 ）
【００１４】
今後のＭＯＳＬＳＩのますますの高性能化により、０．１０μｍ世代では、動作周波数ｆは２〜３ＧＨｚにも達すると予想されている。また、ゲート数Ｎも集積度の上昇に伴って上昇していく。一方、電源電圧Ｖは、プロセス技術や回路技術によって低電圧化が図られるが、シリコン材料を用いる場合のＶthの限界から、０．７Ｖ程度までしか低減できないと考えられる。配線の低抵抗化や層間膜の低誘電率化を図る方法にも材料面での限界がある。このため、キュービックチップの消費電力は極めて大きくなる。
【００１５】
現在の高速ＣＰＵ等に使用されている２次元の高性能ＬＳＩチップでも消費電力が数１０Ｗに達するものもあるため、キュービックチップのように消費電力が大きいチップにおいては、電力消費に伴う発熱が重大な問題となる。特に、２次元のＬＳＩチップでは空冷法等の強制冷却が行われるが、薄膜状のＬＳＩチップを３次元的に貼り合わせて集積したキュービックチップでは熱の逃げ場がないので、相当な温度上昇が起こり、動作保証ができず、信頼性が低下する。
【００１６】
キュービックチップの放熱のため、キュービックチップを構成する薄膜状のＬＳＩチップの各々の裏面に放熱板として熱伝導性の高い金属等を埋め込む方法も考えられるが、その場合には、配線との容量の増加が問題となる。
【００１７】
このため、キュービックチップにおいては、電力消費による発熱を考慮して動作速度を制限しなくてはならない。
【００１８】
このようなキュービックチップの発熱の問題に対し、本発明はキュービックチップにおける新たな放熱方法を提案し、ＬＳＩチップの動作の信頼性を高めることを目的とする。
【００１９】
【課題を解決するための手段】
本発明者は、薄膜状のＬＳＩチップを貼り合わせて集積したキュービックチップ、あるいはキュービックチップをさらに３次元的に集積したスーパーキューブを含む３次元半導体チップにおいて、３次元半導体チップを構成する個々のＬＳＩチップの基板の裏面に冷却用材料を埋め込むことにより、３次元ＬＳＩチップにおいても効率よく放熱させられることを見出した。
【００２０】
即ち、本発明による３次元半導体チップは、薄膜状のＬＳＩチップの基板の裏面の埋込接続電極の非形成部位に、この基板の側面に通じるように溝が形成され、その溝に放熱用材料が充填され、溝以外の部分に形成された放熱用材料が除去されて成り、このＬＳＩチップの裏面に埋込接続電極に接続して形成されるバンプと、このＬＳＩチップに積層される他のＬＳＩチップの表面に埋込接続電極に接続して形成されるパッドとが貼り合わされて、複数の薄膜状のＬＳＩチップが３次元的に集積されて成る構成とする。
【００２１】
また、本発明による３次元半導体チップの製造方法は、薄膜化されたＬＳＩチップの裏面の埋込接続電極の非形成部位に、ＬＳＩチップの基板の少なくとも１つの側面に達する溝を形成する工程と、この溝内を埋め込むように放熱用材料を形成する工程と、溝外に形成された放熱用材料を化学的機械研磨（ＣＭＰ）技術により除去する工程と、このＬＳＩチップの裏面に埋込接続電極に接続してバンプを形成する工程と、他のＬＳＩチップの基板の表面に、このＬＳＩチップの埋込接続電極に接続してパッドを形成する工程と、バンプとパッドとを位置合わせして、２枚のＬＳＩチップ基板を貼り合わせる工程と、を含み、これら一連の工程を繰り返すことで、ＬＳＩチップが集積された３次元半導体チップを形成する。
【００２２】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を詳細に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【００２３】
図１は、本発明の３次元半導体チップの製造方法をキュービックチップに適用した本発明の一実施例の工程説明図である。本実施例においては、まず、図４の従来のキュービックチップの製造方法と同様に、基板１１にトランジスタ等の素子を２次元的に配置し、深さ５０μｍ程度の埋込接続電極１２を形成した第１のＬＳＩチップ１０を作製する。この場合、素子や埋込接続電極１２の形成位置は、後述する溝１７を形成し易いように設計する。より具体的には、例えば、溝１７を直線的に形成できるように、素子や埋込接続電極１２を配置する。第１のＬＳＩチップ１０の最上層には保護膜１３を形成し、その上に補強用の支持基板１４を貼り付ける（図１（ａ））。
【００２４】
次に、埋込接続電極１２が露出するまで、基板１１を裏面から切削及びＣＭＰにより薄膜化する（図１（ｂ））。その後、反応性イオンエッチング、あるいはクリスタルグラフィックエッチング等により、埋込接続電極１２の非形成部位に溝１７を形成する（同図（ｃ））。クリスタルグラフィックエッチングは、ＫＯＨ、ＮａＯＨ等のアルカリあるいはヒドラジンを用いてＳｉ結晶に面異方性エッチングを行うものであり、これによると容易に制御性よく溝１７を形成できるので好ましい。
【００２５】
溝１７は、基板１１の強度と素子の性能が損なわれない限り深く形成することが好ましい。また、溝１７は、第１のＬＳＩチップ１０の一端から他端へ連続的に形成することが好ましく、例えば、図２の平面図のように、直線状の複数の溝１７を一辺からその辺に対向する他辺へ平行に形成する。なお、溝１７の形成位置は、基板１１に形成されているトランジスタ等の素子に差し障りのない部分とする。
【００２６】
その後、溝１７を形成した基板１１に通常のＣＶＤ法等によりＳｉＯ２等の絶縁膜１５を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極１２上のバンプ形成部位を露出させる。
【００２７】
次いで、基板１１の裏面全面に、放熱用材料として、金、銀、銅等の熱伝導率の高い放熱用材料１８をメッキ技術により形成し、溝１７以外の部分に堆積した金属をＣＭＰ技術等を用いて除去し、溝１７内のみに放熱用材料１８を充填する。その後、通常のバンプ形成技術によりバンプ１６を形成する（同図（ｄ））。
【００２８】
一方、図４に示した従来例の第２のＬＳＩチップ２０ａの作製と同様に、基板２１に２次元的に素子を配置し、埋込接続電極２２を形成した薄膜状の第２のＬＳＩチップ２０を作製し、その最上層に保護膜２３を形成し、第１のＬＳＩチップ１０と導通をとるべき位置にパッド２４を形成する（同図（ｅ））。
【００２９】
次に、第１のＬＳＩチップ１０のバンプ１６と、第２のＬＳＩチップ２０のパッド２４とを位置合わせし、図１（ｆ）のように貼り合わせる。
【００３０】
以降、第２のＬＳＩチップ２０にも同様に、溝２７、絶縁膜２５、放熱用材料２８、バンプ２６を順次形成し、第３のＬＳＩチップ３０を貼り合わせ、同様の手順を繰り返すことにより、基板に設けられた溝に放熱用材料が埋め込まれているＬＳＩチップを多層貼り合わせた構造のキュービックチップ１を得る（同図（ｇ））。なお、本実施例のように、放熱用材料１８を埋め込んだ第１のＬＳＩチップ１０に、溝を形成する前の第２のＬＳＩチップ２０を貼り合わせ、その後に第２のＬＳＩチップ２０に溝２７を形成し、放熱用材料１８を埋め込むことに代えて、個々のＬＳＩチップに予め溝を形成して放熱用材料を埋め込み、放熱用材料を埋め込んだＬＳＩチップを貼り合わせていくことも考えられるが、第２のＬＳＩチップの強度維持の点から、貼り合わせ後に溝を形成し、放熱用材料を埋め込む本実施例の方法が好ましい。
【００３１】
得られたキュービックチップ１の側面には、各ＬＳＩチップの溝に埋め込まれた放熱用材料１８、２８の端部が露出している。したがって、この放熱用材料１８、２８の端部を公知のヒートシンクに接続することにより、キュービックチップ１の内部の熱を効率よく放出させることができる。特に、このキュービックチップ１では、溝に埋め込まれた放熱用材料１８、２８がキュービックチップ１の一側面から、その側面に対向する他面に連通しており、しかも平行線状に多数形成されているので、チップ内を隈無くかつ効率よく冷却できるという利点を有する。
【００３２】
本発明は、この他種々の態様をとることができる。例えば、個々のＬＳＩチップの基板の裏面に設ける放熱用材料は、キュービックチップ内部の熱を効率良く外に放出できればよく、したがって、放熱用材料を埋め込むために形成する溝の形状としては、図２のように直線状のものを平行に形成することに代えて、図３に示すように格子状とし、この格子状の溝１７で区切られた島内に埋込接続電極１２を集中的に形成してもよい。これにより、キュービックチップを構成するＬＳＩチップ内で局部的に発熱が生じても、熱を均一化させて冷却することができる。
【００３３】
溝に埋め込む放熱用材料としては、金、銀、銅等の金属の他に、熱伝導率が高く、加工性のよい非金属材料（例えば、ダイアモンド、アルミナ等）を使用してもよい。
【００３４】
溝に埋め込んだ放熱用材料は、キュービックチップを構成する全てのＬＳＩチップに設けてもよいが、発熱の大きな特定のＬＳＩチップだけに設けてもよい。
【００３５】
以上、本発明をキュービックチップに適用した場合について説明したが、本発明は、キュービックチップに限られず、スーパーキューブを含む３次元半導体チップに適用することができる。
【００３６】
【発明の効果】
本発明によれば、キュービックチップ、スーパーキューブ等の３次元半導体チップの放熱効率を高めることができるので、これらの信頼性を高めることができ、また、電力消費による発熱を考慮してなされる動作速度の制限を大きく緩和することができる。
【図面の簡単な説明】
【図１】 本発明の実施例の製造工程図である。
【図２】 キュービックチップを構成するＬＳＩチップの平面図である。
【図３】 キュービックチップを構成するＬＳＩチップの平面図である。
【図４】 従来のキュービックチップの製造方法の工程説明図である。
【符号の説明】
１…キュービックチップ、 １０…ＬＳＩチップ、 １１…基板、 １２…埋込接続電極、 １３…保護膜、 １４…支持基板、 １５…絶縁膜、 １６…バンプ、 １７…溝、 １８…放熱用材料、 ２０…ＬＳＩチップ、 ２１…基板、 ２２…埋込接続電極、 ２３…保護膜、 ２４…パッド、 ２７…溝、 ２８…放熱用材料
【発明の属する技術分野】
本発明は、薄膜状のＬＳＩチップを３次元的に貼り合わせて集積した３次元半導体チップの冷却構造に関する。
【０００２】
【従来の技術】
ＬＳＩ加工技術の発展により、デザインルールが０．１８μｍから０．１３μｍ、さらには０．１０μｍ以下に微細化し、ＬＳＩをより集積化することが進められている。ＬＳＩには、集積化と共に、動作速度の向上や低消費電力化も図られている。このため、ＬＳＩの形成技術には、Ｃｕ等の低抵抗率の配線材料の採用や低誘電率の層間膜の形成等の、多層配線技術に関する新たな材料や手法が取り入れられている。
【０００３】
一方、ＬＳＩの多機能化のため、多くのセルを集積することが必要となり、それに対する一つの方法として、一つのチップ上に多数のセルを混載する、所謂、システムオンチップ（ＳＯＣ）化が図られている。しかしながら、一つのロジックＬＳＩにＤＲＡＭ、ＦｅＲＡＭ、あるいはフラッシュメモリー等の製造プロセスの異なるセルを混載することは、製造プロセスとして極めて効率が悪く、製造コストが上昇する。
【０００４】
そこで、個々のセルをなすＬＳＩチップを、パッドを周辺に配置した通常のＬＳＩチップの形態のまま積層することが検討されている。しかしながらこの場合、ＬＳＩチップ間の接続は、周辺のパッド同士を接続する方法によらなければならないので、１０００ビット以上の広いバンド幅で接続することは困難となる。また、周辺のパッドまで配線を引き回す必要があるために容量や抵抗の増加がもたらされるので動作速度の向上や低消費電力化の点で不利となる。このようなＬＳＩチップの積層に代えて、個々のセルをなすＬＳＩチップを単に２次元的に集積した場合にも、チップ間の配線は長くなるので、動作速度の向上や消費電力の低減を期待通りに進展させることは困難となる。
【０００５】
以上のような問題に対し、近年では、薄膜状に形成したＬＳＩチップを３次元的に張り合わせたキュービックチップ、あるいはそのキュービックチップをさらに３次元的に集積したスーパーキューブ（ＦＥＤジャーナル，Vol.10(2),p-10(1999)）と称される３次元半導体チップが検討されている。
【０００６】
図４に、キュービックチップの製造方法を示す。まず、同図（ａ）に示すように、基板１１上にトランジスタ等の素子を２次元的に配置し、深さ５０μｍ程度の埋込接続電極１２を有する薄膜状の第１のＬＳＩチップ１０ａを作製する。なお、埋込接続電極１２は、このＬＳＩチップ１０ａの下方に積層する第２のＬＳＩチップ２０ａとの接続をとるためのものである。ＬＳＩチップ１０ａの最上層には保護膜１３を形成し、それをＣＭＰ等により平坦化し、その保護膜１３上に、石英等からなる補強用の支持基板１４を貼り付ける。
【０００７】
次に、裏面の基板１１を切削し、さらにＣＭＰを行い、埋込接続電極１２が露出するまで薄膜化する（同図（ｂ））。基板１１上には、必要に応じて通常のＣＶＤ法等によりＳｉＯ２等の絶縁膜１５を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極１２上のバンプ形成部位を露出させ、そこに通常のバンプ形成技術によりバンプ１６を形成する（同図（ｃ））。
【０００８】
一方、上述の第１のＬＳＩチップ１０ａと同様に、予め、基板２１に２次元的に素子を配置し、埋込接続電極２２を形成した薄膜状の第２のＬＳＩチップ２０ａを作製する。ＬＳＩチップ２０ａの最上層には保護膜２３を形成し、このＬＳＩチップ２０ａと貼り合わせる第１のＬＳＩチップ１０ａと導通をとるべき位置にパッド２４を形成する（同図（ｄ））。
【０００９】
その後、第１のＬＳＩチップ１０ａと第２のＬＳＩチップ２０ａを位置合わせし、同図（ｅ）に示すように貼り合わせる。
【００１０】
同様の手順を繰り返していくことにより、ＬＳＩチップを多層積層したキュービックチップ１ａを得る（同図（ｆ））。
【００１１】
このようなＬＳＩチップの３次元化は、単一の基板上に単結晶シリコンを成長させて多層化する方法よりも実現性が高く、究極の高集積ＬＳＩとして期待されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＬＳＩを高集積化し、高性能化（高動作周波数化）したキュービックチップは、消費電力が極めて大きいという問題を有する。即ち、ＬＳＩの消費電力Ｐは、概算として、次式で表される。
【００１３】
Ｐ＝ｋＮｆＣＶ２
（式中、ｋ：係数
Ｎ：ゲート数
ｆ：動作周波数
Ｃ：ゲート当たりの容量
Ｖ：電源電圧 ）
【００１４】
今後のＭＯＳＬＳＩのますますの高性能化により、０．１０μｍ世代では、動作周波数ｆは２〜３ＧＨｚにも達すると予想されている。また、ゲート数Ｎも集積度の上昇に伴って上昇していく。一方、電源電圧Ｖは、プロセス技術や回路技術によって低電圧化が図られるが、シリコン材料を用いる場合のＶthの限界から、０．７Ｖ程度までしか低減できないと考えられる。配線の低抵抗化や層間膜の低誘電率化を図る方法にも材料面での限界がある。このため、キュービックチップの消費電力は極めて大きくなる。
【００１５】
現在の高速ＣＰＵ等に使用されている２次元の高性能ＬＳＩチップでも消費電力が数１０Ｗに達するものもあるため、キュービックチップのように消費電力が大きいチップにおいては、電力消費に伴う発熱が重大な問題となる。特に、２次元のＬＳＩチップでは空冷法等の強制冷却が行われるが、薄膜状のＬＳＩチップを３次元的に貼り合わせて集積したキュービックチップでは熱の逃げ場がないので、相当な温度上昇が起こり、動作保証ができず、信頼性が低下する。
【００１６】
キュービックチップの放熱のため、キュービックチップを構成する薄膜状のＬＳＩチップの各々の裏面に放熱板として熱伝導性の高い金属等を埋め込む方法も考えられるが、その場合には、配線との容量の増加が問題となる。
【００１７】
このため、キュービックチップにおいては、電力消費による発熱を考慮して動作速度を制限しなくてはならない。
【００１８】
このようなキュービックチップの発熱の問題に対し、本発明はキュービックチップにおける新たな放熱方法を提案し、ＬＳＩチップの動作の信頼性を高めることを目的とする。
【００１９】
【課題を解決するための手段】
本発明者は、薄膜状のＬＳＩチップを貼り合わせて集積したキュービックチップ、あるいはキュービックチップをさらに３次元的に集積したスーパーキューブを含む３次元半導体チップにおいて、３次元半導体チップを構成する個々のＬＳＩチップの基板の裏面に冷却用材料を埋め込むことにより、３次元ＬＳＩチップにおいても効率よく放熱させられることを見出した。
【００２０】
即ち、本発明による３次元半導体チップは、薄膜状のＬＳＩチップの基板の裏面の埋込接続電極の非形成部位に、この基板の側面に通じるように溝が形成され、その溝に放熱用材料が充填され、溝以外の部分に形成された放熱用材料が除去されて成り、このＬＳＩチップの裏面に埋込接続電極に接続して形成されるバンプと、このＬＳＩチップに積層される他のＬＳＩチップの表面に埋込接続電極に接続して形成されるパッドとが貼り合わされて、複数の薄膜状のＬＳＩチップが３次元的に集積されて成る構成とする。
【００２１】
また、本発明による３次元半導体チップの製造方法は、薄膜化されたＬＳＩチップの裏面の埋込接続電極の非形成部位に、ＬＳＩチップの基板の少なくとも１つの側面に達する溝を形成する工程と、この溝内を埋め込むように放熱用材料を形成する工程と、溝外に形成された放熱用材料を化学的機械研磨（ＣＭＰ）技術により除去する工程と、このＬＳＩチップの裏面に埋込接続電極に接続してバンプを形成する工程と、他のＬＳＩチップの基板の表面に、このＬＳＩチップの埋込接続電極に接続してパッドを形成する工程と、バンプとパッドとを位置合わせして、２枚のＬＳＩチップ基板を貼り合わせる工程と、を含み、これら一連の工程を繰り返すことで、ＬＳＩチップが集積された３次元半導体チップを形成する。
【００２２】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を詳細に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【００２３】
図１は、本発明の３次元半導体チップの製造方法をキュービックチップに適用した本発明の一実施例の工程説明図である。本実施例においては、まず、図４の従来のキュービックチップの製造方法と同様に、基板１１にトランジスタ等の素子を２次元的に配置し、深さ５０μｍ程度の埋込接続電極１２を形成した第１のＬＳＩチップ１０を作製する。この場合、素子や埋込接続電極１２の形成位置は、後述する溝１７を形成し易いように設計する。より具体的には、例えば、溝１７を直線的に形成できるように、素子や埋込接続電極１２を配置する。第１のＬＳＩチップ１０の最上層には保護膜１３を形成し、その上に補強用の支持基板１４を貼り付ける（図１（ａ））。
【００２４】
次に、埋込接続電極１２が露出するまで、基板１１を裏面から切削及びＣＭＰにより薄膜化する（図１（ｂ））。その後、反応性イオンエッチング、あるいはクリスタルグラフィックエッチング等により、埋込接続電極１２の非形成部位に溝１７を形成する（同図（ｃ））。クリスタルグラフィックエッチングは、ＫＯＨ、ＮａＯＨ等のアルカリあるいはヒドラジンを用いてＳｉ結晶に面異方性エッチングを行うものであり、これによると容易に制御性よく溝１７を形成できるので好ましい。
【００２５】
溝１７は、基板１１の強度と素子の性能が損なわれない限り深く形成することが好ましい。また、溝１７は、第１のＬＳＩチップ１０の一端から他端へ連続的に形成することが好ましく、例えば、図２の平面図のように、直線状の複数の溝１７を一辺からその辺に対向する他辺へ平行に形成する。なお、溝１７の形成位置は、基板１１に形成されているトランジスタ等の素子に差し障りのない部分とする。
【００２６】
その後、溝１７を形成した基板１１に通常のＣＶＤ法等によりＳｉＯ２等の絶縁膜１５を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極１２上のバンプ形成部位を露出させる。
【００２７】
次いで、基板１１の裏面全面に、放熱用材料として、金、銀、銅等の熱伝導率の高い放熱用材料１８をメッキ技術により形成し、溝１７以外の部分に堆積した金属をＣＭＰ技術等を用いて除去し、溝１７内のみに放熱用材料１８を充填する。その後、通常のバンプ形成技術によりバンプ１６を形成する（同図（ｄ））。
【００２８】
一方、図４に示した従来例の第２のＬＳＩチップ２０ａの作製と同様に、基板２１に２次元的に素子を配置し、埋込接続電極２２を形成した薄膜状の第２のＬＳＩチップ２０を作製し、その最上層に保護膜２３を形成し、第１のＬＳＩチップ１０と導通をとるべき位置にパッド２４を形成する（同図（ｅ））。
【００２９】
次に、第１のＬＳＩチップ１０のバンプ１６と、第２のＬＳＩチップ２０のパッド２４とを位置合わせし、図１（ｆ）のように貼り合わせる。
【００３０】
以降、第２のＬＳＩチップ２０にも同様に、溝２７、絶縁膜２５、放熱用材料２８、バンプ２６を順次形成し、第３のＬＳＩチップ３０を貼り合わせ、同様の手順を繰り返すことにより、基板に設けられた溝に放熱用材料が埋め込まれているＬＳＩチップを多層貼り合わせた構造のキュービックチップ１を得る（同図（ｇ））。なお、本実施例のように、放熱用材料１８を埋め込んだ第１のＬＳＩチップ１０に、溝を形成する前の第２のＬＳＩチップ２０を貼り合わせ、その後に第２のＬＳＩチップ２０に溝２７を形成し、放熱用材料１８を埋め込むことに代えて、個々のＬＳＩチップに予め溝を形成して放熱用材料を埋め込み、放熱用材料を埋め込んだＬＳＩチップを貼り合わせていくことも考えられるが、第２のＬＳＩチップの強度維持の点から、貼り合わせ後に溝を形成し、放熱用材料を埋め込む本実施例の方法が好ましい。
【００３１】
得られたキュービックチップ１の側面には、各ＬＳＩチップの溝に埋め込まれた放熱用材料１８、２８の端部が露出している。したがって、この放熱用材料１８、２８の端部を公知のヒートシンクに接続することにより、キュービックチップ１の内部の熱を効率よく放出させることができる。特に、このキュービックチップ１では、溝に埋め込まれた放熱用材料１８、２８がキュービックチップ１の一側面から、その側面に対向する他面に連通しており、しかも平行線状に多数形成されているので、チップ内を隈無くかつ効率よく冷却できるという利点を有する。
【００３２】
本発明は、この他種々の態様をとることができる。例えば、個々のＬＳＩチップの基板の裏面に設ける放熱用材料は、キュービックチップ内部の熱を効率良く外に放出できればよく、したがって、放熱用材料を埋め込むために形成する溝の形状としては、図２のように直線状のものを平行に形成することに代えて、図３に示すように格子状とし、この格子状の溝１７で区切られた島内に埋込接続電極１２を集中的に形成してもよい。これにより、キュービックチップを構成するＬＳＩチップ内で局部的に発熱が生じても、熱を均一化させて冷却することができる。
【００３３】
溝に埋め込む放熱用材料としては、金、銀、銅等の金属の他に、熱伝導率が高く、加工性のよい非金属材料（例えば、ダイアモンド、アルミナ等）を使用してもよい。
【００３４】
溝に埋め込んだ放熱用材料は、キュービックチップを構成する全てのＬＳＩチップに設けてもよいが、発熱の大きな特定のＬＳＩチップだけに設けてもよい。
【００３５】
以上、本発明をキュービックチップに適用した場合について説明したが、本発明は、キュービックチップに限られず、スーパーキューブを含む３次元半導体チップに適用することができる。
【００３６】
【発明の効果】
本発明によれば、キュービックチップ、スーパーキューブ等の３次元半導体チップの放熱効率を高めることができるので、これらの信頼性を高めることができ、また、電力消費による発熱を考慮してなされる動作速度の制限を大きく緩和することができる。
【図面の簡単な説明】
【図１】 本発明の実施例の製造工程図である。
【図２】 キュービックチップを構成するＬＳＩチップの平面図である。
【図３】 キュービックチップを構成するＬＳＩチップの平面図である。
【図４】 従来のキュービックチップの製造方法の工程説明図である。
【符号の説明】
１…キュービックチップ、 １０…ＬＳＩチップ、 １１…基板、 １２…埋込接続電極、 １３…保護膜、 １４…支持基板、 １５…絶縁膜、 １６…バンプ、 １７…溝、 １８…放熱用材料、 ２０…ＬＳＩチップ、 ２１…基板、 ２２…埋込接続電極、 ２３…保護膜、 ２４…パッド、 ２７…溝、 ２８…放熱用材料
Claims (11)
- 薄膜状のＬＳＩチップの基板の裏面の埋込接続電極の非形成部位に、前記基板の側面に通じるように溝が形成され、
前記溝に放熱用材料が充填され、前記溝以外の部分に形成された前記放熱用材料が除去されて成り、
前記ＬＳＩチップの裏面に前記埋込接続電極に接続して形成されるバンプと、該ＬＳＩチップに積層される他のＬＳＩチップの表面に埋込接続電極に接続して形成されるパッドとが貼り合わされて、複数の薄膜状のＬＳＩチップが３次元的に集積されて成る
３次元半導体チップ。 - 前記埋込接続電極の間が離間している部分において、前記溝が他の部分より幅広に形成されて成る請求項１記載の３次元半導体チップ。
- 前記放熱用材料が、前記３次元半導体チップの一側面から、その側面に対向する他面に連通している請求項１又は２に記載の３次元半導体チップ。
- 個々の前記ＬＳＩチップ基板内で、前記放熱用材料が複数の平行線状に形成されている請求項３記載の３次元半導体チップ。
- 個々の前記ＬＳＩチップ基板内で、前記放熱用材料が格子状に形成されている請求項３記載の３次元半導体チップ。
- 薄膜化されたＬＳＩチップの裏面の埋込接続電極の非形成部位に、前記ＬＳＩチップの基板の側面に達する溝を形成する工程と、
前記溝内を埋め込むように放熱用材料を形成する工程と、
前記溝外に形成された前記放熱用材料を化学的機械研磨（ＣＭＰ）技術により除去する工程と、
前記ＬＳＩチップの前記裏面に、該ＬＳＩチップの埋込接続電極に接続してバンプを形成する工程と、
他のＬＳＩチップの基板の表面に、該ＬＳＩチップの埋込接続電極に接続してパッドを形成する工程と、
前記バンプと前記パッドとを位置合わせして、２枚のＬＳＩチップ基板を貼り合わせる工程と、を含み、
前記一連の工程を繰り返すことで、前記ＬＳＩチップが集積された３次元半導体チップを形成する
３次元半導体チップの製造方法。 - 前記埋込接続電極の間が離間している部分において、前記溝を他の部分より幅広に形成する請求項６記載の３次元半導体チップの製造方法。
- 前記溝に埋め込んだ前記放熱用材料が、前記３次元半導体チップの一側面から、その側面に対向する他面に連通するように、前記ＬＳＩチップの基板の前記裏面に前記溝を形成する請求項６又は７に記載の３次元半導体チップの製造方法。
- 個々の前記ＬＳＩチップ基板内に、前記放熱用材料を埋め込む前記溝を複数の平行線状に形成する請求項８記載の３次元半導体チップの製造方法。
- 個々の前記ＬＳＩチップ基板内に、前記放熱用材料を埋め込む前記溝を格子状に形成する請求項８記載の３次元半導体チップの製造方法。
- 貼り合わせた前記ＬＳＩチップの基板、又は貼り合わせる前の前記ＬＳＩチップの基板に、反応性イオンエッチング又はクリスタルグラフィックエッチングにより前記溝を形成する請求項６〜１０のいずれかに記載の３次元半導体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136656A JP4483123B2 (ja) | 2001-05-07 | 2001-05-07 | ３次元半導体チップ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136656A JP4483123B2 (ja) | 2001-05-07 | 2001-05-07 | ３次元半導体チップ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334968A JP2002334968A (ja) | 2002-11-22 |
| JP4483123B2 true JP4483123B2 (ja) | 2010-06-16 |
Family
ID=18983896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001136656A Expired - Lifetime JP4483123B2 (ja) | 2001-05-07 | 2001-05-07 | ３次元半導体チップ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4483123B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5137356B2 (ja) * | 2005-09-02 | 2013-02-06 | 株式会社半導体エネルギー研究所 | 集積回路装置 |
| KR100836657B1 (ko) * | 2007-02-23 | 2008-06-10 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
| JP5416931B2 (ja) * | 2007-08-24 | 2014-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| CN101499480B (zh) | 2008-01-30 | 2013-03-20 | 松下电器产业株式会社 | 半导体芯片及半导体装置 |
| US7943428B2 (en) * | 2008-12-24 | 2011-05-17 | International Business Machines Corporation | Bonded semiconductor substrate including a cooling mechanism |
| JP6277598B2 (ja) * | 2013-04-30 | 2018-02-14 | 富士通株式会社 | 冷却モジュール、積層半導体集積回路装置及び冷却モジュールの製造方法 |
-
2001
- 2001-05-07 JP JP2001136656A patent/JP4483123B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002334968A (ja) | 2002-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11728313B2 (en) | Offset pads over TSV | |
| US11955445B2 (en) | Metal pads over TSV | |
| TWI819252B (zh) | 半導體核心組件 | |
| TWI671814B (zh) | 堆疊晶粒和形成接合結構的方法 | |
| US11749584B2 (en) | Heat dissipation structures | |
| US8436465B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| WO2013055406A1 (en) | Multi-die integrated circuit structure with heat sink | |
| JP5355863B2 (ja) | 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス | |
| JP4483123B2 (ja) | ３次元半導体チップ及びその製造方法 | |
| JP2002334967A (ja) | ３次元半導体チップ | |
| Onkaraiah et al. | Mitigating heat dissipation and thermo-mechanical stress challenges in 3-D IC using thermal through silicon via (TTSV) | |
| JP2007042824A (ja) | 電子回路装置とその製造方法 | |
| US20230197563A1 (en) | Semiconductor chip device integrating thermal pipes in three-dimensional packaging | |
| CN116093032A (zh) | 金刚石增强的先进ic与先进ic封装 | |
| TW202240842A (zh) | 用於密集閘極上閘極３ｄ邏輯的多階層背面電力輸送網路 | |
| JPH05226579A (ja) | 伝熱基板とその伝熱基板を用いた半導体装置および伝熱基板の製造方法 | |
| JPH05152476A (ja) | 半導体集積回路装置及びその製造方法及び電子計算機 | |
| TWI820545B (zh) | 半導體裝置及其製造方法 | |
| US20240128150A1 (en) | Semiconductor package structure for enhanced cooling | |
| TW201239970A (en) | Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods | |
| CN117766488A (zh) | 用于增强冷却的半导体封装结构 | |
| TW202226396A (zh) | 半導體裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091002 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100315 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4483123 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |