JP4483123B2 - 3次元半導体チップ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、薄膜状のLSIチップを3次元的に貼り合わせて集積した3次元半導体チップの冷却構造に関する。
【0002】
【従来の技術】
LSI加工技術の発展により、デザインルールが0.18μmから0.13μm、さらには0.10μm以下に微細化し、LSIをより集積化することが進められている。LSIには、集積化と共に、動作速度の向上や低消費電力化も図られている。このため、LSIの形成技術には、Cu等の低抵抗率の配線材料の採用や低誘電率の層間膜の形成等の、多層配線技術に関する新たな材料や手法が取り入れられている。
【0003】
一方、LSIの多機能化のため、多くのセルを集積することが必要となり、それに対する一つの方法として、一つのチップ上に多数のセルを混載する、所謂、システムオンチップ(SOC)化が図られている。しかしながら、一つのロジックLSIにDRAM、FeRAM、あるいはフラッシュメモリー等の製造プロセスの異なるセルを混載することは、製造プロセスとして極めて効率が悪く、製造コストが上昇する。
【0004】
そこで、個々のセルをなすLSIチップを、パッドを周辺に配置した通常のLSIチップの形態のまま積層することが検討されている。しかしながらこの場合、LSIチップ間の接続は、周辺のパッド同士を接続する方法によらなければならないので、1000ビット以上の広いバンド幅で接続することは困難となる。また、周辺のパッドまで配線を引き回す必要があるために容量や抵抗の増加がもたらされるので動作速度の向上や低消費電力化の点で不利となる。このようなLSIチップの積層に代えて、個々のセルをなすLSIチップを単に2次元的に集積した場合にも、チップ間の配線は長くなるので、動作速度の向上や消費電力の低減を期待通りに進展させることは困難となる。
【0005】
以上のような問題に対し、近年では、薄膜状に形成したLSIチップを3次元的に張り合わせたキュービックチップ、あるいはそのキュービックチップをさらに3次元的に集積したスーパーキューブ(FEDジャーナル,Vol.10(2),p-10(1999))と称される3次元半導体チップが検討されている。
【0006】
図4に、キュービックチップの製造方法を示す。まず、同図(a)に示すように、基板11上にトランジスタ等の素子を2次元的に配置し、深さ50μm程度の埋込接続電極12を有する薄膜状の第1のLSIチップ10aを作製する。なお、埋込接続電極12は、このLSIチップ10aの下方に積層する第2のLSIチップ20aとの接続をとるためのものである。LSIチップ10aの最上層には保護膜13を形成し、それをCMP等により平坦化し、その保護膜13上に、石英等からなる補強用の支持基板14を貼り付ける。
【0007】
次に、裏面の基板11を切削し、さらにCMPを行い、埋込接続電極12が露出するまで薄膜化する(同図(b))。基板11上には、必要に応じて通常のCVD法等によりSiO2等の絶縁膜15を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極12上のバンプ形成部位を露出させ、そこに通常のバンプ形成技術によりバンプ16を形成する(同図(c))。
【0008】
一方、上述の第1のLSIチップ10aと同様に、予め、基板21に2次元的に素子を配置し、埋込接続電極22を形成した薄膜状の第2のLSIチップ20aを作製する。LSIチップ20aの最上層には保護膜23を形成し、このLSIチップ20aと貼り合わせる第1のLSIチップ10aと導通をとるべき位置にパッド24を形成する(同図(d))。
【0009】
その後、第1のLSIチップ10aと第2のLSIチップ20aを位置合わせし、同図(e)に示すように貼り合わせる。
【0010】
同様の手順を繰り返していくことにより、LSIチップを多層積層したキュービックチップ1aを得る(同図(f))。
【0011】
このようなLSIチップの3次元化は、単一の基板上に単結晶シリコンを成長させて多層化する方法よりも実現性が高く、究極の高集積LSIとして期待されている。
【0012】
【発明が解決しようとする課題】
しかしながら、LSIを高集積化し、高性能化(高動作周波数化)したキュービックチップは、消費電力が極めて大きいという問題を有する。即ち、LSIの消費電力Pは、概算として、次式で表される。
【0013】
P=kNfCV2
(式中、k:係数
N:ゲート数
f:動作周波数
C:ゲート当たりの容量
V:電源電圧 )
【0014】
今後のMOSLSIのますますの高性能化により、0.10μm世代では、動作周波数fは2〜3GHzにも達すると予想されている。また、ゲート数Nも集積度の上昇に伴って上昇していく。一方、電源電圧Vは、プロセス技術や回路技術によって低電圧化が図られるが、シリコン材料を用いる場合のVthの限界から、0.7V程度までしか低減できないと考えられる。配線の低抵抗化や層間膜の低誘電率化を図る方法にも材料面での限界がある。このため、キュービックチップの消費電力は極めて大きくなる。
【0015】
現在の高速CPU等に使用されている2次元の高性能LSIチップでも消費電力が数10Wに達するものもあるため、キュービックチップのように消費電力が大きいチップにおいては、電力消費に伴う発熱が重大な問題となる。特に、2次元のLSIチップでは空冷法等の強制冷却が行われるが、薄膜状のLSIチップを3次元的に貼り合わせて集積したキュービックチップでは熱の逃げ場がないので、相当な温度上昇が起こり、動作保証ができず、信頼性が低下する。
【0016】
キュービックチップの放熱のため、キュービックチップを構成する薄膜状のLSIチップの各々の裏面に放熱板として熱伝導性の高い金属等を埋め込む方法も考えられるが、その場合には、配線との容量の増加が問題となる。
【0017】
このため、キュービックチップにおいては、電力消費による発熱を考慮して動作速度を制限しなくてはならない。
【0018】
このようなキュービックチップの発熱の問題に対し、本発明はキュービックチップにおける新たな放熱方法を提案し、LSIチップの動作の信頼性を高めることを目的とする。
【0019】
【課題を解決するための手段】
本発明者は、薄膜状のLSIチップを貼り合わせて集積したキュービックチップ、あるいはキュービックチップをさらに3次元的に集積したスーパーキューブを含む3次元半導体チップにおいて、3次元半導体チップを構成する個々のLSIチップの基板の裏面に冷却用材料を埋め込むことにより、3次元LSIチップにおいても効率よく放熱させられることを見出した。
【0020】
即ち、本発明による3次元半導体チップは、薄膜状のLSIチップの基板の裏面の埋込接続電極の非形成部位に、この基板の側面に通じるように溝が形成され、その溝に放熱用材料が充填され、溝以外の部分に形成された放熱用材料が除去されて成り、このLSIチップの裏面に埋込接続電極に接続して形成されるバンプと、このLSIチップに積層される他のLSIチップの表面に埋込接続電極に接続して形成されるパッドとが貼り合わされて、複数の薄膜状のLSIチップが3次元的に集積されて成る構成とする。
【0021】
また、本発明による3次元半導体チップの製造方法は、薄膜化されたLSIチップの裏面の埋込接続電極の非形成部位に、LSIチップの基板の少なくとも1つの側面に達する溝を形成する工程と、この溝内を埋め込むように放熱用材料を形成する工程と、溝外に形成された放熱用材料を化学的機械研磨(CMP)技術により除去する工程と、このLSIチップの裏面に埋込接続電極に接続してバンプを形成する工程と、他のLSIチップの基板の表面に、このLSIチップの埋込接続電極に接続してパッドを形成する工程と、バンプとパッドとを位置合わせして、2枚のLSIチップ基板を貼り合わせる工程と、を含み、これら一連の工程を繰り返すことで、LSIチップが集積された3次元半導体チップを形成する。
【0022】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を詳細に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【0023】
図1は、本発明の3次元半導体チップの製造方法をキュービックチップに適用した本発明の一実施例の工程説明図である。本実施例においては、まず、図4の従来のキュービックチップの製造方法と同様に、基板11にトランジスタ等の素子を2次元的に配置し、深さ50μm程度の埋込接続電極12を形成した第1のLSIチップ10を作製する。この場合、素子や埋込接続電極12の形成位置は、後述する溝17を形成し易いように設計する。より具体的には、例えば、溝17を直線的に形成できるように、素子や埋込接続電極12を配置する。第1のLSIチップ10の最上層には保護膜13を形成し、その上に補強用の支持基板14を貼り付ける(図1(a))。
【0024】
次に、埋込接続電極12が露出するまで、基板11を裏面から切削及びCMPにより薄膜化する(図1(b))。その後、反応性イオンエッチング、あるいはクリスタルグラフィックエッチング等により、埋込接続電極12の非形成部位に溝17を形成する(同図(c))。クリスタルグラフィックエッチングは、KOH、NaOH等のアルカリあるいはヒドラジンを用いてSi結晶に面異方性エッチングを行うものであり、これによると容易に制御性よく溝17を形成できるので好ましい。
【0025】
溝17は、基板11の強度と素子の性能が損なわれない限り深く形成することが好ましい。また、溝17は、第1のLSIチップ10の一端から他端へ連続的に形成することが好ましく、例えば、図2の平面図のように、直線状の複数の溝17を一辺からその辺に対向する他辺へ平行に形成する。なお、溝17の形成位置は、基板11に形成されているトランジスタ等の素子に差し障りのない部分とする。
【0026】
その後、溝17を形成した基板11に通常のCVD法等によりSiO2等の絶縁膜15を形成し、リソグラフィー技術を用いてエッチングにより埋込接続電極12上のバンプ形成部位を露出させる。
【0027】
次いで、基板11の裏面全面に、放熱用材料として、金、銀、銅等の熱伝導率の高い放熱用材料18をメッキ技術により形成し、溝17以外の部分に堆積した金属をCMP技術等を用いて除去し、溝17内のみに放熱用材料18を充填する。その後、通常のバンプ形成技術によりバンプ16を形成する(同図(d))。
【0028】
一方、図4に示した従来例の第2のLSIチップ20aの作製と同様に、基板21に2次元的に素子を配置し、埋込接続電極22を形成した薄膜状の第2のLSIチップ20を作製し、その最上層に保護膜23を形成し、第1のLSIチップ10と導通をとるべき位置にパッド24を形成する(同図(e))。
【0029】
次に、第1のLSIチップ10のバンプ16と、第2のLSIチップ20のパッド24とを位置合わせし、図1(f)のように貼り合わせる。
【0030】
以降、第2のLSIチップ20にも同様に、溝27、絶縁膜25、放熱用材料28、バンプ26を順次形成し、第3のLSIチップ30を貼り合わせ、同様の手順を繰り返すことにより、基板に設けられた溝に放熱用材料が埋め込まれているLSIチップを多層貼り合わせた構造のキュービックチップ1を得る(同図(g))。なお、本実施例のように、放熱用材料18を埋め込んだ第1のLSIチップ10に、溝を形成する前の第2のLSIチップ20を貼り合わせ、その後に第2のLSIチップ20に溝27を形成し、放熱用材料18を埋め込むことに代えて、個々のLSIチップに予め溝を形成して放熱用材料を埋め込み、放熱用材料を埋め込んだLSIチップを貼り合わせていくことも考えられるが、第2のLSIチップの強度維持の点から、貼り合わせ後に溝を形成し、放熱用材料を埋め込む本実施例の方法が好ましい。
【0031】
得られたキュービックチップ1の側面には、各LSIチップの溝に埋め込まれた放熱用材料18、28の端部が露出している。したがって、この放熱用材料18、28の端部を公知のヒートシンクに接続することにより、キュービックチップ1の内部の熱を効率よく放出させることができる。特に、このキュービックチップ1では、溝に埋め込まれた放熱用材料18、28がキュービックチップ1の一側面から、その側面に対向する他面に連通しており、しかも平行線状に多数形成されているので、チップ内を隈無くかつ効率よく冷却できるという利点を有する。
【0032】
本発明は、この他種々の態様をとることができる。例えば、個々のLSIチップの基板の裏面に設ける放熱用材料は、キュービックチップ内部の熱を効率良く外に放出できればよく、したがって、放熱用材料を埋め込むために形成する溝の形状としては、図2のように直線状のものを平行に形成することに代えて、図3に示すように格子状とし、この格子状の溝17で区切られた島内に埋込接続電極12を集中的に形成してもよい。これにより、キュービックチップを構成するLSIチップ内で局部的に発熱が生じても、熱を均一化させて冷却することができる。
【0033】
溝に埋め込む放熱用材料としては、金、銀、銅等の金属の他に、熱伝導率が高く、加工性のよい非金属材料(例えば、ダイアモンド、アルミナ等)を使用してもよい。
【0034】
溝に埋め込んだ放熱用材料は、キュービックチップを構成する全てのLSIチップに設けてもよいが、発熱の大きな特定のLSIチップだけに設けてもよい。
【0035】
以上、本発明をキュービックチップに適用した場合について説明したが、本発明は、キュービックチップに限られず、スーパーキューブを含む3次元半導体チップに適用することができる。
【0036】
【発明の効果】
本発明によれば、キュービックチップ、スーパーキューブ等の3次元半導体チップの放熱効率を高めることができるので、これらの信頼性を高めることができ、また、電力消費による発熱を考慮してなされる動作速度の制限を大きく緩和することができる。
【図面の簡単な説明】
【図1】 本発明の実施例の製造工程図である。
【図2】 キュービックチップを構成するLSIチップの平面図である。
【図3】 キュービックチップを構成するLSIチップの平面図である。
【図4】 従来のキュービックチップの製造方法の工程説明図である。
【符号の説明】
1…キュービックチップ、 10…LSIチップ、 11…基板、 12…埋込接続電極、 13…保護膜、 14…支持基板、 15…絶縁膜、 16…バンプ、 17…溝、 18…放熱用材料、 20…LSIチップ、 21…基板、 22…埋込接続電極、 23…保護膜、 24…パッド、 27…溝、 28…放熱用材料
Claims (11)
- 薄膜状のLSIチップの基板の裏面の埋込接続電極の非形成部位に、前記基板の側面に通じるように溝が形成され、
前記溝に放熱用材料が充填され、前記溝以外の部分に形成された前記放熱用材料が除去されて成り、
前記LSIチップの裏面に前記埋込接続電極に接続して形成されるバンプと、該LSIチップに積層される他のLSIチップの表面に埋込接続電極に接続して形成されるパッドとが貼り合わされて、複数の薄膜状のLSIチップが3次元的に集積されて成る
3次元半導体チップ。 - 前記埋込接続電極の間が離間している部分において、前記溝が他の部分より幅広に形成されて成る請求項1記載の3次元半導体チップ。
- 前記放熱用材料が、前記3次元半導体チップの一側面から、その側面に対向する他面に連通している請求項1又は2に記載の3次元半導体チップ。
- 個々の前記LSIチップ基板内で、前記放熱用材料が複数の平行線状に形成されている請求項3記載の3次元半導体チップ。
- 個々の前記LSIチップ基板内で、前記放熱用材料が格子状に形成されている請求項3記載の3次元半導体チップ。
- 薄膜化されたLSIチップの裏面の埋込接続電極の非形成部位に、前記LSIチップの基板の側面に達する溝を形成する工程と、
前記溝内を埋め込むように放熱用材料を形成する工程と、
前記溝外に形成された前記放熱用材料を化学的機械研磨(CMP)技術により除去する工程と、
前記LSIチップの前記裏面に、該LSIチップの埋込接続電極に接続してバンプを形成する工程と、
他のLSIチップの基板の表面に、該LSIチップの埋込接続電極に接続してパッドを形成する工程と、
前記バンプと前記パッドとを位置合わせして、2枚のLSIチップ基板を貼り合わせる工程と、を含み、
前記一連の工程を繰り返すことで、前記LSIチップが集積された3次元半導体チップを形成する
3次元半導体チップの製造方法。 - 前記埋込接続電極の間が離間している部分において、前記溝を他の部分より幅広に形成する請求項6記載の3次元半導体チップの製造方法。
- 前記溝に埋め込んだ前記放熱用材料が、前記3次元半導体チップの一側面から、その側面に対向する他面に連通するように、前記LSIチップの基板の前記裏面に前記溝を形成する請求項6又は7に記載の3次元半導体チップの製造方法。
- 個々の前記LSIチップ基板内に、前記放熱用材料を埋め込む前記溝を複数の平行線状に形成する請求項8記載の3次元半導体チップの製造方法。
- 個々の前記LSIチップ基板内に、前記放熱用材料を埋め込む前記溝を格子状に形成する請求項8記載の3次元半導体チップの製造方法。
- 貼り合わせた前記LSIチップの基板、又は貼り合わせる前の前記LSIチップの基板に、反応性イオンエッチング又はクリスタルグラフィックエッチングにより前記溝を形成する請求項6〜10のいずれかに記載の3次元半導体チップの製造方法。
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