JP4475875B2 - Printed wiring board - Google Patents

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  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer printed wiring board which can be easily multilayered structurally and can tolerate the modification of specification, e.g. design. <P>SOLUTION: The multilayer printed wiring board 100 consisting of single-sided circuit boards A and B and containing an IC chip 70 are arranged with a BGA 56 on the surface and rear surface, respectively. The multilayer printed wiring board 100 can be connected with a printed wiring board through the BGA 56 on the rear surface while mounting an IC module 120 through the BGA 56 on the surface. Since the degree of freedom is increased in the form of the IC module being mounted, various IC modules can be mounted. <P>COPYRIGHT: (C)2004,JPO&amp;NCIPI

Description

【０００１】
本発明は、ＩＣチップなどの電子部品を実装するプリント配線板に関し、特に、ＩＣチップを多層化することができ、かつ、応力などの影響を受けることのないプリント配線板に関するものである。
【０００２】
【従来の技術】
片面に導体層を有し、ＩＶＨ（インナーバイアホール）構造からなる絶縁基板を多層化した技術が、提案されている（例えば、特開平１０−１３０２８号など）。それらは、一方の絶縁基板の導体層と他方の絶縁基板のバイアホールとを接続させることにより、電気的に接続を行うものである。外層の導体回路上にはＩＣチップ、コンデンサなどの電気部品を適時実装させることにより、その機能を発揮させる。
【０００３】
【特許文献１】
特開平10-13028号公報
【０００４】
【発明が解決しようとする課題】
ＩＣチップを実装した基板の薄膜化、高機能化が要求されている。その理由として、例えば、携帯電話、カメラ、パソコンなどの電子製品の筐体が、小型化、薄膜化していることにある。それらの筐体に収めるためには、すべての材料、部品を薄くし、かつ、機能を低下させることがないようにしなければならない。そのため、ＩＣチップを多層化、積層（三次元実装）することを検討されている。その技術としては、ＩＣチップ上に直接ＩＣチップを実装して、多層化、即ち、下層ＩＣチップ上に、ダイボンディングして上層ＩＣチップを実装することで積層している。積層した各ＩＣチップはワイヤーボンディングを経て接続させている。それにより、同一面積下において、高密度化と共に小型化を実現できる。
【０００５】
しかしながら、ＩＣチップを積層したものは、リペアすることができない。また、実装した後にワイヤーボンディングで接続を取るため、ワイヤーボンディングで接続を取った後でしかＩＣチップもしくは基板を検査することしかできない。そのために、ＩＣチップの内の１つでも不具合があると、実装された基板自体が使用することができないということになってしまう。
【０００６】
さらに、積層した回路の下部もしくはＩＣチップ間には、回路を形成しておらず、配線の引き回しをすることができない。そのために、クロック数などの増加に伴い、配線長が長くなることとなる。設計変更や仕様変更の際には、適時実装形成を検討しなければならない。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、構造的にも容易に多層化でき、設計などの仕様変更に耐え得るプリント配線板を提供することにある。
【０００８】
【課題を解決するための手段】
発明者が鋭意研究した結果、上記課題を解決するために、ＩＣチップなどの電子部品が実装され、外部端子を有する多層プリント配線板において、外部端子を両面に配置する構造を案出した。
【０００９】
該多層プリント配線板の両面から外部端子を接続するパッドを有していることから、その両面に別のプリント配線板などを接続することが可能となる。例えば、表面の外部端子を介して他のＩＣモジュールを実装した状態で、裏面の外部端子を介してプリント配線板に接続することができる。また、実装されるＩＣモジュールの形態の自由度が増す。特に、ＩＣチップの直下にも外部端子が配設されていることが望ましい。それにより、配線の引き出す自由度が増すし、さらにＩＣチップの多層化、積層をすることをでき得る構造となる。配線面積を少なくするため、基板の小型化がなされる。
【００１０】
また、別の見方をすれば、該多層プリント配線板に形成される回路は、該基板上に実装されたＩＣチップに接続させ外部へと引き出されている回路（ＰＧＫ回路）と、ＩＣモジュールに接続され該多層プリント配線板を介して外部へ引き出される回路（インターポーザ回路）との２種類が混在している。それらを適時効率よく、接続させるためには、両面に外部端子を形成させる方が望ましい。インターポーザとＰＫＧ基板との２つの役目を一枚の基板で果たすことができるのである。そのために、小型化、高機能化をすることができる。また、この場合、多層プリント配線板あるいは別の基板で不良を引き起こしたとしても、検査を行うことができ、多層プリント配線板に別の基板（ＩＣモジュール）を取り付ける前に対応できる。別の基板（ＩＣモジュール）を設計変更（例えば、メモリーであれば容量を変更した等の場合を意味する）したとしても、容易に適応することができる。
【００１１】
また、本発明は、ＩＣチップなどの電子部品が実装され、外部端子を有する多層プリント配線板において、実装エリアにザグリを有し、前記外部端子を両面に配置することを技術的特徴とする。ここで、外部端子とは、ＢＧＡ、ＰＧＡ、バンプ（半田もしく金属）などの外部へ接続し得る端子を意味する。
【００１２】
ザグリが形成されていることから、その実装エリアにおける厚み（多層プリント配線板にＩＣチップを実装した状態での厚み）を薄くすることができる。さらに、ＩＣを多層化して実装しても封止樹脂を含めた基板自体の総厚みを薄くすることもできる。
【００１３】
また、上記の両面構造によると、例えば、該多層プリント配線板の片面に、ＩＣチップを実装したプリント配線板を接続し、その反対面には、コンデンサなどのＩＣチップ以外の電子部品を実装した基板を接続させることができる。いわば、インターポーザ的な役目を果たすこともできる。両面に、ＩＣチップなどを含んだプリント配線板を接続する場合は、スタック構造（三次元実装）となり得る。特に、ＩＣチップの下部領域でも外部端子を形成することが可能となる。
【００１４】
図１３に示すように、外部端子５６の直下には、反対面の外部端子５６が重ならないことが望ましい。ここで、（Ａ１）、（Ｂ１）、（Ｃ１）は、図２中の外部端子を拡大して示し、（Ａ２）、（Ｂ２）、（Ｃ２）は、（Ａ１）、（Ｂ１）、（Ｃ１）中の外部端子の斜視図である。この場合、外部端子が接触している領域の直下に、反対面の外部端子の接触している領域が重ならないことを意味している。それにより、外部端子に発生している応力などをダイレクトに伝わることを防止し、端子の位置ズレ、接触不良を防止し、電気的な接続や信頼性を低下させることがない。そもそも外部端子は、主としてＢＧＡ（ボールグリッドアレイ）、バンプ等であるために、導電性バンプなどの外部端子と比べると接続箇所が小さく、応力が集中し易い。また、他のプリント配線板との材料等の熱膨張率が異なると、熱が加わる（例えば、ヒートサイクル条件下）などの外的な要因によって応力が発生し、その応力が反対面の外部端子へ伝わるが、基板もしくは外部端子において応力が緩和される。そのために、反対面の外部端子への影響を受けない。逆に応力がダイレクトに伝わると、反対面の外部端子の接続部において、剥がれ、クラックや、外部基板との接触不良などの不具合を引き起こす。
また、片面の外部端子および外部端子のパット領域（ランドを含む場合もある）の直下には、反対面の外部端子が重ならないことが望ましい。外部端子のパッドの下部にめっき、導電性ペーストなどの導電性材料を充填したときには、パット領域までは、その応力の影響を受けてしまうことがあり、その領域を外して、反対面の外部端子の接続領域を配設することにより、確実に応力の影響を受けなくする。
【００１５】
電子部品の実装領域には、ビアが形成されていて、近接する部分に放熱機能を有する金属層が形成されていることが望ましい。特に、ＩＣチップ直下に金属層を設けて、該金属層にビア（非貫通孔）を介して外部端子に接続させることが望ましい。その構成にすることにより、外部端子に接続されたプリント配線板側へ熱を効率よく伝達させ、放熱することができるのである。
【００１６】
外部端子は、スタック状のバイアホールに接続され、かつ、外部端子に接続されるバイアホールは、図１３中に示すように、隣接層のバイアホールと中心線（Ｘ１、Ｘ２）をずらして配置されることが望ましい。
スタック構造直上に、外部端子を形成したものであると、外部端子を起因として発生した応力が直接基板内に伝達されるのである。そのために、基板内もしくは反対面の外部端子へとその応力の影響を受けるのである。基板内であれば、スタックビアの接続を阻害するし、反対面の外部端子であれば、接続不良を引き起こしてしまうのである。しかしながら、バイアホールの中心線からずらして、スタック状にバイアホールを形成させると、その応力の伝達が緩衝されるのである。バイアホール内にめっき、導電性ペーストなどを充填したときに効力を発生する。導電性材料を充填させることで応力が伝わり易い状態になる。
【００１７】
本発明の多層プリント配線板は、絶縁材料に形成された非貫通孔に導電性材料が充填されて成る片面もしくは両面回路基板を２層以上積層し構成することが最適である。製造方法としては、サブトラ法、アディテイブ法（ビルドアップ法含む）ででも行えることができる。しかしながら、サブトラ法では、２層以上を貫通するスルーホールを有する構造により外部端子を配置したのであるなれば、応力を緩衝することができない。それ故に、適用することができない場合がある。
また、ビルドアップ法であれば、心材が含有されない樹脂絶縁層を用いたならば、ザグリ部分を形成することは、樹脂絶縁材料での形状を安定化させることが難しいので、適用することができない場合がある。
【００１８】
片面回路を用いることが望ましい。片面もしくは両面回路基板を接続させる導電性バンプの融点は、外部端子の接着剤（例えば、ＢＧＡの接着用半田）の融点よりも高いことが望ましい。それにより、導電性バンプの溶解自体を防止することができるのである。その逆に、導電性バンプの融点が外部端子の接着剤の融点よりも低い場合、外部端子を実装する際、その温度では、導電性バンプがかなりの部分で溶解してしまうために、基板内で流動してしまう。流動する範囲が大きいと導電性バンプを原因として隣の導体層とショートを引き起こしてしまう。一方、流動する範囲が小さいと、基板間で応力が発生してしまう。その応力が緩和されないと位置ズレを引き起こされてしまう。そのために、導電性バンプの厚みが薄くなり、密着強度や電気特性が低下してしまう。
【００１９】
特に、融点は２００℃を以上、３５０℃以下であるものが望ましい。２００℃未満では、表層の半田との融点の差が小さい、あるいは、低くなるために、ＩＣチップを実装する際、溶解、拡散などを引き起こし、隣にある独立した導体回路と短絡してしまうことがある。３５０℃を超えると、金属自体が硬くなりすぎてしまい、接続性が低下する。そのために、導体回路との接合ができなくなってしまうことがある。また、その温度で融解しようとすると、絶縁材料である樹脂が、溶解してしまうために、絶縁材料での絶縁性が低下してしまう。
さらに、２２０℃〜３２０℃の範囲ものがより望ましい。その範囲であれば、高温高湿下、ヒートサイクル条件化などの信頼性試験においても、導電性バンプが拡散することがない。Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｎ／Ｚｎ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ／Ｃｕなどの半田や、スズ、鉛などの金属を導電性バンプとして用いることができる。このとき融点が２００℃以上３５０℃以下であることが望ましい。
【００２０】
前述の導電性バンプ内にＣｕ、ＺｎもしくはＳｂが配合されていることにより、金属自体の流動を抑えることができるのである。つまり、一旦再固化した金属にＣｕ合金、Ｚｎ合金もしくはＳｂ合金が形成される。その合金がＩＣチップの実装時などの熱の影響を受けて溶解することを防止し、導電性金属の拡散などの不具合を抑えるのである。そのために、ショートすることがなくなり、電気特性を向上させることができるのである。
【００２１】
また、ヒートサイクル試験、高温放置などの信頼性試験のとき、特に昇温時（低温⇒高温）あるいは高温下で放置させても、導電性金属の固化の再溶解することを抑制される。そのために信頼性試験も向上させることができる。
また、信頼性試験後の導体層とバイアホールとの密着強度が低下しない。そのために、電気特性も低下することがなくなるので、電気特性を向上させることができる。さらにＣｕ、ＺｎもしくはＳｂ含有の導電性金属では金属自体の流動性が抑えられる。そのため、バイアホールピッチをさらに狭くすることができ、高密度化した多層プリント配線板を得ることが可能になる。
【００２２】
（Ｃｕ含有金属バンプ）
導電性バンプ内にＣｕが配合されていることにより、金属自体の拡散を抑えることができるのである。つまり、一旦固化した導電性バンプの金属にＣｕ合金が形成される。その合金が基板にかかる様々な熱履歴（例えば、アニール処理、めっき処理、ＩＣチップ実装工程など）の影響を受けても金属溶解を防止し、導電性バンプ金属の拡散などの不具合を抑える。そのために、抵抗変化やショート、電気性能劣化を抑え、電気特性を向上させることができる。
【００２３】
また、高温放置、ヒートサイクル試験などの信頼性試験のとき、特に高温下での放置あるいは昇温（低温⇒高温）させても、固化した導電性バンプの再溶解や拡散を抑制させる。
さらに、導電性バンプと導体部分の界面への水分の浸入を抑制させるので、界面における水分を起点とする膨張、収縮が発生することがなくなる。界面付近における部分的な電気的な絶縁状態（該水分が隙間を形成させることを意味する）を作り出さないので、電気的な接続性が確保される。そのために信頼性試験も向上させることができるのである。
さらに、信頼性試験後の導体層とバイアホールとの間には、水分が浸入しないことから密着強度が低下しない。水分が浸入すると、温度上昇した際、その水分が起点となり膨らむことがある。そのために、隙間を形成したり、クラックなどが発生したりしてしまい、密着性が低下してしまう。その発生がないために、接触性の低下による強度低下がなくなり、信頼性を向上させることができる。
さらにＣｕ含有の導電性金属では金属自体の拡散性が抑えられる。そのため、バイアホールピッチをさらに狭くすることができるので、高密度化した多層プリント配線板を得ることが可能である。
【００２４】
固化した導電性金属と導体回路との界面には、Ｃｕ−導電性金属からなる合金層が形成されている。その合金膜の形成が保護膜となり、該導電性金属のその他の部分の金属の流動を防止しているのである。また、その膜の形成により、熱履歴や熱工程などの熱の影響を受けたとしても、新たなＣｕ合金の形成、特に導体回路での形成を防止されるので、導電性金属の流動を抑えられるのである。
【００２５】
前述の導電性バンプには、Ｓｎ−Ｐｂ−Ｃｕ、Ｓｎ／Ｃｕ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ／Ｉｎ／Ｃｕ、Ｓｎ／Ｃｕ／Ｚｎのいずれか１つを用いられていることが望ましい。これらには、Ｃｕが配合されているので、導電性バンプを用いることで上記作用、効果を得られる。
【００２６】
また、鉛を用いる金属材料は、環境を悪化させる要因となるために、使用に対する制限がされているため、鉛を用いない金属材料を用いることが望ましい。しかしながらこれ以外の半田の組成であってもＣｕを配合されているものであれば用いることができるのである。前述の導電性バンプにおけるＣｕの配合比が０．１〜７ｗｔ％であることが望ましい。
【００２７】
０．１ｗｔ％未満であると、固化した後のＣｕ合金の形成が少ないため、再溶解した際に、導電性バンプの流動を抑えられない。そのために隣り合う別の導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でＣｕ合金膜が形成されない箇所が発生してしまう。そのＣｕ合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。７ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。
【００２８】
上述の範囲であれば、導電性バンプでの流動性を抑えられ、適切にＣｕ合金を形成させることができ、導体との密着性も確保することができるのである。
さらに、導電性バンプにおけるＣｕの配合比が０．５〜５ｗｔ％であることが望ましいのは、もっとも密着強度が増すことができるのである。また、硬度的にも適度なものであり、導体間で均一に広がることができるので、電気接続性も向上させられる。さらに導電性バンプを有しているバイアホールを埋めた導電性金属の種類（めっき、導電性ペースト、それらの複合体など）によらず、密着性を向上させることができる。
【００２９】
（Ｚｎ含有金属バンプ）
導電性バンプ内にＺｎが配合されていることにより、金属自体の拡散を抑えることができる。つまり、一旦固化した導電性バンプの金属にＺｎ合金が形成される。その合金が基板にかかる様々な熱履歴（例えば、アニール処理、めっき処理、ＩＣチップ実装工程など）の影響を受けても金属溶解を防止し、導電性バンプ金属の拡散などの不具合を抑えるのである。そのために、抵抗変化やショート、電気性能劣化を抑え、電気特性を向上させることができる。
また、高温放置、ヒートサイクル試験などの信頼性試験のとき、特に高温下での放置あるいは昇温（低温⇒高温）させても、固化した導電性バンプの再溶解、拡散を抑制させれる。
さらに、導電性バンプと導体部分の界面へのＺｎもしくはＺｎ合金層が導体回路の金属などの浸入を抑制する。つまり、Ｚｎ層がバリア層の役目を果たしているのである。その界面における異種物質が形成されると、その部分は他の部分と比較すると融点や熱膨張の異なるものが形成されるのである。そのためにその異種物質を起点とする膨張、収縮が発生してしまい、界面付近における部分的な応力が発生してしまうために、絶縁性が確保されないのである。そのために信頼性も低下してしまうのである。
さらに、信頼性試験後の導体層とバイアホールとの間には、水分が浸入しないことから密着強度が低下しない。水分が浸入すると、温度上昇した際、その水分が起点となり膨らむことがある。そのために、隙間を形成したり、クラックなどが発生したりしてしまい、密着性が低下してしまう。その発生がないために接触性低下による強度低下がなくなり、信頼性を向上させることができる。
さらにＺｎ含有の導電性金属では金属自体の拡散性が抑えられる。融点が高くなりやすいからである。そのため、バイアホールピッチをさらに狭くすることができ、高密度化した多層プリント配線板を得ることが可能である。
【００３０】
固化した導電性金属と導体回路との界面には、Ｚｎ−導電性金属からなる合金層が形成されている。その合金膜の形成が保護膜となり、該導電性金属のその他の部分の金属の流動を防止する。また、その膜の形成により、熱履歴や熱工程などの熱の影響を受けたとしても、新たなＺｎ合金の形成、特に導体回路での形成を防止されるので、導電性金属の流動を抑えられる。
【００３１】
前述の導電性バンプには、Ｓｎ／Ｚｎ、Ｓｎ／Ａｇ／Ｚｎ、Ｓｎ／Ｃｕ／Ｚｎのいずれか１つを用いられていることが望ましい。これらには、Ｚｎが配合されているので、導電性バンプを用いることで上記作用、効果が得られる。
また、鉛を用いる金属材料は、環境を悪化させる要因となるために、使用に対する制限がされているため、鉛を用いない金属材料を用いることが望ましい。しかしながらこれ以外の半田の組成であってもＺｎを配合されているものであれば用いることができる。
【００３２】
前述の導電性バンプにおけるＺｎの配合比が０．１〜１０ｗｔ％であることが望ましい。
０．１ｗｔ％未満であると、固化した後のＺｎ合金の形成が少ないため、再溶解した際に、導電性バンプの流動を抑えられない。そのために隣り合う別の導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でＺｎ合金膜が形成されない箇所が発生してしまう。そのＺｎ合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。
１０ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。
上述の範囲であれば、導電性バンプでの流動性を抑えられて、導体との密着性も確保することができるのである。さらに、導電性バンプにおけるＺｎの配合比が０．５〜９ｗｔ％であることが望ましいのは、もっとも密着強度が増すことができるのである。また、硬度的にも適度なものであり、導体間で均一に広がることができるので、電気接続性も向上させることができる。さらに導電性バンプを有しているバイアホールを埋めた導電性金属の種類（めっき、導電性ペースト、それらの複合体など）によらず、密着性を向上させることができる。
【００３３】
また、アンチモンを含有したものを用いてもよい。その場合は、アンチモンが亜鉛を配合したときと同じ役目を果たしている。つまり、アンチモンがバリア層の役目を果たして。銅との合金層の形成を阻害しているのである。アンチモンの配合比は、０．１〜１０％であることが望ましい。０．１ｗｔ％未満であると、固化した後のアンチモン合金の形成が少ないため、再溶解した際に、導電性バンプの流動することを抑えられない。そのために隣り合う別の導体層との接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でアンチモン合金膜が形成されない箇所が発生してしまう。そのアンチモン合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。
１０ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。上述の範囲であれば、導電性バンプでの流動性を抑えて、導体との密着性も確保することができる。
【００３４】
それ以外にもＳｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ等の一般的に適用される半田ペーストもしくは導電性ペーストをなどを用いてもよい。
【００３５】
（片面回路基板の概要説明）
本発明に係る多層プリント配線板を構成する基本単位としての片面回路基板は、絶縁性基材として、完全に硬化した樹脂材料から形成される硬質の樹脂基材を用いることが望ましい。このような樹脂材料の採用によって、樹脂基材上に導体回路を形成するための銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性基材の最終的な厚みの変動がなくなるので、バイアホールの位置ずれを最小限度に抑えて、ビアランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述するような充填バイアホール形成用の開口をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。
【００３６】
このような絶縁性樹脂基材として、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質基材が使用されることが好ましく、ガラス布エポキシ樹脂基材が最も好ましい。それ以外にも、熱可塑性樹脂にポリイミドなどの熱硬化性樹脂、それらの複合体、感光性樹脂、光硬化性樹脂を用いてもよい。
【００３７】
また、上記絶縁性基材の厚さは、２０〜６００μｍが望ましい。
その理由は、２０μｍ未満の厚さでは、強度が低下して取扱いが難しくなるとともに、電気的絶縁性に対する信頼性が低くなるからである。また、ザグリを形成させたときの形状保持性が低下してしまうときがあるからである。６００μｍを超えると、微細なバイアホール形成用開口が難くなると共に、基板そのものが厚くなるためである。
【００３８】
上記絶縁性基材の片面に形成される導体層あるいは導体回路は、絶縁性基材上に適切な樹脂接着剤を介して銅箔を貼付し、その銅箔をエッチング処理することによってそれぞれ形成される。
【００３９】
すなわち、上記導体層は、厚さが５〜５０μｍの銅箔を、半硬化状態を保持された樹脂接着剤層を介して絶縁性基材上に加熱プレスすることによって形成し、また導体回路は、銅箔を加熱プレスした後、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成し、その後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成されるのが望ましい。
【００４０】
導体回路を形成させた後に、ルーター、レーザ、パンチングなどで開口を形成させる。その開口の大きさとして、個片である基板にした場合において、基板の面積に対して、１０〜７０％であることが望ましい。１０％未満では、ザグリの形成領域が小さいために、形成するメリットが小さくなる。７０％を超えると、プレスなどのおける強度が保てないし、外部端子の形成する領域が小さくなるので、実装するＩＣチップが制限される要因になってしまう。
【００４１】
上記銅箔の絶縁性基材上への加熱プレスは、適切な温度および加圧力のもとで行なわれ、より好ましくは、減圧下において行なわれ、半硬化状態の樹脂接着剤層のみを硬化することによって、銅箔を絶縁性基材に対してしっかりと接着され得るので、従来のプリプレグを用いた回路基板に比べて製造時間が短縮される。
このとき、ザグリを形成した場合には、ザグリ部分を保護するためとその界面部分における接着剤の流動を防止するために、保護フィルムを用いるなどして行う方が望ましい。
【００４２】
なお、このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付された片面銅張積層板を採用し、その片面銅張積層板を硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種によりエッチング処理して導体回路を形成することもできる。
上記導体回路の各バイアホールに対応した表面には、導体回路の一部としてのランド(パッド)が、その口径が５０〜２５０μｍの範囲に形成されるのが好ましい。
また、バイアホールをスタックで積層する場合には、バイアホールの中心線からずらして形成させるほうが望ましい。それにより、スタック構造で伝達される応力を緩衝することができるのである。
【００４３】
上記導体回路の配線パターン表面に粗化層を形成し、回路基板相互を接合する接着剤層との密着性を改善し、剥離（デラミネーション）の発生を防止することが好ましい。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【００４４】
このような導体回路が形成された絶縁性樹脂基材の表面と反対側の表面から、導体回路に達するように形成されるバイアホール形成用開口は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の条件で照射される炭酸ガスレーザによって形成されることが好ましく、その開口径は、５０〜２５０μｍの範囲であることが望ましい。
その理由は、５０μｍ未満では開口に導電性物質を充填し難くなると共に、接続信頼性が低くなるからであり、２５０μｍを超えると、高密度化が困難になるからである。
【００４５】
このような炭酸ガスレーザによる開口形成の前に、絶縁性基材の導体回路形成面と反対側の面に樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行うのが望ましい。
【００４６】
この樹脂フィルムは、バイアホール形成用の開口内をデスミア処理し、そのデスミア処理した後の開口内に電解めっき処理によって金属めっきを充填する際の保護マスクとして機能し、またバイアホールの金属めっき層の直上に突起状導体（導電性バンプ）を形成するための印刷用マスクとして機能する。
【００４７】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるＰＥＴフィルムから形成されるのが好ましい。
その理由は、ＰＥＴフィルムの厚さに依存して後述する突起状導体の高さが決まるので、１０μｍ未満の厚さでは突起状導体が低すぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、接続界面で突起状導体が拡がりすぎるので、ファインパターンの形成ができないからである。
【００４８】
上記バイアホール形成用開口内に導電性物質を充填してバイアホールを形成するには、めっき充填や導電性ペースト充填が望ましい。
充填工程をシンプルにして、製造コストを低減させ、歩留まりを向上させるためには、導電性ペーストの充填が適しているが、ペースト内の組成比（導電性金属、樹脂、硬化剤など）によっては硬化収縮が大きくなりすぎてしまうことがある。それよりも充填したときの形状や接続信頼性の点ではめっき充填が望ましい。
【００４９】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理によって形成される金属めっき、たとえば、すず、銀、半田、銅／すず、銅／銀等の金属めっきが好ましく、とくに、電解銅めっきが最適である。
【００５０】
電解めっき処理により充填する場合は、上記絶縁性基材の銅箔貼付面（導体回路形成面）に予め保護フィルムを粘着させた状態で、絶縁性基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔（金属層）は、絶縁性基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、バイアホール形成用開口を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、非貫通孔内の金属層の表面を酸などで活性化処理しておくとよい。
【００５１】
また、電解めっきした後、開口縁から盛り上がった電解めっき（金属）を、ベルトサンダー研磨やバフ研磨等により除去して、平坦化することが望ましい。
【００５２】
さらに、めっき処理による導電性物質の充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって開口の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銅、スズ、金、銀、ニッケル、各種半田から選ばれる少なくとも1種以上の金属粒子からなる導電性ペーストを使用できる。
【００５３】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金、銀から選ばれる貴金属を被覆した金属粒子を使用することができる。
【００５４】
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
【００５５】
上記レーザ加工によって形成された開口は、その孔径が２０〜１５０μｍの微細径であるため、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
【００５６】
上述した片面回路基板に形成されるバイアホールは、その配置密度が、ＬＳＩチップ等を搭載すべく外側に積層された片面回路基板については最も大きく、マザーボードに接続されるべく外側の他の片面回路基板については最も小さくなるように形成される、すなわち、積層される各回路基板に形成されるバイアホール間の距離は、ＬＳＩチップ等を搭載する側の回路基板からマザーボードに接続される側の回路基板に向かうにつれて大きくなるように形成されることが好ましく、このような構成によれば、配線の引き回し性が向上する。
【００５７】
本発明による多層プリント配線板を製造する上で、積層される基本単位となる片面回路基板には、バイアホール上に突起状導体、すなわち導電性バンプを設けて、他の片面回路基板との電気的接続を確保するように構成することが望ましい。
この導電性バンプは、レーザ照射によって形成された保護フィルムの開口内に、めっき充填または導電性ペーストを充填することによって形成されることが望ましい。
【００５８】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、銅、金、ニッケル、スズ、各種半田等の低融点金属を使用できるが、スズめっき又は半田めっきが最適である。
【００５９】
上記導電性バンプの高さとしては、３〜６０μｍの範囲が望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると抵抗値が高くなる上、バンプを形成した際に横方向に拡がってショートの原因となるからである。
【００６０】
上記導電性バンプを導電性ペーストの充填によって形成する場合には、バイアホールを形成する電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さを揃えることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【００６１】
この他に、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法の他、半田溶融液に浸漬する方法、無電解もしくは電解めっきによって導電性バンプを形成することができる。
上記低融点金属としては、Ｓｎ−Ａｇ系、Ｓｎ−Ｓｂ系半田、Ｓｎ−Ｐｂ系半田、Ｓｎ−Ｚｎ系半田、Ｓｎ−Ｐｂ−Ｃｕ系半田、Ｓｎ−Ｃｕ系半田、Ａｇ−Ｓｎ−Ｃｕ系半田、Ｉｎ−Ｃｕ系半田、Ｓｎ−Ｃｕ−Ｚｎ等のＣｕを配合したものを用いることがよい。具体的なものとしては、Ｓｎ／Ｐｂ／Ｃｕ、Ｓｎ／Ｃｕ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ／Ｉｎ／Ｃｕ、Ｓｎ／Ｃｕ／Ｚｎ、Ｓｎ／Ｚｎ、Ｓｎ／Ｓｂ、Ｓｎ／Ｓｂ／Ｉｎ、あるいはスズ、鉛等の金属が挙げられる。基本的には、半田内にＣｕ、ＺｎあるいはＳｂが配合されたものを用いることが望ましい。導電性ペーストの流動性を抑えることができ、高温高湿条件下やヒートサイクル条件下などの信頼性試験においても他のものよりも電気的な接続性や信頼性で優れているのである。
【００６２】
本発明にかかる多層プリント配線板は、上述したような、絶縁性基材の片面に導体回路が形成されてなる片面回路基板の複数枚が、所定の方向に積層されてなり、それらの片面回路基板のうち、内側に配置された片面回路基板の導電性バンプ側の表面に対して、一面がマット処理されてなる銅箔が、そのマット面を対向させた状態で圧着され、かつエッチング処理によって所定の配線パターンを有する導体回路に形成されている。
【００６３】
上記銅箔のマット面は、それ自体公知であるエッチング処理や、無電解めっき処理、酸化還元処理等によって形成することが望ましく、特に、エッチング処理によって形成することが望ましい。
上記エッチング処理としては、塩化第二銅、塩化第二鉄、過硫酸塩類、過酸化水素／硫酸、アルカリエッチャント、有機酸と第二銅錯体等の薬液を主剤としたエッチング液があり、
上記無電解めっき処理としては、銅、ニッケル、アルミなどの単層の無電解めっき、置換めっき、銅−ニッケル−リンなどの複合めっきなどがあり、
上記酸化還元処理としては、黒化浴とナトリウムなどのアルカリ浴である還元浴で行う処理がある。
【００６４】
上記マット処理された銅箔と絶縁性樹脂基材との間の密着性は、樹脂粘度や、銅箔の厚さ、加熱プレス圧等によっても異なるが、絶縁性樹脂基材が硬質の樹脂基材であり、銅箔の厚さが、５〜５０μｍの範囲である場合には、銅箔のマット面の粗面度は、０．１〜５μｍの範囲であり、温度は、１２０〜２５０℃で、加熱プレス圧は、１〜１０Mpaの範囲であり、その結果としてのピール強度は、０．６〜１．４Ｋｇ／ｃｍ2の範囲であることが望ましい。
【００６５】
上記銅箔のマット面は、片面回路基板の導電性バンプ側の面だけでなく、その面から突出する導電性バンプに対しても圧着されるので、その銅箔をエッチング処理して形成される導体回路と導電性バンプ側の面との間およびその導体回路と導電性バンプとの間の接合性が向上する。
【００６６】
一般的に、片面回路基板を同一方向に多層に積層する場合には、めっき液や洗浄液などに浸漬した後、乾燥やアニールなどの加熱工程を繰り返すため、金属層である導体回路が存在しない部分に加わる応力が緩衝されないために、基板自体が反ってしまい、そのために、導体回路の破断、断線、バイアホール部分での接続不良や充填金属の剥離などが発生してしまい、電気接続性と信頼性に低下を引き起こしてしまうことがある。
【００６７】
しかしながら、本願発明のように、同一方向に積層された複数の片面回路基板と銅箔とを加熱プレスによって一体化した後に、銅箔をエッチング処理して導体回路を形成し、その導体回路形成面に対して、上記方向とは反対方向に他の片面回路基板を積層して加熱プレスによって一体化される。
この場合には、より内側に位置する片面回路基板の導電性バンプ側の面に対して銅箔のマット面が圧着され、その銅箔をエッチング処理して形成した導体回路は、それに対して積層される他の片面回路基板の導電性バンプに接合されるべき導体パッドを少なくとも有する所望の配線パターンに形成することができる。
【００６８】
したがって、基板の導電性バンプ側の面に対する導体回路のピール強度やプル強度が十分に確保され、加熱プレスによるバイアホールに対する導体パッドの位置ずれを防止することができるので、確実な電気的接続を行うことができる。
【００６９】
また、この場合には、加熱プレスを２回行うことが望ましい。正確なスケールファクターを必要とするが、高いピール強度やプル強度を得ることができる。
【００７０】
上記導体回路を形成する銅箔のマット面に対して、スズ、亜鉛、ニッケル、リンから選ばれる少なくとも１種類の保護膜または金や白金等の貴金属からなる保護膜を被覆形成してもよい。
このような保護膜の膜厚は、０．０１〜３μｍの範囲が望ましい。その理由は、０．０１μｍ 未満では、マット面の微細な凹凸を完全に被覆できないことがあり、３μｍを越えると、形成したマット面の凹部に保護膜が充填されて、マット処理効果が相殺されてしまうことがあるからである。特に好ましい膜厚は、０．０３〜１μｍの範囲である。
【００７１】
上記保護膜のうち、スズからなる保護膜は、無電解置換めっきによって析出する薄膜層として形成でき、マット面との密着性にも優れることから、最も有利に適用することができる。
【００７２】
このような含スズめっき膜を形成するための無電解めっき浴は、ホウフッ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃前後の室温において約５分とし、５０℃〜６０℃程度の高温において約１分とすることが望ましい。
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、スズ薄膜層が形成される。銅-スズ置換反応であるため、凹凸形状を破壊することなくマット面を被覆できる。
【００７３】
また、スズ等の金属に代えて使用することができる貴金属は、金あるいは白金であることが望ましい。これらの貴金属は、銀などに比べて粗化処理液である酸や酸化剤に冒されにくく、またマット面を容易に被覆できるからである。ただし、貴金属は、コストが嵩むために、高付加価値製品にのみ使用されることが多い。このような金や白金の被膜は、スパッタ、電解あるいは無電解めっきにより形成することができる。
【００７４】
このような被覆層を設けることによって、マット面の濡れ性が均一となり、バイアホールに対応して形成された導電性バンプとの接合性が向上させるだけでなく、樹脂絶縁層を構成する芯材に含浸されている樹脂との接合性も向上させることができるため、電気的接続性と接続信頼性が大幅に改善される。
【００７５】
上記積層・加熱プレスにより形成された多層プリント配線板は、外側の回路基板の表面を覆ってソルダーレジスト層を設けることができる。
そのソルダーレジスト層は、主として熱硬化性樹脂や感光性樹脂から形成され、回路基板上のバイアホール位置に対応した個所に開口が形成され、その開口から露出する導体回路（導体パッド）上に外部端子である半田バンプや、半田ボール、Ｔ形の導電性ピン等の半田体が形成される。外部端子は、両面に形成されるのである。
【００７６】
また、外側に位置する回路基板のうち、マザーボードに接続される側にある下層にある他の回路基板については、バイアホールの直上に位置して、たとえば、４２アロイやリン青銅等の金属材料から形成されたＴ形の導電性ピンや、たとえば、金、銀、半田等の金属材料から形成された導電性ボールを設けることができる。
【００７７】
【発明の実施の形態】
[実施形態]
まず、本発明の実施形態に係る片面回路基板を積層してなる多層プリント配線板の構成について図１及び図２を参照して説明する。
図１（Ａ）は、パッケージ基板を構成する多層プリント配線板１００の構成を示し、図１（Ｂ）は該多層プリント配線板１００にＩＣチップ７０を実装した状態を示している。図２は、ＩＣチップ７０を実装した多層プリント配線板１００にＩＣモジュール１２０を積層した状態を示している。
【００７８】
図１（Ａ）に示すように多層プリント配線板１００は、２層の片面回路基板Ａ、片面回路基板Ｂを積層して成る。上層の片面回路基板Ａの中央部には、ＩＣチップを収容するための開口（ザグリ部）１０ａが形成されている。片面回路基板Ａの上面には、導体回路３６が形成されており、該導体回路３６上にＩＣモジュール接続用のＢＧＡ５６が配置されている。また、該導体回路３６下に、絶縁性基材１０を貫通する開口１６にバイアホール１８が形成されている。バイアホール１８の下端には、下層の片面回路基板Ｂの導体回路２８と接続するための半田バンプ２４が配置されている。該片面回路基板Ａと、下層の片面回路基板Ｂとは、接着剤層２６を介して接続されている。下層の片面回路基板Ｂの上面中央には、ＩＣチップ７０の放熱のための金属層２８ａが設けられている。金属層２８ａの下方には、放熱用のバイアホール１８ａが設けられている。下層の片面回路基板Ｂの上面の導体回路２８の下方には、回路接続用のバイアホール１８が設けられている。下層の片面回路基板Ｂの半田バンプ２４には、導体回路３８が接続され、該導体回路３８には、ＢＧＡ５６が取り付けられている。なお、片面回路基板Ａの上面及び片面回路基板Ｂの下面にはソルダーレジスト層４０が被覆されている。
【００７９】
図１（Ｂ）に示すように、多層プリント配線板１００の開口１０ａ内であって、上記金属層２８ａの上には、ＩＣチップ７０が収容される。ＩＣチップ７０は、ワイヤー７２により、多層プリント配線板側の導体回路（パッド）３６ｐと接続が取られる。該ＩＣチップ７０と開口１０ａには、樹脂７４によりモールドがなされている。
【００８０】
図２に示すように、多層プリント配線板１００の表面側のＢＧＡ５６には、端子１３２を介してＩＣモジュール１２０が接続される。一方、多層プリント配線板の裏面側のＢＧＡ５６は、図示しないプリント配線板等に接続される。ＩＣモジュール１２０は、端子板１３０上に載置されたＩＣチップ１２２を樹脂１２４でモールドしてなり、ＩＣチップ１２２と端子板１３０の端子１３２とは、ワイヤー１２８でボンディング接続されている。
【００８１】
第１実施形態の多層プリント配線板１００は、表面及び裏面にＢＧＡ５６が配置されているため、その両面に別のプリント配線板などを接続することが可能となる。例えば、表面のＢＧＡ５６を介してＩＣモジュール１２０を実装した状態で、裏面のＢＧＡ５６を介してプリント配線板に接続することができる。また、実装されるＩＣモジュールの形態の自由度が増す。
【００８２】
また、別の見方をすれば、該多層プリント配線板に形成される回路は、該基板上に実装されたＩＣチップ７０に接続させ外部へと引き出されている回路（ＰＧＫ回路）と、ＩＣモジュール１２０に接続され該多層プリント配線板を介して外部へ引き出される回路（インターポーザ回路）との２種類が混在している。インターポーザとＰＫＧ基板の役目を一枚で果たすことができ、小型化、高機能化を可能にする。また、この場合、多層プリント配線板１００あるいはＩＣモジュール１２０で不良を引き起こしたとしても、多層プリント配線板にＩＣモジュール１２０を取り付ける前に対応できる。ＩＣモジュール１２０を設計変更（例えば、メモリーであれば容量を変更した等の場合を意味する）したとしても、容易に適応することができる。
【００８３】
ザグリ１０ａが形成されていることから、その実装エリアにおける厚み（多層プリント配線板１００にＩＣチップ７０を実装した状態での厚み）を薄くすることができる。さらに、ＩＣを多層化して実装しても封止樹脂を含めた基板自体の総厚みを薄くすることもできる。
【００８４】
第１実施形態では、表面のＢＧＡ５６およびパッド３６ｐの直下には、裏面のＢＧＡ５６が重ならないように配置されている。即ち、図２の一部を拡大して示す図１３中に示すように、ＢＧＡ５６を取り付けるバイアホール１８の中心線Ｘ１と、裏面のＢＧＡ５６を取り付けるバイアホール１８の中心線Ｘ２とがずれるように配置されている。即ち、表面のＢＧＡ５６およびパッドの接続領域の直下に、裏面のＢＧＡ５６の接続領域が重ならないように配置されている。ＢＧＡ５６は、導電性接続ピン等の外部端子に比べると接続箇所が小さく、応力が集中しやすい。また、他のプリント配線板との材料等の熱膨張率が異なると、熱が加わるなどの外的な要因により応力が発生し、その応力が、外部端へと伝達されるからである。そのために、発生した応力が基板にも伝えられる。このとき、両面のＢＧＡ５６が重なり合うように形成されていれば、応力が反対面へ伝わる。そのために、反対面での接続不良を引き起こすことがある。しかしながらＢＧＡ５６が重なっていないと、その応力が緩衝されるので、接続に不具合を引き起こしにくくなるのである。
【００８５】
第１実施形態では、ＩＣチップ１２２は発熱量の小さいメモリであり、ＩＣチップ７０は発熱量の多いロジックＩＣである。このＩＣチップ７０の直下に金属層２８ａを設けて、該金属層２８ａにバイアホール１８ａを介してＢＧＡ５６に接続させる。その構成にすることにより、ＢＧＡ５６に接続されたプリント配線板側へ熱を効率よく伝達させ、放熱することができるのである。
【００８６】
図１１（Ａ）は、第１実施形態の改変例に係る多層プリント配線板の断面図であり、図１１（Ｂ）は平面図である。この改変例では、パッド３６ｐが千鳥状に配置されている。
【００８７】
図１２は、第１実施形態の改変例に係る多層プリント配線板の断面図であである。この改変例のように、ＩＣチップ１２２Ａの上に、スタック状にＩＣチップ１２２Ｂを載置することも可能である。
【００８８】
以下、本発明にかかる多層プリント配線板を製造する方法の一例について、添付図面を参照にして具体的に説明する。
（１） 本発明にかかる多層プリント配線板を製造するに当たって、それを構成する基本単位としての片面回路基板１０Ａは、絶縁性基材１０の片面に銅箔１２が貼付けられたものを出発材料として用いる（図３（Ａ））。
【００８９】
この絶縁性基材は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
【００９０】
上記絶縁性基材１０の厚さは、２０〜６００μｍが望ましい。その理由は、２０μｍ未満の厚さでは、強度が低下して取扱が難しくなるとともに、電気的絶縁性に対する信頼性が低くなり、６００μｍを超える厚さでは微細なバイアホールの形成および導電性ペーストの充填が難しくなるとともに、基板そのものが厚くなるためである。
【００９１】
また銅箔１２の厚さは、５〜１８μｍが望ましい。その理由は、後述するようなレーザ加工を用いて、絶縁性基材にバイアホール形成用の開口を形成する際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、微細な線幅の導体回路パターンを形成し難いからである。
【００９２】
上記絶縁性基材１０および銅箔１２としては、特に、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を用いることが好ましい。その理由は、銅箔がエッチングされた後の取扱中に、配線パターンやバイアホールの位置がずれることがなく、位置精度に優れるからである。
【００９３】
（２） 次に、絶縁性基材の銅箔が貼付けられた表面と反対側の表面に、透明な保護フィルム１４を貼付ける（図３（Ｂ））。
この保護フィルム１４は、粘着剤層の厚みが１〜２０μｍ、フィルム自体の厚みが１０〜５０μｍであるようなポリエチレンテレフタレート（ＰＥＴ）フィルムが使用される。
【００９４】
（３） 次いで、絶縁性基材上に貼付けられたＰＥＴフィルム１４上から炭酸ガスレーザ照射を行って、ＰＥＴフィルムを貫通して、絶縁性基材１０の表面から銅箔（あるいは導体回路パターン）１２に達する開口１６を形成する（図３（Ｃ））。
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、その加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが望ましい。
このような加工条件のもとで形成され得るビア形成用開口１６の口径は、５０〜２５０μｍであることが望ましい。
なお、上記保護フィルムは、後述するような半田バンプを導電性ペーストの印刷によって形成する場合には、その印刷用マスクとして使用され得る。この場合、半田として、Ｃｕ、ＺｎもしくはＳｂが配合されたものを用いることが望ましい。Ｓｎ／Ｐｂと比較すると融点が高いこととペースト自体の流動性が小さいことから、隣り合う別の導体回路とのショート（短絡）を引き起こしにくい。そのため、電気接続性や信頼性が向上されるからである。しかしながら、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇなどの一般的に用いられている半田ペーストや銅、金などの金属粒子からなる導電性ペーストを用いてもよい。
【００９５】
（４）前記（３）の工程で形成された開口１６の側面および底面に残留する樹脂残滓を除去するために、デスミア処理を行う。
このデスミア処理は、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われることが望ましい。
【００９６】
（５）次に、デスミア処理した基板１０の銅箔１２面に対して、めっき保護フィルムとしてのＰＥＴフィルム１５を貼付した後（図３（Ｄ））、銅箔１２をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを充填して、充填バイアホール１８を形成する（図３（Ｅ））。
なお、電解銅めっき処理の後、基板に貼付したＰＥＴフィルム１５を剥離させ、開口の上部に盛り上がった電解銅めっきを、ベルトサンダー研磨やバフ研磨等によって除去して平坦化させてもよい（図４（Ａ））。
【００９７】
（６）上記（５）の電解銅めっき処理を施した後、銅めっき１８をめっきリードとする電解半田。めっき処理を施して、電解半田めっきからなる突起状導体、すなわち、導電性バンプ２４を電解銅めっき１８表面から僅かに突出するように形成する（図４（Ｂ））。このとき形成した導電性バンプは、Ｓｎ／Ｃｕ（９７：３）で形成した。
【００９８】
（７） 次いで、絶縁性基材１０の導電性バンプ２４を含んだ表面に樹脂接着剤を塗布して接着剤層２６を形成した後、絶縁性基材１０の銅箔１２上に貼付したＰＥＴフィルムを剥離させる（図４（Ｃ））。
このような樹脂接着剤は、例えば、絶縁性基材の導電性バンプを含んだ表面全体または導電性バンプを含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【００９９】
前記接着剤層は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【０１００】
このとき、２種類の片面回路基板を作成する。
１つは、基板にルーターやパンチング等により、開口１０ａを有する片面回路基板（以下片面回路基板Ａと称する）である（図４（Ｄ））。
もう一つは、開口を有さない後述する片面回路基板（以下片面回路基板Ｂと称する）である。
【０１０１】
上記（１）〜（７）の工程にしたがって作製された片面回路基板Ａは、ルーター、パンチング、レーザ等により、基板内に開口を有するものを形成する。形成するエリアは実装するＩＣチップの面積の３％以上の面積で形成される。２％未満では、ＩＣチップのアライメント等の不可避的な位置ズレに対する許容がなくなるため、ＩＣチップを実装することができないからである。また、実装するために領域も確保されないからである。
絶縁性基材の一方の表面に導体層としての銅箔を有し、他方の表面から銅箔に達する開口に充填バイアホールを有するとともに、その充填バイアホール上に半田めっきからなる半田バンプを形成し、さらに半田バンプを含んだ絶縁性基材の表面に接着剤層を有して形成され、本発明にかかる多層プリント配線板を作製する際に、上層に位置して積層される回路基板、またはマット面を有してなる銅箔とともに両面回路基板を形成する回路基板として採用されることが望ましい。
【０１０２】
次に、上記片面回路基板Ａの下層に積層される他の片面回路基板Ｂを作製する。
（８） まず、上記（１）〜（６）の工程と同様に処理した後（図５（Ａ）〜（Ｇ）参照）、絶縁性基材１０の半田バンプ２４形成面に、エッチング保護フィルム２５を貼付け（図６（Ａ））、銅箔１２を所定の回路パターンのマスクで披覆した後、エッチング処理を施して、導体回路（ビアランドを含む）２８及びＩＣチップ直下の放熱板として機能する導体層２８ａを形成する（図６（Ｂ））。
【０１０３】
この処理工程においては、先ず、銅箔の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、ビアランドを含んだ導体回路パターンを形成する。
このエッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１０４】
上記銅箔をエッチングして導体回路２８を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、銅箔の表面全面をエッチングして厚さを1〜１０μｍ、より好ましくは２〜８μｍ程度まで薄くすることができる。
導体回路の一部としてのビアランドは、その内径がバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【０１０５】
（９） 上記（８）で形成した導体回路の表面に対して、無電解めっき処理によってスズ等の薄膜層２９を形成してもよい（図６（Ｃ））。
このような含スズめっき膜を形成するための無電解めっき浴は、ホウフッ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃〜６０℃程度の温度において約１〜５分とすることが望ましい。
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、厚さ０．０１〜１μｍのスズ薄膜層が形成される。
【０１０６】
なお、上記(７)の工程で形成した導体回路２８の表面に対して必要に応じて粗化処理を施し、その粗化層上に上記（８）の工程で形成したスズ層を形成することもできる。
また、スズ層に代えて、亜鉛、ニッケル、リンから選ばれる少なくとも１種類からなる保護膜または金や白金等の貴金属からなる保護膜で被覆するのが望ましい。
上記粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離（デラミネーション）を防止するためである。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【０１０７】
上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、導体回路の表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅導体回路パターンを溶解させることができ、反応は、次のように進行するものと推定される。

Figure 0004475875
式中、Ａは錯化剤（キレート剤として作用）、ｎは配位数を示す。
【０１０８】
上式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明において使用される第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸（必要に応じてハロゲンイオン）を、水に溶解して調製することができる。
このようなエッチング液は、たとえば、イミダゾール銅(ＩＩ)錯体 １０重量部、グリコール酸 ７重量部、塩化カリウム ５重量部を混合した水溶液から形成される。
また、粗化処理や被覆層を形成することなく、片面回路基板Ｂを作成してもよい。
【０１０９】
（１０） 次いで、半田バンプを含んだ絶縁性基材１０の表面から保護フィルム２５を剥離させた後、その絶縁性基材の表面に樹脂接着剤３２を塗布する（図６（Ｄ））。
このような樹脂接着剤は、例えば、絶縁性基材の半田バンプを含んだ表面全体または半田バンプを含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【０１１０】
前記接着剤層は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【０１１１】
上記（８）〜（１０）の工程にしたがって作製された片面回路基板Ｂは、絶縁性基材１０の一方の表面に導体回路を有し、他方の表面には半田めっきからなる半田バンプ２４を有し、さらに半田バンプ２４を含んだ絶縁性基材の表面に他の絶縁性基材との接着用の接着剤層２６、または、銅箔との接着用の接着剤層３２を有して形成される。
【０１１２】
（１１） 上記片面回路基板Ａの導電性バンプ側の面を下方に向け、その面に対して片面回路基板Ｂを同一方向に積層すると共に、片面回路基板Ｂの半田バンプ２４側の表面に対して、表面粗さが１．０μｍのマット面を有する厚さが５〜１８μｍの銅箔３０を、そのマット面を対向させた状態で積層し（図７（Ａ））、加熱温度１５０〜２００℃、加圧力１〜１０MＰａの条件のもとで、加熱プレスして、片面回路基板Ａと片面回路基板Ｂとを一体化する（図７（Ｂ））。
【０１１３】
このとき、片面回路基板Ａの開口１０ａ内には、金属や樹脂フィルムなどをプレス板間に挟みこむ。それにより接着剤の流出を防止するためとプレス時の位置ズレと圧力に不均一になることを回避するために有効である。この場合、何も入れなくてもよいし、凸部を有する当て板を置くだけでもよい。
【０１１４】
このような加熱プレスは、より好ましくは、減圧下において行なわれ、未硬化状態の樹脂接着剤層２６を硬化させることによって、片面回路基板Ａと片面回路基板Ｂとが接着される。接着剤層３２を硬化させることにより銅箔３０を接着させる。
【０１１５】
（１２） 上記（１１）において一体化された回路基板の上層の銅箔１２と下層の銅箔３０を、エッチング処理することによって、多層プリント配線板の上層および下層に導体回路３６および導体回路３８（バイアホールランド、パッド３６ｐを含む）を形成する（図７(Ｃ)参照）。
【０１１６】
この処理工程においては、先ず、銅箔１２および銅箔３０の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、バイアホールランドを含んだ導体回路３６および導体回路３８を形成する。
【０１１７】
（１３） 次に、片面回路基板ＡおよびＢの外側にソルダーレジスト層４０をそれぞれ形成する（図８（Ａ））。この場合、回路基板ＡよびＢの外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に、開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路およびバイアホール直上に位置する半田パッド部分を露出させた開口４４をそれぞれ形成する。それ以外にもフィルムを貼り付けて、露光、現像処理もしくはレーザで開口させてもよい。
【０１１８】
（１４） 上記（１３）の工程で得られたソルダーレジストの開口からバイアホール直上に露出した半田パッド（開口４４）部分に、外部端子である導電性バンプ、導電性ボールあるいは導電性ピンを配設する前に、各半田パッド部上に「ニッケル５２−金５４」からなる金属層を形成することが好ましい（図８（Ｂ））。
【０１１９】
このニッケル層５２の厚みは１〜７μｍが望ましく、金層５４の厚みは０．０１〜０．０６μｍが望ましい。この理由は、ニッケル層は、厚すぎると抵抗値の増大を招き、薄すぎると剥離しやすいからである。一方金層は、厚すぎるとコスト増になり、薄すぎると半田体との密着効果が低下するからである。スズもしくは貴金属層の単層を形成してもよい。
【０１２０】
（１５） 上記半田パッド部上に設けたニッケル−金からなる金属層上に、半田体を供給し、この半田体の溶融・固化によって外部端子である導電性バンプを形成し、あるいは導電性ボールまたは導電性ピンを半田パッド部に接合して、多層回路基板を形成する（図１（Ａ））。
【０１２１】
上記半田体の供給方法としては、半田転写法や印刷法を用いることができる。
ここで、半田転写法は、プリプレグに半田箔を貼合し、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとし、この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する方法である。
【０１２２】
一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク（メタルマスク）を基板に載置し、半田ペーストを印刷して加熱処理する方法である。半田としては、スズ−銀、スズ−インジウム、スズ−亜鉛、スズ−ビスマス、スズ−アンチモンなどが使用できる。それらの融点は、導電性バンプの融点よりも低いことが望ましい。
【０１２３】
すなわち、ソルダーレジスト層の開口から露出するそれぞれの半田パッド上に適切な半田体を供給して導電性バンプを形成したり、導電性ボールまたは導電性のＴピンを接続するように構成する。
【０１２４】
なお、導電性ボール５６やＴピンを接続する半田材料としては、導電性バンプの融点よりも融点の高いスズ／アンチモン半田、スズ／銀半田、スズ／銀／銅半田などを用いることが好ましい。
【０１２５】
上記（１）〜（１５）の工程に従う実施形態によれば、多層プリント配線板６０は、片面回路基板Ａと片面回路基板Ｂとを同一方向に積層すると共に、片面回路基板Ｂの半田バンプ側の表面に対して、マット面が対向するように銅箔３０を対向配置させた状態で、加熱プレスすることによって、片面回路基板同士を接着すると共に銅箔３０を片面回路基板Ｂに圧着して多層化した後、片面回路基板Ａの銅箔１２と片面回路基板Ｂ２に圧着された銅箔３０とをエッチング処理して、それぞれ導体回路３６および３８を形成した。このような実施形態の他に、以下の▲１▼改変例１、▲２▼改変例２に記載したような製造工程を採用することもできる。
【０１２６】
▲１▼ 改変例１
片面回路基板Ｂの半田バンプ２４側の表面にマット面を有する銅箔３０を対向配置させた状態で（図９（Ａ））、真空加熱プレスにより銅箔３０を片面回路基板Ｂに圧着する（図９（Ｂ））。その後、エッチング保護フィルムを貼付した状態で、エッチング処理を施して、銅箔を選択的にエッチングして所定パターンを有する導体回路３８を形成し、両面回路基板Ｂを形成する（図９（Ｃ））。
その後、片面回路基板Ａの半田バンプ２４側の面に対して、回路基板Ｂの導体回路２８側の面を対向配置させた状態で（図９（Ｄ））、真空加熱プレスすることによって多層化する（図９（Ｅ））。その後、片面回路基板Ａの銅箔をエッチングして導体回路を形成する（図７（Ｃ）参照）。
【０１２７】
▲２▼ 改変例２
図４（Ｃ）に示す片面回路基板Ａの銅箔１２をエッチングして導体回路３６を形成し（図１０（Ａ））、基板１０にルーターやパンチング等により開口１０ａを穿設する（図１０（Ｂ））。その後、片面回路基板Ａに対して、図９（Ｃ）の工程で導体回路３８を形成した両面回路基板Ｂを対向配置した状態で（図１０（Ｃ））、真空加熱プレスすることによって多層化する（図１０（Ｄ））。
【０１２８】
上述した実施形態では、２枚の片面回路基板を積層一体化して、２層に多層化したが、３層以上でも片面回路基板の数を増やすことで必要に応じた多層化が可能である。
【０１２９】
【実施例】
（実施例１）
（１） まず、多層プリント配線板を構成する片面回路基板を製作する。この回路基板は、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。
【０１３０】
この絶縁性基材の厚さは７５μｍ、銅箔の厚さは１７．５μｍであり、この積層板の銅箔形成面と反対側の表面に、厚みが１２μｍの粘着剤層を有し、かつフィルム自体の厚みが１２μｍであるようなＰＥＴフィルムをラミネートする。
【０１３１】
（２） ついで、ＰＥＴフィルム上から炭酸ガスレーザ照射を行って、ＰＥＴフィルムおよび絶縁性基材を貫通して銅箔に至るバイアホール形成用開口を形成し、さらにその開口内を酸素プラズマ放電によってデスミア処理や酸、酸化材、アルカリなどの薬液により浸漬してデスミア処理を行ってもよい。デスミア処理により、基材の平滑化と銅箔である導体部分の樹脂残渣を除去することができる。それにより、その後の導電性充填剤を充填しても、接続性と信頼性の確保がなされる。該樹脂残渣が、その原因となるが除去されているために、問題がなく発生しない。
【０１３２】
この実施例においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、全体として厚さ２２μｍのＰＥＴフィルムを樹脂面にラミネートした、基材厚６０μｍのガラス布エポキシ樹脂基材に、マスクイメージ法でＰＥＴフィルム側からレーザビーム照射して１００穴／秒のスピードで、１５０μｍφのバイアホール形成用の開口を形成した。
【０１３３】
（３）デスミア処理を終えた絶縁性基材の銅箔貼付面にＰＥＴフィルムを貼り付け、以下のような条件で、銅箔をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを充填してバイアホールを形成した。電解銅めっきは開口の上部にわずかに露出し際には、サンダーベルト研磨およびバフ研磨によって露出部分を除去して平坦化してもよい。
〔電解銅めっき水溶液〕
硫酸 ：１７５ ｇ／ｌ
硫酸銅 ：７８ ｇ／ｌ
添加剤（アトテックジャパン製、商品名：カパラシドＧＬ）：０．９８ ml／ｌ
〔電解めっき条件〕
電流密度 ：１．９ Ａ／ｄｍ2
時間 ：３０ 分
温度 ：２５ ℃
【０１３４】
（４） さらに、以下のような条件で、電解半田めっき処理を施して、開口に充填された銅めっき層上に半田めっき層を形成して、絶縁性基材の表面から３〜１０μｍ突出する半田バンプを形成する。
〔電解半田めっき溶液〕
金属組成比：Ｓｎ／Ｃｕ＝９９．９／０．１〜７０／３０の範囲で形成させた。
添加剤 ：５ｍｌ／ｌ
（電解半田めっき条件）
温度 ：２１℃
電流密度ｇ ：０．４１Ａ／ｄｍ2
その具体的な事例として、Ｓｎ／Ｃｕ＝９９．３／０．７（融点２２７℃）、Ｓｎ／Ｃｕ＝９５／５（融点３１０）
この場合、形成された半田バンプの比率がＳｎ／Ｃｕ＝９９．９／０．１〜９０／１０の比率のものを最適例とし、Ｓｎ／Ｃｕ＞９０／１０となるものを適用例とした。
【０１３５】
（５） 次に、上記（３）で絶縁性基材に貼付したＰＥＴフィルムを剥離させた後、絶縁性基材の半田バンプ側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、多層化のための接着剤層を形成した。
【０１３６】
（６）ルーター、パンチング、レーザ等により（５）の工程で形成された絶縁性基材に開口を形成させる。その開口する面積は１５〜７０％の間で形成させた。本実施例では、３６．５％で形成させた。
上記（１）〜（６）にしたがって作製した片面回路基板Ａは、多層化の際に、上層に配置されるべき回路基板であり、開口内にはＩＣチップが実装される領域になる。
【０１３７】
（７） 上記（１）〜（４）の工程と同様の処理をした後、絶縁性基材の銅箔貼付面からＰＥＴフィルムを剥離させ、絶縁性基材の半田バンプ側の表面にエッチング保護フィルムを貼付した状態で、銅箔に適切なエッチング処理を施し、所定パターンを有する導体回路を形成した。
【０１３８】
上記（７）で得た導体回路の表面に、無電解めっき浴として、ホウフッ化スズ−チオ尿素液を用い、４５℃前後で約５分のめっき条件にて、無電解めっき処理を施して、厚さ０．１μｍのスズ薄膜層を形成してもよい。
【０１３９】
（８） 上記（６）で絶縁性基材に貼付したエッチング保護フィルムを剥離させた後、絶縁性基材の半田バンプ側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、各回路基板を接着して多層化するための接着剤層を形成した。
【０１４０】
上記（６）〜（８）の工程にしたがって作製される片面回路基板Ａは、片面回路基板Ｂとの組み合わせで多層化される基板である。
【０１４１】
（９） マット面を有する銅箔３０が圧着される片面回路基板Ｂとして、上記（１）〜（５）、（７）の工程と同様の処理をした後、上記（８）のような接着剤に代えて、マット面を有する銅箔３０を絶縁性基材１０上に効果的に接着するためのエポキシ樹脂接着剤が塗布され、１００℃で３０分間の乾燥を行って厚さ２０μｍの樹脂接着剤層が形成された。
【０１４２】
（１０） 上記（１）〜（８）にしたがって作製した片面回路基板Ａと、上記（９）に従って作製した片面回路基板Ｂとを、同一方向に積層した後、片面回路基板Ｂの半田バンプ側の面に対して、片面がマット処理されて、その表面粗度が１．０μｍであり、厚さが１２μｍの銅箔を、そのマット面を対向させた状態で、加熱温度２００℃、加熱時間１０分、圧力２ＭＰａ、真空度２．５×１０3Ｐａの条件のもとで、加熱プレスすることによって、各片面回路基板Ａ，Ｂ間を接着すると共に、銅箔を片面回路基板に接着して多層化した。
【０１４３】
（１１） その後、多層化された基板の片面回路基板Ａおよび片面回路基板Ｂ上の銅箔に、適切なエッチング処理により導体回路および（ビアランドを含む）を形成した。
【０１４４】
（１２） 上記（１）〜（１１）の工程にしたがって作製した多層化基板の表面に、ソルダーレジスト層を形成する前に、必要に応じて、銅−ニッケル−リンからなる粗化層やエッチングによる粗面を設けてもよい。
【０１４５】
（１３） 一方、ＤＭＤＧに溶解させた６０重量％のクレゾールノポラック型エポキシ樹脂（日本化薬製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）を４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート１００１）１４.１２１重量部、イミダゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）１.６重量部、感光性モノマーである多価アクリルモノマー（日本化薬製、Ｒ６０４）１.５重量部、同じく多価アクリルモノマー（共栄社化学製、ＤＰＥ６Ａ）３０重量部、アクリル酸エステル重合物からなるレベリング剤（共栄社製、ポリフローＮｏ.７５）0.３６重量部を混合し、この混合物に対して光開始剤としてのペンゾフェノン（関東化学製）２０重量部、光増感剤としてのＥＡＢ（保土ヶ谷化学製）0.２重量部を加え、さらにＤＭＤＧ（ジエチレングリコールジメチルエーテル）１０重量部を加えて、粘度を２５℃で１.４±0.３Ｐａ・Ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器、ＤＶＬ‐Ｂ型）で６０ｒｐｍの場合はローターＮｏ.４、６ｒｐｍの場合はローターＮｏ.３によった。
【０１４６】
（１４） 上記（１１）で得られた多層化基板の回路基板の表面に、前記（１３）で得られたソルダーレジスト組成物を２０μｍの厚さで塗布した。
次いで、７０℃で２０分間、１００℃で３０分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５ｍｍのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、DMTG現像処理した。さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件で加熱処理し、パッド部分に対応した開口を有する（開口径２００μｍ）ソルダーレジスト層（厚み２０μｍ）を形成した。
【０１４７】
（１５） 次に、ソルダーレジスト層を形成した基板を、塩化ニッケル３０ｇ／１、次亜リン酸ナトリウム１０ｇ／１、クエン酸ナトリウム１０ｇ／１からなるｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層を形成した。
【０１４８】
さらに、その基板を、シアン化金力リウム２ｇ／１、塩化アンモニウム７５ｇ／１、クエン酸ナトリウム５０ｇ／１、次亜リン酸ナトリウム１０ｇ／１からなる無電解金めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層上に厚さ０．０３μｍの金めっき層を形成し、ニッケルめっき層と金めっき層とからなる被覆金属層を形成した。場合によっては、スズもしくは貴金属層の単層を形成してもよい。
【０１４９】
（１６） そして、上層の片面回路基板Ａを覆うソルダーレジスト層の開口から露出する半田パッドに対して、融点が約１９０℃のスズ／銀半田からなる半田ペーストを印刷して１８３℃でリフローすることにより、両面に半田ボールを接続させて、多層プリント配線板を製作した。
【０１５０】
[実施例２]
実施例２の多層プリント配線板は、上記第１実施例と同様な構成（バイアホール１８を上下の片面基板でずらしてあり、ＢＧＡ５６を直下から外してある）であるが、導電性バンプをＳｎ／Ｚｎ（９７：３）で形成した。
【０１５１】
[実施例３]
実施例３の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ｓｂ（９５：５）で構成した。
【０１５２】
[実施例４]
実施例４の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ｐｂ（９７：３）で構成した。
【０１５３】
[実施例５]
実施例５の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ａｇ（９５：５）で構成した。
【０１５４】
[実施例１改１]
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１４（Ａ）に示すように、表面の外部端子５６の直下に裏面の外部端子５６を配置した。
【０１５５】
[実施例１改２]
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１４（Ｂ）に示すように、下面の片面回路基板のバイアホール１８を直上に上面の片面回路基板のバイアホール１８を配置した。
【０１５６】
[実施例１改３]
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１４（Ｃ）に示すように、表面の外部端子５６の直下に裏面の外部端子５６を配置し、下面の片面回路基板のバイアホール１８を直上に上面の片面回路基板のバイアホール１８を配置した。
【０１５７】
[比較例１]
図１５（Ａ）に示すように、特開平１０−１３０２８に記載された製造方法により片面回路基板にて多層プリント配線板を構成した。図１５（Ｂ）は、図１５（Ａ）に示す多層プリント配線板をドータボード９０に取り付けた状態を示している。図１５（Ｃ）は、スタック状に、ＩＣチップ７０Ａ、７０Ｂを載置した状態を示している。ここでは、導電性ペーストで非貫通孔を充填してバイアホール１１８を構成し、導電性バンプを用いることなく片面回路基板を積層した。バイアホール１１８は、スタック状に配置した。バイアホールと接続する導体回路を延長したランド１３６を形成し、ＩＣチップ７０のワイヤー用のパッドからワイヤー７２でランド１３６と接続した。
【０１５８】
[比較例２]
比較例２の多層プリント配線板は、上記比較例１と同様な構成であるが、導電性ペーストの代わりに、めっきにより非貫通孔を充填させた。
【０１５９】
[比較試験]
実施例では、基板の上面にＩＣチップが実装されたＰＫＧ基板を接続し、基板の下面には、コンデンサなどの電子部品しか実装されていないサブトラ方式で作成された多層基板に接続させた。
比較例では、基板の上面には、スタック状に多層化させたＩＣチップを実装し、ＢＧＡを配置した側では、コンデンサなどの電子部品しか実装されていないサブトラ方式で作成された多層基板（ドータボード９０）に接続させた。
それぞれ、実施例及び比較例で作成した５ピースを実装前のＩＣチップの検査の有無、リペアーの可否（ＩＣチップの取り替えの有無）、信頼性試験を行った導通検査（ヒートサイクル条件下 １３５℃／３分⇔−６５℃／３分を１サイクルで５００サイクル、１０００サイクル、２０００サイクル、３０００サイクル行った）の結果を、図１６中に示す。
従来のもの（比較例）に比べて、電気接続性や信頼性が確保されていることが確認された。
また、実施例１での比較において、スタック構造（バイアホールの直上にバイアホールを配置）にせず、且つ、外部端子が反対面の外部端子の直下から外れている構成が、電気接続性及び信頼性が最も優れていることが確認された。それに対して、スタック構造で、外部端子が同一位置にあるものは、劣化するのが早かった。やはり、発生した応力が緩和され難い構造であることが示された。
さらに、導電性バンプに、Ｃｕ、Ｚｎ、Ｓｂが配合されているものは、他の導電性金属に比べて、信頼性に優れていることが確認された。
【０１６０】
【発明の効果】
以上のように、本発明によれば、多層プリント配線板の両面から外部端子を接続するパッドを有していることから、その両面に別のプリント配線板などを接続することが可能となる。それにより、配線の引き出す自由度が増し、さらにＩＣチップの多層化、積層でき得る構造となる。
また、導電性バンプを用いることで信頼性を向上させることができる。Ｃｕ、Ｚｎ、Ｓｂが配合されていることが更に信頼性を改善できる。
更に、バイアホールをスタック構造にしないことや、両面に外部端子を設けた際、外部端子の直下に反対面の外部端子を設けないことで信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１（Ａ）は、本発明の第１実施形態に係る多層プリント配線板の構成を示す断面図であり、（Ｂ）は該多層プリント配線板にＩＣチップを実装した状態を示す断面図である。
【図２】図１（Ｂ）に示す多層プリント配線板にＩＣモジュールを搭載した状態を示す断面図である。
【図３】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図４】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図５】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図６】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図７】図１に示す多層プリント配線板の製造工程図である。
【図８】図１に示す多層プリント配線板の製造工程図である。
【図９】第１実施形態の第１改変例に係る多層プリント配線板の製造工程図である。
【図１０】第１実施形態の第２改変例に係る多層プリント配線板の製造工程図である。
【図１１】（Ａ）は、第１実施形態の改変例に係る多層プリント配線板の断面図であり、（Ｂ）は、平面図である。
【図１２】第１実施形態の改変例に係る多層プリント配線板の断面図である。
【図１３】（Ａ１）、（Ｂ１）、（Ｃ１）は、図２中の外部端子を拡大して示し、（Ａ２）、（Ｂ２）、（Ｃ２）は、（Ａ１）、（Ｂ１）、（Ｃ１）中の外部端子の斜視図である
【図１４】（Ａ）は第１実施例の改変例１のバイアホールを示す断面図であり、（Ｂ）は第１実施例の改変例２のバイアホールを示す断面図であり、（Ｃ）は第１実施例の改変例３のバイアホールを示す断面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）は、従来技術の多層プリント配線板の説明図である。
【図１６】実施例と比較例とで導通試験の結果を比較した図表である。
【符号の説明】
１０ 絶縁性基材
１２ 銅箔
１６ 開口
１７ 銅めっき
１８ バイアホール
２４ 半田バンプ
２６ 接着剤層
２８ 導体回路
２９ スズ薄膜層
３０ 銅箔
３２ 接着剤層
３６、３８ 導体回路
４０、４２ ソルダーレジスト層
４４，４６ 開口
５２ ニッケル層
５４ 金層
５６ ＢＧＡ
Ａ 片面回路基板
Ｂ 片面回路基板[0001]
  The present invention mounts an electronic component such as an IC chip.TheRegarding lint wiring boards, in particular, IC chips can be multi-layered and are not affected by stress, etc.TheThe present invention relates to a lint wiring board.
[0002]
[Prior art]
A technique in which an insulating substrate having a conductor layer on one side and having an IVH (inner via hole) structure is multilayered has been proposed (for example, JP-A-10-13028). They are electrically connected by connecting a conductor layer of one insulating substrate and a via hole of the other insulating substrate. The electrical functions such as an IC chip and a capacitor are mounted on the conductor circuit of the outer layer in a timely manner so that the function is exhibited.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-13028
[0004]
[Problems to be solved by the invention]
There is a demand for thinning and high functionality of a substrate on which an IC chip is mounted. This is because, for example, the casings of electronic products such as mobile phones, cameras, and personal computers are downsized and thinned. In order to fit in these cases, it is necessary to make all materials and parts thinner and not to deteriorate the function. For this reason, it has been studied to stack and stack (three-dimensional mounting) IC chips. As the technology, the IC chip is directly mounted on the IC chip, and the layers are laminated, that is, the upper layer IC chip is mounted on the lower layer IC chip by die bonding. The laminated IC chips are connected through wire bonding. Thereby, it is possible to realize miniaturization as well as high density under the same area.
[0005]
However, a stack of IC chips cannot be repaired. Further, since the connection is made by wire bonding after mounting, the IC chip or the substrate can only be inspected after the connection is made by wire bonding. For this reason, if even one of the IC chips is defective, the mounted substrate itself cannot be used.
[0006]
Furthermore, no circuit is formed under the stacked circuits or between the IC chips, and wiring cannot be routed. Therefore, the wiring length becomes longer as the number of clocks increases. When designing or changing specifications, timely implementation formation must be considered.
[0007]
  The present invention has been made to solve the above-described problems, and the object of the present invention is to be able to easily make multiple layers in terms of structure and to withstand specification changes such as design.TheIt is to provide a lint wiring board.
[0008]
[Means for Solving the Problems]
As a result of intensive studies by the inventors, in order to solve the above-mentioned problems, a structure has been devised in which external terminals are arranged on both sides in a multilayer printed wiring board on which electronic parts such as IC chips are mounted and external terminals are provided.
[0009]
Since the pads for connecting the external terminals from both sides of the multilayer printed wiring board are provided, it is possible to connect another printed wiring board or the like to both sides. For example, in a state where another IC module is mounted via the external terminal on the front surface, it can be connected to the printed wiring board via the external terminal on the back surface. Further, the degree of freedom of the form of the IC module to be mounted is increased. In particular, it is desirable that an external terminal is also provided immediately below the IC chip. As a result, the degree of freedom of drawing out the wiring is increased, and the IC chip can be multi-layered and stacked. In order to reduce the wiring area, the substrate is downsized.
[0010]
From another point of view, the circuit formed on the multilayer printed wiring board is connected to an IC chip mounted on the substrate and pulled out to the outside (PGK circuit), and the IC module. Two types of circuits (interposer circuits) that are connected and drawn out through the multilayer printed wiring board are mixed. In order to connect them in a timely and efficient manner, it is desirable to form external terminals on both sides. The two functions of the interposer and the PKG substrate can be performed by a single substrate. Therefore, downsizing and higher functionality can be achieved. Further, in this case, even if a defect is caused in the multilayer printed wiring board or another substrate, the inspection can be performed and it can be dealt with before attaching another substrate (IC module) to the multilayer printed wiring board. Even if the design of another substrate (IC module) is changed (for example, the capacity is changed if it is a memory), it can be easily adapted.
[0011]
In addition, the present invention is technically characterized in that, in a multilayer printed wiring board on which an electronic component such as an IC chip is mounted and has external terminals, the mounting area has a counterbore and the external terminals are arranged on both sides. Here, the external terminal means a terminal that can be connected to the outside, such as BGA, PGA, bump (solder or metal).
[0012]
Since the counterbore is formed, the thickness in the mounting area (thickness when the IC chip is mounted on the multilayer printed wiring board) can be reduced. Furthermore, even when the IC is mounted in multiple layers, the total thickness of the substrate itself including the sealing resin can be reduced.
[0013]
Also, according to the above double-sided structure, for example, a printed wiring board mounted with an IC chip is connected to one side of the multilayer printed wiring board, and an electronic component other than the IC chip such as a capacitor is mounted on the opposite side. The substrate can be connected. In other words, it can also serve as an interposer. When a printed wiring board including an IC chip or the like is connected to both sides, a stack structure (three-dimensional mounting) can be obtained. In particular, external terminals can be formed in the lower region of the IC chip.
[0014]
As shown in FIG. 13, it is desirable that the external terminal 56 on the opposite surface does not overlap directly below the external terminal 56. Here, (A1), (B1), (C1) are enlarged views of the external terminals in FIG. 2, and (A2), (B2), (C2) are (A1), (B1), ( It is a perspective view of the external terminal in C1). In this case, it means that the region in contact with the external terminal on the opposite surface does not overlap directly below the region in contact with the external terminal. As a result, it is possible to prevent the stress generated in the external terminal from being directly transmitted, to prevent the terminal displacement and contact failure, and to prevent the electrical connection and the reliability from being lowered. In the first place, since the external terminals are mainly BGA (ball grid array), bumps, and the like, the connection locations are small and stress is likely to be concentrated compared to external terminals such as conductive bumps. Also, if the coefficient of thermal expansion of the material, etc., differs from other printed wiring boards, stress is generated due to external factors such as the addition of heat (for example, under heat cycle conditions), and the stress is external terminals on the opposite side. However, the stress is relieved at the substrate or the external terminal. Therefore, it is not affected by the external terminal on the opposite side. On the other hand, when the stress is directly transmitted, the connection portion of the external terminal on the opposite surface causes problems such as peeling, cracking, and poor contact with the external substrate.
Moreover, it is desirable that the external terminal on the opposite surface does not overlap directly below the external terminal on one side and the pad area of the external terminal (which may include a land). When a conductive material such as plating or conductive paste is filled in the lower part of the external terminal pad, the pad area may be affected by the stress. By arranging the connection region, it is surely not affected by the stress.
[0015]
It is desirable that vias are formed in the electronic component mounting region, and that a metal layer having a heat dissipation function is formed in an adjacent portion. In particular, it is desirable to provide a metal layer directly under the IC chip and connect the metal layer to an external terminal via a via (non-through hole). By adopting such a configuration, heat can be efficiently transmitted to the printed wiring board connected to the external terminal to dissipate heat.
[0016]
The external terminals are connected to the stacked via holes, and the via holes connected to the external terminals are arranged by shifting the via holes of the adjacent layers and the center lines (X1, X2) as shown in FIG. It is desirable that
If an external terminal is formed directly on the stack structure, the stress generated due to the external terminal is directly transmitted into the substrate. For this reason, the external terminals on the substrate or on the opposite surface are affected by the stress. If it is in the substrate, the connection of the stack via is obstructed, and if it is the external terminal on the opposite side, a connection failure is caused. However, if the via holes are formed in a stack form shifted from the center line of the via holes, the transmission of stress is buffered. Effective when plating or conductive paste is filled in the via hole. By filling the conductive material, the stress is easily transmitted.
[0017]
The multilayer printed wiring board of the present invention is optimally constructed by laminating two or more single-sided or double-sided circuit boards in which a non-through hole formed in an insulating material is filled with a conductive material. As a manufacturing method, it can be performed by a subtra method or an additive method (including a build-up method). However, in the subtra method, the stress cannot be buffered if the external terminals are arranged with a structure having through holes penetrating two or more layers. Therefore, it may not be applicable.
Further, in the case of the build-up method, if a resin insulating layer that does not contain a core material is used, it is difficult to form a counterbore part because it is difficult to stabilize the shape of the resin insulating material. There is a case.
[0018]
It is desirable to use a single-sided circuit. The melting point of the conductive bump connecting the single-sided or double-sided circuit board is preferably higher than the melting point of the external terminal adhesive (for example, BGA bonding solder). Thereby, dissolution of the conductive bump itself can be prevented. Conversely, when the melting point of the conductive bump is lower than the melting point of the adhesive of the external terminal, when mounting the external terminal, the conductive bump melts at a considerable part at that temperature. It will flow in. If the flowing range is large, a short circuit with the adjacent conductor layer is caused due to the conductive bump. On the other hand, when the flowing range is small, stress is generated between the substrates. If the stress is not relieved, misalignment will be caused. For this reason, the thickness of the conductive bump is reduced, and the adhesion strength and electrical characteristics are reduced.
[0019]
In particular, the melting point is preferably 200 ° C. or higher and 350 ° C. or lower. When the temperature is lower than 200 ° C., the difference in melting point from the solder on the surface layer is small or low, so when mounting an IC chip, it causes melting, diffusion, etc., and short-circuits to an adjacent independent conductor circuit. There is. If it exceeds 350 ° C., the metal itself becomes too hard and the connectivity is lowered. For this reason, it may be impossible to join the conductor circuit. Moreover, since the resin which is an insulating material will melt | dissolve if it tries to melt | dissolve at the temperature, the insulation with an insulating material will fall.
Furthermore, the thing of the range of 220 to 320 degreeC is more desirable. Within such a range, the conductive bumps will not diffuse even in reliability tests such as heat cycle conditions under high temperature and high humidity. Solder such as Sn / Pb, Sn / Ag, Su / Cu, Sn / Zn, Sn / Sb, Sn / Ag / Cu, or metal such as tin or lead can be used as the conductive bump. At this time, the melting point is desirably 200 ° C. or higher and 350 ° C. or lower.
[0020]
By mixing Cu, Zn, or Sb in the conductive bumps described above, the flow of the metal itself can be suppressed. That is, a Cu alloy, a Zn alloy, or an Sb alloy is formed on the re-solidified metal. The alloy prevents the alloy from melting under the influence of heat such as when the IC chip is mounted, and suppresses problems such as diffusion of the conductive metal. For this reason, there is no short circuit, and electrical characteristics can be improved.
[0021]
Further, in reliability tests such as heat cycle tests and standing at high temperatures, remelting of the solidified conductive metal is suppressed even when the temperature is raised (low temperature → high temperature) or left at high temperature. Therefore, the reliability test can be improved.
Further, the adhesion strength between the conductor layer and the via hole after the reliability test does not decrease. For this reason, the electrical characteristics are not lowered, and the electrical characteristics can be improved. Furthermore, the fluidity of the metal itself is suppressed in the case of a conductive metal containing Cu, Zn or Sb. Therefore, the via hole pitch can be further narrowed, and it is possible to obtain a high-density multilayer printed wiring board.
[0022]
(Cu-containing metal bump)
By mixing Cu in the conductive bump, diffusion of the metal itself can be suppressed. That is, a Cu alloy is formed on the metal of the conductive bump once solidified. Even if the alloy is affected by various thermal histories (for example, annealing, plating, IC chip mounting process, etc.) applied to the substrate, metal dissolution is prevented and problems such as diffusion of conductive bump metal are suppressed. Therefore, resistance change, short circuit, and electrical performance deterioration can be suppressed, and electrical characteristics can be improved.
[0023]
Also, during reliability tests such as high temperature storage and heat cycle test, re-dissolution and diffusion of solidified conductive bumps are suppressed even when left at high temperature or when the temperature is raised (low temperature → high temperature).
Furthermore, since the intrusion of moisture into the interface between the conductive bump and the conductor portion is suppressed, the expansion and contraction starting from the moisture at the interface does not occur. Since a partial electrical insulation state in the vicinity of the interface (which means that the moisture forms a gap) is not created, electrical connectivity is ensured. Therefore, the reliability test can be improved.
Furthermore, since the moisture does not enter between the conductor layer after the reliability test and the via hole, the adhesion strength does not decrease. When moisture enters, when the temperature rises, the moisture may start and swell. For this reason, gaps are formed or cracks are generated, resulting in a decrease in adhesion. Since there is no occurrence thereof, the strength is not lowered due to the lowered contact, and the reliability can be improved.
Furthermore, the diffusibility of the metal itself is suppressed in the case of Cu-containing conductive metal. For this reason, the via hole pitch can be further narrowed, so that a high-density multilayer printed wiring board can be obtained.
[0024]
An alloy layer made of Cu-conductive metal is formed at the interface between the solidified conductive metal and the conductor circuit. The formation of the alloy film serves as a protective film, and prevents the metal from flowing in other portions of the conductive metal. In addition, the formation of the film prevents the formation of new Cu alloy, especially in the conductor circuit, even if it is affected by heat such as heat history or heat process, so the flow of conductive metal is suppressed. It is done.
[0025]
Desirably, any one of Sn—Pb—Cu, Sn / Cu, Sn / Ag / Cu, Sn / Ag / In / Cu, and Sn / Cu / Zn is used for the conductive bump. . Since Cu is blended in these, the above-mentioned operation and effect can be obtained by using conductive bumps.
[0026]
In addition, since a metal material using lead is a factor that deteriorates the environment, use of the metal material is restricted. Therefore, it is desirable to use a metal material that does not use lead. However, other solder compositions can be used as long as they contain Cu. It is desirable that the compounding ratio of Cu in the conductive bump is 0.1 to 7 wt%.
[0027]
If it is less than 0.1 wt%, the formation of the Cu alloy after solidification is small, so that the flow of the conductive bumps cannot be suppressed when remelted. For this reason, connection is likely to occur between adjacent conductor layers. In addition, at the interface between the conductive metal and the conductor circuit, a portion where the Cu alloy film is not formed at a part thereof occurs. The dissolution and diffusion of the conductive metal occurs from the portion where the Cu alloy film is not formed. If it exceeds 7 wt%, the melting point becomes high, and even if heat is applied, it becomes difficult to dissolve. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact with each other, it becomes hard, so that in the conductor portion, electrical contact and adhesion may be deteriorated because the conductor does not come into contact or a crack is generated in the conductor. is there.
[0028]
If it is the above-mentioned range, the fluidity | liquidity in an electroconductive bump can be suppressed, Cu alloy can be formed appropriately, and adhesiveness with a conductor can also be ensured.
Furthermore, it is desirable that the compounding ratio of Cu in the conductive bump is 0.5 to 5 wt% because the adhesion strength can be increased most. Moreover, since it is moderate in hardness and can spread uniformly between conductors, electrical connectivity is also improved. Furthermore, the adhesion can be improved regardless of the type of conductive metal (plating, conductive paste, composite thereof, etc.) in which the via hole having the conductive bump is filled.
[0029]
(Zn-containing metal bumps)
By mixing Zn in the conductive bump, diffusion of the metal itself can be suppressed. That is, a Zn alloy is formed on the metal of the conductive bump once solidified. Even if the alloy is affected by various thermal histories (for example, annealing treatment, plating treatment, IC chip mounting process, etc.) applied to the substrate, metal dissolution is prevented and problems such as diffusion of conductive bump metal are suppressed. . Therefore, resistance change, short circuit, and electrical performance deterioration can be suppressed, and electrical characteristics can be improved.
Also, in reliability tests such as high temperature storage and heat cycle tests, re-dissolution and diffusion of solidified conductive bumps can be suppressed even when left at high temperatures or heated (low temperature to high temperature).
Further, the Zn or Zn alloy layer at the interface between the conductive bump and the conductor portion suppresses the intrusion of metal or the like of the conductor circuit. That is, the Zn layer serves as a barrier layer. When a heterogeneous substance is formed at the interface, a part having a different melting point or thermal expansion is formed in the part as compared with the other part. For this reason, expansion and contraction starting from the dissimilar substance occur, and a partial stress is generated near the interface, so that insulation is not ensured. As a result, the reliability also decreases.
Furthermore, since the moisture does not enter between the conductor layer after the reliability test and the via hole, the adhesion strength does not decrease. When moisture enters, when the temperature rises, the moisture may start and swell. For this reason, gaps are formed or cracks are generated, resulting in a decrease in adhesion. Since it does not occur, the strength is not reduced due to the contact loss, and the reliability can be improved.
Furthermore, the diffusivity of the metal itself is suppressed in the conductive metal containing Zn. This is because the melting point tends to be high. Therefore, the via hole pitch can be further narrowed, and a multilayer printed wiring board with a high density can be obtained.
[0030]
An alloy layer made of Zn-conductive metal is formed at the interface between the solidified conductive metal and the conductor circuit. The formation of the alloy film serves as a protective film, and prevents the metal from flowing in other portions of the conductive metal. In addition, the formation of the film prevents the formation of new Zn alloy, especially in the conductor circuit, even if it is affected by heat such as heat history or heat process, so it suppresses the flow of conductive metal. It is done.
[0031]
It is desirable that any one of Sn / Zn, Sn / Ag / Zn, and Sn / Cu / Zn is used for the conductive bump. Since Zn is blended in these, the above-mentioned operation and effect can be obtained by using conductive bumps.
In addition, since a metal material using lead is a factor that deteriorates the environment, use of the metal material is restricted. Therefore, it is desirable to use a metal material that does not use lead. However, other solder compositions can be used as long as they contain Zn.
[0032]
It is desirable that the compounding ratio of Zn in the conductive bump is 0.1 to 10 wt%.
If it is less than 0.1 wt%, the formation of the Zn alloy after solidification is small, and therefore, the flow of the conductive bumps cannot be suppressed when remelted. For this reason, connection is likely to occur between adjacent conductor layers. In addition, at the interface between the conductive metal and the conductor circuit, a portion where the Zn alloy film is not formed at a part thereof occurs. The dissolution and diffusion of the conductive metal occurs from the portion where the Zn alloy film is not formed.
If it exceeds 10 wt%, the melting point becomes high, and it becomes difficult to dissolve even if heat is applied. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact with each other, it becomes hard, so that in the conductor portion, electrical contact and adhesion may be deteriorated because the conductor does not come into contact or a crack is generated in the conductor. is there.
If it is the above-mentioned range, the fluidity | liquidity in an electroconductive bump can be suppressed and adhesiveness with a conductor can also be ensured. Furthermore, it is desirable that the blending ratio of Zn in the conductive bump is 0.5 to 9 wt% because the adhesion strength can be increased most. Moreover, since it is moderate also in hardness and can spread uniformly between conductors, electrical connectivity can also be improved. Furthermore, the adhesion can be improved regardless of the type of conductive metal (plating, conductive paste, composite thereof, etc.) in which the via hole having the conductive bump is filled.
[0033]
Moreover, you may use the thing containing antimony. In that case, antimony plays the same role as when zinc is blended. In other words, antimony serves as a barrier layer. The formation of an alloy layer with copper is hindered. The blending ratio of antimony is preferably 0.1 to 10%. If it is less than 0.1 wt%, the formation of the antimony alloy after solidification is small, so that it is not possible to prevent the conductive bumps from flowing when remelted. Therefore, connection with another adjacent conductor layer is likely to occur. In addition, at the interface between the conductive metal and the conductor circuit, a portion where the antimony alloy film is not formed at a part thereof occurs. The conductive metal is dissolved and diffused from the portion where the antimony alloy film is not formed.
If it exceeds 10 wt%, the melting point becomes high, and it becomes difficult to dissolve even if heat is applied. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact with each other, it becomes hard, so that in the conductor portion, electrical contact and adhesion may be deteriorated because the conductor does not come into contact or a crack is generated in the conductor. is there. If it is the above-mentioned range, the fluidity | liquidity in an electroconductive bump can be suppressed and adhesiveness with a conductor can also be ensured.
[0034]
In addition, solder paste or conductive paste generally applied such as Sn / Pb, Sn / Ag, Sn / Ag / Cu may be used.
[0035]
(Overview of single-sided circuit board)
The single-sided circuit board as a basic unit constituting the multilayer printed wiring board according to the present invention desirably uses a hard resin base material formed from a completely cured resin material as the insulating base material. By adopting such a resin material, when the copper foil for forming the conductor circuit on the resin base material is crimped by a hot press, the final thickness variation of the insulating base material due to the press pressure is eliminated. The via land diameter can be reduced by minimizing the position deviation of the via hole. Therefore, the wiring pitch can be reduced and the wiring density can be improved. In addition, since the thickness of the substrate can be kept substantially constant, when forming an opening for forming a filled via hole as will be described later by laser processing, it is easy to set the laser irradiation condition.
[0036]
As such an insulating resin base material, glass cloth epoxy resin base material, glass cloth bismaleimide triazine resin base material, glass cloth polyphenylene ether resin base material, aramid non-woven fabric-epoxy resin base material, aramid non-woven fabric-polyimide resin base material It is preferred that the chosen hard substrate is used, with a glass cloth epoxy resin substrate being most preferred. In addition, a thermosetting resin such as polyimide, a composite thereof, a photosensitive resin, or a photocurable resin may be used as the thermoplastic resin.
[0037]
Moreover, as for the thickness of the said insulating base material, 20-600 micrometers is desirable.
The reason is that when the thickness is less than 20 μm, the strength is lowered and the handling becomes difficult, and the reliability with respect to the electrical insulation is lowered. Moreover, it is because the shape retainability when the counterbore is formed may deteriorate. If the thickness exceeds 600 μm, it becomes difficult to form a fine via hole forming opening, and the substrate itself becomes thick.
[0038]
The conductor layer or conductor circuit formed on one side of the insulating base is formed by sticking a copper foil on the insulating base via an appropriate resin adhesive and etching the copper foil. The
[0039]
That is, the conductor layer is formed by hot-pressing a copper foil having a thickness of 5 to 50 μm on an insulating substrate through a resin adhesive layer maintained in a semi-cured state. After hot pressing the copper foil, a photosensitive dry film is applied to the copper foil surface, or a liquid photosensitive resist is applied, and then a mask having a predetermined wiring pattern is placed, exposed and developed. It is desirable to form by forming a plating resist layer and then etching the copper foil in the portion where no etching resist is formed.
[0040]
After the conductor circuit is formed, an opening is formed by a router, laser, punching, or the like. The size of the opening is desirably 10 to 70% with respect to the area of the substrate when the substrate is a single piece. If it is less than 10%, since the formation area of the counterbore is small, the merit to form becomes small. If it exceeds 70%, the strength in pressing or the like cannot be maintained, and the area formed by the external terminals becomes small, which becomes a factor that limits the IC chip to be mounted.
[0041]
The hot pressing of the copper foil onto the insulating base material is performed under an appropriate temperature and pressure, more preferably under reduced pressure, and only the semi-cured resin adhesive layer is cured. As a result, the copper foil can be firmly adhered to the insulating base material, so that the manufacturing time is shortened as compared with a circuit board using a conventional prepreg.
At this time, when the counterbore is formed, it is preferable to use a protective film to protect the counterbore part and prevent the adhesive from flowing at the interface part.
[0042]
Instead of sticking the copper foil on such an insulating substrate, a single-sided copper-clad laminate in which a copper foil is previously stuck on the insulating substrate is adopted, and the single-sided copper-clad laminate is made of sulfuric acid. -A conductor circuit can also be formed by etching with at least one selected from an aqueous solution of hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
A land (pad) as a part of the conductor circuit is preferably formed on the surface corresponding to each via hole of the conductor circuit in a range of 50 to 250 μm in diameter.
In addition, when stacking via holes in a stack, it is preferable to form the via holes so as to be shifted from the center line of the via holes. Thereby, the stress transmitted by the stack structure can be buffered.
[0043]
It is preferable to form a roughened layer on the surface of the wiring pattern of the conductor circuit to improve the adhesion with the adhesive layer that joins the circuit boards and to prevent the occurrence of delamination.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) one-reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (made by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0044]
A via hole forming opening formed so as to reach the conductor circuit from the surface opposite to the surface of the insulating resin substrate on which such a conductor circuit is formed has a pulse energy of 0.5 to 100 mJ, a pulse width. Is preferably formed by a carbon dioxide laser irradiated under conditions of 1 to 100 μs, a pulse interval of 0.5 ms or more, and a shot number of 3 to 50, and the opening diameter is desirably in the range of 50 to 250 μm. .
The reason is that if it is less than 50 μm, it becomes difficult to fill the opening with a conductive material and the connection reliability is lowered, and if it exceeds 250 μm, it is difficult to increase the density.
[0045]
Prior to forming the opening with such a carbon dioxide laser, it is desirable to adhere a resin film to the surface of the insulating substrate opposite to the surface on which the conductor circuit is formed, and perform laser irradiation from the resin film.
[0046]
This resin film functions as a protective mask when the inside of the opening for forming the via hole is desmeared and the opening after the desmearing is filled with metal plating by electrolytic plating, and the metal plating layer of the via hole It functions as a printing mask for forming a protruding conductor (conductive bump) immediately above the surface.
[0047]
The resin film is preferably formed from a PET film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm, for example.
The reason is that, depending on the thickness of the PET film, the height of the protruding conductor described later is determined. Therefore, when the thickness is less than 10 μm, the protruding conductor is too low to easily cause a connection failure, and conversely, it exceeds 50 μm. This is because, with the thickness, the protrusion-shaped conductor spreads too much at the connection interface, so that a fine pattern cannot be formed.
[0048]
In order to form a via hole by filling a conductive material into the via hole forming opening, it is desirable to fill with plating or conductive paste.
In order to simplify the filling process, reduce manufacturing costs, and improve yield, filling with conductive paste is suitable, but depending on the composition ratio (conductive metal, resin, curing agent, etc.) in the paste Curing shrinkage may become too large. Plating filling is desirable from the viewpoint of the shape when filling and connection reliability.
[0049]
The plating filling can be performed by either electrolytic plating or electroless plating, but metal plating formed by electrolytic plating, such as tin, silver, solder, copper / tin, copper / silver, etc. Metal plating is preferred, and electrolytic copper plating is particularly optimal.
[0050]
When filling by electrolytic plating, the copper foil formed on the insulating substrate is used as the plating lead with the protective film adhered in advance to the copper foil bonding surface (conductor circuit forming surface) of the insulating substrate. Perform electrolytic plating. Since this copper foil (metal layer) is formed over the entire area of one surface of the insulating substrate, the current density is uniform and the openings for forming via holes are filled at a uniform height by electrolytic plating. can do.
Here, before the electrolytic plating treatment, the surface of the metal layer in the non-through hole may be activated with an acid or the like.
[0051]
In addition, after electrolytic plating, it is desirable that the electrolytic plating (metal) rising from the opening edge is removed by belt sander polishing, buff polishing, or the like for planarization.
[0052]
Furthermore, instead of filling the conductive material by plating, a method of filling the conductive paste, or filling a part of the opening by electrolytic plating or electroless plating and filling the remaining portion with the conductive paste is performed. You can also.
As the conductive paste, a conductive paste made of at least one metal particle selected from copper, tin, gold, silver, nickel, and various solders can be used.
[0053]
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, the metal particle which coat | covered the noble metal chosen from gold | metal | money and silver on the surface of a copper particle can be used.
[0054]
The conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
[0055]
Since the opening formed by the laser processing has a fine diameter of 20 to 150 μm, when filling the conductive paste, air bubbles are likely to remain, so filling by electroplating is practical.
[0056]
The via holes formed in the single-sided circuit board described above have the highest arrangement density for single-sided circuit boards stacked on the outside to mount LSI chips, etc., and other single-sided circuits on the outside to be connected to the motherboard. The board is formed to be the smallest, that is, the distance between via holes formed in each circuit board to be stacked is the circuit on the side connected to the motherboard from the circuit board on the side where the LSI chip is mounted. It is preferable to increase the size toward the substrate, and according to such a configuration, the wiring performance is improved.
[0057]
In manufacturing a multilayer printed wiring board according to the present invention, a single-sided circuit board, which is a basic unit to be laminated, is provided with a protruding conductor, that is, a conductive bump, on a via hole so that electrical connection with other single-sided circuit boards is achieved. It is desirable to ensure that a secure connection is ensured.
This conductive bump is preferably formed by filling a plating film or a conductive paste into the opening of the protective film formed by laser irradiation.
[0058]
The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but an electrolytic plating process is desirable.
As the electrolytic plating, low melting point metals such as copper, gold, nickel, tin, and various solders can be used, but tin plating or solder plating is optimal.
[0059]
The height of the conductive bump is preferably in the range of 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in the height of the bump cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, the resistance value increases, and the bump spreads laterally when the bump is formed. This causes a short circuit.
[0060]
When the conductive bump is formed by filling a conductive paste, the variation in the height of the electroplating that forms the via hole is corrected by adjusting the amount of the conductive paste to be filled. The bump height can be made uniform.
It is desirable that the bump made of this conductive paste is in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
[0061]
In addition to this, for example, a method of screen printing using a metal mask provided with an opening at a predetermined position, a method of printing a solder paste which is a low melting point metal, a method of immersing in a solder melt, Conductive bumps can be formed by electroless or electrolytic plating.
Examples of the low melting point metal include Sn-Ag series, Sn-Sb series solder, Sn-Pb series solder, Sn-Zn series solder, Sn-Pb-Cu series solder, Sn-Cu series solder, Ag-Sn-Cu series. It is preferable to use solder, In—Cu solder, or a combination of Cu such as Sn—Cu—Zn. Specifically, Sn / Pb / Cu, Sn / Cu, Sn / Ag / Cu, Sn / Ag / In / Cu, Sn / Cu / Zn, Sn / Zn, Sn / Sb, Sn / Sb / In Or metals such as tin and lead. Basically, it is desirable to use a solder containing Cu, Zn or Sb. The fluidity of the conductive paste can be suppressed, and the electrical connectivity and reliability are superior to those in other reliability tests such as high temperature and high humidity conditions and heat cycle conditions.
[0062]
The multilayer printed wiring board according to the present invention is formed by laminating a plurality of single-sided circuit boards in which a conductor circuit is formed on one side of an insulating base material as described above, in a predetermined direction. Of the substrate, a copper foil formed by matting one surface of the conductive bump side surface of the single-sided circuit board disposed on the inside is pressure-bonded with the mat surface facing, and etched. It is formed in a conductor circuit having a predetermined wiring pattern.
[0063]
The matte surface of the copper foil is desirably formed by an etching process known per se, an electroless plating process, an oxidation-reduction process, or the like, and particularly preferably formed by an etching process.
As the etching process, there is an etching solution mainly composed of chemicals such as cupric chloride, ferric chloride, persulfates, hydrogen peroxide / sulfuric acid, alkali etchant, organic acid and cupric complex,
Examples of the electroless plating treatment include single-layer electroless plating such as copper, nickel, and aluminum, displacement plating, and composite plating such as copper-nickel-phosphorus.
Examples of the oxidation-reduction treatment include a treatment performed in a blackening bath and a reduction bath that is an alkali bath such as sodium.
[0064]
The adhesion between the matted copper foil and the insulating resin base material varies depending on the resin viscosity, the thickness of the copper foil, the hot press pressure, etc., but the insulating resin base material is a hard resin base. When the thickness of the copper foil is in the range of 5 to 50 μm, the mat surface roughness of the copper foil is in the range of 0.1 to 5 μm, and the temperature is 120 to 250 ° C. The heating press pressure is in the range of 1 to 10 MPa, and the resulting peel strength is 0.6 to 1.4 kg / cm.2It is desirable to be in the range.
[0065]
The mat surface of the copper foil is formed not only on the surface of the single-sided circuit board on the side of the conductive bump but also on the conductive bump protruding from the surface, so that the copper foil is formed by etching. Bondability between the conductor circuit and the surface on the conductive bump side and between the conductor circuit and the conductive bump is improved.
[0066]
In general, when single-sided circuit boards are stacked in multiple layers in the same direction, a part that does not have a conductor circuit, which is a metal layer, is immersed in a plating solution or cleaning solution, and then repeated heating and drying processes. Since the stress applied to the substrate is not buffered, the substrate itself is warped, which causes breakage of the conductor circuit, disconnection, poor connection at the via hole portion, peeling of the filled metal, etc., resulting in electrical connectivity and reliability. May cause a decline in sex.
[0067]
However, as in the present invention, after a plurality of single-sided circuit boards and copper foil laminated in the same direction are integrated by heating press, the copper foil is etched to form a conductor circuit, and the conductor circuit formation surface On the other hand, another single-sided circuit board is laminated in the direction opposite to the above direction and integrated by heating press.
In this case, the matte surface of the copper foil is pressure-bonded to the surface on the conductive bump side of the single-sided circuit board located on the inner side, and the conductor circuit formed by etching the copper foil is laminated to it. It can be formed in a desired wiring pattern having at least a conductor pad to be bonded to a conductive bump of another single-sided circuit board.
[0068]
Therefore, the peel strength and pull strength of the conductor circuit with respect to the surface of the conductive bump side of the substrate are sufficiently ensured, and the displacement of the conductor pad with respect to the via hole due to the heating press can be prevented, so that reliable electrical connection can be achieved. It can be carried out.
[0069]
In this case, it is desirable to perform the heating press twice. Although an accurate scale factor is required, high peel strength and pull strength can be obtained.
[0070]
The mat surface of the copper foil forming the conductor circuit may be coated with at least one protective film selected from tin, zinc, nickel, and phosphorus or a protective film made of a noble metal such as gold or platinum.
The thickness of such a protective film is preferably in the range of 0.01 to 3 μm. The reason is that if the thickness is less than 0.01 μm, the fine unevenness of the mat surface may not be completely covered. If the thickness exceeds 3 μm, the concave portion of the formed mat surface is filled with a protective film, and the mat processing effect is offset. It is because it may end up. A particularly preferred film thickness is in the range of 0.03 to 1 μm.
[0071]
Among the protective films, a protective film made of tin can be formed most advantageously because it can be formed as a thin film layer deposited by electroless displacement plating and has excellent adhesion to the mat surface.
[0072]
The electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment conditions are about 5 at room temperature around 20 ° C. It is desirable that the temperature be about 1 minute at a high temperature of about 50 ° C to 60 ° C.
According to such electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer is formed. Since it is a copper-tin substitution reaction, the mat surface can be coated without destroying the uneven shape.
[0073]
The noble metal that can be used in place of a metal such as tin is preferably gold or platinum. This is because these noble metals are not easily affected by the acid or oxidizing agent which is a roughening solution compared to silver or the like, and the mat surface can be easily coated. However, noble metals are often used only for high value-added products because of their high cost. Such a film of gold or platinum can be formed by sputtering, electrolysis or electroless plating.
[0074]
By providing such a coating layer, the wettability of the mat surface becomes uniform, and not only the bonding property with the conductive bump formed corresponding to the via hole is improved, but also the core material constituting the resin insulating layer Since the bondability with the resin impregnated in can be improved, the electrical connectivity and the connection reliability are greatly improved.
[0075]
The multilayer printed wiring board formed by the lamination / heating press can be provided with a solder resist layer covering the surface of the outer circuit board.
The solder resist layer is formed mainly from a thermosetting resin or a photosensitive resin, and an opening is formed at a position corresponding to the via hole position on the circuit board. The solder resist layer is externally formed on a conductor circuit (conductor pad) exposed from the opening. Solder bodies such as solder bumps, solder balls, and T-shaped conductive pins as terminals are formed. The external terminals are formed on both sides.
[0076]
Of the circuit boards located outside, the other circuit boards in the lower layer on the side connected to the motherboard are located immediately above the via holes, for example, from a metal material such as 42 alloy or phosphor bronze. A formed T-shaped conductive pin or a conductive ball formed of a metal material such as gold, silver, or solder can be provided.
[0077]
DETAILED DESCRIPTION OF THE INVENTION
[Embodiment]
First, a configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2.
FIG. 1A shows the configuration of the multilayer printed wiring board 100 constituting the package substrate, and FIG. 1B shows the state where the IC chip 70 is mounted on the multilayer printed wiring board 100. FIG. 2 shows a state in which the IC module 120 is stacked on the multilayer printed wiring board 100 on which the IC chip 70 is mounted.
[0078]
As shown in FIG. 1A, the multilayer printed wiring board 100 is formed by laminating two layers of a single-sided circuit board A and a single-sided circuit board B. In the central portion of the upper-layer single-sided circuit board A, an opening (counterbore portion) 10a for accommodating an IC chip is formed. A conductor circuit 36 is formed on the upper surface of the single-sided circuit board A, and a BGA 56 for connecting an IC module is disposed on the conductor circuit 36. A via hole 18 is formed in the opening 16 penetrating the insulating substrate 10 under the conductor circuit 36. At the lower end of the via hole 18, a solder bump 24 for connecting to the conductor circuit 28 of the lower-layer single-sided circuit board B is disposed. The single-sided circuit board A and the lower-side single-sided circuit board B are connected through an adhesive layer 26. A metal layer 28 a for heat dissipation of the IC chip 70 is provided in the center of the upper surface of the lower single-sided circuit board B. A heat radiating via hole 18a is provided below the metal layer 28a. A via hole 18 for circuit connection is provided below the conductor circuit 28 on the upper surface of the lower single-sided circuit board B. A conductor circuit 38 is connected to the solder bump 24 of the lower-layer single-sided circuit board B, and a BGA 56 is attached to the conductor circuit 38. The upper surface of the single-sided circuit board A and the lower surface of the single-sided circuit board B are covered with a solder resist layer 40.
[0079]
As shown in FIG. 1B, an IC chip 70 is accommodated in the opening 10a of the multilayer printed wiring board 100 and on the metal layer 28a. The IC chip 70 is connected to a conductor circuit (pad) 36p on the multilayer printed wiring board side by a wire 72. The IC chip 70 and the opening 10a are molded with a resin 74.
[0080]
As shown in FIG. 2, the IC module 120 is connected to the BGA 56 on the front surface side of the multilayer printed wiring board 100 via a terminal 132. On the other hand, the BGA 56 on the back side of the multilayer printed wiring board is connected to a printed wiring board (not shown). The IC module 120 is formed by molding an IC chip 122 placed on the terminal plate 130 with a resin 124, and the IC chip 122 and the terminal 132 of the terminal plate 130 are bonded and connected by a wire 128.
[0081]
In the multilayer printed wiring board 100 of the first embodiment, since the BGA 56 is disposed on the front surface and the back surface, it is possible to connect another printed wiring board or the like to both surfaces thereof. For example, in a state where the IC module 120 is mounted via the BGA 56 on the front surface, it can be connected to the printed wiring board via the BGA 56 on the back surface. Further, the degree of freedom of the form of the IC module to be mounted is increased.
[0082]
From another point of view, the circuit formed on the multilayer printed wiring board is connected to the IC chip 70 mounted on the substrate and pulled out to the outside (PGK circuit), and an IC module. Two types of circuits (interposer circuits) connected to 120 and drawn to the outside through the multilayer printed wiring board are mixed. The functions of the interposer and the PKG substrate can be achieved with a single sheet, enabling miniaturization and higher functionality. In this case, even if a defect is caused in the multilayer printed wiring board 100 or the IC module 120, it can be dealt with before the IC module 120 is attached to the multilayer printed wiring board. Even if the IC module 120 is changed in design (for example, if the memory means a capacity change), it can be easily adapted.
[0083]
Since the counterbore 10a is formed, the thickness in the mounting area (thickness when the IC chip 70 is mounted on the multilayer printed wiring board 100) can be reduced. Furthermore, even when the IC is mounted in multiple layers, the total thickness of the substrate itself including the sealing resin can be reduced.
[0084]
In the first embodiment, the BGA 56 on the back surface is arranged so as not to overlap the BGA 56 on the front surface and the pad 36p. That is, as shown in FIG. 13 showing a part of FIG. 2 in an enlarged manner, the center line X1 of the via hole 18 to which the BGA 56 is attached and the center line X2 of the via hole 18 to which the BGA 56 on the back surface is attached are shifted. Has been. That is, the connection area of the BGA 56 on the back surface is arranged directly below the connection area of the BGA 56 on the front surface and the pad. The BGA 56 has a smaller connection location than an external terminal such as a conductive connection pin, and stress tends to concentrate. Further, when the thermal expansion coefficient of the material, etc., differs from that of other printed wiring boards, stress is generated due to external factors such as the addition of heat, and the stress is transmitted to the external end. Therefore, the generated stress is transmitted to the substrate. At this time, if the BGAs 56 on both sides are formed so as to overlap, the stress is transmitted to the opposite side. This may cause poor connection on the opposite side. However, if the BGA 56 is not overlapped, the stress is buffered, so that it is difficult to cause a connection failure.
[0085]
In the first embodiment, the IC chip 122 is a memory that generates a small amount of heat, and the IC chip 70 is a logic IC that generates a large amount of heat. A metal layer 28a is provided immediately below the IC chip 70, and is connected to the BGA 56 via the via hole 18a. With this configuration, heat can be efficiently transferred to the printed wiring board connected to the BGA 56 to dissipate heat.
[0086]
FIG. 11A is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment, and FIG. 11B is a plan view. In this modified example, the pads 36p are arranged in a staggered pattern.
[0087]
FIG. 12 is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment. As in this modification, the IC chips 122B can be mounted on the IC chip 122A in a stack.
[0088]
Hereinafter, an example of a method for producing a multilayer printed wiring board according to the present invention will be specifically described with reference to the accompanying drawings.
(1) In manufacturing a multilayer printed wiring board according to the present invention, a single-sided circuit board 10A as a basic unit constituting the multilayer printed wiring board is obtained by using a copper foil 12 attached to one side of an insulating base material 10 as a starting material. Used (FIG. 3A).
[0089]
This insulating base material is selected from, for example, a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid nonwoven fabric-epoxy resin base material, and an aramid nonwoven fabric-polyimide resin base material. Rigid laminated substrates can be used, but glass cloth epoxy resin substrates are most preferred.
[0090]
As for the thickness of the said insulating base material 10, 20-600 micrometers is desirable. The reason is that when the thickness is less than 20 μm, the strength is lowered and handling becomes difficult, and the reliability with respect to the electrical insulation is reduced. When the thickness exceeds 600 μm, formation of fine via holes and the formation of the conductive paste are reduced. This is because filling becomes difficult and the substrate itself becomes thick.
[0091]
Moreover, as for the thickness of the copper foil 12, 5-18 micrometers is desirable. The reason is that, when using laser processing as will be described later, when forming an opening for forming a via hole in an insulating base material, if it is too thin, it penetrates. This is because it is difficult to form a conductor circuit pattern having a fine line width.
[0092]
As the insulating base material 10 and the copper foil 12, in particular, a single-sided copper-clad laminate obtained by laminating an epoxy resin into a glass cloth to form a B stage and laminating a copper foil and heating and pressing. It is preferable to use a plate. The reason is that the position of the wiring pattern or the via hole is not shifted during handling after the copper foil is etched, and the positional accuracy is excellent.
[0093]
(2) Next, the transparent protective film 14 is affixed on the surface on the opposite side to the surface where the copper foil of the insulating base material was affixed (FIG. 3 (B)).
As the protective film 14, a polyethylene terephthalate (PET) film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm is used.
[0094]
(3) Next, carbon dioxide laser irradiation is performed from the PET film 14 affixed on the insulating base material, penetrates the PET film, and the copper foil (or conductor circuit pattern) 12 passes from the surface of the insulating base material 10. The opening 16 reaching to is formed (FIG. 3C).
This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The processing conditions are pulse energy of 0.5 to 100 mJ, pulse width of 1 to 100 μs, pulse interval of 0.5 ms or more, and shot number of 3 to 3. It is desirable to be within the range of 50.
The diameter of the via forming opening 16 that can be formed under such processing conditions is preferably 50 to 250 μm.
In addition, the said protective film can be used as the mask for printing, when forming a solder bump as mentioned later by printing of an electrically conductive paste. In this case, it is desirable to use a solder containing Cu, Zn or Sb. Compared with Sn / Pb, since the melting point is high and the fluidity of the paste itself is small, it is difficult to cause a short circuit with another adjacent conductor circuit. This is because electrical connectivity and reliability are improved. However, a commonly used solder paste such as Sn / Pb or Sn / Ag or a conductive paste made of metal particles such as copper or gold may be used.
[0095]
(4) In order to remove the resin residue remaining on the side and bottom surfaces of the opening 16 formed in the step (3), a desmear process is performed.
This desmear process is preferably performed by a dry process such as an oxygen plasma discharge process, a corona discharge process, an ultraviolet laser process, or an excimer laser process.
[0096]
(5) Next, after affixing a PET film 15 as a plating protective film to the copper foil 12 surface of the desmeared substrate 10 (FIG. 3D), electrolytic copper using the copper foil 12 as a plating lead A plating process is performed to fill the opening with electrolytic copper plating to form a filled via hole 18 (FIG. 3E).
After the electrolytic copper plating treatment, the PET film 15 affixed to the substrate may be peeled off, and the electrolytic copper plating swelled above the opening may be removed and flattened by belt sander polishing or buff polishing (see FIG. 4 (A)).
[0097]
(6) Electrolytic solder using the copper plating 18 as a plating lead after the electrolytic copper plating treatment of (5) above. A plating process is performed to form a protruding conductor made of electrolytic solder plating, that is, a conductive bump 24 so as to slightly protrude from the surface of the electrolytic copper plating 18 (FIG. 4B). The conductive bump formed at this time was formed of Sn / Cu (97: 3).
[0098]
(7) Next, a resin adhesive is applied to the surface of the insulating substrate 10 including the conductive bumps 24 to form an adhesive layer 26, and then the PET is pasted on the copper foil 12 of the insulating substrate 10. The film is peeled off (FIG. 4C).
Such a resin adhesive is, for example, applied as an adhesive layer made of an uncured resin that is applied to the entire surface including conductive bumps of an insulating substrate or a surface not including conductive bumps and dried. It is formed. The adhesive layer is preferably pre-cured for easy handling, and the thickness is preferably in the range of 5 to 50 μm.
[0099]
The adhesive layer is preferably made of an organic adhesive, and examples of the organic adhesive include an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), a composite resin of an epoxy resin and a thermoplastic resin, It is desirable that the resin is at least one resin selected from a composite resin of epoxy resin and silicone resin and BT resin.
Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, and the like can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet.
[0100]
At this time, two types of single-sided circuit boards are created.
One is a single-sided circuit board (hereinafter referred to as single-sided circuit board A) having an opening 10a by router or punching on the board (FIG. 4D).
The other is a single-sided circuit board (hereinafter referred to as single-sided circuit board B) which does not have an opening and will be described later.
[0101]
The single-sided circuit board A manufactured in accordance with the above steps (1) to (7) is formed with an opening in the board by a router, punching, laser or the like. The area to be formed is formed with an area of 3% or more of the area of the IC chip to be mounted. If it is less than 2%, there is no allowance for inevitable positional deviations such as alignment of the IC chip, and the IC chip cannot be mounted. In addition, the area is not secured for mounting.
Having a copper foil as a conductor layer on one surface of the insulating base material, having a filled via hole in the opening reaching the copper foil from the other surface, and forming solder bumps made of solder plating on the filled via hole In addition, when the multilayer printed wiring board according to the present invention is formed with an adhesive layer on the surface of the insulating base material including solder bumps, the circuit board is positioned and laminated on the upper layer, Or it is desirable to employ | adopt as a circuit board which forms a double-sided circuit board with the copper foil which has a mat | matte surface.
[0102]
Next, another single-sided circuit board B to be laminated below the single-sided circuit board A is prepared.
(8) First, after processing in the same manner as the above steps (1) to (6) (see FIGS. 5A to 5G), an etching protective film is formed on the solder bump 24 forming surface of the insulating substrate 10. 25 is pasted (FIG. 6A), the copper foil 12 is covered with a mask having a predetermined circuit pattern, and then etched to function as a conductive circuit (including via land) 28 and a heat sink directly under the IC chip. The conductor layer 28a to be formed is formed (FIG. 6B).
[0103]
In this processing step, first, a photosensitive dry film resist is applied to the surface of the copper foil, and then an etching resist is formed by exposing and developing along a predetermined circuit pattern. Is etched to form a conductor circuit pattern including a via land.
As the etching solution, at least one aqueous solution selected from aqueous solutions of monohydrogen sulfate, persulfate, cupric chloride, and ferric chloride is desirable.
[0104]
As a pretreatment for etching the copper foil to form the conductor circuit 28, in order to facilitate the formation of a fine pattern, the entire surface of the copper foil is etched in advance to a thickness of 1 to 10 μm, more preferably 2 to 8 μm. It can be made as thin as possible.
The via land as a part of the conductor circuit has an inner diameter substantially the same as the via hole diameter, but the outer diameter is preferably formed in the range of 50 to 250 μm.
[0105]
(9) A thin film layer 29 of tin or the like may be formed on the surface of the conductor circuit formed in (8) above by electroless plating (FIG. 6C).
The electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment condition is a temperature of about 20 ° C to 60 ° C. In this case, it is desirable that the time be about 1 to 5 minutes.
According to such electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer having a thickness of 0.01 to 1 μm is formed.
[0106]
The surface of the conductor circuit 28 formed in the step (7) is subjected to a roughening treatment as necessary, and the tin layer formed in the step (8) is formed on the roughened layer. You can also.
Further, it is desirable to cover with a protective film made of at least one kind selected from zinc, nickel and phosphorus or a protective film made of noble metal such as gold or platinum instead of the tin layer.
The roughening treatment is to improve adhesion with the adhesive layer and prevent peeling (delamination) when multilayering.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) one-reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (made by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0107]
The roughening layer is preferably formed using an etching solution, for example, by etching the surface of the conductor circuit from a mixed aqueous solution of a cupric complex and an organic acid using the etching solution. be able to. Such an etching solution can dissolve the copper conductor circuit pattern under oxygen coexistence conditions such as spraying and bubbling, and the reaction is assumed to proceed as follows.
Figure 0004475875
In the formula, A represents a complexing agent (acts as a chelating agent), and n represents a coordination number.
[0108]
As shown in the above formula, the generated cuprous complex is dissolved by the action of an acid, is combined with oxygen to form a cupric complex, and again contributes to the oxidation of copper. The cupric complex used in the present invention is preferably an azole cupric complex. The etching solution comprising the organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ions as required) in water.
Such an etching solution is formed, for example, from an aqueous solution in which 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
Moreover, you may produce the single-sided circuit board B, without forming a roughening process and a coating layer.
[0109]
(10) Next, after the protective film 25 is peeled off from the surface of the insulating base material 10 including the solder bumps, the resin adhesive 32 is applied to the surface of the insulating base material (FIG. 6D).
Such a resin adhesive is formed, for example, as an adhesive layer made of an uncured resin that is applied to the entire surface of the insulating substrate including the solder bumps or the surface not including the solder bumps and dried. The The adhesive layer is preferably pre-cured for easy handling, and the thickness is preferably in the range of 5 to 50 μm.
[0110]
The adhesive layer is preferably made of an organic adhesive, and examples of the organic adhesive include an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), a composite resin of an epoxy resin and a thermoplastic resin, It is desirable that the resin is at least one resin selected from a composite resin of epoxy resin and silicone resin and BT resin.
Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, and the like can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet.
[0111]
The single-sided circuit board B manufactured according to the above steps (8) to (10) has a conductor circuit on one surface of the insulating base material 10 and solder bumps 24 made of solder plating on the other surface. And having an adhesive layer 26 for bonding to another insulating substrate or an adhesive layer 32 for bonding to a copper foil on the surface of the insulating substrate including the solder bumps 24. It is formed.
[0112]
(11) The surface on the conductive bump side of the single-sided circuit board A is directed downward, the single-sided circuit board B is laminated in the same direction on the surface, and the surface of the single-sided circuit board B on the solder bump 24 side Then, a copper foil 30 having a mat surface with a surface roughness of 1.0 μm and a thickness of 5 to 18 μm is laminated with the mat surfaces facing each other (FIG. 7A), and a heating temperature of 150 to 200 is applied. Under the conditions of ° C. and applied pressure of 1 to 10 MPa, heat pressing is performed to integrate the single-sided circuit board A and the single-sided circuit board B (FIG. 7B).
[0113]
At this time, a metal or a resin film is sandwiched between the press plates in the opening 10a of the single-sided circuit board A. This is effective for preventing the adhesive from flowing out and for avoiding uneven position displacement and pressure during pressing. In this case, nothing may be put in, or only a caul plate having a convex portion may be placed.
[0114]
Such a heating press is more preferably performed under reduced pressure, and the single-sided circuit board A and the single-sided circuit board B are bonded by curing the uncured resin adhesive layer 26. The copper foil 30 is adhered by curing the adhesive layer 32.
[0115]
(12) By etching the upper layer copper foil 12 and the lower layer copper foil 30 of the circuit board integrated in the above (11), the conductor circuit 36 and the conductor circuit 38 are formed on the upper layer and the lower layer of the multilayer printed wiring board. (Including via hole lands and pads 36p) are formed (see FIG. 7C).
[0116]
In this processing step, first, a photosensitive dry film resist is applied to the surfaces of the copper foil 12 and the copper foil 30, and then an etching resist is formed by exposing and developing along a predetermined circuit pattern. The metal layer in the formation portion is etched to form the conductor circuit 36 and the conductor circuit 38 including the via hole land.
[0117]
(13) Next, solder resist layers 40 are respectively formed on the outer sides of the single-sided circuit boards A and B (FIG. 8A). In this case, the solder resist composition is applied to the entire outer surface of the circuit boards A and B, the coating film is dried, and then a photomask film having openings drawn thereon is placed on the coating film to expose and develop. By processing, the opening 44 exposing the solder pad portion located immediately above the conductor circuit and the via hole is formed. In addition, a film may be attached and exposed by exposure, development processing, or laser.
[0118]
(14) Conductive bumps, conductive balls or conductive pins, which are external terminals, are arranged on the solder pad (opening 44) exposed immediately above the via hole from the opening of the solder resist obtained in the step (13). Prior to the formation, it is preferable to form a metal layer made of “nickel 52-gold 54” on each solder pad portion (FIG. 8B).
[0119]
The thickness of the nickel layer 52 is desirably 1 to 7 μm, and the thickness of the gold layer 54 is desirably 0.01 to 0.06 μm. This is because if the nickel layer is too thick, the resistance value increases, and if it is too thin, it is easy to peel off. On the other hand, if the gold layer is too thick, the cost increases. If the gold layer is too thin, the adhesion effect with the solder body decreases. A single layer of tin or a noble metal layer may be formed.
[0120]
(15) A solder body is supplied onto a metal layer made of nickel-gold provided on the solder pad portion, and a conductive bump as an external terminal is formed by melting and solidifying the solder body, or a conductive ball Alternatively, a conductive pin is joined to the solder pad portion to form a multilayer circuit board (FIG. 1A).
[0121]
As a method of supplying the solder body, a solder transfer method or a printing method can be used.
Here, in the solder transfer method, a solder foil is bonded to a prepreg, and the solder foil is etched leaving only a portion corresponding to the opening portion, thereby forming a solder pattern to form a solder carrier film. This is a method in which a film is laminated so that a solder pattern comes into contact with a pad after a flux is applied to a solder resist opening portion of a substrate, and this is transferred by heating.
[0122]
On the other hand, the printing method is a method in which a printing mask (metal mask) having an opening at a position corresponding to a pad is placed on a substrate, a solder paste is printed, and heat treatment is performed. As the solder, tin-silver, tin-indium, tin-zinc, tin-bismuth, tin-antimony, or the like can be used. Their melting point is desirably lower than the melting point of the conductive bump.
[0123]
That is, an appropriate solder body is supplied onto each solder pad exposed from the opening of the solder resist layer to form a conductive bump, or a conductive ball or a conductive T pin is connected.
[0124]
As a solder material for connecting the conductive ball 56 and the T pin, it is preferable to use tin / antimony solder, tin / silver solder, tin / silver / copper solder, etc. having a melting point higher than that of the conductive bump.
[0125]
According to the embodiment according to the steps (1) to (15), the multilayer printed wiring board 60 is formed by laminating the single-sided circuit board A and the single-sided circuit board B in the same direction, and the solder bump side of the single-sided circuit board B. In a state where the copper foil 30 is disposed so as to face the mat surface, the single-sided circuit boards are bonded to each other and the copper foil 30 is bonded to the single-sided circuit board B by heating and pressing. After multi-layering, the copper foil 12 of the single-sided circuit board A and the copper foil 30 pressure-bonded to the single-sided circuit board B2 were etched to form conductor circuits 36 and 38, respectively. In addition to such an embodiment, a manufacturing process as described in the following (1) Modified Example 1 and (2) Modified Example 2 may be employed.
[0126]
(1) Modification 1
With the copper foil 30 having the matte surface facing the solder bump 24 side surface of the single-sided circuit board B (FIG. 9A), the copper foil 30 is pressure-bonded to the single-sided circuit board B by a vacuum heating press ( FIG. 9B). Thereafter, with the etching protective film attached, an etching process is performed, and the copper foil is selectively etched to form a conductor circuit 38 having a predetermined pattern, thereby forming a double-sided circuit board B (FIG. 9C). ).
After that, the surface of the circuit board B on the side of the conductor circuit 28 is opposed to the surface of the single-sided circuit board A on the solder bump 24 side (FIG. 9D), and multilayered by vacuum heating pressing. (FIG. 9E). Thereafter, the copper foil of the single-sided circuit board A is etched to form a conductor circuit (see FIG. 7C).
[0127]
(2) Modification example 2
The copper foil 12 of the single-sided circuit board A shown in FIG. 4C is etched to form a conductor circuit 36 (FIG. 10A), and an opening 10a is formed in the board 10 by router or punching (FIG. 10). (B)). After that, the double-sided circuit board B on which the conductor circuit 38 is formed in the step of FIG. 9C is placed opposite to the single-sided circuit board A (FIG. 10C), and multilayered by vacuum heating pressing. (FIG. 10D).
[0128]
In the above-described embodiment, two single-sided circuit boards are laminated and integrated into two layers, but the number of single-sided circuit boards can be increased as required by increasing the number of single-sided circuit boards even with three or more layers.
[0129]
【Example】
Example 1
(1) First, a single-sided circuit board constituting a multilayer printed wiring board is manufactured. This circuit board uses, as a starting material, a single-sided copper-clad laminate obtained by laminating a prepreg in which an epoxy resin is crushed in a glass cloth to form a B stage and a copper foil, followed by heat pressing.
[0130]
The insulating substrate has a thickness of 75 μm, the copper foil has a thickness of 17.5 μm, and has a pressure-sensitive adhesive layer having a thickness of 12 μm on the surface opposite to the copper foil-forming surface of the laminate, and A PET film having a thickness of 12 μm is laminated.
[0131]
(2) Next, carbon dioxide laser irradiation is performed on the PET film to form an opening for forming a via hole that penetrates the PET film and the insulating base material and reaches the copper foil. Further, the inside of the opening is desmeared by oxygen plasma discharge. The desmear treatment may be performed by dipping in a chemical solution such as treatment, acid, oxidizing material, or alkali. By the desmear treatment, it is possible to smooth the base material and remove the resin residue of the conductor portion which is a copper foil. Thereby, even if it fills with a subsequent conductive filler, connectivity and reliability are ensured. Since the resin residue is removed, which causes it, there is no problem and it does not occur.
[0132]
In this example, a high peak short pulse oscillation type carbon dioxide laser processing machine manufactured by Mitsubishi Electric was used to form the opening for forming the via hole, and a PET film having a thickness of 22 μm was laminated on the resin surface as a whole. A 150 μmφ opening for forming a via hole was formed on a glass cloth epoxy resin substrate having a substrate thickness of 60 μm by laser beam irradiation from the PET film side by a mask image method at a speed of 100 holes / second.
[0133]
(3) A PET film is affixed to the copper foil affixing surface of the insulating substrate after the desmear treatment, and an electrolytic copper plating process is performed using the copper foil as a plating lead under the following conditions to electrolyze the opening. Filled with copper plating to form via holes. When the electrolytic copper plating is slightly exposed at the top of the opening, the exposed portion may be planarized by removing the exposed portion by sander belt polishing and buff polishing.
[Electrolytic copper plating aqueous solution]
Sulfuric acid: 175 g / l
Copper sulfate: 78 g / l
Additive (manufactured by Atotech Japan, trade name: Kaparaside GL): 0.98 ml / l
[Electrolytic plating conditions]
Current density: 1.9 A / dm2
Time: 30 minutes
Temperature: 25 ° C
[0134]
(4) Furthermore, an electrolytic solder plating process is performed under the following conditions, a solder plating layer is formed on the copper plating layer filled in the opening, and protrudes 3 to 10 μm from the surface of the insulating substrate. A solder bump is formed.
[Electrolytic solder plating solution]
Metal composition ratio: Sn / Cu = 99.9 / 0.1 to 70/30.
Additive: 5 ml / l
(Electrolytic solder plating conditions)
Temperature: 21 ° C
Current density g: 0.41 A / dm2
As specific examples, Sn / Cu = 99.3 / 0.7 (melting point 227 ° C.), Sn / Cu = 95/5 (melting point 310)
In this case, the ratio of the formed solder bumps is Sn / Cu = 99.9 / 0.1 to 90/10, and the optimum example is Sn / Cu> 90/10. .
[0135]
(5) Next, after peeling off the PET film attached to the insulating substrate in (3) above, an epoxy resin adhesive is applied to the entire surface of the insulating substrate on the solder bump side, precured, and multilayered. An adhesive layer was formed for conversion.
[0136]
(6) An opening is formed in the insulating base material formed in the step (5) by router, punching, laser or the like. The open area was formed between 15 and 70%. In this example, it was formed at 36.5%.
The single-sided circuit board A manufactured according to the above (1) to (6) is a circuit board that should be arranged in the upper layer when multilayered, and becomes an area where an IC chip is mounted in the opening.
[0137]
(7) After the same treatment as the above steps (1) to (4), the PET film is peeled off from the copper foil sticking surface of the insulating base material, and etching protection is performed on the surface of the insulating base material on the solder bump side. With the film stuck, the copper foil was appropriately etched to form a conductor circuit having a predetermined pattern.
[0138]
The surface of the conductor circuit obtained in the above (7) is subjected to electroless plating treatment at a plating condition of about 5 minutes at around 45 ° C. using a tin borofluoride-thiourea solution as an electroless plating bath, A tin thin film layer having a thickness of 0.1 μm may be formed.
[0139]
(8) After peeling off the etching protective film affixed to the insulating base in (6) above, an epoxy resin adhesive is applied to the entire surface of the insulating base on the solder bump side, precured, and each circuit board Were bonded to form an adhesive layer.
[0140]
The single-sided circuit board A manufactured in accordance with the steps (6) to (8) is a board that is multilayered in combination with the single-sided circuit board B.
[0141]
(9) As the single-sided circuit board B to which the copper foil 30 having the matte surface is pressure-bonded, after the same treatment as the above steps (1) to (5) and (7), the bonding as in the above (8) Instead of the agent, an epoxy resin adhesive for effectively bonding the copper foil 30 having the matte surface to the insulating base material 10 is applied, and the resin is dried at 100 ° C. for 30 minutes to have a thickness of 20 μm. An adhesive layer was formed.
[0142]
(10) After the single-sided circuit board A produced according to the above (1) to (8) and the single-sided circuit board B produced according to the above (9) are laminated in the same direction, the solder bump side of the single-sided circuit board B One surface of the copper foil is matted, the surface roughness is 1.0 μm, and the thickness is 12 μm, with the mat surface facing the heating surface at a heating temperature of 200 ° C. and the heating time. 10 minutes, pressure 2 MPa, degree of vacuum 2.5 × 10ThreeUnder the condition of Pa, by heating and pressing, the single-sided circuit boards A and B were bonded together, and the copper foil was bonded to the single-sided circuit board to be multilayered.
[0143]
(11) Thereafter, conductor circuits and (including via lands) were formed on the copper foils on the single-sided circuit board A and the single-sided circuit board B of the multilayered substrate by an appropriate etching process.
[0144]
(12) Before forming the solder resist layer on the surface of the multilayered substrate prepared according to the steps (1) to (11), a roughened layer made of copper-nickel-phosphorus or etching as necessary. A rough surface may be provided.
[0145]
(13) Meanwhile, 46.67 parts by weight of a photosensitizing oligomer (molecular weight 4000) obtained by acrylating 50% of an epoxy group of 60% by weight of a cresol nopolak type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG. , 14.121 parts by weight of 80 wt% bisphenol A type epoxy resin (manufactured by Yuka Shell, Epicoat 1001) dissolved in methyl ethyl ketone, 1.6 parts by weight of imidazole curing agent (manufactured by Shikoku Kasei, 2E4MZ-CN), photosensitivity 1.5 parts by weight of a polyvalent acrylic monomer (manufactured by Nippon Kayaku Co., Ltd., R604), 30 parts by weight of a polyacrylic monomer (manufactured by Kyoeisha Chemical Co., DPE6A), a leveling agent comprising an acrylic ester polymer (manufactured by Kyoeisha, Polyflow No. 75) 0.36 part by weight is mixed, and benzopheno as a photoinitiator is mixed with this mixture. 20 parts by weight (manufactured by Kanto Chemical), 0.2 part by weight of EAB (manufactured by Hodogaya Chemical) as a photosensitizer, and 10 parts by weight of DMDG (diethylene glycol dimethyl ether) are added, and the viscosity is 1.4 at 25 ° C. A solder resist composition adjusted to ± 0.3 Pa · S was obtained.
Viscosity was measured by using a B-type viscometer (Tokyo Keiki, DVL-B type) at 60 rpm with rotor No. 4 and at 6 rpm with rotor No. 3.
[0146]
(14) The solder resist composition obtained in the above (13) was applied to the surface of the circuit board of the multilayer substrate obtained in the above (11) with a thickness of 20 μm.
Next, after performing a drying process at 70 ° C. for 20 minutes and 100 ° C. for 30 minutes, a soda lime glass base slope having a thickness of 5 mm in which a circular pattern (mask pattern) of the solder resist opening is drawn by the chromium layer, 1000 mJ / cm with the side on which the chromium layer is formed adhered to the solder resist layer2Were exposed to UV light and DMTG developed. Further, a solder resist layer (thickness) having an opening corresponding to the pad portion (opening diameter 200 μm) is heat-treated at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours. 20 μm) was formed.
[0147]
(15) Next, the substrate on which the solder resist layer is formed is placed in an electroless nickel plating solution having a pH of 5 consisting of 30 g / 1 nickel chloride, 10 g / 1 sodium hypophosphite, and 10 g / 1 sodium citrate for 20 minutes. Immersion was performed to form a nickel plating layer having a thickness of 5 μm in the opening.
[0148]
Further, the substrate was placed on an electroless gold plating solution composed of 2 g / 1 gold cyanide, 75 g / 1 ammonium chloride, 50 g / 1 sodium citrate, and 10 g / 1 sodium hypophosphite at 93 ° C. It was immersed for 2 seconds to form a 0.03 μm thick gold plating layer on the nickel plating layer, and a covering metal layer composed of the nickel plating layer and the gold plating layer was formed. In some cases, a single layer of tin or a noble metal layer may be formed.
[0149]
(16) A solder paste made of tin / silver solder having a melting point of about 190 ° C. is printed on the solder pad exposed from the opening of the solder resist layer covering the upper single-sided circuit board A and reflowed at 183 ° C. Thus, a multilayer printed wiring board was manufactured by connecting solder balls on both sides.
[0150]
[Example 2]
The multilayer printed wiring board of Example 2 has the same configuration as that of the first example (the via hole 18 is shifted by the upper and lower single-sided substrates, and the BGA 56 is removed from directly below), but the conductive bump is Sn. / Zn (97: 3).
[0151]
[Example 3]
The multilayer printed wiring board of Example 3 has the same configuration as that of the first example, but the conductive bumps are made of Sn / Sb (95: 5).
[0152]
[Example 4]
The multilayer printed wiring board of Example 4 has the same configuration as that of the first example, but the conductive bumps are made of Sn / Pb (97: 3).
[0153]
[Example 5]
The multilayer printed wiring board of Example 5 has the same configuration as that of the first example, but the conductive bumps are made of Sn / Ag (95: 5).
[0154]
[Example 1 modified 1]
In the modified multilayer printed wiring board of Example 1, the conductive bumps were made of Sn / Su (97: 3). However, unlike the configuration of the first embodiment, as shown in FIG. 14A, the back surface external terminal 56 is arranged directly below the front surface external terminal 56.
[0155]
[Example 1 revision 2]
In the modified multilayer printed wiring board of Example 1, the conductive bumps were made of Sn / Su (97: 3). However, unlike the configuration of the first embodiment, as shown in FIG. 14B, the via hole 18 of the lower-side single-sided circuit board is disposed directly above the via-hole 18 of the upper-side single-sided circuit board.
[0156]
[Example 1 modified 3]
In the modified multilayer printed wiring board of Example 1, the conductive bumps were made of Sn / Su (97: 3). However, unlike the configuration of the first embodiment, as shown in FIG. 14 (C), the rear external terminal 56 is arranged directly under the front external terminal 56, and the via hole 18 of the single-sided circuit board on the lower surface is directly above. A via hole 18 of a single-sided circuit board on the upper surface is disposed in
[0157]
[Comparative Example 1]
As shown in FIG. 15A, a multilayer printed wiring board was formed with a single-sided circuit board by the manufacturing method described in JP-A-10-13028. FIG. 15B shows a state where the multilayer printed wiring board shown in FIG. 15A is attached to the daughter board 90. FIG. 15C shows a state where the IC chips 70A and 70B are placed in a stack. Here, via holes 118 were formed by filling non-through holes with a conductive paste, and a single-sided circuit board was laminated without using conductive bumps. The via holes 118 were arranged in a stack. A land 136 having an extended conductor circuit connected to the via hole was formed, and the land 136 was connected by a wire 72 from a wire pad of the IC chip 70.
[0158]
[Comparative Example 2]
The multilayer printed wiring board of Comparative Example 2 has the same configuration as that of Comparative Example 1, but the non-through holes were filled by plating instead of the conductive paste.
[0159]
[Comparative test]
In the embodiment, a PKG substrate on which an IC chip is mounted is connected to the upper surface of the substrate, and the lower surface of the substrate is connected to a multilayer substrate made by a sub-tra system in which only electronic components such as capacitors are mounted.
In the comparative example, a multi-layer board (daughter board) created by a sub-tra system, in which IC chips stacked in a stack are mounted on the upper surface of the board and only electronic components such as capacitors are mounted on the side where the BGA is arranged. 90).
In each of the five pieces prepared in the examples and comparative examples, whether or not the IC chip was inspected before mounting, whether or not repair was possible (whether or not the IC chip was replaced), and continuity inspection (135 ° C under heat cycle conditions) were performed as a reliability test. FIG. 16 shows the results of / 3 min-65 ° C./3 min in 500 cycles, 1000 cycles, 2000 cycles, and 3000 cycles per cycle.
It was confirmed that electrical connectivity and reliability were ensured compared to the conventional one (comparative example).
Moreover, in the comparison in Example 1, the configuration in which the stack structure (a via hole is arranged immediately above the via hole) and the external terminal is removed from directly below the external terminal on the opposite surface is the electrical connectivity and reliability. It was confirmed that the properties were the best. On the other hand, the stack structure with the external terminals in the same position deteriorated quickly. Again, it was shown that the generated stress was difficult to relax.
Furthermore, it was confirmed that the conductive bumps containing Cu, Zn, and Sb are superior in reliability compared to other conductive metals.
[0160]
【The invention's effect】
As described above, according to the present invention, since the pads for connecting the external terminals from both sides of the multilayer printed wiring board are provided, it is possible to connect another printed wiring board or the like to both sides. As a result, the degree of freedom for drawing out the wiring is increased, and a structure in which IC chips can be multi-layered and stacked can be obtained.
Further, reliability can be improved by using conductive bumps. The reliability can be further improved by blending Cu, Zn, and Sb.
Furthermore, reliability can be improved by not providing the via hole in a stack structure, or by providing an external terminal on the opposite side and not providing an external terminal on the opposite side immediately below the external terminal.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view showing a configuration of a multilayer printed wiring board according to a first embodiment of the present invention, and FIG. 1B shows a state in which an IC chip is mounted on the multilayer printed wiring board. It is sectional drawing shown.
2 is a cross-sectional view showing a state where an IC module is mounted on the multilayer printed wiring board shown in FIG.
FIG. 3 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
4 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1; FIG.
FIG. 5 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
6 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1. FIG.
7 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG. 1; FIG.
8 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG. 1; FIG.
FIG. 9 is a manufacturing process diagram of the multilayer printed wiring board according to the first modification of the first embodiment.
FIG. 10 is a manufacturing process diagram of the multilayer printed wiring board according to the second modification of the first embodiment.
11A is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment, and FIG. 11B is a plan view.
FIG. 12 is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment.
13 (A1), (B1), and (C1) are enlarged views of the external terminals in FIG. 2, and (A2), (B2), and (C2) are (A1), (B1), It is a perspective view of the external terminal in (C1).
14A is a cross-sectional view showing a via hole of Modification Example 1 of the first embodiment, and FIG. 14B is a cross-sectional view showing a via hole of Modification Example 2 of the first embodiment; ) Is a cross-sectional view showing a via hole of Modification 3 of the first embodiment.
FIGS. 15A, 15B, and 15C are explanatory diagrams of a multilayer printed wiring board according to the prior art.
FIG. 16 is a chart comparing the results of continuity tests in Examples and Comparative Examples.
[Explanation of symbols]
10 Insulating substrate
12 Copper foil
16 opening
17 Copper plating
18 Bahia Hall
24 Solder bump
26 Adhesive layer
28 Conductor circuit
29 Tin thin film layer
30 copper foil
32 Adhesive layer
36, 38 conductor circuit
40, 42 Solder resist layer
44, 46 opening
52 Nickel layer
54 Gold layer
56 BGA
A Single-sided circuit board
B Single-sided circuit board

Claims (3)

絶縁材料に形成された非貫通孔に導電性材料が充填されて成る２枚の片面回路基板を、それぞれの導体回路面が同じ向きになるように組み合せてなり、外部接続端子を両面に配置してなるプリント配線板であって、
一方の片面回路基板は、導体回路及び絶縁材料を貫通する開口を有し、該開口内に電子部品が収容されており、
他方の片面回路基板は、前記開口と対向する面側の中央部には前記電子部品の放熱用の金属層が形成され、
前記片面の外部接続端子の直下から外して、前記反対面の外部接続端子を配置し、
前記一方の片面回路基板の前記外部接続端子は、前記非貫通孔に導電性材料が充填されて成るスタック状のバイアホールに接続され、かつ、外部接続端子に接続されるバイアホールは、前記他方の片面回路基板の前記非貫通孔に導電性材料が充填されて成るスタック状のバイアホールと中心線をずらして配置され、
前記一方及び他方の片面回路基板は、前記一方の片面回路基板の非貫通孔に充填された導電性材料上に形成されたＣｕの配合された導電性バンプを介して相互に接続され、
前記他方の片面回路基板の前記金属層には、ビアが形成され、近接する部分に放熱機能を有することを特徴とするプリント配線板。Two single-sided circuit boards made by filling conductive material into non-through holes formed in insulating material are combined so that each conductor circuit surface is in the same direction, and external connection terminals are arranged on both sides. a print wiring plate made of Te,
One side circuit board has an opening that penetrates the conductor circuit and the insulating material, and an electronic component is accommodated in the opening.
The other single-sided circuit board is formed with a metal layer for heat dissipation of the electronic component in the central part on the surface side facing the opening,
Remove the external connection terminal on the opposite side from the direct connection of the external connection terminal on one side,
The external connection terminal of the one-sided circuit board is connected to a stacked via hole in which the non-through hole is filled with a conductive material, and the via hole connected to the external connection terminal is the other side The stacked via hole formed by filling the non-through hole of the single-sided circuit board with a conductive material and the center line are arranged to be shifted,
The one and the other single-sided circuit boards are connected to each other via Cu-mixed conductive bumps formed on the conductive material filled in the non-through holes of the one-sided circuit board,
The other to the said metal layer of the single-sided circuit board, vias are formed, print wiring board characterized by having a heat dissipation function in a portion close. 前記一方の片面回路基板は、前記開口の外側にある導体回路上に前記外部接続端子が配置されていることを特徴とする請求項１のプリント配線板。Single-sided circuit board of the one, the print wiring board according to claim 1, characterized in that said external connecting terminals are arranged on the conductor circuit on the outside of the opening. 前記外部接続端子は、ＢＧＡであることを特徴とする請求項１又は請求項２に記載のプリント配線板。The external connection terminals, print wiring board according to claim 1 or claim 2 characterized in that it is a BGA.
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