以下、図面を参照し、本発明の実施の形態につき説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態にかかるトランジスタを例示した模式図である。すなわち、同図(a)は、トランジスタの断面図であり、同図(b)は、トランジスタの半導体部分の平面配置を例示する模式図である。
本実施形態のトランジスタは、いわゆるSOI(Silicon On Insulator)層に形成されている。すなわち、シリコンからなる支持基板2の上に、酸化シリコンからなる埋込絶縁層3を介して、シリコンからなるSOI層20が設けられている。SOI層20には、ソース部Sと、ドレイン部Dと、これらの間に設けられたp型ベース領域4およびドリフト領域18と、が設けられている。
ソース部Sは、n+型ソース領域5と、p+型ベースコンタクト領域6と、がチャネルに対して垂直方向に交互に配置された構造を有する。これらn+型ソース領域5と、p+型ベースコンタクト領域6と、は、いずれもソース電極に接続される。p+型ベースコンタクト領域6は、p型ベース領域4の電位をソース電位に固定する役割を有する。
一方、ドレイン部Dは、n+型ドレイン領域7からなる。
p型ベース領域4は、チャネルを形成する半導体領域である。また、ドリフト領域18は、p型ベース領域4よりも高抵抗のp−型またはn−型シリコンからなり、トランジスタの耐圧を上げる役割を有する。
p型ベース領域4の上にはゲート絶縁膜14が設けられ、その上にゲート電極15が設けられている。ゲート電極15の上には、図示しないゲート配線との接続抵抗を下げるために、タングステン・シリサイド(WSi)などからなる導電層16が適宜設けられる。
このトランジスタは、ゲート電極15に所定の電圧を印加すると、p型ベース領域4にチャネルが形成されてオン状態となり、ソース領域5とドレイン領域7との間で電流を流すことができる。そして、p+型ベースコンタクト領域6を設けることにより、オフ状態においてp型ベース領域4の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
そして、本実施形態においては、n+型ソース領域5に対してp+型ベースコンタクト領域6をオフセットさせている。すなわち、図1(b)に表したように、ドレイン部Dからみてp+型ベースコンタクト領域6は、n+型ソース領域5よりもオフセット量Loff(p+)だけ遠くに設けられている。n+型ソース領域5とp型ベース領域4との接合部が、p+型ベースコンタクト領域6とp型ベース領域4との接合部よりもn+型ドレイン領域7側に設けられている。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ高スイッチング耐圧を実現できる。
p+型ベースコンタクト領域6がソース領域エッチングよりもベース領域4に向けて突出して形成されると、実効的なチャネル幅が低下する。その結果として、オン抵抗が上昇するという問題が生ずる。
すなわち、通常の形成手法を用いて特許文献1の構造を形成しようとすると、ソース領域5よりもp+型コンタクト層6のほうがベース領域4の方向に突出しやすいという問題がある。図13は、通常の手法を用いて形成した場合に得られるこのトランジスタを表す模式図である。
すなわち、特許文献1の図33あるいは図34に表した構造を形成しようとする場合、当業者は、通常、SOI層20の上に形成したゲート電極15のポリシリコンパターンをマスクとし、n型不純物とp型不純物をそれぞれソース部に選択的に導入することにより、n+型ソース領域5とp+型コンタクト層6を形成する手法を採ろうとする。このような場合、n型不純物としてはヒ素(As)、p型不純物としてボロン(B)を用いることが通例である。
ところが、シリコン中においては、ボロンのほうがヒ素よりも拡散しやすい。そのため、同一のゲートマスクを用いてこれら不純物を導入した場合、ボロンのほうが横方向、すなわちゲートマスクの下に向けてより長距離を拡散する。その結果として、図13に表したように、n+型ソース領域5よりもp+型コンタクト層6のほうがベース層4に向けて突出してしまう。
このようにp+型コンタクト層6が突出すると、実効的なチャネル幅はさらに低下する。すなわち、p+型コンタクト層6が突出した部分においては、ゲート電極15から電界が印加されても反転チャネルが形成されない。このため、図13にハッチで表した領域Xは、電子の流路として無効な領域となり、オン抵抗がさらに上昇するという問題が生ずる。
これに対して、図1に例示した本実施形態のトランジスタにおいては、n+型ソース領域5に対してp+型ベースコンタクト領域6を後退させることにより、実効的なチャネル幅とチャネル領域を増加させてオン抵抗を下げることができる。
また一方、本実施形態においては、ソース領域5の幅W(Ns)を小さくすることにより、スイッチング耐圧を改善することができる。すなわち、ベースコンタクト領域6のオフセット量Loff(p+)がゼロの場合でも、ソース領域5の幅W(Ns)を小さくすると、トランジスタのスイッチング耐量を大幅に向上させることが可能である。
以下、これらの効果について順に説明する。
図2(a)及び(b)は、それぞれ比較例および本実施形態のトランジスタにおけるSOI層の不純物濃度の平面内の分布を等高線により例示した模式図である。なおこれらの模式図においては、n型不純物の濃度が高いほど濃く、p型不純物の濃度が高いほど淡く表した。
同図(a)は、図13に関して前述したようにポリシリコンゲートを共通のマスクとしてn型不純物及びp型不純物を導入した場合の不純物濃度の分布を表す。p+型ベースコンタクト領域6のp型不純物がベース領域4に向けて突出し、n+型ソース領域5とベース領域4との接合を狭めていることが分かる。このようにp+型ベースコンタクト領域6が突出することにより、実効的なチャネル幅が狭められオン抵抗が上昇してしまう。
これに対して、図2(b)は、本実施形態のトランジスタにおける不純物濃度の分布を表す。本実施形態においては、n+型ソース領域5に対してp+型ベースコンタクト領域6が後退するように形成する。その結果として、図2(b)に表したように、n+型ソース領域5のn型不純物はp+型ベースコンタクト領域6とp型ベース領域4との接合部にまで拡がり、実効的なチャネル幅を顕著に拡げることができる。
図3(a)及び(b)は、それぞれ図2に例示した比較例および図1に例示した本実施形態のトランジスタにおける電子電流の密度分布を表す模式図である。すなわち、これらの模式図は、オン状態における電子電流の平面内での密度分布を等高線により表す。なお、これらの模式図においては、電子電流の密度が高いほど濃く、密度が低いほど淡く表した。
図3(a)に表した比較例のトランジスタの場合、p+型ベースコンタクト領域6が突出してn+型ソース領域5の前方にまで拡がっているために、ベース領域4からソース領域5に流入する電子電流の流路が大幅に狭められていることが分かる。このように電子電流の流路が狭められることにより、p型ベース領域4における電子電流の平均密度も低下し、オン抵抗が上昇するという問題が生ずる。この問題は、n+型ソース領域5のパターン幅W(Ns)(図1(b)参照)を狭くするほど深刻になる。
これに対して、本実施形態のトランジスタにおいては、p+型ベースコンタクト領域6を遠ざける方向にオフセットさせることにより、図3(b)に表したように、n+型ソース領域5へ流入する電子電流の流路は大幅に拡がり、p型ベース領域4の全体にわたって高い電子電流密度が得られている。その結果として、オン抵抗を大幅に下げることが可能となる。図3(a)に表した比較例のトランジスタにおいては、ドレイン電圧Vdが0.35ボルトにおいて、ドレイン電流Idは0.063アンペアに過ぎないが、図3(b)に表した本実施形態のトランジスタにおいては、ドレイン電圧Vdが0.35ボルトにおいて、ドレイン電流Idは0.1045アンペアにまで上昇した。つまり、比較例と比べてオン抵抗を約40パーセント近く下げることができた。
なお、ソース部Sにp+型ベースコンタクト領域6を設けずn+型ソース領域5のみにより形成したトランジスタの場合には、同一条件においてドレイン電流Idは0.1064アンペアであった。つまり、本実施形態によれば、p+型ベースコンタクト領域6を設けない場合とほぼ同様のレベルにまでオン抵抗を低下させることができ、p+型ベースコンタクト領域6を設けることによるオン抵抗の上昇をほぼ解消することが可能となる。つまり、本実施形態によれば、オン抵抗の上昇を抑制しつつ、p+型ベースコンタクト領域6を設けることによってオフ状態及びスイッチング状態における寄生バイポーラ効果を抑制でき、高いスイッチング耐圧が得られる。
図4は、本実施形態のトランジスタのターンオフ特性を例示するグラフ図である。すなわち、同図の横軸は時間、縦軸は電流と電圧を表す。
オン状態でほぼゼロボルト、0.1アンペアの電流は、トランジスタのオフ動作に伴い、およそ0.8マイクロ秒で急激に低下し、20ボルトでゼロアンペアに遷移している。これは、ソース部Sにp+型ベースコンタクト領域6を設けない電界効果トランジスタと同等のターンオフ速度である。つまり、本実施形態によれば、p+型ベースコンタクト領域6を設けてp型ベース領域4の電位を固定しつつ、オン抵抗を大幅に低下させてCR(容量・抵抗)積を低下させることにより、スイッチング速度を大幅に改善できる。
ここで、本実施形態のトランジスタを製造するためには、例えば、図8に関して後述するように、p+型ベースコンタクト領域6とn+型ソース領域5とをそれぞれ異なるマスクを用いて形成すればよい。すなわち、p+型ベースコンタクト領域6を形成する場合には、チャネル方向(図1の左右方向)に沿って狭い開口を有するマスクを用いてp型不純物をソース部Sに選択的に導入し、一方、n+型ソース領域5を形成する場合には、チャネル方向(図1の左右方向)に沿って広い開口を有するマスクを用いてn型不純物をソース部Sに選択的に導入すれば、図1のように、ドレイン部Dからみて、p+型ベースコンタクト領域6がn+型ソース領域5よりも遠くに設けられた構造を形成できる。
さらに具体的には、例えば、第1の開口を有するマスクを用いてp型不純物をソース部Sに導入することによりp+型コンタクト領域6を形成した後に、このマスクをエッチングして開口を拡げてから、n型不純物を導入することによりn+型ソース領域5を形成すればよい。
または、第1の開口を有するマスクを用いてn型不純物をソース部Sに導入することによりn+型ソース領域5を形成した後に、このマスクに別のマスクを重ねて形成することにより開口を狭めてから、p型不純物を導入することによりp+型ベースコンタクト領域6を形成してもよい。
以下、本実施形態のトランジスタの構造パラメータについて、さらに定量的に説明する。
図5は、p+型ベースコンタクト領域6のオフセット量とトランジスタのCR積との関係を例示するグラフ図である。すなわち、同図の横軸はオフセット量Loff(p+)を表し、縦軸はCR積(pF・Ω)を表す。
なお、同図の凡例において、「標準」とは、ゲートの長さ(図1(a)及び(b)において左右方向の長さ)を1マイクロメータとし、ゲートの幅(図1(b)において上下方向の長さ)を2700マイクロメータとした構造を表す。また、「低C」は、容量を低減するために、ゲートの長さを1マイクロメータとし、ゲートの幅を1400マイクロメータとした構造を表す。一方、「低R」とは、抵抗を減らすために、ゲートの長さを1マイクロメータとし、ゲートの幅を5500マイクロメータとした構造を表す。
また、これらに付した「(0.5:0.5)」は、p+型ベースコンタクト領域6の幅W(p+)(図1(b)参照)が0.5マイクロメータで、n+型ソース領域5の幅W(Ns)(図1(b)参照)も0.5マイクロメータであることを表す。同様に、「(1:19)」とは、p+型ベースコンタクト領域6の幅W(p+)(図1(b)参照)が1マイクロメータで、n+型ソース領域5の幅W(Ns)(図1(b)参照)は19マイクロメータであることを表す。つまり、「(0.5:0.5)」は、p+型ベースコンタクト領域6とn+型ソース領域5をそれぞれ幅方向に微細化した構造に対応する。
図5から分かるように、p+型ベースコンタクト領域6のオフセット量Loff(p+)がゼロから0.15マイクロメータに増加すると、ベースコンタクト領域6とソース領域5をそれぞれ微細化した構造(「(0.5:0.5)」)のCR積は、急激に低下する。これは主に、図2及び図3に関して前述したように、オン抵抗(Ron)が低下したことによるものと考えられる。オフセット量Loff(p+)がさらに増加するとCR積はわずかに低下を続けるが、その変化は緩やかである。つまり、CR積あるいはオン抵抗の観点からみると、微細化した構造において、オフセット量Loff(p+)を0.15マイクロメータ以上とすればよいことが分かる。
図6は、p+型ベースコンタクト領域6のオフセット量とトランジスタのスイッチング耐量との関係を例示するグラフ図である。すなわち、同図の横軸はオフセット量Loff(p+)を表し、縦軸はスイッチング耐量(ボルト)を表す。なお、図6の凡例については、図5に関して前述したものと同様である。
スイッチング耐量の観点からみると、微細化しない構造(「(1:19)」)と比べて、微細化した構造(「(0.5:0.5)」)はスイッチング耐量が顕著に向上することが分かる。また、微細化した構造についてみると、オフセット量がゼロ(Loff(p+)=0)から、オフセット量が0.15〜0.3マイクロメータ程度の場合に、微細化しない構造よりも約70パーセントの改善が見られることが分かる。
つまり、図5及び図6に表した結果をまとめると、ベースコンタクト領域6の幅W(p+)とソース領域5の幅W(Ns)を微細化し、オフセット量を0.15マイクロメータ以上、0.3マイクロメータ以下とすれば、オン抵抗を効果的に低下させてCR積の上昇を抑制しつつ、スイッチング耐量も十分に高いレベルが得られる。
次に、ソース領域5の幅の微細化の効果についてさらに説明する。
定格ドレイン電圧20ボルトの素子の場合、実際に使用するためには、ドレイン電圧20ボルト以上のスイッチング耐量が必要である。ソース領域5のパターン幅W(Ns)が大きいと、スイッチング時のバイポーラ寄生効果により、破壊が生じる。この破壊を回避するためには、p型ベース領域4のソース電極へのコンタクトをしっかり確保することと、このベース領域4へのコンタクトの間隔、すなわち、ソース領域5のパターンの幅W(Ns)を狭くする必要がある。
図7は、本実施形態のトランジスタのうちの20ボルト素子のスイッチング時における、ソース領域5のパターンの幅とスイッチング破壊電圧との関係を表す。すなわち、同図の横軸はソース領域5の幅W(Ns)を表し、縦軸は電界効果トランジスタのスイッチング電圧を表す。
このグラフから解るように、ソース領域5のパターン幅W(Ns)を1マイクロメータ以下とすると、実使用が可能な20ボルト以上のスイッチング電圧耐量が得られる。
次に、ベースコンタクト領域6とソース領域5を形成するためのマスクの開口部について説明する。
図8は、マスクの開口部と不純物濃度分布を説明するための模式図である。すなわち、同図(a)のグラフは、n+型ソース領域5の不純物濃度分布を表し、同図(b)のグラフは、p+型ベースコンタクト領域6の不純物濃度分布を表す。これらグラフの横軸は、チャネル方向(図1(b)の横方向)の距離を表す。また、これらグラフには、ゲート電極15とそれぞれのマスク開口部の位置も併せて表した。
図8(a)及び(b)に表したように、本実施形態においては、ドレイン部からみてp+型ベースコンタクト領域6(p型不純物濃度のピーク領域)をオフセット量Loff 1 だけ遠くに設けるとともに、n+型ソース領域5(n型不純物濃度のピーク領域)をゲート電極15の端部からオフセット量Loff 2 だけ遠ざけることができる。すなわち、ソース領域5とベース領域4との接合部を、ベースコンタクト領域6とベース領域4との接合部よりもドレイン部D側に設けた。なお、本願明細書において、「ベースコンタクト領域6とベース領域4との接合部」とは、ベースコンタクト領域6のp型不純物を選択形成するためのマスクの開口端であり、ベースコンタクト領域6のp型不純物濃度がベース領域4に向けて下がり始める部分をいうものとする。また、ベースコンタクト領域6のp型不純物を選択形成するためのマスク開口端よりも、ソース領域4のn型不純物を選択形成するためのマスクの開口端を、Loff1だけドレイン部D側に設けることにより、ソース領域5とベース領域4との接合部が、ベースコンタクト領域6とベース領域4との接合部よりもドレイン部D側に設けられる。
この場合、p+型ベースコンタクト領域6のオフセット量Loff(p+)とn+型ソース領域5のゲート電極15の端部からのオフセット量Loff(Ns)は、それぞれ、ベースコンタクト領域6のp型不純物を選択形成する工程で用いるマスクのゲート側の開口部端部と、ソース領域5のn型不純物を選択形成する工程で用いるマスクのゲート側の開口部端部、及びゲートマスクパターン端部と、の関係を調整することにより規定できる。
つまり、これら領域6及び5を形成するために不純物を導入する際に用いるマスクの開口部を、それぞれ図示の如くずらして配置すればよい。このようにすれば、オン抵抗を低くしつつ、ソース部Sにおける寄生バイポーラ効果を抑制し、スイッチング耐量をさらに向上させることができる。
次に、n+型ドレイン領域7のオフセットについて説明する。
図9は、n+型ドレイン領域7のオフセットを説明するための模式図である。すなわち、同図のグラフは、n+型ドレイン領域7の不純物濃度分布を表し、その横軸は、チャネル方向(図1(b)の横方向)の距離を表す。また、このグラフには、ゲート電極15とマスク開口部の位置も併せて表した。
図9に表したように、本実施形態においては、n+型ドレイン領域7をゲート電極15の端部からオフセット量Loff 3 だけ遠ざけて形成することができる。つまり、ドレイン領域7を形成するために不純物を導入する工程において用いるマスクの開口部を図9に表したようにゲート端から遠ざけて配置すればよい。
図10は、本実施形態の変型例にかかる電界効果トランジスタを例示する模式図である。すなわち、同図(a)は、電界効果トランジスタの断面図であり、同図(b)は、電界効果トランジスタの半導体部分の平面配置を例示する模式図である。同図については、図1乃至図9に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本変型例においては、p型ベース領域4とn+型ドレイン領域7との間に、n型ストライプ領域18aとp型ストライプ領域18bとが交互に設けられたドリフト領域18が形成されている。n型ストライプ領域18aとp型ストライプ領域18bは、それぞれチャネル方向に沿って延在するストライプ状に形成されている。これら、n型ストライプ領域18aとp型ストライプ領域18bの幅W(チャネルに対して垂直方向の幅)は、熱平衡状態のp−n接合に生ずる空乏層の幅に比べて小さくなるように設定されている。このようにすると、トランジスタがオフ状態(ドレイン電圧が0ボルト)において、ドリフト領域18は拡散電位により空乏化し、出力静電容量を低減することにより高周波を確実に遮断できる。このようなドリフト領域18の空乏化の効果により、トランジスタがオフ状態におけるソース・ドレイン間の静電容量と、ドレイン・ゲート間の静電容量を大幅に低下させることができる。
ドリフト領域18を熱平衡状態で空乏化させるためには、n型ストライプ領域18aとp型ストライプ領域18bの幅Wは、次式の条件を満足することが望ましい。
W<(2εs・Vbi(Np+Nn)/(qNpNn))0.5
ここで、εsはシリコンの比誘電率、Vbiはストライプ領域18a、18bのp−n接合の拡散電位である。
ゲート電極15にプラスの電位が印加されると、空乏化していたドリフト領域18は、ゲート電圧で生じた電子で満たされて低抵抗化し、その結果、トランジスタは低オン抵抗状態となる。
図11は、本実施形態の第2の変型例にかかるトランジスタを例示する模式図である。すなわち、同図(a)は、トランジスタの断面図であり、同図(b)は、トランジスタの半導体部分の平面配置を例示する模式図である。同図については、図1乃至図10に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本実施形態においては、支持基板2の裏面側に、第2のゲート電極30が設けられている。図1や図10などに関して前述したように、トランジスタをオンさせる時には、ゲート電極15に電圧を加えてp型ベース領域4にチャネルを形成するが、ドリフト領域18には十分に電界が加わらない場合もある。そこで、本変型例においては、支持基板2の裏面側に第2のゲート電極30を設け、埋込絶縁層3を介してドリフト領域18に電界を加え、ドリフト領域18にチャネルを確実に形成し、低オン抵抗を実現できる。
ここで、第2のゲート電極30は、ゲート絶縁膜14よりも厚い埋込絶縁層3を介して設けられているので、素子耐圧の低下や、ゲート・ドレイン間容量Cdgなどの増大を抑制しつつ、低オン抵抗を実現できる。
なお、図11には、ドリフト領域18として、低濃度のp型半導体またはn型半導体を用いたものを例示したが、本発明はこれには限定されず、図10に例示したように複数のストライプ領域を配置したものを用いても同様の作用効果が得られる。
また、埋込絶縁層3の裏面に支持基板2を設けずに、埋込絶縁層3の裏面に第2のゲート電極30を設けてもよい。
次に、本実施形態のトランジスタを用いたフォトリレーについて説明する。
図12は、本実施形態のフォトリレーの回路を表す模式図である。
すなわち、このフォトリレーは、GaAs赤外発光ダイオード50、PDA(Photo Diode Array)52及びMOSFETスイッチ54、56からなり、4ピン・パッケージ(SOP)などに収容できる。チップサイズは、0.8×0.8ミリメータ程度である。1チップの中に、2個のMOSFETスイッチ54、56が接続され、ACスイッチを形成している。これらMOSFETスイッチ54、56として、図1乃至図11に関して前述した電界効果トランジスタを用いることができる。
この場合、MOSFETスイッチ54、56に用いるSOI層20の厚みは0.1マイクロメータ程度、埋込絶縁層3の厚みは3マイクロメータ程度、ゲート絶縁膜14の厚みは0.14マイクロメータ程度、n+型ドレイン領域7とゲート電極15の端部とのオフセット量Loff(Nd)は0.6マイクロメータ程度とすることができる。
本実施形態によれば、低オン抵抗で高スイッチング耐量のMOSFET54、56を用いることにより、2.5ギガヘルツの信号周波数に対して10デシベルという極めて高いアイソレーション特性が得られる。また同時に、このフォトリレーの挿入損失は、2ギガヘルツの信号周波数で1デシベルと低く、高耐圧と低損失を両立できる。
以下、本発明の他の実施形態について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
[第2の実施形態]
図14は、本発明の第2の実施形態にかかるトランジスタを例示した模式図である。すなわち、同図(a)は、トランジスタの断面図であり、同図(b)は、トランジスタの半導体部分の平面配置を例示する模式図である。
本実施形態にかかるトランジスタも、第1の実施形態と同様、SOI構造を有する。すなわち、シリコンからなる支持基板2の上に、酸化シリコンからなる埋込絶縁層3を介してSOI層20が設けられ、そのSOI層20には、ソース部Sと、ドレイン部Dと、これらの間に設けられたp型ベース領域4およびドリフト領域18とが設けられている。
ソース部Sは、n+型ソース領域5と、p+型ベースコンタクト領域6とがチャネルに対して垂直方向に交互に配置された構造を有する。n+型ソース領域5と、p+型ベースコンタクト領域6とは、いずれもソース電極に接続され、p+型ベースコンタクト領域6は、p型ベース領域4の電位をソース電位に固定する役割を有する。
ドレイン部Dは、n+型ドレイン領域7からなる。p型ベース領域4は、チャネルを形成する半導体領域である。また、ドリフト領域18は、p型ベース領域4よりも高抵抗のp−型またはn−型シリコンからなり、トランジスタの耐圧を上げる役割を有する。
p型ベース領域4の上にはゲート絶縁膜14が設けられ、その上にゲート電極15が設けられている。ゲート電極15は、n+型ソース領域5の一部(p型ベース領域4とn+型ソース領域5との接合部近傍)、およびドリフト領域18の一部(p型ベース領域4とドリフト領域18との接合部近傍)まで延在している。ゲート電極15の上には、図示しないゲート配線との接続抵抗を下げるために、タングステン・シリサイド(WSi)などからなる導電層16が適宜設けられる。
本実施形態においても、ゲート電極15に所定の電圧を印加すると、p型ベース領域4にチャネルが形成されてオン状態となり、ソース領域5とドレイン領域7との間で電流を流すことができる。そして、p+型ベースコンタクト領域6を設けることにより、オフ状態においてp型ベース領域4の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
さらに、本発明者らは、ソース領域5の幅W(Ns)に対するチャネル長Lchの比が1.5以上、すなわち、Lch/W(Ns)≧1.5となるように設計することで、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、p+型ベースコンタクト領域6を介してソース電極に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できるとの知見を得た。
ソース領域5の幅W(Ns)は、ソース領域5とベースコンタクト領域6とが交互に配列された方向(ソース部Sとドレイン部Dとを結ぶ方向に対して垂直方向)にみた幅である。チャネル長Lchは、ソース部Sとドレイン部Dとを結ぶ方向に対して平行方向にみた、ゲート電極15下のベース領域4の長さである。ただし、実際のチャネル長Lchは製造プロセスに依存してばらつくため、公称値として与えられるゲート長Lg(ソース部Sとドレイン部Dとを結ぶ方向に対して平行方向にみたゲート電極15の長さ)を、チャネル長Lchとして採用してもよい。
図15は、図14に表される構造を有し、素子耐圧(静耐圧)Vdss=34(V)に設計されたトランジスタにおいて、Lch/W(Ns)を様々に設定して、スイッチング時のドレイン電圧ピークをシミュレーション計算した結果を表す図である。横軸は、Lch/W(Ns)を表し、縦軸は、スイッチング時ドレイン電圧ピーク(V)を表す。
Lchを0.5マイクロメータ(μm)、W(Ns)を1マイクロメータ(μm)とした場合(Lch/W(Ns)=0.5)、Lchを1マイクロメータ(μm)、W(Ns)を1.6マイクロメータ(μm)とした場合(Lch/W(Ns)=0.625)、Lchを1マイクロメータ(μm)、W(Ns)を0.8マイクロメータ(μm)とした場合(Lch/W(Ns)=1.25)、Lchを1マイクロメータ(μm)、W(Ns)を0.4マイクロメータ(μm)とした場合(Lch/W(Ns)=2.5)、Lchを2マイクロメータ(μm)、W(Ns)を0.8マイクロメータ(μm)とした場合(Lch/W(Ns)=2.5)、Lchを2マイクロメータ(μm)、W(Ns)を0.4マイクロメータ(μm)とした場合(Lch/W(Ns)=5)、Lchを4マイクロメータ(μm)、W(Ns)を0.8マイクロメータ(μm)とした場合(Lch/W(Ns)=5)、Lchを4マイクロメータ(μm)、W(Ns)を0.4マイクロメータ(μm)とした場合(Lch/W(Ns)=10)の7通りについて、スイッチング時ドレイン電圧ピークをシミュレーション計算した。
なお、ソース領域5とベースコンタクト領域6とが交互に配列された方向(ソース部Sとドレイン部Dとを結ぶ方向に対して垂直方向)にみたベースコンタクト領域6の幅W(P+)は、1.6マイクロメータ(μm)に固定した。
図15において、素子耐圧Vdss(=34V)より小さいデータの近似直線と、素子耐圧Vdss(=34V)より大きいデータの近似直線とは、Lch/W(Ns)=1.5で交わる。すなわち、Lch/W(Ns)=1.5を境にして、Lch/W(Ns)が1.5より小さいと、スイッチング耐量が素子耐圧Vdss(=34V)より小さく、Lch/W(Ns)を1.5以上にすることで、素子耐圧Vdss(=34V)以上のスイッチング耐量が得られる。
この第2の実施形態と、前述した第1の実施形態とを組み合わせてもよい。すなわち、ドレイン部Dからみて、p+型ベースコンタクト領域6がn+型ソース領域5に対して遠くに後退するようにオフセットさせてもよい。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ、さらにLch/W(Ns)≧1.5とすることによる高耐圧を実現できる。
さらに、Lch/W(Ns)≧1.5を満足しつつ、且つ、図7に関して前述したように、ソース領域5の幅W(Ns)を1マイクロメータ以下とすることにより、スイッチング耐量をより向上できる。
また、図10に表されるように、ドリフト領域18を、n型ストライプ領域18aと、p型ストライプ領域18bとが交互に設けられた構成としてもよい。
また、第2の実施形態にかかるトランジスタも、第1の実施形態と同様、図12に関して前述したフォトリレーにおけるMOSFETスイッチ54、56として用いることができる。MOSFETスイッチ54、56のゲート駆動電圧は、MOSFETスイッチ54、56のドレイン・ソース間耐圧と略等しい、あるいはそれ以上である。
SOI層を薄くすることで(例えば1マイクロメータ以下にすることで)、出力容量の低減が図れる。そのような薄膜SOIMOSFETは、これまで、LSIのロジック回路などにおける信号処理用の低耐圧CMOSで製品化されているが、そのような分野では、素子耐圧は比較的低くてもよく、スイッチング耐量の低下などが問題になることがなかった。しかし、比較的高耐圧が要求され、また大面積(ゲート幅Wgが大)のリレー用MOSFETや、パワーデバイス分野で、薄膜SOI構造のMOSFETを使用する場合、スイッチング耐量やアバランシェ耐量の低下が重要な問題となっており、製品化を阻んでいた。
しかし、本実施形態にかかるトランジスタによれば、SOI層を薄くして出力容量の低減を図りつつ、高耐圧が得られるので、薄膜SOI構造のMOSFETを、半導体リレーやパワーデバイス分野の製品へ応用することが可能になる。
[第3の実施形態]
図16は、本発明の第3の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。
図17は、図16におけるA−A断面図である。
本実施形態にかかるトランジスタは、いわゆるトレンチゲート構造のMOSFETである。
n+型シリコンからなるドレイン層27の主面上に、n−型シリコンからなるドリフト層28が設けられている。ドリフト層28の表層部には、トレンチTが形成され、そのトレンチTの内部には、ゲート絶縁膜24を介して、例えばポリシリコンからなるゲート電極21が充填されている。ドレイン層27の主面の反対側の面には、ドレイン電極26が設けられている。
隣り合うトレンチTとトレンチTとの間におけるドリフト層28上には、p型シリコンからなるベース領域23が設けられ、このベース領域23上には、ソース部が設けられている。ソース部は、n+型ソース領域22と、p+型ベースコンタクト領域25と、がチャネルに対して垂直方向(トレンチTの深さ方向に対して垂直方向)に交互に配置された構造を有する。ソース領域22と、ベースコンタクト領域25とは、いずれもソース電極41に接続される。ベースコンタクト領域25は、ベース領域23の電位をソース電位に固定する役割を有する。
ゲート電極21に所定の電圧を印加すると、ベース領域23にチャネルが形成されてオン状態となり、ソース領域22とドレイン層27との間で電流を流すことができる。そして、ベースコンタクト領域25を設けることにより、オフ状態においてベース領域23の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制し、トランジスタの耐圧を向上できる。
また、本実施形態においても、第2の実施形態と同様、ソース領域22とベースコンタクト領域25とが交互に配列された方向にみたソース領域22の幅W(Ns)に対する、ソース領域22とドレイン層27とを結ぶ方向に対して平行方向にみたチャネル長Lchの比が、1.5以上、すなわち、Lch/W(Ns)≧1.5となるように設計している。これにより、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、p+型ベースコンタクト領域25を介してソース電極41に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できる。
ゲート電極21に所定の電圧を印加すると、ベース領域23におけるゲート電極21に対向する部分に反転層が形成され、ドリフト層28におけるゲート電極21に対向する部分に電荷蓄積層が形成され、これらがチャネルとなる。したがって、本実施形態におけるチャネル長Lchには、ベース領域23におけるゲート電極21に対向する部分の長さだけでなく、ドリフト層28におけるゲート電極21に対向する部分の長さも含めている。
[第4の実施形態]
図18は、本発明の第4の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。
図19は、図18におけるB−B断面図である。
本実施形態にかかるトランジスタは、いわゆるトレンチゲート構造のIGBT(Insulated Gate Bipolar Transistor)である。
p型シリコンからなるコレクタ層31の主面上に、n+型シリコン層32と、n−型シリコンからなるドリフト層28と、が順に設けられている。ドリフト層28の表層部には、トレンチTが形成され、そのトレンチTの内部には、ゲート絶縁膜24を介して、例えばポリシリコンからなるゲート電極21が充填されている。コレクタ層31の主面の反対側の面には、コレクタ電極35が設けられている。
隣り合うトレンチTとトレンチTとの間におけるドリフト層28上には、p型シリコンからなるベース領域23が設けられ、このベース領域23上には、エミッタ部が設けられている。エミッタ部は、n+型エミッタ領域34と、p+型ベースコンタクト領域25と、がチャネルに対して垂直方向(トレンチTの深さ方向に対して垂直方向)に交互に配置された構造を有する。エミッタ領域34と、ベースコンタクト領域25とは、いずれもエミッタ電極36に接続される。ベースコンタクト領域25は、ベース領域23の電位をエミッタ電位に固定する役割を有する。
ゲート電極21に所定の電圧を印加すると、ベース領域23にチャネルが形成されてオン状態となり、エミッタ領域34とコレクタ層31との間で電流を流すことができる。そして、ベースコンタクト領域25を設けることにより、オフ状態においてベース領域23の電位をエミッタ電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制し、トランジスタの耐圧を向上できる。
また、本実施形態では、エミッタ領域34とベースコンタクト領域25とが交互に配列された方向にみたエミッタ領域34の幅W(Ns)に対する、エミッタ領域34とコレクタ層31とを結ぶ方向に対して平行方向にみたチャネル長Lchの比が1.5以上、すなわち、Lch/W(Ns)≧1.5となるように設計している。これにより、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、p+型ベースコンタクト領域25を介してエミッタ電極36に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できる。
チャネル長Lchには、第3の実施形態と同様、ベース領域23におけるゲート電極21に対向する部分の長さだけでなく、ドリフト層28におけるゲート電極21に対向する部分の長さも含めている。
第3、第4の実施形態にかかるトランジスタも、図12に関して前述したフォトリレーにおけるMOSFETスイッチ54、56として用いることができる。
[第5の実施形態]
図20は、本発明の第5の実施形態にかかるトランジスタの断面構造を例示する模式図である。
本実施形態にかかるトランジスタも、第1、第2の実施形態と同様、SOI構造を有する。すなわち、シリコン基板2の主面上に、酸化シリコンからなる埋込絶縁層3を介してSOI層20が設けられている。このSOI構造は、例えば、シリコン基板2の主面上に高温酸化により埋込絶縁層3を形成し、この埋込絶縁層3の第1の主面上にSOI層20が貼り付けられて得られる。シリコン基板2の導電型は、例えばn型であるが、p型でもよい。
SOI層20には、ソース部Sと、ドレイン部Dと、これらの間に設けられたp型ベース領域4およびドリフト領域18と、が設けられている。ソース部S、ドレイン部D、ベース領域4およびドリフト領域18は、埋込絶縁層3の第1の主面上に設けられている。
本実施形態においても、第2の実施形態と同様、図14(b)に表されるように、ソース部Sは、n+型ソース領域5と、p+型ベースコンタクト領域6と、がチャネルに対して垂直方向に交互に配置された構造を有する。ドレイン部Dは、n+型ドレイン領域7からなる。p+型ベースコンタクト領域6を設けることにより、オフ状態においてp型ベース領域4の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
ベース領域4の上にはゲート絶縁膜14が設けられ、その上に第1のゲート電極15が設けられている。ゲート絶縁膜14及びゲート電極15は、n+型ソース領域5の一部(p型ベース領域4とn+型ソース領域5との接合部近傍)、およびドリフト領域18の一部(p型ベース領域4とドリフト領域18との接合部近傍)まで延在している。ゲート絶縁膜14の厚さは、パワーエレクトロニクス用途に要求される耐圧を確保するため、例えばメモリデバイスやロジック回路などのデジタル半導体集積回路に用いられるゲート絶縁膜よりも厚く形成されている。
シリコン基板2の主面の反対側の面(裏面)には、第2のゲート電極37が全面にわたって設けられている。埋込絶縁層3は、第2のゲート電極37に対応する第2のゲート絶縁膜としても機能する。第2のゲート電極37は、少なくともベース領域4に対向する部分のみに選択的に設ければよいが、この場合位置合わせ精度が要求されるため、本実施形態では、製造を容易にする観点から、第2のゲート電極37をシリコン基板2の裏面の全面にわたって形成している。
SOI層20上には、第1のゲート電極15を覆って層間絶縁膜39が設けられ、その層間絶縁膜39に、ソース領域5の一部及びベースコンタクト領域6の一部を露出させるコンタクト開口部が形成され、このコンタクト開口部を介して、ソース領域5及びベースコンタクト領域6に接するソース電極41が設けられている。すなわち、ソース領域5と、ベースコンタクト領域6と、は、いずれもソース電極41に接続され、ベースコンタクト領域6は、ベース領域4の電位をソース電位に固定する役割を有する。
また、層間絶縁膜39には、ドレイン領域7の一部を露出させるコンタクト開口部も形成され、このコンタクト開口部を介して、ドレイン領域7に接するドレイン電極42が設けられている。
ドリフト領域18は、p型ベース領域4よりも高抵抗のp−型またはn−型シリコンからなり、ソース・ドレイン間の耐圧を向上させ、且つ、ゲート・ドレイン間容量(Cgd)及びソース・ドレイン間容量(Csd)を小さくする役割をする。SOI層20の厚さは、ゲート・ドレイン間容量(Cgd)、ソース・ドレイン間容量(Csd)、ドレイン・第2のゲート間容量(Cg2)などの容量を低減するために、例えば0.1マイクロメータ(μm)程と薄くしている。なお、信号遮断時(オフ時)の出力端子間容量は、ソース・ドレイン間容量(Csd)と、ゲート・ドレイン間容量(Cgd)と、ドレイン・第2のゲート間容量(Cg2)と、の和で表すことができ、このなかでもゲート・ドレイン間容量(Cgd)及びソース・ドレイン間容量(Csd)が大きな割合を占めている。
また、本実施形態では、シリコン基板2の一部に、埋込絶縁層3の第2の主面(SOI層20が形成された第1の主面の反対側の面)と、シリコン基板2と、で囲まれた空洞部38を設けている。空洞部38は、埋込絶縁層3の第2の主面における、ドレイン領域7及びドリフト領域18に対向する部分に接して設けられている。なお、空洞部38を、ベース領域4に重なる位置にまで設けると、第2のゲート電極37によるチャネルch2の形成の妨げとなってしまうので、空洞部38はベース領域4に重ねないことが望ましい。ただし、製造ばらつきにより、空洞部38が、チャネルch2の形成にそれほど影響しない程度に、わずかにベース領域4に重なってしまうことはあり得る。
図21は、その空洞部38の形成方法を例示する模式図である。
埋込絶縁層3をシリコン基板2上に設ける前に、シリコン基板2における空洞部38を形成すべき部分をエッチングにより除去した後、例えばSOG(Spin On Glass)法により犠牲層を埋め込んだ上で、埋込絶縁層3、さらにSOI層20などを形成していく。そして、犠牲層層上の各層を貫通して犠牲層に達するビア38aを形成した後、そのビア38aを介して犠牲層をエッチングにより除去して空洞部38を形成する。この後、ビア38aの開口を、例えば樹脂などの封止材43で封止する。空洞部38の中は空気でもよいし、あるいは封止材43による封止を、例えば窒素ガスやアルゴンガス等の不活性ガス雰囲気中で行うことで、それら不活性ガスが空洞部38内に充填される構造としてもよい。
本実施形態においては、第1のゲート電極15に所定の電圧を印加すると、p型ベース領域4におけるゲート絶縁膜14側に第1のチャネルch1が形成され、さらに、第2のゲート電極37に所定の電圧を印加すると、p型ベース領域4における埋込絶縁層3側に第2のチャネルch2が形成される。すなわち、素子オン時には、ベース領域4の両面側からチャネルを生じさせることができ、低オン抵抗を実現できる。
また、本実施形態では、シリコン基板2におけるドレイン領域7の下の部分に空洞部38を設けることで、ドレイン領域7の下の誘電体部分を厚くしている。この結果、素子オフ時のソース・ドレイン間耐圧を向上させることができ、さらに、ドレイン領域7と第2のゲート電極37間の容量を低減でき、出力容量及びCR積を低減させることができる。
例えば、ゲート絶縁膜14の厚さは0.14マイクロメータ(μm)であり、埋込絶縁層3の厚さは、ゲート絶縁膜14と同じ程度の厚さ(0.14マイクロメータ)か、それ以上の厚さ(3マイクロメータほど)である。埋込絶縁層3を、ゲート絶縁膜14より厚くした場合、第2のゲート電極37及びドレイン電極42に正の電圧を印加して第2のチャネルch2を導通状態(オン状態)にする閾値Vth2は、第1のゲート電極15及びドレイン電極42に正の電圧を印加して第1のチャネルch1を導通状態(オン状態)にする閾値Vth1よりも大きく、例えば4倍以上になる。
[第6の実施形態]
図22は、本発明の第6の実施形態にかかるトランジスタの断面構造を例示する模式図である。
本実施形態では、シリコン基板2の一部に、埋込絶縁層3の第2の主面と、シリコン基板2と、で囲まれた絶縁層44を設けている。絶縁層44は、埋込絶縁層3の第2の主面における、ドレイン領域7及びドリフト領域18に対向する部分に接して設けられている。なお、絶縁層44を、ベース領域4に重なる位置にまで設けると、第2のゲート電極37によるチャネルch2の形成の妨げとなってしまうので、絶縁層44はベース領域4に重ねないことが望ましい。ただし、製造ばらつきにより、絶縁層44が、チャネルch2の形成にそれほど影響しない程度に、わずかにベース領域4に重なってしまうことはあり得る。
絶縁層44は、シリコン基板2にくぼみを形成した後に、例えばSOG法により埋め込まれる酸化シリコンである。
本実施形態においても、シリコン基板2におけるドレイン領域7の下の部分に絶縁層44を設けることで、ドレイン領域7の下の誘電体部分を厚くしている。この結果、素子オフ時のソース・ドレイン間耐圧を向上させることができ、さらに、ドレイン領域7と第2のゲート電極37間の容量を低減でき、出力容量及びCR積を低減させることができる。
[第7の実施形態]
図23は、本発明の第7の実施形態にかかるトランジスタの断面構造を例示する模式図である。
本実施形態では、SOI構造、ソース部S、ベース領域4、ドリフト領域18、ドレイン部D、ゲート絶縁膜14、ゲート電極15、ソース電極41、ドレイン電極42などを形成した後、支持基板を除去して、その支持基板が除去されて露出した埋込絶縁層3の第2の主面に、第2のゲート電極45を設けている。
第2のゲート電極45は、埋込絶縁層3の第2の主面におけるベース領域4およびソース領域5に対向する部分に設けられている。また、第2のゲート電極45を、ドレイン領域7に対向する部分に設けないことで、ドレイン領域7と第2のゲート電極45間の容量を低減でき、出力容量及びCR積を低減させることができる。また、第2のゲート電極45を、ドリフト領域18に重なる位置に設けると、第2のゲート電極45にゲート電圧が印加されたときに、チャネルch2をドリフト領域18にまで延ばすことができ低オン抵抗化が図れるが、第2のゲート電極45がドレイン領域7に近づいてしまうため、ドレイン領域7と第2のゲート電極45間の容量を増大させる可能性がある。
[第8の実施形態]
図24は、本発明の第8の実施形態にかかるトランジスタの断面構造を例示する模式図である。
本実施形態では、埋込絶縁層3における第2の主面に、シリコン基板2を第1の部分2aと第2の部分2bとに絶縁分離する絶縁層46を設けている。絶縁層46は、ドリフト領域18に対向する部分に設けられ、シリコン基板2を、ソース領域5及びベース領域4に対向する第1の部分2aと、ドレイン領域7に対向する第2の部分2bと、に絶縁分離する。絶縁層46は、例えば酸化シリコンからなる。あるいは、絶縁層46の代わりに空洞部を設けてもよい。
また、シリコン基板2の裏面には、全面にわたって導電膜37が形成された後、例えばエッチングにより分断溝58を形成して、絶縁層46が設けられた位置を境に、第1の部分47と、第2の部分48とに絶縁分離される。導電膜37の第1の部分47は、ゲート電圧が印加される第2のゲート電極として機能する。導電膜37の第2の部分48には電圧が印加されない。また、第2のゲート電極47と、ドレイン領域7との間には、誘電体である絶縁層46が介在されている。この結果、ドレイン・第2のゲート間の寄生容量を抑制でき、出力容量及びCR積を低減させることができる。
[第9の実施形態]
図25は、本発明の第9の実施形態にかかるトランジスタの断面構造を例示する模式図である。
図20に関して前述した第5の実施形態における空洞部38は、ドリフト領域7に対向する部分の全体にわたって設けなくても、図25に表される本実施形態のように、ドリフト領域18の下およびドレイン領域7におけるドリフト領域18との接合部近傍の下にのみ設けてもよい。すなわち、空洞部38を、第2のゲート電極37と、ドレイン領域7との間の部分に設けることで、ドレイン・第2のゲート間の寄生容量を抑制して、出力容量及びCR積を低減させることができる。
[第10の実施形態]
図26は、本発明の第10の実施形態にかかるトランジスタの終端部の断面構造を例示する模式図である。
素子部の断面構造が図20〜25に表された前述した第5〜第9の実施形態にかかるトランジスタは、その終端部の構造として、例えば図26に表される構造を採用することができる。
シリコン基板2の主面に対して平行方向にみて互いに離間し、各々が埋込絶縁層3よりも厚い複数の絶縁層52が、終端部における、ドレイン電極42のパッド部42aと、第2のゲート電極37との間に設けられている。これら絶縁層52は、例えば、シリコン基板2上に埋込絶縁層3を設けた後、埋込絶縁層3を貫通し、さらにシリコン基板2の途中まで至る複数のトレンチを形成し、そのトレンチ内を例えば酸化シリコンで埋め込んで得られる。この絶縁層52により、終端部におけるドレインパッド部・第2のゲート間の寄生容量を抑制でき、出力容量及びCR積を低減させることができる。
[第11の実施形態]
図27は、本発明の第11の実施形態にかかるトランジスタの断面構造を例示する模式図である。
本実施形態では、埋込絶縁層3上のソース領域61、ベース領域62、ドリフト領域63およびドレイン領域64の構造が、図20に関して前述した第5の実施形態と異なる。すなわち、ソース領域61が、ベース領域62の表層部に選択的に形成され、ソース領域61とベース領域62とが、厚さ方向にみて重なる位置に設けられている。
次に、図28は、本発明の実施形態の構造と、比較例の構造とで、CR積を比較した結果を表すグラフ図である。
同グラフの横軸における実施例1は、図20に表される第5の実施形態の構造に対応し、実施例2は、図23に表される第7の実施形態に対応し、実施例3は、図24に表される第8の実施形態に対応する。また、比較例は、図20に表される第5の実施形態において空洞部38を設けない構造に対応する。比較例及び実施例1〜3において、ドレイン・ソース間耐圧は20(V)、ゲート電圧Vgは40(V)、基板電位は80(V)、ドレイン電流Idは0.1(A)である。
また、表1に、実施例1〜3におけるオン抵抗Ron(Ω)、ドレイン・ソース間耐圧Vdss(V)、ドレイン・基板間容量(pF)、出力容量Cout(pF)、およびCR積(pFΩ)を示す。
図28の結果より、比較例の構造では、CR積は、2.5(pFΩ)であるのに対し、実施例1、2では、0.5(pFΩ)程度とすることができ、さらに実施例3においては、比較例の約1/10の値である0.25(pFΩ)にまで低減することができる。この0.25(pFΩ)という値は、現在製品化されているシリコンMOSFETにおける限界をはるかに上回る値である。
図29は、図20乃至図27に関して前述したトランジスタのいずれかを、MOSFETスイッチ66、67として用いたフォトリレーの回路を表す模式図である。
スイッチング制御信号が入力される入力端子IN1、IN2間に、そのスイッチング制御信号に応答して発光する発光素子(発光ダイオード)71が接続されている。この発光素子71が発する光を受光して、直流電圧を発生するフォトダイオードアレイ72(直列接続された複数のフォトダイオードからなる)が設けられている。
MOSFETスイッチ66の第1のゲート電極G11、第2のゲート電極G21、MOSFETスイッチ67の第1のゲート電極G12および第2のゲート電極G22は、互いに接続され、これらゲート電極には、フォトダイオードアレイ72から出力された直流電圧が制御回路73を介して供給される。MOSFETスイッチ66、67の各々のドレイン電極D1、D2は、出力端子OUT1、OUT2に接続されている。
MOSFETスイッチ66、67のゲート電極G11、G21、G12、G22に、制御回路73を介して、フォトダイオードアレイ72から出力された直流電圧が印加されると、MOSFETスイッチ66、67はオン状態にされ、これにより出力端子OUT1、OUT2間は導通状態になる。入力端子IN1、IN2に入力されるスイッチング制御信号がゼロになると、発光素子71は発光を止め、これによってフォトダイオードアレイ72の両端子間に発生していた直流電圧も消滅し、MOSFETスイッチ66、67は、オン状態からオフ状態に切り替えられる。
なお、制御回路73は、MOSFETスイッチ66、67のゲート電極G11、G21、G12、G22−ソース電極S1、S2間に接続される放電回路74を有する。この放電回路74は、MOSFETスイッチ66、67がオン状態からオフ状態に切り替えられるとき、ゲート−ソース間に充電されている電荷を迅速に放電するための回路である。
半導体リレーが用いられる主たる用途の一つにLSIテスタ等の計測機器がある。このような計測機器では、出力端子OUT1、OUT2間を導通/遮断する信号の高周波化によって、出力端子OUT1、OUT2間導通時の低オン抵抗化に加えて、出力端子OUT1、OUT2間遮断時の低容量化が望まれている。
本実施形態では、MOSFETスイッチ66、67として、図20乃至図27に関して前述したトランジスタのいずれかを用いることで、オン抵抗及びオフ容量を低減することができると共に、高耐圧が得られる。
図20乃至図25に関して前述した第5乃至第9の実施形態は、第1の実施形態、第2の実施形態と組み合わせ可能である。すなわち、ドレイン領域7からみて、p+型ベースコンタクト領域6がn+型ソース領域5に対して遠くに後退するようにオフセットさせてもよい。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ、さらにチャネル長Lch/ソース領域5の幅W(Ns)≧1.5とすることによる高耐圧を実現できる。
さらに、Lch/W(Ns)≧1.5を満足しつつ、且つ、図7に関して前述したように、ソース領域5の幅W(Ns)を1マイクロメータ以下とすることにより、スイッチング耐量をより向上できる。
また、第5乃至第9の実施形態におけるドリフト領域18を、図10に表されるように、n型ストライプ領域18aと、p型ストライプ領域18bとが交互に設けられた構成としてもよい。
以上、具体例を参照しつつ本発明の実施の形態を説明した。しかし、本発明はこれら具体例に限定されるものではない。
例えば、電界効果トランジスタやフォトリレーを構成する各要素の、サイズ・材質・配置関係などに関して、当業者が各種の設計変更を加えたものであっても、本発明の要旨を有する限りにおいて本発明の範囲に包含される。