JP4472620B2 - 樹脂封止型半導体装置の製造方法 - Google Patents
樹脂封止型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4472620B2 JP4472620B2 JP2005335634A JP2005335634A JP4472620B2 JP 4472620 B2 JP4472620 B2 JP 4472620B2 JP 2005335634 A JP2005335634 A JP 2005335634A JP 2005335634 A JP2005335634 A JP 2005335634A JP 4472620 B2 JP4472620 B2 JP 4472620B2
- Authority
- JP
- Japan
- Prior art keywords
- sealing resin
- circuit board
- semiconductor
- resin layer
- sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
半導体素子の半導体装置パッケージング方法としては、デバイスを実装したリードフレーム(板金、TABテープ等)を金型にセットし、金型内に溶融した樹脂を充填固化し封止を行う方法が一般的である。
この理由としては、厚み精度の高い金型の作成が困難であることと、金型の狭小空間に圧入される樹脂の流動圧力によって、デバイスの微細構造(回路、ワイヤ等)が破損するおそれがあるためである。
このため、金型に代わって、樹脂シートを用いた半導体素子の封止方法が提案されている。
られ、半導体素子を埋没するが、この際に樹脂層の端面も溶融、流動化するため、得られる半導体装置の側端面が所定の位置からあふれ出す。これによりアウターリードが樹脂で汚染し、導通不良を起こすおそれがあった。
本発明の半導体装置の製造方法は、
複数の半導体チップが搭載されたリードピン形成用金属フレームよりなる回路基板を準備する工程と、
前記回路基板の表面または裏面の少なくとも一面に、前記複数の半導体チップが各々に島状となるよう所望部分にマスキング部材の貼付を行う工程と、
支持シートと、前記支持シートの全面に剥離可能に積層されてなる熱硬化性の封止樹脂層とからなる半導体封止用樹脂シートを準備する工程と、
前記半導体封止用樹脂シートの前記封止樹脂層を、前記マスキング部材が貼付された前記回路基板上に貼付する工程と、
前記封止樹脂層を前記回路基板上に貼付した後、前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離することにより、前記回路基板の前記半導体チップを島状に樹脂封止する工程と、
前記回路基板の前記半導体チップを島状に樹脂封止した後、樹脂封止された島状の前記半導体チップごとに前記回路基板を切断する工程と、を含み、
前記マスキング部材を剥離する前または/および前記マスキング部材を剥離した後に前記封止樹脂層の熱硬化を行う工程を含むことを特徴とする。
しかも半導体封止用樹脂シートの汎用性が高く、また基材テープと回路基板の位置合わせに多大な労力を費やすことがなく、さらに得られる半導体装置端面の形状を一定とすることができる。
また、本発明の半導体装置の製造方法は、
前記回路基板の両面に、前記マスキング部材の貼付が行われることを特徴とする。
また、本発明の半導体装置の製造方法は、
前記半導体封止用樹脂シートの前記封止樹脂層を、前記マスキング部材が貼付された前記回路基板上に貼付する工程と、
前記封止樹脂層を前記回路基板上に貼付した後、前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離することにより、前記回路基板の前記半導体チップを島状に樹脂封止する工程と、の間に、
前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離
し易いよう、前記マスキング部材の側端にあわせて前記樹脂封止樹脂層に切り込みを入れる工程を有することを特徴とする。
前記回路基板の平面形状よりもやや大きな開口部を有する枠体に前記半導体封止用樹脂シートを張設した状態で、前記半導体封止用樹脂シートの前記封止樹脂層面を回路基板面に接触させることを特徴とする。
本発明の製法においては、図1(a)および図1(b)に示したように、まずリードピン形成用金属フレーム12上に複数の半導体チップ14が搭載された回路基板10を用意する。
このような回路基板10は、所定の位置に接着性樹脂16を介して半導体チップ14が接着(ダイボンド)されている。
28と回路基板10上のインナーリード形成部24aと電気的に接続されている。なお、ワイヤ18は、通常は金線などにより構成されている。
以下、この工程を封止工程と呼ぶ。
このような枠体(図示せず)を用いることによって、工程間の移送を簡便に行うことができる。
枠体(図示せず)に半導体封止用樹脂シート30を固定する際には、半導体封止用樹脂シート30を枠体(図示せず)に積層し、枠体(図示せず)を加熱することで、半導体封止用樹脂シート30外周部の熱硬化性の封止樹脂層34が加熱されて硬化し、枠体(図示せず)と半導体封止用樹脂シート30とを強固に接着できる。
4(b)に示したように、封止工程を次の2工程に分け、段階的に行うと良い。
しかしながら、加熱されたワイヤ18や半導体チップ14から遠い樹脂は、熱伝導が遅れ封止樹脂層34が半導体チップ14に接触して充分な時間が経過するまでは、実質的な粘度の低下は起こらない。
このように回路基板10全体を加熱することで、封止樹脂層34全体も軟化する。半導体封止用樹脂シート30を回路基板10に圧接することで、半導体チップ14の側面、すそ野、回路基板10本体に封止樹脂が充分に埋め込まれる。ワイヤ12はすでにその周囲を樹脂で充填されているため、樹脂の流動でワイヤを断線するような大きな力は加わらない。
この際、半導体封止用樹脂シート30を回路基板10に圧接するために、シート全面を押圧する平板状プレス機を使用しても良いが、半導体封止用樹脂シート30を枠体(図示せず)に固定している場合には、枠体(図示せず)を回路基板方向に降下させ、図5(a)および図5(b)に示したようにローラー52によって半導体封止用樹脂シート30を回路基板10に圧接でき、プロセスおよび装置を従来より簡略化することができる。
続いて、裏面用の半導体封止用樹脂シート30’を回路基板10へ貼付する。封止用樹脂シートの貼付手段は、シート全面を押圧する平板状プレス機(図示せず)を使用してもよいし、単にローラーによって半導体封止用樹脂シート30’を回路基板10に貼付してもよい。
このようにして得られた半導体装置40は、リードピン形成用金属フレーム12の樹脂封止されている部分がインナーリード24b、樹脂封止されていない折り曲げられた部分がアウターリード26bである。
半導体封止用樹脂シート30は、図3(b)に示したように、支持シート32と、支持シート32の片面全面に剥離可能に積層されてなる熱硬化性の封止樹脂層34とからなる。
本発明に係る半導体装置40の製造方法においては、支持シート32上の封止樹脂層34を、回路基板10の半導体チップ14搭載面に転写するため、支持シート32と封止樹脂層34とは剥離可能なように積層されている。
とが望ましい。
再剥離型粘着剤層を有する支持シート32は封止樹脂層34とを弱い接着力で結合し、剥離が容易となっている。
また、弱粘着剤層あるいはエネルギー線硬化型粘着剤層の膜厚は、通常は1〜1000μm、好ましくは3〜500μm程度である。
前述したように、半導体封止用樹脂シート30の封止樹脂層34は、回路基板10の半導体チップ14搭載面に転写され、最終的には硬化され半導体チップ14および回路を樹脂封止する。
したがって、封止樹脂層34の熱硬化前における弾性率は、好ましくは1.0×103
〜1.0×104Pa、さらに好ましくは1.0×103〜5.0×103Paである。
一方、封止樹脂層34が軟らかすぎると、封止樹脂が過剰に流動化し、必要とされる部分以外にまで樹脂が拡散し、デバイスの汚損、外観不良を招来するおそれがある。
このため、熱硬化前の封止樹脂層34の120℃における溶融粘度は、好ましくは100〜200Pa・秒、さらに好ましくは110〜190Pa・秒である。
また、熱硬化前の封止樹脂層34を120℃で温度一定とした場合に、溶融粘度が最低値に達するまでの時間は、好ましくは60秒以下、さらに好ましく50秒以下、特に好ましくは40秒以下である。
上記封止樹脂層34は、基本的にはバインダー成分(A)と熱硬化性成分(B)とを必須成分とし、必要に応じ、その他の添加物(C)が配合される。
「バインダー成分(A)」
バインダー成分(A)としては、接着性を有するポリマーであれば特に制限なく使用できるが、通常アクリル系重合体が好ましく使用される。
ここで(メタ)アクリル酸エステルモノマーとしては、(メタ)アクリル酸シクロアルキルエステル、(メタ)アクリル酸ベンジルエステル、アルキル基の炭素数が1〜18である(メタ)アクリル酸アルキルエステルが用いられる。
また、アクリル酸ヒドロキシエチル等の水酸基含有モノマーを導入することにより、被着体との密着性や粘着物性のコントロールが容易になる。
アクリル系重合体の重量平均分子量は、好ましくは10万以上、さらに好ましくは15万〜100万である。
熱硬化性成分(B)は、加熱を受けると三次元網状化し、被着体を強固に接着する性質を有する。このような熱硬化性成分(B)は、一般的にはエポキシ、フェノール、レゾルシノール、ユリア、メラミン、フラン、不飽和ポリエステル、シリコーン等の熱硬化性樹脂と、適当な硬化促進剤とから形成されている。このような熱硬化性成分は種々知られており、本発明においては特に制限されることなく従来より公知の様々な熱硬化性成分を用いることができる。
エポキシ樹脂(B−1)としては、従来より公知の種々のエポキシ樹脂が用いられるが、通常は、重量平均分子量300〜2000程度のものが好ましく、特に300〜500、好ましくは330〜400の常態液状のエポキシ樹脂と、重量平均分子量400〜2000、好ましくは500〜1500の常態固体のエポキシ樹脂とをブレンドした形で用いるのが望ましい。
このようなエポキシ樹脂としては、具体的には、ビスフェノールA、ビスフェノールF、レゾルシノール、フェニルノボラック、クレゾールノボラックなどのフェノール類のグリシジルエーテル;ブタンジオール、ポリエチレングリコール、ポリプロピレングリコールなどのアルコール類のグリシジルエーテル;フタル酸、イソフタル酸、テトラヒドロフタル酸などのカルボン酸のグリシジルエーテル;アニリンイソシアヌレートなどの窒素原子に結合した活性水素をグリシジル基で置換したグリシジル型もしくはアルキルグリシジル型のエポキシ樹脂;ビニルシクロヘキサンジエポキシド、3,4−エポキシシクロヘキ
シルメチル−3,4−ジシクロヘキサンカルボキシレート、2−(3,4−エポキシ)シクロヘキシル−5,5−スピロ(3,4−エポキシ)シクロヘキサン−m−ジオキサンなどのように、分子内の炭素−炭素二重結合をたとえば酸化することによりエポキシが導入された、いわゆる脂環型エポキシドを挙げることができる。
これらの中でも、本発明では、ビスフェノール系グリシジル型エポキシ樹脂、o-クレゾールノボラック型エポキシ樹脂およびフェノールノボラック型エポキシ樹脂が好ましく用いられる。
熱活性型潜在性エポキシ樹脂硬化剤(B−2)とは、室温ではエポキシ樹脂と反応せず、ある温度以上の加熱により活性化し、エポキシ樹脂と反応するタイプの硬化剤である。
封止樹脂層34には、カップリング剤(C1)を配合しても良い。
カップリング剤(C1)は、上記(A)または(B)成分、好ましくは成分(B)が有する官能基と反応する基を有することが望ましい。
カップリング剤(C1)は硬化反応時に、カップリング剤中の有機官能基が熱硬化性成分(B)(特に好ましくはエポキシ樹脂)と反応すると考えられ、硬化物の耐熱性を損なわずに、接着性、密着性を向上させることができ、さらに耐水性(耐湿熱性)も向上する。
また、上記のようなカップリング剤(C1)は、前記熱硬化性成分(B)100質量部に対して通常0.1〜20質量部、好ましくは0.3〜15質量部、特に好ましくは0.5〜10質量部の割合で用いられる。
アナート、ジフェニルメタン−2,4'−ジイソシアナート、3−メチルジフェニルメタ
ンジイソシアナート、ヘキサメチレンジイソシアナート、イソホロンジイソシアナート、ジシクロヘキシルメタン−4,4'−ジイソシアナート、ジシクロヘキシルメタン−2,
4'−ジイソシアナート、リジンイソシアナートなどがあげられる。
げることができる。
また、上記封止樹脂層34には、さらに、シリカ、アルミナ、ガラス、雲母、酸化クロム、酸化チタン、顔料などのフィラーを添加してもよい。
また、封止樹脂層34の熱応答性(加熱流動性)を制御するため、60〜150℃にガラス転移点を有する熱可塑性樹脂を配合してもよい。
封止樹脂層34は、好ましくは前記した加熱流動性を有する。
封止樹脂層34の加熱流動性を左右する第1の要因としては、上記配合物中のバインダー成分(A)と熱硬化性成分(B)との割合があげられる。バインダー成分(A)は高分子量体であるため、添加量が増えるにつれ加熱時の流動性を阻害し、添加量が少ないと流動性を発現する。
)との合計((A)+(B))100質量部中に、好ましくは10〜99質量部、さらに好ましくは50〜97質量部、特に好ましくは83〜95質量部である。
この場合、封止樹脂層のうち回路基板側の構成層を上記加熱流動性を有する樹脂で形成し、その上層、すなわち最終的な半導体装置で最外層となる層を、(耐衝撃性、耐擦傷性)等の極めて硬い硬化層を形成する樹脂層とすることが好ましい。また、レーザーマーキング等の手段で情報表示が可能な樹脂層を最外層に設けてもよい。
11・・・開口部
12・・・リードピン形成用金属フレーム
14・・・半導体チップ
16・・・接着性樹脂
18・・・ワイヤ
20・・・マスキング部材
20’・・マスキング部材
24a・・インナーリード形成部
24b・・インナーリード
26a・・アウターリード形成部
26b・・アウターリード
28・・・電極端子
30・・・半導体封止用樹脂シート
30’・・半導体封止用樹脂シート
32・・・支持シート
32’・・支持シート
34・・・封止樹脂層
34’・・封止樹脂層
40・・・半導体装置
50・・・押圧コテ
52・・・ローラー
L・・・距離
100・・・回路基板
102・・・半導体素子
104・・・樹脂
106・・・基材テープ
Claims (4)
- 複数の半導体チップが搭載されたリードピン形成用金属フレームよりなる回路基板を準備する工程と、
前記回路基板の表面または裏面の少なくとも一面に、前記複数の半導体チップが各々に島状となるよう所望部分にマスキング部材の貼付を行う工程と、
支持シートと、前記支持シートの全面に剥離可能に積層されてなる熱硬化性の封止樹脂層とからなる半導体封止用樹脂シートを準備する工程と、
前記半導体封止用樹脂シートの前記封止樹脂層を、前記マスキング部材が貼付された前記回路基板上に貼付する工程と、
前記封止樹脂層を前記回路基板上に貼付した後、前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離することにより、前記回路基板の前記半導体チップを島状に樹脂封止する工程と、
前記回路基板の前記半導体チップを島状に樹脂封止した後、樹脂封止された島状の前記半導体チップごとに前記回路基板を切断する工程と、を含み、
前記マスキング部材を剥離する前または/および前記マスキング部材を剥離した後に前記封止樹脂層の熱硬化を行う工程を含むことを特徴とする半導体装置の製造方法。 - 前記回路基板の両面に、前記マスキング部材の貼付が行われることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体封止用樹脂シートの前記封止樹脂層を、前記マスキング部材が貼付された前記回路基板上に貼付する工程と、
前記封止樹脂層を前記回路基板上に貼付した後、前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離することにより、前記回路基板の前記半導体チップを島状に樹脂封止する工程と、の間に、
前記マスキング部材を前記マスキング部材上に重なる一部の前記封止樹脂層ともに剥離し易いよう、前記マスキング部材の側端にあわせて前記樹脂封止樹脂層に切り込みを入れる工程を有することを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記回路基板の平面形状よりもやや大きな開口部を有する枠体に前記半導体封止用樹脂シートを張設した状態で、前記半導体封止用樹脂シートの前記封止樹脂層面を回路基板面に接触させることを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005335634A JP4472620B2 (ja) | 2005-11-21 | 2005-11-21 | 樹脂封止型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005335634A JP4472620B2 (ja) | 2005-11-21 | 2005-11-21 | 樹脂封止型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007142248A JP2007142248A (ja) | 2007-06-07 |
JP4472620B2 true JP4472620B2 (ja) | 2010-06-02 |
Family
ID=38204738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005335634A Active JP4472620B2 (ja) | 2005-11-21 | 2005-11-21 | 樹脂封止型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4472620B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8474824B2 (en) | 2008-11-10 | 2013-07-02 | Eaton Corporation | Pressure sensing module having an integrated seal plate and method of assembling pressure sensing module |
JP2014192446A (ja) * | 2013-03-28 | 2014-10-06 | Toray Ind Inc | 電子部材の製造方法 |
-
2005
- 2005-11-21 JP JP2005335634A patent/JP4472620B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007142248A (ja) | 2007-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4519762B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
US8034667B2 (en) | Semiconductor sealing resin sheet and semiconductor device manufacturing method using the same | |
JP4668001B2 (ja) | ダイシング・ダイボンド兼用シートおよびこれを用いた半導体装置の製造方法 | |
JP2005327789A (ja) | ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法 | |
JP4536660B2 (ja) | ダイシング・ダイボンド用粘接着シートおよび半導体装置の製造方法 | |
JP2002280329A (ja) | チップ用保護膜形成用シートおよび半導体チップの製造方法 | |
JP5301023B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP7143845B2 (ja) | 半導体封止成形用仮保護フィルム | |
JPH108001A (ja) | 粘接着テープおよびその使用方法 | |
TWI622633B (zh) | 非導電性黏結膜 | |
JP4067308B2 (ja) | ウエハダイシング・接着用シートおよび半導体装置の製造方法 | |
JP5005324B2 (ja) | 粘接着剤組成物、粘接着シートおよび半導体装置の製造方法 | |
JPH09100450A (ja) | 粘接着テープおよびその使用方法 | |
JP2004095844A (ja) | ウエハダイシング・接着用シートおよび半導体装置の製造方法 | |
JP5156033B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP5237647B2 (ja) | 粘接着剤組成物、粘接着シートおよび半導体装置の製造方法 | |
JP5005325B2 (ja) | 粘接着剤組成物、粘接着シートおよび半導体装置の製造方法 | |
JP4472620B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP5414256B2 (ja) | 接着剤組成物、接着シートおよび半導体装置の製造方法 | |
KR20100090654A (ko) | 접착제 조성물, 접착용 시트, 다이싱ㆍ다이 어태치 필름 및 반도체 장치 | |
JP2002343816A (ja) | 樹脂タイバー形成用テープ、樹脂タイバー、樹脂タイバー付リードフレーム、樹脂封止型半導体装置およびその製造方法 | |
JP2011151110A (ja) | 半導体用接着フィルム、半導体用接着フィルムの製造方法及び半導体装置の製造方法 | |
JP5234594B2 (ja) | 粘接着剤組成物、粘接着シートおよび半導体装置の製造方法 | |
KR20070022729A (ko) | 다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한반도체장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100303 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4472620 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160312 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |