KR20070022729A - 다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한반도체장치의 제조방법 - Google Patents

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오사무 야마자키
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샤프 가부시키가이샤
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Abstract

본 발명은, 이른바 「스택형 반도체장치」에 있어서, 스택시에 발생하는 본딩 와이어의 손상을 저감시킴과 동시에, 반도체 칩끼리를 접착하는 접착제층의 두께의 정밀도 불량에 기인하는 반도체장치 높이의 불균일, 기판으로부터 최상층의 반도체 칩의 표면까지의 높이의 불균일, 및 최상층 반도체 칩의 기울어짐 등을 해소하는 것을 목적으로 하고 있다. 이러한 목적을 달성하는 본 발명의 다이싱·다이본딩 겸용 점접착 시트는, 기재와, 상기 기재 상에 박리 가능하게 적층되어 되는 점접착제층으로 되고, 상기 점접착제층이, 상온 감압 접착성이고 또한 열경화성을 가지며, 열경화 전의 점접착제층의 탄성률이 1.0×103~1.0×104 ㎩이고, 열경화 전의 점접착제층의 120℃에 있어서의 용융점도가 100~200 ㎩·초이며, 열경화 전의 점접착제층을 120℃에서 온도 일정하게 한 경우에, 용융점도가 최소값에 도달할 때까지의 시간이 60초 이하인 것을 특징으로 하고 있다.
다이싱, 다이본딩, 점접착 시트, 스택형 반도체장치

Description

다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한 반도체장치의 제조방법{Adhesive sheet for both dicing and die bonding and semiconductor device manufacturing method using the adhesive sheet}
본 발명은, 다이싱·다이본드(dicing and die bonding) 겸용 점접착 시트(adhesive sheet) 및 이것을 사용한 스택형 반도체장치(stacked type semiconductor device)의 제조방법에 관한 것이다.
반도체장치의 고속화, 소형화를 도모하기 위해, 단일기판(single substrate) 내에 복수개의 반도체 칩(이후, 간단하게 칩이라고도 부른다)을 2차원적으로 실장(mounting)하는 것이 행하여지고 있다. 이와 같은 반도체장치를 멀티칩 모듈(multi-chip module)이라고 부르고 있지만, 더욱 소형화를 진전시킨 구성으로서, 칩을 3차원적으로 적층한 것이 있다. 이와 같이, 칩이 3차원적으로 적층된 패키지(package)는, 「스택형 반도체장치」라고도 불리우고 있다.
이와 같은 장치로서는, 큰 칩 상에 작은 칩을 적층한 장치(일본국 특허공개 제(소)57-34466호, 일본국 특허공개 제(평)7-38053호 참조), 칩의 위치를 조금 옮겨 적층한 장치(일본국 특허공개 제(소)57-34466호 참조), 주위 가장자리부(peripheral portion)에 단차(段差)가 형성된 칩을 적층한 장치(일본국 특허공개 제(평)6-244360호 참조), 2개의 칩을 뒤를 맞대고(back-to-back fashion) 접합하여, 한쪽 칩은 직접 기판에 접합하고, 다른쪽 칩은 본딩 와이어로 기판에 접합한 장치(일본국 특허공개 제(평)7-273275호 참조) 등이 제안되어 있다.
그러나, 상기 구성의 장치는 각각 이하에 나타내는 결점을 갖고 있다.
큰 칩 상에 작은 칩을 적층하는 구성에서는, 당연한 일이지만 동일 사이즈의 칩을 적층할 수 없고, 칩의 위치를 조금 옮겨 적층하는 경우에는, 칩의 전체 주위에 전극 패드(electrode pad)가 설치되어 있지 않는다고 하는 구조적인 결점을 갖는다. 통상, 유통되고 있는 칩은, 전체 주위에 패드가 설치되어 있는 경우가 많다. 칩 위치에 제한을 둔 경우, 이들의 칩을 이용할 수 없게 된다는 문제가 발생한다.
또한, 주위 가장자리부에 단차가 형성된 칩을 적층하는 구성에서는, 단차에 의해 전극 패드부분에 공간이 생기기 때문에, 동일한 크기의 칩을 적층해도 본딩 와이어에 손상을 입히는 경우는 없지만, 단차를 형성하기 위한 가공이 필요하고, 그 때문에 칩의 수율(yield)이 저하된다고 하는 결점이 있다. 더욱이, 칩 주위 가장자리부는, 판 두께(plate thickness)가 얇기 때문에 기계적 강도가 저하되어 있어, 와이어 본딩시에 기계적인 손상이 발생하는 경우가 있었다.
또한, 뒤를 맞대고 접합한 칩을 사용하는 구성에서는, 칩을 2장까지 밖에 적층할 수 없고, 칩을 직접 기판에 접합하기 위해 전극 패드 상에 범프(bump)를 형성할 필요가 있으며, 칩을 기판에 접촉하는 방식이 2장의 칩에서 상이하고, 플립칩용 다이본더(die bonder for flip-chip)와 와이어 본더(wire bonder)의 2종류의 본더가 필요하다는 불편함이 있었다.
이와 같은 과제를 해소하기 위해, 특허문헌 1에는, 복수개의 반도체 칩이 기판 상에 적층된 반도체장치로서, 상기 반도체 칩의 주위 가장자리부에 전극 패드가 형성되고, 또한 전극 패드와 상기 기판이 본딩 와이어로 접속되어 있으며, 반도체 칩 상호간에는 두께 25 ㎛ 이상, 300 ㎛ 이하의 접착층(adhesive layer)이 사이에 개재(介在)되어 있는 것을 특징으로 하는 반도체장치가 개시되어 있다.
이와 같은 특허문헌 1의 발명에 의하면, 칩에 특별한 가공을 실시하거나, 칩의 사이즈나 전극 패드의 배치 등에 각별한 제한을 두지 않아도, 동일 사이즈의 칩을 3차원적으로 적층할 수 있다는 이점이 있다.
그러나, 특허문헌 1에 있어서의 접착제층은, 액상 접착제를 도포 경화시킴으로써 형성되어 있기 때문에, 접착제층의 두께 및 영역을 조절하는 것이 곤란하다. 이 때문에, 접착제층을 구성하는 접착제의 새어나옴(블리드(bleeding)) 등에 의한 기판이나 반도체 칩의 오염이나, 적층된 반도체 칩에 기울어짐(inclination)이 발생하는 등의 문제를 초래한다.
특히, 반도체 칩을 다층화하는 경우에 있어서는, 반도체장치 높이의 불균일(variation), 기판으로부터 최상층(uppermost layer)의 반도체 칩의 표면까지 높이의 불균일, 및 최상층의 반도체 칩의 기울어짐 등이 커지기 때문에, 반도체 칩의 윗면에 와이어 본드를 행하기 위한 위치 인식을 할 수 없게 되는 등, 안정된 생산이 곤란해진다고 하는 문제를 초래한다. 즉, 적층수가 2개인 경우에 있어서는, 상기의 불균일 및 기울어짐은 큰 문제가 되지 않아도, 적층되는 반도체 칩의 수가 3개, 4개로 증가함에 따라서, 상기 높이의 불균일 및 기울어짐이 커지기 때문에, 반 도체장치의 안정된 생산이 곤란해진다고 하는 문제를 초래한다.
또한, 특허문헌 2에는, 기판 상에 복수개의 반도체 칩이 적층되어 있고, 또한 반도체 칩의 각각에 설치되어 있는 전극 단자(electorode terminal)는 본딩 와이어에 의해 기판에 전기적으로 접속되어 있는 반도체장치로서, 본딩 와이어와 상기 본딩 와이어가 접속되어 있는 반도체 칩의 상기 본딩 와이어쪽에 적층되어 있는 반도체 칩과의 사이에 절연층(insulating layer)이 형성되어 있는 것을 특징으로 하는 반도체장치가 개시되어 있다. 이 반도체장치는, 특허문헌 2의 청구항 11에 기재되어 있는 바와 같이, 「절연층과 접착층으로 되는 시트를, 반도체 칩이 분할되기 전의 웨어퍼(wafer)에, 상기 시트의 절연층쪽이 상기 웨이퍼에 접하도록 첩부(attach)하는 시트 첩부공정(sheet attaching step)과, 상기 시트가 첩부된 웨이퍼를 다이싱에 의해 반도체 칩으로 분할하는 분할공정(dividing step)과, 상기 접착층에 의해, 상기 접착층이 첩부된 반도체 칩을, 본딩 와이어에 의해 기판과 전기적으로 접속되어 있는 반도체 칩에 접착하는 접착공정(adhering step)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법」 또는, 청구항 12에 기재되어 있는 바와 같이, 「절연층으로 되는 절연층 시트를 반도체 칩이 분할되기 전의 웨이퍼에 첩부하는 절연층 첩부공정과, 상기 절연층 첩부공정 후에, 접착층으로 되는 접착층 시트를 상기 웨이퍼의 상기 절연층 시트가 첩부된 면에 첩부하는 접착층 첩부공정과, 상기 절연층 시트 및 접착층 시트가 첩부된 웨이퍼를 다이싱에 의해 반도체 칩으로 분할하는 분할공정과, 상기 접착층에 의해, 상기 접착층이 첩부된 반도체 칩을, 본딩 와이어에 의해 기판과 전기적으로 접속되어 있는 반도체 칩에 접착하는 접착공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법」에 의해 제조되어 있다.
절연층으로서는, 내열성(heat resistance)이 우수하여, 100℃~200℃에서의 소성 변형(plastic deformation)이 적은 수지, 특히 폴리이미드계의 수지가 바람직한 요지가 기재되어 있다(0060 단락 참조).
이와 같은 수지로 되는 절연층은, 일반적으로 상온에 있어서의 감압 접착성(pressure sensitive adhering property)이 낮기 때문에, 롤러(roller) 등을 사용한 열압착(thermocompression)에 의해 웨이퍼에 첩부된다고 생각되어진다. 따라서, 특허문헌 2의 청구항 11의 방법에서는, 절연층과 접착층으로 되는 시트를 웨이퍼에 첩부할 때에, 접착층에 과도한 압력이 부하되기 때문에, 접착층의 두께 정밀도(thickness accuracy)가 손상되는 경우가 있다. 이와 같이 접착층의 두께 정밀도가 손상되면, 상기 특허문헌 1에 있어서의 액상 접착제의 경우와 동일하게, 반도체장치 높이의 불균일, 기판으로부터 최상층의 반도체 칩의 표면까지 높이의 불균일, 및 최상층의 반도체 칩의 기울어짐 등이 커지기 때문에, 안정된 생산이 곤란해진다고 하는 문제를 초래한다.
또한, 특허문헌 2의 청구항 12의 방법에서는, 절연층을 첩부한 후, 접착층을 첩부하고 있지만, 특허문헌 2의 접착층은 열경화성 수지로 되어, 감압 접착성을 갖지 않기 때문에, 첩부 시에는 열압착이 행하여지고 있다고 생각되어진다. 따라서, 접착층의 첩부시에는, 청구항 11의 제법과 동일하게, 접착층에 과도한 압력이 부하되기 때문에, 접착층의 두께 정밀도가 손상되는 경우가 있어, 상기와 동일한 여러 문제가 발생할 우려가 있다.
또한, 특허문헌 2(0063 단락)에 있어서는, 「접착층(6)으로서는, 가열에 고체로부터 액체로 용융된 후에 경화되는 열경화성 수지가 바람직하고, 그 중에서도 특히 에폭시 수지가 바람직하다」고 기재되어 있지만, 접착층에 요구되는 바람직한 용융, 경화 특성에 대해서는 특별히 기재되어 있지는 않다.
접착층이 단단하면, 본딩 와이어를 찌부러뜨려(crush) 손상을 입히고, 반대로 단순히 부드러운 성질이라면, 본딩시의 압력의 불균일(nonuniformity)로 칩에 기울어짐이 발생하거나, 단부(edge)로부터 접착제가 새어나와(bleed out), 윗쪽 칩의 본딩 패드(bonding pad)를 오염시킬 가능성이 있다. 본딩 패드가 접착제로 오염되면 와이어 본딩을 할 수 없게 되거나, 단선(breaking of wire)이 일어나기 쉬워진다.
특허문헌 1: 일본국 특허공개 제(평)10-027880호 공보
특허문헌 2: 일본국 특허공개 제2002-222913호 공보
발명의 개시
발명이 해결하고자 하는 과제
본 발명은, 상기한 이른바 「스택형 반도체장치」에 있어서, 스택시에 발생하는 본딩 와이어의 손상을 저감시킴과 동시에, 반도체 칩끼리를 접착하는 접착제층 두께의 정밀도 불량에 기인하는 반도체장치 높이의 불균일, 기판으로부터 최상층의 반도체 칩의 표면까지 높이의 불균일, 및 최상층의 반도체 칩의 기울어짐 등을 해소하는 것을 목적으로 하고 있다.
과제를 해결하기 위한 수단
본 발명의 다이싱·다이본딩(die-bonding) 겸용 점접착 시트는,
기재와, 상기 기재 상에 박리 가능하게 적층되어 되는 점접착제층(adhesive layer)으로 되고,
상기 점접착제층이, 상온 감압 접착성이고 또한 열경화성을 가지며, 열경화 전의 점접착제층의 탄성률이 1.0×103~1.0×104 ㎩이고, 열경화 전의 점접착제층의 120℃에 있어서의 용융점도(melt viscosity)가 100~200 ㎩·초이며, 열경화 전의 점접착제층을 120℃에서 온도 일정하게 한 경우에, 용융점도가 최소값에 도달할 때까지의 시간이 60초 이하인 것을 특징으로 하고 있다.
본 발명에 있어서는, 상기 점접착제층이 에너지선 경화성(energy beam curability)을 갖고, 청구항 1에 기재된 물성이, 에너지선 경화 후, 열경화 전의 물성인 것이 바람직하다.
본 발명의 다이싱·다이본딩 겸용 점접착 시트는, 스택형 반도체장치의 반도체 칩 사이의 접착 고정에 바람직하게 사용된다.
즉, 본 발명의 스택형 반도체장치의 제조방법은,
스택형 반도체장치의 제2층 보다도 상층을 구성하는 반도체 칩이 형성된 반도체 칩의 이면(rear surface)에 상기 다이싱·다이본딩 겸용 점접착시트를 첩부하고,
상기 반도체 웨이퍼를 반도체 칩마다, 점접착제층과 함께 풀 컷트 다이싱(full-cut dicing)을 행하여,
이면에 점접착제층을 갖는 반도체 칩을 기판으로부터 픽업하고,
별도로, 와이어가 결선되어 있는(wire-connected) 제1층을 구성하는 반도체 칩이 탑재되어 있는 기판을 준비하여, 상기 기판을 가열하고,
상기 반도체 칩의 점접착제층을 상기 기판의 와이어 형성면에 묻어, 점접착제층면이 제1층을 구성하는 반도체 칩 표면에 접촉시킨 후,
점접착제층을 열경화시키는 것을 특징으로 하고 있다.
상기에 있어서, 점접착제층이 에너지선 경화성을 갖는 경우에는, 풀 컷트 다이싱 전 또는 후에 점접착제층에 에너지선 조사를 행한다.
이와 같은 본 발명의 스택형 반도체장치의 제법에 있어서는, 점접착제층의 두께가 와이어 높이 보다도 5~50 ㎛ 두꺼운 두께의 다이싱·다이본딩 겸용 점접착 시트를 사용하는 것이 바람직하다.
발명의 효과
이와 같은 본 발명에 의하면, 이른바 스택형 반도체장치에 있어서, 스택시에 발생하는 본딩 와이어의 손상을 저감시킴과 동시에, 반도체 칩끼리를 접착시키는 접착제층 두께의 정밀도 불량에 기인하는 반도체장치 높이의 불균일, 기판으로부터 최상층의 반도체 칩의 표면까지 높이의 불균일, 및 최상층의 반도체 칩의 기울어짐 등이 해소되어, 반도체장치의 품질, 생산성의 향상에 기여할 수 있다.
도면의 간단한 설명
도 1은, 본 발명의 다이싱·다이본딩 겸용 점접착 시트를 나타낸다.
도 2는, 본 발명의 제조방법의 하나의 공정을 나타낸다.
도 3은, 본 발명의 제조방법의 하나의 공정을 나타낸다.
도 4는, 본 발명의 제조방법의 하나의 공정을 나타낸다.
도 5는, 본 발명에 의해 얻어지는 스택형 반도체장치의 일례를 나타낸다.
부호의 설명
1…다이싱·다이본딩 겸용 점접착 시트
2…기재(base material)
3…점접착제층
4…링 프레임(ring frame)
5…반도체 웨이퍼
6…반도체 칩(스택용 칩(제2층))
10…기판
11, 13…와이어
12…반도체 칩(보텀 칩(bottom chip)(제1층))
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 대해서 도면을 참조하면서 더욱 구체적으로 설명한다.
도 1에 나타내는 바와 같이, 본 발명의 다이싱·다이본딩 겸용 점접착 시트(1)은, 기재(2)와 상기 기재(2) 상에 박리 가능하게 적층되어 되는 점접착제층(3)으로 된다. 점접착 시트(1)은, 테이프형상, 라벨형상 등 모든 형상을 취할 수 있다.
이하, 기재(2), 점접착제층(3)을 각각 설명한다.
「기재(2)」
점접착 시트(1)의 기재(2)로서는, 예를 들면, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 폴리염화비닐 필름, 염화비닐 공중합체 필름, 폴리에틸렌 테레프탈레이트 필름, 폴리에틸렌 나프탈레이트 필름, 폴리부틸렌 테레프탈레이트 필름, 폴리우레탄 필름, 에틸렌 초산비닐 필름(ethylene-vinyl acetate film), 아이오노머 수지 필름(ionomer resin film), 에틸렌·(메타)아크릴산 공중합체 필름, 에틸렌·(메타)아크릴산 에스테르 공중합체 필름, 폴리스티렌 필름, 폴리카보네이트 필름, 폴리이미드 필름, 플루오로 수지 필름 등의 필름이 사용된다. 또한 이들의 가교 필름(crosslinked film)도 사용된다. 더욱이 이들의 적층 필름(laminated film)이어도 된다. 더욱이 이들의 필름은, 투명 필름, 착색 필름 또는 불투명 필름이어도 된다. 후술하는 점접착제층(3)이 광(자외선)경화성인 경우는, 투명 필름 또는 착색 투명 필름이 선택된다.
본 발명의 반도체장치의 제조방법에 있어서는, 후술하는 바와 같이, 칩의 이면에 점접착제층(3)을 고착(fixing) 잔존시켜서 기재(2)로부터 픽업하기 때문에, 기재(2)와 점접착제층(3)은 박리 가능하도록 적층되어 있다. 이 때문에, 기재(2)의 점접착제층(3)에 접하는 면의 표면 장력은, 바람직하게는 40 mN/m 이하, 더욱 바람직하게는 37 mN/m 이하, 특히 바람직하게는 35 mN/m 이하인 것이 바람직하다. 이와 같은 표면 장력이 낮은 기재는, 재질을 적절히 선택하여 얻는 것이 가능하고, 또한 기재의 표면에 실리콘 수지나 알키드 수지(alkyd resin) 등의 이형제(release agent)를 도포하여 이형처리(releasing treatment)를 실시함으로써 얻는 것도 가능하다.
이와 같은 기재(2)의 막 두께는, 통상은 10~500 ㎛, 바람직하게는 15~300 ㎛, 특히 바람직하게는 20~250 ㎛ 정도이다.
「점접착제층(3)」
점접착제층(3)은, 상온 감압 접착성이고 또한 열경화성을 가지며, 바람직하게는 추가로 에너지선 경화성을 갖는다.
이와 같은 본 발명의 점접착 시트(1)에 있어서는, 점접착제층(3)을, 웨이퍼 다이싱시의 웨이퍼 고정에 사용함과 동시에, 최종적으로 반도체 칩끼리의 고착에도 사용한다. 특히, 후술하는 본 발명의 스택형 반도체장치의 제법에 있어서는, 반도체 웨이퍼를 점접착 시트(1)로 고정하면서 웨이퍼의 다이싱을 행한 후, 이면에 점접착제층을 갖는 반도체 칩을 기재로부터 픽업하고, 상기 반도체 칩의 점접착제층면을 기판의 와이어 형성면에 서서히 묻어, 점접착제층(3)면이 제1층을 구성하는 반도체 칩 표면에 접촉시킨다. 이 때, 와이어 형성면은, 상기 점접착제층의 용융온도 보다 약간 높고, 또한 그의 경화온도 이하의 온도로 가열된다. 이 때문에, 점접착제층이 지나치게 연화(軟化)되면, 점접착제층의 두께 정밀도가 저하될 우려가 있다.
따라서, 본 발명에 있어서, 점접착제층(3)의 열경화 전에 있어서의 탄성률(elastic modulus)은 1.0×103~1.0×104 ㎩, 바람직하게는 1.0×103~5.0×103 ㎩이다. 또한, 점접착제층(3)의 탄성률은, 100℃에서, 동적 점탄성 측정장치(dynamic viscoelasticity measuring apparatus)에 의해 측정 주파수 1 ㎐에서 측정된다. 점접착제층(3)의 열경화 전에 있어서의 탄성률이 이와 같은 범위에 있으면, 스택형 반도체장치의 제조시에 있어서의 점접착제층의 변형이 일어나기 어려워, 점접착제층의 두께 정밀도가 유지된다.
또한, 반도체 칩의 압접(pressing for adhering)시에 있어서, 점접착제층(3)이 너무 단단하면, 와이어가 찌부러지거나 단선될 우려가 있다. 한편, 점접착제층(3)이 너무 부드러우면, 점접착제가 유동화(fluidization)되어, 접착제층의 두께 정밀도 불량에 기인하는 여러 문제가 발생한다. 따라서, 반도체 칩의 압접시에 있어서의 점접착제층(3), 즉, 열경화 전의 점접착제층(3)은 적당한 용융 물성을 갖는 것이 요구된다.
이 때문에, 열경화 전의 점접착제층(3)의 120℃에 있어서의 용웅 점도는, 100~200 ㎩·초, 바람직하게는 110~190 ㎩·초이다. 또한, 열경화 전의 점접착제층(3)의 120℃에 있어서의 용웅 점도는 동적 점탄성 측정장치에 의해 측정 주파수 1 ㎐에서 측정된다.
또한, 열경화 전의 점접착제층을 120℃에서 온도 일정하게 했을 경우에, 용융 점도가 최저값에 도달할 때까지의 시간은, 60초 이하, 바람직하게는 50초 이하, 더욱 바람직하게는 40초 이하이다. 조성에 고분자를 포함하는 점접착제는, 고온이 되어도 전체가 균일한 점도를 나타낼 때까지 시간이 걸린다. 따라서, 점접착제는 승온 후 일정 온도로 하면 서서히 점도가 저하되어 간다. 그러나, 점접착제는 열경화성을 갖기 때문에, 시간의 경과와 함께 열경화에 의한 점도의 상승이 일어난다. 또한, 점접착제층(3)의 120℃에 있어서의 용융 점도가 최소값에 도달하는 시간은, 동적 점탄성 측정장치에 의해 측정 주파수 1 ㎐에서 측정된다.
가열된 와이어에 점접착제층면이 접함으로써 점접착제층이 국부적으로 가열되어, 와이의 근방의 점접착제층만이 국부적으로 점도가 저하된다. 이 때문에, 점착제층 중에 와이어가 신속하게 묻혀, 와이어의 손상이 저감된다. 그러나, 가열된 와이어나 칩 본체로부터 먼 점접착제는 열전도가 늦어 반도체 칩 본체에 도달할 때까지는, 실질적으로 점도의 저하는 일어나지 않는다. 이에 따라, 와이어에 손상을 입히지 않고, 또한 점접착제 전체의 변형을 최소로 억제할 수 있다. 따라서, 점접착제의 블리드 아웃(bleed out) 등이 일어나기 어려워져, 점접착제층의 두께 정밀도를 유지할 수 있다.
또한, 본 발명에 있어서, 점접착제층(3)은, 열경화성임과 동시에, 에너지선 경화성을 갖는 경우가 있다. 이 경우, 상기의 여러 물성은, 에너지선 경화 후, 열경화 전의 특성을 나타낸다.
상기 점접착제층(3)은, 기본적으로는 점착성분(A)와 열경화성 성분(B)를 필수성분으로 하여, 바람직하게는 에너지선 경화성 성분(C)를 포함하고, 필요에 따라서 그 밖의 첨가물(D)가 배합된다.
이하, 상기 성분(A)~(D)를 설명한다.
「점착성분(A)」
점착성분(A)로서는, 통상 아크릴계 중합체가 바람직하게 사용된다. 아크릴계 중합체의 반복 단위(repeating unit)로서는, (메타)아크릴산 에스테르 모노머 및 (메타)아크릴산 유도체로부터 유도되는 반복 단위를 들 수 있다. 여기에서 (메타)아크릴산 에스테르 모노머로서는, (메타)아크릴산 시클로알킬 에스테르, (메타)아크릴산 벤질 에스테르, 알킬기의 탄소수가 1~18인 (메타)아크릴산 알킬 에스테르가 사용된다. 이들 중에서도, 특히 바람직하게는 알킬기의 탄소수가 1~18인 (메타)아크릴산 알킬 에스테르, 예를 들면 아크릴산 메틸, 메타크릴산 메틸, 아크릴산 에틸, 메타크릴산 에틸, 아크릴산 프로필, 메타크릴산 프로필, 아크릴산 부틸, 메타크릴산 부틸 등이 사용된다. 또한, (메타)아크릴산 유도체로서는, 예를 들면 (메타)아크릴산 글리시딜 등을 들 수 있다.
특히 (메타)아크릴산 글리시딜 단위와, 적어도 1종류의 (메타)아크릴산 알킬 에스테르 단위를 포함하는 것이 바람직하다. 이 경우, 공중합체 중에 있어서의 (메타)아크릴산 글리시딜로부터 유도되는 성분 단위의 함유율은 통상은 0~80 질량%, 바람직하게는 5~50 질량%이다. 글리시딜기를 도입함으로서, 후술하는 열경화성 성분으로서의 에폭시 수지와의 상용성(compatibility)이 향상되고, 또한 경화 후의 Tg가 높아져 내열성도 향상된다. 또한 (메타)아크릴산 알킬 에스테르로서는, (메타)아크릴산 메틸, (메타)아크릴산 에틸, (메타)아크릴산 부틸 등을 사용하는 것이 바람직하다. 또한, 아크릴산 히드록시에틸 등의 수산기 함유 모노머를 도입함으로써, 피착체(adherend)와의 밀착성이나 점착물성의 조절이 용이해진다.
아크릴계 중합체의 중량 평균분자량은, 바람직하게는 10만 이상, 더욱 바람직하게는 15만~100만이다.
「열경화성 성분(B)」
열경화성 성분(B)는, 에너지선에 의해서는 경화되지 않지만, 가열을 받으면 3차원 망상화(three-dimensional network)되고, 피착체를 강고하게 접착하는 성질을 갖는다. 이와 같은 열경화성 성분(B)는, 일반적으로는 에폭시, 페놀, 레조르시놀(resorcinol), 요소(urea), 멜라민, 푸란, 불포화 폴리에스테르, 실리콘 등의 열경화성 수지와, 적당한 경화촉진제(hardening accelerator)로부터 형성되어 있다. 이와 같은 열경화성 성분은 여러 종류 알려져 있어, 본 발명에 있어서는 특별히 제한되지 않고 종래로부터 공지의 여러 종류의 열경화성 성분을 사용할 수 있다. 이와 같은 열경화성 성분의 일례로서는, (B-1)에폭시 수지와 (B-2)열활성형 잠재성 에폭시 수지 경화제(heat activated latent curing agent for epoxy resin)로 되는 접착성분을 들 수 있다.
에폭시 수지(B-1)로서는, 종래로부터 공지의 여러 종류의 에폭시 수지가 사용되지만, 통상은, 중량 평균분자량 300~2000 정도의 것이 바람직하고, 특히 300~500, 바람직하게는 330~400의 상태(ordinary state) 액상의 에폭시 수지와, 중량 평균분자량 400~2000, 바람직하게는 500~1500의 상태 고체의 에폭시 수지를 혼합(blending)한 형태로 사용하는 것이 바람직하다. 또한, 본 발명에 있어서 바람직하게 사용되는 에폭시 수지의 에폭시 당량은 통상 50~5000 g/eq이다. 이와 같은 에폭시 수지로서는, 구체적으로는 비스페놀 A, 비스페놀 F, 레조르시놀, 페닐 노볼락(phenyl novolac), 크레졸 노볼락(cresol novolac) 등의 페놀류의 글리시딜 에테르; 부탄디올, 폴리에틸렌 글리콜, 폴리프로필렌 글리콜 등의 알코올류의 글리시딜 에테르; 프탈산, 이소프탈산, 테트라히드로프탈산 등의 카르복실산의 글리시딜 에테르; 아닐린 이소시아누레이트(aniline isocyanurate) 등의 질소원자에 결합한 활성 수소를 글리시딜기로 치환한 글리시딜형 또는 알킬글리시딜형 에폭시 수지; 비닐시클로헥산 디에폭시드, 3,4-에폭시시클로헥실메틸-3,4-디시클로헥산카르복실레이트, 2-(3,4-에폭시)시클로헥실-5,5-스피로(3,4-에폭시)시클로헥산-m-디옥산 등과 같이, 분자 내의 탄소-탄소 이중결합을 예를 들면 산화함으로써 에폭시가 도입된, 이른바 지환형 에폭시드(alicyclic epoxide)를 들 수 있다. 또한 분자 내에 디시클로펜타디엔 골격과, 반응성의 에폭시기를 갖는 디시클로펜타디엔 골격 함유 에폭시 수지를 사용해도 된다.
이들 중에서도, 본 발명에서는, 비스페놀계 글리시딜형 에폭시 수지, O-크레졸 노볼락형 에폭시 수지 및 페놀 노볼락형 에폭시 수지가 바람직하게 사용된다.
이들 에폭시 수지는, 1종류 단독으로, 또는 2종류 이상을 조합시켜 사용할 수 있다.
열활성형 잠재성 에폭시 수지 경화제(B-2)란, 실온에서는 에폭시 수지와 반응하지 않고, 어느 온도 이상의 가열에 의해 활성화되어, 에폭시 수지와 반응하는 타입의 경화제이다.
열활성형 잠재성 에폭시 수지 경화제(B-2)의 활성화 방법에는, 가열에 의한 화학반응에서 활성종(active species)(음이온, 양이온)을 생성하는 방법; 실온 부근에서는 에폭시 수지(B-1) 중에 안정하게 분산되어 있고 고온에서 에폭시 수지와 상용·용해되어, 경화반응을 개시하는 방법; 몰레큘러 시브 봉입 타입의 경화제(curing agent included in molecular sieves)로 고온에서 용출하여 경화반응을 개시하는 방법; 마이크로캡슐(microcapsule)에 의한 방법 등이 존재한다.
이들 열활성형 잠재성 에폭시 수지 경화제는, 1종류 단독으로, 또는 2종류 이상을 조합시켜서 사용할 수 있다. 특히 상기 중에서도, 디시안디아미드(dicyandiamide), 이미다졸 화합물 또는 이들의 혼합물이 바람직하다.
상기와 같은 열활성형 잠재성 에폭시 수지 경화제(B-2)는, 에폭시 수지(B-1) 100 질량부에 대하여 통상 0.1~20 질량부, 바람직하게는 0.5~15 질량부, 특히 바람직하게는 1~10 질량부의 비율로 사용된다.
「에너지선 경화성 성분(C)」
점접착제층에는, 바람직하게는 에너지선 경화성 성분(C)가 배합되어 된다. 에너지선 경화성 성분(C)를 경화시킴으로써, 점접착제층의 점착력을 저하시킬 수 있기 때문에, 기재와 점접착제층과의 층간 박리(interlayer seperation)를 용이하게 행할 수 있게 된다.
에너지선 경화성 성분(C)는, 자외선, 전자선 등의 에너지선의 조사를 받으면 중합 경화되는 화합물이다. 이 에너지선 중합성 화합물은, 구체적으로는, 트리메틸올프로판 트리아크릴레이트, 테트라메틸올메탄 테트라아크릴레이트, 펜타에리트리톨 트리아크릴레이트, 디펜타에리트리톨 모노히드록시 펜타아크릴레이트, 디펜타에리트리톨 헥사아크릴레이트, 또는, 1,4-부틸렌글리콜 디아크릴레이트, 1,6-헥산디올 디아크릴레이트, 폴리에틸렌글리콜 디아크릴레이트, 올리고에스테르 아크릴레이트, 우레탄아크릴레이트계 올리고머, 에폭시 변성 아크릴레이트, 폴리에테르 아크릴레이트, 이타콘산(itaconic acid) 올리고머 등의 아크릴레이트계 화합물이 사용된다. 이와 같은 화합물은, 분자 내에 적어도 1개의 중합성 이중결합을 갖고, 통상은, 중량 평균분자량이 100~30000, 바람직하게는 300~10000 정도이다.
더욱이 에너지선 중합성 화합물의 다른 예로서, 디시클로펜타디엔 골격을 갖는 화합물 등도 사용할 수 있다.
에너지선 경화성 성분(C)는, 상기 성분(A)와 (B)의 합계 100 질량부에 대하여, 0~50 질량부, 바람직하게는 1~30 질량부, 특히 바람직하게는 2~20 질량부 정도의 비율로 사용된다.
상기와 같은 에너지선 경화성 성분(C)를 함유하는 점접착제 조성물은, 에너지선 조사에 의해 경화한다. 에너지선으로서는, 구체적으로는, 자외선, 전자선 등이 사용된다.
에너지선으로서 자외선을 사용하는 경우에는, 광중합 개시제(photopolymerization initiator)를 혼입함으로써, 중합 경화시간 및 광선 조사량을 적게 할 수 있다.
이와 같은 광중합 개시제로서는, 구체적으로는, 벤조페논, 아세토페논, 벤조인, 벤조인 메틸 에테르, 벤조인 에틸 에테르, 벤조인 이소프로필 에테르, 벤조인 이소부틸 에테르, 벤조인 안식향산(benzoin benzoic acid), 벤조인 안식향산 메틸, 벤조인디메틸 케탈(benzoin dimethyl ketal), 2,4-디에틸티옥산톤(2,4-diethylthioxanthone), α-히드록시시클로헥실 페닐 케톤, 벤질 디페닐 설파이드, 테트라메틸티우람 모노설파이드, 아조비스이소부티로니트릴, 벤질, 디벤질, 디아세틸, β-클로로안트라퀴논(β-chloroanthraquinone) 또는 2,4,6-트리메틸벤조일디페닐포스핀 옥사이드 등을 들 수 있다.
광중합 개시제는, 상기 에너지선 경화성 성분(C) 100 질량부에 대하여, 0.01~20 질량부, 바람직하게는 0.1~15 질량부 정도의 비율로 사용하는 것이 바람직하다.
「그 밖의 성분(D)」
점접착제층에는, 커플링제(coupling agent)(D1)을 배합해도 된다. 커플링제(D1)은, 상기 (A)~(C) 성분, 바람직하게는 성분(B)가 갖는 관능기(functional group)와 반응하는 기를 갖는 것이 바람직하다.
커플링제(D1)은 경화반응시에, 커플링제 중의 유기 관능기가 열경화성 성분(B)(특히 바람직하게는 에폭시 수지)와 반응하는 것으로 생각되어, 경화물의 내열성을 손상시키지 않고, 접착성, 밀착성을 향상시킬 수 있으며, 더욱이 내수성(water resistance)(내습열성(wet heat resistance))도 향상된다.
커플링제(D1)으로서는, 그의 범용성과 비용 이점(cost-benefit) 등으로부터 실란계(실란 커플링제)가 바람직하다. 또한, 상기와 같은 커플링제(D1)은, 상기 열경화성 성분(B) 100 질량부에 대하여 통상 0.1~20 질량부, 바람직하게는 0.3~15 질량부, 특히 바람직하게는 0.5~10 질량부의 비율로 사용된다.
상기 점접착제에는, 초기 접착력 및 응집력을 조절하기 위해, 유기 다가 이소시아네이트 화합물(organic polyisocyanate compound), 유기 다가 이민 화합물 등의 가교제(cross-linking agent)(D2)를 첨가하는 것도 가능하다.
상기 유기 다가 이소시아네이트 화합물로서는, 방향족(aromatic) 다가 이소시아네이트 화합물, 지방족(aliphatic) 다가 이소시아네이트 화합물, 지환족 다가 이소시아네이트 화합물 및 이들의 다가 이소시아네이트 화합물의 삼량체(trimer), 및 이들 다가 이소시아네이트 화합물과 폴리올 화합물을 반응시켜서 얻어지는 말단 이소시아네이트 우레탄 프레폴리머(prepolymer) 등을 들 수 있다. 유기 다가 이소시아네이트 화합물의 더욱 구체적인 예로서는, 예를 들면 2,4-톨릴렌 디이소시아네이트(2,4-tolylene diisocyanate), 2,6-톨릴렌 디이소시아네이트, 1,3-크실릴렌 디이소시아네이트(1,3-xylylene diisocyanate), 1,4-크실렌 디이소시아네이트, 디페닐메탄-4,4'-디이소시아네이트, 디페닐메탄-2,4'-디이소시아네이트, 3-메틸디페닐메탄 디이소시아네이트, 헥사메틸렌 디이소시아네이트, 이소포론 디이소시아네이트, 디시클로헥실메탄-4,4'-디이소시아네이트, 디시클로헥실메탄-2,4'-디이소시아네이트, 리신 이소시아네이트(lysine isocyanate) 등을 들 수 있다.
상기 유기 다가 이민 화합물의 구체예로서는, N,N'-디페닐메탄-4,4'-비스(1-아지리딘카르복시아미드), 트리메틸올프로판-트리-β-아지리디닐프로피오네이트, 테트라메틸올메탄-트리-β-아지리디닐프로피오네이트, N,N'-톨루엔-2,4-비스(1-아지리딘카르복시아미드)트리에틸렌멜라민 등을 들 수 있다. 상기와 같은 가교제(D2)는, 점착성분(A) 100 질량부에 대하여 통상 0.1~20 질량부, 바람직하게는 0.2~10 질량부의 비율로 배합된다.
또한, 상기 점접착제층에는, 추가로 석면(asbestos), 실리카(silica), 유리, 운모(mica), 산화크롬, 산화티탄, 안료(pigment) 등의 필러(filler)를 첨가해도 된다. 이들의 필러는, 점접착제층을 구성하는 성분(필러를 제외한다)의 합계 100 질량부에 대하여, 0~400 질량부 정도의 비율로 배합되어 있어도 된다.
또한, 점접착제층의 열응답성(thermal response)(용융물성(melting property))을 제어하기 위해, 60~150℃에 유리 전이점(glass transition point)을 갖는 열가소성 수지를 배합해도 된다. 열가소성 수지로서는, 예를 들면 폴리에스테르 수지, 폴리비닐 알코올 수지, 폴리비닐 부티랄, 폴리염화비닐, 폴리스티렌, 폴리아미드 수지, 셀룰로오스, 폴리에틸렌, 폴리이소부틸렌, 폴리비닐 에테르, 폴리이미드 수지, 페녹시 수지, 폴리메틸 메타크릴레이트, 스티렌-이소프렌-스티렌 블록 공중합체, 스티렌-부타디엔-스티렌 블록 공중합체 등을 들 수 있다. 이들 중에서도, 점접착제층의 다른 성분과의 상용성이 우수한 것으로부터, 페녹시 수지가 특히 바람직하다.
점접착제층에 있어서의 열가소성 수지의 배합 비율은, 점착성분(A)와 열경화성 성분(B)의 합계 100 질량부당, 바람직하게는 1~50 질량부, 더욱 바람직하게는 2~40 질량부, 특히 바람직하게는 3~30 질량부의 비율로 사용된다. 또한, 점착성분(A)로서, 아크릴계 중합체가 사용되는 경우, 아크릴계 중합체와 열가소성 수지와의 중량비(아크릴계 중합체/열가소성 수지)가 9/1~3/7인 것이 바람직하다.
「점접착제」
본 발명의 점접착제층은, 상기와 같은 특이한 용융물성을 갖는다.
점접착제층의 용융물성을 좌우하는 제1의 요인(factor)으로서는, 상기 배합물 중의 점착성분(A)와 열경화성 성분의 비율을 들 수 있다. 점착성분(A)는 고분자량체이기 때문에, 첨가량이 늘어남에 따라 가열시의 유동성을 저해하고, 첨가량이 적으면 유동성을 발현한다. 한편, 열경화성 성분(B)는 저분자량으로서, 에너지선 조사에 의해 변화하지 않고 유동성을 발현한다. 따라서, 적절한 유동성을 나타내고, 또한 블리딩되지 않는 유동성을 겸비하기 위해서는, 열경화성 성분(B)에 대한 점착성분(A)의 배합량이 중요하다. 열경화성 성분(B)의 바람직한 배합 비율은, 점착제 성분(A)와 열경화성 성분(B)의 합계((A)+(B)) 100 질량부 중에, 바람직하게는 10~99 질량부, 더욱 바람직하게는 50~97 질량부, 특히 바람직하게는 83~95 질량부이다.
또한, 점접착제가 에너지선 경화성 성분(C)를 포함하는 경우, 점접착제층은 에너지선 경화성 성분을 경화한 후에 다이본딩 되기 때문에, 에너지선 경화성 성분이 많이 포함되면, 가교밀도가 높아져 점접착제층이 단단해지기 때문에, 유동성이 저하되어, 다이본딩성이 나빠진다.
더욱이, 열가소성 수지를 다량으로 포함하는 경우, 유동성이 과잉이 되어, 목적의 탄성률이나 용융점도가 얻어지지 않는 경우가 있다.
따라서, 에너지선 경화성 성분(C)나 열가소성 성분을 배합하는 경우, 이들의 배합 비율은 상기한 범위에서, 목적으로 하는 탄성률이나 용융점도를 걸맞도록 적절히 선정한다.
상기와 같은 성분으로 되는 점접착제층의 두께는, 와이어 높이(와이어의 가장 높은 부분(top of the wire)과 그 와이어가 결선된 반도체 칩 윗표면과의 거리, 도 4에 나타내는 "A") 보다도 10~50 ㎛ 정도 두꺼운 두께가 바람직하다. 와이어 높이는, 반도체장치의 종류나 제조방법에 따라 상이하지만, 일반적으로 20~80 ㎛ 정도이기 때문에, 점접착제층의 두께는 30~130 ㎛가 바람직하고, 도포 작업성을 고려하면 40~100 ㎛인 것이 바람직하다. 점접착제층의 두께가 얇으면 상부에 적층되는 반도체 칩이 와이어에 접촉되어 단락(short circuit)시키거나, 본딩의 압력으로 단선시킬 우려가 생긴다.
상기와 같은 각 성분으로 되는 점접착제는 감압 접착성(pressure sensitive adhering property)과 가열 경화성(thermal curability)을 갖고, 다이싱시에는 기재에 밀착하여 웨이퍼의 고정에 기여하며, 마운팅(mounting)시에는 칩과 와이어 형성면을 접착하는 접착제로서 사용할 수 있다. 특히 본 발명의 점접착제층(3)은, 전술한 바와 같은 특이한 용융물성을 나타내기 때문에, 가열된 와이어 형성면에 압접해도 와이어를 손상시키지 않고, 또한 점접착제의 유동화도 필요 최소한으로 억제되기 때문에, 점접착제층의 두께 정밀도를 손상시키는 경우도 없다. 그리고 열경화를 거쳐 최종적으로는 내충격성(impact resistance)이 높은 경화물을 부여할 수 있고, 또한 전단강도(sheer strength)와 박리강도의 균형도 우수하여, 엄격한 열습조건(severe heat and humidity condition) 하에 있어서도 충분한 접착물성을 유지할 수 있다.
「다이싱·다이본딩 겸용 점접착 시트(1)」
다이싱·다이본딩 겸용 점접착 시트(1)은, 기재(2) 상에 점접착제층(3)이 박리 가능하게 적층된 구성으로서, 점접착제층(3)을 보호하기 위해, 점접착제층의 윗면에 박리 필름을 적층해 두어도 된다. 박리 필름으로서는 폴리에틸렌 테레프탈레이트 등의 필름에 실리콘 수지 등의 박리제로 박리처리를 실시한 범용의 박리 필름이 사용 가능하다.
이와 같은 다이싱·다이본딩 겸용 점접착 시트(1)의 제조방법은, 특별히 한정은 되지 않고, 기재(2) 상에 점접착제층(3)을 구성하는 조성물을 도포 건조함으로써 제조해도 되고, 또한 점접착제층을 박리 필름 상에 설치하여, 이것을 상기 기재에 전사(transferring)함으로서 제조해도 된다.
또한, 점접착제층(3)의 표면 바깥 주위부(peripheral portion on the surface)에는, 링 프레임을 고정하기 위한 링 프레임 고정용 점착시트가 설치되어 있어도 된다.
「스택형 반도체장치의 제조방법」
다음으로 상기 다이싱·다이본딩 겸용 점접착 시트(1)을 사용한 본 발명의 스택형 반도체장치의 제조방법에 대해서 설명한다.
본 발명의 제법에 있어서는, 먼저, 스택형 반도체장치의 제2층 보다도 상층을 구성하는 반도체 칩이 형성된 반도체 웨이퍼의 이면에 상기의 다이싱·다이본딩 겸용 점접착 시트를 첩부하고,
상기 반도체 웨이퍼를 반도체 칩마다, 점접착제층과 함께 풀 컷트 다이싱을 행하고, 이면에 점접착제층을 갖는 반도체 칩을 기재로부터 픽업하여, 이면에 점접착제층을 갖는 반도체 칩을 얻는다.
구체적으로는, 먼저, 도 2에 나타내는 바와 같이, 다이싱·다이본딩 겸용 점접착 시트(1)을 다이싱장치 상에, 링 프레임(4)에 의해 고정하고, 실리콘 웨이퍼(silicon wafer)(5)의 한쪽 면을 다이싱·다이본딩 겸용 점접착 시트(1)의 점접착제층(3) 상에 올려놓고, 가볍게 밀어 눌러 웨이퍼(5)를 고정한다.
그 다음, 점접착제층(3)이 에너지선 경화성을 갖는 경우에는, 기재(2)쪽으로부터 에너지선을 조사하여, 점접착제층(3)의 응집력을 높이고, 점접착제층(3)과 기재(2) 사이의 접착력을 저하시켜 둔다. 또한, 에너지선 조사는, 다이싱 후에 행해도 되고, 또한 하기의 확장 공정(expanding step) 후에 행해도 된다.
이어서, 다이싱 소(dicing saw) 등의 절단수단을 사용하여, 도 3에 나타내는 바와 같이, 상기의 실리콘 웨이퍼(5)를 회로마다 절단하여 반도체 칩을 얻는다. 이 때의 절단 깊이는, 실리콘 웨이퍼의 두께와 점접착제층의 두께의 합계 및 다이싱 소의 마모분(磨耗分)을 가미한 깊이로 하여, 웨이퍼(5)와 함께 점접착제층도 절단한다.
이어서 필요에 따라서, 다이싱·다이본딩 겸용 점접착 시트(1)의 확장을 행하면, 반도체 칩 간격이 확장되고, 반도체 칩의 픽업을 더욱 용이하게 행할 수 있게 된다. 이 때, 점접착제층과 기재와의 사이에 격차가 발생하게 되어, 점접착제층과 기재 사이의 접착력이 감소하고, 칩의 픽업성이 향상된다.
이와 같이 하여 반도체 칩의 픽업을 행하면, 절단된 점접착제층(3)을 반도체 칩(6) 이면에 고착 잔존시켜 기재로부터 박리할 수 있다.
한편, 상기와는 별도로, 도 4에 나타내는 바와 같이, 와이어(11)이 결선되어 있는 제1층을 구성하는 반도체 칩(12)가 탑재되어 있는 기판(10)을 준비해 둔다. 와이어(11)은, 반도체 칩(12) 상의 전극 단자와 기재(10) 상의 아우터 리드(outer lead)를 전기적으로 접속하는 것으로서, 통상은 금선(gold wire) 등에 의해 구성되어 있다. 이와 같은 구성의 반도체 칩(12)가 탑재된 기판(10)은, 공지의 여러 종류의 방법에 의해 얻을 수 있다. 또한, 기판(10)과 반도체 칩(12)의 접착은, 에폭시계 접착제와 같은 통상의 열경화형 접착제나 범용의 다이싱·다이본딩 겸용 점접착 시트의 점접착제층을 매개로 하여 행하여지고, 또한 본 발명의 다이싱·다이본딩 겸용 점접착 시트(1)의 점접착제층(3)을 매개로 하여 접착되어 있어도 된다.
반도체 칩(12)의 와이어 형성면쪽에, 반도체 칩(6)의 점접착제층(3)을 압접함으로써, 반도체 칩의 적층이 행하여진다. 이 때, 하부의 기판(10)을 가열함으로써, 와이어(11) 및 반도체 칩(12)를, 점접착제층(3)의 용융온도 이상으로 가열해 둔다. 점접착제층(3)은 상기한 바와 같은 특이한 용융물성을 갖기 때문에, 와이어(11)에 점접착제층(3)이 접촉되면, 접촉부에 있어서 점접착제층이 신속하게 용융 연화(melting and softening)됨과 동시에, 와이어로부터 떨어진 위치의 점접착제는, 와이어로부터도 하부의 칩 본체로부터도 전도되는 열이 적기 때문에, 용융 연화가 늦어진다. 이 때문에, 와이어(11)에는 손상을 입히지 않고, 와이어가 점접착제층(3) 중에 묻혀지지만, 와이어로부터 떨어진 위치에서는 용융 연화에 의한 변형은 작게 억제된다. 그 다음, 점접착제층(3)은, 반도체 칩(12)의 표면에 밀착하여, 점접착제층(3)에 본딩장치에 의한 소정의 압력이 가해진다. 이 때, 점접착제층의 대부분은 아직 충분히 가열되어 있지 않기 때문에 높은 점도를 유지하고 있어, 반도체 칩의 단부(端部)로부터 점접착제가 새어나오는 블리드 아웃이나 본딩 압력의 불균일에 의한 칩의 기울어짐이 일어나지 않는다. 그 다음은, 하부의 칩 본체로부터 점접착제층(3)에 열이 충분히 전달되지만, 본딩장치에 의한 가압도 종료되어, 점접착제층(3)의 경화도 진행되기 때문에, 점접착제층(3)의 변형은 억제된다.
본 발명의 점접착제층(3) 대신에, 120℃에 있어서의 용융점도가 100 ㎩·초 보다 낮은 접착제를 사용한 경우는, 와이어(11)에 입히는 손상은 작지만, 본딩에 의한 가압의 시점에서 접착제 전체의 점도도 낮아지고 있기 때문에, 블리드 아웃이나 칩의 기울어짐이 일어나기 쉽다. 또한, 용융점도가 최소값에 도달할 때까지의 시간이 60초 보다 긴 접착제를 사용한 경우는, 국부적으로 점도가 내려가기 어렵기 때문에, 와이어를 손상시키지 않기 위해서는 접착제 전체를 충분히 예열할 필요가 있다. 그러나, 접착제 전체를 예열하면 접착제가 변형되어 블리드 아웃이나 칩의 기울어짐이 일어나기 쉽다. 예열을 행하지 않으면, 와이어(11)을 찌부러뜨려 손상을 입히게 된다.
이와 같이 하여, 제2층으로서 반도체 칩(6)을 반도체 칩(12) 상에 적층하고, 반도체 칩(6)의 전극 칩과 기판(10)의 아우터 리드를 와이어(13)으로 접속함으로써, 도 5에 나타내는 2층 구조의 스택형 반도체장치가 얻어진다. 제2층의 반도체 칩(6)의 표면에, 상기와 동일하게 하여, 추가로 3층째의 반도체 칩을 적층하고, 와이어 본딩을 행해도 되고, 또한 추가로 4층, 5층으로 다층화해도 된다.
이와 같이 하여 얻어진 스택형 반도체장치에 있어서는, 특이한 용융물성을 갖는 점접착제층을 사용하고 있기 때문에, 와이어가 찌부러지거나 단선이 발생하기 어렵고, 또한 점접착제층의 두께의 정밀도 불량에 기인하는 여러 문제도 해소된다.
얻어진 스택형 반도체장치에는, 필요에 따라, 수지 봉지(resin sealing)와 같이 반도체장치 제조에 있어서 공지의 여러 종류의 마무리 처리(finishing treatment)를 실시해도 된다.
이하 본 발명을 실시예에 의해 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
또한, 이하의 실시예 및 비교예에 있어서, 「탄성률」, 「용융점도」, 「용융점도가 최소값에 도달하는 시간」, 「보텀 칩에 대한 접착면적」, 「와이어로의 손상」, 「블리딩」, 「패키지 신뢰성(package reliability)」은 다음과 같이 하여 평가하였다.
「탄성률」, 「용융점도」, 「용융점도가 최소값에 도달하는 시간」
실시예, 비교예의 점접착제층을 두께 3 ㎜가 되도록 적층하고, 양면으로부터 자외선을 조사한 샘플의 100℃에 있어서의 탄성률 및 용융점도를 동적 점탄성 측정장치(레오메트릭스사제, RDA Ⅱ)를 사용하여 주파수 1 ㎐에서 측정하였다. 또한, 동일한 장치, 주파수를 사용하여 점접착제를 상온으로부터 1.0℃/sec의 승온속도로 승온시키고, 120℃에서 온도를 일정하게 고정하여 그 다음의 시간-점도 프로파일을 얻어, 이것으로부터 용융점도가 최소값에 도달하는 시간을 구하였다.
「보텀 칩에 대한 접착면적」
실시예, 비교예에서 제조한 반도체장치의 제1층의 반도체 칩과 제2층의 반도 체 칩의 적층계면을, 초음파 탐상장치(ultrasonic flaw detector)로 관찰하여 그의 접착면적을 평가하였다.
「와이어로의 손상」
실시예, 비교예에서 제조한 반도체장치에 대해서, 제1층째의 반도체 칩에 배선된 와이어의 도통시험(continuity test)을 행하여 와이어 손상의 유무를 평가하였다.
「블리딩」
실시예, 비교예에서 제1층의 반도체 칩의 윗면에 제2층의 반도체 칩의 본딩을 행한 후, 수지 봉지를 행하기 전에 칩 단면(edge surface)의 상태를 광학 현미경으로 관찰하였다.
점접착제가 제2층 칩의 단면을 넘어 윗면으로 돌아들어오는 것이 관찰된 것을 블리딩 「있음」, 관찰되지 않은 것을 블리딩 「없음」으로 하였다.
「패키지 신뢰성」
실시예, 비교예에서 제조한 반도체장치의 패키지를 30℃, 70% RH 조건하에 120시간 방치하고, 흡습(absorb moisture)시킨 후, 최고 온도 240℃의 IR 리플로우(IR reflow)를 2회 행했을 때에 접합부위의 들뜸(floating)·박리(peeling)의 유무, 패키지 크랙(package cracking) 발생의 유무를 주사형 초음파 탐상장치(scannig ultrasonic flaw detector) 및 단면 관찰에 의해 평가하였다.
「점접착제층」
점접착제층의 조성을 이하에 나타낸다. 이들은 실시예 및 비교예에 공통이 다.
(A) 점착성분: 아크릴산 부틸 55 질량부, 메타크릴산 10질량부, 메타크릴산 글리시딜 20 질량부와, 아크릴산 2-히드록시에틸 15 질량부를 공중합하여 되는 중량 평균분자량 약 800,000, 유리 전이온도 -28℃의 공중합체
(B) 열경화성 성분: 하기 성분의 혼합물을 사용하였다.
아크릴고무 미립자 분산 비스페놀 A형 액상 에폭시 수지(닛폰 쇼쿠바이사제, BPA328, 에폭시 당량 230): 30 질량부
비스페놀 A형 고형 에폭시 수지(닛폰 쇼쿠바이사제, 1055, 에폭시 당량 875~975): 40 질량부
o-크레졸 노볼락형 에폭시 수지(닛폰 가야쿠사제, EOCN, 에폭시 당량 213~223): 10 질량부
디시안디아미드 경화제(아사히 덴카사제, 아데카 하드너 3636AS): 1 질량부
이미다졸 경화촉진제(시코쿠 가세이 고교사제, 큐어졸 2PHZ): 1 질량부
(C) 에너지선 경화성 성분:
C1: 디펜타에리트리톨 헥사아크릴레이트(닛폰 가야쿠사제, 가야라드 DPHA)
C2: 광중합 개시제(2,4,6-트리메틸벤조일디페닐포스핀 옥사이드)
(D) 그 밖의 성분:
D1: 실란 커플링제(미츠비시 가가쿠사제, MKC 실리케이트 MSEP2)
D2: 폴리이소시아네이트계 가교제(트리메틸올프로판과 톨루일렌 디이소시아네이트와의 부가물)
(실시예 1)
(1) 다이싱·다이본딩 겸용 점접착 시트의 제조
표 1에 기재된 배합의 점접착제 조성물을, 박리 필름(린텍사제, 두께 38 ㎛, SP-PET3811)의 실리콘 수지에 의해 박리처리한 면에, 건조 막 두께가 50 ㎛가 되도록, 롤 나이프 코터(roll knife coater)를 사용하여 도포 건조하고, 두께 100 ㎛의 기재(에틸렌·메타크릴산 메틸 공중합체 필름, 표면장력 35 mN/m)에 적층하여 점접착 시트를 얻었다.
링 프레임 고정용 점착 시트로서 폴리염화비닐 필름(80 ㎛)에 재박리형 아크릴 점착제(10 ㎛)가 형성된 점착 시트(내경(inside diameter) 165 ㎜의 원형이 절단 제거된 형상)를 준비하였다. 상기에서 작성한 점접착 시트의 점접착제면과 폴리염화비닐 필름면을 적층하여, 외경(outside diameter) 207 ㎜의 동심원(concentric circles)의 도넛형상으로 절단하고, 바깥 주위부에 링 프레임 고정용 점착 시트를 갖는 다이싱·다이본딩 겸용 점접착 시트를 얻었다.
(2) 점접착제층 부착의 반도체 칩의 제조
100 ㎜ 직경의 실리콘 웨이퍼의 경면(mirror surface)에 본딩 패드부를 갖는 모의적인 회로(dummy circuit)(알루미늄 배선)를 스퍼터링(sputtering)에 의해 형성하였다. 이 실리콘 웨이퍼의 이면을 웨이퍼 연삭장치에 의해 두께를 200 ㎛까지 연삭하였다.
이어서 (1)에서 얻어진 다이싱·다이본딩 겸용 점접착 시트를 실리콘 웨이퍼의 이면에 첩착(貼着)하고, 다이싱용 링 프레임(디스코사제, 2-6-1)에 고정하였다. 그 다음, 자외선 조사장치(린텍사제, Adwill RAD2000)를 사용하여 기재면으로부터 자외선을 조사하였다. 이어서, 다이싱장치(도쿄 세이미츠사제, AWD-4000B)를 사용하여, 실리콘 웨이퍼를 5.0×5.0 ㎜의 칩 사이즈로 다이싱하였다. 이 때, 점접착제층을 초과하여 추가로 기재가 깊이 10 ㎛까지 잘리도록 행하였다.
(3) 2단 스택형 반도체장치의 제조
IC 패키지용 모의 기판으로서, 솔더 레지스트(solder resist)가 코트된 유리 에폭시 기판(90 ㎛)을 준비하였다. 또한, 모의 기판의 한쪽 면의 솔더 레지스트가 무도포의 부분(the portion without coating)에 동박(copper foiling), 니켈 도금(nickel plating) 및 금 도금(gold plating)을 순서대로 패턴처리하여 와이어 본드용 단자(terminal)로 하고, 모의 기판의 반대면에 설치한 솔더 볼(solder ball) 탑재용 영역과 비아홀(via-hole)로 연결시켰다.
상기 (2)에서 작성한 점접착제층 부착의 반도체 칩(다이싱·다이본딩 겸용 점접착 시트에 아직 고정되어 있는)을 다이본드 장치(NEC 머시너리사제, CPS-100)에 의해 픽업을 행하고, 모의 기판의 다이 패드부에 120℃, 150 ㎫, 1초의 조건에서 압착하여, 계속해서, 160℃, 60분의 조건에서 점접착제층을 경화시키고, 제1층째의 반도체 칩의 칩 마운팅을 행하였다. 이어서, 와이어 본드장치(신카와사제, UTC-400)에 의해, 제1층째의 반도체 칩의 다이 패드부와 기판의 다이 패드부를 와이어 본딩을 행하였다. 이 때 와이어 높이는 약 40 ㎛였다.
추가로, 제2층째의 반도체 칩의 다이본드 공정, 와이어 본드 공정을 제1층째의 반도체 칩의 경우와 동일한 장치, 동일한 조건에서, 제1층째의 반도체 칩의 윗 면에 대하여 행하였다.
계속해서, 몰드 수지(molding resin)(비페닐형 에폭시 수지와 페놀 노볼락 수지를 함유)로 기판의 칩이 장착된 쪽을 소정의 형상으로 몰드하고, 약 175℃, 6시간에 수지를 경화시켜 봉지하였다. 이어서, 봉지되지 않는 기판쪽에 직경 0.45 ㎛의 솔더 볼을 소정의 방법으로 장착하고, BGA(Ball Grid Allay)형으로 한 2단 스택형 IC 패키지를 완성시켰다.
(비교예 1, 2)
표 1의 비교예 1 및 2의 배합을 사용한 것 이외에는, 실시예 1과 동일하게 행하였다. 결과를 표 1에 나타낸다.
Figure 112006091473969-PCT00001
본 발명에 의하면, 이른바 스택형 반도체장치에 있어서, 스택시에 발생하는 본딩 와이어의 손상을 저감시킴과 동시에, 반도체 칩끼리를 접착하는 접착제층 두께의 정밀도 불량에 기인하는 반도체장치 높이의 불균일, 기판으로부터 최상층의 반도체 칩의 표면까지 높이의 불균일, 및 최상층의 반도체 칩의 기울어짐 등이 해소되어, 반도체장치의 품질, 생산성의 향상에 기여할 수 있다.

Claims (6)

  1. 기재와, 상기 기재 상에 박리 가능하게 적층되어 되는 점접착제층으로 되고,
    상기 점접착제층이 상온 감압 접착성이고 또한 열경화성을 가지며, 열경화 전의 점접착제층의 탄성률이 1.0×103~1.0×104 ㎩이고, 열경화 전의 점접착제층의 120℃에 있어서의 용융점도가 100~200 ㎩·초이며, 열경화 전의 점접착제층을 120℃에서 온도 일정하게 한 경우에, 용융점도가 최소값에 도달할 때까지의 시간이 60초 이하인 것을 특징으로 하는 다이싱·다이본딩 겸용 점접착 시트.
  2. 제1항에 있어서, 상기 점접착제층이 에너지선 경화성을 갖고, 제1항의 물성이 에너지선 경화 후, 열경화 전의 물성인 것을 특징으로 하는 다이싱·다이본딩 겸용 점접착 시트.
  3. 제1항 또는 제2항에 있어서, 스택형 반도체장치의 반도체 칩 사이의 접착 고정에 사용하는 다이싱·다이본딩 겸용 점접착 시트.
  4. 스택형 반도체장치의 제2층 보다도 상층을 구성하는 반도체 칩이 형성된 반도체 웨이퍼의 이면에 제1항의 다이싱·다이본딩 겸용 점접착 시트를 첩부하고,
    상기 반도체 웨이퍼를 반도체 칩마다, 점접착제층과 함께 풀 컷트 다이싱을 행하여,
    이면에 점접착제층을 갖는 반도체 칩을 기재로부터 픽업하고,
    별도로, 와이어가 결선되어 있는 제1층을 구성하는 반도체 칩이 탑재되어 있는 기판을 준비하여, 상기 기판을 가열하고,
    상기 반도체 칩의 점접착제층면을 상기 기판의 와이어 형성면에 묻어, 점접착제층면이 제1층을 구성하는 반도체 칩 표면에 접촉시킨 후,
    점접착제층을 열경화시키는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  5. 스택형 반도체장치의 제2층 보다도 상층을 구성하는 반도체 칩이 형성된 반도체 웨이퍼의 이면에 제2항의 다이싱·다이본딩 겸용 점접착 시트를 첩부하고,
    상기 반도체 웨이퍼를 반도체 칩마다, 점접착제층과 함께 풀 컷트 다이싱을 행하여, 풀 컷트 다이싱 전 또는 후에 점접착제층에 에너지선 조사를 행하고, 이면에 점접착제층을 갖는 반도체 칩을 기재로부터 픽업하여,
    별도로, 와이어가 결선되어 있는 제1층을 구성하는 반도체 칩이 탑재되어 있는 기판을 준비하고, 상기 기판을 가열하여,
    상기 반도체 칩의 점접착제층면을 상기 기판의 와이어 형성면에 묻고, 점접착제층면이 제1층을 구성하는 반도체 칩 표면에 접촉시킨 후,
    점접착제층을 열경화시키는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  6. 제4항 또는 제5항에 있어서, 점접착제층의 두께가 와이어 높이 보다도 5~50 ㎛ 두꺼운 두께의 다이싱·다이본딩 겸용 점접착 시트를 사용하는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
KR1020067026031A 2004-05-12 2005-05-12 다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한반도체장치의 제조방법 KR20070022729A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120104109A (ko) * 2011-03-11 2012-09-20 닛토덴코 가부시키가이샤 다이 본드 필름 및 그 용도
WO2017078469A1 (ko) * 2015-11-06 2017-05-11 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법
KR20190109375A (ko) * 2019-09-20 2019-09-25 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120104109A (ko) * 2011-03-11 2012-09-20 닛토덴코 가부시키가이샤 다이 본드 필름 및 그 용도
WO2017078469A1 (ko) * 2015-11-06 2017-05-11 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법
TWI645521B (zh) * 2015-11-06 2018-12-21 南韓商Ｌｇ化學股份有限公司 半導體裝置及半導體裝置之製法
US10707187B2 (en) 2015-11-06 2020-07-07 Lg Chem, Ltd. Semiconductor device and method for manufacturing semiconductor device
US10991678B2 (en) 2015-11-06 2021-04-27 Lg Chem, Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20190109375A (ko) * 2019-09-20 2019-09-25 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법

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