JP4459588B2 - 半導体素子及びその形成方法 - Google Patents
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Description
図1は従来の技術による半導体素子として、NANDフラッシュメモリ素子の平面図を示す。
図2は従来の技術に従って、図1のI−I’ライン及びII−II’ラインに沿って各々切断したSONOS型NANDフラッシュメモリ素子の断面図を示す。
さらに具体的に、前記半導体素子は半導体基板に形成されて活性領域を画定する素子分離膜、前記活性領域上に形成されたゲートパターン、前記ゲートパターンの間の活性領域内に形成されたソース領域、前記ソース領域を連結し、前記ゲートパターンの間に介在する導電パターン、及び前記素子分離膜上に形成された抵抗素子を備え、前記導電パターンと前記抵抗素子とは同一の物質からなる。
前記半導体素子は、前記抵抗素子の横の素子分離膜上にダミーゲートパターンをさらに備えることができる。前記ダミーゲートパターンは前記ゲートパターンと同一の構造を有する。
上述の課題を解決するために、本発明による半導体素子を形成する方法は、ソース領域を連結する導電パターンと抵抗素子とを同時に形成することを特徴とする。
上述の方法において、前記活性領域上に前記ゲートパターンを形成すると同時に、前記素子分離膜上にダミーゲートパターンを追加的に形成することができる。
上述の方法において、前記ソース領域を形成した後に、前記ゲートパターンの側壁を覆うスペーサを形成することができる。この時に、前記スペーサは酸化膜または窒化膜で形成することができる。
図5は本発明の望ましい実施の形態による図4のIII−III’ライン及びIV−IV’ラインに沿って各々切断したSONOS型NANDフラッシュメモリ素子の断面図を示す。
図6を参照すると、先ず、半導体基板100上に素子分離膜102を形成して活性領域ARを画定する。半導体基板100の全面上に酸化膜、窒化膜、酸化膜、ポリシリコン膜、及びタングステンシリサイド膜を順次、積層する。セルアレイ領域aで、タングステンシリサイド膜上に、各々、ラインGSL、SSL、WLを形成するためのハードマスクの役割及び下部膜を保護する役割をするキャッピング膜パターン114を形成する。キャッピング膜パターン114をエッチングマスクとして利用してパターニング工程を実行し、セルアレイ領域a上に、各々、ラインGSL、SSL、WLをなすゲートパターンを形成する。これらのゲートパターンは半導体基板100上に、順次、積層されたトンネル酸化膜104、電荷貯蔵膜106、ブロッキング絶縁膜108、ポリシリコン膜110、タングステンシリサイド膜112及びキャッピングパターン114からなる。
図9は本発明の他の望ましい実施の形態による半導体素子の平面図を示す。図10は本発明の他の望ましい実施の形態による図9のV−V’ライン及びVI−VI’ラインに沿って各々切断した半導体素子の断面図を示す。
図9及び図10の構造を形成する方法を図11乃至図13を参照して説明する。
Claims (19)
- 半導体基板に形成され、活性領域を画定する素子分離膜と、
前記活性領域上に形成された順次、積層されたトンネリング絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、及びゲート電極からなるゲートパターンと、
前記ゲートパターンの間の活性領域内に形成されたソース領域と、
前記ゲートパターンの間の空間を埋め立てて前記半導体基板の全面上に形成された層間絶縁膜と、
前記ソース領域を連結し、前記ゲートパターンの間に介在する導電パターンと、
前記素子分離膜上に形成された抵抗素子とを備え、
前記層間絶縁膜には、前記ソース領域を露出させる第1グルーブ、前記素子分離膜を露出させる第2グルーブが形成され、前記導電パターンは、前記第1グルーブに埋め込んで前記層間絶縁膜と平坦に形成され、前記抵抗素子は、前記第2グルーブに埋め込んで前記層間絶縁膜と平坦に形成され、前記導電パターンと前記抵抗素子とは同時に形成された同一の物質からなることを特徴とする周辺回路領域の抵抗素子を有するNANDフラッシュメモリ素子。 - 前記導電パターンと前記抵抗素子とはポリシリコンからなることを特徴とする請求項1に記載のNANDフラッシュメモリ素子。
- 前記ゲートパターンは順次、積層されたトンネリング絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、及びゲート電極からなることを特徴とする請求項1に記載のNANDフラッシュメモリ素子。
- 前記トンネリング絶縁膜とブロッキング絶縁膜とは酸化膜からなることを特徴とする請求項3に記載のNANDフラッシュメモリ素子。
- 前記電荷貯蔵膜は窒化膜からなることを特徴とする請求項3に記載のNANDフラッシュメモリ素子。
- 前記ゲート電極は順次、積層されたポリシリコン膜と金属シリサイド膜とからなることを特徴とする請求項3に記載のNANDフラッシュメモリ素子。
- 前記導電パターンと前記抵抗素子とは水平的に整列していること特徴とする請求項1に記載のNANDフラッシュメモリ素子。
- 前記ゲートパターンの側壁を覆うスペーサをさらに備えることを特徴とする請求項1に記載のNANDフラッシュメモリ素子。
- 前記スペーサは窒化膜または酸化膜からなることを特徴とする請求項8に記載のNANDフラッシュメモリ素子。
- 前記抵抗素子に隣接した素子分離膜上にダミーゲートパターンをさらに備えることを特徴とする請求項1に記載のNANDフラッシュメモリ素子。
- 半導体基板に素子分離膜を形成して活性領域を画定する段階と、
前記素子分離膜が形成された前記半導体基板の全面上にゲート絶縁膜及びゲート導電膜を順次、積層する段階と、
前記ゲート導電膜及び前記ゲート絶縁膜を順次、パターニングして前記活性領域上にゲート絶縁膜パターンとゲート導電膜パターンとからなるゲートパターンを形成する段階と、
前記ゲートパターンをイオン注入マスクとして使用し、前記ゲートパターンの間の前記活性領域内に不純物をドーピングしてソース領域を形成する段階と、
前記ゲートパターンの間の空間を埋め立てて前記半導体基板の全面上に層間絶縁膜を形成する段階と、
前記層間絶縁膜に、前記ソース領域を露出させる第1グルーブ、前記素子分離膜を露出させる第2グルーブを形成する段階と、
前記第1グルーブに埋め込んで前記ソース領域を連結する導電パターンを前記層間絶縁膜と平坦に形成すると同時に、前記第2グルーブに埋め込んで前記素子分離膜上に、前記層間絶縁膜と平坦に抵抗素子を形成する段階であり、前記導電パターンと前記抵抗素子とは同一の物質からなることを特徴とする周辺回路領域の抵抗素子を有するNANDフラッシュメモリ素子の形成方法。 - 前記導電パターンと前記抵抗素子とはポリシリコンで形成することを特徴とする請求項11に記載のNANDフラッシュメモリ素子の形成方法。
- 前記ゲート絶縁膜は順次、積層されたトンネル絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜で形成することを特徴とする請求項11に記載のNANDフラッシュメモリ素子の形成方法。
- 前記トンネル絶縁膜とブロッキング絶縁膜とは酸化膜で形成することを特徴とする請求項13に記載のNANDフラッシュメモリ素子の形成方法。
- 前記電荷貯蔵膜は窒化膜で形成することを特徴とする請求項13に記載のNANDフラッシュメモリ素子の形成方法。
- 前記ゲート導電膜は順次、積層されたポリシリコン膜と金属シリサイド膜とで形成することを特徴とする請求項11に記載のNANDフラッシュメモリ素子の形成方法。
- 前記活性領域上に前記ゲートパターンを形成すると同時に、前記素子分離膜上にダミーゲートパターンを追加的に形成することを特徴とする請求項11に記載のNANDフラッシュメモリ素子の形成方法。
- 前記ソース領域を形成する段階の後に、
前記ゲートパターンの側壁を覆うスペーサを形成する段階をさらに含むことを特徴とする請求項11に記載のNANDフラッシュメモリ素子の形成方法。 - 前記スペーサは酸化膜または窒化膜で形成することを特徴とする請求項18に記載のNANDフラッシュメモリ素子の形成方法。
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