JP4455347B2 - Buffer circuit with voltage level shift function and liquid crystal display device - Google Patents
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Description
本発明は、電圧レベルシフト機能を有するバッファ回路に関するものである。 The present invention relates to a buffer circuit having a voltage level shift function.
従来から、信号を生成する回路へ、負荷の変動の影響を与えないようにする場合、バッファ回路は、当該信号生成回路と負荷との間に設けられている。例えば、図１６に示すように、後述の特許文献１に記載のバッファ回路では、オフセットキャンセル期間中（図１７に示すｔ１０１〜ｔ１０２の期間）、スイッチＳＷ１０１が導通し、差動増幅器Ａ１０１の出力端子および反転入力端子が互いに接続される。また、当該オフセットキャンセル期間には、スイッチＳＷ１０３が導通し、差動増幅器Ａ１０１の反転入力端子は、キャパシタＣ１０１を介して接地される。同様に、当該期間中、スイッチＳＷ１０５が導通して、差動増幅器Ａ１０１の非反転入力端子は接地される。 Conventionally, a buffer circuit is provided between the signal generation circuit and the load in order to prevent the circuit that generates the signal from being affected by the fluctuation of the load. For example, as shown in FIG. 16, in the buffer circuit described in Patent Document 1 to be described later, during the offset cancel period (period t101 to t102 shown in FIG. 17), the switch SW101 becomes conductive and the output terminal of the differential amplifier A101. And the inverting input terminal are connected to each other. In the offset cancel period, the switch SW103 is turned on, and the inverting input terminal of the differential amplifier A101 is grounded through the capacitor C101. Similarly, during this period, the switch SW105 is turned on and the non-inverting input terminal of the differential amplifier A101 is grounded.
この状態では、キャパシタＣ１０１の両端には、差動増幅器Ａ１０１のオフセット電圧Ｖｏｆｓが印加されるので、当該キャパシタＣ１０１には、差動増幅器Ａ１０１に固有のオフセット電圧Ｖｏｆｓに応じた電荷が蓄積される。 In this state, the offset voltage Vofs of the differential amplifier A101 is applied to both ends of the capacitor C101. Therefore, charges corresponding to the offset voltage Vofs unique to the differential amplifier A101 are accumulated in the capacitor C101.
一方、オフセットキャンセル期間が終了すると（ｔ１０２の時点）、上記スイッチＳＷ１０１は遮断され、その後、ｔ１０３の時点になると、上記スイッチＳＷ１０３およびＳＷ１０５が遮断される。また、ｔ１０３の時点では、スイッチＳＷ１０２が導通して、差動増幅器Ａ１０１の出力端子は、キャパシタＣ１０１を介して差動増幅器Ａ１０１の反転入力端子に接続される。 On the other hand, when the offset cancellation period ends (at time t102), the switch SW101 is turned off, and thereafter, at time t103, the switches SW103 and SW105 are turned off. At time t103, the switch SW102 is turned on, and the output terminal of the differential amplifier A101 is connected to the inverting input terminal of the differential amplifier A101 via the capacitor C101.
ここで、オフセットキャンセル期間には、上記キャパシタＣ１０１にオフセット電圧Ｖｏｆｓに応じた電荷が蓄積されている。また、スイッチＳＷ１０１が遮断された後で、スイッチＳＷ１０２〜ＳＷ１０５が切り換えられるので、当該キャパシタＣ１０１に蓄積された電荷が保存される。この結果、ｔ１０３〜ｔ１０４の期間（出力期間）において、差動増幅器Ａ１０１は、図１７に示すように、上記オフセット電圧Ｖｏｆｓに拘わらず、サンプリングホールド回路（ＳＨ）から差動増幅器Ａ１０１の非反転入力端子へ入力される入力信号の電位Ｖｉｎと同じ電位の出力信号Ｖｏｕｔを出力することができる。
しかしながら、上記従来の構成では、バッファ回路は、入力信号の電位Ｖｉｎと同じ電位の出力信号Ｖｏｕｔを出力しているので、バッファ回路へ入力信号を出力する回路は、バッファ回路からの出力を受け取る回路が必要とする電位の範囲と同じ範囲の入力信号を出力する必要がある。この結果、入力信号を生成する回路の消費電力やレイアウト面積が増大したり、当該回路へ基準電圧を供給する電源回路の構成が複雑になる虞れがある。 However, in the conventional configuration, the buffer circuit outputs the output signal Vout having the same potential as the potential Vin of the input signal. Therefore, the circuit that outputs the input signal to the buffer circuit receives the output from the buffer circuit. Therefore, it is necessary to output an input signal in the same range as the potential range required. As a result, the power consumption and layout area of the circuit that generates the input signal may increase, or the configuration of the power supply circuit that supplies the reference voltage to the circuit may be complicated.
例えば、図１８に示すように、液晶表示装置のビデオ回路１０１では、基準電位生成回路１０２の生成した基準電位群は、極性反転スイッチ１０３を介して、セレクタ１０４へ入力されている。一方、セレクタ１０４は、与えられた基準電位群の中から、映像信号ＤＡＴとして入力されているデジタルの映像データＤの値に対応する基準電位を選択し、選択された基準電位と同じ電位の出力信号Ｏを、バッファ回路１０５が生成する。これにより、ビデオ回路１０１は、デジタルの映像信号ＤＡＴをアナログの映像信号（出力信号Ｏ）に変換して出力できる。
For example, as shown in FIG. 18, in the
ところが、上記構成では、バッファ回路は、入力信号の電位Ｖｉｎと同じ電位の出力信号Ｖｏｕｔを出力しているので、基準電位生成回路１０２は、アナログの映像信号として出力する必要のある電位の範囲と同じ範囲の電位を出力する必要がある。
However, in the above configuration, since the buffer circuit outputs the output signal Vout having the same potential as the potential Vin of the input signal, the reference
ここで、液晶表示装置は、液晶を交流駆動する必要がある。したがって、例えば、図１９に示すように、”＋”極性時に必要な電位の範囲（Ｖｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ〜Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ、あるいは、Ｖｃｏｍ＋Ｖｂｌａｃｋ〜Ｖｃｏｍ＋Ｖｗｈｉｔｅ）Ｒ１１と、”−”極性時に必要な電位の範囲Ｒ１２（Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋ〜Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ、あるいは、Ｖｃｏｍ−Ｖｂｌａｃｋ〜Ｖｃｏｍ−Ｖｗｈｉｔｅ）との双方を生成するために、基準電位生成回路１０２が、範囲Ｒ１１の最高電位（Ｖｃｏｍ＿Ｌ＋ＶｂｌａｃｋあるいはＶｃｏｍ＋Ｖｂｌａｃｋ）から、範囲Ｒ１２の最低電位（Ｖｃｏｍ＿Ｈ−ＶｂｌａｃｋあるいはＶｖｏｍ−Ｖｂｌａｃｋ）までの範囲Ｒ１０の電位を生成すると、基準電位生成回路１０２の消費電力が増大してしまう。
Here, the liquid crystal display device needs to AC drive the liquid crystal. Accordingly, for example, as shown in FIG. 19, a potential range (Vcom_L + Vblack to Vcom_L + Vwhite, or Vcom + Vblack to Vcom + Vwhite) R11 required when the polarity is “+”, and a potential range R12 (Vcom_H−Vblack) required when the polarity is “−”. In order to generate both ~ Vcom_H-Vwhite or Vcom-Vblack ~ Vcom-Vwhite), the reference potential generating
一方、基準電位生成回路１０２の消費電力を削減するために、図２０に示すように、”＋”極性時と、”−”極性時とで、基準電位生成回路１０２の生成する電位の範囲を変更すると、基準電位生成回路１０２にて、基準電位を生成するための抵抗群の両端に印加する基準電位ＶｈおよびＶｌを、”＋”極性時と”−”極性時とで変更する必要がある。
On the other hand, in order to reduce the power consumption of the reference
したがって、基準電位生成回路１０２へ基準電位を与える電源回路の構成が複雑になってしまう。なお、基準電位生成回路１０２が充分な精度で基準電位群をするためには、基準電位生成回路１０２へ与えられる基準電位が充分に高精度である必要がある。したがって、生成すべき基準電位の数が増加すると、当該電源回路の構成が複雑になってしまう。
Therefore, the configuration of the power supply circuit that applies the reference potential to the reference
また、図２１に示すように、”＋”極性時と”−”極性時とで、バッファ回路が出力すべき電位の範囲が変化しない場合であっても、基準電位生成回路１０２は、当該範囲の電位を生成する必要がある。したがって、当該範囲が、高電位の領域に配置されていれば、電源回路の構成が複雑になってしまう。
Further, as shown in FIG. 21, even when the range of the potential to be output by the buffer circuit does not change between “+” polarity and “−” polarity, the reference
なお、上記極性反転スイッチ１０３は、例えば、図２２に示すように、基準電位生成回路１０２の出力すべき電位毎に設けられた２つのアナログスイッチＳＷ（ＳＷＢ）を備えている。したがって、基準電位の数が２m 個とすると、２m+1 個のアナログスイッチが必要になってしまう。
The
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、バッファ回路を含むシステムの消費電力の削減あるいは構成の簡略化の少なくとも一方を実現可能なバッファ回路を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a buffer circuit capable of realizing at least one of reduction of power consumption or simplification of a system including the buffer circuit. is there.
本発明の基になるバッファ回路は、上記課題を解決するために、差動増幅器と、上記差動増幅器の一方の入力端子に接続された容量と、上記容量に電圧を印加する電圧印加手段とを備え、オフセットキャンセル期間には、上記電圧印加手段が上記容量に電圧を加えることによって、当該容量に、オフセットをキャンセルするための電荷とレベルシフトさせるための電荷とを蓄積しておき、出力期間には、上記容量に蓄積された電荷を用いて、上記差動増幅器の出力電圧をレベルシフトさせることを特徴としている。 In order to solve the above problems, a buffer circuit on which the present invention is based includes a differential amplifier, a capacitor connected to one input terminal of the differential amplifier, and voltage applying means for applying a voltage to the capacitor. In the offset cancel period, the voltage applying means applies a voltage to the capacitor, whereby the charge for canceling the offset and the charge for level shifting are accumulated in the capacitor, and the output period Is characterized in that the output voltage of the differential amplifier is level-shifted using the charge accumulated in the capacitor.
上記構成によれば、オフセットキャンセル期間中において、上記容量には、差動増幅器のオフセット電圧に応じた電荷を蓄積するだけではなく、第１電位および第２電位の電位差に応じた電荷も蓄積される。これにより、電圧レベルシフト機能付きバッファ回路は、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の電位、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力信号の電位をレベルシフトした後の電位を出力することができる。 According to the above configuration, during the offset cancellation period, the capacitor not only accumulates charges according to the offset voltage of the differential amplifier, but also accumulates charges according to the potential difference between the first potential and the second potential. The As a result, the buffer circuit with a voltage level shift function not only keeps the input impedance higher than the output impedance, but also cancels the influence of the following potential, that is, the offset voltage of the differential amplifier. The potential after the potential is level-shifted can be output.
この結果、電圧レベルシフト機能付きバッファ回路は、入力信号が取り得る電位の範囲の幅が、出力すべき電位の範囲の幅と同一であれば、入力信号が取り得る電位の範囲の最大値（最大電位）が、出力すべき電位の範囲の最大値とが異なっていても、何ら支障なく、所望の範囲の電位の出力信号を出力でき、例えば、低電位間の入力信号に基づいて、同様の幅を持ち、絶対値の異なる電位群を出力することができる。 As a result, in the buffer circuit with a voltage level shift function, if the width of the potential range that the input signal can take is the same as the width of the potential range that should be output, the maximum value of the potential range that the input signal can take ( Even if the maximum potential is different from the maximum value of the potential range to be output, it is possible to output an output signal having a potential within the desired range without any problem. Potential groups having different absolute values can be output.
したがって、電圧レベルシフト機能付きバッファ回路へ入力信号を入力する信号生成回路は、電圧レベルシフト機能付きバッファ回路の出力に接続された回路が必要とする電位の範囲の最大値に拘わらず、入力信号として出力すべき電位の範囲の最大値を任意の電位に設定でき、当該信号生成回路の消費電力やレイアウト面積の削減と、当該信号生成回路へ基準電圧を供給する電源回路の構成の簡略化との少なくとも一方を実現できる。これにより、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。 Therefore, a signal generation circuit that inputs an input signal to a buffer circuit with a voltage level shift function can receive an input signal regardless of the maximum potential range required by the circuit connected to the output of the buffer circuit with a voltage level shift function. The maximum value of the potential range to be output can be set to an arbitrary potential, the power consumption and layout area of the signal generation circuit can be reduced, and the configuration of the power supply circuit that supplies the reference voltage to the signal generation circuit can be simplified. At least one of the above can be realized. Thereby, the power consumption of the whole system including the buffer circuit with a voltage level shift function can be reduced, or the configuration can be simplified.
また、多くの場合、電圧レベルシフト機能付きバッファ回路を含むシステムでは、複数の基準となる電位が生成されており、また、特に生成しなくても、接地レベルも基準となる電位として使用できる。したがって、入力信号として出力すべき電位の範囲の最大値を任意の電位に設定できれば、上記信号生成回路が、これらの電位のいずれかを、上記入力信号を生成するための基準電位としても流用できるので、さらに、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。 In many cases, in a system including a buffer circuit with a voltage level shift function, a plurality of reference potentials are generated, and the ground level can be used as a reference potential even if it is not generated. Therefore, if the maximum value of the potential range to be output as an input signal can be set to an arbitrary potential, the signal generation circuit can use any of these potentials as a reference potential for generating the input signal. Therefore, the power consumption of the entire system including the buffer circuit with the voltage level shift function can be further reduced, and the configuration can be simplified.
本発明に係るバッファ回路は、上記課題を解決するために、第１および第２入力端子を有する差動増幅器と、第１端子および第２端子を有し、上記第１入力端子に上記第１端子が接続された容量と、上記差動増幅器の出力端子を、上記第１および第２端子のうちのいずれに接続するかを選択する選択手段と、上記容量の第２端子にスイッチング手段を介して接続された端子とを備え、オフセットキャンセル期間には、上記差動増幅器の出力端子を上記容量の第１端子に接続すると共に、上記スイッチング手段を動作して、上記端子を上記容量の第２端子に導通させ、さらに、上記差動増幅器の第２入力端子と上記端子との間に電圧を印加することによって、レベルシフトさせるための電荷を上記容量に蓄積し、出力期間には、上記差動増幅器の出力端子と上記容量の第２端子とを接続すると共に、上記スイッチング手段を動作して上記端子を上記容量の第２端子と非導通にすることによって、上記差動増幅器の第２入力端子に入力した電位を、上記容量に蓄積した電荷を用いてレベルシフトし、上記差動増幅器の出力端子に出力することを特徴としている。
In order to solve the above problems, a buffer circuit according to the present invention has a differential amplifier having first and second input terminals, a first terminal and a second terminal, and the first input terminal includes the first amplifier. A capacitor to which the terminal is connected, a selection means for selecting which of the first and second terminals the output terminal of the differential amplifier is connected to, and a switching means to the second terminal of the capacitor. In the offset cancel period, the output terminal of the differential amplifier is connected to the first terminal of the capacitor, and the switching means is operated to connect the terminal to the second terminal of the capacitor. In addition, by applying a voltage between the second input terminal of the differential amplifier and the terminal, the charge for level shifting is accumulated in the capacitor, and the difference is applied during the output period. Dynamic amplifier The output terminal and the second terminal of the capacitor are connected, and the switching means is operated to make the terminal non-conductive with the second terminal of the capacitor, thereby inputting the second input terminal of the differential amplifier. The potential is level-shifted using the charge accumulated in the capacitor, and is output to the output terminal of the differential amplifier.
上記構成によれば、オフセットキャンセル期間中において、上記容量には、差動増幅器のオフセット電圧に応じた電荷を蓄積するだけではなく、第１電位および第２電位の電位差に応じた電荷も蓄積される。これにより、当該電圧レベルシフト機能付きバッファ回路は、上述した構成と同様に、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の電位、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力信号の電位をレベルシフトした後の電位を出力することができる。 According to the above configuration, during the offset cancellation period, the capacitor not only accumulates charges according to the offset voltage of the differential amplifier, but also accumulates charges according to the potential difference between the first potential and the second potential. The As a result, the voltage level shift function-equipped buffer circuit not only keeps the input impedance higher than the output impedance, but also has the following potential, that is, the influence of the offset voltage of the differential amplifier. In addition, it is possible to output the potential after being canceled and level-shifting the potential of the input signal.
この結果、電圧レベルシフト機能付きバッファ回路は、入力信号が取り得る電位の範囲の幅が、出力すべき電位の範囲の幅と同一であれば、入力信号が取り得る電位の範囲の最大値（最大電位）が、出力すべき電位の範囲の最大値とが異なっていても、何ら支障なく、所望の範囲の電位の出力信号を出力でき、例えば、低電位間の入力信号に基づいて、同様の幅を持ち、絶対値の異なる電位群を出力することができる。 As a result, in the buffer circuit with a voltage level shift function, if the width of the potential range that the input signal can take is the same as the width of the potential range that should be output, the maximum value of the potential range that the input signal can take ( Even if the maximum potential is different from the maximum value of the potential range to be output, it is possible to output an output signal having a potential within the desired range without any problem. Potential groups having different absolute values can be output.
したがって、電圧レベルシフト機能付きバッファ回路へ入力信号を入力する信号生成回路は、電圧レベルシフト機能付きバッファ回路の出力に接続された回路が必要とする電位の範囲の最大値に拘わらず、入力信号として出力すべき電位の範囲の最大値を任意の電位に設定でき、当該信号生成回路の消費電力やレイアウト面積の削減と、当該信号生成回路へ基準電圧を供給する電源回路の構成の簡略化との少なくとも一方を実現できる。これにより、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。 Therefore, a signal generation circuit that inputs an input signal to a buffer circuit with a voltage level shift function can receive an input signal regardless of the maximum potential range required by the circuit connected to the output of the buffer circuit with a voltage level shift function. The maximum value of the potential range to be output can be set to an arbitrary potential, the power consumption and layout area of the signal generation circuit can be reduced, and the configuration of the power supply circuit that supplies the reference voltage to the signal generation circuit can be simplified. At least one of the above can be realized. Thereby, the power consumption of the whole system including the buffer circuit with a voltage level shift function can be reduced, or the configuration can be simplified.
さらに、上記構成に加えて、オフセットキャンセル期間に上記レベルシフトさせるための電荷を蓄積するために上記容量へ印加する電圧を、複数の電圧レベルから選択可能としてもよい。 Further, in addition to the above configuration, a voltage to be applied to the capacitor for accumulating charges for the level shift during the offset cancellation period may be selectable from a plurality of voltage levels.
当該構成では、オフセットキャンセル期間に上記レベルシフトさせるための電荷を蓄積するために上記容量へ印加する電圧を、複数の電圧レベルから選択可能とすることによって、電圧レベルシフト機能付きバッファ回路は、複数種類のうちのいずれかの電圧レベルシフトが可能になる。したがって、状況に応じてシフト量を変更可能な電圧レベルシフト機能付きバッファ回路を実現できる。 In this configuration, the voltage applied to the capacitor for accumulating the charge for level shift during the offset cancellation period can be selected from a plurality of voltage levels. A voltage level shift of any of the types is possible. Therefore, a buffer circuit with a voltage level shift function capable of changing the shift amount according to the situation can be realized.
また、本発明に係るバッファ回路は、上記課題を解決するために、電圧レベルシフト機能付きのバッファ回路であって、差動増幅器と、第１端子および第２端子を有し、上記差動増幅器の入力端子の１つである第１入力端子に上記第１端子が接続された容量と、上記差動増幅器の出力端子を、上記第１端子に接続するか否かを選択する第１スイッチと、上記差動増幅器の出力端子を、上記容量の第２端子に接続するか否かを選択する第２スイッチと、上記第１および第２スイッチの導通／遮断を制御すると共に、上記第２端子の電位および上記差動増幅器の残余の入力端子である第２入力端子の電位を制御する制御手段とを備え、上記制御手段は、オフセットキャンセル期間には、上記第１スイッチを導通させ、上記第２スイッチを遮断することによって、上記差動増幅器の出力を上記第１入力端子へフィードバックすると共に、上記第２入力端子の電位を、入力信号の電位と、第１基準電位と、当該第１基準電位とは異なる第２基準電位とのうちの１つである第１電位に維持し、上記第２端子の電位を、上記入力信号の電位、第１基準電位および第２基準電位の残余の１つである第２電位に維持するものであり、さらに、上記制御手段は、上記オフセットキャンセル期間の終了時には、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記差動増幅器の出力を上記容量を介して上記第１入力端子へフィードバックすると共に、当該第２スイッチが導通している出力期間には、上記第２入力端子の電位を、上記入力信号の電位、第１基準電位および第２基準電位のうち、第１および第２電位のいずれでもない第３電位に維持することを特徴としている。 In order to solve the above problems, a buffer circuit according to the present invention is a buffer circuit with a voltage level shift function, and includes a differential amplifier, a first terminal, and a second terminal, and the differential amplifier A capacitor having the first terminal connected to a first input terminal that is one of the first input terminals, a first switch for selecting whether or not to connect the output terminal of the differential amplifier to the first terminal; A second switch for selecting whether or not to connect the output terminal of the differential amplifier to the second terminal of the capacitor; and controlling conduction / cutoff of the first and second switches; and the second terminal And a control means for controlling the potential of the second input terminal which is the remaining input terminal of the differential amplifier, and the control means conducts the first switch during the offset cancel period, and 2 Shut off the switch The feedback of the output of the differential amplifier to the first input terminal, and the potential of the second input terminal is different from the potential of the input signal, the first reference potential, and the first reference potential. The first potential, which is one of the two reference potentials, is maintained, and the potential of the second terminal is changed to the second potential which is one of the potential of the input signal, the first reference potential, and the second reference potential. Further, at the end of the offset cancel period, the control means shuts off the first switch and then turns on the second switch, thereby causing the output of the differential amplifier to The output is fed back to the first input terminal via a capacitor, and the potential of the second input terminal is set to the potential of the input signal, the first reference potential, and the first output during the output period in which the second switch is conductive. Of the reference potential is characterized by maintaining in the third potential not one of the first and second potential.
上記構成では、オフセットキャンセル期間において、上記容量には、差動増幅器のオフセット電圧と、第１電位および第２電位の差とに応じた電荷が蓄積される。一方、制御手段が、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記容量に蓄積された電荷を保持したまま、上記容量の接続が切り換えられ、当該容量は、出力期間において、差動増幅器の第１入力端子と出力端子との間に配置される。 In the above configuration, in the offset cancel period, charges corresponding to the offset voltage of the differential amplifier and the difference between the first potential and the second potential are accumulated in the capacitor. On the other hand, the control means cuts off the first switch and then turns on the second switch, so that the connection of the capacitor is switched while holding the charge accumulated in the capacitor, In the period, the differential amplifier is disposed between the first input terminal and the output terminal.
当該構成では、オフセットキャンセル期間中において、上記容量には、差動増幅器のオフセット電圧に応じた電荷を蓄積するだけではなく、第１電位および第２電位の電位差に応じた電荷も蓄積される。また、オフセットキャンセル期間における差動増幅器の第２入力端子の電位（第１電位）と、出力期間における当該第２入力端子の電位（第３電位）とが互いに異なっている。 In this configuration, during the offset cancel period, not only charges according to the offset voltage of the differential amplifier are accumulated in the capacitor, but also charges according to the potential difference between the first potential and the second potential. Further, the potential (first potential) of the second input terminal of the differential amplifier in the offset cancellation period is different from the potential (third potential) of the second input terminal in the output period.
これにより、電圧レベルシフト機能付きバッファ回路は、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の電位、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力信号の電位をレベルシフトした後の電位を出力することができる。 As a result, the buffer circuit with a voltage level shift function not only keeps the input impedance higher than the output impedance, but also cancels the influence of the following potential, that is, the offset voltage of the differential amplifier. The potential after the potential is level-shifted can be output.
この結果、電圧レベルシフト機能付きバッファ回路は、入力信号が取り得る電位の範囲の幅が、出力すべき電位の範囲の幅と同一であれば、入力信号が取り得る電位の範囲の最大値（最大電位）が、出力すべき電位の範囲の最大値とが異なっていても、何ら支障なく、所望の範囲の電位の出力信号を出力でき、例えば、低電位間の入力信号に基づいて、同様の幅を持ち、絶対値の異なる電位群を出力することができる。 As a result, in the buffer circuit with a voltage level shift function, if the width of the potential range that the input signal can take is the same as the width of the potential range that should be output, the maximum value of the potential range that the input signal can take ( Even if the maximum potential is different from the maximum value of the potential range to be output, it is possible to output an output signal having a potential within the desired range without any problem. Potential groups having different absolute values can be output.
したがって、上述した各電圧レベルシフト機能付きバッファ回路と同様に、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。 Therefore, similarly to each of the above-described buffer circuits with a voltage level shift function, the power consumption of the entire system including the buffer circuit with a voltage level shift function can be reduced or the configuration can be simplified.
また、上記構成に加えて、上記第３電位は、上記入力信号の電位であり、上記第１電位は、第２電位よりも低く設定されていてもよい。当該構成では、第１電位（例えば、スイッチＳＷ５が導通することによってノードＮｉｐに印加される電位Ｖｓｓ）が第２電位（例えば、スイッチＳＷ３が導通することによってノードＮｉｆに印加される電位Ｖｐｒｅ１）よりも低く設定されているので、入力信号の電位を、より高くシフトできる。この結果、電圧レベルシフト機能付きバッファ回路は、低電位間の入力信号に基づいて、より高電位間の範囲内の電位を出力できる。 In addition to the above configuration, the third potential may be a potential of the input signal, and the first potential may be set lower than the second potential. In this configuration, the first potential (for example, the potential Vss applied to the node Nip when the switch SW5 is turned on) is greater than the second potential (for example, the potential Vpre1 applied to the node Nif when the switch SW3 is turned on). Is set lower, the potential of the input signal can be shifted higher. As a result, the buffer circuit with a voltage level shift function can output a potential within a range between higher potentials based on an input signal between lower potentials.
一方、上記構成に加えて、上記第３電位は、入力電位であり、上記第１電位は、第２電位よりも高く設定されていてもよい。当該構成では、第１電位（例えば、スイッチＳＷ７が導通することによってノードＮｉｐに印加される電位Ｖｐｒｅ２）が第２電位（例えば、スイッチＳＷ６が導通することによってノードＮｉｆに印加される電位Ｖｓｓ）よりも高く設定されているので、入力信号の電位を、より低くシフトでき、極性反転に応じた電位を出力できる。この結果、電圧レベルシフト機能付きバッファ回路は、極性反転スイッチを設けることなく、極性の異なる信号を出力することができ、電圧レベルシフト機能付きバッファ回路を含むシステム全体の構成を簡略化できる。 On the other hand, in addition to the above configuration, the third potential may be an input potential, and the first potential may be set higher than the second potential. In this configuration, the first potential (for example, the potential Vpre2 applied to the node Nip when the switch SW7 is turned on) is higher than the second potential (for example, the potential Vss applied to the node Nif when the switch SW6 is turned on). Since the potential of the input signal can be shifted to a lower level, a potential corresponding to the polarity inversion can be output. As a result, the buffer circuit with the voltage level shift function can output signals having different polarities without providing a polarity reversing switch, and the configuration of the entire system including the buffer circuit with the voltage level shift function can be simplified.
さらに、上記構成に加えて、上記第３電位は、入力電位であり、上記制御手段は、上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１電位を第２電位よりも高く設定するか、低く設定するかを切り換え可能であってもよい。なお、上記制御手段は、例えば、ある基準電位と他の基準電位との一方を選択して、第１基準電位として出力するなどして、第１基準電位を変更できる。同様に、制御手段は、ある基準電位と他の基準電位との一方を選択して、第２基準電位として出力するなどして、第２基準電位を変更してもよい。 Further, in addition to the above configuration, the third potential is an input potential, and the control means changes the first potential from the second potential by changing at least one of the first and second reference potentials. It may be possible to switch between setting a higher value and setting a lower value. Note that the control unit can change the first reference potential by, for example, selecting one of the reference potential and the other reference potential and outputting it as the first reference potential. Similarly, the control unit may change the second reference potential by selecting one of the reference potential and the other reference potential and outputting it as the second reference potential.
当該構成では、制御手段が上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１電位を第２電位よりも高く設定するか、低く設定するかが切り換えられるので、電圧レベルシフト機能付きバッファ回路は、ある期間には、入力信号の電位を、より高くシフトして出力し、他の期間には、より低くシフトして出力することができる。 In this configuration, the control means switches between setting the first potential higher or lower than the second potential by changing at least one of the first and second reference potentials. The buffer circuit with a shift function can output the potential of the input signal with a higher shift during a certain period and can be output with a lower shift during another period.
これにより、電圧レベルシフト機能付きバッファ回路は、目的に応じて、出力電位をシフトする方向を選択でき、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。なお、第１基準電位と第２基準電位との差を変更すれば、出力電位をシフトする方向だけではなく、シフト量も調整できる。 As a result, the buffer circuit with the voltage level shift function can select the direction in which the output potential is shifted according to the purpose, and the power consumption of the entire system including the buffer circuit with the voltage level shift function can be reduced or the configuration can be simplified. Can be. If the difference between the first reference potential and the second reference potential is changed, not only the direction of shifting the output potential but also the shift amount can be adjusted.
また、本発明に係る液晶表示装置は、上記課題を解決するために、上記のいずれかの構成の電圧レベルシフト機能付きバッファ回路を備えていることを特徴としている。 Further, in order to solve the above problems, a liquid crystal display device according to the present invention includes a buffer circuit with a voltage level shift function having any one of the above configurations.
上述したように、上記電圧レベルシフト機能付きバッファ回路は、入力電位をシフトした後の電位を出力できるので、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。したがって、消費電力の低減と構成の簡略化とのうちの少なくとも一方を達成可能な液晶表示装置を実現できる。 As described above, the buffer circuit with the voltage level shift function can output the potential after shifting the input potential, so that the power consumption of the entire system including the buffer circuit with the voltage level shift function can be reduced or the configuration can be simplified. It can be made. Therefore, a liquid crystal display device that can achieve at least one of reduction of power consumption and simplification of the configuration can be realized.
また、液晶は、交流駆動する必要があるので、供給すべき電位の範囲を、第１の範囲と、それとは異なる第２の範囲との間で変更することが多い。したがって、上記の各構成の中でも、第１電位を第２電位よりも高く設定するか、低く設定するかを切り換え可能な構成を、特に好適に使用できる。 In addition, since the liquid crystal needs to be AC driven, the potential range to be supplied is often changed between the first range and a second range different from the first range. Therefore, among the above-described configurations, a configuration capable of switching whether the first potential is set higher or lower than the second potential can be used particularly preferably.
本発明に係るバッファ回路が、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力電位をシフトした後の電位の出力信号を出力するので、電圧レベルシフト機能付きバッファ回路を含むシステム全体の消費電力の削減と、構成の簡略化との少なくとも一方を実現できる。したがって、液晶表示装置をはじめとして、消費電力の低減あるいは構成の簡略化が望まれる装置のバッファ回路として広く使用できる。 The buffer circuit according to the present invention not only keeps the input impedance higher than the output impedance, but also cancels the influence of the offset voltage of the differential amplifier, and outputs the output signal of the potential after shifting the input potential Therefore, at least one of the reduction of the power consumption of the whole system including the buffer circuit with the voltage level shift function and the simplification of the configuration can be realized. Therefore, it can be widely used as a buffer circuit for liquid crystal display devices and other devices where reduction of power consumption or simplification of configuration is desired.
本発明の一実施形態について図１ないし図１５に基づいて説明すると以下の通りである。なお、本実施形態に係る液晶表示装置は、オフセットキャンセル機能および電圧レベルのシフト機能が設けられたバッファアンプを備えることにより、消費電力や回路のレイアウト面積を削減可能な液晶表示装置であって、液晶テレビジョン受像機や、液晶モニタをはじめとして、種々の液晶表示装置として広く使用することができるものである。 An embodiment of the present invention will be described below with reference to FIGS. The liquid crystal display device according to this embodiment is a liquid crystal display device that can reduce power consumption and circuit layout area by including a buffer amplifier provided with an offset cancel function and a voltage level shift function. It can be widely used as various liquid crystal display devices including a liquid crystal television receiver and a liquid crystal monitor.
まず、以下では、バッファアンプの回路構成について説明する前に、液晶表示装置全体の概略構成および動作について簡単に説明する。また、説明の便宜上、例えば、ｉ番目のデータ信号線ＳＬi のように、位置を特定する必要がある場合にのみ、位置を示す数字または英字を付して参照し、位置を特定する必要がない場合や総称する場合には、位置を示す文字を省略して参照する。 First, before describing the circuit configuration of the buffer amplifier, the general configuration and operation of the entire liquid crystal display device will be briefly described. For convenience of explanation, for example, only when the position needs to be specified as in the i-th data signal line SLi, it is not necessary to specify the position by referring to the position with a numeral or alphabetic character. When referring to the case or generically, the characters indicating the position are omitted for reference.
すなわち、本実施形態に係る液晶表示装置１は、信号源ＶＳからの映像信号ＶＩＤＥＯを表示する装置であって、図２に示すように、マトリクス状に配された画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を有する画素アレイ２と、画素アレイ２のデータ信号線ＳＬ１〜ＳＬｎを駆動するデータ信号線駆動回路３と、画素アレイ２の走査信号線ＧＬ１〜ＧＬｍを駆動する走査信号線駆動回路４と、上記両駆動回路３・４の動作タイミングを決定する信号を生成するタイミング・ジェネレータ５と、上記映像信号ＶＩＤＥＯに基づいて、上記画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) の輝度を示すデジタルの映像データＤ(1,1) 〜Ｄ(n,m) を生成し、デジタルの映像信号ＤＡＴとして、上記データ信号線駆動回路３に与えると共に、上記映像信号ＶＩＤＥＯに基づいて、上記タイミング・ジェネレータ５の動作タイミングを決定する制御信号を生成する制御回路６とを備えている。
That is, the liquid crystal display device 1 according to the present embodiment is a device that displays the video signal VIDEO from the signal source VS, and as shown in FIG. 2, the pixels PIX (1,1) to PIX (1,1) to.
本実施形態では、上記各部材２〜６が液晶モジュール１１としてまとめられており、当該液晶モジュール１１には、液晶モジュール１１の外部の電源回路１２からの電力供給を受けると共に、当該液晶モジュール内の各部材２〜６へ電力を供給するモジュール内電源回路７も設けられている。
In the present embodiment, the
また、上記データ信号線駆動回路３には、上記制御回路６からの映像データＤ(1,1) 〜Ｄ(n,m) を受け取るためのデジタルインターフェース（ＩＦ）回路３１と、当該映像データＤ(1,1) 〜Ｄ(n,m) に応じた電圧レベルのアナログの映像信号Ｏ(1,1) 〜Ｏ(n,m) を生成するビデオ回路３２とが設けられている。
The data signal line driving circuit 3 includes a digital interface (IF)
上記画素アレイ２は、複数（この場合は、ｎ本）のデータ信号線ＳＬ１〜ＳＬｎと、各データ信号線ＳＬ１〜ＳＬｎに、それぞれ交差する複数（この場合は、ｍ本）の走査信号線ＧＬ１〜ＧＬｍとを備えており、データ信号線と走査信号線とに囲まれた領域のそれぞれに画素を備えている。
The
より詳しくは、上記各データ信号線に対応する１からｎまでのうちの任意の整数をｉとし、上記各走査信号線に対応する１からｍまでのうちの任意の整数をｊとすると、データ信号線ＳＬｉおよび走査信号線ＧＬｊの組み合わせ毎に、画素ＰＩＸ(i,j) が設けられており、当該画素ＰＩＸ(i,j) は、隣接する２本のデータ信号線ＳＬ(i-1) ・ＳＬｉと、隣接する２本の走査信号線ＧＬ(j-1) ・ＧＬｊとで囲まれた部分に配されている。なお、ここでは、画素ＰＩＸ(i,j) が、自らに対応するデータ信号線ＳＬｉおよび走査信号線ＧＬｊと、それらよりも前の順番のデータ信号線ＳＬ(i-1) および走査信号線ＧＬ(j-1) とで囲まれている場合を例示したが、データ信号線ＳＬｉおよび走査信号線ＧＬｊの組み合わせ毎に設けられていれば、画素ＰＩＸ(i,j) は、例えば、それぞれ次の順番のデータ信号線ＳＬ(i+1) および走査信号線ＧＬ(j+1) と、データ信号線ＳＬｉおよび走査信号線ＧＬｊとで囲まれていてもよい。 More specifically, if an arbitrary integer from 1 to n corresponding to each data signal line is i and an arbitrary integer from 1 to m corresponding to each scanning signal line is j, the data A pixel PIX (i, j) is provided for each combination of the signal line SLi and the scanning signal line GLj, and the pixel PIX (i, j) includes two adjacent data signal lines SL (i-1). It is arranged in a portion surrounded by SLi and two adjacent scanning signal lines GL (j−1) and GLj. Here, the pixel PIX (i, j) includes the data signal line SLi and the scanning signal line GLj corresponding to the pixel PIX (i, j), and the data signal line SL (i-1) and the scanning signal line GL in the preceding order. (j-1) is exemplified, but the pixel PIX (i, j) is, for example, the following if provided for each combination of the data signal line SLi and the scanning signal line GLj. The sequential data signal line SL (i + 1) and scanning signal line GL (j + 1) may be surrounded by the data signal line SLi and scanning signal line GLj.
上記画素ＰＩＸ(i,j) は、例えば、図３に示すように、スイッチング素子として、ゲートが走査信号線ＧＬｊに、ソースがデータ信号線ＳＬｉに接続された電界効果トランジスタＳＷ(i,j) と、当該電界効果トランジスタＳＷ(i,j) のドレインに一方電極が接続された画素容量Ｃｐ(i,j) とを備えている。また、画素容量Ｃｐ(i,j) の他端は、対向電極に接続されており、当該対向電極は、全画素ＰＩＸ…に共通の共通電極線に接続されている。上記画素容量Ｃｐ(i,j) は、液晶容量ＣＬ(i,j) と、必要に応じて付加される補助容量Ｃｓ(i,j) とから構成されている。 For example, as shown in FIG. 3, the pixel PIX (i, j) has a field effect transistor SW (i, j) having a gate connected to the scanning signal line GLj and a source connected to the data signal line SLi, as shown in FIG. And a pixel capacitor Cp (i, j) having one electrode connected to the drain of the field effect transistor SW (i, j). The other end of the pixel capacitor Cp (i, j) is connected to a counter electrode, and the counter electrode is connected to a common electrode line common to all the pixels PIX. The pixel capacitor Cp (i, j) includes a liquid crystal capacitor CL (i, j) and an auxiliary capacitor Cs (i, j) that is added as necessary.
上記画素ＰＩＸ(i,j) において、走査信号線ＧＬｊが選択されると、電界効果トランジスタＳＷ(i,j) が導通し、データ信号線ＳＬｉに印加された電圧が画素容量Ｃｐ(i,j) へ印加される。一方、当該走査信号線ＧＬｊの選択期間が終了して、電界効果トランジスタＳＷ(i,j) が遮断されている間、画素容量Ｃｐ(i,j) は、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣＬ(i,j) に印加される電圧によって変化する。したがって、走査信号線ＧＬｊを選択し、当該画素ＰＩＸ(i,j) への映像データＤに応じた電圧をデータ信号線ＳＬｉへ印加すれば、当該画素ＰＩＸ(i,j) の表示状態を、映像データＤに合わせて変化させることができる。 In the pixel PIX (i, j), when the scanning signal line GLj is selected, the field effect transistor SW (i, j) becomes conductive, and the voltage applied to the data signal line SLi becomes the pixel capacitance Cp (i, j). ) Is applied. On the other hand, while the selection period of the scanning signal line GLj ends and the field effect transistor SW (i, j) is cut off, the pixel capacitor Cp (i, j) continues to hold the voltage at the cut-off. Here, the transmittance or reflectance of the liquid crystal varies depending on the voltage applied to the liquid crystal capacitance CL (i, j). Therefore, if the scanning signal line GLj is selected and a voltage corresponding to the video data D to the pixel PIX (i, j) is applied to the data signal line SLi, the display state of the pixel PIX (i, j) is It can be changed in accordance with the video data D.
上記構成において、図２に示す走査信号線駆動回路４は、各走査信号線ＧＬ１〜ＧＬｍへ、例えば、電圧信号など、選択期間か否かを示す信号を出力している。また、走査信号線駆動回路４は、選択期間を示す信号を出力する走査信号線ＧＬｊを、例えば、タイミング・ジェネレータ５から与えられるゲートクロック信号ＧＣＫやスタートパルス信号ＧＳＰなどの制御信号に基づいて変更している。これにより、各走査信号線ＧＬ１〜ＧＬｍは、予め定められたタイミングで、順次選択される。
In the above configuration, the scanning signal
さらに、データ信号線駆動回路３のデジタルＩＦ回路３１は、上記タイミング・ジェネレータ５からの制御信号の示すタイミングで動作して、制御回路６からの映像信号ＤＡＴから、各画素ＰＩＸ…への映像データＤ…を取得する。
Further, the digital IF
なお、本実施形態に係る信号源ＶＳは、ＲＧＢの色毎に分ける前の各映像データＤ…、および、その他の制御信号（コマンド）を、互いに同一の信号線によって、時分割で伝送しており、上記制御回路６は、これらの信号に基づいて、各映像データＤを、液晶モジュール１１用に、ＲＧＢの色毎にパラレル変換したり、各種コマンドをデコードしたり、デコード結果に応じて、タイミング・ジェネレータ５用の信号を生成したりしている。また、本実施形態では、例えば、上記制御回路６は、各画素ＰＩＸ…への映像データＤ…を時分割で、データ信号線駆動回路３のデジタルＩＦ回路３１に伝送しており、この場合、上記デジタルＩＦ回路３１は、上記制御回路６からの映像信号ＤＡＴを、各画素ＰＩＸ…に応じたタイミングでサンプリングするなどして、それぞれの画素ＰＩＸ…への映像データＤ…を取得する。
Note that the signal source VS according to the present embodiment transmits the video data D... Before being divided for each RGB color and other control signals (commands) through the same signal line in a time division manner. Based on these signals, the control circuit 6 converts the video data D into parallel for each RGB color for the liquid crystal module 11, decodes various commands, A signal for the
さらに、デジタルＩＦ回路３１は、走査信号線駆動回路４が選択中の走査信号線ＧＬｊに対応する各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) への映像データＤ(1,j) 〜Ｄ(n,j) を、ビデオ回路３２へ出力し、ビデオ回路３２は、各映像データＤ(1,j) 〜Ｄ(n,j) に対応する電圧レベルの出力信号Ｏ(1) 〜Ｏ(n) を、各データ信号線ＳＬ１〜ＳＬｎへ出力する。
Further, the digital IF
一方、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) は、自らに対応する走査信号線ＧＬｊが選択されている間に、自らに対応するデータ信号線ＳＬ１〜ＳＬｎに与えられた出力信号Ｏ(1) 〜Ｏ(n) に応じて、それぞれの透過率を調整して、自らの明るさを決定する。これにより、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) の輝度は、映像データＤ(1,j) 〜Ｄ(n,j) の示す輝度になるように制御される。 On the other hand, each of the pixels PIX (1, j) to PIX (n, j) outputs to the data signal lines SL1 to SLn corresponding to itself while the scanning signal line GLj corresponding to the pixel PIX (1, j) to PIX (n, j) is selected. According to the signals O (1) to O (n), the respective transmittances are adjusted to determine their own brightness. As a result, the brightness of each pixel PIX (1, j) to PIX (n, j) is controlled to be the brightness indicated by the video data D (1, j) to D (n, j).
ここで、走査信号線駆動回路４は、走査信号線ＧＬ１〜ＧＬｍを順次選択している。したがって、画素アレイ２の全画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を、それぞれへの映像データＤが示す明るさに設定でき、画素アレイ２へ表示される画像を更新できる。
Here, the scanning signal
ここで、上記ビデオ回路３２は、図４に示すように、上記映像データＤの取り得る値のそれぞれに対応する基準電位群を生成する基準電位生成回路４１と、上記基準電位生成回路４１が生成している基準電位群の中から、上記映像データＤの値に応じた基準電位を選択して出力するセレクタ４２と、セレクタ４２の出力電圧Ｖｉｎに応じた電圧レベルの出力信号Ｖｏｕｔを出力するバッファ回路４３とを備えている。
Here, as shown in FIG. 4, the
ここで、図２の構成では、ビデオ回路３２が各データ信号線ＳＬ…をそれぞれ駆動しているので、図４のセレクタ４２およびバッファ回路４３は、データ信号線ＳＬ毎に設けられている。なお、上記基準電位生成回路４１もデータ信号線ＳＬ毎に設けてもよいが、本実施形態では、レイアウト面積をより削減するため、各セレクタ４２およびバッファ回路４３に共通に基準電位生成回路４１を設けている。また、映像データＤ(i,j) は、画素ＰＩＸ(i,j) の輝度を示す値であって、例えば、画素アレイ２がモノクロ表示の場合は、画素ＰＩＸ(i,j) の輝度を示している。一方、画素アレイ２がカラー表示可能であり、複数の互いに隣接する画素（サブ画素）ＰＩＸから、１ピクセルが構成されている場合、映像データＤ(i,j) は、当該ピクセルの色成分（例えば、Ｒ成分、Ｇ成分、Ｂ成分）のうち、対応するサブ画素ＰＩＸ(i,j) の色成分に応じた輝度になる。
2, the
また、本実施形態では、後述するように、黒表示時の電位と白表示時の電位との高低関係が、時間と共に（”＋”極性か”−”極性かによって）切り換わっているので、上記セレクタ４２は、現時点が、いずれを高く設定すべき期間に含まれているかに応じて、映像データＤに対応する基準電圧を切り換えている。より詳細には、白表示時の電位の方を高くする場合（後述する図８〜図１０に示す”−”極性のとき）は、映像データＤによって特定される輝度の値が高い程、より高い基準電位を選択し、白表示時の電位の方を低くする場合（後述する図８〜図１０に示す”＋”極性のとき）は、映像データＤによって特定される輝度の値が高い程、より低い基準電位を選択する。
In this embodiment, as will be described later, the level relationship between the black display potential and the white display potential changes over time (depending on whether it is “+” polarity or “−” polarity). The
上記基準電位生成回路４１は、例えば、図５に示すように、互いに直列に接続された抵抗群５１を備えており、抵抗群５１の両端には、モジュール内電源回路７から供給される高電位Ｖｈと低電位Ｖｌとが印加されている。また、抵抗群５１の両端、並びに、抵抗群５１を構成する各抵抗の接続点のうちの複数は、それぞれ、基準電位を出力する端子に接続されている。なお、図５では、一例として、抵抗群５１の両端、並びに、抵抗群５１を構成する各抵抗の接続点の全てが、それぞれに対応する出力端子に接続されている場合を図示している。
For example, as shown in FIG. 5, the reference
詳細は後述するように、本実施形態に係るバッファ回路４３は、図１６に示すバッファ回路と同様に、出力インピーダンスよりも入力インピーダンスが高くなるように構成されているだけではなく、図１６に示すバッファ回路とは異なって、入力電圧Ｖｉｎを、予め定められたシフト量Ｖｓｆｔ１またはＶｓｆｔ２だけシフトした後の電圧Ｖｏｕｔを出力できるように構成されている。すなわち、バッファ回路４３は、出力電圧Ｖｏｕｔが、以下の式（１）、あるいは、式（２）に示すように、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｓｆｔ１ …（１）
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｓｆｔ２ …（２）
となるように構成されている。
As will be described in detail later, the
Vout = Vin + Vsft1 (1)
Vout = Vin + Vsft2 (2)
It is comprised so that.
これに伴なって、図６に示すように、本実施形態に係る基準電位生成回路４１が出力している基準電位群の電位は、バッファ回路４３が出力する必要のある電位の範囲Ｒ１およびＲ２とは異なる範囲Ｒ０に設定されている。
Accordingly, as shown in FIG. 6, the potentials of the reference potential group output from the reference
より詳細には、本実施形態に係るバッファ回路４３は、図１に示すように、入力端子Ｔｉｎに印加された入力電圧Ｖｉｎを、予め定められたシフト量Ｖｓｆｔ１またはＶｓｆｔ２だけシフトし、シフト後の電圧Ｖｏｕｔを、出力端子Ｔｏｕｔから出力することができる。
More specifically, the
また、上記バッファ回路４３には、出力端子が上記出力端子Ｔｏｕｔに接続された差動増幅器Ａ１と、当該差動増幅器Ａ１の反転入力端子に一端が接続されたオフセットキャンセル用のキャパシタ（容量・オフセットキャンセル用容量）Ｃ１とを備えている。また、当該キャパシタＣ１および上記反転入力端子の接続点となるノードＮｉｍは、スイッチＳＷ１を介して上記差動増幅器Ａ１の出力端子に接続されている。
The
さらに、上記キャパシタＣ１の他端となるノードＮｉｆは、スイッチＳＷ２を介して上記差動増幅器Ａ１の出力端子に接続されていると共に、当該ノードＮｉｆには、スイッチＳＷ３を介して、第１のプリセット電位Ｖｐｒｅ１が印加されている。 Further, the node Nif serving as the other end of the capacitor C1 is connected to the output terminal of the differential amplifier A1 via the switch SW2, and the node Nif is connected to the first preset via the switch SW3. A potential Vpre1 is applied.
また、上記差動増幅器Ａ１の非反転入力端子は、スイッチＳＷ４を介して、上記入力端子Ｔｉｎに接続されていると共に、上記非反転入力端子およびスイッチＳＷ４の接続点となるノードＮｉｐには、スイッチＳＷ５を介して、基準電位Ｖｓｓが印加されている。なお、本実施形態では、当該基準電位Ｖｓｓとして低電位側の電源電圧が使用されている。 The non-inverting input terminal of the differential amplifier A1 is connected to the input terminal Tin via the switch SW4, and a switch Nip serving as a connection point between the non-inverting input terminal and the switch SW4 includes a switch. A reference potential Vss is applied via SW5. In the present embodiment, the low-potential-side power supply voltage is used as the reference potential Vss.
同様に、上記バッファ回路４３には、上記ノードＮｉｆに、上記基準電位Ｖｓｓを印加するか否かを制御するスイッチＳＷ６と、上記ノードＮｉｐに、第２のプリセット電位Ｖｐｒｅ２を印加するか否かを制御するスイッチＳＷ７とが設けられている。なお、上記各プリセット電位Ｖｐｒｅ１・Ｖｐｒｅ２および基準電位Ｖｓｓは、後述するように、上記シフト量Ｖｓｆｔ１およびＶｓｆｔ２を決定するために用いられる。
Similarly, in the
さらに、上記バッファ回路４３には、上記各スイッチＳＷ１〜ＳＷ７の導通／遮断を制御する制御回路（電圧印加手段・制御手段）ＣＮＴ１が設けられている。なお、制御回路ＣＮＴ１による各スイッチＳＷ１〜ＳＷ７の制御タイミングについては、動作の説明と共に記載する。
Further, the
上記構成において、上記制御回路ＣＮＴ１は、シフト量Ｖｓｆｔ１だけシフトさせる第１の期間Ｔ１において、スイッチＳＷ６およびＳＷ７を遮断し続けている。さらに、制御回路ＣＮＴ１は、オフセットキャンセル期間の開始時点（図７に示す時点ｔ１）に、スイッチＳＷ１を導通させ、スイッチＳＷ２を遮断する。さらに、上記スイッチＳＷ３およびＳＷ５を導通させると共に、スイッチＳＷ４を遮断する。 In the above configuration, the control circuit CNT1 continues to cut off the switches SW6 and SW7 in the first period T1 in which the shift is shifted by the shift amount Vsft1. Furthermore, the control circuit CNT1 turns on the switch SW1 and cuts off the switch SW2 at the start time of the offset cancel period (time t1 shown in FIG. 7). Further, the switches SW3 and SW5 are turned on and the switch SW4 is turned off.
これにより、差動増幅器Ａ１の反転入力端子と出力端子とが接続されると共に、キャパシタＣ１のスイッチＳＷ３側の端部のノードＮｉｆは、差動増幅器Ａ１の出力端子と切り離される。また、プリセット電位Ｖｐｒｅ１は、キャパシタＣ１を介して、差動増幅器Ａ１の反転入力端子に印加される。さらに、基準電位Ｖｓｓは、差動増幅器Ａ１の非反転入力端子に印加される。 As a result, the inverting input terminal and the output terminal of the differential amplifier A1 are connected, and the node Nif at the end of the capacitor C1 on the switch SW3 side is disconnected from the output terminal of the differential amplifier A1. The preset potential Vpre1 is applied to the inverting input terminal of the differential amplifier A1 via the capacitor C1. Further, the reference potential Vss is applied to the non-inverting input terminal of the differential amplifier A1.
この状態では、上記ノードＮｉｆの電位Ｖｉｆは、プリセット電位Ｖｐｒｅ１に保たれ、差動増幅器Ａ１の非反転入力端子の電位Ｖｉｐは、基準電位Ｖｓｓに保たれる。一方、差動増幅器Ａ１の反転入力端子の電位Ｖｉｍは、差動増幅器Ａ１の出力端子の電位と同じ電位になる。 In this state, the potential Vif of the node Nif is kept at the preset potential Vpre1, and the potential Vip of the non-inverting input terminal of the differential amplifier A1 is kept at the reference potential Vss. On the other hand, the potential Vim at the inverting input terminal of the differential amplifier A1 is the same as the potential at the output terminal of the differential amplifier A1.
したがって、オフセットキャンセル期間における出力電圧Ｖｏｕｔは、差動増幅器Ａ１の動作点を０〔Ｖ〕とすると、以下の式（３）に示すように、
Ｖｏｕｔ＝Ｖｉｍ＝−Ａ・（Ｖｉｐ−Ｖｉｍ＋Ｖｏｆｓ）
＝−Ａ・（Ｖｓｓ−Ｖｉｍ＋Ｖｏｆｓ） …（３）
となる。なお、上式において、Ａは、差動増幅器Ａ１のゲインであり、Ｖｏｆｓは、差動増幅器Ａ１のオフセット電圧である。
Therefore, the output voltage Vout in the offset cancellation period is as shown in the following equation (3), where the operating point of the differential amplifier A1 is 0 [V]:
Vout = Vim = −A · (Vip−Vim + Vofs)
= −A · (Vss−Vim + Vofs) (3)
It becomes. In the above equation, A is the gain of the differential amplifier A1, and Vofs is the offset voltage of the differential amplifier A1.
ここで、差動増幅器Ａ１のゲインＡの絶対値は、充分大きな値に設定されているので、差動増幅器Ａ１の反転入力端子のノードＮｉｍの電位Ｖｉｍは、Ｖｓｓ＋Ｖｏｆｓとなる。この結果、上記オフセットキャンセル用のキャパシタＣ１の両端には、（Ｖｓｓ−Ｖｐｒｅ１＋Ｖｏｆｓ）の電圧が印加される。 Here, since the absolute value of the gain A of the differential amplifier A1 is set to a sufficiently large value, the potential Vim of the node Nim of the inverting input terminal of the differential amplifier A1 is Vss + Vofs. As a result, a voltage of (Vss−Vpre1 + Vofs) is applied to both ends of the offset canceling capacitor C1.
また、当該キャパシタＣ１の両端は、プリセット電位Ｖｐｒｅ１に維持される端子または出力端子Ｔｏｕｔに接続されており、キャパシタＣ１は、これらの端子を介して電荷を蓄積したり、電荷を放出したりできる。したがって、この状態では、キャパシタＣ１には、差動増幅器Ａ１の上記両ノードＮｉｐ・Ｎｉｆの電位差（Ｖｓｓ−Ｖｐｒｅ１）と、オフセット電圧Ｖｏｆｓとの差に応じた量（＝（Ｖｓｓ−Ｖｐｒｅ１＋Ｖｏｆｓ）・Ｃｏｆｓ）の電荷が蓄積される。なお、Ｃｏｆｓは、オフセットキャンセル用のキャパシタＣ１の静電容量値である。 Further, both ends of the capacitor C1 are connected to a terminal maintained at the preset potential Vpre1 or an output terminal Tout, and the capacitor C1 can accumulate charges or discharge charges through these terminals. Therefore, in this state, the capacitor C1 has an amount (= (Vss−Vpre1 + Vofs) · Cofs) corresponding to the difference between the potential difference (Vss−Vpre1) of both the nodes Nip and Nif of the differential amplifier A1 and the offset voltage Vofs. ) Is accumulated. Coffs is a capacitance value of the offset canceling capacitor C1.
一方、時点ｔ２になり、オフセットキャンセル期間が終了すると、制御回路ＣＮＴ１は、上記スイッチＳＷ１を遮断する。これにより、差動増幅器Ａ１の反転入力端子のノードＮｉｍは、フローティングノードになる。 On the other hand, at time t2, when the offset cancel period ends, the control circuit CNT1 cuts off the switch SW1. As a result, the node Nim of the inverting input terminal of the differential amplifier A1 becomes a floating node.
さらに、上記時点ｔ２の後の時点ｔ３になると、制御回路ＣＮＴ１は、スイッチＳＷ２およびＳＷ４を導通させると共に、スイッチＳＷ３およびＳＷ５を遮断する。これにより、キャパシタＣ１のスイッチＳＷ３側の端部のノードＮｉｆは、差動増幅器Ａ１の出力端子に接続されると共に、差動増幅器Ａ１の非反転入力端子には、入力端子Ｔｉｎの電圧Ｖｉｎが印加される。 Further, at time t3 after time t2, the control circuit CNT1 turns on the switches SW2 and SW4 and cuts off the switches SW3 and SW5. Thereby, the node Nif at the end of the capacitor C1 on the switch SW3 side is connected to the output terminal of the differential amplifier A1, and the voltage Vin of the input terminal Tin is applied to the non-inverting input terminal of the differential amplifier A1. Is done.
ただし、時点ｔ３における各スイッチＳＷ２〜ＳＷ５の切り換えの際には、上記ノードＮｉｍは、フローティングノードになっているので、当該ノードＮｉｍの電荷は、保存される。また、キャパシタＣ１の静電容量Ｃｏｆｓは、上記ノードＮｉｍに接続されている他の容量（例えば、配線容量や差動増幅器Ａ１の入力容量）の静電容量値と比較して、充分大きく（より詳細には、上記各スイッチＳＷ２〜ＳＷ５の切り換えによって、電荷の再分配が起こらないと見なせる程度に大きく）設定されている。したがって、キャパシタＣ１の両端電圧は、Ｖｓｓ−Ｖｐｒｅ１＋Ｖｏｆｓのまま維持される。 However, when the switches SW2 to SW5 are switched at the time point t3, since the node Nim is a floating node, the charge of the node Nim is stored. Further, the capacitance Cofs of the capacitor C1 is sufficiently large (more than the capacitance value of other capacitances connected to the node Nim (for example, the wiring capacitance or the input capacitance of the differential amplifier A1)) (more In detail, it is set so large that it can be considered that charge redistribution does not occur by switching the switches SW2 to SW5. Therefore, the voltage across the capacitor C1 is maintained as Vss−Vpre1 + Vofs.
この結果、時点ｔ３から時点ｔ４までの出力期間において、差動増幅器Ａ１の出力電圧Ｖｏｕｔは、以下の式（４）に示すように、
Ｖｏｕｔ＝Ｖｉｍ−（Ｖｓｓ−Ｖｐｒｅ１＋Ｖｏｆｓ） …（４）
となる。
As a result, in the output period from time t3 to time t4, the output voltage Vout of the differential amplifier A1 is as shown in the following equation (4):
Vout = Vim− (Vss−Vpre1 + Vofs) (4)
It becomes.
また、時点ｔ３から時点ｔ４までの出力期間において、差動増幅器Ａ１の非反転入力端子のノードＮｉｐの電位は、Ｖｉｎなので、出力期間における差動増幅器Ａ１の出力電圧Ｖｏｕｔは、以下の式（５）に示すように、
Ｖｏｕｔ＝−Ａ・（Ｖｉｐ−Ｖｉｍ＋Ｖｏｆｓ）
＝−Ａ・（Ｖｉｎ−Ｖｉｍ＋Ｖｏｆｓ） …（５）
となる。
Further, in the output period from the time point t3 to the time point t4, the potential of the node Nip of the non-inverting input terminal of the differential amplifier A1 is Vin, so the output voltage Vout of the differential amplifier A1 in the output period is )
Vout = −A · (Vip−Vim + Vofs)
= −A · (Vin−Vim + Vofs) (5)
It becomes.
ここで、上記式（４）および（５）をＶｏｕｔについて解くと、以下の式（６）に示すように、
Ｖｏｕｔ＝Ａ／（Ａ−１）・（Ｖｉｎ−Ｖｓｓ＋Ｖｐｒｅ１） …（６）
となる。さらに、差動増幅器Ａ１のゲインＡの絶対値は、充分大きな値に設定されているので、Ａ／（Ａ−１）は、１と見なすことができる。したがって、上記式（６）は、以下の式（７）に示すように、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｓｓ＋Ｖｐｒｅ１
＝Ｖｉｎ＋Ｖｓｆｔ１ …（７）
となる。なお、Ｖｓｆｔ１＝Ｖｐｒｅ１−Ｖｓｓである。
Here, when the above equations (4) and (5) are solved for Vout, as shown in the following equation (6),
Vout = A / (A-1). (Vin−Vss + Vpre1) (6)
It becomes. Furthermore, since the absolute value of the gain A of the differential amplifier A1 is set to a sufficiently large value, A / (A-1) can be regarded as 1. Therefore, the above equation (6) becomes as shown in the following equation (7):
Vout = Vin−Vss + Vpre1
= Vin + Vsft1 (7)
It becomes. Note that Vsft1 = Vpre1-Vss.
これにより、出力期間（時点ｔ３から時点ｔ４までの期間）において、バッファ回路４３は、差動増幅器Ａ１固有のオフセット電圧Ｖｏｆｓがキャンセルされ、しかも、予め定められたシフト量Ｖｓｆｔ１だけシフトされた電圧Ｖｏｕｔを出力することができる。
Thus, in the output period (period from time t3 to time t4), the
また、出力期間が終了し、次のオフセットキャンセル期間になると（ｔ４の時点）、制御回路ＣＮＴ１は、時点１と同様に、スイッチＳＷ１、ＳＷ３およびＳＷ５を導通させると共に、スイッチＳＷ２およびＳＷ４を遮断する。 When the output period ends and the next offset cancellation period is reached (at time t4), the control circuit CNT1 turns on the switches SW1, SW3, and SW5 and cuts off the switches SW2 and SW4 as in the case of time 1. .
なお、上記シフト量Ｖｓｆｔ１だけシフトさせる第１の期間Ｔ１に、時点ｔ１から時点ｔ４までの動作を複数回繰り返してもよいが、図７では、時点ｔ１から時点ｔ４までの動作を１回行った後は、第２の期間Ｔ２となり、シフト量Ｖｓｆｔ２だけシフトさせる場合を例示している。 Note that the operation from the time point t1 to the time point t4 may be repeated a plurality of times in the first period T1 for shifting by the shift amount Vsft1, but in FIG. 7, the operation from the time point t1 to the time point t4 is performed once. The subsequent case is the second period T2, and the case where the shift is performed by the shift amount Vsft2 is illustrated.
当該第２の期間Ｔ２では、第１の期間Ｔ１において遮断され続けていたスイッチＳＷ６・ＳＷ７の代わりに、ＳＷ３・ＳＷ５が遮断され続け、ＳＷ３・ＳＷ５の代わりに、スイッチＳＷ６・ＳＷ７の導通／遮断が制御される。 In the second period T2, SW3 and SW5 continue to be cut off instead of the switches SW6 and SW7 that have been cut off in the first period T1, and the switches SW6 and SW7 are turned on / off instead of SW3 and SW5. Is controlled.
より詳細には、第２の期間Ｔ２のうち、オフセットキャンセル期間の開始時点（図７に示す時点ｔ１１）になると、制御回路ＣＮＴ１は、第１の期間Ｔ１と同様に、スイッチＳＷ１を導通させ、スイッチＳＷ２・ＳＷ４を遮断する。さらに、第１の期間Ｔ１とは異なり、制御回路ＣＮＴ１は、スイッチＳＷ６およびＳＷ７を導通させる。 More specifically, at the start time of the offset cancellation period (time t11 shown in FIG. 7) in the second period T2, the control circuit CNT1 makes the switch SW1 conductive, as in the first period T1, Shut off the switches SW2 and SW4. Further, unlike the first period T1, the control circuit CNT1 makes the switches SW6 and SW7 conductive.
これにより、第１の期間Ｔ１と同様に、差動増幅器Ａ１の反転入力端子と出力端子とが接続されると共に、キャパシタＣ１のスイッチＳＷ３側の端部のノードＮｉｆは、差動増幅器Ａ１の出力端子と切り離される。ただし、第１の期間Ｔ１のオフセットキャンセル期間の開始時点ｔ１とは異なり、上記時点ｔ１１では、基準電圧ＶｓｓがキャパシタＣ１を介して、差動増幅器Ａ１の反転入力端子に印加され、プリセット電位Ｖｐｒｅ２が差動増幅器Ａ１の非反転入力端子に印加される。 As a result, similarly to the first period T1, the inverting input terminal and the output terminal of the differential amplifier A1 are connected, and the node Nif at the end of the capacitor C1 on the switch SW3 side is connected to the output of the differential amplifier A1. Disconnected from the terminal. However, unlike the start time t1 of the offset cancellation period of the first period T1, at the time t11, the reference voltage Vss is applied to the inverting input terminal of the differential amplifier A1 via the capacitor C1, and the preset potential Vpre2 is set. Applied to the non-inverting input terminal of the differential amplifier A1.
さらに、時点ｔ１２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ１３において、スイッチＳＷ２、ＳＷ４、ＳＷ６およびＳＷ７が切り換えられる。そして、出力期間の終了時点ｔ１４になると、時点ｔ１１と同様に、スイッチＳＷ１、ＳＷ６およびＳＷ７を導通させると共に、スイッチＳＷ２およびＳＷ４を遮断する。 Further, at time t12, the switch SW1 is cut off and the node Nim of the inverting input terminal of the differential amplifier A1 enters the floating state. Then, at time t13, the switches SW2, SW4, SW6, and SW7 are switched. Then, at the end time t14 of the output period, the switches SW1, SW6, and SW7 are turned on and the switches SW2 and SW4 are turned off, similarly to the time t11.
ここで、オフセットキャンセル期間において、ノードＮｉｆおよびＮｉｐに印加される電圧を除けば、オフセットキャンセル期間におけるキャパシタＣ１および差動増幅器Ａ１相互の接続関係は、第１の期間Ｔ１と同一であり、出力期間におけるキャパシタＣ１および差動増幅器Ａ１相互の接続関係も第１の期間Ｔ１と同一である。 Here, in the offset cancel period, except for the voltages applied to the nodes Nif and Nip, the connection relationship between the capacitor C1 and the differential amplifier A1 in the offset cancel period is the same as that in the first period T1, and the output period The connection relationship between the capacitor C1 and the differential amplifier A1 is the same as that in the first period T1.
したがって、上述の式（３）〜式（７）において、ＶｓｓをＶｐｒｅ２に置き換え、Ｖｐｒｅ１をＶｓｓに置き換えると、式（３）〜式（７）と同様の式が成立し、第２の期間Ｔ２の出力期間における、差動増幅器Ａ１の出力電圧Ｖｏｕｔは、以下の式（８）に示すように、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｐｒｅ２＋Ｖｓｓ
＝Ｖｉｎ＋Ｖｓｆｔ２ …（８）
となる。なお、Ｖｓｆｔ＝Ｖｓｓ−Ｖｐｒｅ２である。
Therefore, when Vss is replaced with Vpre2 and Vpre1 is replaced with Vss in the above equations (3) to (7), equations similar to equations (3) to (7) are established, and the second period T2 In the output period, the output voltage Vout of the differential amplifier A1 is as shown in the following equation (8):
Vout = Vin−Vpre2 + Vss
= Vin + Vsft2 (8)
It becomes. Note that Vsft = Vss−Vpre2.
また、オフセットキャンセル期間中には、オフセットキャンセル用のキャパシタＣ１には、差動増幅器Ａ１の上記両ノードＮｉｐ・Ｎｉｆの電位差（Ｖｐｒｅ２−Ｖｓｓ）と、オフセット電圧Ｖｏｆｓとの差に応じた量（＝（Ｖｐｒｅ２−Ｖｓｓ＋Ｖｏｆｓ）・Ｃｏｆｓ）の電荷が蓄積される。 In addition, during the offset cancel period, the offset cancel capacitor C1 has an amount corresponding to the difference between the potential difference (Vpre2−Vss) of both the nodes Nip and Nif of the differential amplifier A1 and the offset voltage Vofs (= (Vpre2−Vss + Vofs) · Cofs) is accumulated.
上記第１の期間Ｔ１および第２の期間Ｔ２の動作は、交互に、あるいは、予め定められた一定の周期毎に繰り返される。これにより、バッファ回路４３は、第１または第２の期間Ｔ１、Ｔ２の各出力期間において、入力電圧Ｖｉｎを、予め定められたシフト量Ｖｓｆｔ１またはＶｓｆｔ２だけシフトした後の電圧Ｖｏｕｔを出力できる。
The operations of the first period T1 and the second period T2 are repeated alternately or at predetermined intervals. Accordingly, the
なお、第２の期間Ｔ２において、時点ｔ１１から時点ｔ１４までの動作を複数回繰り返してもよいが、図７では、時点ｔ１１から時点ｔ１４までの動作を１回行った後は、第１の期間Ｔ１となり、シフト量Ｖｓｆｔ１だけシフトさせる場合を例示している。 Note that in the second period T2, the operation from the time point t11 to the time point t14 may be repeated a plurality of times. However, in FIG. 7, after the operation from the time point t11 to the time point t14 is performed once, the first period In this example, the shift amount is T1 and the shift amount is Vsft1.
以上のように、本実施形態に係るバッファ回路４３は、オフセットキャンセル期間中に、オフセットキャンセル用のキャパシタＣ１へ差動増幅器Ａ１のオフセット電圧Ｖｏｆｓに応じた電荷（Ｖｏｆｓ・Ｃｏｆｓ）を蓄積するだけではなく、当該キャパシタＣ１に、入力電圧Ｖｉｎをシフトするための電荷〔（Ｖｓｓ−Ｖｐｒｅ１）・Ｃｏｆｓあるいは（Ｖｐｒｅ２−Ｖｓｓ）・Ｃｏｆｓ〕も蓄積している。
As described above, the
これにより、オフセットキャンセル用のキャパシタＣ１とは別に、電圧レベルのシフト用のキャパシタを設けていないにも拘わらず、上記バッファ回路４３は、差動増幅器Ａ１固有のオフセット電圧Ｖｏｆｓがキャンセルされ、しかも、予め定められたシフト量Ｖｓｆｔ１またはＶｓｆｔ２だけシフトされた電圧Ｖｏｕｔを出力することができる。
As a result, the
したがって、従来の構成、すなわち、バッファ回路４３の出力する必要のある最大電位Ｖｍａｘから最小電位Ｖｍｉｎまでの各電位と同じ電位の基準電位を、基準電位生成回路４１が生成する構成と比較して、基準電位生成回路４１の生成している最高の基準電位と接地レベルとの差、並びに、基準電位生成回路４１の生成している最低の基準電位と接地レベルとの差を小さくすることができる。
Therefore, compared with the conventional configuration, that is, the configuration in which the reference
したがって、基準電位生成回路４１に設けられた抵抗群５１（図５参照）の両端に印加する高電位Ｖｈと接地レベルとの差と低電位Ｖｌとの電位差を、小さく設定することができる。この結果、上記抵抗群５１における消費電力の削減および抵抗群５１の形成に必要なレイアウト面積の縮小と、抵抗群５１の両端に印加する電位ＶｈおよびＶｌを生成する電源回路（モジュール内電源回路７）の構成の簡略化との少なくとも一方を実現できる。これにより、バッファ回路４３、基準電位生成回路４１およびモジュール内電源回路７を含む液晶表示装置１の消費電力を削減すると共に、当該液晶表示装置１の構成を簡略化できる。
Therefore, the difference between the high potential Vh applied to both ends of the resistor group 51 (see FIG. 5) provided in the reference
より詳細に説明すると、本実施形態のように、バッファ回路４３が、液晶表示装置１の各画素ＰＩＸへ印加する電圧レベルを示す出力信号Ｏを生成するために使用されている場合、出力信号Ｏの電圧レベルは、画素アレイ２の構造（液晶の物性や構造等）によって決定される。また、液晶には、交流電圧を印加する必要があるので、出力信号Ｏとして出力すべき電圧レベルは、画素ＰＩＸの対向電極の電位、すなわち、共通電極線の電位Ｖｃｏｍによっても変化する。
More specifically, when the
例えば、図８に示すように、対向電極の電位を一定の電位Ｖｃｏｍに維持する場合、各画素ＰＩＸの液晶層には、Ｖｃｏｍと出力信号Ｏの電位との差の電圧が印加されるので、”＋”極性時には、ビデオ回路３２は、画素ＰＩＸの輝度が黒から白に変化するに従って、出力信号Ｏの電位レベルを、Ｖｃｏｍ＋ＶｂｌａｃｋからＶｃｏｍ＋Ｖｗｈｉｔｅへと変化させる必要がある。一方、”−”極性時には、ビデオ回路３２は、画素ＰＩＸの輝度が黒から白に変化するに従って、出力信号Ｏの電位レベルを、Ｖｃｏｍ−ＶｂｌａｃｋからＶｃｏｍ−Ｖｗｈｉｔｅへと変化させる必要がある。なお、この図では、画素アレイ２がノーマリホワイトの場合を例示している。
For example, as shown in FIG. 8, when the potential of the counter electrode is maintained at a constant potential Vcom, the voltage difference between Vcom and the potential of the output signal O is applied to the liquid crystal layer of each pixel PIX. When the polarity is “+”, the
この場合に、従来と同様に、バッファ回路が入力された電位と同じ電位の出力信号を生成する場合、基準電位生成回路は、画素の輝度を示す入力信号に基づいて、”＋”極性時には、Ｖｃｏｍ＋ＶｗｈｉｔｅからＶｃｏｍ＋Ｖｂｌａｃｋまでの範囲Ｒ１１の電位、”−”極性時には、Ｖｃｏｍ−ＶｂｌａｃｋからＶｃｏｍ−Ｖｗｈｉｔｅまでの範囲Ｒ１２の電位を生成する必要がある。 In this case, as in the prior art, when the output signal having the same potential as the input potential is input to the buffer circuit, the reference potential generation circuit is based on the input signal indicating the luminance of the pixel, and at the time of “+” polarity, When the potential in the range R11 from Vcom + Vwhite to Vcom + Vblack is “−” polarity, it is necessary to generate a potential in the range R12 from Vcom−Vblack to Vcom−Vwhite.
ここで、基準電位生成回路４１の抵抗群５１の両端に印加する電位ＶｈおよびＶｌを、”＋”極性時であっても”−”極性時であっても変更しないとすると、上記電位Ｖｈは、Ｖｃｏｍ＋Ｖｂｌａｃｋよりも高く、上記電位Ｖｌは、Ｖｃｏｍ−Ｖｂｌａｃｋよりも低く設定する必要があり、両者の差Ｖ１は、比較的大きな値になる。
Here, if the potentials Vh and Vl applied to both ends of the
これに対して、本実施形態では、バッファ回路４３が入力信号Ｖｉｎをシフトして出力信号Ｏを生成しており、第１の期間Ｔ１と第２の期間Ｔ２とで、シフト量を変更できる。したがって、第１の期間Ｔ１（例えば、”＋”極性時）において、基準電位生成回路４１が生成する必要のある基準電位群のうち、最低の基準電位と最高の基準電位との差は、当該期間Ｔ１における出力信号Ｏの最高電位と最低電位との差Ｖ０（＝Ｖｖｉｄｅｏ）だけあればよい。同様に、第２の期間Ｔ２（例えば、”−”極性時）において、基準電位生成回路４１が生成する必要のある基準電位群のうち、最低の基準電位と最高の基準電位との差は、当該期間Ｔ２における出力信号Ｏの最高電位と最低電位との差Ｖ０だけあればよい。この結果、上記従来の構成と比較して、基準電位生成回路４１の抵抗群５１（図５参照）の両端に印加される電位ＶｈおよびＶｌの差を大幅に小さくすることができる。
On the other hand, in the present embodiment, the
ここで、基準電位生成回路４１において、各基準電位の出力ノードが出力する必要のある電流量は、各出力ノードが駆動すべき負荷容量によって決まる。したがって、両端の電位差を削減することによって、上記抵抗群５１の消費電力およびレイアウト面積を削減できる。
Here, in the reference
なお、上記では、比較の対象として、基準電位生成回路４１の抵抗群５１の両端に印加する電位ＶｈおよびＶｌを、”＋”極性時であっても”−”極性時であっても変更しない構成（図１９と同様の構成）を例にして、上記抵抗群５１の消費電力およびレイアウト面積を削減できることを、説明したが、他の比較例として、”＋”極性時と”−”極性時とで、上記電位ＶｈおよびＶｌを変更する構成（図２０の構成）と比較すると、上記両電位ＶｈおよびＶｌを生成する回路（モジュール内電源回路７）の回路構成を簡略化できる。
In the above, as a comparison target, the potentials Vh and Vl applied to both ends of the
具体的には、基準電位生成回路４１は、基準電位を生成しているので、上記両電位ＶｈおよびＶｌには、高精度に安定していることが要求される。一方、高精度かつ安定した電位を、より多く生成しようとすると、これらの電位の生成回路（この例では、モジュール内電源回路７）の回路構成が複雑になってしまう。
Specifically, since the reference
ここで、従来技術のように、シフトしない構成の場合、モジュール内電源回路７は、”＋”極性時には、電位Ｖｃｏｍ、Ｖｈ（＋）およびＶｌ（＋）を高精度かつ安定して生成し、”−”極性時には、Ｖｃｏｍ、Ｖｈ（−）およびＶｌ（−）を生成する必要がある。これらの各電位は、互いに異なったレベルなので、当該構成では、モジュール内電源回路７は、５つの電位を高精度かつ安定して生成する必要がある。なお、Ｖｈ（＋）およびＶｌ（＋）は、”＋”極性時に上記抵抗群５１の両端へ印加される電位であり、Ｖｈ（−）およびＶｌ（−）は、”−”極性時に上記抵抗群５１の両端へ印加される電位である。
Here, in the case of a configuration that does not shift as in the prior art, the in-module
一方、本実施形態でも、モジュール内電源回路７は、”＋”極性時には、電位Ｖｃｏｍ、Ｖｈ（＋）およびＶｌ（＋）を高精度かつ安定して生成し、”−”極性時には、Ｖｃｏｍ、Ｖｈ（−）およびＶｌ（−）を生成する必要がある。さらに、本実施形態では、バッファ回路４３のシフト量Ｖｓｆｔ１およびＶｓｆｔ２を決定するために、電位Ｖｐｒｅ１、Ｖｐｒｅ２およびＶｓｓも、高精度に安定している必要がある。
On the other hand, also in this embodiment, the in-module
ところが、本実施形態に係るバッファ回路４３は、入力電圧Ｖｉｎをシフトして出力電圧Ｖｏｕｔを生成している。したがって、上記各電位Ｖｃｏｍ、Ｖｈ（＋）、Ｖｌ（＋）、Ｖｈ（−）、Ｖｌ（−）、Ｖｐｒｅ１、Ｖｐｒｅ２およびＶｓｓのうち、少なくとも２つを他の電位と同じレベルに設定することができる。さらに、接地レベルは、特に、電源回路が生成しなくても、安定しているので、当該接地レベルを、各電位Ｖｃｏｍ、Ｖｈ（＋）、Ｖｌ（＋）、Ｖｈ（−）、Ｖｌ（−）、Ｖｐｒｅ１、Ｖｐｒｅ２およびＶｓｓのいずれかとして設定でき、基準電位生成回路４１またはバッファ回路４３へ供給する必要のある基準電位の数を５つにまで削減できる。なお、この場合でも、本実施形態に係るバッファ回路４３は、入力電圧Ｖｉｎをシフトして出力電圧Ｖｏｕｔを生成しているので、バッファ回路４３は、何ら支障なく、所望の範囲の出力信号Ｖｏｕｔを出力できる。
However, the
さらに、一般に、”＋”極性時の電位の範囲の幅（Ｖｖｉｄｅｏ）は、”−”極性時と同じであり、”＋”極性時の範囲Ｒ１１の最高電位の絶対値と、”−”極性時の範囲Ｒ１２の最低電位の絶対値とは、同じことが多い。したがって、基準電位生成回路４１またはバッファ回路４３へ供給する必要のある基準電位の数を３つにまで削減できる。なお、この場合でも、本実施形態に係るバッファ回路４３は、入力電圧Ｖｉｎをシフトして出力電圧Ｖｏｕｔを生成しているので、バッファ回路４３は、何ら支障なく、所望の範囲の出力信号Ｖｏｕｔを出力できる。
Further, in general, the width (Vvideo) of the potential range at the time of “+” polarity is the same as that at the time of “−” polarity, and the absolute value of the maximum potential of the range R11 at the time of “+” polarity and the “−” polarity The absolute value of the lowest potential in the hour range R12 is often the same. Therefore, the number of reference potentials that need to be supplied to the reference
これらの結果、モジュール内電源回路７が高精度かつ安定して生成する必要のある電位の数を削減でき、モジュール内電源回路７の回路構成を簡略化できる。
As a result, the number of potentials that the in-module
さらに、本実施形態に係るバッファ回路４３は、入力電圧Ｖｉｎをシフトして出力電圧Ｖｏｕｔを生成しているので、モジュール内電源回路７が高精度かつ安定して生成する必要のある電位と接地レベルとの差を、従来技術よりも小さく設定することができる。したがって、出力信号Ｖｏｕｔが高電位間の信号であったとしても、基準電位生成回路４１は、それよりも低い電位間の入力信号Ｖｉｎを生成するだけでよい。この結果、モジュール内電源回路７の回路構成を簡略化できる。
Further, since the
なお、”＋”極性時と、”−”極性時とで、黒表示時の出力電位と、白表示時の出力電位との高低関係が変化しているが、上述したように、セレクタ４２（図４参照）が、白表示時の電位の方を高くする場合は、映像データＤによって特定される輝度の値が高い程、より高い基準電位を選択し、白表示時の電位の方を低くする場合は、映像データＤによって特定される輝度の値が高い程、より低い基準電位を選択しているので、何ら支障なく、画素アレイ２へ印加する電圧を示す出力信号Ｏを出力できる。
Note that the level relationship between the output potential during black display and the output potential during white display changes between the “+” polarity and the “−” polarity. As described above, the selector 42 ( However, when the white display potential is higher, the higher the luminance value specified by the video data D is, the higher the reference potential is selected and the lower white display potential is. In this case, since the lower reference potential is selected as the luminance value specified by the video data D is higher, the output signal O indicating the voltage applied to the
以下では、駆動電圧の数値の一例を挙げながら、上記効果について、さらに詳細に説明する。すなわち、一般的には、画素アレイ（液晶パネル）２を駆動している外部ＩＣの電源電圧Ｖｉｃとして、２．７〔Ｖ〕あるいは３．３〔Ｖ〕が使用されることが多い。ここで、一例として、電源電圧Ｖｉｃが３．３〔Ｖ〕であり、液晶表示に必要な最大電圧Ｖｓａｔが４〔Ｖ〕、ダイナミックレンジＶｄｙｎが３〔Ｖ〕とする。 Hereinafter, the above effect will be described in more detail with an example of the numerical value of the drive voltage. That is, in general, 2.7 [V] or 3.3 [V] is often used as the power supply voltage Vic of the external IC driving the pixel array (liquid crystal panel) 2. Here, as an example, the power supply voltage Vic is 3.3 [V], the maximum voltage Vsat required for liquid crystal display is 4 [V], and the dynamic range Vdyn is 3 [V].
この場合、図１９または図２１に示す従来の構成では、電源回路７が生成する基準電位は、＋極性ならびに−極性両方のビデオ電位を包括するように生成する必要があるので、抵抗列５１のＨｉｇｈ電位Ｖｈ≧ＶｃｏｍＬ＋Ｖｂｌａｃｋ＝４．０〔Ｖ〕、抵抗列５１のＬｏｗ電位Ｖｌ≦Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋ＝−０．７〔Ｖ〕とする必要がある。一方、図２０に示す従来の構成では、Ｖｈ１≧４．０〔Ｖ〕およびＶｌ１≦１．０〔Ｖ〕と、Ｖｈ２≧２．３〔Ｖ〕およびＶｌ２≦−０．７〔Ｖ〕を生成する必要がある。なお、ここで、上記Ｖｓａｔは、黒表示に必要なＶｃｏｍに対する最大電位差（例えばＶｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ）に相当し、上記Ｖｄｙｎは、Ｖｖｉｄｅｏに相当する。
In this case, in the conventional configuration shown in FIG. 19 or FIG. 21, the reference potential generated by the
これに対して、本実施形態の構成では、Ｖｓｓ＝０．０〔Ｖ〕、Ｖｐｒｅ１＝１．０〔Ｖ〕、Ｖｐｒｅ２＝０．７〔Ｖ〕、Ｖｃｏｍ＿Ｌ＝０．０〔Ｖ〕、Ｖｃｏｍ＿Ｈ＝３．３〔Ｖ〕とすれば、上記最大電圧ＶｓａｔおよびダイナミックレンジＶｄｙｎにて、画素アレイ２を駆動できる。したがって、モジュール内電源回路７の回路構成を簡略化できる。特に、本実施形態のように、基準電位生成回路４１が、抵抗分圧によって基準電位群を生成している場合、抵抗群５１の両端に印加する電位ＶｈおよびＶｌの間の電位であれば、所望の接続点から電位を引き出すことによって、所望の電位を引き出すことができる。したがって、従来のように、抵抗群５１の両端に印加する電位ＶｈおよびＶｌの間から外れた電位を生成する必要がある構成とは異なって、本実施形態の構成によれば、回路規模を増大させることなく、各電位を生成できる。
On the other hand, in the configuration of this embodiment, Vss = 0.0 [V], Vpre1 = 1.0 [V], Vpre2 = 0.7 [V], Vcom_L = 0.0 [V], Vcom_H = If it is 3.3 [V], the
なお、上記では、図８を例にして、画素ＰＩＸの対向電極の電位が一定の電位Ｖｃｏｍに維持される場合を例にして説明したが、図９に示すように、対向電極の電位を交流駆動する場合でも同様の効果が得られる。 In the above description, the case where the potential of the counter electrode of the pixel PIX is maintained at a constant potential Vcom has been described as an example using FIG. 8 as an example. However, as illustrated in FIG. The same effect can be obtained even when driving.
具体的には、この場合、共通電極線の電位Ｖｃｏｍは、”＋”極性時には、より低電位の基準電位Ｖｃｏｍ＿Ｌに維持される。この状態では、各画素ＰＩＸの液晶層には、Ｖｃｏｍ＿Ｌと出力信号Ｏの電位との差の電圧が印加されるので、画素ＰＩＸの輝度が黒から白に変化するに従って、出力信号Ｏの電位レベルを、Ｖｃｏｍ＿Ｌ＋ＶｂｌａｃｋからＶｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅへと変化させる必要がある。なお、この図でも、画素アレイ２がノーマリホワイトの場合を例示している。
Specifically, in this case, the potential Vcom of the common electrode line is maintained at the lower reference potential Vcom_L when the polarity is “+”. In this state, since the voltage of the difference between Vcom_L and the potential of the output signal O is applied to the liquid crystal layer of each pixel PIX, the potential level of the output signal O changes as the luminance of the pixel PIX changes from black to white. Needs to be changed from Vcom_L + Vblack to Vcom_L + Vwhite. Also in this figure, the case where the
一方、”−”極性時には、共通電極線の電位Ｖｃｏｍは、より高電位の基準電位Ｖｃｏｍ＿Ｈに維持される。この状態では、各画素ＰＩＸの液晶層には、Ｖｃｏｍ＿Ｈと出力信号Ｏの電位との差の電圧が印加されるので、画素ＰＩＸの輝度が黒から白に変化するに従って、出力信号Ｏの電位レベルを、Ｖｃｏｍ＿Ｈ−ＶｂｌａｃｋからＶｃｏｍ＿Ｈ−Ｖｗｈｉｔｅの範囲へと変化させる必要がある。なお、この図では、”＋”極性時の電位の範囲Ｒ１１の最低値（Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ）よりも、”−”極性時の電位の範囲Ｒ１２の最高値（Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ）の方が低い場合を例示している。 On the other hand, when the polarity is “−”, the potential Vcom of the common electrode line is maintained at a higher reference potential Vcom_H. In this state, since the voltage of the difference between Vcom_H and the potential of the output signal O is applied to the liquid crystal layer of each pixel PIX, the potential level of the output signal O changes as the luminance of the pixel PIX changes from black to white. Needs to be changed from Vcom_H-Vblack to Vcom_H-Vwhite. In this figure, the case where the maximum value (Vcom_H−Vwhite) of the potential range R12 in the “−” polarity is lower than the minimum value (Vcom_L + Vwhite) in the potential range R11 in the “+” polarity is illustrated. is doing.
この場合でも、図８の場合と同様に、基準電位生成回路４１の消費電力か、あるいは、基準電位生成回路４１へ基準電位を供給する回路（モジュール内電源回路７）の構成を簡略化することができる。
Even in this case, as in the case of FIG. 8, the power consumption of the reference
なお、図９では、”＋”極性時の電位の範囲Ｒ１１の最低値（Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ）よりも、”−”極性時の電位の範囲Ｒ１２の最高値（Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ）の方が低い場合を例示したが、図１０に示すように、双方の電位の範囲Ｒ１１・Ｒ１２とが同一の範囲であってもよい。 FIG. 9 illustrates an example in which the maximum value (Vcom_H−Vwhite) of the potential range R12 in the “−” polarity is lower than the minimum value (Vcom_L + Vwhite) in the potential range R11 in the “+” polarity. However, as shown in FIG. 10, both potential ranges R11 and R12 may be the same range.
この場合であっても、出力信号Ｖｏｕｔが高電位間の信号であったとしても、図８と同様に、基準電位生成回路４１は、それよりも低い電位間の入力信号Ｖｉｎを生成するだけでよいので、基準電位生成回路４１へ基準電位を供給する回路（モジュール内電源回路７）の構成を簡略化できる。
Even in this case, even if the output signal Vout is a signal between high potentials, the reference
ところで、上記では、図２に示すように、バッファ回路４３を含むビデオ回路３１がデータ信号線駆動回路３内に設けられており、各データ信号線ＳＬ毎に設けられたバッファ回路４３が制御回路６からのデジタル映像信号をアナログ信号に変換して、対応するデータ信号線ＳＬへの出力信号Ｏを生成している場合について説明したが、これに限るものではない。デジタル信号の示す値に応じた電位を生成して出力する回路（例えば、ビデオ回路）を備えていれば、同様の効果が得られる。
In the above, as shown in FIG. 2, the
例えば、図１１に示す液晶表示装置１ａでは、図２に示すデータ信号線駆動回路３に代えて、アナログの映像信号ＤＡＴ１をサンプリングして、各データ信号線ＳＬへ出力すべき出力信号Ｏを生成するデータ信号線駆動回路３ａが設けられている。
For example, in the liquid
また、液晶表示装置１ａには、制御回路６ａからのデジタルの映像信号ＤＡＴを、アナログの映像信号ＤＡＴ１に変換するビデオ回路８ａが設けられており、タイミング・ジェネレータ５ａおよび制御回路６ａも、それぞれの生成する制御信号やデジタルの映像信号によって、上記データ信号線駆動回路３ａが、ビデオ回路８ａの出力するアナログの映像信号ＤＡＴ１を、正しくサンプリングできるように構成されている。
Further, the liquid
上記ビデオ回路８ａも、上述したビデオ回路３２と同様に、基準電位生成回路４１と、セレクタ４２とバッファ４３とを備えている。ただし、当該ビデオ回路８ａは、ビデオ回路３２とは異なって、制御回路６ａから時分割で与えられるデジタルの映像データを、それぞれアナログの電位に変換し、変換後のアナログの電位を時分割でデータ信号線駆動回路３ａへ入力できればよい。したがって、セレクタ４２およびバッファ回路４３が充分に高速であれば（次の映像データが来るまでの間に、セレクタ４２およびバッファ回路４３が現在の映像データをアナログ電位に変換できれば）、セレクタ４２およびバッファ回路４３の個数は、１つでよい。
Similar to the
当該構成でも、バッファ回路４３が入力電圧Ｖｉｎを、予め定められたシフト量Ｖｓｆｔ１またはＶｓｆｔ２だけシフトして、出力電圧Ｖｏｕｔを生成しているので、図２の構成と同様に、バッファ回路４３、基準電位生成回路４１およびモジュール内電源回路７を含む液晶表示装置１ａの消費電力を削減すると共に、当該液晶表示装置１ａの構成を簡略化できる。
Even in this configuration, the
ところで、上記では、シフト量を変更可能な構成について説明したが、シフト量を固定した場合でも、モジュール内電源回路７が高精度かつ安定して生成する必要のある電位と接地レベルとの差を、従来技術よりも小さく設定することができる。この結果、モジュール内電源回路７の回路構成を簡略化できるので、ある程度の効果が得られる。
In the above description, the configuration in which the shift amount can be changed has been described. However, even when the shift amount is fixed, the difference between the ground level and the potential that the in-module
例えば、図１２に示すバッファ回路４３ｂは、シフト量が正の値Ｖｓｆｔ１に固定されている構成である。当該バッファ回路４３ｂは、図１に示すバッファ回路４３と略同様の構成であるが、スイッチＳＷ６およびＳＷ７が省略されている。また、制御回路ＣＮＴ１に代えて設けられた制御回路ＣＮＴ１ｂは、スイッチＳＷ１〜ＳＷ５のみの導通／遮断を制御するように構成されている。
For example, the
当該構成では、図１３に示すように、バッファ回路４３ｂの各部材は、図７に示す第１の期間Ｔ１と同様に動作する。具体的には、オフセットキャンセル期間中（ｔ１〜ｔ２の期間）には、スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、スイッチＳＷ２およびＳＷ４が遮断される。また、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２〜ＳＷ５が切り換えられる。
In this configuration, as shown in FIG. 13, each member of the
これにより、バッファ回路４３ｂは、各出力期間において、上述の式（７）と同様に、入力電圧Ｖｉｎを、シフト量Ｖｓｆｔ１（＝Ｖｐｒｅ１−Ｖｓｓ）だけシフトした出力電圧Ｖｏｕｔを出力することができる。
Thereby, the
また、図１４に示すバッファ回路４３ｃは、シフト量が負の値Ｖｓｆｔ２に固定されている構成である。当該バッファ回路４３ｃは、図１に示すバッファ回路４３と略同様の構成であるが、スイッチＳＷ３およびＳＷ５が省略されている。また、制御回路ＣＮＴ１に代えて設けられた制御回路ＣＮＴ１ｃは、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ６およびＳＷ７のみの導通／遮断を制御するように構成されている。
Further, the
当該構成では、図１５に示すように、バッファ回路４３ｃの各部材は、図７に示す第２の期間Ｔ２と同様に動作する。具体的には、オフセットキャンセル期間中（ｔ１１〜ｔ１２の期間）には、スイッチＳＷ１、ＳＷ６およびＳＷ７が導通し、スイッチＳＷ２およびＳＷ４が遮断される。また、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２、ＳＷ４、ＳＷ６およびＳＷ７が切り換えられる。
In this configuration, as shown in FIG. 15, each member of the
これにより、バッファ回路４３ｃは、各出力期間において、上述の式（８）と同様に、入力電圧Ｖｉｎを、シフト量Ｖｓｆｔ２（＝Ｖｓｓ−Ｖｐｒｅ２）だけシフトした出力電圧Ｖｏｕｔを出力することができる。
Accordingly, the
なお、上記では、入力信号の電位Ｖｉｎが、出力期間中に差動増幅器Ａ１の非反転入力端子へ入力されている場合を例にして説明したが、式（７）および式（８）に示すように、Ｖｉｎと、Ｖｐｒｅ１またはＶｐｒｅ２とを入れ換えても、バッファ回路（４３〜４３ｃ）は、入力信号の電位Ｖｉｎをシフトした後の電位を出力することができる。同様に、Ｖｉｎと、Ｖｓｓとを入れ換えても、バッファ回路（４３〜４３ｃ）は、入力信号の電位Ｖｉｎをシフトした後の電位を出力することができる。 In the above description, the case where the potential Vin of the input signal is input to the non-inverting input terminal of the differential amplifier A1 during the output period has been described as an example, but the expressions (7) and (8) Thus, even if Vin is replaced with Vpre1 or Vpre2, the buffer circuits (43 to 43c) can output the potential after shifting the potential Vin of the input signal. Similarly, even if Vin and Vss are interchanged, the buffer circuit (43 to 43c) can output the potential after shifting the potential Vin of the input signal.
さらに、上記では、セレクタ４２が映像データＤに対応する基準電位を切り換えることによって、白の電位が高いか黒の電位が高いかを変更する構成について説明したが、上記のように、ＶｉｎとＶｐｒｅ１またはＶｐｒｅ２とを入れ換えるか否かを選択することによって、白の電位が高いか黒の電位が高いかを変更してもよい。あるいは、基準電位生成回路４１が、抵抗群５１の両端に印加する電位ＶｈおよびＶｌの高低関係を入れ換えて、白の電位が高いか黒の電位が高いかを変更してもよい。
Further, in the above description, the
また、上述の説明では、バッファ回路（４３〜４３ｃ）が液晶表示装置（１・１ａ）に設けられている場合を例にして説明したが、これに限るものではない。上記バッファ回路は、低振幅の入力信号を高振幅の出力信号に変換して出力できるので、入力信号を生成する回路の消費電力を削減できる。したがって、液晶表示装置に限らず、消費電力の削減が要求される装置に広く一般に使用できる。 In the above description, the case where the buffer circuit (43 to 43c) is provided in the liquid crystal display device (1 · 1a) has been described as an example. However, the present invention is not limited to this. Since the buffer circuit can convert a low-amplitude input signal into a high-amplitude output signal and output it, the power consumption of the circuit that generates the input signal can be reduced. Therefore, it can be widely used not only for liquid crystal display devices but also for devices that require reduction in power consumption.
ただし、液晶表示装置は、上述したように、出力信号Ｏの電圧レベルは、画素アレイ２の構造（液晶の物性や構造等）によって決定されるので、比較的高い電圧を必要とすることが多い。また、出力電圧Ｖｏｕｔの誤差は、画質の低下に結びつく。したがって、上記構成のバッファ回路を設けることによって、画質を低下させることなく、消費電力を削減でき、特に効果が大きい。 However, as described above, the liquid crystal display device requires a relatively high voltage because the voltage level of the output signal O is determined by the structure of the pixel array 2 (physical properties and structure of the liquid crystal). . Further, an error in the output voltage Vout leads to a decrease in image quality. Therefore, by providing the buffer circuit having the above configuration, power consumption can be reduced without deteriorating the image quality, which is particularly effective.
１・１ａ 液晶表示装置
４３・４３ｂ・４３ｃ バッファ回路（電圧レベルシフト機能付きバッファ回路）
Ａ１ 差動増幅器
Ｃ１ キャパシタ（容量・オフセットキャンセル用容量）
Ｃ２ キャパシタ（増幅用の容量）
ＣＮＴ１・ＣＮＴ１ｂ〜ＣＮＴ１ｃ 制御回路（電圧印加手段・制御手段）
ＳＷ１ スイッチ（第１スイッチ）
ＳＷ２ スイッチ（第２スイッチ）
1.1a Liquid
A1 Differential amplifier C1 Capacitor
C2 capacitor (capacitance for amplification)
CNT1 / CNT1b to CNT1c control circuit (voltage applying means / control means)
SW1 switch (first switch)
SW2 switch (second switch)
Claims (7)
第１端子および第２端子を有し、上記第１入力端子に上記第１端子が接続された容量と、
上記差動増幅器の出力端子を、上記第１および第２端子のうちのいずれに接続するかを選択する選択手段と、
上記容量の第２端子にスイッチング手段を介して接続された端子とを備え、
オフセットキャンセル期間には、上記差動増幅器の出力端子を上記容量の第１端子に接続すると共に、上記スイッチング手段を動作して、上記端子を上記容量の第２端子に導通させ、さらに、上記差動増幅器の第２入力端子と上記端子との間に電圧を印加することによって、レベルシフトさせるための電荷を上記容量に蓄積し、
出力期間には、上記差動増幅器の出力端子と上記容量の第２端子とを接続すると共に、上記スイッチング手段を動作して上記端子を上記容量の第２端子と非導通にすることによって、上記差動増幅器の第２入力端子に入力した電位を、上記容量に蓄積した電荷を用いてレベルシフトし、上記差動増幅器の出力端子に出力することを特徴とする電圧レベルシフト機能付きバッファ回路。 A differential amplifier having first and second input terminals;
A capacitor having a first terminal and a second terminal, wherein the first terminal is connected to the first input terminal;
Selecting means for selecting which of the first and second terminals the output terminal of the differential amplifier is connected to;
A terminal connected to the second terminal of the capacitor via a switching means,
During the offset cancel period, the output terminal of the differential amplifier is connected to the first terminal of the capacitor, and the switching means is operated to make the terminal conductive to the second terminal of the capacitor, and further, the difference By applying a voltage between the second input terminal of the dynamic amplifier and the terminal, charges for level shifting are accumulated in the capacitor,
In the output period, the output terminal of the differential amplifier and the second terminal of the capacitor are connected, and the switching means is operated to make the terminal non-conductive with the second terminal of the capacitor. A buffer circuit with a voltage level shift function, wherein the potential input to the second input terminal of the differential amplifier is level-shifted using the charge accumulated in the capacitor and output to the output terminal of the differential amplifier.
第１端子および第２端子を有し、上記差動増幅器の入力端子の１つである第１入力端子に上記第１端子が接続された容量と、
上記差動増幅器の出力端子を、上記第１端子に接続するか否かを選択する第１スイッチと、
上記差動増幅器の出力端子を、上記容量の第２端子に接続するか否かを選択する第２スイッチと、
上記第１および第２スイッチの導通／遮断を制御すると共に、上記第２端子の電位および上記差動増幅器の残余の入力端子である第２入力端子の電位を制御する制御手段とを備え、
上記制御手段は、オフセットキャンセル期間には、上記第１スイッチを導通させ、上記第２スイッチを遮断することによって、上記差動増幅器の出力を上記第１入力端子へフィードバックすると共に、上記第２入力端子の電位を、入力信号の電位と、第１基準電位と、当該第１基準電位とは異なる第２基準電位とのうちの１つである第１電位に維持し、上記第２端子の電位を、上記入力信号の電位、第１基準電位および第２基準電位の残余の１つである第２電位に維持するものであり、
さらに、上記制御手段は、上記オフセットキャンセル期間の終了時には、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記差動増幅器の出力を上記容量を介して上記第１入力端子へフィードバックすると共に、当該第２スイッチが導通している出力期間には、上記第２入力端子の電位を、上記入力信号の電位、第１基準電位および第２基準電位のうち、第１および第２電位のいずれでもない第３電位に維持することを特徴とする電圧レベルシフト機能付きバッファ回路。 A differential amplifier;
A capacitor having a first terminal and a second terminal, wherein the first terminal is connected to a first input terminal which is one of the input terminals of the differential amplifier;
A first switch for selecting whether to connect the output terminal of the differential amplifier to the first terminal;
A second switch for selecting whether to connect the output terminal of the differential amplifier to the second terminal of the capacitor;
Control means for controlling conduction / cutoff of the first and second switches and controlling the potential of the second terminal and the potential of the second input terminal which is the remaining input terminal of the differential amplifier;
The control means feeds back the output of the differential amplifier to the first input terminal by turning on the first switch and shutting off the second switch during the offset cancellation period, and the second input. The terminal potential is maintained at a first potential which is one of an input signal potential, a first reference potential, and a second reference potential different from the first reference potential, and the potential of the second terminal Is maintained at a second potential which is one of the remaining of the potential of the input signal, the first reference potential, and the second reference potential,
Further, the control means shuts off the first switch and then turns on the second switch at the end of the offset cancel period, thereby causing the output of the differential amplifier to pass through the capacitor to the first input. In the output period in which the second switch is turned on while feeding back to the terminal, the potential of the second input terminal is set to the first and second reference potentials of the input signal potential, the first reference potential, and the second reference potential. A buffer circuit with a voltage level shift function, wherein the buffer circuit is maintained at a third potential which is not any of the second potentials.
上記第１電位は、第２電位よりも低く設定されていることを特徴とする請求項３記載の電圧レベルシフト機能付きバッファ回路。 The third potential is a potential of the input signal,
4. The buffer circuit with a voltage level shift function according to claim 3 , wherein the first potential is set lower than the second potential.
上記第１電位は、第２電位よりも高く設定されていることを特徴とする請求項３記載の電圧レベルシフト機能付きバッファ回路。 The third potential is an input potential,
4. The buffer circuit with a voltage level shift function according to claim 3 , wherein the first potential is set higher than the second potential.
上記制御手段は、上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１電位を第２電位よりも高く設定するか、低く設定するかを切り換え可能であることを特徴とする請求項３記載の電圧レベルシフト機能付きバッファ回路。 The third potential is an input potential,
The control means can switch whether the first potential is set higher or lower than the second potential by changing at least one of the first and second reference potentials. The buffer circuit with a voltage level shift function according to claim 3 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005005721A JP4455347B2 (en) | 2005-01-12 | 2005-01-12 | Buffer circuit with voltage level shift function and liquid crystal display device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005005721A JP4455347B2 (en) | 2005-01-12 | 2005-01-12 | Buffer circuit with voltage level shift function and liquid crystal display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006197141A JP2006197141A (en) | 2006-07-27 |
| JP4455347B2 true JP4455347B2 (en) | 2010-04-21 |
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ID=36802867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005005721A Expired - Fee Related JP4455347B2 (en) | 2005-01-12 | 2005-01-12 | Buffer circuit with voltage level shift function and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4455347B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008058398A (en) * | 2006-08-29 | 2008-03-13 | Optrex Corp | Driving device of organic el display device |
| CN101529724B (en) * | 2006-11-07 | 2011-12-07 | 夏普株式会社 | Liquid crystal display apparatus and buffer circuit having voltage switching function |
| JP4993194B2 (en) * | 2007-06-15 | 2012-08-08 | 三菱電機株式会社 | Semiconductor device |
-
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2006197141A (en) | 2006-07-27 |
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|
| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |