JP4453475B2 - Level conversion circuit, power supply voltage generation circuit, and display device - Google Patents
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Description
本発明は、レベル変換回路(レベルシフト回路)、電源電圧発生回路および表示装置に関し、特に絶縁基板上に形成されてなるレベル変換回路、当該レベル変換回路を用いた電源電圧発生回路および当該電源電圧発生回路を搭載した表示装置に関する。 The present invention relates to a level conversion circuit (level shift circuit), a power supply voltage generation circuit, and a display device, and more particularly to a level conversion circuit formed on an insulating substrate, a power supply voltage generation circuit using the level conversion circuit, and the power supply voltage. The present invention relates to a display device equipped with a generation circuit.
従来、レベル変換回路として、カレントミラー回路を用いて構成されたカレントミラー型レベル変換回路が知られている(例えば、特許文献1参照)。 Conventionally, a current mirror type level conversion circuit configured using a current mirror circuit is known as a level conversion circuit (see, for example, Patent Document 1).
図15は、従来例に係るカレントミラー型レベル変換回路の構成の一例を示す回路図である。図15に示すように、カレントミラー型レベル変換回路100は、回路動作制御部101、2つのバイアスシフト部102,103、レベルシフト部104および出力部105を有する構成となっている。
FIG. 15 is a circuit diagram showing an example of a configuration of a current mirror type level conversion circuit according to a conventional example. As illustrated in FIG. 15, the current mirror type level conversion circuit 100 includes a circuit
回路動作制御部101は、2つのPchMOSトランジスタ(以下、「PMOSトランジスタ」と略記する)p101,p102およびNchMOSトランジスタ(以下、「NMOSトランジスタ」と略記する)n101によって構成されている。PMOSトランジスタp101とNMOSトランジスタn101とは、正側電源電位Vddが与えられる電源ライン(以下、「Vddライン」と記す)と負側電源電位Vssが与えられる電源ライン(以下、「Vssライン」と記す)との間に直列に接続されるとともに、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。
The circuit
PMOSトランジスタp101およびNMOSトランジスタn101の各ゲートには外部から回路動作制御信号xstbが与えられる。この回路動作制御信号xstbは、回路のスタンバイ状態(非駆動時)には常にLow電位にあり、回路の駆動時には常にHigh電位となる。PMOSトランジスタp102は、ソースがVddラインに、ゲートがPMOSトランジスタp101およびNMOSトランジスタn101の各ゲートにそれぞれ接続されている。 A circuit operation control signal xstb is externally supplied to the gates of the PMOS transistor p101 and the NMOS transistor n101. The circuit operation control signal xstb is always at a low potential when the circuit is in a standby state (when not driven), and is always at a high potential when the circuit is driven. The PMOS transistor p102 has a source connected to the Vdd line and a gate connected to the gates of the PMOS transistor p101 and the NMOS transistor n101.
バイアスシフト部102は、2つのPMOSトランジスタp103,p104と1つのNMOSトランジスタn102によって構成されている。PMOSトランジスタp103とNMOSトランジスタn102とは、VddラインとVssラインとの間に直列に接続され、ゲート同士が共通に、さらにPMOSトランジスタp101およびNMOSトランジスタn101の各ドレインに接続されるとともに、ドレイン同士が共通に接続されている。PMOSトランジスタp104はNMOSトランジスタn102に対して並列に接続され、ゲートにクロックCKが与えられる。このバイアスシフト部102においては、クロックCKのDCバイアスをシフトする動作が行われる。
The
バイアスシフト部103は、2つのPMOSトランジスタp105,p106と1つのNMOSトランジスタn103によって構成されている。PMOSトランジスタp103とNMOSトランジスタn102とは、VddラインとVssラインとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。PMOSトランジスタp106はNMOSトランジスタn103に対して並列に接続され、ゲートにクロックCKと逆相のクロックxCKが与えられる。このバイアスシフト部103においては、逆相クロックxCKのDCバイアスをシフトする動作が行われる。
The
レベルシフト部104は、2つのPMOSトランジスタp107,p108と2つのNMOSトランジスタn104,n105によって構成されている。2つのPMOSトランジスタp107,p108は、各ソースがVddラインに接続されるとともに、各ゲートが共通に接続されており、PMOSトランジスタp107のゲートとドレインとが接続されることによってカレントミラー回路を構成している。PMOSトランジスタp107のドレイン(ゲート)は、PMOSトランジスタp102のドレインに接続されている。
The
NMOSトランジスタn104は、ドレインがPMOSトランジスタp107のドレイン(ゲート)に、ゲートがPMOSトランジスタp103とNMOSトランジスタn102の各ドレインにそれぞれ接続され、ソースに逆相クロックxCKが与えられる。NMOSトランジスタn105は、ドレインがPMOSトランジスタp108のドレインに、ゲートがPMOSトランジスタp105とNMOSトランジスタn103の各ドレインにそれぞれ接続され、ソースにクロックCKが与えられる。 The NMOS transistor n104 has a drain connected to the drain (gate) of the PMOS transistor p107, a gate connected to each drain of the PMOS transistor p103 and the NMOS transistor n102, and a negative phase clock xCK applied to the source. The NMOS transistor n105 has a drain connected to the drain of the PMOS transistor p108, a gate connected to the drains of the PMOS transistor p105 and the NMOS transistor n103, and a clock CK applied to the source.
上記構成から明らかなように、レベルシフト部104は、逆相クロックxCKおよび正相クロックCKをNMOSトランジスタn104,n105の各ソース入力とするソース入力型のカレントミラーアンプの回路構成となっている。
As is apparent from the above configuration, the
出力部105は、ドレインがPMOSトランジスタp108およびNMOSトランジスタn105の各ドレインに、ソースがVssラインに、ゲートがPMOSトランジスタp105およびNMOSトランジスタn103の各ゲートにそれぞれ接続されたNMOSトランジスタn106によって構成されている。
The
上記構成の従来例に係るカレントミラー型レベル変換回路100では、バイアスシフト部102,103でクロックCK,xCKのDCバイアスをシフトした後、レベルシフト部104で最終的に当該クロックCK,xCKをVss−Vddの振幅のクロックにレベルシフト(レベル変換)する構成となっているため、図中点線の矢印で示した部分には常にリーク電流(貫通電流)が流れることになり、このリーク電流が本レベル変換回路100の消費電力を高める原因となっていた。
In the current mirror type level conversion circuit 100 according to the conventional example having the above configuration, after the DC bias of the clocks CK and xCK is shifted by the
また、カレントミラー型レベル変換回路100では、カレントミラー回路を構成する対のPMOSトランジスタp107,p108の特性が同じである必要があるため、トランジスタ特性のばらつきに弱いという課題もある。 Further, the current mirror type level conversion circuit 100 has a problem that the characteristics of the pair of PMOS transistors p107 and p108 constituting the current mirror circuit need to be the same, so that it is vulnerable to variations in transistor characteristics.
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、消費電力を低減できるとともに、トランジスタ特性のばらつきに強いレベル変換回路、当該レベル変換回路を用いた電源電圧発生回路および当該電源電圧発生回路を搭載した表示装置を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a level conversion circuit that can reduce power consumption and is resistant to variations in transistor characteristics, and power supply voltage generation using the level conversion circuit. It is an object of the present invention to provide a display device including a circuit and the power supply voltage generation circuit.
本発明によるレベル変換回路は、第1の電源電位と第2の電源電位との間に直列に接続された互いに逆導電型の第1,第2のトランジスタと、クロック信号が入力されるクロック端子と、前記クロック端子と前記第1のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第1のスイッチ手段と前記第2の電源電位と前記第2のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第2のスイッチ手段と、前記クロック端子と前記第2のトランジスタのゲートとの間に接続された容量素子とを備えた構成となっている。 The level conversion circuit according to the present invention includes a first terminal and a second transistor of opposite conductivity type connected in series between a first power supply potential and a second power supply potential, and a clock terminal to which a clock signal is input. And the first switch means which is connected between the clock terminal and the gate of the first transistor and which is turned on when the circuit operation control signal is in the active state, the second power supply potential, and the second Connected between the clock terminal and the gate of the second transistor. The second switch means is connected between the clock terminal and the gate of the second transistor. And a capacitive element.
上記構成のレベル変換回路において、回路動作制御信号がアクティブ状態のときに、第1のスイッチ手段がオン状態になることにより、当該第1のスイッチ手段を通してクロック端子から第1のトランジスタのゲートにクロック信号が与えられると同時に、第2のスイッチ手段がオフ状態となることにより、第2のトランジスタのゲートへの第2の電源電位の供給が遮断され、当該第2のトランジスタのゲートがフローティング状態となるとともに、第2のトランジスタのゲートに容量素子によるカップリングによってクロック信号が伝達される。 In the level conversion circuit having the above configuration, when the circuit operation control signal is in the active state, the first switch means is turned on, so that the clock is passed from the clock terminal to the gate of the first transistor through the first switch means. At the same time as the signal is applied, the second switch means is turned off, so that the supply of the second power supply potential to the gate of the second transistor is cut off, and the gate of the second transistor is in the floating state. At the same time, a clock signal is transmitted to the gate of the second transistor by coupling using a capacitive element.
このとき、第1,第2のトランジスタの各ゲートに与えられるクロック信号は同位相であるが、第2のトランジスタのゲートに与えられるクロック信号の高レベル側の電位が第2の電源電位となり、第1のトランジスタのゲートに与えられるクロック信号の高レベル側の電位を相対的にシフトさせたものとなる。また、クロック信号の振幅は、第1,第2のトランジスタの閾値Vthよりも大きな値である。これにより、第1,第2のトランジスタは、オフすべきタイミングでは上記ゲート電位の関係から確実にオフ状態となる。したがって、第1,第2のトランジスタからなる相補性回路において、これらトランジスタのオフ時のリークを確実に防ぐことができる。 At this time, the clock signals applied to the gates of the first and second transistors have the same phase, but the high-level potential of the clock signal applied to the gate of the second transistor becomes the second power supply potential. The potential on the high level side of the clock signal applied to the gate of the first transistor is relatively shifted. The amplitude of the clock signal is larger than the threshold value Vth of the first and second transistors. As a result, the first and second transistors are surely turned off from the relationship of the gate potential at the timing to be turned off. Therefore, in the complementary circuit composed of the first and second transistors, leakage when these transistors are off can be reliably prevented.
本発明によれば、オフ時のリークを確実に防ぐことができるため消費電力を低減でき、しかもカレントミラー回路を用いない回路構成を採っているためトランジスタ特性のばらつきに強いレベル変換回路を提供できる。 According to the present invention, it is possible to reliably prevent leakage at the time of off-state, so that it is possible to reduce power consumption and to provide a level conversion circuit that is resistant to variations in transistor characteristics because it employs a circuit configuration that does not use a current mirror circuit. .
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[第1実施形態]
図1は、本発明の第1実施形態に係るレベル変換回路の回路構成を示す回路図である。本実施形態に係るレベル変換回路10は、第1の電源電位Vssおよび第2の電源電位Vddを動作電源電位として用い、第1の振幅、例えば0[V]−3[V]のクロック信号CKを、第2の振幅、具体的にはVss−Vdd(例えば、0[V]−8[V])のクロック信号にレベル変換(レベルシフト)する回路動作を行うものである。
[First Embodiment]
FIG. 1 is a circuit diagram showing a circuit configuration of a level conversion circuit according to the first embodiment of the present invention. The level conversion circuit 10 according to the present embodiment uses the first power supply potential Vss and the second power supply potential Vdd as the operation power supply potential, and uses a clock signal CK having a first amplitude, for example, 0 [V] -3 [V]. Is operated to perform level conversion (level shift) to a second amplitude, specifically, a clock signal of Vss-Vdd (for example, 0 [V] -8 [V]).
図1に示すように、本実施形態に係るレベル変換回路10は、相補性回路11、インバータ12、第1〜第3のスイッチ回路13〜15、一方向性回路16および容量素子Cを有する構成となっている。
As shown in FIG. 1, the level conversion circuit 10 according to the present embodiment includes a
相補性回路11は、電源電位Vssと電源電位Vddとの間に直列に接続された互いに逆導電型の第1,第2のトランジスタ、即ちNMOSトランジスタn11とPMOSトランジスタp11とから構成されている。これらNMOSトランジスタn11およびPMOSトランジスタp11の各ドレインは、回路出力端子17に接続されている。
The
インバータ12は、電源電位Vssと電源電位Vddとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたNMOSトランジスタn12およびPMOSトランジスタp12からなるCMOSインバータ構成となっている。これらNMOSトランジスタn12およびPMOSトランジスタp12の各ゲートは、回路動作制御信号xstbが外部から与えられる制御端子18に接続されている。
The
回路動作制御信号xstbは、回路のスタンバイ状態(非駆動時)には常に電源電位Vss(以下、「Low電位」と記す)にあり、回路の駆動時には常に電源電位Vdd(以下、「High電位」記す)となる信号である。 The circuit operation control signal xstb is always at the power supply potential Vss (hereinafter referred to as “Low potential”) when the circuit is in a standby state (when not driven), and always at the power supply potential Vdd (hereinafter referred to as “High potential”) when the circuit is driven. Signal).
第1のスイッチ回路13は、互いに並列に接続されたNMOSトランジスタn13およびPMOSトランジスタp13からなるCMOSスイッチによって構成されており、例えば0[V]−3[V]振幅のクロックパルスCKが外部から与えられるクロック端子19に入力端が、NMOSトランジスタn11のゲートに出力端がそれぞれ接続されている。
The
また、NMOSトランジスタn13のゲートがインバータ12の入力端(NMOSトランジスタn12およびPMOSトランジスタp12の各ゲート)に、PMOSトランジスタp13のゲートがインバータ12の出力端(NMOSトランジスタn12およびPMOSトランジスタp12の各ドレイン)にそれぞれ接続されている。これにより、NMOSトランジスタn13のゲートには回路動作制御信号xstbが、PMOSトランジスタp13のゲートには回路動作制御信号xstbの逆相の信号がそれぞれ与えられることになる。 The gate of the NMOS transistor n13 is at the input terminal of the inverter 12 (each gate of the NMOS transistor n12 and the PMOS transistor p12), and the gate of the PMOS transistor p13 is the output terminal of the inverter 12 (each drain of the NMOS transistor n12 and the PMOS transistor p12). Are connected to each. As a result, the circuit operation control signal xstb is given to the gate of the NMOS transistor n13, and a signal having a phase opposite to that of the circuit operation control signal xstb is given to the gate of the PMOS transistor p13.
なお、ここでは、第1のスイッチ回路13としてCMOSスイッチを用いるとしたが、クロックパルスCKのHigh電位が電源電位Vddに対してトランジスタの閾値Vthを気にしなくて良いほどに低い場合は、NMOS単独のスイッチでも十分にマージンが確保される。したがって、その場合は、第1のスイッチ回路13としてNMOS単独のスイッチを用いることができる。NMOS単独のスイッチを用いる場合は、回路動作制御信号xstbの逆相の信号を生成する必要がないため、インバータ12を省くことができる。
Here, a CMOS switch is used as the
第2のスイッチ回路14は、電源電位VddとPMOSトランジスタp11のゲートとの間に接続され、回路動作制御信号xstbをゲート入力とするPMOSトランジスタp14によって構成されている。この第2のスイッチ回路14は、回路動作制御信号xstbがアクティブ状態(High電位)のときにオフ状態となることで、PMOSトランジスタp11のゲートをフローティング状態にする。
The
第3のスイッチ回路15は、電源電位VddとNMOSトランジスタn11のゲートとの間に接続され、回路動作制御信号xstbをゲート入力とするPMOSトランジスタp15によって構成されている。この第3のスイッチ回路15は、回路動作制御信号xstbがアクティブ状態のときにオフ状態となることで、NMOSトランジスタn11のゲートと電源電位Vddを電気的に切断する。
The
一方向性回路16は、ダイオード接続、即ちゲートとドレインが共通に接続されたNMOSトランジスタn14と、同じくダイオード接続のPMOSトランジスタp16によって構成され、PMOSトランジスタp11のゲートと電源電位Vddとの間に接続されている。この一方向性回路16は、ノードBの電位、即ちPMOSトランジスタp11のゲートが電源電位Vdd以上の電位になったときに動作状態となることで、ノードBの電位が電源電位Vddになるように補正する。
The
ただし、一方向性回路16によるノードBの電位補正が行われたとしても、実際には、ノードBの電位は電源電位VddにMOSトランジスタn14,p16の閾値Vthを加えた電位までしか下がらない。
However, even if the potential correction of the node B is performed by the
容量素子Cは、クロック端子19とNMOSトランジスタn11のゲートとの間に接続されている。これにより、クロックパルスCKは、容量素子CによるカップリングによってPMOSトランジスタp11のゲートに伝達されることになる。
The capacitive element C is connected between the
続いて、上記構成の第1実施形態に係るレベル変換回路10の回路動作について、図2〜図4のタイミングチャートを用いて説明する。 Next, the circuit operation of the level conversion circuit 10 according to the first embodiment having the above configuration will be described with reference to timing charts of FIGS.
先ず、回路動作制御信号xstbがアクティブ状態、即ちHigh(電源電位Vdd)のときのレベル変換回路10の基本的な回路動作について、図2のタイミングチャートを用いて説明する。 First, a basic circuit operation of the level conversion circuit 10 when the circuit operation control signal xstb is in an active state, that is, High (power supply potential Vdd) will be described with reference to a timing chart of FIG.
回路動作制御信号xstbがアクティブ状態になると、第1のスイッチ回路13がオン状態になり、第2,第3のスイッチ回路14,15がオフ状態になる。第1のスイッチ回路13がオン状態になることにより、当該第1のスイッチ回路13を通してクロック端子19からNMOSトランジスタn11のゲートにクロックパルスCKが与えられる。
When the circuit operation control signal xstb becomes active, the
同時に、第2,第3のスイッチ回路14,15がオフ状態となることにより、PMOSトランジスタp11およびNMOSトランジスタn11の各ゲートへの電源電位Vddの供給が遮断され、PMOSトランジスタp11のゲートはフローティング状態となる。これにより、PMOSトランジスタp11のゲートには、容量素子Cによるカップリングによってクロック端子19からクロックパルスCKが伝達される。
At the same time, when the second and
このとき、PMOSトランジスタp11およびNMOSトランジスタn11の各ゲートに与えられるクロックパルスCKは同位相であるが、PMOSトランジスタp11のゲートに与えられるクロックパルスCKのHigh側の電位が電源電位Vddとなる。これにより、ノードBの電位VB、即ちPMOSトランジスタp11のゲート電位は、ノードAの電位VA、即ちNMOSトランジスタn11のゲート電位を相対的にシフトさせたものとなる。 At this time, the clock pulse CK supplied to the gates of the PMOS transistor p11 and the NMOS transistor n11 has the same phase, but the High-side potential of the clock pulse CK supplied to the gate of the PMOS transistor p11 becomes the power supply potential Vdd. As a result, the potential VB of the node B, that is, the gate potential of the PMOS transistor p11 becomes a value obtained by relatively shifting the potential VA of the node A, that is, the gate potential of the NMOS transistor n11.
また、クロックパルスCKの振幅は、PMOSトランジスタp11およびNMOSトランジスタn11の閾値Vthよりも大きな値である。これにより、PMOSトランジスタp11およびNMOSトランジスタn11は、オフすべきタイミングでは、ノードA,Bの各電位VA,VBの関係から確実にオフ状態となる。したがって、PMOSトランジスタp11およびNMOSトランジスタn11からなる相補性回路11において、これらMOSトランジスタp11,n11のオフ時のリークを確実に防ぎつつ、クロックパルスCKをVss−Vdd振幅のクロックパルスoutにレベル変換することができる。
The amplitude of the clock pulse CK is larger than the threshold value Vth of the PMOS transistor p11 and the NMOS transistor n11. Thereby, the PMOS transistor p11 and the NMOS transistor n11 are surely turned off from the relationship between the potentials VA and VB of the nodes A and B at the timing to be turned off. Accordingly, in the
図3は、クロックパルスCKに対する回路動作制御信号xstbの推奨タイミングを示すタイミングチャートである。このタイミングチャートに示すように、クロックパルスCKがHighの状態で、回路動作制御信号xstbが非アクティブ状態からアクティブ状態に遷移する、即ちLowからHighに立ち上がるように当該回路動作制御信号xstbのタイミングを設定するのが好ましい。このようなタイミング設定を行うことにより、回路動作制御信号xstbがHighに立ち上がる直前では第2のスイッチ回路14がオン状態にあり、これによりノードBの電位VBが電源電位Vddとなっているため、駆動開始時点からノードBの電位VBが狙い通りの挙動を行う。
FIG. 3 is a timing chart showing the recommended timing of the circuit operation control signal xstb with respect to the clock pulse CK. As shown in this timing chart, the timing of the circuit operation control signal xstb is changed so that the circuit operation control signal xstb transitions from the inactive state to the active state when the clock pulse CK is High, that is, rises from Low to High. It is preferable to set. By performing such timing setting, the
図4は、クロックパルスCKがLowの状態で、回路動作制御信号xstbがHighに立ち上がったときのタイミング関係を示すタイミングチャートである。クロックパルスCKがLowの状態で、回路動作制御信号xstbがHighに立ち上がることで、ノードBの電位VBは、クロックパルスCKのHigh電位をVinとすると、Vdd+Vinへポンプアップされた状態から回路動作が始まることになる。 FIG. 4 is a timing chart showing the timing relationship when the circuit operation control signal xstb rises to High while the clock pulse CK is Low. The circuit operation control signal xstb rises to high level when the clock pulse CK is low, and the potential VB of the node B is changed from Vp + Vin when the high potential of the clock pulse CK is Vin. Will start.
この場合、ノードBの電位VBが電源電位Vdd以上の電位になったときに働く一方向性回路16により、ノードBの電位VBが電源電位Vddになるように補正される。ただし、先述したように、実際には、ノードBの電位は電源電位VddにMOSトランジスタn14,p16の閾値Vthを加えた電位までしか下がらない。
In this case, the potential VB of the node B is corrected to the power supply potential Vdd by the
以上のことから明らかなように、図4のタイミング関係でも回路動作に問題はないが、回路動作が保証されるまでの時間や、より安定した動作を考えた場合、図3のタイミング関係、即ちクロックパルスCKがHighの状態で、回路動作制御信号xstbがHighに立ち上がるタイミング関係が好ましいと言える。 As is clear from the above, there is no problem in the circuit operation even in the timing relationship of FIG. 4, but when considering the time until the circuit operation is guaranteed or more stable operation, the timing relationship of FIG. It can be said that the timing relationship in which the circuit operation control signal xstb rises to high while the clock pulse CK is high is preferable.
上述したように、第1の振幅(例えば、0[V]−3[V])のクロックパルスCKを第2の振幅(例えば、0[V]−8[V])のクロックパルスoutにレベル変換するレベル変換回路10において、NMOSトランジスタn11およびPMOSトランジスタp11からなる相補性回路11を基本回路とし、回路動作時にNMOSトランジスタn11のゲートにはクロックパルスCKを与える一方、PMOSトランジスタp11のゲートには容量素子CによるカップリングによってクロックパルスCKを電源電位Vdd側に相対的にシフトさせたクロックパルスを与えることにより、NMOSトランジスタn11およびPMOSトランジスタp11がオフすべきタイミングでは確実にオフ状態になるため、相補性回路11にリーク電流が流れることはない。
As described above, the clock pulse CK having the first amplitude (for example, 0 [V] -3 [V]) is leveled to the clock pulse out having the second amplitude (for example, 0 [V] -8 [V]). In the level conversion circuit 10 for conversion, a
このように、レベル変換回路10にリーク電流が流れなくなることにより、当該レベル変換回路10の低消費電力化を実現できる。また、逆導電型のトランジスタからなる相補性回路11を基本回路としていることにより、カレントミラー回路を基本回路とする従来例に係るレベル変換回路に比べて、トランジスタ特性(閾値Vthやドレイン−ソース電流Ids等)のばらつきに強いレベル変換回路を提供できる。しかも、入力するクロック信号として、クロックパルスCKと回路動作制御信号Xstbの2つで済み、逆相の、クロックパルスCK,xCKを必要とした従来例のレベル変換回路よりも削減できる。
As described above, the leakage current does not flow in the level conversion circuit 10, so that the power consumption of the level conversion circuit 10 can be reduced. Further, since the
[第2実施形態]
図5は、本発明の第2実施形態に係るレベル変換回路の回路構成を示す回路図であり、図中、図1と同等部分には同一符号を付して示している。
[Second Embodiment]
FIG. 5 is a circuit diagram showing a circuit configuration of a level conversion circuit according to the second embodiment of the present invention. In FIG. 5, the same parts as those in FIG.
図5に示すように、本実施形態に係るレベル変換回路20は、第1実施形態に係るレベル変換回路10の構成要素、即ち相補性回路11、インバータ12、第1〜第3のスイッチ回路13〜15、一方向性回路16および容量素子Cに加えて、リセット回路21を有する構成となっている。
As shown in FIG. 5, the level conversion circuit 20 according to the present embodiment includes components of the level conversion circuit 10 according to the first embodiment, that is, a
リセット回路21は、電源電位VddとPMOSトランジスタp11のゲートとの間に接続され、外部からリセット端子22に与えられるリセットパルスrstをゲート入力とするPMOSトランジスタp17によって構成されている。リセットパルスrstは、クロックパルスCKがHighのときにLowになるパルス信号である。リセット回路21は、リセットパルスrstがLowのときにオン状態になることで、PMOSトランジスタp11のゲートに電源電位Vddを供給する。
The
続いて、上記構成の第2実施形態に係るレベル変換回路20の回路動作について、図6のタイミングチャートを用いて説明する。 Next, the circuit operation of the level conversion circuit 20 according to the second embodiment having the above configuration will be described with reference to the timing chart of FIG.
先ず、リセットパルスrstは、そのデューティがHigh期間に比べてLow期間が短くなるように、またLow期間がクロックパルスCKのHigh期間内に収まるようにタイミング関係が設定されている。ここで、リセットパルスrstのLow期間は、ノードBの電位VBを電源電位Vddに充電するのに十分な時間であれば良い。 First, the timing relationship of the reset pulse rst is set so that the duty of the reset pulse rst is shorter than that of the High period, and the Low period is within the High period of the clock pulse CK. Here, the low period of the reset pulse rst may be a time sufficient to charge the potential VB of the node B to the power supply potential Vdd.
図2のタイミングチャートからもわかるように、ノードBの電位VBは論理的に電源電位Vddになっている筈である。しかしながら、実際には、先述したように、ノードBの電位VBは電源電位Vddからわずかにずれる。この電源電位Vddからのわずかにずれを補正するためにリセット回路21が設けられている。
As can be seen from the timing chart of FIG. 2, the potential VB of the node B should be logically the power supply potential Vdd. However, in practice, as described above, the potential VB of the node B slightly deviates from the power supply potential Vdd. A
このリセット回路21において、クロックパルスCKがHighのときにLowになるリセットパルスrstに応答してPMOSトランジスタp17がオン状態となるため、クロックパルスCKがHighになる度に電源電位VddがノードB(PMOSトランジスタp11のゲート)に供給される。
In this
その結果、ノードBの電位VBはクロックパルスCKのHigh期間で確実に電源電位Vddとなる。すなわち、リセット回路21は、ノードBの電位VBを定期的に、本例ではクロックパルスCKの周期ごとに電源電位Vddに確定する動作を行うことで、本レベル変換回路20の回路動作が確実に行われるようにする。
As a result, the potential VB of the node B is surely set to the power supply potential Vdd during the High period of the clock pulse CK. That is, the
回路動作が確実に行われるようになることについて、以下により具体的に説明する。回路動作制御信号xstbがHighとなる回路動作期間では、PMOSトランジスタp14がオフ状態となることにより、ノードBがフローティング状態になることから、先述したように、ノードBの電位VBは寄生容量等を介した飛び込みの影響を受けやすく、電位VBのフローティングを保ちつつ制御してやる必要がある。当該電位VBが電源電位Vddよりも高くなった場合には、一方向性回路16の作用により、ノードBの電位VBが電源電位Vddになるように、実際にはVdd+Vthの電位に補正される。
The fact that the circuit operation is reliably performed will be described more specifically below. During the circuit operation period in which the circuit operation control signal xstb is High, the node B is in a floating state because the PMOS transistor p14 is turned off. As described above, the potential VB of the node B has a parasitic capacitance and the like. Therefore, it is necessary to perform control while keeping the potential VB floating. When the potential VB becomes higher than the power supply potential Vdd, the potential VB of the node B is actually corrected to the potential of Vdd + Vth by the action of the
ただし、一方向性回路16は、ノードBの電位VBが電源電位Vddよりも高くなった場合にのみ作用する回路である。したがって、ノードBの電位VBが電源電位Vddよりも低くなったときには、回路動作制御信号xstbを一度Lowに戻してから再度Highにしない限り、ノードBの電位VBが電源電位Vddよりも低くなった状態が続き、当該電位VBが下がり過ぎると、回路動作を継続できなくなってしまう。
However, the
これに対して、第2実施形態に係るレベル変換回路20によれば、回路動作期間にフローティング状態となるノードBの電位VBを、リセット回路21によって定期的に電源電位Vddに確定する動作を行うことにより、特に当該電位VBが下がり過ぎるようなことを未然に防止できるため、回路動作を確実に行うことができる。
On the other hand, according to the level conversion circuit 20 according to the second embodiment, the
上記第1,第2実施形態に係るレベル変換回路10,20は、第1の振幅のクロックパルスCKを第2の振幅のクロックパルスoutにレベル変換(レベルシフト)するためのレベル変換回路として広く用いることができ、一例として、クロックパルスに基づいて回路動作を行う電源電圧発生回路に用いることができる。以下、電源電圧発生回路に第1,第2実施形態に係るレベル変換回路10,20を用いた応用例について説明する。 The level conversion circuits 10 and 20 according to the first and second embodiments are widely used as level conversion circuits for level conversion (level shift) of the clock pulse CK having the first amplitude to the clock pulse out having the second amplitude. For example, it can be used for a power supply voltage generation circuit that performs circuit operation based on a clock pulse. Hereinafter, application examples in which the level conversion circuits 10 and 20 according to the first and second embodiments are used in the power supply voltage generation circuit will be described.
(応用例1)
図7は、本発明の応用例1に係る電源電圧発生回路の構成を示すブロック図である。図7に示すように、本応用例1に係る電源電圧発生回路30は、レベルシフト部(LSa)31、バッファ部(BUFa)32および負電源発生部(GENa)33を有する構成となっている。そして、レベルシフト部31として、先述した第1実施形態に係るレベル変換回路10または第2実施形態に係るレベル変換回路20が用いられる。
(Application 1)
FIG. 7 is a block diagram showing a configuration of a power supply voltage generation circuit according to Application Example 1 of the present invention. As illustrated in FIG. 7, the power supply voltage generation circuit 30 according to the first application example includes a level shift unit (LSa) 31, a buffer unit (BUFa) 32, and a negative power supply generation unit (GENa) 33. . As the
図8は、バッファ部32の構成の一例を示すブロック図である。図8に示すように、本例に係るバッファ部32は、縦続接続された3つのインバータ回路321,322,323によって構成されている。3つのインバータ回路321,322,323は、後段のドライブ能力を確保するために、入力側のインバータ回路321から出力側のインバータ回路323にかけて徐々にトランジスタサイズが大きくなるように構成されている。
FIG. 8 is a block diagram illustrating an example of the configuration of the
インバータ回路321,322,323としては、例えば図9に示すように、電源電位Vddと電源電位Vssとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたCMOSインバータが用いられる。ただし、CMOSインバータに限られるものではない。
As the
図10は、負電源発生部33の構成の一例を示す回路図である。図10に示すように、本例に係る負電源発生部33は、2つのキャパシタCA1,CA2、2つのクランプ回路331,332およびサンプリング回路333を有する構成となっている。この負電源発生部33には、レベルシフト部31でレベル変換されたVss−Vdd振幅のクロックパルスoutがバッファ部32を経由することで互いに逆相のクロックパルスxin,inとなってクロック端子334,335を介して入力される。
FIG. 10 is a circuit diagram showing an example of the configuration of the negative power
2つのキャパシタCA1,CA2は、クロックパルスxin,inの直流分をカットする作用をなす。クランプ回路331は、キャパシタCA1の出力端と電源電位Vssとの間に接続されるとともに、ゲートがキャパシタCA2の出力端に接続されたPMOSトランジスタp22によって構成され、キャパシタCA1の出力レベルを電源電位Vssにクランプする。クランプ回路332は、キャパシタCA2の出力端と電源電位Vssとの間に接続されるとともに、ゲートがキャパシタCA1の出力端に接続されたPMOSトランジスタp23によって構成され、キャパシタCA2の出力レベルを電源電位Vssにクランプする。
The two capacitors CA1 and CA2 function to cut the direct current component of the clock pulses xin and in. The
サンプリング回路333は、キャパシタCA1の出力端と回路出力端子336との間に接続されるととともに、ゲートがキャパシタCA2の出力端に接続されたNMOSトランジスタn22によって構成され、クランプ回路332のクランプ出力に基づいてクランプ回路331のクランプ出力をサンプリングする。これらクランプ回路331,332およびサンプリング回路333の作用により、回路出力端子336から負電源電圧−Vddが出力される。
The
上述したように、レベルシフト部31、バッファ部32および負電源発生部33を有する電源電圧発生回路30において、レベルシフト部31として先述した第1,第2実施形態に係るレベル変換回路10,20を用いることにより、これらレベル変換回路10,20ではリーク電流を防止できることで消費電力が少なくて済むため、本電源電圧発生回路30の低消費電力化を実現できる。
As described above, in the power supply voltage generation circuit 30 having the
(応用例2)
図11は、本発明の応用例2に係る電源電圧発生回路の構成を示すブロック図であり、図中、図7および図8と同等部分には同一符号を付して示している。
(Application example 2)
FIG. 11 is a block diagram showing a configuration of a power supply voltage generating circuit according to Application Example 2 of the present invention. In FIG. 11, the same parts as those in FIGS.
本応用例2に係る電源電圧発生回路40では、レベルシフト部31として第2実施形態に係るレベル変換回路20を用いることを前提としている。第2実施形態に係るレベル変換回路20は、回路動作期間にフローティング状態となるノードBの電位VBを、定期的に電源電位Vddに確定するリセット回路21を有する構成のものである。したがって、リセット回路21を制御するリセットパルスrstが必要となる。
In the power supply voltage generation circuit 40 according to the second application example, it is assumed that the level conversion circuit 20 according to the second embodiment is used as the
本応用例2に係る電源電圧発生回路40は、バッファ部30での遅延を利用してリセットパルスrstを電源電圧発生回路40内部で生成することを特徴としている。具体的には、バッファ部32の1段目のインバータ321の出力x1と、2段目のインバータ322の出力x2とを取り出し、これら出力x1,x2をNAND回路34の2入力とすることで、当該NAND回路34の出力としてLowアクティブなリセットパルスrstを生成するようにしている。
The power supply voltage generation circuit 40 according to the second application example is characterized in that the reset pulse rst is generated inside the power supply voltage generation circuit 40 by using the delay in the buffer unit 30. Specifically, the output x1 of the first-
図12は、NAND回路34の構成の一例を示す回路図である。図12に示すように、本例に係るNAND回路34は、回路入力端子341,342に各ゲートが接続され、回路出力端子343と電源電位Vssとの間に互いに直列に接続されたNMOSトランジスタn23,n24と、回路入力端子341,342に各ゲートが接続され、電源電位Vddと回路出力端子343との間に互いに並列に接続されたPMOSトランジスタp24,p25とから構成されている。ただし、この回路構成は一例に過ぎず、これに限られるものではない。
FIG. 12 is a circuit diagram showing an example of the configuration of the
図13は、バッファ部32の出力x1,x2に基づいてリセットパルスrstを生成するタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、バッファ部30での遅延を利用し、1段目のインバータ321の出力x1と、2段目のインバータ322の出力x2とのNAND演算を行うことで、電源電圧発生回路40内部でLowアクティブなリセットパルスrstを生成することができる。
FIG. 13 is a timing chart showing a timing relationship for generating the reset pulse rst based on the outputs x1 and x2 of the
バッファ部32でのより大きな遅延が必要な場合には、バッファ部32のインバータの段数を増やす(ただし、奇数段)方法、またはより遅延を生じるような回路定数を設定する方法などを採るようにすれば良い。
When a larger delay is required in the
このように、レベルシフト部31として第2実施形態に係るレベル変換回路20を用いてなる電源電圧発生回路40において、バッファ部30での遅延を利用して電源電圧発生回路40内部でLowアクティブなリセットパルスrstを生成することにより、外部からリセットパルスrstを入力する必要がなくなるため、当該リセットパルスrstを取り込むための端子を削減できることになる。
As described above, in the power supply voltage generation circuit 40 using the level conversion circuit 20 according to the second embodiment as the
なお、上記応用例1,2では、電源電圧発生回路30,40として、負電源部33を有する負電源電圧発生回路の場合を例に挙げて説明したが、正電源部を有する正電源電圧発生回路の場合にも同様に適用可能である。
In the application examples 1 and 2 described above, the case where the power supply voltage generation circuits 30 and 40 are negative power supply voltage generation circuits having the negative
上記応用1,2に係る電源電圧発生回路30,40は、クロックパルスに基づいて回路動作を行う電源電圧発生回路として広く用いることができ、一例として、電気光学素子を含む画素が行列状に2次元配置されてなる画素アレイ部を駆動する周辺駆動回路を当該画素アレイ部と同じ基板上に形成してなる駆動回路一体型の表示装置において、その周辺駆動回路の一部として用いることができる。
The power supply voltage generation circuits 30 and 40 according to the
(適用例)
図14は、本発明の適用例に係る表示装置の構成の一例を示すブロック図である。ここでは、表示装置として、画素の電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。
(Application example)
FIG. 14 is a block diagram showing an example of the configuration of a display device according to an application example of the present invention. Here, an active matrix liquid crystal display device using a liquid crystal cell as an electro-optic element of a pixel will be described as an example of the display device.
図14に示すように、本適用例に係るアクティブマトリクス型液晶表示装置50は、画素アレイ部51、垂直ドライバ52、水平ドライバ53および電源電圧発生回路54等を有し、垂直ドライバ52、水平ドライバ53および電源電圧発生回路54等の周辺駆動回路が画素アレイ部51と同じ液晶パネル58上に形成された構成となっている。液晶パネル58は、2枚の絶縁基板、例えばガラス基板が一定の間隙をもって対向配置され、その間隙内に液晶材料が封入された構成となっている。
As shown in FIG. 14, an active matrix liquid crystal display device 50 according to this application example includes a pixel array unit 51, a
画素アレイ部51には、画素60がm行n列に2次元配置されている。また、この画素60の行列状配列に対して、行ごとに走査線55−1〜55−mが、列ごとに信号線56−1〜56−nがそれぞれ配線されている。画素60は、画素トランジスタであるTFT(Thin Film Transistor;薄膜トランジスタ)61と、このTFT61のドレイン電極に画素電極が接続された液晶セル62と、TFT61のドレイン電極に一方の電極が接続された保持容量63とを有する構成となっている。
In the pixel array unit 51, the pixels 60 are two-dimensionally arranged in m rows and n columns. In addition, scanning lines 55-1 to 55-m are wired for each row and signal lines 56-1 to 56-n are wired for each column in the matrix-like arrangement of the pixels 60, respectively. The pixel 60 includes a TFT (Thin Film Transistor) 61 which is a pixel transistor, a liquid crystal cell 62 in which a pixel electrode is connected to the drain electrode of the
この画素構造において、各画素60のTFT61は、そのゲート電極が走査線55(55−1〜55−m)に接続され、そのソース電極が信号線56(56−1〜56−n)に接続されている。また、液晶セル62の対向電極および保持容量63の他方の電極は、コモン電圧VCOMが与えられるコモン線57に接続されている。
In this pixel structure, the
垂直ドライバ52は、シフトレジスタ等によって構成され、画素アレイ部51の各画素60を行単位で選択する。水平ドライバ52は、シフトレジスタやサンプリングスイッチ等によって構成され、垂直ドライバ52によって選択された行の各画素60に対して、パネル外部から入力される映像信号を画素単位で順次に(点順次)、あるいは行単位で一斉に(線順次)に書き込む。
The
電源電圧発生回路54は、例えば負電源電圧を発生する回路であり、画素アレイ部51の周辺駆動回路、例えば垂直ドライバ52に対して負電源電圧を供給するために内蔵されたものである。この電源電圧発生回路54として、先述した応用例1,2に係る電源電圧発生回路30,40が用いられる。
The power supply
電源電圧発生回路54は、例えば、垂直ドライバ52に垂直走査の基準として入力される垂直クロックパルスVCKよりも周波数が高いクロックパルス、例えば水平ドライバ53に水平走査の基準として入力される水平クロックパルスHCKを入力とし、この水平クロックパルスHCKに基づいて動作することによって負電源電圧を生成し、これを垂直ドライバ52の出力段の負電源ラインに供給する。
The power supply
すなわち、水平クロックパルスHCKが、先述した応用例1,2に係る電源電圧発生回路30,40において、レベルシフト部31の入力となるクロックパルスCKに相当することになる。なお、電源電圧発生回路54の入力クロックパルスとしては、水平クロックパルスHCKに限られるものではない。
That is, the horizontal clock pulse HCK corresponds to the clock pulse CK that is input to the
上記の垂直ドライバ52、水平ドライバ53および電源電圧発生回路54等の周辺駆動回路は、画素アレイ部51と共に、ポリシリコンTFTを用いて液晶パネル(絶縁基板)55上に形成される。
Peripheral drive circuits such as the
ところで、近年、液晶表示装置の低電圧化、高コントラスト化等の高性能、高画質化に対する要求が高まっている。一般に、高コントラスト化と低電圧化とは相反する要求である。すなわち、コントラストを高めるためには、液晶表示装置に入力する映像信号の振幅を大きくする必要があり、その結果、液晶表示装置の駆動電圧は高くなり、低電圧化できないことになる。その逆に、低電圧化するためには、映像信号の振幅を低減することとなり、その結果、コントラストは低下する方向になる。 Incidentally, in recent years, there has been an increasing demand for higher performance and higher image quality such as lower voltage and higher contrast in liquid crystal display devices. In general, high contrast and low voltage are contradictory requirements. That is, in order to increase the contrast, it is necessary to increase the amplitude of the video signal input to the liquid crystal display device. As a result, the drive voltage of the liquid crystal display device becomes high and cannot be lowered. Conversely, to lower the voltage, the amplitude of the video signal is reduced, and as a result, the contrast tends to decrease.
低電圧化、高コントラスト化の双方を同時に満足させるためには、映像信号の低電圧側のレベルを可能な限り下げ(即ち、グランド側に近づけ)、併せて映像信号の中止値も下げ、映像信号のダイナミックレンジを上げながら、映像信号の高電圧側を下げる方式を採ることが考えられる。 In order to satisfy both low voltage and high contrast at the same time, the level on the low voltage side of the video signal is lowered as much as possible (that is, close to the ground side), and the stop value of the video signal is also lowered. It is conceivable to adopt a method of lowering the high voltage side of the video signal while increasing the dynamic range of the signal.
ところが、上記の方式を採ると、図14に示す画素60において、映像信号の高電圧側を保持したTFT61の閾値Vthがデプレッションに寄っていると、走査線55(55−1〜55−m)が0[V]で、信号線56(56−1〜56−n)がLowレベルのときに、TFT61がリークして輝点となるいわゆるリーク性輝点が生じる懸念がある。ただし、走査線55(55−1〜55−m)のLowレベルを負電位に設定できれば、このリーク性輝点に対するマージンを十分にとることができる。
However, when the above method is adopted, in the pixel 60 shown in FIG. 14, if the threshold value Vth of the
そこで、上述したように、駆動回路一体型液晶表示装置50において、電源電圧発生回路54を周辺駆動回路の一つとして液晶パネル58上に集積し、この電源電圧発生回路54で発生される負電源電圧を垂直ドライバ52に供給し、走査線55(55−1〜55−m)のLowレベルを負電位に設定することにより、映像信号の低電圧側のレベルを可能な限り下げ、併せて映像信号の中止値も下げ、映像信号のダイナミックレンジを上げながら、映像信号の高電圧側を下げる方式を採ることができるため、リーク性輝点が生じることなく、低電圧化、高コントラスト化の双方を同時に実現できる。
Therefore, as described above, in the drive circuit integrated liquid crystal display device 50, the power supply
また、電源電圧発生回路54を液晶パネル58上に形成したことで、液晶パネル58の外部に電源電圧発生回路を設ける必要がなく、しかも負電源電圧をパネル外部から取り込むための端子が不要になるため、セット設計の負担を軽減できる。
Further, since the power supply
また、電源電圧発生回路54として、先述した応用例1,2に係る電源電圧発生回路30,40を用いることにより、これら電源電圧発生回路30,40では、レベルシフト部31としてレベル変換回路10,20を用いていることでリーク電流を防止でき、消費電力が少なくて済むため、本液晶表示装置50の低消費電力化を実現できる。
Further, by using the power supply voltage generation circuits 30 and 40 according to the above-described application examples 1 and 2 as the power supply
特に、応用例2に係る電源電圧発生回路40を電源電圧発生回路54として用いた場合には、回路動作を確実に行えることに加えて、当該電源電圧発生回路54ではリセットパルスrstを内部で生成するようにしており、当該リセットパルスrstを液晶パネル58の外部から取り込まなくて良いため、リセットパルスrstを取り込むための専用の端子を設けなくて済むという利点がある。
In particular, when the power supply voltage generation circuit 40 according to the application example 2 is used as the power supply
なお、上記適用例では、電源電圧発生回路54で発生した負電源電圧を垂直ドライバ52に供給する場合を例に挙げて説明したが、垂直ドライバ52への供給に限られるものではなく、負電源電圧を必要とする周辺駆動回路全般が供給の対象となる。また、電源電圧発生回路54としては、負電源電圧を発生する回路に限られるものではなく、正電源電圧を発生する回路でも良いことは勿論である。
In the application example described above, the case where the negative power supply voltage generated by the power supply
また、上記適用例では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、液晶表示装置への適用に限られるものではなく、画素の電気光学素子として例えばEL(electro luminescence) 素子を用いたEL表示装置等、負電源電圧を駆動回路を画素アレイ部と同じ基板上に形成してなる表示装置全般に適用可能である。 In the above application example, the case where the present invention is applied to a liquid crystal display device using a liquid crystal cell as an electro-optic element of the pixel has been described as an example. However, the present invention is not limited to application to a liquid crystal display device. For example, an EL display device using an EL (electro luminescence) element as an optical element can be applied to all display devices in which a drive circuit for a negative power supply voltage is formed on the same substrate as the pixel array portion.
上記適用例に係る液晶表示装置に代表される表示装置は、特に携帯電話、PDA(Personal Digital Assistants)、ノートPC(Personal Computer)等の携帯機器の画面表示部として搭載して用いることができる。 A display device typified by the liquid crystal display device according to the application example described above can be mounted and used as a screen display unit of a mobile device such as a mobile phone, a PDA (Personal Digital Assistants), and a notebook PC (Personal Computer).
10…第1実施形態に係るレベル変換回路、11…相補性回路、12…インバータ、13…第1のスイッチ回路、14…第2のスイッチ回路、15…第3のスイッチ回路、16…一方向性回路、20…第2実施形態に係るレベル変換回路、21…リセット回路、30…応用例1に係る電源発生回路、31…レベルシフト部、32…バッファ部、33…負電源発生部、34…NAND回路、40…応用例に係る電源発生回路、50…液晶表示装置、51…画素アレイ部、52…垂直ドライバ、53…水平ドライバ、54…電源電圧発生回路、58…液晶パネル、60…画素、61…TFT(薄膜トランジスタ)、62…液晶セル、63…保持容量、C…容量素子 DESCRIPTION OF SYMBOLS 10 ... Level conversion circuit which concerns on 1st Embodiment, 11 ... Complementary circuit, 12 ... Inverter, 13 ... 1st switch circuit, 14 ... 2nd switch circuit, 15 ... 3rd switch circuit, 16 ... One direction , 20... Level conversion circuit according to the second embodiment, 21... Reset circuit, 30... Power generation circuit according to application example 1, 31... Level shift unit, 32. DESCRIPTION OF SYMBOLS ... NAND circuit, 40 ... Power supply generation circuit concerning application example, 50 ... Liquid crystal display device, 51 ... Pixel array part, 52 ... Vertical driver, 53 ... Horizontal driver, 54 ... Power supply voltage generation circuit, 58 ... Liquid crystal panel, 60 ... Pixel, 61 ... TFT (Thin Film Transistor), 62 ... Liquid Crystal Cell, 63 ... Retention Capacity, C ... Capacitance Element
Claims (17)
クロック信号が入力されるクロック端子と、
前記クロック端子と前記第1のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第1のスイッチ手段と
前記第2の電源電位と前記第2のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第2のスイッチ手段と、
前記クロック端子と前記第2のトランジスタのゲートとの間に接続された容量素子と
を備えたことを特徴とするレベル変換回路。 First and second transistors of opposite conductivity type connected in series between a first power supply potential and a second power supply potential;
A clock terminal to which a clock signal is input;
A first switch connected between the clock terminal and the gate of the first transistor and turned on when a circuit operation control signal is in an active state; the second power supply potential; and the second transistor A second switch means connected between the first and second gates and turned off when the circuit operation control signal is in an active state;
A level conversion circuit comprising: a capacitor connected between the clock terminal and the gate of the second transistor.
ことを特徴とする請求項1記載のレベル変換回路。 The level conversion circuit according to claim 1, further comprising a unidirectional circuit connected between the second power supply potential and a gate of the second transistor.
ことを特徴とする請求項1記載のレベル変換回路。 The level conversion circuit according to claim 1, wherein the circuit operation control signal transitions from an inactive state to an active state when the clock signal is at a high level.
ことを特徴とする請求項1記載のレベル変換回路。 The level conversion circuit according to claim 1, further comprising reset means for periodically determining the gate potential of the second transistor at the second power supply potential.
ことを特徴とする請求項4記載のレベル変換回路。 5. The level according to claim 4, wherein the reset means is connected between the second power supply potential and the gate of the second transistor, and is turned on when the clock signal is at a high level. Conversion circuit.
前記レベル変換手段でレベル変換された前記第2の振幅のクロックパルスを互いに逆相のクロックパルスに変換するバッファ手段とを有し、
前記バッファ手段から出力される前記逆相のクロックパルスに基づいて動作して所定の電源電圧を発生する電源電圧発生回路であって、
前記レベル変換手段は、
第1の電源電位と第2の電源電位との間に直列に接続された互いに逆導電型の第1,第2のトランジスタと、
クロック信号が入力されるクロック端子と、
前記クロック端子と前記第1のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第1のスイッチ手段と
前記第2の電源電位と前記第2のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第2のスイッチ手段と、
前記クロック端子と前記第2のトランジスタのゲートとの間に接続された容量素子とを有する
ことを特徴とする電源電圧発生回路。 Level conversion means for converting the level of the clock pulse having the first amplitude into the clock pulse having the second amplitude;
Buffer means for converting the clock pulses of the second amplitude level-converted by the level conversion means into clock pulses of opposite phases to each other,
A power supply voltage generating circuit that operates based on the opposite-phase clock pulses output from the buffer means and generates a predetermined power supply voltage;
The level converting means includes
First and second transistors of opposite conductivity type connected in series between a first power supply potential and a second power supply potential;
A clock terminal to which a clock signal is input;
A first switch connected between the clock terminal and the gate of the first transistor and turned on when a circuit operation control signal is in an active state; the second power supply potential; and the second transistor A second switch means connected between the first and second gates and turned off when the circuit operation control signal is in an active state;
A power supply voltage generation circuit comprising: a capacitor connected between the clock terminal and the gate of the second transistor.
ことを特徴とする請求項6記載の電源電圧発生回路。 The power supply voltage generation circuit according to claim 6, wherein the level conversion means further includes a unidirectional circuit connected between the second power supply potential and the gate of the second transistor.
ことを特徴とする請求項6記載の電源電圧発生回路。 The power supply voltage generation circuit according to claim 6, wherein the circuit operation control signal transitions from an inactive state to an active state when the clock signal is at a high level.
ことを特徴とする請求項6記載の電源電圧発生回路。 The power supply voltage generation circuit according to claim 6, wherein the level conversion means further comprises reset means for periodically determining the gate potential of the second transistor at the second power supply potential.
ことを特徴とする請求項9記載の電源電圧発生回路。 The power supply according to claim 9, wherein the reset means is connected between the second power supply potential and the gate of the second transistor, and is turned on when the clock signal is at a high level. Voltage generation circuit.
前記バッファ手段における任意のインバータ回路の出力を用いて前記リセット手段を駆動制御するリセット信号を生成する手段をさらに有する
ことを特徴とする請求項10記載の電源電圧発生回路。 The buffer means comprises an odd number of inverter circuits connected in cascade.
The power supply voltage generation circuit according to claim 10, further comprising means for generating a reset signal for driving and controlling the reset means using an output of an arbitrary inverter circuit in the buffer means.
前記レベル変換手段でレベル変換された前記第2の振幅のクロックパルスを互いに逆相のクロックパルスに変換するバッファ手段とを有し、
前記バッファ手段から出力される前記逆相のクロックパルスに基づいて動作して所定の電源電圧を発生する電源電圧発生回路を、
電気光学素子を含む画素が行列状に2次元配置されてなる画素アレイ部と同じ基板上に形成してなる表示装置であって、
前記レベル変換手段は、
第1の電源電位と第2の電源電位との間に直列に接続された互いに逆導電型の第1,第2のトランジスタと、
クロック信号が入力されるクロック端子と、
前記クロック端子と前記第1のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第1のスイッチ手段と
前記第2の電源電位と前記第2のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第2のスイッチ手段と、
前記クロック端子と前記第2のトランジスタのゲートとの間に接続された容量素子とを有する
ことを特徴とする表示装置。 Level conversion means for converting the level of the clock pulse having the first amplitude into the clock pulse having the second amplitude;
Buffer means for converting the clock pulses of the second amplitude level-converted by the level conversion means into clock pulses of opposite phases to each other,
A power supply voltage generating circuit that operates based on the opposite-phase clock pulses output from the buffer means and generates a predetermined power supply voltage;
A display device in which pixels including electro-optic elements are formed on the same substrate as a pixel array unit in which pixels are two-dimensionally arranged in a matrix,
The level converting means includes
First and second transistors of opposite conductivity type connected in series between a first power supply potential and a second power supply potential;
A clock terminal to which a clock signal is input;
A first switch connected between the clock terminal and the gate of the first transistor and turned on when a circuit operation control signal is in an active state; the second power supply potential; and the second transistor A second switch means connected between the first and second gates and turned off when the circuit operation control signal is in an active state;
A display device comprising: a capacitor connected between the clock terminal and a gate of the second transistor.
ことを特徴とする請求項12記載の表示装置。 The display device according to claim 12, wherein the level conversion unit further includes a unidirectional circuit connected between the second power supply potential and a gate of the second transistor.
ことを特徴とする請求項12記載の表示装置。 The display device according to claim 12, wherein the circuit operation control signal transitions from an inactive state to an active state when the clock signal is at a high level.
ことを特徴とする請求項12記載の表示装置。 The display device according to claim 12, wherein the level conversion unit further includes a reset unit that periodically determines the gate potential of the second transistor to be the second power supply potential.
ことを特徴とする請求項12記載の表示装置。 The display according to claim 12, wherein the reset unit is connected between the second power supply potential and the gate of the second transistor, and is turned on when the clock signal is at a high level. apparatus.
前記バッファ手段における任意のインバータ回路の出力を用いて前記リセット手段を駆動制御するリセット信号を生成する手段をさらに有する
ことを特徴とする請求項16記載の表示装置。
The buffer means comprises an odd number of inverter circuits connected in cascade.
The display device according to claim 16, further comprising means for generating a reset signal for driving and controlling the reset means using an output of an arbitrary inverter circuit in the buffer means.
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