JP4451355B2 - グリッチを誘発しないクロックスイッチング回路 - Google Patents
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Description
したがって、クロックの周波数の差に関係なく、クロック転換区間を最小化しつつ、クロック転換時にグリッチを誘発しないクロックスイッチング回路の存在が切実に要求される。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。
図5を参照すると、クロックスイッチング回路500は、第1D−フリップフロップ510、第2D−フリップフロップ520、マスククロック発生部530、そして出力ロジック部540を含む。第1D−フリップフロップ510は、速いクロックCLOCK_FASTに応答して、選択信号SELECTを第1選択遅延信号SEL_DLY1_Fとして発生させる。第2D−フリップフロップ520は、遅いクロックCLOCK_SLOWに応答して、第1選択遅延信号SEL_DLY1_Fを第2選択遅延信号SEL_DLY2_Sとして発生させる。
マスククロック発生部530は、反転された第2選択遅延信号SEL_DLY2_Sと遅いクロックCLOCK_SLOWとに応答して、マスククロックMASK2_CLKを発生させるORゲート531で構成される。
図7を参照すると、クロックスイッチング回路700は、第1D−フリップフロップ710、第2D−フリップフロップ720、第3D−フリップフロップ730、第4D−フリップフロップ740、マスククロック発生部750、そして出力ロジック部760を含む。
第1D−フリップフロップ710は、速いクロックCLOCK_FASTに応答して、選択信号SELECTを第1選択遅延信号SEL_DLY1_Fに発生する。第2D−フリップフロップ720は、遅いクロックCLOCK_SLOWに応答して、第1選択遅延信号SEL_DLY1_Fを第2選択遅延信号SEL_DLY2_Sとして発生させる。第3D−フリップフロップ730は、速いクロックCLOCK_FASTに応答して、第2選択遅延信号SEL_DLY2_Sを第3選択遅延信号SEL_DLY3a_Fとして発生させる。第4D−フリップフロップ740は、遅いクロックCLOCK_SLOWに応答して、第2遅延選択信号SEL_DEL2_Sを第4選択遅延信号SEL_DLY3b_Sとして発生させる。
出力ロジック部760は、速いクロックCLOCK_FAST、第3選択遅延信号SEL_DLY3a_F及びマスククロックMASK1_CLKに応答して、出力クロックCLOCK_OUTを発生させる。出力ロジック部760は、反転された第3選択遅延信号SEL_DLY3a_Fと速いクロックCLOCK_FASTとを入力する第1 ANDゲート761と、第3選択遅延信号SEL_DLY3a_FとマスククロックMASK1_CLKとを入力する第2 ANDゲート762と、そして第1 ANDゲート761と第2 ANDゲート762との出力を入力して出力クロックCLOCK_OUT2を発生させるORゲート763と、で構成される。
ここで、出力クロックCLOCK_OUTのクロック転換時点となる第3選択遅延信号SEL_DLY3a_Fのロジック遷移時点で、マスククロックMASK1_CLKと速いクロックCLOCK_FASTとが同一にロジックハイレベルであるため、マスククロックMASK1_CLKから速いクロックCLOCK_FASTにスイッチングされても、出力クロックCLOCK_OUTにはグリッチが発生しない。
図9のクロックスイッチング回路900は、前述した図5及び図7のクロックスイッチング回路500,700を組合わせて作った回路である。これを参照すると、クロックスイッチング回路900は、第1ないし第4D−フリップフロップ910,920,930,940、第1マスククロック発生部950、第2マスククロック発生部960、クロック転換部970、そして出力ロジック部980を含む。
第1選択遅延信号SEL_DLY1_Sのロジックハイレベルからロジックローレベルへの遷移時点で、転換クロックS2F_CLKと第2マスククロックMASK2_CLKとのロジックレベルが同一であるハイレベルである。これにより、出力クロックCLOCK_OUTは、グリッチなしに転換クロックS2F_CLKとして発生する((a))。
したがって、出力クロックCLOCK_OUTは、速いクロックCLOCK_FASTと遅いクロックCLOCK_SLOWとの周波数の差が小さい場合に、遅いクロックCLOCK_SLOW−速いクロックCLOCK_FAST−遅いクロックCLOCK_SLOWにグリッチなしに発生する。
510 第1D−フリップフロップ
520 第2D−フリップフロップ
530 マスククロック発生部
531 ORゲート
540 出力ロジック部
541 第1ANDゲート
542 第2ANDゲート
543 ORゲート
CLOCK_FAST 速いクロック
SELECT 選択信号
CLOCK_SLOW 遅いクロック
CLOCK_OUT1 出力クロック
SEL_DLY1_F 第1選択遅延信号
SEL_DLY2_S 第2選択遅延信号
MASK2_CLK マスククロック
Claims (20)
- 選択信号を第1クロック信号に同期させて第1選択遅延信号を発生させ、前記第1選択遅延信号を第2クロック信号に同期させて第2選択遅延信号を発生させる同期化回路と、
前記第2選択遅延信号と前記第2クロック信号とに応答して、マスククロック信号を発生させるマスククロック発生部と、
前記第1選択遅延信号に応答して、前記第1クロック信号と前記マスククロック信号のうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。 - 前記選択信号は、
前記出力クロック信号が前記第1クロック信号から前記第2クロック信号にスイッチングされるように指示する遷移を有することを特徴とする請求項1に記載のクロックスイッチング回路。 - 前記マスククロック信号は、
前記第2選択遅延信号の前記遷移以前まで所定のロジックレベルを有し、前記第2選択遅延信号の前記遷移以後に前記第2クロック信号であることを特徴とする請求項2に記載のクロックスイッチング回路。 - 前記出力発生部は、
前記第1選択遅延信号の前記遷移以前まで前記第1クロック信号を出力し、前記第1選択遅延信号の前記遷移以後に前記マスククロック信号を出力することを特徴とする請求項3に記載のクロックスイッチング回路。 - 前記同期化回路は、
前記第1クロックの上昇エッジに応答して、前記選択信号を前記第1選択遅延信号として出力する第1D−フリップフロップと、
前記第2クロックの上昇エッジに応答して、前記第1選択遅延信号を第2選択遅延信号として出力する第2D−フリップフロップと、を備えることを特徴とする請求項1に記載のクロックスイッチング回路。 - 前記マスククロック発生部は、
前記第2選択遅延信号の反転信号と前記第2クロックとを入力して前記マスククロックを出力するORゲートを備えることを特徴とする請求項1に記載のクロックスイッチング回路。 - 前記出力発生部は、
前記第1選択遅延信号の反転信号と前記第1クロックとを入力する第1 ANDゲートと、
前記第1選択遅延信号と前記マスククロックとを入力する第2 ANDゲートと、
前記第1ANDゲートの出力と前記第2 ANDゲートの出力とを入力して、前記出力クロックを出力するORゲートと、を備えることを特徴とする請求項1に記載のクロックスイッチング回路。 - 選択信号を第1クロック信号に同期させて第1選択遅延信号を発生させ、前記第1選択遅延信号を第2クロック信号に同期させて第2選択遅延信号を発生させ、前記第2選択遅延信号を前記第1クロック信号に同期させて第3選択遅延信号を発生させ、前記第2選択遅延信号を前記第2クロック信号に同期させて第4選択遅延信号を発生させる同期化回路と、
前記第2選択信号、前記第4選択信号及び前記第2クロック信号に応答して、マスククロック信号を発生させるマスククロック発生部と、
前記第1選択遅延信号に応答して、前記第1クロック信号と前記マスククロック信号とのうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。 - 前記選択信号は、
前記出力クロック信号が前記第2クロック信号から前記第1クロック信号にスイッチングされるように指示する遷移を有することを特徴とする請求項8に記載のクロックスイッチング回路。 - 前記マスククロック信号は、
前記第2及び第4選択遅延信号が同じロジックレベルである時、所定のロジックレベルを有し、前記第2及び第4選択遅延信号が異なるロジックレベルである時、前記第2クロック信号であることを特徴とする請求項9に記載のクロックスイッチング回路。 - 前記出力発生部は、
前記第3選択遅延信号の前記遷移以前まで前記第1クロック信号を出力し、前記第3選択遅延信号の前記遷移以後に前記マスタークロック信号を出力することを特徴とする請求項10に記載のクロックスイッチング回路。 - 前記同期化回路は、
前記第1クロックの上昇エッジに同期した、前記選択信号を前記第1選択遅延信号として出力する第1D−フリップフロップと、
前記第2クロックの上昇エッジに同期した、前記第1選択遅延信号を第2選択遅延信号として出力する第2D−フリップフロップと、
前記第1クロックの上昇エッジに同期した、前記第2選択遅延信号を第3選択遅延信号として出力する第3D−フリップフロップと、
前記第2クロックの上昇エッジに同期した、前記第2選択遅延信号を第4選択遅延信号として出力する第4D−フリップフロップと、を備えることを特徴とする請求項8に記載のクロックスイッチング回路。 - 前記マスククロック発生部は、
前記第2選択遅延信号と前記第4選択遅延信号とを排他的論理和する排他的論理和ゲートと、
前記排他的論理和ゲートの出力と前記第2クロックの入力とによって、前記マスククロックを出力するORゲートと、を備えることを特徴とする請求項8に記載のクロックスイッチング回路。 - 前記出力発生部は、
前記第3選択遅延信号の反転信号と前記第1クロックとを入力する第1 ANDゲートと、
前記第3選択遅延信号と前記マスククロックとを入力する第2 ANDゲートと、
前記第1 ANDゲートの出力と前記第2 ANDゲートの出力とを入力して前記出力クロックを出力するORゲートと、を備えることを特徴とする請求項8に記載のクロックスイッチング回路。 - 選択信号を第1クロック信号に同期させて第1選択遅延信号を発生させ、前記第1選択遅延信号を第2クロック信号に同期させて第2選択遅延信号を発生させ、前記第2選択遅延信号を前記第1クロックに同期させて第3選択遅延信号を発生させ、前記第2選択遅延信号を前記第2クロック信号に同期させて第4選択遅延信号を発生させる同期化回路と、
前記第2選択信号、前記第4選択信号及び前記第2クロック信号に応答して、第1マスククロック信号を発生させる第1マスククロック発生部と、
前記第2選択信号と前記第2クロック信号とに応答して、第2マスククロック信号を発生させる第2マスククロック発生部と、
前記第3選択遅延信号に応答して、前記第1クロック信号と前記第1マスククロック信号のうち何れか一つを転換クロック信号として発生させるクロック転換部と、
前記第1選択遅延信号に応答して、前記転換クロック信号と前記第2マスククロック信号のうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。 - 前記同期化回路は、
前記第1クロック信号の上昇エッジに同期した、前記選択信号を前記第1選択遅延信号として出力する第1D−フリップフロップと、
前記第2クロック信号の上昇エッジに同期した、前記第1選択遅延信号を第2選択遅延信号として出力する第2D−フリップフロップと、
前記第1クロック信号の上昇エッジに同期した、前記第2選択遅延信号を第3選択遅延信号として出力する第3D−フリップフロップと、
前記第2クロック信号の上昇エッジに同期した、前記第2選択遅延信号を第4選択遅延信号として出力する第4D−フリップフロップと、を備えることを特徴とする請求項15に記載のクロックスイッチング回路。 - 前記第1マスククロック発生部は、
前記第2選択遅延信号と前記第4選択遅延信号とを排他的論理和する排他的論理和ゲートと、
前記排他的論理和ゲートの出力と前記第2クロック信号の入力とによって、前記第1マスククロック信号を出力するORゲートと、を備えることを特徴とする請求項15に記載のクロックスイッチング回路。 - 前記第2マスククロック発生部は、
前記第2選択遅延信号の反転信号と前記第2クロック信号とを入力して、前記第2マスククロック信号を出力するORゲートを備えることを特徴とする請求項15に記載のクロックスイッチング回路。 - 前記クロック転換部は、
前記第3選択遅延信号の反転信号と前記第1クロック信号とを入力する第1 ANDゲートと、
前記第3選択遅延信号と前記マスククロック信号とを入力する第2 ANDゲートと、
前記第1 ANDゲートの出力と前記第2 ANDゲートの出力とを入力して、前記転換クロック信号を出力するORゲートと、を備えることを特徴とする請求項15に記載のクロックスイッチング回路。 - 前記出力発生部は、
前記第3選択遅延信号の反転信号と前記転換クロック信号とを入力する第1 ANDゲートと、
前記第3選択遅延信号と前記第2マスククロック信号とを入力する第2 ANDゲートと、
前記第1 ANDゲートの出力と前記第2 ANDゲートの出力とを入力して、前記出力クロック信号を出力するORゲートと、を備えることを特徴とする請求項15に記載のクロックスイッチング回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040052316A KR100674910B1 (ko) | 2004-07-06 | 2004-07-06 | 글리치를 유발하지 않는 클럭 스위칭 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006024216A JP2006024216A (ja) | 2006-01-26 |
JP4451355B2 true JP4451355B2 (ja) | 2010-04-14 |
Family
ID=35447000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005196810A Expired - Fee Related JP4451355B2 (ja) | 2004-07-06 | 2005-07-05 | グリッチを誘発しないクロックスイッチング回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7180336B2 (ja) |
JP (1) | JP4451355B2 (ja) |
KR (1) | KR100674910B1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1300972C (zh) * | 2003-07-14 | 2007-02-14 | 松下电器产业株式会社 | 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法 |
US7911239B2 (en) * | 2006-06-14 | 2011-03-22 | Qualcomm Incorporated | Glitch-free clock signal multiplexer circuit and method of operation |
US7629828B1 (en) * | 2007-04-27 | 2009-12-08 | Zilog, Inc. | Glitch-free clock multiplexer that provides an output clock signal based on edge detection |
WO2012127487A1 (en) * | 2011-03-23 | 2012-09-27 | Tejas Network Limited | An apparatus for glitch-free clock switching and a method thereof |
US9106400B2 (en) * | 2012-10-23 | 2015-08-11 | Futurewei Technologies, Inc. | Hybrid timing recovery for burst mode receiver in passive optical networks |
US9007386B2 (en) * | 2012-12-07 | 2015-04-14 | Apple Inc. | Clock synthesis |
KR102191167B1 (ko) * | 2014-08-06 | 2020-12-15 | 삼성전자주식회사 | 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩 |
JP6410538B2 (ja) * | 2014-09-18 | 2018-10-24 | キヤノン株式会社 | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 |
US10241559B2 (en) * | 2015-10-30 | 2019-03-26 | Wipro Limited | System and method for dynamically switching high-speed clock of a host device |
WO2020086760A2 (en) | 2018-10-24 | 2020-04-30 | Magic Leap, Inc. | Asynchronous asic |
CN111147053B (zh) * | 2019-12-26 | 2023-03-14 | 深圳市紫光同创电子有限公司 | 无毛刺时钟切换电路 |
WO2022055004A1 (ko) * | 2020-09-14 | 2022-03-17 | 엘지전자 주식회사 | 전송 인터페이스 장치 및 이를 구비하는 신호처리장치 |
US11429142B2 (en) * | 2020-12-18 | 2022-08-30 | Nxp Usa, Inc. | Glitch detector |
US20230396253A1 (en) * | 2022-06-01 | 2023-12-07 | Qualcomm Incorporated | Anti-aging clock source multiplexing |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357146A (en) * | 1992-12-31 | 1994-10-18 | At&T Bell Laboratories | Glitch-free clock multiplexer |
US5623223A (en) | 1994-10-12 | 1997-04-22 | National Semiconductor Corporation | Glitchless clock switching circuit |
KR20020072049A (ko) | 2001-03-08 | 2002-09-14 | 엘지전자 주식회사 | 글리치 제거 장치 |
US6563349B2 (en) * | 2001-06-27 | 2003-05-13 | Texas Instruments Incorporated | Multiplexor generating a glitch free output when selecting from multiple clock signals |
US6600345B1 (en) | 2001-11-15 | 2003-07-29 | Analog Devices, Inc. | Glitch free clock select switch |
JP2005191877A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | クロック切り替え回路 |
-
2004
- 2004-07-06 KR KR1020040052316A patent/KR100674910B1/ko not_active IP Right Cessation
-
2005
- 2005-04-19 US US11/109,326 patent/US7180336B2/en not_active Expired - Fee Related
- 2005-07-05 JP JP2005196810A patent/JP4451355B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20060003435A (ko) | 2006-01-11 |
US7180336B2 (en) | 2007-02-20 |
KR100674910B1 (ko) | 2007-01-26 |
US20050270073A1 (en) | 2005-12-08 |
JP2006024216A (ja) | 2006-01-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100127 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140205 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |