JP4451355B2 - グリッチを誘発しないクロックスイッチング回路 - Google Patents

Description

本発明は、半導体集積回路に係り、特に、グリッチを誘発しないクロック選択回路に関する。

デジタル電子システムは、ロジックゲート、フリップフロップ、ラッチのような多様な回路を同期化させ、かつ制御するために、しばしばクロック信号を採用する。マイクロプロセッサに基づく多くのデジタル電子システム内には、複数のクロックソースが存在し、これら間のスイッチングのための付随的な回路が必要である。クロック間のスイッチング時、選択回路のクロック出力信号上にグリッチや中間に媒介されるクロック成分を除去することが要求される。

図１は、従来のマルチプレクサ（ＭＵＸ）を利用したクロック選択回路を説明する図である。これを参照すると、ＭＵＸ １００は、２個のクロック信号、すなわち、速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴと遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷとを受信し、選択信号ＳＥＬＥＣＴに応答して速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴまたは遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷを出力クロック信号ＣＬＯＣＫ＿ＯＵＴにスイッチングする。例えば、選択信号ＳＥＬＥＣＴがロジックハイレベルであれば、遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷを、そして、選択信号ＳＥＬＥＣＴがロジックローレベルであれば、速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴを出力クロック信号ＣＬＯＣＫ＿ＯＵＴを出力する。

図２は、図１のクロック選択回路で選択信号ＳＥＬＥＣＴと速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴ、そして遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷの間のタイミング関係による出力クロック信号ＣＬＯＣＫ＿ＯＵＴのグリッチ発生現象を説明する。これを参照すると、選択信号ＳＥＬＥＣＴのハイレベルに応答して、出力クロック信号ＣＬＯＣＫ＿ＯＵＴは、遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷを出力する。遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷがハイレベルであり、速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴがローレベルである時、選択信号ＳＥＬＥＣＴがローレベルに変われば、出力クロック信号ＣＬＯＣＫ＿ＯＵＴに短いパルス２１０のグリッチが発生する。以後、選択信号ＳＥＬＥＣＴのローレベルに応答して、出力クロック信号ＣＬＯＣＫ＿ＯＵＴは、速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴを出力する。速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴがローレベルであり、遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷがハイレベルである時、選択信号ＳＥＬＥＣＴがハイレベルに変われば、出力クロック信号ＣＬＯＣＫ＿ＯＵＴに短いパルス２２０のグリッチが発生する。

一般的に、グリッチ信号は、次のクロックで動作されるフリップフロップやラッチの動作に異常を起こすため、マイクロプロセッサ及び他の素子の動作にエラーを誘発する。このようなグリッチを除去するための研究が進められている。図３に示した特許文献１のグリッチフリークロックＭＵＸ回路と、図４に示した特許文献２のグリッチフリークロック選択スイッチとにグリッチと、を除去する方法が記載されている。

図３のグリッチフリークロックＭＵＸ回路は、クロックＡ ＣＬＯＣＫ＿ＡとクロックＢ ＣＬＯＣＫ＿Ｂとの遷移区間をカウントする間に、出力クロックＣＬＯＣＫ＿ＯＵＴを固定させることによって、グリッチを除去する方法を採用している。しかし、グリッチフリークロックＭＵＸ回路は、クロックＡ ＣＬＯＣＫ＿ＡとクロックＢ ＣＬＯＣＫ＿Ｂとの周波数の差が知られているか、またはその差が大きくない場合に適した方法である。もし、クロックＡ ＣＬＯＣＫ＿ＡとクロックＢ ＣＬＯＣＫ＿Ｂとの周波数の差を知っていない場合、クロック転換時、遷移間隔を決定できないため、状態遷移区間の生成時に問題となる。そして、クロックＡ ＣＬＯＣＫ＿ＡとクロックＢ ＣＬＯＣＫ＿Ｂとの周波数の差が大きい場合には、遅いクロックに影響を受けて遅延区間が大きくなって、クロック選択信号ＳＥＬ＿ＣＬＯＣＫの転換時点と出力クロックＣＬＯＣＫ＿ＯＵＴの転換時点とが大きく異なるという問題点が発生する。

図４のグリッチフリークロック選択スイッチは、第１クロックＣＬＯＣＫ＿１または第２クロックＣＬＯＣＫ＿２としてクロック転換時に使われる選択信号ＥＮ１，ＥＮ２が複合ロジックで生成されるので、同期化ロジックを必要とする。遅いクロックと速いクロックとを２回ずつラッチする方法で出力クロック信号ＣＬＯＣＫ＿ＯＵＴのグリッチを除去する。しかし、グリッチフリークロック選択スイッチは、第１クロックＣＬＯＣＫと第２クロックＣＬＯＣＫ＿２との周波数の差が大きければ、遅いクロックの影響を受けて遅延区間が大きくなるため、選択信号ＥＮ１，ＥＮ２の転換時点と出力クロックＣＬＯＣＫ＿ＯＵＴの転換時点とが大きく異なるという問題点が発生する。
したがって、クロックの周波数の差に関係なく、クロック転換区間を最小化しつつ、クロック転換時にグリッチを誘発しないクロックスイッチング回路の存在が切実に要求される。
米国特許第６,５５９,６７９号 米国特許第６,６００,３４５号

本発明が解決しようとする目的は、クロックの周波数の差に関係なく、クロック転換区間を最小化しつつ、クロック転換時にグリッチを誘発しないクロックスイッチング回路を提供することである。

前記目的を達成するために、本発明のクロックスイッチング回路は、クロックスイッチングを指示する選択信号を受信し、受信信号を第１クロックに同期させて第１選択遅延信号を発生させ、第１選択遅延信号を第２クロックに同期させて第２選択遅延信号を発生させ、第２選択遅延信号を第１クロックに同期させて第３選択遅延信号を発生させ、第２選択遅延信号を第２クロックに同期させて第４選択遅延信号を発生させる同期化回路と、第２選択信号、第４選択信号及び第２クロックに応答して、第１マスククロックを発生させる第１マスククロック発生部と、第２選択信号と第２クロックとに応答して、第２マスククロックを発生させる第２マスククロック発生部と、第３選択遅延信号に応答して、第１クロックまたは前記第１マスククロックを転換クロックに発生するクロック転換部と、第１選択遅延信号に応答して、転換クロックまたは第２マスククロックを出力クロックに発生する出力ロジック部と、を含む。

したがって、本発明のクロックスイッチング回路は、第１クロックから第２クロックへのクロックスイッチングを指示する選択信号をクロックスイッチング信号として直ぐ使用せず、選択信号を第１クロックに同期化させた第１選択遅延信号を再び第２クロックに同期化させて、これにより発生するマスククロックで出力クロックを発生させる。したがって、出力クロックが第１クロックから第２クロックへの転換が２回にわたる同期化作業を通じて得られる第２選択遅延信号に基づいて出力されるため、出力クロックにグリッチが発生しない。そして、クロックスイッチング回路は、第２クロックから第１クロックへのクロックスイッチング時、選択信号を第１クロックに同期化させた第１選択遅延信号を再び第２クロックに同期化させて第２選択遅延信号を発生させ、第２選択遅延信号を再び第１クロックに同期化させて発生するマスククロックで出力クロックを発生させる。すなわち、出力クロックが第２クロックから第１クロックへの転換が３回にわたる同期化作業を通じて得られる第３選択遅延信号に基づいて出力されるため、出力クロックにグリッチが発生しない。

本発明のクロックスイッチング回路によれば、クロック転換時に出力クロックにグリッチが発生しない。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。

図５及び図６は、本発明の第１実施形態によるクロックスイッチング回路及びその動作タイミング図を説明する。
図５を参照すると、クロックスイッチング回路５００は、第１Ｄ−フリップフロップ５１０、第２Ｄ−フリップフロップ５２０、マスククロック発生部５３０、そして出力ロジック部５４０を含む。第１Ｄ−フリップフロップ５１０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴに応答して、選択信号ＳＥＬＥＣＴを第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆとして発生させる。第２Ｄ−フリップフロップ５２０は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷに応答して、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆを第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓとして発生させる。
マスククロック発生部５３０は、反転された第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとに応答して、マスククロックＭＡＳＫ２＿ＣＬＫを発生させるＯＲゲート５３１で構成される。

出力ロジック部５４０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴ、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆ及びマスククロックＭＡＳＫ２＿ＣＬＫに応答して、出力クロックＣＬＯＣＫ＿ＯＵＴ１を発生させる。出力ロジック部５４０は、反転された第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆと速いクロックＣＬＯＣＫ＿ＦＡＳＴとを入力する第１ＡＮＤゲート５４１、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿ＦとマスククロックＭＡＳＫ２＿ＣＬＫとを入力する第２ ＡＮＤゲート５４２、そして第１ ＡＮＤゲート５４１と第２ ＡＮＤゲート５４２との出力を入力して出力クロックＣＬＯＣＫ＿ＯＵＴ１を発生させるＯＲゲート５４３で構成される。

図６のタイミング図を参照すると、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆは、速いクロックＣＬＯＣＫ＿ＦＡＳＴの上昇エッジに同期して、選択信号ＳＥＬＥＣＴのロジックレベルの通りに発生する（（１））。第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓは、遅いクロックＣＬＯＣＫ＿ＳＬＯＷの上昇エッジに同期して、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆのロジックレベルの通りに発生する（（２））。マスククロックＭＡＳＫ２＿ＣＬＫは、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓの反転信号がロジックローレベルである間に遅いクロックＣＬＯＣＫ＿ＳＬＯＷのロジックレベルの通りに発生する（（３））。出力クロックＣＬＯＣＫ＿ＯＵＴ１は、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆがロジックローレベルである間には、速いクロックＣＬＯＣＫ＿ＦＡＳＴとして出力され、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆがロジックハイレベルである間には、マスククロックＭＡＳＫ２＿ＣＬＫとして出力される。

ここで、出力クロックＣＬＯＣＫ＿ＯＵＴが速いクロックから遅いクロックに転換される区間を参照すると、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆのロジックレベル遷移によって転換時点が決定されるが、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆがロジックローレベルからロジックハイレベルに遷移する時、速いクロックＣＬＯＣＫ＿ＦＡＳＴに同期化されて発生する第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿ＦとマスククロックＭＡＳＫ２＿ＣＬＫとのロジックレベルが同一のロジックハイレベルを有するため、出力クロックＣＬＯＣＫ＿ＯＵＴにはグリッチが発生しない。

図７及び図８は、本発明の第２実施形態によるクロックスイッチング回路及びその動作タイミング図である。
図７を参照すると、クロックスイッチング回路７００は、第１Ｄ−フリップフロップ７１０、第２Ｄ−フリップフロップ７２０、第３Ｄ−フリップフロップ７３０、第４Ｄ−フリップフロップ７４０、マスククロック発生部７５０、そして出力ロジック部７６０を含む。
第１Ｄ−フリップフロップ７１０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴに応答して、選択信号ＳＥＬＥＣＴを第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆに発生する。第２Ｄ−フリップフロップ７２０は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷに応答して、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆを第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓとして発生させる。第３Ｄ−フリップフロップ７３０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴに応答して、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓを第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆとして発生させる。第４Ｄ−フリップフロップ７４０は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷに応答して、第２遅延選択信号ＳＥＬ＿ＤＥＬ２＿Ｓを第４選択遅延信号ＳＥＬ＿ＤＬＹ３ｂ＿Ｓとして発生させる。

マスククロック発生部７５０は、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓと第４選択遅延信号ＳＥＬ＿ＤＬＹ３ｂ＿Ｓとを排他的論理和する排他的論理和ゲート７５１と、排他的論理和ゲート７５１の出力と遅いクロックＣＬＯＣＫ＿ＳＬＯＷとを論理和するＯＲゲート７５２とで構成される。
出力ロジック部７６０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴ、第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆ及びマスククロックＭＡＳＫ１＿ＣＬＫに応答して、出力クロックＣＬＯＣＫ＿ＯＵＴを発生させる。出力ロジック部７６０は、反転された第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆと速いクロックＣＬＯＣＫ＿ＦＡＳＴとを入力する第１ ＡＮＤゲート７６１と、第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿ＦとマスククロックＭＡＳＫ１＿ＣＬＫとを入力する第２ ＡＮＤゲート７６２と、そして第１ ＡＮＤゲート７６１と第２ ＡＮＤゲート７６２との出力を入力して出力クロックＣＬＯＣＫ＿ＯＵＴ２を発生させるＯＲゲート７６３と、で構成される。

図８のタイミング図を参照すると、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆは、速いクロックＣＬＯＣＫ＿ＦＡＳＴの上昇エッジに応答して、選択信号ＳＥＬＥＣＴのロジックレベルの通りに発生する（（１））。第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓは、遅いクロックＣＬＯＣＫ＿ＳＬＯＷの上昇エッジに同期して、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆのロジックレベルの通りに発生する（（２））。第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆは、速いクロックＣＬＯＣＫ＿ＦＡＳＴに同期して、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓのロジックレベルの通りに発生する（（３））。第４選択遅延信号ＳＥＬ＿ＤＬＹ３ｂ＿Ｓは、遅いクロックＣＬＯＣＫ＿ＳＬＯＷに同期して、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓのロジックレベルの通りに発生する（（４））。

マスククロックＭＡＳＫ１＿ＣＬＫは、第２選択遅延信号ＳＥＬ＿ＤＥＬ２＿Ｓと第４選択遅延信号ＳＥＬ＿ＤＥＬ３ｂ＿Ｓとを排他的論理和した結果と、遅いクロックＣＬＯＣＫ＿ＳＬＯＷとを論理和して発生する。マスククロックＭＡＳＫ１＿ＣＬＫは、第２選択遅延信号ＳＥＬ＿ＤＥＬ２＿Ｓと第４選択遅延信号ＳＥＬ＿ＤＥＬ３ｂ＿Ｓとがロジックハイレベルである区間では、遅いクロックＣＬＯＣＫ＿ＳＬＯＷとして発生していて、ロジックローレベルの第２選択遅延信号ＳＥＬ＿ＤＥＬ２＿Ｓとロジックハイレベルの第４選択遅延信号ＳＥＬ＿ＤＥＬ３ｂ＿Ｓとの区間では、ロジックハイレベルとして発生し、第２選択遅延信号ＳＥＬ＿ＤＥＬ２＿Ｓと第４選択遅延信号ＳＥＬ＿ＤＥＬ３ｂ＿Ｓとがロジックローレベルである区間では、遅いクロックＣＬＯＣＫ＿ＳＬＯＷとして発生する。

出力クロックＣＬＯＣＫ＿ＯＵＴは、第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆがロジックハイレベルである区間には、マスククロックＭＡＳＫ１＿ＣＬＫとして発生し、ロジックローレベルである区間では、速いクロックＣＬＯＣＫ＿ＦＡＳＴとして発生する。
ここで、出力クロックＣＬＯＣＫ＿ＯＵＴのクロック転換時点となる第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆのロジック遷移時点で、マスククロックＭＡＳＫ１＿ＣＬＫと速いクロックＣＬＯＣＫ＿ＦＡＳＴとが同一にロジックハイレベルであるため、マスククロックＭＡＳＫ１＿ＣＬＫから速いクロックＣＬＯＣＫ＿ＦＡＳＴにスイッチングされても、出力クロックＣＬＯＣＫ＿ＯＵＴにはグリッチが発生しない。

図９、図１０及び図１１は、本発明の第３実施形態によるクロックスイッチング回路と動作タイミング図とを説明する図である。
図９のクロックスイッチング回路９００は、前述した図５及び図７のクロックスイッチング回路５００，７００を組合わせて作った回路である。これを参照すると、クロックスイッチング回路９００は、第１ないし第４Ｄ−フリップフロップ９１０，９２０，９３０，９４０、第１マスククロック発生部９５０、第２マスククロック発生部９６０、クロック転換部９７０、そして出力ロジック部９８０を含む。

第１Ｄ−フリップフロップ９１０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴの上昇エッジに同期して、選択信号ＳＥＬＥＣＴを第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆとして発生させ、第２Ｄ−フリップフロップ９２０は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷの上昇エッジに同期して、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆを第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓとして発生させる。第３Ｄ−フリップフロップ９３０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴの上昇エッジに同期して、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓを第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆとして発生させ、第４Ｄ−フリップフロップ９４０は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷの上昇エッジに同期して、第２遅延選択信号ＳＥＬ＿ＤＬＹ２＿Ｓを第４選択遅延信号ＳＥＬ＿ＤＬＹ３ｂ＿Ｓとして発生させる。

第１マスククロック発生部９５０は、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓと第４選択遅延信号ＳＥＬ＿ＤＬＹ３ｂ＿Ｓとを排他的論理和した結果と、遅いクロックＣＬＯＣＫ＿ＳＬＯＷとを論理和して、第１マスククロックＭＡＳＫ１＿ＣＬＫを発生させる。第２マスククロック発生部９６０は、反転された第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとを論理和して、第２マスククロックＭＡＳＫ２＿ＣＬＫを発生させる。

クロック転換部９７０は、第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆがロジックハイレベルであれば、第１マスククロックＭＡＳＫ１＿ＣＬＫを、そして第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆがロジックローレベルであれば、速いクロックＣＬＯＣＫ＿ＦＡＳＴを転換クロックＳ２Ｆ＿ＣＬＫとして発生させる。出力ロジック部９８０は、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆがロジックハイレベルであれば、遅いクロックＣＬＯＣＫ＿ＳＬＯＷを、そして第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｆがロジックローレベルであれば、転換クロックＳ２Ｆ＿ＣＬＫを出力クロックＣＬＯＣＫ＿ＯＵＴとして発生させる。

クロックスイッチング回路９００の動作は、図１０及び図１１に示されている。図１０は、速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が小さい場合の動作タイミング図を示し、図１１は、速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が大きい場合の動作タイミング図を示す。

図１０を参照すると、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｓのロジックハイレベルに応答して、出力クロックＣＬＯＣＫ＿ＯＵＴは、第２マスククロックＭＡＳＫ２＿ＣＬＫとして発生する。第２マスククロックＭＡＳＫ２＿ＣＬＫは、遅いクロックＣＬＯＣＫ＿ＳＬＯＷと同一に発生するクロックである。
第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｓのロジックハイレベルからロジックローレベルへの遷移時点で、転換クロックＳ２Ｆ＿ＣＬＫと第２マスククロックＭＡＳＫ２＿ＣＬＫとのロジックレベルが同一であるハイレベルである。これにより、出力クロックＣＬＯＣＫ＿ＯＵＴは、グリッチなしに転換クロックＳ２Ｆ＿ＣＬＫとして発生する（（ａ））。

転換クロックＳ２Ｆ＿ＣＬＫは、第３選択遅延クロックＳＥＬ＿ＤＬＹ３ａ＿Ｆのロジックレベルによって、速いクロックＣＬＯＣＫ＿ＦＡＳＴに、または第１マスククロックＭＡＳＫ１＿ＣＬＫとして発生する。転換クロックＳ２Ｆ＿ＣＬＫは、第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆのロジックハイレベルに同期して、第１マスククロックＭＡＳＫ１＿ＣＬKとして発生する。第３選択遅延信号ＳＥＬ＿ＤＬＹ３ａ＿Ｆがロジックハイレベルからロジックローレベルに遷移する時、第１マスククロックＭＡＳＫ１＿ＣＬＫがロジックハイレベルであり、速いクロックＣＬＯＣＫ＿ＦＡＳＴもロジックハイレベルであるので、転換クロックＳ２Ｆ＿ＣＬＫは、グリッチなしに速いクロックＣＬＯＣＫ＿ＦＡＳＴとして発生する（（ｂ））。

以後、第１選択遅延信号ＳＥＬ＿ＤＬＹ１＿Ｓがロジックローレベルからロジックハイレベルに遷移すれば、転換クロックＳ２Ｆ＿ＣＬＫと第２マスククロックＭＡＳＫ２＿ＣＬＫとのロジックレベルが同一にハイレベルであるため、出力クロックＣＬＯＣＫ＿ＯＵＴは、グリッチなしに第２マスククロックＭＡＳＫ２に発生する（（ｃ））。第２マスククロックＭＡＳＫ２＿ＣＬＫは、第２選択遅延信号ＳＥＬ＿ＤＬＹ２＿Ｓのロジックハイレベルへの遷移に応答して、遅いクロックＣＬＯＣＫ＿ＳＬＯＷとして発生する（（ｄ））。
したがって、出力クロックＣＬＯＣＫ＿ＯＵＴは、速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が小さい場合に、遅いクロックＣＬＯＣＫ＿ＳＬＯＷ−速いクロックＣＬＯＣＫ＿ＦＡＳＴ−遅いクロックＣＬＯＣＫ＿ＳＬＯＷにグリッチなしに発生する。

一方、クロックスイッチング回路９００は、遅いクロックＣＬＯＣＫ＿ＳＬＯＷから速いクロックＣＬＯＣＫ＿ＦＡＳＴにスイッチングする時、最悪の場合、速いクロックＣＬＯＣＫ＿ＦＡＳＴへの同期化に速いクロックＣＬＯＣＫ＿ＦＡＳＴ１周期が必要であり、遅いクロックＣＬＯＣＫ＿ＳＬＯＷへの同期化に遅いクロックＣＬＯＣＫ＿ＳＬＯＷ１周期が必要であり、転換クロックＳ２Ｆ＿ＣＬＫの発生のために、再び速いクロックＣＬＯＣＫ＿ＦＡＳＴ１周期が必要である。これにより、総速いクロックＣＬＯＣＫ＿ＦＡＳＴ２周期及び遅いクロックＣＬＯＣＫ＿ＳＬＯＷ１周期ほどの遅延が発生しうる。そして、速いクロックＣＬＯＣＫ＿ＦＡＳＴから遅いクロックＣＬＯＣＫ＿ＳＬＯＷへのスイッチング時、速いクロックＣＬＯＣＫ＿ＦＡＳＴへの同期化に速いクロックＣＬＯＣＫ＿ＦＡＳＴ１周期が必要であり、遅いクロックＣＬＯＣＫ＿ＳＬＯＷへの同期化に遅いクロックＣＬＯＣＫ＿ＳＬＯＷ１周期が必要であるので、総速いクロックＣＬＯＣＫ＿ＦＡＳＴ１周期及び遅いクロックＣＬＯＣＫ＿ＳＬＯＷ１周期ほどの遅延が発生しうる。

図１１の動作タイミングダイアグラムでも、図１０で説明された動作と同様に動作して、出力クロックＣＬＯＣＫ＿ＯＵＴは、速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が大きい場合にも、遅いクロックＣＬＯＣＫ＿ＳＬＯＷ−速いクロックＣＬＯＣＫ＿ＦＡＳＴ−遅いクロックＣＬＯＣＫ＿ＳＬＯＷにグリッチなしに発生する。

本発明は、図に示した一実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明のクロックスイッチング回路は、クロックの周波数の差に関係なく、クロック転換区間を最小化しつつ、クロック転換時にグリッチを誘発しないデジタル回路に利用可能である。

従来のＭＵＸを利用したクロック選択回路を説明する図である。 図１のクロック選択回路で、選択信号ＳＥＬＥＣＴと速いクロック信号ＣＬＯＣＫ＿ＦＡＳＴ、そして遅いクロック信号ＣＬＯＣＫ＿ＳＬＯＷの間のタイミング関係による出力クロック信号ＣＬＯＣＫ＿ＯＵＴのグリッチ発生現象を説明する図である。 従来のグリッチフリークロックＭＵＸ回路を説明する図である。 従来のグリッチフリークロック選択スイッチを説明する図である。 本発明の第１実施形態によるクロックスイッチング回路を説明する図である。 図５のクロックスイッチング回路の動作タイミングダイアグラムである。 本発明の第２実施形態によるクロックスイッチング回路を説明する図である。 図７のクロックスイッチング回路の動作タイミングダイアグラムである。 本発明の第３実施形態によるクロックスイッチング回路を説明する図である。 図９のクロックスイッチング回路の速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が小さい場合の動作タイミングダイアグラムである。 図９のクロックスイッチング回路の速いクロックＣＬＯＣＫ＿ＦＡＳＴと遅いクロックＣＬＯＣＫ＿ＳＬＯＷとの周波数の差が大きい場合の動作タイミングダイアグラムである。

符号の説明

５００ クロックスイッチング回路
５１０ 第１Ｄ−フリップフロップ
５２０ 第２Ｄ−フリップフロップ
５３０ マスククロック発生部
５３１ ＯＲゲート
５４０ 出力ロジック部
５４１ 第１ＡＮＤゲート
５４２ 第２ＡＮＤゲート
５４３ ＯＲゲート
ＣＬＯＣＫ＿ＦＡＳＴ 速いクロック
ＳＥＬＥＣＴ 選択信号
ＣＬＯＣＫ＿ＳＬＯＷ 遅いクロック
ＣＬＯＣＫ＿ＯＵＴ１ 出力クロック
ＳＥＬ＿ＤＬＹ１＿Ｆ 第１選択遅延信号
ＳＥＬ＿ＤＬＹ２＿Ｓ 第２選択遅延信号
ＭＡＳＫ２＿ＣＬＫ マスククロック

Claims (20)

1. 選択信号を第１クロック信号に同期させて第１選択遅延信号を発生させ、前記第１選択遅延信号を第２クロック信号に同期させて第２選択遅延信号を発生させる同期化回路と、
   前記第２選択遅延信号と前記第２クロック信号とに応答して、マスククロック信号を発生させるマスククロック発生部と、
   前記第１選択遅延信号に応答して、前記第１クロック信号と前記マスククロック信号のうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。
2. 前記選択信号は、
   前記出力クロック信号が前記第１クロック信号から前記第２クロック信号にスイッチングされるように指示する遷移を有することを特徴とする請求項１に記載のクロックスイッチング回路。
3. 前記マスククロック信号は、
   前記第２選択遅延信号の前記遷移以前まで所定のロジックレベルを有し、前記第２選択遅延信号の前記遷移以後に前記第２クロック信号であることを特徴とする請求項２に記載のクロックスイッチング回路。
4. 前記出力発生部は、
   前記第１選択遅延信号の前記遷移以前まで前記第１クロック信号を出力し、前記第１選択遅延信号の前記遷移以後に前記マスククロック信号を出力することを特徴とする請求項３に記載のクロックスイッチング回路。
5. 前記同期化回路は、
   前記第１クロックの上昇エッジに応答して、前記選択信号を前記第１選択遅延信号として出力する第１Ｄ−フリップフロップと、
   前記第２クロックの上昇エッジに応答して、前記第１選択遅延信号を第２選択遅延信号として出力する第２Ｄ−フリップフロップと、を備えることを特徴とする請求項１に記載のクロックスイッチング回路。
6. 前記マスククロック発生部は、
   前記第２選択遅延信号の反転信号と前記第２クロックとを入力して前記マスククロックを出力するＯＲゲートを備えることを特徴とする請求項１に記載のクロックスイッチング回路。
7. 前記出力発生部は、
   前記第１選択遅延信号の反転信号と前記第１クロックとを入力する第１ ＡＮＤゲートと、
   前記第１選択遅延信号と前記マスククロックとを入力する第２ ＡＮＤゲートと、
   前記第１ＡＮＤゲートの出力と前記第２ ＡＮＤゲートの出力とを入力して、前記出力クロックを出力するＯＲゲートと、を備えることを特徴とする請求項１に記載のクロックスイッチング回路。
8. 選択信号を第１クロック信号に同期させて第１選択遅延信号を発生させ、前記第１選択遅延信号を第２クロック信号に同期させて第２選択遅延信号を発生させ、前記第２選択遅延信号を前記第１クロック信号に同期させて第３選択遅延信号を発生させ、前記第２選択遅延信号を前記第２クロック信号に同期させて第４選択遅延信号を発生させる同期化回路と、
   前記第２選択信号、前記第４選択信号及び前記第２クロック信号に応答して、マスククロック信号を発生させるマスククロック発生部と、
   前記第１選択遅延信号に応答して、前記第１クロック信号と前記マスククロック信号とのうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。
9. 前記選択信号は、
   前記出力クロック信号が前記第２クロック信号から前記第１クロック信号にスイッチングされるように指示する遷移を有することを特徴とする請求項８に記載のクロックスイッチング回路。
10. 前記マスククロック信号は、
    前記第２及び第４選択遅延信号が同じロジックレベルである時、所定のロジックレベルを有し、前記第２及び第４選択遅延信号が異なるロジックレベルである時、前記第２クロック信号であることを特徴とする請求項９に記載のクロックスイッチング回路。
11. 前記出力発生部は、
    前記第３選択遅延信号の前記遷移以前まで前記第１クロック信号を出力し、前記第３選択遅延信号の前記遷移以後に前記マスタークロック信号を出力することを特徴とする請求項１０に記載のクロックスイッチング回路。
12. 前記同期化回路は、
    前記第１クロックの上昇エッジに同期した、前記選択信号を前記第１選択遅延信号として出力する第１Ｄ−フリップフロップと、
    前記第２クロックの上昇エッジに同期した、前記第１選択遅延信号を第２選択遅延信号として出力する第２Ｄ−フリップフロップと、
    前記第１クロックの上昇エッジに同期した、前記第２選択遅延信号を第３選択遅延信号として出力する第３Ｄ−フリップフロップと、
    前記第２クロックの上昇エッジに同期した、前記第２選択遅延信号を第４選択遅延信号として出力する第４Ｄ−フリップフロップと、を備えることを特徴とする請求項８に記載のクロックスイッチング回路。
13. 前記マスククロック発生部は、
    前記第２選択遅延信号と前記第４選択遅延信号とを排他的論理和する排他的論理和ゲートと、
    前記排他的論理和ゲートの出力と前記第２クロックの入力とによって、前記マスククロックを出力するＯＲゲートと、を備えることを特徴とする請求項８に記載のクロックスイッチング回路。
14. 前記出力発生部は、
    前記第３選択遅延信号の反転信号と前記第１クロックとを入力する第１ ＡＮＤゲートと、
    前記第３選択遅延信号と前記マスククロックとを入力する第２ ＡＮＤゲートと、
    前記第１ ＡＮＤゲートの出力と前記第２ ＡＮＤゲートの出力とを入力して前記出力クロックを出力するＯＲゲートと、を備えることを特徴とする請求項８に記載のクロックスイッチング回路。
15. 選択信号を第１クロック信号に同期させて第１選択遅延信号を発生させ、前記第１選択遅延信号を第２クロック信号に同期させて第２選択遅延信号を発生させ、前記第２選択遅延信号を前記第１クロックに同期させて第３選択遅延信号を発生させ、前記第２選択遅延信号を前記第２クロック信号に同期させて第４選択遅延信号を発生させる同期化回路と、
    前記第２選択信号、前記第４選択信号及び前記第２クロック信号に応答して、第１マスククロック信号を発生させる第１マスククロック発生部と、
    前記第２選択信号と前記第２クロック信号とに応答して、第２マスククロック信号を発生させる第２マスククロック発生部と、
    前記第３選択遅延信号に応答して、前記第１クロック信号と前記第１マスククロック信号のうち何れか一つを転換クロック信号として発生させるクロック転換部と、
    前記第１選択遅延信号に応答して、前記転換クロック信号と前記第２マスククロック信号のうち何れか一つを出力クロック信号として発生させる出力発生部と、を備えることを特徴とするクロックスイッチング回路。
16. 前記同期化回路は、
    前記第１クロック信号の上昇エッジに同期した、前記選択信号を前記第１選択遅延信号として出力する第１Ｄ−フリップフロップと、
    前記第２クロック信号の上昇エッジに同期した、前記第１選択遅延信号を第２選択遅延信号として出力する第２Ｄ−フリップフロップと、
    前記第１クロック信号の上昇エッジに同期した、前記第２選択遅延信号を第３選択遅延信号として出力する第３Ｄ−フリップフロップと、
    前記第２クロック信号の上昇エッジに同期した、前記第２選択遅延信号を第４選択遅延信号として出力する第４Ｄ−フリップフロップと、を備えることを特徴とする請求項１５に記載のクロックスイッチング回路。
17. 前記第１マスククロック発生部は、
    前記第２選択遅延信号と前記第４選択遅延信号とを排他的論理和する排他的論理和ゲートと、
    前記排他的論理和ゲートの出力と前記第２クロック信号の入力とによって、前記第１マスククロック信号を出力するＯＲゲートと、を備えることを特徴とする請求項１５に記載のクロックスイッチング回路。
18. 前記第２マスククロック発生部は、
    前記第２選択遅延信号の反転信号と前記第２クロック信号とを入力して、前記第２マスククロック信号を出力するＯＲゲートを備えることを特徴とする請求項１５に記載のクロックスイッチング回路。
19. 前記クロック転換部は、
    前記第３選択遅延信号の反転信号と前記第１クロック信号とを入力する第１ ＡＮＤゲートと、
    前記第３選択遅延信号と前記マスククロック信号とを入力する第２ ＡＮＤゲートと、
    前記第１ ＡＮＤゲートの出力と前記第２ ＡＮＤゲートの出力とを入力して、前記転換クロック信号を出力するＯＲゲートと、を備えることを特徴とする請求項１５に記載のクロックスイッチング回路。
20. 前記出力発生部は、
    前記第３選択遅延信号の反転信号と前記転換クロック信号とを入力する第１ ＡＮＤゲートと、
    前記第３選択遅延信号と前記第２マスククロック信号とを入力する第２ ＡＮＤゲートと、
    前記第１ ＡＮＤゲートの出力と前記第２ ＡＮＤゲートの出力とを入力して、前記出力クロック信号を出力するＯＲゲートと、を備えることを特徴とする請求項１５に記載のクロックスイッチング回路。

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