JP4447596B2 - パルス生成回路及び変調器 - Google Patents

Description

本発明は、パルス生成回路及び変調器に関し、特に、逓倍回路を間欠的に動作させる間欠逓倍回路を用いた短パルス生成回路、ならびに低消費電力で動作し、非常に高いＯｎ／Ｏｆｆ比を実現する短パルス生成回路に関するものである。

ＵＷＢ（Ultra Wide Band：超広帯域無線）技術の一つとして、短パルス信号を用いた通信、レーダの開発が行なわれている。短パルス信号を所望の周波数帯域の成分のみを持つ信号とするには、パルス信号をフィルタによって周波数帯域制限して特定の周波数成分のみを抜き出す方法、パルス状の制御信号により発振回路を間欠的に動作させる方法、パルス状の制御信号をミキサに入力してキャリア信号を窓掛けすることで短パルス信号を生成する方法がある。

これら短パルス生成回路は、要求される性能として低消費電力動作、高いＯｎ／Ｏｆｆ比がある。ここでＯｎ／Ｏｆｆ比とは、振幅変調におけるＭａｒｋ／Ｓｐａｃｅのキャリアレベル比のことである。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いＯｎ／Ｏｆｆ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。

図２８にミキサを用いた短パルス生成回路に関する従来技術のブロック構成を示す。また、図２９に図２８における信号波形のタイミングチャートを示す。以下、図２８と図２９を用いて従来技術の説明をする。

発振回路２６０１から出力される信号２７０１は、ミキサ２６０３に入力される。一方で、制御信号発生回路２６０２から出力される制御信号２７０２もミキサに入力される。信号２７０１は制御信号２７０２により窓掛けされて、短パルス信号２７０３としてミキサ２６０３から出力される。しかし、この回路構成は非常に簡易であり低消費電力で動作するが、発振回路２６０１からの信号がＯｆｆ時に漏洩するためにＯｎ／Ｏｆｆ比が低いという課題がある。

この課題を解決する手段として、図３０に示すようにハーモニックミキサ２８０２を用いた構成が提案されている。ハーモニックミキサは入力信号の二倍の周波数を持つ信号を出力するミキサである。図３１は図３０における信号波形のタイミングチャートを示す。以下、図３０と図３１を用いて従来技術の説明をする。

発振回路２８０１から出力される信号２９０１は、所望の周波数ｆ０の半分の周波数成分ｆ０／２を持つ信号である。信号２９０１はハーモニックミキサ２８０２に入力される。一方で、制御信号発生回路２６０２から出力される制御信号２９０２もハーモニックミキサ２８０２に入力される。

信号２９０１は制御信号２９０２により窓掛けされ、Ｏｎ時の周波数がｆ０である信号２９０３となる。信号２９０３はＯｆｆ時の周波数がｆ０／２であり、ハーモニックミキサ２８０２の後段に設けられたフィルタ２８０３により除去できるため、図２８の回路構成よりは、高いＯｎ／Ｏｆｆ比を持った短パルス信号を生成することができる（非特許文献１参照）。

しかしながら前記従来の回路構成では、Ｏｎ／Ｏｆｆ比はハーモニックミキサ２８０２を構成するＡＰＤＰ（アンチパラレルダイオードペア）に依存し、Ｏｎ／Ｏｆｆ比は４０ｄＢ程度であるという課題を有する。

この課題を解決する手段として、図３２に示すようにハーモニックミキサ２８０２の後段に間欠アンプを設ける構成が提案されている。間欠アンプは増幅回路を制御信号で制御して、間欠的に動作させる回路である。図３３は図３２における信号波形のタイミングチャートを示す。以下、図３２と図３３を用いて従来技術の説明をする。

発振回路２８０１から信号３１０１が出力されてから、ハーモニックミキサ２８０２から信号３１０３が出力されるまでの動作については上記に記載したので、ここでは動作説明を省略する。

ハーモニックミキサ２８０３から出力された信号３１０３は、間欠アンプ３００２に入力される。一方で、制御信号発生回路３００１から出力される制御信号３１０４が間欠アンプ３００２に入力され、間欠的に増幅動作を行う。

この間欠的に増幅動作を行うタイミングは、信号３１０３において短パルス信号のＯｎ時であれば、Ｏｎ時の振幅は増大され、Ｏｆｆ時は増幅回路のアイソレーションによって減少する。そのため、この回路構成を用いることにより、６０ｄＢ程度のＯｎ／Ｏｆｆ比が実現できる（非特許文献２参照）。

しかしながら前記従来の回路構成では、６０ｄＢ程度のＯｎ／Ｏｆｆ比を実現するために増幅回路を用いているため、消費電力が増大するという課題を有する。また、合わせて回路規模が大きくなるという課題を有する。

以上のハーモニックミキサを用いた回路構成とは別に、ミキサと逓倍回路を用いることでＯｎ／Ｏｆｆ比を向上させるための回路構成も提案されており、図３４にその回路構成を示す。図３５は図３４における信号波形のタイミングチャートを示す。以下、図３４と図３５を用いて従来技術の説明をする。

発振回路２８０１から信号３３０１が出力され、ミキサ等で構成される変調回路３２０１に入力される。一方で、制御信号発生回路２６０２から制御信号３３０２が出力され、変調回路３２０１に入力される。信号３３０１は制御信号３３０２によって窓掛けされ信号３３０３となる。信号３３０３は逓倍回路３２０２に入力され、信号３３０４となる。

ここで、逓倍回路は入力される信号のレベルによって変換利得が変化し、一般に入力信号レベルが高い程、変換利得が高い。そのため、信号３３０３のように振幅差があるような短パルス信号が入力されると、振幅の高いＯｎ時では変換利得が高く、振幅の低いＯｆｆ時では変換利得が低くなるという特徴がある。

そのため、信号３３０３が逓倍回路に入力されて、周波数成分が逓倍される際にＯｎ時とＯｆｆ時の振幅レベル差が大きくなり、信号３３０４が生成される。信号３３０４のＯｆｆ時の信号の主成分は、出力信号の周波数の半分の周波数成分であるため、後段に設けられたフィルタ３２０３によって除去することで、６０ｄＢ程度のＯｎ／Ｏｆｆ比を実現できる（特許文献１参照）。

しかしながら前記従来の回路構成では、出力信号波形が歪むという課題を有する。逓倍回路３２０２に入力される信号３３０３は、バースト状の短パルス信号であり、周波数軸上ではスペクトラムに広がりを持つ。

一方で逓倍回路は、信号を歪ませて二倍波を生成する回路であるため、スペクトラムに広がりを持つ信号を入力すると相互変調が起きてしまい、出力波形が歪んでしまう。波形歪みによってスペクトラムが更に広がるため、後段に設けるフィルタの性能はハイスペックが要求されると同時に、その波形歪みは制御が困難であるという課題を有する。

Ｒ．Ｆ．Ｆｏｒｓｙｔｈｅ，"Ａ ｃｏｈｅｒｅｎｔ ｓｏｌｉｄ ｓａｔｅ，２２５ＧＨｚ ｒｅｃｅｉｖｅｒ，"Ｍｉｃｒｏｗａｖｅ ｊｏｕｒｎａｌ，ｐｐ．６４−７１ １９８２ ＩＥＩＣＥ，ＥＤ２００４−２０４，ＭＷ２００４−２１１（２００５−０１） 特開２００４−３５４２８８号公報

以上に示した従来技術は、低消費電力動作と高いＯｎ／Ｏｆｆ比の要求を同時に満たすことが困難な回路構成である。ミキサ（図２８、図２９）を用いた従来技術では、高いＯｎ／Ｏｆｆ比の実現が困難である。また、ハーモニックミキサを用いた従来技術（非特許文献１）においても、６０ｄＢ程度の十分に高いＯｎ／Ｏｆｆ比は実現することが困難である。また、ハーモニックミキサと間欠アンプを用いた従来技術（非特許文献２）では、消費電力に課題がある。また、変調回路と逓倍回路を用いた構成（特許文献１）では相互変調歪みが生じるという課題がある。

本発明は、前記従来の課題を解決するもので、逓倍回路を制御信号によって直接制御して間欠的に動作させることで、出力信号波形の歪みを抑制し、高いＯｎ／Ｏｆｆ比を実現するパルス生成回路及び変調器を、小回路規模、低消費電力で提供することを目的とする。

本発明のパルス生成回路は、発振回路から出力される第一の連続信号に基づいてパルス信号を生成するパルス生成回路であって、時間軸においてＯｎ区間およびＯｎ区間と電圧値の異なるＯｆｆ区間を含む第一の制御信号を出力する制御信号発生回路と、前記第一の制御信号および前記第一の連続信号の入力を受けて、前記第一の制御信号のＯｎ区間に対応する前記第一の連続信号を逓倍した第一の逓倍信号を出力する間欠逓倍回路と、を備え、前記間欠逓倍回路は、前記第一の制御信号のＯｎ区間における変換利得がＯｆｆ区間における変換利得よりも高いものである。

この構成により、逓倍回路を制御信号によって直接制御して間欠的に動作させることで、Ｏｎ／Ｏｆｆ比の高いパルス信号を生成するパルス生成回路を、小回路規模、低消費電力で実現することができる。

また、本発明のパルス生成回路は、前記間欠逓倍回路が、能動素子と、能動素子の一つの制御端子と接続され、前記第一の制御信号が入力される制御信号入力端と、前記制御信号入力端と前記能動素子の制御端子との間に設けられた第一のフィルタと、を有し、前記制御信号入力端から前記第一のフィルタ側を測定したインピーダンスのカットオフ周波数が、前記第一の制御信号のＯｎ区間の時間幅の逆数以上となる。

また、本発明のパルス生成回路は、前記間欠逓倍回路の出力信号の周波数帯成分を通過させ、他の周波数帯成分の信号電力レベルを抑圧する第二のフィルタを更に備える。

この構成により、不要な周波数成分を抑圧することができる。

また、本発明のパルス生成回路は、差動型の発振回路から出力される第二と第三の連続信号に基づいてパルス信号を生成するパルス生成回路であって、時間軸においてＯｎ区間およびＯｎ区間と電圧値の異なるＯｆｆ区間を含む第一の制御信号を出力する制御信号発生回路と、前記第一の制御信号および前記第二と第三の連続信号の入力を受けて、前記第一の制御信号のＯｎ区間に対応する前記第二と第三の連続信号をそれぞれ逓倍した第二と第三の逓倍信号を出力する差動型の間欠逓倍回路と、前記第二と第三の逓倍信号を合成する波形合成回路と、を備え、前記差動型の間欠逓倍回路が、前記第一の制御信号のＯｎ区間における変換利得がＯｆｆ区間における変換利得よりも高いものである。

この構成により、差動型の逓倍回路を制御信号によって直接制御して間欠的に動作させることで、Ｏｎ／Ｏｆｆ比の高いパルス信号を生成するパルス生成回路を、小回路規模、低消費電力で実現することができる。特に、差動型の構成をとることにより、フィルタなしで、スプリアス成分を抑圧し、ＣＮ比を高くすることができる。

また、本発明のパルス生成回路は、前記差動型の間欠逓倍回路が、前記第一の制御信号に基づいて、前記第二の連続信号から前記第二の逓倍信号を生成する第一の間欠逓倍回路と、前記第一の制御信号に基づいて、前記第三の連続信号から前記第三の逓倍信号を生成する第二の間欠逓倍回路と、を含む構成である。

この構成により、間欠差動逓倍回路を用いることなく、シングルエンドの間欠逓倍回路を用いて、フィルタなしで不要な周波数成分を抑圧できるパルス生成回路を簡単に構成することができる。

また、本発明のパルス生成回路は、前記間欠逓倍回路から供給される前記第二と第三の逓倍信号の少なくともいずれかを移相し、前記波形合成回路に供給する移相器を更に備える。

この構成により、より高い精度で位相を制御できる。

また、本発明のパルス生成回路は、前記制御信号発生回路が、時間軸においてＯｎ区間およびＯｎ区間と電圧値の異なるＯｆｆ区間を含む第二の制御信号をさらに出力し、前記発振回路が、前記第二の制御信号に基づいて信号電力レベルを間欠的に変化させた第一の連続信号を出力し、前記第一の連続信号が、前記第二の制御信号のＯｎ区間における信号レベルがＯｆｆ区間における信号レベルよりも高く、前記第二の制御信号のＯｎ区間は、前記第一の制御信号のＯｎ区間内に含まれるものである。

この構成により、よりＯｎ／Ｏｆｆ比の高いパルス信号を、より低消費電力で実現できる。

また、本発明のパルス生成回路は、前記第一の制御信号のＯｆｆ区間において前記能動素子の制御端子で測定される連続信号の振幅よりも、前記制御信号発生回路から出力される前記第一の制御信号の振幅が大きい。

この構成により、より高いＯｎ／Ｏｆｆ比のパルス信号を実現できる。

また、本発明のパルス生成回路は、前記制御信号入力端と前記能動素子の制御端子との間に、前記第一の制御信号を増幅する増幅部を備え、前記第一の制御信号のＯｆｆ区間に、前記第一の連続信号より大きな振幅の前記第一の制御信号が前記能動素子に入力されるものである。

この構成により、第一の制御信号の振幅を小さく設定することができ、制御信号発生回路の消費電力を低減できる。

また、本発明のパルス生成回路は、前記間欠逓倍回路が、前記発振回路と前記能動素子との間に設けられる整合回路を備え、前記制御信号発生回路が、時間軸においてＯｎ区間およびＯｎ区間と電圧値の異なるＯｆｆ区間を含む第三の制御信号をさらに出力し、前記整合回路が、前記第三の制御信号の入力を受けて、前記第三の制御信号のＯｆｆ区間に対応してインピーダンスを制御するものである。

この構成により、第一の制御信号の振幅を小さく設定することができ、制御信号発生回路の消費電力を低減できる。

また、本発明の変調器は、本発明のパルス生成回路を備える変調器であって、前記制御信号発生回路が、データ信号を出力するデータ信号発生回路と、前記データ信号に対応する変調信号を生成する変調回路と、を含んで構成され、Ｏｎ区間およびＯｆｆ区間を含む前記変調信号を出力するものである。

この構成により、Ｏｎ／Ｏｆｆ比の高いパルス信号を用いることでＳＮの高い変調器を低消費電力動作で実現できる。

また、本発明の変調器は、前記データ信号発生回路から供給される前記データ信号の符号列を検出し、所定の符号列に対応する符号信号を出力する符号列検出回路と、前記発振回路から供給される連続信号の振幅値を、前記符号信号に対応して調整し、振幅値を調整した連続信号を前記間欠逓倍回路に供給する信号レベル制御回路と、を備える。

この構成により、送信信号のパルス幅が短く、超高速通信が要求される場合でも、符号列に因らず変調信号の過渡状態での傾きを一定とすることができる。

また、本発明の変調器は、前記間欠逓倍回路が、入力される連続信号に対する変換利得がバイアス値によって制御される能動回路であり、前記符号列検出回路から出力される前記符号信号に対応して前記能動回路に含まれる能動素子のバイアス値を制御するバイアス値制御回路を備える。

この構成により、送信信号のパルス幅が短く、超高速通信が要求される場合でも、符号列に因らず変調信号の過渡状態での傾きと定常状態での振幅値を一定とすることができる。

本発明によれば、発振回路と、制御信号発生回路と、間欠逓倍回路と、フィルタを有し、前記制御信号発生回路から出力される第一の制御信号により前記間欠逓倍回路を間欠的に動作させることで、制御信号のＯｎ区間における間欠逓倍回路の変換利得とＯｆｆ区間における変換利得を変え、Ｏｎ区間とＯｆｆ区間での主成分の周波数を変えることで、出力信号の歪みを抑制し、Ｏｎ／Ｏｆｆ比の高いパルス信号を生成するパルス生成回路を低消費電力動作で実現できる。

以下発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は本発明の実施の形態１における短パルス生成回路のブロック図である。図１に示す短パルス生成回路は、発振回路１０１と、制御信号発生回路１０２と、間欠逓倍回路１０３と、フィルタ１０４と、出力端１０５からなる。発振回路１０１、及び間欠逓倍回路１０３は能動素子で構成されるアクティブ回路である。

以下、能動素子はＦＥＴ（電界効果トランジスタ）として説明する。間欠逓倍回路の逓倍数はｎ（ｎ：正の整数）であるが、以下、出力信号の所望周波数をｆ０、発振回路の出力信号の周波数をｆ０／２として、間欠逓倍回路は二逓倍回路として説明する。また、制御信号発生回路１０２から出力される制御信号の信号波形は任意だが、以下、パルス波形として説明する。

発振回路１０１は、連続信号を出力し、間欠逓倍回路１０３に入力する。間欠逓倍回路１０３が、制御信号発生回路１０２から出力される制御信号によって、間欠的に動作することで短パルス信号を生成する。フィルタ１０４は、短パルス信号のスプリアス成分を除去する。

図２は図１に示したブロック構成図における信号、及び制御信号のタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図１と図２を用いて本実施の形態１における、Ｏｎ／Ｏｆｆ比（ＯｎのときとＯｆｆのときの振幅レベルの比）の高い短パルス信号を低消費電力で生成する短パルス生成回路の動作を説明する。

発振回路１０１は、連続信号２０１を出力し、間欠逓倍回路１０３に入力する。
制御信号発生回路１０２は、制御信号２０２を出力し、間欠逓倍回路１０３に入力する。制御信号２０２は、間欠逓倍回路１０３を構成する能動素子に作用する。
間欠逓倍回路１０３を構成するＦＥＴは、制御信号２０２の電圧値によって動作点が制御される。

ＦＥＴの動作点を制御することで、制御信号２０２の電圧値が高い区間（以下、Ｏｎ区間）における変換利得を高く、電圧値が低い区間（以下、Ｏｆｆ区間）における変換利得を低くできる。

そのため、信号２０３におけるＯｆｆ区間での主成分は周波数ｆ０／２の信号となり、間欠逓倍回路１０３から出力される周波数ｆ０の成分はＯｎ区間とＯｆｆ区間で振幅値が大きく異なり、その差がＯｎ／Ｏｆｆ比（単位：ｄＢ）となる。制御信号２０２のＯｎ区間とＯｆｆ区間の電圧値の設定についての詳細は後述するが、Ｏｎ区間において変換利得が最大となるように設定することが望ましい。

間欠逓倍回路１０３から出力された信号２０３は、フィルタ１０４に入力される。フィルタ１０４は、周波数ｆ０帯の信号を通過させ、他の周波数帯成分を抑圧するスプリアス抑圧フィルタであり、例えば、ＢＰＦ（バンドパスフィルタ）、ＢＥＦ（バンドエリミネーションフィルタ）である。

また、フィルタ１０４の帯域は、信号２０３のＯｎ区間のパルス幅の逆数の二倍以上の帯域を確保することが望ましく、これによりフィルタ１０４から信号２０４が出力される際の波形なまりを防止できる。

フィルタ１０４は、信号２０３の、周波数ｆ０帯の信号を通過させ、周波数ｆ０／２帯の信号を抑圧する。これにより、出力端１０５は、周波数ｆ０帯の周波数成分を有したＯｎ／Ｏｆｆ比の高い短パルス信号２０４が出力することができる。発振回路１０１の回路構成は公知の技術なので説明は省略する。

図３は間欠逓倍回路１０３の一実施例である。図３に示す間欠逓倍回路１０３は、能動素子３０１と、整合回路３０２と、整合回路３０３と、結合器３０４と、結合器３０５と、フィルタ３０６と、ＤＣフィード器３０７と、電源３０８と、パスコン３０９と、制御信号入力端３１０を含む構成である。

動作点の制御方法は、制御信号２０２が、ゲート−ソース間電圧（Ｖｇｓ）を直接制御する方法である。ここで、制御信号２０２は、制御信号発生回路１０２から出力され、連続信号２０１と合成されるものである。また、発振回路１０１から出力される連続信号２０１は、能動素子３０１のゲート端子側から入力される。なお、結合器３０４と結合器３０５は、ＤＣカット用であり、キャパシタ素子や平行結合線路によって構成される。

結合器３０４を通過する高周波信号は、発振回路１０１から出力される連続信号２０１であり、スペクトラム波形が広がりを持たないため（位相雑音は持つ）、結合器３０４の通過帯域は広帯域を要求されない。

一方、結合器３０５を通過する高周波信号は、バースト状の短パルス信号である。短パルス信号のスペクトラム波形は広い帯域を有するため、結合器３０５の通過帯域は広帯域を要求される。なお、その帯域は短パルス信号のパルス幅の逆数の二倍以上であることが望ましい。整合回路３０２は周波数ｆ０／２帯信号を通過させる入力側整合回路であり、整合回路３０３は周波数ｆ０帯信号を通過させる出力側整合回路である。整合回路の設計は公知の技術なので説明は省略する。

フィルタ３０６は、整合回路３０２と結合器３０４を結ぶ伝送線路上からフィルタ３０６側のインピーダンスを測定したとき、周波数ｆ０／２においてオープン、若しくはスミスチャート上でその近傍となるフィルタである。分布定数線路では周波数ｆ０／２において電気長λｇ／４オープンスタブと電気長λｇ／４線路で構成され、集中定数素子では周波数ｆ０／２で自己共振する容量素子と誘電素子で構成される。

また、制御信号入力端３１０からフィルタ３０６側を測定した際の入力インピーダンスの周波数特性は、フィルタ３０６の周波数特性の影響でＤＣから低周波数帯においてはＬＰＦ（ローパスフィルタ）となる。その際のＬＰＦのカットオフ周波数は制御信号２０２のパルス幅の逆数以上が望ましい。

制御信号２０２のパルス幅の逆数よりカットオフ周波数が低いと制御信号２０２の波形がなまってＶｇｓ制御の高速性が損なわれ、出力信号２０４の立ち上がりと立ち下がり急峻でなくなる。出力信号２０４の立ち上がりと立ち下がりが急峻でなくなることで、パルス幅が狭くなってスペクトラム波形が拡がってしまう。スペクトラム波形の拡がりは、例えば、通信において割り当てられたチャネル帯域の外側の周波数帯にとって、スプリアス成分に成り得る。

また、波形なまりにより、立ち上がり時間と立ち下がり時間の合計がパルス幅以上になった場合、出力信号２０４の振幅値が下がってしまって、受信系においてＳＮ劣化に繋がる。カットオフ周波数の設定は回路設計において線路長、線路幅、及びスタブによって設定できる。

また、フィルタ３０６は、整合回路３０２と結合器３０４を結ぶ伝送線路上からフィルタ３０６側のインピーダンスを測定したとき、周波数ｆ０においてもオープン、若しくはスミスチャート上でオープンの近傍であることが望ましい。
これにより、回路上に存在する周波数ｆ０の信号が電源側への回り込みを防止でき、回路の安定化に寄与する。

ＤＣフィード器３０７は、整合回路３０３と結合器３０５を結ぶ伝送線路上からＤＣフィード器３０７側のインピーダンスを測定したとき、少なくとも周波数ｆ０と周波数ｆ０／２においてオープンであり、理想的にはＤＣ成分のみを通過させる。

例えば、分布定数線路では電気長λｇ／４オープンスタブと電気長λｇ／４線路で構成され、集中定数素子では該当周波数で自己共振する容量素子と誘電素子で構成される。パスコン３０９は寄生発振防止用に電源３０８側に設置するのが望ましい。

一方で、制御信号入力端３１０にはパスコンを設けない。制御信号入力端３１０にパスコンを設けると、線路や回路に存在する抵抗成分と容量成分と相まって時定数が大きくなって制御信号２０２の波形がなまってしまう。波形なまりにより上述したように出力波形２０４の立ち上がりと立ち下がりが急峻でなくなる問題が発生してしまう。

図４（ａ）は、図３の回路構成におけるＶｇｓと出力信号レベル（周波数ｆ０）の特性曲線を示した図である。特性曲線は、出力信号レベルの最大値で正規化している。また、この際のドレイン−ソース電圧（以下、Ｖｄｓ）をＶｄｓ１とする。

図４（ａ）において、領域４０１と領域４０２での出力信号レベル差は７０ｄＢ程度であり、Ｏｎ区間での制御信号２０２の電圧値を領域４０１におけるＶｇｓ、Ｏｆｆ区間での制御信号２０２の電圧値を領域４０２におけるＶｇｓとすることが望ましく、出力信号のＯｎ／Ｏｆｆ比７０ｄＢの短パルス信号を生成できる。図４（ａ）の横軸は０．１Ｖ／ｄｉｖであり、制御信号２０２のＯｎ区間とＯｆｆ区間の電圧値設定は、通常用いるドライバを用いれば容易に実現できる数値である。

図４（ｂ）は、ＶｇｓとＩｄの関係を示した図である。図４（ｂ）における領域４０１と領域４０２は図４（ａ）と対応させている。このように、領域４０１におけるＶｇｓ、つまり変換利得が最大となるＶｇｓはピンチオフ電圧、若しくはその近傍の電圧値であり、回路を流れるドレイン電流（Ｉｄ）は非常に小さい値となる。また、Ｏｆｆ区間での制御信号２０２の電圧値を領域４０２におけるＶｇｓとしているため、Ｏｆｆ区間では電流は流れていない。そのため、低消費電力で動作し、更に回路が寄生発振しにくいという効果も有する。

このとき、領域４０２におけるＯｆｆ区間での動作において、能動素子３０１のゲート端で測定される連続信号の振幅より制御信号２０２の振幅が大きくなるように設定する。高いＯｎ／Ｏｆｆ比を実現するためにはＯｆｆ区間において高調波を発生させないことが重要である。上述のように制御信号２０２の振幅を規定するのは、高調波はゲート端で測定される連続信号の振幅の最大電位がピンチオフ電圧以上となることで発生するからである。

なお、制御信号入力端３１０から能動素子３０１のゲート端の間に、制御信号２０２の振幅を増幅する増幅部３１１（図３に点線で示す）を挿入した場合は、能動素子３０１のゲート端で測定される連続信号の振幅より、増幅された制御信号２０２の振幅が大きくなるように設定すればよく、制御信号２０２の振幅は必ずしも能動素子３０１のゲート端で測定される連続信号の振幅より大きくなくてよい。こうすることで、制御信号２０２を発生させるベースバンド回路の消費電力を低減する効果を有する。

ところで、Ｏｆｆ区間での制御信号２０２の電圧値を、図４（a）に示す領域４０３に位置させることもできるが、高いＯｎ／Ｏｆｆ比を確保できないことは明瞭であり、更にＩｄが大きいため消費電力が高くなり、回路も寄生発振しやすくなる。

間欠動作の立ち上がり部において、Ｏｆｆ区間においても電流が流れるためＦＥＴの端子間容量や回路に存在する浮遊容量を事前にチャージでき、間欠動作の高速性につながるが、高いＯｎ／Ｏｆｆ比、低消費電力動作、及び回路の安定性の観点からＯｆｆ区間での制御信号２０２の電圧値は領域４０２に設定することが望ましい。

図５は、図３の回路構成におけるＶｇｓと出力信号レベル（周波数ｆ０）の特性曲線を入力信号レベル毎に比較して示した図である。夫々の特性曲線の縦軸は夫々の出力信号レベル毎に最大値で正規化している。特性曲線５０１、５０２、５０３の順に入力信号レベルが大きくなる。

図５より、Ｏｎ区間での制御信号２０２の電圧値を領域４０１におけるＶｇｓ、Ｏｆｆ区間での制御信号２０２の電圧値を領域４０２におけるＶｇｓとする場合、入力信号レベルが大きい方が、Ｖｇｓの変化に対して出力信号レベルの変化開始が早い。

換言すると、制御信号２０２の電圧値（Ｖｇｓ）の変化に対して、入力信号レベルが大きい方が出力信号２０４の立ち上がりと立ち下がりが早く、間欠動作の高速性という観点では入力信号レベルが大きい方が望ましい。しかし、入力信号レベル小さい方がＯｎ／Ｏｆｆ比が高く、間欠逓倍回路１０３への入力信号レベルはシステム仕様に合わせて設計するのが望ましい。

以上に示すように、発振回路１０１と、制御信号発生回路１０２と、間欠逓倍回路１０３と、フィルタ１０４と、出力端１０５を用いて、制御信号のＯｎ区間における間欠逓倍回路１０３の変換利得とＯｆｆ区間における変換利得を変え、Ｏｎ区間とＯｆｆ区間での主成分の周波数を変えることで、Ｏｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路を低消費電力動作で実現できる。

なお、ここでは間欠逓倍回路１０３の制御方法としてＶｇｓを制御信号２０２で直接制御する方法について説明したが、制御信号によって電流を制御して、その電流が流れることによって抵抗に印加される電圧値を制御する方法でもよい。

図６に間欠逓倍回路１０３の別の一実施例を示す。回路構成として図３に示す回路と異なる点は、電流源６０１と、抵抗素子６０２と、電源６０３、制御信号発生回路６０４を設け、制御信号発生回路６０４から制御信号２０２’が出力される点である。制御信号２０２’は制御信号２０２と同様にＯｎ区間とＯｆｆ区間を有している。制御信号２０２’によって電流源６０１を制御することで、制御信号２０２’のＯｎ区間とＯｆｆ区間に従って電流が間欠的に抵抗素子６０２を流れて電圧が印加される。

抵抗素子６０２に印加される電圧値は、制御信号２０２’のＯｎ区間とＯｆｆ区間に従って変化する。抵抗素子６０２に印加される電圧値と電源６０３によって制御信号２０２を生成する。そして、図３で説明したように制御信号２０２によって能動素子１０３のＶｇｓを制御し、Ｏｎ区間でのＶｇｓを図４の領域４０１に、Ｏｆｆ区間でのＶｇｓを領域４０２とすることで、上述したように、出力信号の歪みを抑制し、Ｏｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路を実現できる。ここで、Ｖｇｓの制御方法以外は図３の回路構成と同様であるため動作説明を省略する。

また、制御信号によってＶｄｓを直接制御する方法でもよい。図７に間欠逓倍回路１０３の別の一実施例を示す。回路構成として図３と異なる点は、フィルタ３０６、ＤＣフィード器３０７、及び電源３０８を設けず、フィルタ７０１と、ＤＣフィード器７０２と、電源７０３、制御信号発生回路７０４を設け、制御信号発生回路７０４から制御信号２０２’’が出力される点である。制御信号２０２’’は制御信号２０２と同様にＯｎ区間とＯｆｆ区間を有しており、パルス幅は等しい。

フィルタ７０１は、図７における整合回路３０３と結合器３０５を結ぶ伝送線路上からフィルタ７０１側のインピーダンスを測定したとき、周波数ｆ０においてオープン、若しくはスミスチャート上でその近傍となるフィルタである。フィルタ７０１は、分布定数線路では周波数ｆ０において電気長λｇ／４オープンスタブと電気長λｇ／４線路で構成され、集中定数素子では周波数ｆ０で自己共振する容量素子と誘電素子で構成される。

また、制御信号入力端３１０からフィルタ７０１側を測定した際の入力インピーダンスの周波数特性は、フィルタ７０１の周波数特性の影響でＤＣから低周波数帯においてはＬＰＦとなる。その際のＬＰＦのカットオフ周波数は制御信号２０２’’のパルス幅の逆数以上が望ましい。理由は上述したので、説明は省略する。

また、フィルタ７０１は、整合回路３０３と結合器３０５を結ぶ伝送線路上からフィルタ７０１側のインピーダンスを測定したとき、周波数ｆ０／２においてもオープン、若しくはスミスチャート上でその近傍であることが望ましい。理由は上述したので、説明は省略する。

ＤＣフィード器７０２は、整合回路３０２と結合器３０４を結ぶ伝送線路上からＤＣフィード器７０２側のインピーダンスを測定したとき、少なくとも周波数ｆ０／２においてオープンであり、理想的にはＤＣ成分のみを通過させる。例えば、ＤＣフィード器７０２は、周波数ｆ０／２において分布定数線路では電気長λｇ／４オープンスタブと電気長λｇ／４線路で構成され、集中定数素子では周波数ｆ０／２で自己共振する容量素子と誘電素子で構成される。

また、ＤＣフィード器７０２は、整合回路３０２と結合器３０４を結ぶ伝送線路上からＤＣフィード器７０２側のインピーダンスを測定したとき、周波数ｆ０においてもオープンであることが望ましい。理由は上述したので、説明は省略する。パスコン３０９は寄生発振防止用に電源７０３側に設置する。一方で、制御信号入力端３１０にはパスコンを設けない。理由は上述したので、説明は省略する。

ここで、Ｖｇｓは図４の領域４０１で一定として、制御信号２０２’’のＯｎ区間におけるＶｄｓをＶｄｓ１とすることで、Ｏｎ区間における間欠逓倍回路１０３の変換利得を最大とすることができる。

一方、制御信号２０２のＯｆｆ区間におけるＶｄｓはＶｄｓ２とする。Ｖｄｓ２はＶｄｓ１よりも小さい値であり、このときＩｄはゼロである。このように動作点を設定することで、制御信号２０２’’のＯｎ区間における変換利得を高く、Ｏｆｆ区間における変換利得を低くでき、Ｏｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路を低消費電力で実現できる。

また、制御信号によってＩｄを制御する方法でもよい。図８に間欠逓倍回路１０３の別の一実施例を示す。回路構成として図７と異なる点は、電源３０８と電流源８０１と制御信号発生回路８０２を設け、制御信号発生回路８０２から制御信号２０２’’’が出力される点である。

制御信号２０２’’’によって電流源８０１を制御することで、制御信号２０２’’のＯｎ区間におけるＶｄｓをＶｄｓ１、Ｏｆｆ区間におけるＶｄｓをＶｄｓ２として間欠逓倍回路を間欠的に動作させる。Ｖｄｓの制御方法以外は図７の回路構成と同様であるため動作説明は省略する。

なお、ここでは発振回路１０１の発振周波数を出力信号の周波数の１／２として、間欠逓倍回路１０３を二逓倍回路として説明したが、ｎを正の整数としたとき、発振回路１０１の発振周波数を出力信号の周波数の１／ｎとして、間欠逓倍回路１０３をｎ逓倍回路として良い。

なお、ここでは間欠逓倍回路１０３の実施例を図３、図６乃至８を用いて説明するに当り、フィルタ３０６とフィルタ７０１、及びＤＣフィード器３０７とＤＣフィード器７０２を、結合器３０４と整合回路３０２の間に挿入する回路構成として説明したが、整合回路３０２と能動素子３０１との間に挿入する回路構成としても良い。

なお、ここでは整合回路３０２と整合回路３０３を設けることとしたが、能動素子３０１の入出力インピーダンスやフィルタ３０６やＤＣフィード器３０７等の周辺回路のインピーダンスにより、間欠逓倍回路１０３の入出力インピーダンスが上記で説明したように所望の特性を確保しているなら、整合回路３０２と整合回路３０３はなくてもよい。

（実施の形態２）
図９は本発明の実施の形態２における短パルス生成回路の構成を示すブロック図である。前述の実施の形態１と異なるのは、間欠逓倍回路１０３を間欠差動逓倍回路９０２とし、前段の発振回路１０１を差動発振回路９０１とし、フィルタ１０４が不要で、波形合成回路９０３を用いた点である。

回路構成を差動型として波形合成回路９０３を設けることで、フィルタなしでスプリアス成分を抑圧し、ＣＮが高く、Ｏｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路を低消費電力で実現できる。

図１０は図９に示す短パルス生成回路における制御信号、及び入出力信号の変化を示すタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図９と図１０を用いて本実施の形態２における、低消費電力動作するＯｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路の動作を説明する。

間欠逓倍回路の逓倍数はｎ（ｎ：正の整数）であるが、以下、実施の形態１と同様に、出力信号の所望周波数をｆ０、発振回路の出力信号の周波数をｆ０／２として、間欠逓倍回路は二逓倍回路として説明する。

差動発振回路９０１は、二つの出力端子から、信号１００１と信号１００２とを出力する。信号１００１と信号１００２とは、互いに周波数ｆ０／２の成分は逆相、周波数ｆ０の成分は同相である。信号１００１と信号１００２は夫々間欠差動逓倍回路９０２の二つの入力端子に入力される。

一方で、制御信号発生回路１０２から出力される制御信号１００３が、間欠差動逓倍回路９０２に入力されることで、間欠差動逓倍回路９０２の二つの出力端子から、信号１００１に対して信号１００４が、信号１００２に対して信号１００５が出力される。

間欠差動逓倍回路９０２は、制御信号１００３が入力されると、短パルス信号を生成する。間欠差動逓倍回路９０２が短パルス信号を生成する動作は、実施の形態１で説明したシングルエンド型の回路構成と同様であるため、動作説明は省略する。

間欠差動逓倍回路９０２から出力される信号１００４と信号１００５は、波形合成回路９０３に入力される。波形合成回路９０３は、信号１００４と信号１００５とを合成する。すなわち、波形合成回路９０３は、信号１００４と信号１００５の夫々の周波数ｆ０／２の成分、換言すればＯｆｆ区間における主成分が逆相であるため、これらを相殺する。

一方、波形合成回路９０３は、信号１００４と信号１００５の夫々の周波数ｆ０の成分、換言すればＯｎ区間における主成分が同相であるため、これらを増幅する。従って、実施の形態１で用いたフィルタ１０４なしでスプリアス成分を抑圧でき、出力端子１０５から出力信号１００６が出力される。更に、雑音成分も逆相により相殺されるため、高いＣＮを実現できる。

ただし、周波数ｆ０の成分はＯｆｆ区間にも存在し、Ｏｆｆ区間の成分も同相で波形合成されるため、Ｏｎ／Ｏｆｆ比は実施の形態１で説明したシングルエンド型の短パルス生成回路と同程度である。

以上に示すように、回路構成を差動型とすることでフィルタなしでスプリアス成分を抑圧し、ＣＮが高く、Ｏｎ／Ｏｆｆ比の高い短パルス信号を生成する短パルス生成回路を低消費電力で実現できる。

なお、ここでは間欠差動逓倍回路９０２の二つの出力端子から出力される信号１００４と信号１００５のｆ０／２成分は逆相、ｆ０成分は同相としたが、回路の結線部等により位相関係が多少ずれることがあり、その場合は図１１に示すように移相器１１０１と移相器１１０２を設けることで高い精度で位相を制御できる。

なお、ここでは差動発振回路９０１と間欠差動逓倍回路９０２を用いて短パルス生成回路を構成したが、間欠差動逓倍回路９０２の代わりに間欠逓倍回路１０３を二つ用いても同様の効果を得る。

図１２に短パルス生成回路の別の一実施例を示す。図９の構成と異なる点は、間欠差動逓倍回路９０２が二つの間欠逓倍回路１０３で置換される点である。差動発振回路９０１から出力される信号１００１と信号１００２は夫々間欠逓倍回路１０３'と間欠逓倍回路１０３’’に入力される。

二つの間欠逓倍回路１０３は、制御信号１００３により間欠動作する。二つの間欠逓倍回路１０３は、出力信号１００４と出力信号１００５とを出力する。そして、波形合成回路９０３は、出力信号１００４と出力信号１００５とを合成し、信号１００６を出力する。出力端子１０５は出力信号１００６を出力する。回路動作、及び効果は上述したので、説明は省略する。なお、図１２の構成においても移相器１１０１と移相器１１０２を設けることで高い精度で位相を同様に制御できる。

なお、ここでは発振回路９０１の発振周波数を出力信号の周波数の１／２として、間欠差動逓倍回路９０２を二逓倍回路として説明したが、ｎを正の整数として、発振回路１０１の発振周波数を出力信号の周波数の１／（２ｎ）として、間欠逓倍回路１０３を２ｎ逓倍回路として良い。

（実施の形態３）
図１３は本発明の実施の形態３における短パルス生成回路の構成を示すブロック図である。前述の実施の形態１と異なるのは、発振回路１０１を間欠発振回路１３０１に、制御信号発生回路１０２を制御信号発生回路１３０２に置換し、制御信号発生回路１３０２から出力される制御信号１４０１を間欠発振回路１３０１に入力する点である。

発振回路を間欠逓倍回路と同様に間欠動作させることで、更なる低消費電力化と更なる高Ｏｎ／Ｏｆｆ比を実現できる。ここで、間欠発振回路１３０１から出力される短パルス信号と、間欠逓倍回路１０３を制御する制御信号のパルス幅は異なり、前者の方がパルス幅は長いとする。

図１４は、図１３に示す短パルス生成回路における制御信号、及び入出力信号の変化を示すタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図１３と図１４を用いて実施の形態３に示す短パルス生成回路の動作を説明する。

間欠逓倍回路の逓倍数はｎ（ｎ：正の整数）であるが、以下、実施の形態１と同様に、出力信号の所望周波数をｆ０、発振回路の出力信号の周波数をｆ０／２として、間欠逓倍回路は二逓倍回路として説明する。

間欠発振回路１３０１は周波数ｆ０／２で動作する。一方で、間欠発振回路１３０１は、制御信号発生回路１３０２から出力される制御信号１４０１により間欠的に動作してパルス幅ｔ１の短パルス信号１４０２を出力する。

間欠発振回路１３０１の動作原理は、制御信号１４０１によって間欠発振回路１３０１を構成する能動素子（トランジスタ、及びＦＥＴ）の動作点を制御する。動作点が制御されることにより、制御信号のＯｎ区間では発振条件を満たし、Ｏｆｆ区間では発振条件を満たさないため間欠的に発振する。間欠発振回路１３０１は、短パルス信号１４０２を出力し、間欠逓倍回路１０３に入力する。

一方、制御信号発生回路１３０２は、制御信号１４０３を間欠逓倍回路１０３に入力する。これにより、間欠逓倍回路１０３が間欠的に動作する。この動作に関しては、実施の形態１で詳細に説明したので、ここでは説明を省略する。ただし、間欠逓倍回路１０３の間欠動作を制御する制御信号１４０３のパルス幅ｔ２は、間欠発振回路１３０１から出力される短パルス信号１４０２のパルス幅ｔ１よりも短いとする。

更に、短パルス信号１４０２が立ち上がってから制御信号１４０３は立ち上がり、制御信号１４０３が立ち下がってから短パルス信号１４０２は立ち下がるとする。こうすることで、短パルス信号１４０２を歪み動作する間欠逓倍回路１０３に入力しても相互変調が起きない。間欠逓倍回路１０３は、短パルス信号１４０４を出力し、フィルタ１０４に入力する。フィルタ１０４は、短パルス信号１４０４のスプリアス成分を抑圧し、短パルス信号１４０５を出力する。短パルス信号１４０５が出力端子１０５から出力される。

以上に示すように、発振回路を間欠逓倍回路と同様に間欠動作させることで、更なる低消費電力化と更なる高Ｏｎ／Ｏｆｆ比を実現できる。なお、ここでは間欠逓倍回路１０３をシングルエンド型として説明したが、実施の形態２で説明した様に差動型として、前段の間欠発振回路１３０１も合わせて差動型としても良い。そうすることで、フィルタ１０４が不要となり、高いＣＮを合わせて実現できるという効果を別途有する。

なお、ここでは間欠発振回路１３０１の発振周波数を出力信号の周波数の１／２として、間欠逓倍回路１０３を二逓倍回路として説明したが、ｎを正の整数として、間欠発振回路１３０１の発振周波数を出力信号の周波数の１／ｎとして、間欠逓倍回路１０３をｎ逓倍回路として良い。

なお、ここでは間欠発振回路はＯｆｆ区間では発振条件を満たさないとしたが、Ｏｆｆ区間においても発振条件を満たし、Ｏｆｆ区間における信号レベルがＯｎ区間における信号レベルより低いとしても良い。

（実施の形態４）
図１５は本発明の実施の形態４における短パルス生成回路を用いた変調器の構成を示すブロック図である。前述の実施の形態１と異なるのは、制御信号発生回路１０２の代わりに、信号レベル制御回路１５０１と、符号列検出回路１５０２と、変調回路１５０３と、データ信号発生回路１５０４を設けた点である。

ここで、間欠逓倍回路１０３を用いた短パルス生成回路を、変調器に適用した際に起こり得る課題を説明する。図１６は、実施の形態１で示した短パルス生成回路において制御信号発生回路１０２をデータ信号発生回路１５０４で置換し、変調回路１５０３を設けた変調器である。間欠逓倍回路１０３は、データ信号発生回路１５０４から出力される符号列に従って動作し、短パルス信号を出力する。これにより、短パルス信号の振幅値にデジタル情報を載せるＯＯＫ変調器を実現できる。

図１７は図１６に示す短パルス生成回路を用いた変調器における制御信号、及び入出力信号の変化を示すタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図１６と図１７を用いて間欠逓倍回路１０３を変調器に適用した際に起こり得る課題について説明する。間欠逓倍回路の逓倍数はｎ（ｎ：正の整数）であるが、以下、実施の形態１と同様に、出力信号の所望周波数をｆ０、発振回路の出力信号の周波数をｆ０／２として、間欠逓倍回路は二逓倍回路として説明する。

発振回路１０１から出力される信号２３０１は、間欠逓倍回路１０３に入力される。データ信号発生回路１５０４はデータ信号２３０２を出力する。変調回路１５０３は、データ信号２３０２を変調し、制御信号２３０３を出力する。間欠逓倍回路１０３は、入力された制御信号２３０３により、間欠的に動作する。間欠動作の動作原理については、実施の形態１で詳述したため、ここでは説明を省略する。

間欠逓倍回路１０３が制御信号２３０３によって間欠的に制御される際に、制御信号がＲＺ符号である場合には、符号列「０１」の場合の後の符号「１」の出力振幅と、符号列「１１」の場合の後の符号「１」の出力振幅とでは過渡状態での傾きが異なる。

これは符号列「１１」の様に符合「１」が続く場合、前の符号「１」の制御信号のチャージ分が後の符号「１」の制御信号において残っており、この残チャージ分により後の符号「１」の制御信号の過渡状態での傾きが急峻になる。

制御信号の過渡状態での傾きが急峻になることで、必然的に出力信号の過渡状態での傾きも急峻になる。この際の波形を図１８に示す。波形２４０１は符号列「１１」の前の符号「１」の制御信号波形、波形２４０２はその際の間欠逓倍回路１０３からの出力波形、波形２４０３は符号列「１１」の後の符号「１」の制御信号波形、波形２４０４はその際の間欠逓倍回路１０３からの出力波形である。

図１８では、制御信号のパルス幅ｔ２４が出力波形の立ち上がりと立ち下がり時間の合計より長いため波形２４０２と波形２４０４の最大振幅は定常状態の振幅レベルＶ２４に双方とも達している。

図１９は図１８における波形２４０１と波形２４０３の制御信号よりもパルス幅の短い制御信号を用いた場合の制御信号波形と出力信号波形を示した図である。波形２５０１は符号列「１１」の前の符号「１」の制御信号波形、波形２５０２はその際の間欠逓倍回路１０３からの出力波形、波形２５０３は符号列「１１」の後の符号「１」の制御信号波形、波形２５０４はその際の間欠逓倍回路１０３からの出力波形である。

図１９では、制御信号のパルス幅ｔ２５が出力波形の立ち上がりと立ち下がり時間の合計より短いため、出力立ち上がりの遅い波形２５０２の最大振幅は定常状態の振幅レベルＶ２４に達していない。一方、波形２５０４の最大振幅は定常状態の振幅レベルＶ２４に達しており、符号列によって出力信号の波高値が異なる。符号列によって出力信号の波高値が異なるという現象は制御信号のパルス幅が非常に短いときに起こり得る。

間欠逓倍回路１０３は、符号列によって波高値の異なる信号２３０４を出力し、フィルタ１０４が、信号２３０４のスプリアス成分を抑圧し、出力信号２３０５を得る。このように、間欠逓倍回路を用いた短パルス生成回路を変調器に適用した際に、制御信号（すなわち、変調回路の出力信号）のパルス幅が短い場合に、符号列によって波高値が異なるという課題が起こり得る。

本実施の形態４はこの課題を解決する発明であり、符号列によって入力信号レベルを制御することで、符号列に因らず出力波形の過渡状態での傾きが一定である変調器を実現できる。

図２０は、図１５に示す短パルス生成回路を用いた変調器における制御信号、及び入出力信号の変化を示すタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図１５と図２０を用いて実施の形態４に示す短パルス生成回路を用いた変調器の動作を説明する。

発振回路１０１は信号１６０１を出力し、信号レベル制御回路１５０１に入力する。一方、データ信号発生回路１５０４は、制御信号１６０２を出力し、符号列検出回路１５０２に入力する。

符号列検出回路１５０２は、符号列「１１」となる場合の後の「１」を検出して、その符号「１」のタイミングでパルス状の制御信号１６０３を信号レベル制御回路１５０１に出力する。

信号レベル制御回路１５０１は、入力信号１６０１の振幅値を制御信号１６０３に従って調整し、制御信号１６０３においてパルス信号の存在するタイミングで振幅値が小さくなるように調整する。

これは、実施の形態１の図５で説明したように、入力信号レベルが小さい方が出力波形の過渡状態での傾きが緩やかになることを用いて、符号列「１１」の後の符号「１」において過渡状態での傾きが急峻になることと相殺するためである。入力信号１６０１の振幅値の調整量は事前に決定できる。信号レベル制御回路１５０１は、信号１６０４を出力し、間欠逓倍回路１０３に入力する。

一方で、データ信号発生回路１５０４はデータ信号１６０２を出力する。また、変調回路１５０３はデータ信号１６０２を制御信号１６０５に変換し、間欠逓倍回路１０３に入力する。間欠逓倍回路１０３は、制御信号１６０５によって間欠的に動作されることで信号１６０４を間欠的に逓倍する。

その際、信号１６０４において振幅レベルの調整された部分１６０４ａのタイミングと、制御信号１６０５において符号列「１１」における後の符号「１」の部分のタイミングは一致するようにすることで、符号列「１１」における後の符号「１」における短パルス信号の過渡状態での傾きは、信号１６０４の振幅値を符号並びで制御していない場合と比べて緩やかになる。

ここで、符号列「１１」における後の符号「１」における短パルス信号の過渡状態での傾きが他の符号並びでの符号「１」における短パルス信号の傾きと同じ、若しくはその近傍となるように入力信号１６０４の部分１６０４ａの振幅値を調整する。

こうすることで、符号並びに因らずに傾きが一定、若しくは略一定である信号１６０６を生成できる。間欠逓倍回路１０３は、信号１６０６を出力し、フィルタ１０４に入力する。フィルタ１０４は、信号１６０６のスプリアス成分を抑圧して短パルス信号１６０７を出力する。そして短パルス信号１６０７が出力端子１０５から出力される。

以上に示すように、符号列によって入力信号レベルを制御することで、符号列に因らず出力波形の過渡状態での傾きが一定であり、Ｏｎ／Ｏｆｆ比が高い短パルス信号を用いた変調器を低消費電力で実現できる。

なお、ここでは符号並びによって入力信号レベルを調整し、間欠逓倍回路から出力される短パルス信号の過渡状態での傾きを符号並びに因らず一定、若しくは略一定とする回路構成について説明したが、更に間欠逓倍回路を構成するＦＥＴのバイアス値を符号並びによって制御してもよい。

図２１は短パルス生成回路を用いた変調器の別の実施例である。図１５の構成と異なるのは、バイアス値制御回路１７０１と、符合列検出回路１５０２を更に１つ設けた点である。

符号並びによって間欠逓倍回路１０３を構成するＦＥＴのバイアス値を制御することで、符号並びに因らず出力波形の過渡状態での傾きだけでなく、定常状態での振幅値も一定、若しくは略一定である、Ｏｎ／Ｏｆｆ比の高い短パルス信号を用いた変調器を低消費電力で実現できる。

図２２は、図２１に示す短パルス生成回路を用いた変調器における制御信号、及び入出力信号の変化を示すタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図２１と図２２を用いて実施の形態４に示す短パルス生成回路を用いた変調器の動作を説明する。間欠逓倍回路１０３が、入力された信号１６０４を、制御信号１６０５によって間欠的に逓倍する動作については図１５の構成で説明したため説明を省略する。

図２１の構成ではデータ信号発生回路１５０４がデータ信号１６０２を出力する。そして、符号列検出回路１５０２は、データ信号１６０２の、符号列「１１」となる場合の後の「１」を検出し、その符号のタイミングでパルス状の制御信号１８０１を生成して、バイアス値制御回路１７０１に入力する。

間欠逓倍回路１０３を構成するＦＥＴのバイアス値は、バイアス値制御回路１７０１から出力される制御信号１８０２によって制御される。ここでは、図２１の構成における間欠逓倍回路１０３は図３の構成を前提に示しており、制御信号１８０２で制御するバイアス値はＶｄｓである。

図１５の構成では符号列「１１」となる場合の後の「１」のタイミングにおいて入力信号レベルを減少させて過渡状態での傾きを緩やかにしているが、同時に定常状態での振幅値が減少してしまう。そこで、制御信号１８０２で符号列「１１」となる場合の後の「１」のタイミングにおいてＶｄｓを大きくし、定常状態での振幅値を増加させる。

図２３は、間欠逓倍回路１０３のＶｇｓ変化に対する出力レベル変化の特性曲線を示した図であり、特性曲線２１０１は特性曲線２１０２に対して、入力信号レベルが小さく、Ｖｄｓが大きい場合の特性曲線であり、特性曲線２１０１は特性曲線２１０２に比べて過渡状態での傾きが緩やかでありながら、最大振幅レベルは同程度である。なお、ここでは縦軸は正規化していない。

符号列「１１」の後の符号「１」を特性曲線２１０１に、それ以外の符号並びでの符号「１」の場合を特性曲線２１０２に対応させることで、符号並びに因らず出力波形の過渡状態での傾きと最大振幅値を一定とすることができる。このようにして生成された信号１８０３はフィルタ１０４に入力される。そして、フィルタ１０４は、信号１８０３のスプリアス成分を抑圧して信号１８０４を出力し、信号１８０４が出力端１０５から出力される。

図２１の構成と図１５の構成の出力波形の比較を図２４と図２５を用いて行う。図２４は図１５の構成に対応した出力波形であり、波形１９０１は符号列「１１」の後の符号「１」以外での符号「１」に対応した出力信号波形、波形１９０２は符号列「１１」での後の符号「１」に対応した出力信号波形である。

また、図２５は図２１の構成に対応した出力波形であり、波形２００１は符号列「１１」の後の符号「１」以外での符号「１」に対応した出力信号波形、波形２００２は符号列「１１」での後の符号「１」に対応した出力信号波形である。波形１９０１と波形１９０２は過渡状態での傾きは等しいが定常状態における最大振幅値がＶ１９とＶ１９’とで異なる。一方で、波形２００１と波形２００２は過渡状態での傾きが等しく、定常状態における最大振幅値も等しい。

以上に示すように、符号並びによって間欠逓倍回路１０３を構成するＦＥＴのバイアス値を合わせて符号並びによって制御することで、符号並びに因らず出力波形の過渡状態での傾きだけでなく、定常状態での振幅値も一定、若しくは略一定であり、Ｏｎ／Ｏｆｆ比の高い短パルス信号を用いた変調器を低消費電力で実現できる。なお、図２１において、１つの符号列検出回路１５０２から出力される信号を、信号レベル制御回路１５０１およびバイアス値制御回路１７０１に供給してもよい。

なお、ここでは符号列検出回路が、符号列「１１」の後の符号「１」を検出して入力信号レベル、及びバイアス値を制御したが、符号列「０１」となる場合の符号「１」を検出して入力信号レベル、及びバイアス値を制御して、符号列「１１」の後の符号「１」における出力信号の過渡状態での傾きと波高値に合わせる方法を採っても良い。そうすることで出力信号の過渡状態での傾きが急峻、及び波高値を高いレベルで揃えることができ、通信品質を向上させる効果を有する。

なお、ここでは間欠逓倍回路１０３の回路構成として図３で説明したが、図６から図８に示した構成でも同様の効果を得る。図６では図３と同様に制御するバイアス値はＶｄｓ、図７と図８では制御するバイアス値はＶｇｓである。

なお、ここでは制御信号をＲＺ符号として説明したが、ＮＲＺ符号でも同様の課題が起こり、符号列「１１０１」の場合の二番目の符号「１」の出力振幅と、符号列「１１０１」の場合の三番目の符号「１」の出力振幅とでは過渡状態での傾きが異なるが、実施の形態４で説明した方法により解決できる。

（実施の形態５）
図２６は本発明の実施の形態５における短パルス生成回路の構成を示すブロック図である。前述の実施の形態１と異なるのは、整合回路３０２と整合回路３０３の代わりに整合回路３４０２と整合回路３４０３を設け、制御信号発生回路１０２の代わりに設けられた制御信号発生回路３４０１が出力端子を二つ有しており、一方の出力端子から出力される制御信号を整合回路３４０２に入力する点である。

整合回路３４０２のインピーダンスを制御信号で間欠的に制御することで、高Ｏｎ／Ｏｆｆ比を振幅の小さな制御信号でも実現できる。

図２７は図２６における制御信号波形のタイミングチャートである。縦軸は全て電圧、横軸は全て時間である。以下、図２６と図２７を用いて間欠逓倍回路１０３の一実施例を説明する。

間欠逓倍回路の逓倍数はｎ（ｎ：正の整数）であるが、以下、実施の形態１と同様に、出力信号の所望周波数をｆ０、発振回路の出力信号の周波数をｆ０／２として、間欠逓倍回路は二逓倍回路として説明する。

制御信号３５０１は図３における制御信号２０２と同様に、間欠逓倍回路１０３の間欠動作を制御する。制御信号３５０１のパルス幅は制御信号２０２と等しく、制御信号３５０１の振幅は制御信号２０２と等しい、若しくは小さいとする。間欠逓倍回路１０３の動作については上述したので、ここでは説明を省略する。

制御信号３５０２は整合回路３４０２に入力される。制御信号３５０２のパルス幅は制御信号３５０１のパルス幅より広ければ良いが、制御信号３５０１のパルス幅と等しいことが望ましい。整合回路３４０２は、制御信号によりインピーダンスを制御できる可変インピーダンス部を有し、例えばバラクタ等で構成される。制御信号３５０２は、高い電圧レベルが０Ｖであり、低い電圧レベルにおいて整合回路３４０２の可変インピーダンス部を制御する。なお、制御信号３５０２の低い電圧レベルは、設計周波数によって決まるが、マイクロ波帯からミリ波帯の場合、−２００ｍＶ乃至−２Ｖとなる。バラクタ等を用いてインピーダンスを制御する方法については公知技術であるため、説明は省略する。

制御信号３５０１によって間欠逓倍回路１０３が動作している時間が、制御信号３５０２によって整合回路３４０２が動作している時間内に含まれるタイミングで、制御信号３５０２が整合回路３４０２に入力されることにより、Ｏｆｆ区間の整合回路を制御できる。この時、Ｏｆｆ区間において整合状態から更に外れるように（スミスチャート上で中心から離れるように）制御することで、能動素子３０１のゲート端に入力される連続信号のＯｆｆ区間における信号レベルが減衰し、高いＯｎ／Ｏｆｆ比を実現する際にも制御信号３５０１の振幅を小さくすることができる。これにより、制御信号を発生するベースバンド回路の消費電力が低減される。

以上に示すように、間欠逓倍回路１０３を制御信号で間欠動作するのと合わせて、整合回路のインピーダンスを制御することで、高Ｏｎ／Ｏｆｆ比を振幅の小さな制御信号で実現できる。

なお、以上の説明では、制御信号３５０２の低い電圧レベルで整合回路３４０２が動作するとして説明したが、制御信号発生回路３４０１と端子３４０５の間に反転回路を挿入し、整合回路３４０２に入力される制御信号の高い電圧レベルで整合回路３４０２を制御する構成としてもよい。このとき、低い電圧レベルの電圧値は０Ｖである。

なお、以上の説明では、入力側の整合回路３４０２のインピーダンスを制御する方法を説明したが、出力側の整合回路３４０３を制御してもよい。

なお、以上の説明では、入力側の整合回路３４０２のインピーダンスを制御する方法を説明したが、入力側の整合回路３４０２と出力側の整合回路３４０３を合わせて制御してもよい。

なお、以上の説明では、１つの制御信号発生回路３４０１が制御信号３５０１と制御信号３５０２とを出力するとしたが、２つ以上の制御信号発生回路からそれぞれ制御信号を出力してもよい。

なお、ここでは発振回路１０１の発振周波数を出力信号の周波数の１／２として、間欠逓倍回路１０３を二逓倍回路として説明したが、ｎを正の整数として、発振回路１０１の発振周波数を出力信号の周波数の１／ｎとして、間欠逓倍回路１０３をｎ逓倍回路としても良い。

なお、以上の説明では、制御信号波形をパルスとして説明したが、それに限定されず、正弦波、余弦波、及びその合成波でもよい。

なお、以上の説明では出力信号を短パルスとして、パルス幅が数百ピコ秒乃至ナノ秒単位の非常に短い信号を想定して説明したが、パルス幅がマイクロ秒やミリ秒単位の長い信号に対しても同様に適用することができる。

なお、以上の説明では能動素子としてＦＥＴで説明したがトランジスタでもよい。その際、ゲートはベースに、ドレインはコレクタに、ソースはエミッタに対応する。

以上、本発明の実施の形態を、図面を参照して記述してきたが、具体的な構成はこの実施の形態に限られるものでなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

また、本発明の実施の形態を、図面を用いて説明してきたが、本発明を同様の動作をする半導体集積回路やシステムとして実施することもできる。

本発明のパルス生成回路は、間欠逓倍回路の動作点を制御信号の電圧値に従って制御することで変換利得を間欠的に制御し、後段にフィルタを設ければスプリアス成分を抑圧することができ、Ｏｎ／Ｏｆｆ比の高い短パルス信号を低消費電力動作で得ることができる効果を有し、高速無線通信におけるパルス生成回路、及び変調器等として用いることができる。

本発明の実施の形態１における短パルス生成回路の回路構成を示す図 本発明の実施の形態１における信号波形の特徴を示す図 本発明の実施の形態１における間欠逓倍回路の回路構成の一実施例を示す図 本発明の実施の形態１における制御信号電圧値と出力信号レベルの関係の特徴を示す図 本発明の実施の形態１における制御信号電圧値と出力信号レベルの関係の特徴を示す図 本発明の実施の形態１における間欠逓倍回路の回路構成の一実施例を示す図 本発明の実施の形態１における間欠逓倍回路の回路構成の一実施例を示す図 本発明の実施の形態１における間欠逓倍回路の回路構成の一実施例を示す図 本発明の実施の形態２における短パルス生成回路の回路構成を示す図 本発明の実施の形態２における信号波形の特徴を示す図 本発明の実施の形態２における短パルス生成回路の回路構成の一実施例を示す図 本発明の実施の形態２における短パルス生成回路の回路構成の一実施例を示す図 本発明の実施の形態３における短パルス生成回路の回路構成を示す図 本発明の実施の形態３における信号波形の特徴を示す図 本発明の実施の形態４における変調器の回路構成を示す図 本発明の実施の形態４における変調器の構成を示す図 本発明の実施の形態４における信号波形の特徴を示す図 本発明の実施の形態４における出力波形の特徴を示す図 本発明の実施の形態４における出力波形の特徴を示す図 本発明の実施の形態４における信号波形の特徴を示す図 本発明の実施の形態４における変調器の回路構成の一実施例を示す図 本発明の実施の形態４における信号波形の特徴を示す図 本発明の実施の形態４における制御信号電圧値と出力信号レベルの関係の特徴を示す図 本発明の実施の形態４における出力波形の特徴を示す図 本発明の実施の形態４における出力波形の特徴を示す図 本発明の実施の形態５における短パルス生成回路の回路構成を示す図 本発明の実施の形態５における信号波形の特徴を示す図 従来技術の短パルス生成回路の回路構成を示す図 従来技術における制御信号波形を示す図 従来技術の短パルス生成回路の回路構成を示す図 従来技術における制御信号波形を示す図 従来技術の短パルス生成回路の回路構成を示す図 従来技術における制御信号波形を示す図 従来技術の短パルス生成回路の回路構成を示す図 従来技術における制御信号波形を示す図

符号の説明

１０１ 発振回路
１０２ 制御信号発生回路
１０３ 間欠逓倍回路
１０４ フィルタ
１０５ 出力端子
２０１〜２０４ 信号波形
３０１ 能動素子
３０２ 整合回路
３０３ 整合回路
３０４ 結合器
３０５ 結合器
３０６ フィルタ
３０７ ＤＣフィード器
３０８ 電源
３０９ パスコン
３１０ 制御信号入力端
３１１ 増幅部
４０１〜４０３ 制御領域
５０１〜５０３ 特性曲線
６０１ 電流源
６０２ 抵抗
６０３ 電源
７０１ フィルタ
７０２ ＤＣフィード器
７０３ 電源
８０１ 電流源
９０１ 間欠発振回路
９０２ 間欠差動逓倍回路
９０３ 波形合成回路
１００１〜１００６ 信号波形
１１０１、１１０２ 移相器
１３０１ 間欠発振回路
１３０２ 制御信号発生回路
１４０１〜１４０５ 信号波形
１５０１ 信号レベル制御回路
１５０２ 符号列検出回路
１５０３ 変調回路
１５０４ データ信号発生回路
１６０１〜１６０７ 信号波形
１７０１ バイアス値制御回路
１８０１〜１８０４ 信号波形
１９０１、１９０２ 出力信号波形
２００１、２００２ 出力信号波形
２１０１、２１０２ 特性曲線
２３０１〜２３０５ 信号波形
２４０１、２４０３ 制御信号波形
２４０２、２４０４ 出力信号波形
２５０１、２５０３ 制御信号波形
２５０２、２５０４ 出力信号波形
２６０１ 発振回路
２６０２ 制御信号発生回路
２６０３ ミキサ
２６０４ 出力端子
２７０１〜２７０３ 信号波形
２８０１ 発振回路
２８０２ ハーモニックミキサ
２８０３ フィルタ
２９０１〜２９０４ 信号波形
３００１ 制御信号発生回路
３００２ 間欠アンプ
３１０１〜３１０６ 信号波形
３２０１ 変調回路
３２０２ 逓倍回路
３２０３ バンドパスフィルタ
３３０１〜３３０５ 信号波形
３４０１ 制御信号発生回路
３４０２、３４０３ 整合回路
３４０４ 制御信号入力端
３４０５ 制御信号入力端
３５０１ 制御信号波形
３５０２ 制御信号波形

Claims (2)

1. 差動型の発振部から出力される第一の連続信号と第二の連続信号とに基づいてパルス信号を生成するパルス生成回路であって、
   時間軸において、オン区間、及び前記オン区間と電圧値の異なるオフ区間を含む第一の制御信号を出力する制御信号発生部と、
   前記第一の制御信号と前記第一の連続信号とが第一の能動端子に入力され、前記第一の制御信号の電圧値に応じて、前記第一の連続信号を周波数逓倍し、前記第一の制御信号に含まれるオン区間における変換利得が前記オフ区間における変換利得より高い第一の逓倍信号を第二の能動端子から出力する第一の３端子能動素子と、
   前記第一の制御信号と前記第二の連続信号とが第三の能動端子に入力され、前記第一の制御信号の電圧値に応じて、前記第二の連続信号を周波数逓倍し、前記第一の制御信号に含まれるオン区間における変換利得が前記オフ区間における変換利得より高い第二の逓倍信号を第四の能動端子から出力する第二の３端子能動素子と、
   前記一の逓倍信号と前記第二の逓倍信号とを合成する波形合成部と、
   を備え、
   前記第一の制御信号のオフ区間において、前記第一の制御信号の振幅が、前記第一の能動端子において測定される前記第一の連続信号の振幅、及び前記第三の能動端子において測定される前記第二の連続信号の振幅より大きいパルス生成回路。
2. 前記第一の逓倍信号と第二の逓倍信号との少なくともいずれかを移相し、前記波形合成回路に供給する移相器を、更に備える請求項１記載のパルス生成回路。
   

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