JP4444548B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フラッシュメモリ及びフラッシュメモリを搭載した論理回路等の製造に好適な半導体装置の製造方法に関する。
【0002】
【従来の技術】
フラッシュメモリ等の不揮発性メモリには、図13に示すように、フローティングゲート型のメモリセル103がマトリクス状に配置されたメモリセルアレイ部101、及びメモリセル103の動作の制御等のためにメモリセルアレイ部101の周辺に形成された論理回路(図示せず)を備える周辺トランジスタ部102が設けられている。各メモリセル103には、コントロールゲートCG、フローティングゲートFG、ソース拡散層S及びドレイン拡散層Dが設けられている。コントロールゲートCGは、それ自体が延びる方向に並ぶ複数個のメモリセル103により共有されている。同様に、ソース拡散層Sも、コントロールゲートCGが延びる方向に並ぶ複数個のメモリセル103により共有されている。ソース拡散層Sは、更にコントロールゲートCGが延びる方向に対して複数個のメモリセル103によっても共有されている。また、メモリセル103のドレイン拡散層Dは、同一のビット線(図示せず)に接続される。論理回路には、複数個のMOSトランジスタ104及びキャパシタ(図示せず)等が形成されている。MOSトランジスタ104には、ソース・ドレイン拡散層SD及びゲート電極Gが設けられている。
【0003】
このような不揮発性メモリは、以下のような方法により製造されている。図14乃至図32は、従来の不揮発性メモリの製造方法を工程順に示す断面図である。なお、図14乃至図32中の(a)は図13中のA−A線に沿った断面図であり、(b)は図13中のB−B線に沿った断面図である。
【0004】
先ず、図14に示すように、メモリセルアレイ部101と周辺トランジスタ部102とを区画する素子分離絶縁膜2a、及びメモリセルアレイ部101内でメモリセル103同士を区画する素子分離絶縁膜2bを、P+シリコン基板等の半導体基板1の表面に形成する。素子分離絶縁膜2は、例えばSTI(Shallow trench isolation)又はLOCOS(Local oxidation of silicon)により形成することができる。
【0005】
次に、図15に示すように、周辺トランジスタ部102内の半導体基板1の表面にNウェル1aを形成した後、素子形成領域内の半導体基板1の表面にトンネル酸化膜3を形成する。
【0006】
次いで、図16に示すように、全面に多結晶シリコン膜4を形成する。更に、多結晶シリコン膜4の上にレジスト膜5を形成し、フォトリソグラフィ技術により、このレジスト膜5の素子分離絶縁膜2bに整合する領域に開口部5aを形成する。そして、レジスト膜5をマスクとして多結晶シリコン膜4をエッチングすることにより、多結晶シリコン膜4をパターニングする。
【0007】
その後、図17に示すように、レジスト膜5を除去し、全面に絶縁膜6を形成する。
【0008】
続いて、図18に示すように、周辺トランジスタ部102を露出するレジスト膜7を形成する。
【0009】
次に、図19に示すように、レジスト膜7をマスクとして、周辺トランジスタ部102内の絶縁膜6、多結晶シリコン膜4及びトンネル絶縁膜3をエッチングにより除去する。
【0010】
次いで、図20に示すように、周辺トランジスタ部102の素子形成領域内のウェル1aの表面にゲート絶縁膜8を形成する。更に、全面に多結晶シリコン膜9及び反射防止膜としてのシリコン窒化膜10を順次形成する。
【0011】
その後、図21に示すように、メモリセル103のコントロールゲート電極を形成する領域及びMOSトランジスタ104のゲート電極を形成する領域を覆うレジスト膜11をシリコン窒化膜10上に形成する。
【0012】
続いて、図22に示すように、レジスト膜11をマスクとして、シリコン窒化膜10及び多結晶シリコン膜9を除去する。
【0013】
次に、図23に示すように、レジスト膜11を除去し、メモリセルアレイ部101を露出するレジスト膜12を形成する。
【0014】
次いで、図24に示すように、レジスト膜12及び反射防止膜としてのシリコン窒化膜10をマスクとして、絶縁膜6及び多結晶シリコン膜4を除去する。
【0015】
その後、図25に示すように、不純物導入技術により自己整合的に半導体基板1の表面に、N型不純物としてヒ素を導入することにより、ソース拡散層13S及びドレイン拡散層13Dを形成する。更に、レジスト膜12を除去し、ソース拡散層13Sに整合する領域のみに開口部が形成されたレジスト膜(図示せず)をマスクとして、不純物導入技術によりソース拡散層13Sにのみリンを導入する。
【0016】
続いて、図26に示すように、レジスト膜12を除去し、周辺トランジスタ部102を露出するレジスト膜14を形成する。そして、不純物導入技術により自己整合的にウェル1aの表面にP型不純物を導入することにより、低濃度拡散層15を形成する。
【0017】
次に、図27に示すように、レジスト膜14を除去し、例えば化学気相成長法(CVD)により全面にシリコン酸化膜(図示せず)を形成する。そして、このシリコン酸化膜に対して異方性エッチングを行うことにより、メモリセルアレイ部101内のシリコン窒化膜10及び多結晶シリコン膜9、並びに周辺トランジスタ部102内のシリコン窒化膜10、多結晶シリコン膜9、絶縁膜6及び多結晶シリコン膜4の側方に側壁絶縁膜(サイドウォールスペーサ)16を形成する。
【0018】
次いで、図28に示すように、ソース拡散層13S、ドレイン拡散層13D及び低濃度拡散層15の表面に、表面酸化によりシリコン酸化膜17を形成する。このとき、酸化増速拡散(増速酸化)により不純物がより高濃度で導入されているソース拡散層13Sの表面に形成されるシリコン酸化膜17の厚さが最も厚くなる。
【0019】
その後、図29に示すように、ウェット処理によりシリコン窒化膜10を除去する。このとき、ソース拡散層13S、ドレイン拡散層13D及び低濃度拡散層15の表面には、シリコン酸化膜17が形成されているため、これらの拡散層に損傷は生じない。
【0020】
続いて、図30に示すように、周辺トランジスタ部102を露出するレジスト膜18を形成した後、不純物導入技術により自己整合的に半導体基板1の表面にP型不純物を、低濃度拡散層15を形成したときよりも高い濃度で導入することにより、高濃度拡散層19を形成する。低濃度拡散層15及び高濃度拡散層19からLDD構造のソース・ドレイン拡散層20が構成される。
【0021】
次に、図31に示すように、ウェット処理によりシリコン酸化膜17を除去し、全面にCo膜及びTiN膜からなる積層膜(図示せず)を形成する。そして、RTA(Rapid thermal Annealing)により積層膜とソース拡散層13S、ドレイン拡散層13D、ソース・ドレイン拡散層20及び多結晶シリコン膜9とを反応させてメタル反応層(CoSi層)21を形成する。更に、未反応の積層膜を除去した後、RTAを行うことにより、メタル反応層21の抵抗を下げる。つまり、サリサイド工程により、抵抗値が低いメタル反応層21を形成する。
【0022】
次いで、図32に示すように、全面にバルク層間絶縁膜22を形成する。その後、層間絶縁膜22へのコンタクトホールの形成及び配線の形成等を周知の方法で行って不揮発性メモリを完成させる。
【0023】
【発明が解決しようとする課題】
しかしながら、上述の従来の製造方法では、上述のように、シリコン酸化膜17の厚さは、増速酸化によりソース拡散層13Sの表面に形成される部分で最も厚くなる。シリコン酸化膜17は、シリコン窒化膜10を除去するためのウェット処理及びサリサイド工程前のウェット処理により除去されるが、ソース拡散層13Sの表面に形成されたシリコン酸化膜17は、その厚さが厚いため、十分に除去されないことがあるという問題点がある。このシリコン酸化膜17がソース拡散層13S上に残存していると、CoSi層21の形成の妨げとなる。このため、サリサイド工程前のウェット処理を十分に行っている。しかし、単にこのウェット処理の時間を長期化した場合には、素子分離絶縁膜2a及び2bをLOCOSにより形成したときには、バーズビークが後退してしまい、STIにより形成したときには、STIディボット(Oxide Recess)の促進が促進されて活性領域の端部における接合リークが大きくなってしまう。また、側壁酸化膜16が後退して所望の信頼性及び素子特性(特に、不揮発性メモリセルのリテンション特性等)を得られなくなる虞もある。このような状況は、不揮発性メモリにおいて顕著である。
【0024】
本発明は、かかる問題点に鑑みてなされたものであって、周辺トランジスタ部の拡散層表面に保護膜として十分な厚さの酸化膜を形成したとしても、メモリセルアレイ部に増速酸化により形成された酸化膜の除去を容易に行うことができる半導体装置の製造方法を提供することを目的とする。
【0025】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0026】
本発明に係る半導体装置の製造方法は、メモリセルアレイ部及び前記メモリセルアレイ部の周辺に設けられた周辺トランジスタ部を備えた半導体装置を製造する方法において、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を半導体基板の表面に形成する工程と、酸化処理により前記各拡散層の表面にシリコン酸化膜を形成する工程と、次の酸化処理により前記周辺トランジスタ部内のみの前記シリコン酸化膜を厚膜化する工程と、前記各拡散層の表面に形成されている前記シリコン酸化膜を除去する工程と、前記各拡散層の表面にサリサイド層を形成する工程と、を有し、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程の前に、互いに同一の半導体膜からなるコントロールゲート及びトランジスタのゲートを、夫々前記メモリセルアレイ部内、前記周辺トランジスタ部内に同時に形成する工程と、前記メモリセルアレイ部内の前記メモリセルごとに前記コントロールゲートと同方向に延びるフローティングゲートを形成する工程と、を有し、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程は、前記半導体基板の表面に前記コントロールゲート及び前記トランジスタのゲートをマスクとして不純物を自己整合的に導入する工程を有することを特徴とする。
【0027】
本発明においては、各拡散層の表面にシリコン酸化膜を形成した後に、周辺トランジスタ部内のみのシリコン酸化膜を厚膜化しているので、メモリセルアレイ部内のシリコン酸化膜が必要以上に厚くなることを回避できる。従って、メモリセルアレイ部内及び周辺トランジスタ部内のシリコン酸化膜を除去する際に、つまり、サリサイド工程前のウェット処理の際に従来発生しているバーズビークの後退、接合リークの増大及び側壁酸化膜の後退等の不具合を防止できる。
【0028】
なお、前記シリコン酸化膜を厚膜化する工程は、前記メモリセルアレイ部内の前記シリコン酸化膜上に第1のシリコン窒化膜を形成する工程と、前記半導体基板全体を酸化雰囲気中で加熱する工程と、を有することが好ましい。また、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程において、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程と、前記周辺トランジスタ部に設けられる拡散層を形成する工程と、を互いに別工程として行うことが好ましい。この場合、前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程において、不純物濃度が相違する2種類の拡散層を形成することがより一層好ましい。
【0029】
前記コントロールゲート及び前記トランジスタのゲートを形成する工程は、前記半導体膜を形成する工程と、前記半導体膜上に第2のシリコン窒化膜を形成する工程と、前記半導体膜及び前記第2のシリコン窒化膜を同一のマスクを使用してパターニングする工程と、を有し、前記シリコン酸化膜を厚膜化する工程の後に、前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜をウェット処理により除去する工程を有することがより一層好ましい。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。本実施形態では、図13に示す半導体装置(不揮発性メモリ)を製造する。図1乃至図11は本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0031】
先ず、図14乃至図27に示す従来の工程と同様の工程を行うことにより、図1に示すような構造を得る。
【0032】
具体的には、図14に示す素子分離絶縁膜2a及び2bは、以下の工程により形成することができる。先ず、P+半導体基板1の表面に熱酸化膜としてSiO2膜(図示せず)を形成し、その上にSi3N4膜等の絶縁膜(図示せず)を形成する。SiO2膜及びSi3N4膜等の絶縁膜の厚さは、夫々例えば12nm、200nmである。次に、パターニングを用いて形成したハードマスクを使用して、半導体基板1の素子分離領域をエッチングすることにより、例えば深さが300nm程度の溝(図示せず)を形成する。次いで、この溝内に高密度プラズマ酸化膜(HDP)等の酸化膜(図示せず)を、例えば700nm堆積し、化学機械研磨(CMP)によりこの酸化膜を平坦化する。そして、ストッパ膜であるSiO2膜及びSi3N4膜等の絶縁膜を除去する。このようにして、STIにより素子分離絶縁膜2a及び2bを形成することができる(図14参照)。
【0033】
図15に示すトンネル酸化膜3は、熱酸化法により形成することができ、その厚さは、例えば10nm程度である。図17に示す絶縁膜6は、例えばシリコン酸化膜であり、その厚さは、例えば20nmである。図20に示す多結晶シリコン膜9は、例えばドーピングされたアモルファスシリコン(DAS)を含んでおり、シリコン窒化膜10は、例えばSi3N4膜である。また、ゲート絶縁膜8、多結晶シリコン膜9及びシリコン窒化膜10の厚さは、夫々例えば5nm、180nm、20乃至90nmである。
【0034】
ソース拡散層13S及びドレイン拡散層13Dの形成に際しては、例えば加速電圧:50(keV)程度、ドーズ量:5.0×1014(cm-2)程度でヒ素を導入してもよい。その後のソース拡散層13Sのみへのリンの導入に際しては、先ず、例えば加速電圧:50(keV)程度、ドーズ量:5.0×1015(cm-2)程度でヒ素を導入した後、加速電圧:60(keV)程度、ドーズ量:2.0×1014(cm-2)程度でリンを導入してもよい。また、ソース拡散層13Sは、例えば加速電圧:40乃至60(keV)程度、ドーズ量:1015(cm-2)程度でN型不純物を導入することにより形成してもよい。
【0035】
側壁絶縁膜16の形成に際しては、例えば厚さが100nmの酸化膜(図示せず)を形成した後、110nm分(100nm+10%)の異方性エッチングを行ってもよい。
【0036】
本実施形態においては、図1及び図27に示すように、側壁酸化膜(サイドウォールスペーサ)16を形成した後、図2に示すように、低濃度拡散層15の表面における厚さが3nm程度になるような条件で、シリコン酸化膜31を熱酸化により形成する。このときの雰囲気は、例えば800℃の乾燥酸素雰囲気である。この結果、ソース拡散層13Sの表面には、酸化増速拡散(増速酸化)により厚さが12nm程度のシリコン酸化膜31が形成される。また、シリコン酸化膜31はドレイン拡散層13Dの表面にも形成される。シリコン酸化膜31の形成により、各拡散層の表面に存在している損傷部がシリコン酸化膜31に取り込まれる。
【0037】
次に、図3に示すように、全面にシリコン窒化膜32を形成する。シリコン窒化膜32の厚さは、例えば30乃至40nmである。
【0038】
その後、図4に示すように、周辺トランジスタ部102を露出するレジスト膜33を形成する。
【0039】
続いて、図5に示すように、レジスト膜33をマスクとして、エッチングによりシリコン窒化膜32を除去する。
【0040】
次に、図6に示すように、レジスト膜33を除去し、低濃度拡散層15の表面に形成されているシリコン酸化膜31の厚さが3.5nm程度まで成長するような条件で熱酸化を行う。このときの雰囲気は、例えば800℃の乾燥酸素雰囲気である。このとき、ソース拡散層13S及びドレイン拡散層13Dの表面に形成されているシリコン酸化膜31は、シリコン窒化膜32に覆われているため、成長しない。
【0041】
次いで、図7に示すように、ウェット処理によりシリコン窒化膜32及び10を除去する。このとき、ソース拡散層13S、ドレイン拡散層13D及び低濃度拡散層15の表面には、シリコン酸化膜31が形成されているため、これらの拡散層に損傷は生じない。
【0042】
続いて、図8に示すように、周辺トランジスタ部102を露出するレジスト膜18を形成した後、不純物導入技術により自己整合的に半導体基板1の表面にP型不純物を、低濃度拡散層15を形成したときよりも高い濃度で導入することにより、高濃度拡散層19を形成する。低濃度拡散層15及び高濃度拡散層19からLDD構造のソース・ドレイン拡散層20が構成される。
【0043】
次に、図9に示すように、レジスト膜18を除去し、更にウェット処理によりシリコン酸化膜31を除去する。
【0044】
次いで、図10に示すように、全面にCo膜及びTiN膜からなる積層膜(図示せず)を形成する。そして、RTAにより積層膜とソース拡散層13S、ドレイン拡散層13D、ソース・ドレイン拡散層20及び多結晶シリコン膜9とを反応させてメタル反応層(CoSi層)21を形成する。更に、未反応の積層膜を除去した後、RTAを行うことにより、メタル反応層21の抵抗を下げる。つまり、サリサイド工程により、抵抗値が低いメタル反応層21を形成する。
【0045】
その後、図11に示すように、全面にバルク層間絶縁膜22を形成する。そして、層間絶縁膜22へのコンタクトホールの形成及び配線の形成等を周知の方法で行って不揮発性メモリを完成させる。
【0046】
このような本実施形態によれば、周辺トランジスタ部102内のシリコン酸化膜31を厚膜化するための酸化処理の際には、メモリセルアレイ部101内のシリコン酸化膜31がシリコン窒化膜32により覆われているので、このシリコン酸化膜31の成長が防止される。従って、その後に、素子分離絶縁膜2a及び2b並びに側壁絶縁膜16が後退するような条件で、シリコン酸化膜31を除去する必要はない。従って、良好な特性のフラッシュメモリを高い歩留まりで製造することが可能となる。
【0047】
なお、図13に示す例では、ソース拡散層Sが、コントロールゲートCGが延びる方向に並ぶ複数個のメモリセル103により共有されているが、本発明はこのような不揮発性メモリの製造方法に限定されるものではなく、コントロールゲートCGが延びる方向に並ぶ複数個のメモリセル103毎に個々のソース拡散層が設けられる半導体装置にも適用することが可能である。但し、この場合にも、コントロールゲートCGが延びる方向に対して垂直な方向に並ぶ2個のメモリセルにより1個のソース拡散層が共有されていることが好ましい。
【0048】
また、本発明はスプリットゲート型の不揮発性メモリの製造にも適用することが可能である。図12は、スプリットゲート型の不揮発性メモリの構造を示す断面図である。なお、図12は、図1乃至図11の(a)に相当する断面図である。このようなスプリットゲート型の不揮発性メモリにおいても、一般に、ソース拡散層13Sの不純物濃度を、表面保護の観点から見ると、過剰に導入するため、増速酸化が生じやすい。これに対して、本発明を適用することにより、低濃度拡散層15の表面を十分に保護できる酸化膜を形成しながら、酸化膜の除去時におけるメモリセルアレイ部101内での不具合の発生を防止することが可能となる。
【0049】
更に、前述のように、ソース拡散層における増速酸化は、特にNOR型の不揮発性メモリにおいて顕著であるため、本発明は、特にNOR型の不揮発性メモリに有効である。
【0050】
以下、本発明の諸態様を付記としてまとめて記載する。
【0051】
(付記1) メモリセルアレイ部及び前記メモリセルアレイ部の周辺に設けられた周辺トランジスタ部を備えた半導体装置を製造する方法において、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を半導体基板の表面に形成する工程と、
酸化処理により前記各拡散層の表面にシリコン酸化膜を形成する工程と、
次の酸化処理により前記周辺トランジスタ部内のみの前記シリコン酸化膜を厚膜化する工程と、
を有することを特徴とする半導体装置の製造方法。
【0052】
(付記2) 前記シリコン酸化膜を厚膜化する工程は、前記メモリセルアレイ部内の前記シリコン酸化膜上に第1のシリコン窒化膜を形成する工程と、
前記半導体基板全体を酸化雰囲気中で加熱する工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0053】
(付記3) 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程において、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程と、
前記周辺トランジスタ部に設けられる拡散層を形成する工程と、
を互いに別工程として行うことを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0054】
(付記4) 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程において、不純物濃度が相違する2種類の拡散層を形成することを特徴とする付記3に記載の半導体装置の製造方法。
【0055】
(付記5) 前記2種類の拡散層のうちで不純物濃度が高い拡散層の不純物濃度を、前記周辺トランジスタ部に設けられる拡散層の不純物濃度よりも高くすることを特徴とする付記4に記載の半導体装置の製造方法。
【0056】
(付記6) 前記2種類の拡散層を形成する工程は、
前記拡散層の形成予定領域に同一の濃度で第1導電型の不純物を導入する工程と、
前記2種類の拡散層のうちで不純物濃度が高い拡散層の形成予定領域のみに第1導電型の不純物を更に導入する工程と、
を有することを特徴とする付記4又は5に記載の半導体装置の製造方法。
【0057】
(付記7) 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程の前に、
互いに同一の半導体膜からなるコントロールゲート及びトランジスタのゲートを、夫々前記メモリセルアレイ部内、前記周辺トランジスタ部内に同時に形成する工程と、
前記メモリセルアレイ部内の前記メモリセルごとに前記コントロールゲートと同方向に延びるフローティングゲートを形成する工程と、
を有し、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程は、前記半導体基板の表面に前記コントロールゲート及び前記トランジスタのゲートをマスクとして不純物を自己整合的に導入する工程を有することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0058】
(付記8) 前記コントロールゲート及び前記トランジスタのゲートを形成する工程は、
前記半導体膜を形成する工程と、
前記半導体膜上に第2のシリコン窒化膜を形成する工程と、
前記半導体膜及び前記第2のシリコン窒化膜を同一のマスクを使用してパターニングする工程と、
を有し、
前記シリコン酸化膜を厚膜化する工程の後に、前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜をウェット処理により除去する工程を有することを特徴とする付記7に記載の半導体装置の製造方法。
【0059】
(付記9) 前記第1のシリコン窒化膜を形成する工程は、
全面に窒化膜を形成する工程と、
前記メモリセルアレイ部に整合する領域に開口部が形成されたレジスト膜を前記窒化膜上に形成する工程と、
前記レジスト膜をマスクとして前記窒化膜をエッチングする工程と、
を有することを特徴とする付記2乃至8のいずれか1項に記載の半導体装置の製造方法。
【0060】
(付記10) 前記第1のシリコン窒化膜の厚さを20乃至90nmとすることを特徴とする付記2乃至9のいずれか1項に記載の半導体装置の製造方法。
【0061】
(付記11) 前記メモリセルアレイ部は、複数個の不揮発性メモリセルを有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
【0062】
(付記12) 前記不揮発性メモリセルは、ノア型のメモリセルであることを特徴とする付記11に記載の半導体装置の製造方法。
【0063】
(付記13) 前記不揮発性メモリは、スプリットゲート型のメモリセルであることを特徴とする付記11に記載の半導体装置の製造方法。
【0064】
(付記14) 前記半導体基板の導電型はP型であることを特徴とする付記1乃至13のいずれか1項に記載の半導体装置の製造方法。
【0065】
(付記15) 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を半導体基板の表面に形成する工程の前に、前記周辺トランジスタ部内の前記半導体基板の表面に前記半導体基板の導電型とは逆導電型のウェルを形成する工程を有することを特徴とする付記1乃至14のいずれか1項に記載の半導体装置の製造方法。
【0066】
(付記16) 前記コントロールゲート及び前記トランジスタのゲートを形成する工程の後に、前記コントロールゲート及び前記フローティングゲート並びに前記トランジスタのゲートの側方に側壁絶縁膜を形成する工程を有することを特徴とする付記7乃至15のいずれか1項に記載の半導体装置の製造方法。
【0067】
(付記17) 前記シリコン酸化膜を厚膜化する工程の後に、前記周辺トランジスタ部内の前記拡散層に不純物を導入することにより、LDD構造のソース・ドレイン拡散層を形成する工程を有することを特徴とする付記1乃至16のいずれか1項に記載の半導体装置の製造方法。
【0068】
【発明の効果】
以上詳述したように、本発明よれば、各拡散層の表面にシリコン酸化膜を形成した後に、周辺トランジスタ部内のみのシリコン酸化膜を厚膜化しているので、メモリセルアレイ部内のシリコン酸化膜が必要以上に厚くなることを回避することができる。このため、素子分離絶縁膜及び側壁絶縁膜等の後退を回避しながら、メモリセルアレイ部内の不要になったシリコン酸化膜を除去することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図1に示す工程の次工程を示す断面図である。
【図3】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図2に示す工程の次工程を示す断面図である。
【図4】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図3に示す工程の次工程を示す断面図である。
【図5】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図4に示す工程の次工程を示す断面図である。
【図6】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図5に示す工程の次工程を示す断面図である。
【図7】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図6に示す工程の次工程を示す断面図である。
【図8】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図7に示す工程の次工程を示す断面図である。
【図9】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図8に示す工程の次工程を示す断面図である。
【図10】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図9に示す工程の次工程を示す断面図である。
【図11】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図10に示す工程の次工程を示す断面図である。
【図12】スプリットゲート型の不揮発性メモリの構造を示す断面図である。
【図13】不揮発性メモリの概略的なレイアウトを示す模式図である。
【図14】従来の不揮発性メモリの製造方法を示す断面図である。
【図15】同じく、従来の不揮発性メモリの製造方法を示す図であって、図14に示す工程の次工程を示す断面図である。
【図16】同じく、従来の不揮発性メモリの製造方法を示す図であって、図15に示す工程の次工程を示す断面図である。
【図17】同じく、従来の不揮発性メモリの製造方法を示す図であって、図16に示す工程の次工程を示す断面図である。
【図18】同じく、従来の不揮発性メモリの製造方法を示す図であって、図17に示す工程の次工程を示す断面図である。
【図19】同じく、従来の不揮発性メモリの製造方法を示す図であって、図18に示す工程の次工程を示す断面図である。
【図20】同じく、従来の不揮発性メモリの製造方法を示す図であって、図19に示す工程の次工程を示す断面図である。
【図21】同じく、従来の不揮発性メモリの製造方法を示す図であって、図20に示す工程の次工程を示す断面図である。
【図22】同じく、従来の不揮発性メモリの製造方法を示す図であって、図21に示す工程の次工程を示す断面図である。
【図23】同じく、従来の不揮発性メモリの製造方法を示す図であって、図22に示す工程の次工程を示す断面図である。
【図24】同じく、従来の不揮発性メモリの製造方法を示す図であって、図23に示す工程の次工程を示す断面図である。
【図25】同じく、従来の不揮発性メモリの製造方法を示す図であって、図24に示す工程の次工程を示す断面図である。
【図26】同じく、従来の不揮発性メモリの製造方法を示す図であって、図25に示す工程の次工程を示す断面図である。
【図27】同じく、従来の不揮発性メモリの製造方法を示す図であって、図26に示す工程の次工程を示す断面図である。
【図28】同じく、従来の不揮発性メモリの製造方法を示す図であって、図27に示す工程の次工程を示す断面図である。
【図29】同じく、従来の不揮発性メモリの製造方法を示す図であって、図28に示す工程の次工程を示す断面図である。
【図30】同じく、従来の不揮発性メモリの製造方法を示す図であって、図29に示す工程の次工程を示す断面図である。
【図31】同じく、従来の不揮発性メモリの製造方法を示す図であって、図30に示す工程の次工程を示す断面図である。
【図32】同じく、従来の不揮発性メモリの製造方法を示す図であって、図31に示す工程の次工程を示す断面図である。
【符号の説明】
1;半導体基板
2a、2b;素子分離絶縁膜
3;トンネル酸化膜
4、9;多結晶シリコン膜
5、7、11、12、14、18、33;レジスト膜
5a;開口部
6;絶縁膜
8;ゲート絶縁膜
10、32;シリコン窒化膜
13D;ドレイン拡散層
13S;ソース拡散層
15;低濃度拡散層
16;側壁絶縁膜
17、31;シリコン酸化膜
19;高濃度拡散層
20;ソース・ドレイン拡散層
21;メタル反応層
22;層間絶縁膜
101;メモリセルアレイ部
102;周辺トランジスタ部
103;メモリセル
104;MOSトランジスタ
Claims (9)
- メモリセルアレイ部及び前記メモリセルアレイ部の周辺に設けられた周辺トランジスタ部を備えた半導体装置を製造する方法において、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を半導体基板の表面に形成する工程と、
酸化処理により前記各拡散層の表面にシリコン酸化膜を形成する工程と、
次の酸化処理により前記周辺トランジスタ部内のみの前記シリコン酸化膜を厚膜化する工程と、
前記各拡散層の表面に形成されている前記シリコン酸化膜を除去する工程と、
前記各拡散層の表面にサリサイド層を形成する工程と、
を有し、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程の前に、
互いに同一の半導体膜からなるコントロールゲート及びトランジスタのゲートを、夫々前記メモリセルアレイ部内、前記周辺トランジスタ部内に同時に形成する工程と、
前記メモリセルアレイ部内の前記メモリセルごとに前記コントロールゲートと同方向に延びるフローティングゲートを形成する工程と、
を有し、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程は、前記半導体基板の表面に前記コントロールゲート及び前記トランジスタのゲートをマスクとして不純物を自己整合的に導入する工程を有することを特徴とする半導体装置の製造方法。 - 前記シリコン酸化膜を厚膜化する工程は、
前記メモリセルアレイ部内の前記シリコン酸化膜上に第1のシリコン窒化膜を形成する工程と、
前記半導体基板全体を酸化雰囲気中で加熱する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層及び前記周辺トランジスタ部に設けられる拡散層を形成する工程において、
前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程と、
前記周辺トランジスタ部に設けられる拡散層を形成する工程と、
を互いに別工程として行うことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記メモリセルアレイ部内の各メモリセルに設けられる拡散層を形成する工程において、不純物濃度が相違する2種類の拡散層を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記2種類の拡散層のうちで不純物濃度が高い拡散層の不純物濃度を、前記周辺トランジスタ部に設けられる拡散層の不純物濃度よりも高くすることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記2種類の拡散層を形成する工程は、
前記拡散層の形成予定領域に同一の濃度で第1導電型の不純物を導入する工程と、
前記2種類の拡散層のうちで不純物濃度が高い拡散層の形成予定領域のみに第1導電型の不純物を更に導入する工程と、
を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。 - 前記コントロールゲート及び前記トランジスタのゲートを形成する工程は、
前記半導体膜を形成する工程と、
前記半導体膜上に第2のシリコン窒化膜を形成する工程と、
前記半導体膜及び前記第2のシリコン窒化膜を同一のマスクを使用してパターニングする工程と、
を有し、
前記シリコン酸化膜を厚膜化する工程の後に、前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜をウェット処理により除去する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1のシリコン窒化膜を形成する工程は、
全面に窒化膜を形成する工程と、
前記メモリセルアレイ部に整合する領域に開口部が形成されたレジスト膜を前記窒化膜上に形成する工程と、
前記レジスト膜をマスクとして前記窒化膜をエッチングする工程と、
を有することを特徴とする請求項2乃至7のいずれか1項に記載の半導体装置の製造方法。 - 前記第1のシリコン窒化膜の厚さを20乃至90nmとすることを特徴とする請求項2乃至8のいずれか1項に記載の半導体装置の製造方法。
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