JP4441325B2 - Method for forming multilayer wiring and method for manufacturing multilayer wiring board - Google Patents

Method for forming multilayer wiring and method for manufacturing multilayer wiring board Download PDF

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Description

本発明は、多層配線の形成方法および多層配線構造を有する基板の製造方法に関する。   The present invention relates to a method for forming a multilayer wiring and a method for manufacturing a substrate having a multilayer wiring structure.

現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。   At present, electronic devices using semiconductor devices such as semiconductor chips are being improved in performance. When mounting semiconductor chips on a substrate, the density is increased, and the size of the substrate on which the semiconductor chips are mounted is reduced. There is a need to make it easier.

このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。   For this reason, a substrate in which a semiconductor chip is embedded, a so-called chip-embedded substrate, has been proposed, and various structures for incorporating the semiconductor chip in the substrate have been proposed.

例えば、チップ内蔵基板を形成する場合、半導体チップに接続される配線を形成する必要が有り、半導体チップ上に形成される絶縁層に、当該半導体チップの電極パッドに接続されるビア配線を形成する必要がある。この場合、当該半導体チップ上に形成された絶縁層に、ビアホールを形成し、当該電極パッドに電気的に接続されるように、当該ビアホール内にビア配線を形成する方法がとられてきた。   For example, when forming a chip-embedded substrate, it is necessary to form a wiring connected to the semiconductor chip, and a via wiring connected to the electrode pad of the semiconductor chip is formed in an insulating layer formed on the semiconductor chip. There is a need. In this case, a method has been adopted in which a via hole is formed in the insulating layer formed on the semiconductor chip and a via wiring is formed in the via hole so as to be electrically connected to the electrode pad.

しかし、上記の場合には、ビアホールの形成にレーザーが用いられることが一般的であり、前記絶縁層をレーザーが貫通した場合には、Ａｌからなる電極パッドがレーザーの照射によって飛散してしまい、半導体チップのデバイスがダメージを受けてしまうという問題が生じていた。Ａｌ電極パッドの厚さは通常０．５μｍ程度であり、レーザーの照射によって容易に飛散してしまう。   However, in the above case, a laser is generally used for forming the via hole. When the laser penetrates the insulating layer, the electrode pad made of Al is scattered by the laser irradiation, There was a problem that the semiconductor chip device was damaged. The thickness of the Al electrode pad is usually about 0.5 μm, and is easily scattered by laser irradiation.

そこで、以下に示すように、例えば半導体チップの電極パッドの表面に、レーザーから電極パッドを保護するための保護パターンを形成し、レーザーにより電極パッドが飛散してデバイスがダメージを受けることを低減する方法が提案されていた。   Therefore, as shown below, for example, a protective pattern for protecting the electrode pad from the laser is formed on the surface of the electrode pad of the semiconductor chip, and the device is prevented from being damaged due to the scattering of the electrode pad by the laser. A method was proposed.

例えば、図１（Ａ）〜（Ｃ）、図２（Ｄ）〜（Ｆ）、図３（Ｇ）〜（Ｈ）および図４（Ｉ）〜（Ｊ）は、半導体チップを内蔵した、多層基板の製造方法を、手順を追って示したものである。   For example, FIGS. 1A to 1C, FIGS. 2D to 3F, FIGS. 3G to 4H, and FIGS. 4I to 4J are multi-layered semiconductor chips. The manufacturing method of a board | substrate is shown along with the procedure.

まず、図１（Ａ）には、例えばＳｉからなる半導体基板１１上に形成されたデバイス面１２を有する、半導体チップを示す。前記デバイス面１２上は、例えばＳｉＮなどからなる保護膜１３に覆われており、また当該デバイス面１２上にはＡｌからなる電極パッド１４が複数形成されており、当該電極パッド１４が露出するように、当該保護膜１３には開口部が設けられている。   First, FIG. 1A shows a semiconductor chip having a device surface 12 formed on a semiconductor substrate 11 made of, for example, Si. The device surface 12 is covered with a protective film 13 made of, for example, SiN, and a plurality of electrode pads 14 made of Al are formed on the device surface 12 so that the electrode pads 14 are exposed. In addition, the protective film 13 is provided with an opening.

次に、図１（Ｂ）に示す工程では、Ｃｒ／Ｃｕからなるバリア／シード層１５を、前記保護膜１３および電極パッド１４を覆うように形成する。   Next, in the step shown in FIG. 1B, a barrier / seed layer 15 made of Cr / Cu is formed so as to cover the protective film 13 and the electrode pad 14.

次に、図１（Ｃ）に示す工程では、前記バリア／シード層１５上にレジストを塗布またはラミネートし、パターニングすることでレジストパターン１６を形成し、電解メッキのためのパターンを形成する。   Next, in the step shown in FIG. 1C, a resist is applied or laminated on the barrier / seed layer 15 and patterned to form a resist pattern 16 to form a pattern for electrolytic plating.

次に、図２（Ｄ）に示す工程で、電解メッキにより、図１（Ｃ）に示す工程で形成したパターンに、Ｃｕからなる保護パターン１７を形成する。   Next, in the step shown in FIG. 2D, a protective pattern 17 made of Cu is formed on the pattern formed in the step shown in FIG. 1C by electrolytic plating.

次に、図２（Ｅ）に示す工程で、前記レジストパターン１６を剥離した後、図２（Ｆ）に示す工程で、バリア／シード層１５をエッチングして除去する。   Next, after removing the resist pattern 16 in the step shown in FIG. 2E, the barrier / seed layer 15 is removed by etching in the step shown in FIG.

次に、図３（Ｇ）に示す工程で、接着層１８を用いて、半導体チップを、配線２０が形成された基板１９上に設置する。   Next, in the step shown in FIG. 3G, the semiconductor chip is placed on the substrate 19 on which the wiring 20 is formed using the adhesive layer 18.

次に、図３（Ｈ）に示す工程で、前記配線２０と半導体チップを覆うように、例えばエポキシなどの樹脂からなる絶縁層２１を、ラミネートなどにより形成し、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行う。   Next, in the step shown in FIG. 3H, an insulating layer 21 made of a resin such as epoxy is formed by lamination or the like so as to cover the wiring 20 and the semiconductor chip, and for planarization as necessary. Is applied, and heating such as curing is performed.

次に、図４（Ｉ）に示す工程で、前記基板１９上に形成された前記配線２０に到達するように、ビアホール２３を、また前記保護パターン１７に到達するように、ビアホール２２を、例えばＣＯ2またはＵＶ−ＹＡＧなどのレーザーにより、前記絶縁層２１に形成する。 Next, in the step shown in FIG. 4I, the via hole 23 is formed so as to reach the wiring 20 formed on the substrate 19, and the via hole 22 is formed so as to reach the protective pattern 17, for example. The insulating layer 21 is formed by a laser such as CO 2 or UV-YAG.

この場合、前記電極パッド１４は、前記保護パターン１７により保護されており、レーザーが直接当該電極パッド１４に照射されることがない。そのため、レーザーによって電極パッドが飛散して、半導体チップのデバイスがダメージを受けることがない。   In this case, the electrode pad 14 is protected by the protective pattern 17, and the electrode pad 14 is not directly irradiated with the laser. Therefore, the electrode pad is scattered by the laser, and the semiconductor chip device is not damaged.

次に、図４（Ｊ）に示す工程で、前記ビアホール２２およびビアホール２３を充填するようにそれぞれビア配線２４およびビア配線２５を、さらに当該ビア配線２４およびビア配線２５に接続される配線２６を、前記絶縁層２１上に、図１（Ｃ）〜図２（Ｆ）に示した工程と同様にして、Ｃｕの電解メッキにより、形成する。
特開２００２−２４６５０４号公報 特開２００３−７８９６号公報 特開２０００−２００８０４号公報 特開平９−３２１４０８号公報 Next, in the step shown in FIG. 4 (J), via wiring 24 and via wiring 25 are respectively filled so as to fill the via hole 22 and via hole 23, and wiring 26 connected to the via wiring 24 and via wiring 25 is further provided. On the insulating layer 21, it is formed by electrolytic plating of Cu in the same manner as the steps shown in FIGS. 1 (C) to 2 (F).
JP 2002-246504 A JP 2003-7896 A JP 2000-200804 A JP-A-9-321408

しかし、半導体チップの電極パッドの保護のための保護パターンを形成する場合、上記の方法では、保護パターンを形成する製造工程が複雑であり、多層配線基板の製造コストが増大する問題を有していた。   However, when forming a protective pattern for protecting the electrode pads of a semiconductor chip, the above method has a problem that the manufacturing process for forming the protective pattern is complicated and the manufacturing cost of the multilayer wiring board increases. It was.

例えば、前記保護パターン１７を形成するためには、以下のような工程を必要とする。まず、図１（Ｂ）に示すバリア／シード層１５の形成、図１（Ｃ）に示すようにレジスト層の形成とパターニング、さらに図２（Ｄ）に示す電解メッキ工程、さらに図２（Ｅ）に示すレジストパターンの剥離、さらに図２（Ｆ）に示すバリア／シード層１５のエッチングまでの工程が必要であり、工程が複雑であり、多層配線基板の製造コストが増大してしまう。また、例えばレジスト材料や、剥離液などの材料費のコストが係る問題を有していた。   For example, in order to form the protective pattern 17, the following steps are required. First, the formation of the barrier / seed layer 15 shown in FIG. 1B, the formation and patterning of a resist layer as shown in FIG. 1C, the electrolytic plating process shown in FIG. 2D, and the further step shown in FIG. 2) and the etching of the barrier / seed layer 15 shown in FIG. 2 (F) are necessary, and the process is complicated and the manufacturing cost of the multilayer wiring board increases. In addition, for example, there has been a problem related to the cost of material such as resist material and stripping solution.

そこで、本発明では上記の問題を解決した、新規で有用な多層配線の接続方法および多層配線基板の製造方法を提供することを目的としている。   Accordingly, an object of the present invention is to provide a novel and useful method for connecting a multilayer wiring and a method for manufacturing a multilayer wiring board, which solve the above problems.

本発明の具体的な課題は、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することであり、また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することである。   A specific problem of the present invention is to form a multilayer wiring by a simple method without damaging the wiring or the device, and without damaging the wiring or the device of the semiconductor chip. In other words, a multilayer wiring board with a built-in semiconductor chip is formed.

本発明の第１の観点では、下層配線と上層配線が接続されてなる、多層配線の形成方法であって、
前記下層配線上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記下層配線と前記スタットバンプとを金属により被覆する被覆工程と、
前記金属に被覆された前記スタットバンプ上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、
前記ビアホールに充填されるビア配線と、当該ビア配線に接続される前記上層配線とを形成するビア配線及び上層配線形成工程と、を有し、
前記ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線の形成方法により解決する。 According to a first aspect of the present invention, there is provided a method for forming a multilayer wiring in which a lower layer wiring and an upper layer wiring are connected,
A stat bump forming step of forming a stat bump on the lower layer wiring;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
After the planarization step, a coating step of covering the lower layer wiring and the stat bump with a metal ,
An insulating layer forming step of forming an insulating layer on the stat bump coated with the metal ;
Wherein by laser machining of a dielectric layer, and via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
A via wiring and an upper layer wiring forming step for forming a via wiring filled in the via hole and the upper layer wiring connected to the via wiring ;
In the via-hole Le forming step, it is solved by the method of forming the multi-layer wiring, characterized in that using the metal as a stopper layer of the laser.

当該多層配線の形成方法によれば、前記下層配線が前記スタットバンプにより保護されるため、下層配線や下層配線の下地にダメージを与える事なく、また単純な方法で容易に多層配線を形成することが可能となる。 According to the multilayer wiring formation method, since the lower layer wiring is protected by the stat bump , the multilayer wiring can be easily formed by a simple method without damaging the lower layer wiring or the lower layer wiring. Is possible.

また、前記スタットバンプを押圧してスタットバンプの先端を平坦化させることで、当該スタットバンプにより保護される前記下層配線の面積が増大して、好適である。 Also, before Symbol presses the stat bumps by flattening the distal end of the stat bumps, wherein the area of the lower layer wiring increases to be protected by the stat bumps, it is suitable.

また、前記下層配線と前記スタットバンプとを金属により被覆することにより、前記下層配線の腐食の防止と、前記スタットバンプ表面の保護が可能となり、好適である。 Also, by covering the front Symbol lower interconnect and the stat bumps of a metal, the prevention of corrosion of the lower wiring, it is possible to protect the stat bump surface, which is preferable.

また、前記被覆には、Ｎｉメッキを用いてもよい。これにより、前記下層配線の腐食の防止と、前記スタットバンプ表面の保護の効果が大きくなり、好適である。 Moreover, the the coating may be used Ni plating. Thereby, the effect of preventing corrosion of the lower layer wiring and protecting the surface of the stat bump is increased, which is preferable.

また、前記スタットバンプは、半導体チップに形成された電極パッド上に形成されると、電極パッドがレーザーにより飛散すること防止し、当該電極パッドの下地のデバイスがダメージを受けることを防止することが可能となり、好適である。   Further, when the stat bump is formed on the electrode pad formed on the semiconductor chip, the electrode pad can be prevented from being scattered by a laser, and the underlying device of the electrode pad can be prevented from being damaged. This is possible and preferable.

また、本発明の第２の観点では、上記の課題を、半導体チップを内蔵する多層配線基板の製造方法であって、
前記半導体チップの電極パッド上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記電極パッドと前記スタットバンプとを金属により被覆する被覆工程と、
前記被覆工程後に、前記半導体チップを、基板上に設置する半導体チップ設置工程と、
前記半導体チップ設置工程後に、前記半導体チップと前記基板上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、を有し、
当該ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線基板の製造方法を用いて解決する。 Moreover, in a second aspect of the present invention, the above-described problem is a method for manufacturing a multilayer wiring board incorporating a semiconductor chip,
A stat bump forming step of forming a stat bump on the electrode pad of the semiconductor chip;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
A coating step of coating the electrode pad and the stat bump with metal after the planarization step ;
After the covering step, the semiconductor chip is installed on a substrate, a semiconductor chip installation step,
An insulating layer forming step of forming an insulating layer on the semiconductor chip and the substrate after the semiconductor chip installing step ;
Wherein by laser machining of a insulating layer having a via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
In the via-hole Le forming step, resolved by using the manufacturing method for a multilayer wiring board, which comprises using the metal as a stopper layer of the laser.

当該多層配線基板の製造方法によれば、前記電極パッドが前記スタットバンプにより、レーザーから保護される。上記方法では、前記スタットバンプを形成するという単純な方法で、当該電極パッドがレーザーにより飛散すること防止して当該電極パッドの下地のデバイスがダメージを受けることを防止することが可能となる。 According to the manufacturing method of the multilayer wiring board, the electrode pad is protected from the laser by the stat bump . In the above method, it is possible to prevent the electrode pad from being scattered by a laser and to prevent the underlying device of the electrode pad from being damaged by a simple method of forming the stat bump .

また、前記第１の工程の後に、前記スタットバンプを押圧してスタットバンプの先端を平坦化することで、当該スタットバンプにより保護される前記電極パッドの面積が増大して、好適である。 Further, after the first step, the presses stat bumps by flattening the distal end of the stat bumps, and the area of the electrode pad is protected by the stat bumps increases, which is preferable.

また、前記電極パッドと前記スタットバンプとを金属により被覆することで、前記電極パッドの腐食の防止と、前記スタットバンプ表面の保護が可能となり、好適である。 Further, by covering pre SL and the electrode pads and the stat bumps of a metal, the prevention of corrosion of the electrode pad, it is possible to protect the stat bump surface, which is preferable.

また、前記被覆には、Ｎｉメッキを用いるとよい。これにより、前記電極パッドの腐食の防止と、前記スタットバンプ表面の保護の効果が大きくなり、好適である。 Further, the on coating may be performed using Ni plating. Thereby, the effect of preventing corrosion of the electrode pad and protecting the surface of the stat bump is increased, which is preferable.

本発明によれば、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することが可能となる。   According to the present invention, multilayer wiring can be formed by a simple method without damaging the wiring and the device.

また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することが可能となる。   In addition, it is possible to form a multilayer wiring board with a built-in semiconductor chip by a simple method without damaging the wiring and devices of the semiconductor chip.

次に、本発明の実施の形態に関して図面に基づき、以下に説明する。   Next, embodiments of the present invention will be described below with reference to the drawings.

図５（Ａ）〜（Ｃ）、図６（Ｄ）〜（Ｅ）および図７（Ｆ）〜（Ｇ）は、本発明の実施例１による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示した図である。   5 (A) to (C), FIGS. 6 (D) to (E) and FIGS. 7 (F) to (G) show a method of manufacturing a multilayer wiring board with a built-in semiconductor chip according to the first embodiment of the present invention. It is the figure which followed the procedure and showed.

まず、図５（Ａ）には、例えばＳｉからなる半導体基板１０１上に形成されたデバイス面１０２を有する、半導体チップを示す。前記デバイス面１０２上は、例えばＳｉＮなどからなる保護膜１０３に覆われており、また当該デバイス面１０２上には、例えばＡｌからなる電極パッド１０４が複数形成されており、当該電極パッド１０４が露出するように、当該保護膜１０３には開口部が設けられている。   First, FIG. 5A shows a semiconductor chip having a device surface 102 formed on a semiconductor substrate 101 made of, for example, Si. The device surface 102 is covered with a protective film 103 made of, for example, SiN, and a plurality of electrode pads 104 made of, for example, Al are formed on the device surface 102, and the electrode pads 104 are exposed. As described above, the protective film 103 is provided with an opening.

次に、図５（Ｂ）に示す工程で、ワイヤーボンダー装置により、前記電極パッド１０４上に、例えばＡｕからなるスタットバンプ１０５を形成する。前記スタットバンプ１０５は、前記電極パッド１０４を保護する保護層として機能し、例えば後にレーザーによりビアホールを形成する工程で、レーザーによる照射のダメージから当該電極パッド１０４を保護する機能を有する。また、当該スタットバンプ１０５は、前記電極パッド１０４上に形成されるビア配線の一部となり、多層配線構造において、当該ビア配線上に形成される上層の配線と電気的に接続される配線の一部となる。   Next, in the step shown in FIG. 5B, a stat bump 105 made of, for example, Au is formed on the electrode pad 104 by a wire bonder device. The stat bump 105 functions as a protective layer for protecting the electrode pad 104, and has a function of protecting the electrode pad 104 from damage caused by laser irradiation, for example, in a step of forming a via hole later by a laser. The stat bump 105 becomes a part of the via wiring formed on the electrode pad 104, and is one of the wirings electrically connected to the upper wiring formed on the via wiring in the multilayer wiring structure. Part.

本実施例の場合、例えば前記保護膜１０４からのスタットバンプの高さＨ１は、典型的には５０〜６０μｍであるが、この数字に限定されるものではない。   In the present embodiment, for example, the height H1 of the stat bump from the protective film 104 is typically 50 to 60 μm, but is not limited to this number.

また、本図に示す工程において、必要に応じて、Ｓｉからなる前記半導体基板１０１の裏面研削（バックグラインド）を行って基板の薄膜化を行ってもよい。また、必要に応じて、前記半導体基板１０１の個片化（ダイシング）を行って、ウェハ形状からチップ形状に加工した後に行ってもよい。   Further, in the process shown in this figure, the substrate may be thinned by performing back surface grinding (back grinding) of the semiconductor substrate 101 made of Si, if necessary. Further, if necessary, the semiconductor substrate 101 may be singulated (diced) and processed from a wafer shape to a chip shape.

次に、図５（Ｃ）に示す工程において、前記スタットバンプ１０５の先端に押圧を加え、スタットバンプの先端を平坦化するレベリング（平坦化）を行う。このレベリング工程を行うことで、複数のスタットバンプ１０５の高さをそろえて配線の信頼性を向上させると共に、レーザーが照射される場合のレーザーを受ける部分の面積が大きくなり、このために、前記電極パッド１０４をレーザーの照射から保護する効果が大きくなる。   Next, in the step shown in FIG. 5C, pressure is applied to the tip of the stat bump 105 to perform leveling (flattening) to flatten the tip of the stat bump. By performing this leveling step, the height of the plurality of stat bumps 105 is aligned to improve the reliability of the wiring, and the area of the laser receiving portion when the laser is irradiated is increased. The effect of protecting the electrode pad 104 from laser irradiation is increased.

また、レベリング工程後の、前記保護膜１０４からのスタットバンプの高さＨ２は、典型的には３５〜４５μｍであるが、この数字に限定されるものではない。   The height H2 of the stat bump from the protective film 104 after the leveling process is typically 35 to 45 μm, but is not limited to this number.

さらに、当該スタットバンプ１０５および前記電極パッド１０４を金属にて被覆すると、好適であるが、この工程については後述する。   Further, it is preferable that the stat bump 105 and the electrode pad 104 are covered with metal, but this process will be described later.

次に、図６（Ｄ）に示す工程で、半導体チップを基板１０７に実装する。この場合、半導体チップと前記基板１０７の間に接着層１０６を挿入するようにして半導体チップを実装するが、当該接着層１０６は、例えばテープ状のものでもよく、また、ロウ材などを用いて行ってもよい。   Next, a semiconductor chip is mounted on the substrate 107 in a step shown in FIG. In this case, the semiconductor chip is mounted in such a manner that the adhesive layer 106 is inserted between the semiconductor chip and the substrate 107. The adhesive layer 106 may be, for example, a tape-like material, or a brazing material or the like. You may go.

また、前記基板１０７上には、例えばＣｕからなる配線１０８が形成されている。   Further, a wiring 108 made of Cu, for example, is formed on the substrate 107.

次に、図６（Ｅ）に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ１０５上に、例えばエポキシなどの樹脂からなる絶縁層１０９を、ラミネートすることにより形成する。また、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。   Next, in the step shown in FIG. 6E, an insulating layer 109 made of a resin such as epoxy is laminated on the stat bump 105 so as to cover the semiconductor chip and the substrate. Further, if necessary, the insulating layer is flattened and cured by applying pressure for flattening or heating such as curing.

次に、図７（Ｆ）に示す工程において、前記基板１０７上に形成された前記配線１０８に到達するように、ビアホール１１１を、また前記スタットバンプ１０５に到達するように、ビアホール１１０を、例えばＣＯ2またはＵＶ−ＹＡＧなどのレーザーにより、前記絶縁層１０９に形成する。 Next, in the step shown in FIG. 7F, the via hole 111 is formed so as to reach the wiring 108 formed on the substrate 107, and the via hole 110 is formed so as to reach the stat bump 105. The insulating layer 109 is formed by a laser such as CO 2 or UV-YAG.

この場合、前記電極パッド１０４は、前記スタットバンプ１０５により保護されており、当該スタットバンプ１０５がレーザーのストッパ層として機能するため、レーザーが直接当該電極パッド１０４に照射されることがない。そのため、レーザーによって電極パッドが飛散して、半導体チップのデバイスにダメージがはいることがない。半導体チップの電極パッドは通常厚さが０．５μｍ程度であり、レーザーにより容易に飛散してしまう問題があったが、本実施例では半導体チップの電極パッドが飛散することを防止し、半導体チップのデバイスにダメージがはいることを防止している。   In this case, since the electrode pad 104 is protected by the stat bump 105 and the stat bump 105 functions as a laser stopper layer, the electrode pad 104 is not directly irradiated with the laser. Therefore, the electrode pad is scattered by the laser, and the semiconductor chip device is not damaged. The electrode pad of the semiconductor chip is usually about 0.5 μm in thickness and has a problem of being easily scattered by the laser. In this embodiment, the electrode pad of the semiconductor chip is prevented from being scattered, and the semiconductor chip To prevent damage to your device.

また、前記配線１０８については、配線の厚さが５μｍ程度と厚いため、レーザーにより、直ちに飛散することは無いが、当該配線１０８上にもスタットバンプを設置するようにすると、当該配線１０８へのレーザーによるダメージを低減することが可能となり、好適である。   Further, since the wiring 108 is thick as about 5 μm, it is not scattered immediately by the laser. However, if a stat bump is also installed on the wiring 108, the wiring 108 is connected to the wiring 108. It is possible to reduce damage caused by laser, which is preferable.

次に、図７（Ｇ）に示す工程において、前記ビアホール１１０およびビアホール１１１にそれぞれ充填されるビア配線１１２およびビア配線１１３と、当該ビア配線１１２、１１３上に、当該ビア配線１１２、１１３に電気的に接続される上層配線１１４とを、Ｃｕの電解メッキによって形成する。   Next, in the step shown in FIG. 7G, the via wiring 112 and the via wiring 113 filled in the via hole 110 and the via hole 111, respectively, and the via wiring 112 and 113 are electrically connected to the via wiring 112 and 113, respectively. The upper wiring 114 to be connected is formed by electrolytic plating of Cu.

この場合、Ｃｕの電解メッキにあたっては、図１（Ｂ）〜図２（Ｆ）に示した場合と同様に実施すればよい。すなわち、Ｃｒ／Ｃｕからなるバリア／シード層の形成、レジストのパターニング、Ｃｕの電解メッキ、レジストパターンの剥離、バリア／シード層のエッチングの順に行えばよい。さらに、本図に示す工程の後に、必要に応じてさらに上層に、絶縁層や、ビア配線、当該ビア配線に接続される絶縁層上の配線などの多層配線構造を形成する。この場合、図５（Ｂ）〜図７（Ｇ）に示した場合と同様に、配線をスタットバンプで保護し、レーザーのストッパ層として用いると、配線や、配線の下地へのダメージを低減することが可能であり、好適である。   In this case, the electrolytic plating of Cu may be performed in the same manner as the case shown in FIGS. 1 (B) to 2 (F). That is, a barrier / seed layer made of Cr / Cu, resist patterning, Cu electroplating, resist pattern peeling, and barrier / seed layer etching may be performed in this order. Furthermore, after the process shown in this figure, a multilayer wiring structure such as an insulating layer, a via wiring, and a wiring on the insulating layer connected to the via wiring is formed in an upper layer as necessary. In this case, similarly to the case shown in FIGS. 5B to 7G, when the wiring is protected by a stat bump and used as a laser stopper layer, damage to the wiring and the ground of the wiring is reduced. It is possible and preferred.

本実施例の場合、多層配線を形成する場合に、例えば半導体チップの電極パッドなどの下層配線に、レーザーにより与えられるダメージを低減することが可能となる。また、当該下層配線（電極パッド）の下地となる、例えばデバイスまたは基板などへのレーザーによるダメージの影響も低減することが可能となる。   In the case of the present embodiment, when a multilayer wiring is formed, it is possible to reduce damage given to the lower layer wiring such as an electrode pad of a semiconductor chip by a laser. In addition, it is possible to reduce the influence of laser damage on, for example, a device or a substrate serving as a base of the lower layer wiring (electrode pad).

従来は、レーザーのダメージを低減するために、電極パッドなどの下層配線上に、例えばパターンメッキなどの方法で保護パターンを形成する方法をとる場合があった。しかし、このような保護パターンを形成する場合には、マスク工程、すなわちレジストの塗布または貼り付けと、当該レジストのパターニング工程、さらにはレジストの剥離のためのウェット処理の工程などが必要であり、工程が複雑となり、多層配線を形成する場合のコストが増大する問題があった。また、レジスト材料やウェット処理のための薬液などの材料費がかかる問題があった。   Conventionally, in order to reduce laser damage, there has been a case where a protective pattern is formed on a lower wiring such as an electrode pad by a method such as pattern plating. However, in the case of forming such a protective pattern, a mask process, that is, a resist coating or pasting process, a resist patterning process, a wet process process for stripping the resist, and the like are necessary. There is a problem that the process becomes complicated and the cost for forming the multilayer wiring increases. In addition, there is a problem that material costs such as resist materials and chemicals for wet processing are required.

本実施例の場合、保護されるべき下層配線上に、ワイヤーボンダーを用いて、スタットバンプを形成し、当該スタットバンプをレーザーのストッパ層として用いて、当該下層配線を保護する方法をとっている。そのため、従来の、パターニングにより保護パターンを形成する方法に比べて工程が単純となり、さらに必要となる材料費も安く、多層配線を形成する場合のコストを低減できる効果を奏する。また、ワイヤーボンダーによるスタットバンプの形成は、短時間で実施することが可能であり、多層配線の形成にかかる処理時間を大幅に短縮できる効果を奏する。   In the case of the present embodiment, a method is employed in which a stat bump is formed on a lower layer wiring to be protected using a wire bonder, and the lower layer wiring is protected using the stat bump as a laser stopper layer. . Therefore, the process is simpler than the conventional method of forming a protective pattern by patterning, and the necessary material cost is low, and the cost for forming a multilayer wiring can be reduced. Moreover, the formation of the stat bump by the wire bonder can be performed in a short time, and the processing time required for forming the multilayer wiring can be greatly shortened.

また、従来は、レジスト（マスク）のパターニング処理が必要であるため、フォトリソグラフィーなどのパターニング工程を要し、ウェハレベルで処理する必要があった。本実施例の場合、スタットバンプが形成される対象となる下層配線（電極パッド）が形成された半導体基板が、ダイシングされている場合（半導体チップ）であっても、またダイシングされていない場合であっても、すなわち、チップレベルでもウェハレベルであっても処理が可能であり、処理の自由度が高い特長を有する。   Conventionally, since a resist (mask) patterning process is required, a patterning process such as photolithography is required, and it has been necessary to perform the process at the wafer level. In the case of the present embodiment, the semiconductor substrate on which the lower layer wiring (electrode pad) on which the stat bump is to be formed is diced (semiconductor chip) or not diced. Even in other words, it can be processed at the chip level or the wafer level, and has a feature that the degree of freedom of processing is high.

また、スタットバンプと、スタットバンプが設置される保護される下層配線（電極パッド）が、共に被覆される工程を有すると、さらに好適である。本実施例の場合、前記スタットバンプ１０５と前記電極パッド１０４を被覆する被覆工程を有するようにすると、さらに好適である。   Further, it is more preferable that the stat bump and the lower layer wiring (electrode pad) to be protected on which the stat bump is installed are covered together. In the case of the present embodiment, it is more preferable to have a covering step for covering the stat bump 105 and the electrode pad 104.

図８（Ａ）は、図５（Ｃ）に示した多層配線基板の拡大図であり、図８（Ｂ）は被覆工程後の多層配線基板の状態を示している。ただし、以下図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   FIG. 8A is an enlarged view of the multilayer wiring board shown in FIG. 5C, and FIG. 8B shows the state of the multilayer wiring board after the covering step. However, in the drawings, the same reference numerals are assigned to the parts described above, and the description thereof is omitted.

図８（Ａ）を参照するに、本図に示す状態は、レベリング工程後であり、スタットバンプが電極パッドをカバーする面積が増大しているが、例えば四角形に形成された電極パッドの隅には、スタットバンプで覆いきれない部分がある。そこで、図８（Ｂ）に示すように、電極パッドをメッキ層１０５Ａで被覆することで、例えばＡｌからなる電極パッドの表面を保護することが可能となり、Ａｌの腐食を防止することが可能となる。   Referring to FIG. 8A, the state shown in this figure is after the leveling process, and the area where the stat bump covers the electrode pad is increased. For example, in the corner of the electrode pad formed in a square shape. There are parts that cannot be covered with stat bumps. Therefore, as shown in FIG. 8B, by covering the electrode pad with the plating layer 105A, the surface of the electrode pad made of, for example, Al can be protected, and corrosion of Al can be prevented. Become.

この場合、スタットバンプの表面を同時に被覆し、スタットバンプの表面を保護すると好適である。例えば、Ａｕからなるスタットバンプを被覆することで、スタットバンプ上に形成される、Ｃｕからなるビア配線との間での、ＡｕとＣｕの相互拡散を防止することが可能となる。例えば、ＡｕとＣｕの相互拡散が生じた場合、脆性材料であるＡｕとＣｕの合金が生成されてしまい、ビア配線が脆くなる場合があるが、スタットバンプを被覆することで、このような脆性材料が生成される現象を防止することが可能となる。   In this case, it is preferable to cover the surface of the stat bump at the same time to protect the surface of the stat bump. For example, by covering a stat bump made of Au, mutual diffusion of Au and Cu between the via wiring made of Cu formed on the stat bump can be prevented. For example, when interdiffusion between Au and Cu occurs, an alloy of Au and Cu, which is a brittle material, is generated, and the via wiring may become brittle. By covering the stat bump, such brittleness may occur. It is possible to prevent the phenomenon that the material is generated.

また、電極パッドとスタットバンプを被覆する材料としては、例えばＮｉが好適であり、Ｎｉの無電解メッキにより形成した前記被覆層１０５Ａにより、上記の効果を得ることができる。このような被覆工程は、レベリングの前に実施することも可能であり、同様の効果を得ることができる。   In addition, as a material for covering the electrode pad and the stat bump, for example, Ni is suitable, and the above-described effect can be obtained by the covering layer 105A formed by electroless plating of Ni. Such a covering step can be performed before leveling, and the same effect can be obtained.

また、本実施例は、半導体チップを実装する場合に限られず、以下に示すように、様々な多層配線の形成に用いることが可能であり、実施例１の場合と同様の効果を奏する。   Further, the present embodiment is not limited to the case of mounting a semiconductor chip, and can be used for forming various multilayer wirings as will be described below, and has the same effect as that of the first embodiment.

図９は、コア基板上に多層配線構造が形成される多層配線基板、例えばビルドアップ基板の製造に本実施例を適用した例を示す、概略断面図である。   FIG. 9 is a schematic cross-sectional view showing an example in which the present embodiment is applied to the manufacture of a multilayer wiring board in which a multilayer wiring structure is formed on a core substrate, for example, a build-up board.

図９を参照するに、本実施例による多層配線基板では、コア基板１２１上に下層配線１２２が形成され、当該下層配線１２２上には、スタットバンプ１２３が形成されている。また、当該スタットバンプ１２３はレベリングが行われ、レーザーの受け部分の面積が大きくなっている。さらに、前記コア基板１２１と前記スタットバンプ１２３を覆うように絶縁層１２９が形成されている。当該絶縁層１２９に形成されたビアホールには前記下層配線１２２に電気的に接続されるビア配線１２４が、さらに当該ビア配線１２４上には当該ビア配線１２４に接続される上層配線１２５が形成されている。   Referring to FIG. 9, in the multilayer wiring board according to the present embodiment, a lower layer wiring 122 is formed on a core substrate 121, and a stat bump 123 is formed on the lower layer wiring 122. Further, the stat bump 123 is leveled, and the area of the laser receiving portion is increased. Further, an insulating layer 129 is formed so as to cover the core substrate 121 and the stat bump 123. A via wiring 124 electrically connected to the lower layer wiring 122 is formed in the via hole formed in the insulating layer 129, and an upper layer wiring 125 connected to the via wiring 124 is formed on the via wiring 124. Yes.

本図に示したスタットバンプ１２３、絶縁層１２９、ビア配線１２４および上層配線１２５は、図５（Ｂ）〜図７（Ｇ）に示したスタットバンプ１０５、絶縁層１０９、ビア配線１１２および上層配線１１４と同様にして形成することが可能であり、同様の効果を奏する。   The stat bump 123, the insulating layer 129, the via wiring 124 and the upper layer wiring 125 shown in this figure are the same as the stat bump 105, the insulating layer 109, the via wiring 112 and the upper layer wiring shown in FIGS. It can be formed in the same manner as 114, and has the same effect.

また、前記上層配線１２５上にはスタットバンプ１２６が設置され、前記絶縁層１２９と前記スタットバンプ１２６を覆うように絶縁層１３０が形成されている。当該絶縁層１３０に形成されたビアホールには、前記上層配線１２５に電気的に接続されるビア配線１２７が、さらに当該ビア配線１２７上には当該ビア配線１２７に接続される上層配線１２８が形成されている。   Further, a stat bump 126 is provided on the upper layer wiring 125, and an insulating layer 130 is formed so as to cover the insulating layer 129 and the stat bump 126. A via wiring 127 electrically connected to the upper wiring 125 is formed in the via hole formed in the insulating layer 130, and an upper wiring 128 connected to the via wiring 127 is further formed on the via wiring 127. ing.

これらの、スタットバンプ１２６、絶縁層１３０、ビア配線１２７および上層配線１２８は、スタットバンプ１２３、絶縁層１２９、ビア配線１２４および上層配線１２５と同様にして形成することが可能である。   The stat bump 126, the insulating layer 130, the via wiring 127, and the upper layer wiring 128 can be formed in the same manner as the stat bump 123, the insulating layer 129, the via wiring 124, and the upper layer wiring 125.

同様の工程を繰り返して、さらに複数の配線構造を積層することが可能である。   It is possible to stack a plurality of wiring structures by repeating the same process.

このようにして、単純な方法で、配線または配線の下地となる基板、絶縁層などにダメージを与える事無く、下層となる配線と上層となる配線を電気的に接続して多層配線構造を形成することが可能となる。   In this way, a multilayer wiring structure is formed by electrically connecting the lower layer wiring and the upper layer wiring in a simple manner without damaging the wiring or the substrate underlying the wiring, the insulating layer, etc. It becomes possible to do.

本実施例は様々な多層配線構造に適用することが可能であり、半導体チップ内蔵基板、ビルドアップ基板、その他の多層配線構造を有する電子機器、電子部品などに広く適用することが可能である。   The present embodiment can be applied to various multilayer wiring structures, and can be widely applied to a semiconductor chip built-in substrate, a build-up substrate, electronic equipment having other multilayer wiring structures, electronic components, and the like.

次に、実施例１に記載した製造方法を用いて形成した、半導体チップを内蔵した多層配線基板の一例の概略断面図を図１０に示す。   Next, FIG. 10 shows a schematic cross-sectional view of an example of a multilayer wiring board with a built-in semiconductor chip formed by using the manufacturing method described in the first embodiment.

図１０を参照するに、本実施例による、半導体チップを内蔵した多層配線基板２００は、基板１５１を用いて形成されている。前記基板１５１上には、パターニングされたＣｕよりなる配線１５２が形成されており、当該配線１５２を覆うように、絶縁層１５３が形成されている。   Referring to FIG. 10, a multilayer wiring board 200 incorporating a semiconductor chip according to the present embodiment is formed using a substrate 151. A wiring 152 made of patterned Cu is formed on the substrate 151, and an insulating layer 153 is formed so as to cover the wiring 152.

前記絶縁層１５３上には、半導体チップが実装され、また、電解メッキにより形成された、パターニングされたＣｕよりなる配線２０８が設置されている。   On the insulating layer 153, a semiconductor chip is mounted, and a wiring 208 made of patterned Cu formed by electrolytic plating is provided.

当該半導体チップは、例えばＳｉからなる半導体基板２０１上に形成されたデバイス面２０２を有する、半導体チップである。前記デバイス面２０２上は、例えばＳｉＮなどからなる保護膜２０３に覆われており、また当該デバイス面２０２上には、例えばＡｌからなる電極パッド２０４が複数形成されており、当該電極パッド２０４が露出するように、当該保護膜２０３には開口部が設けられている。   The semiconductor chip is a semiconductor chip having a device surface 202 formed on a semiconductor substrate 201 made of, for example, Si. The device surface 202 is covered with a protective film 203 made of, for example, SiN, and a plurality of electrode pads 204 made of, for example, Al are formed on the device surface 202, and the electrode pads 204 are exposed. As described above, the protective film 203 is provided with an opening.

本図に示す、スタットバンプ２０５、接着層２０６、絶縁層２０９、ビア配線２１２、上層配線２１４は、図７（Ｇ）に示す、スタットバンプ１０５、接着層１０６、絶縁層１０９、ビア配線１１２、上層配線１１４と同様の構造を有しており、同様の方法で構成することが可能であり、またその場合、図７（Ｇ）に示した場合と同様の効果を奏する。また、本図に示す、ビア配線２１３、上層配線２１５は、図７（Ｇ）に示すビア配線１１３、上層配線１１４と同様の構造を有しており、同様の方法で構成することが可能である。   The stat bump 205, the adhesive layer 206, the insulating layer 209, the via wiring 212, and the upper layer wiring 214 shown in this figure are the stat bump 105, the adhesive layer 106, the insulating layer 109, the via wiring 112, and the via wiring 112 shown in FIG. It has a structure similar to that of the upper wiring 114 and can be configured by the same method, and in that case, the same effect as that shown in FIG. In addition, the via wiring 213 and the upper layer wiring 215 shown in this drawing have the same structure as the via wiring 113 and the upper layer wiring 114 shown in FIG. 7G, and can be configured in the same manner. is there.

本図に示す多層配線基板２００の場合、さらに前記絶縁層２０９、前記上層配線２１４および前記上層配線２１５を覆うようにソルダーレジスト２１６が形成され、当該ソルダーレジスト２１６の開口部に、前記上層配線２１４に電気的に接続される、例えばＮｉ／Ａｕからなるメッキ層２１７が形成され、さらに当該メッキ層２１７上に、ソルダー接続部２１９が形成されている。   In the case of the multilayer wiring board 200 shown in this figure, a solder resist 216 is further formed so as to cover the insulating layer 209, the upper layer wiring 214 and the upper layer wiring 215, and the upper layer wiring 214 is formed in the opening of the solder resist 216. A plating layer 217 made of, for example, Ni / Au is formed, and a solder connection portion 219 is formed on the plating layer 217.

前記ソルダー接続部２１９上には、例えば半導体チップが実装可能な構造になっており、本実施例の場合には、電極パッド２２０を有する、半導体チップ２２１が実装されており、当該電極パッド２２０が前記ソルダー接続部２１９に電気的に接続されており、また前記半導体チップ２２１と前記ソルダーレジスト２１６の間には、アンダーフィル２１８が充填されている。   On the solder connection part 219, for example, a semiconductor chip can be mounted. In this embodiment, a semiconductor chip 221 having an electrode pad 220 is mounted. The solder connection part 219 is electrically connected, and an underfill 218 is filled between the semiconductor chip 221 and the solder resist 216.

本図に示す多層配線基板では、半導体チップを内蔵することが可能であり、さらに基板の外側に別の半導体チップを実装することが可能である。このように、本実施例では、基板に半導体チップを高密度に実装することが可能であり、半導体装置を有する基板の小型化・高集積化が可能となる。   In the multilayer wiring board shown in this figure, a semiconductor chip can be incorporated, and another semiconductor chip can be mounted outside the board. As described above, in this embodiment, semiconductor chips can be mounted on a substrate with high density, and the substrate having a semiconductor device can be downsized and highly integrated.

［参考例１］
また、スタットバンプを用いた多層配線の形成方法、多層配線基板の製造方法は上記の場合に限られるものではない。例えば、次に、図１１（Ａ）〜（Ｃ）、図１２（Ｄ）〜（Ｅ）および図１３（Ｆ）〜（Ｇ）に、本発明の参考例１による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示す。 [ Reference Example 1 ]
Further, the method for forming a multilayer wiring using a stat bump and the method for manufacturing a multilayer wiring board are not limited to the above case. For example, next, FIGS. 11 (A) to (C), FIGS. 12 (D) to (E), and FIGS. 13 (F) to (G) are multilayers each including a semiconductor chip according to Reference Example 1 of the present invention. A method for manufacturing a wiring board will be described step by step.

まず、図１１（Ａ）には、例えばＳｉからなる半導体基板３０１上に形成されたデバイス面３０２を有する、半導体チップを示す。前記デバイス面３０２上は、例えばＳｉＮなどからなる保護膜３０３に覆われており、また当該デバイス面３０２上には、例えばＡｌからなる電極パッド３０４が複数形成されており、当該電極パッド３０４が露出するように、当該保護膜３０３には開口部が設けられている。   First, FIG. 11A shows a semiconductor chip having a device surface 302 formed on a semiconductor substrate 301 made of, for example, Si. The device surface 302 is covered with a protective film 303 made of, for example, SiN, and a plurality of electrode pads 304 made of, for example, Al are formed on the device surface 302, and the electrode pads 304 are exposed. As described above, the protective film 303 is provided with an opening.

次に、図１１（Ｂ）に示す工程で、ワイヤーボンダー装置により、前記電極パッド３０４上に、例えばＡｕからなるスタットバンプ３０５を形成する。前記スタットバンプ３０５は、後述するように、前記電極パッド３０４上に形成されるビア配線の一部となり、多層配線構造において、当該ビア配線上に形成される上層配線と電気的に接続される構造となる。   Next, in the step shown in FIG. 11B, a stat bump 305 made of, for example, Au is formed on the electrode pad 304 by a wire bonder device. As will be described later, the stat bump 305 becomes a part of the via wiring formed on the electrode pad 304 and is electrically connected to the upper wiring formed on the via wiring in the multilayer wiring structure. It becomes.

本参考例の場合、例えば前記保護膜３０４からのスタットバンプの高さは、典型的には５０〜６０μｍであるが、この数字に限定されるものではない。 In the case of this reference example, for example, the height of the stat bump from the protective film 304 is typically 50 to 60 μm, but is not limited to this number.

また、本図に示す工程において、必要に応じて、Ｓｉからなる前記半導体基板３０１の裏面研削（バックグラインド）を行って基板の薄膜化を行ってもよい。また、必要に応じて、前記半導体基板３０１の個片化（ダイシング）を行って、ウェハ形状からチップ形状に加工した後に行ってもよい。   Moreover, in the process shown in this drawing, the substrate may be thinned by performing back surface grinding (back grinding) of the semiconductor substrate 301 made of Si, if necessary. Further, if necessary, the semiconductor substrate 301 may be singulated (diced) and processed from a wafer shape to a chip shape.

次に、図１１（Ｃ）に示す工程で、半導体チップを基板３０７に実装する。この場合、半導体チップと前記基板３０７の間に接着層３０６を挿入するようにして半導体チップを実装するが、当該接着層３０６は、例えばテープ状のものでもよく、また、ロウ材などを用いて行ってもよい。   Next, the semiconductor chip is mounted on the substrate 307 in the step illustrated in FIG. In this case, the semiconductor chip is mounted in such a manner that the adhesive layer 306 is inserted between the semiconductor chip and the substrate 307. The adhesive layer 306 may be, for example, a tape-like material, or a brazing material or the like. You may go.

また、前記基板３０７上には、例えばＣｕからなる配線３０８が形成されている。   On the substrate 307, a wiring 308 made of Cu, for example, is formed.

次に、図１２（Ｄ）に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ３０５上に、例えばエポキシなどの樹脂からなる絶縁層３０９を、ラミネートすることにより形成する。また、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。   Next, in the step shown in FIG. 12D, an insulating layer 309 made of a resin such as epoxy is laminated on the stat bump 305 so as to cover the semiconductor chip and the substrate. Further, if necessary, the insulating layer is flattened and cured by applying pressure for flattening or heating such as curing.

次に、図１２（Ｅ）に示す工程において、前記絶縁層３０９から前記スタットバンプ３０５の先端を露出させる。この場合、例えば、前記絶縁層３０９のエッチングを行うことで、前記絶縁層３０９から前記スタットバンプ３０５の先端を露出させる。また、前記絶縁層３０９をエッチングする方法としては、例えば、プラズマを用いたプラズマエッチング（プラズマアッシング）により、絶縁層をエッチングする方法がある。この場合、様々なガスを用いたプラズマにより、絶縁層をエッチングすることが可能であるが、例えば、Ｏ2とＣＦ4をマイクロ波プラズマで励起し、絶縁層をエッチングすることが可能である。 Next, in the step shown in FIG. 12E, the tip of the stat bump 305 is exposed from the insulating layer 309. In this case, for example, the tip of the stat bump 305 is exposed from the insulating layer 309 by etching the insulating layer 309. As a method of etching the insulating layer 309, for example, there is a method of etching the insulating layer by plasma etching (plasma ashing) using plasma. In this case, the insulating layer can be etched by plasma using various gases. For example, O 2 and CF 4 can be excited by microwave plasma to etch the insulating layer.

また、例えば、薬液を用いたウェット処理、いわゆるウェットエッチングによって絶縁層をエッチングすることも可能である。この場合、様々な薬液を用いることが可能であるが、例えば、過マンガン酸ナトリウム、水酸化ナトリウム、過酸化水素などの混合水溶液を用いて絶縁層をエッチングし、スタットバンプの先端を露出させることが可能である。   In addition, for example, the insulating layer can be etched by wet treatment using a chemical solution, so-called wet etching. In this case, various chemical solutions can be used. For example, the insulating layer is etched using a mixed aqueous solution of sodium permanganate, sodium hydroxide, hydrogen peroxide, etc., and the tip of the stat bump is exposed. Is possible.

また、例えば、ＳｉＣやＡｌ2Ｏ3などからなる微粒子を絶縁層に吹き付ける、いわゆるブラスト処理によって絶縁層をエッチングすることも可能であるが、エッチングの方法はこれらに限定されるものではない。 Further, for example, the insulating layer can be etched by so-called blasting, in which fine particles made of SiC, Al 2 O 3 or the like are sprayed onto the insulating layer, but the etching method is not limited to these.

次に、図１３（Ｆ）に示す工程で、前記スタットバンプ３０５の先端に押圧を加え、スタットバンプのレベリングを行う。このレベリング工程を行うことで、複数のスタットバンプ３０５の高さをそろえて配線の信頼性を向上させると共に、後の工程で形成される上層配線との高さを揃え、当該上層配線との接続部を形成する。   Next, in the step shown in FIG. 13F, the tip of the stat bump 305 is pressed to level the stat bump. By performing this leveling step, the reliability of the wiring is improved by aligning the heights of the plurality of stat bumps 305, and the height of the upper layer wiring formed in the subsequent step is aligned and connected to the upper layer wiring. Forming part.

また、前記基板３０９上に形成された前記配線３０８に到達するように、ビアホール３１１を、例えばＣＯ2またはＵＶ−ＹＡＧなどのレーザーにより、前記絶縁層３０９に形成する。 Also, via holes 311 are formed in the insulating layer 309 by a laser such as CO 2 or UV-YAG so as to reach the wiring 308 formed on the substrate 309.

次に、図１３（Ｇ）に示す工程において、前記ビアホール３１１に充填されるビア配線３１３と、前記絶縁層３０９上の配線３１４を、Ｃｕの電解メッキによって形成する。   Next, in the step shown in FIG. 13G, the via wiring 313 filled in the via hole 311 and the wiring 314 on the insulating layer 309 are formed by electrolytic plating of Cu.

この場合、Ｃｕのメッキにあたっては、図１（Ｂ）〜図２（Ｆ）に示した場合と同様に実施すればよい。すなわち、Ｃｒ／Ｃｕからなるバリア／シード層の形成、レジストのパターニング、Ｃｕの電解メッキ、レジストパターンの剥離、バリア／シード層のエッチングの順に行えばよい。   In this case, Cu plating may be performed in the same manner as shown in FIGS. 1B to 2F. That is, a barrier / seed layer made of Cr / Cu, resist patterning, Cu electroplating, resist pattern peeling, and barrier / seed layer etching may be performed in this order.

前記配線３１４は、前記ビア配線３１３および前記スタットバンプ３０５上に、それぞれ、前記ビア配線３１３および前記スタットバンプ３０５に電気的に接続されるように形成される。   The wiring 314 is formed on the via wiring 313 and the stat bump 305 so as to be electrically connected to the via wiring 313 and the stat bump 305, respectively.

さらに、本図に示す工程の後に、必要に応じて絶縁層や、ビア配線、当該ビア配線に接続される配線などの多層配線構造を、図１１（Ｂ）〜図１３（Ｇ）に示した場合と同様にして形成する。   Further, after the steps shown in this drawing, a multilayer wiring structure such as an insulating layer, a via wiring, and a wiring connected to the via wiring is shown in FIGS. 11B to 13G as necessary. It is formed in the same manner as in the case.

本参考例の場合、前記スタットバンプ３０５が、ビア配線の機能を有しており、絶縁層を挟んで、下層配線（前記電極パッド３０４）と、上層配線３１４を電気的に接続している。このように、スタットバンプを用いて多層配線の接続を行うことで、例えば、従来ビア配線を形成するために必要であった、レーザー用いてビアホールを形成する、いわゆるレーザービア加工工程が不用となる。このため、下層配線（電極パッド）がレーザーの照射を受けることがなく、下層配線がレーザーによって飛散することがなく、下層配線の下地の膜や、下層配線の下に形成されるデバイスがダメージを受けることがない。 In the case of this reference example, the stat bump 305 has a function of via wiring, and the lower layer wiring (the electrode pad 304) and the upper layer wiring 314 are electrically connected with the insulating layer interposed therebetween. Thus, by connecting the multilayer wiring using the stat bump, for example, a so-called laser via processing step of forming a via hole using a laser, which has been necessary for forming a conventional via wiring, becomes unnecessary. . For this reason, the lower layer wiring (electrode pad) is not irradiated with laser, the lower layer wiring is not scattered by the laser, and the underlying film of the lower layer wiring and the device formed under the lower layer wiring are damaged. I do not receive it.

また、従来は、このようにレーザーのダメージを低減するために、保護されるべき、電極パッドなどの下層配線上に、例えばパターンメッキなどの方法で保護パターンが形成する方法をとる場合があった。しかし、このような保護パターンを形成する場合には、多層配線を形成する場合のコストが増大する問題があった。また、レジスト材料やウェット処理のための薬液などの材料費がかかる問題があった。   Further, conventionally, in order to reduce laser damage, there has been a case where a protective pattern is formed on a lower layer wiring such as an electrode pad to be protected by a method such as pattern plating. . However, when such a protective pattern is formed, there is a problem that the cost for forming a multilayer wiring increases. In addition, there is a problem that material costs such as resist materials and chemicals for wet processing are required.

本参考例の場合、このような保護パターンを必要としないため、多層配線を形成する工程が単純となり、多層配線を形成する場合のコストを低減できる効果を奏する。また、ワイヤーボンダーによるスタットバンプの形成は、短時間での処理が可能であり、多層配線の形成に係る処理時間を大幅に短縮できる効果を奏する。 In the case of this reference example, since such a protective pattern is not required, the process of forming the multilayer wiring is simplified, and the cost for forming the multilayer wiring can be reduced. Further, the formation of the stat bump by the wire bonder can be processed in a short time, and the processing time related to the formation of the multilayer wiring can be greatly shortened.

また、従来は、レジスト（マスク）のパターニング処理が必要であるため、フォトリソグラフィーなどのパターニング工程を要し、ウェハレベルで処理する必要があった。本参考例の場合、スタットバンプが形成される対象となる下層配線（電極パッド）が形成された半導体基板が、ダイシングされている場合であっても、またダイシングされていない場合であっても、すなわち、チップレベルでもウェハレベルであっても処理が可能であり、処理の自由度が高い特長を有する。 Conventionally, since a resist (mask) patterning process is required, a patterning process such as photolithography is required, and it has been necessary to perform the process at the wafer level. In the case of this reference example, even if the semiconductor substrate on which the lower layer wiring (electrode pad) on which the stat bump is to be formed is diced or not diced, That is, it is possible to perform processing at the chip level or the wafer level, and has a feature that the degree of freedom of processing is high.

また、スタットバンプと、スタットバンプが設置されて保護される配線（電極パッド）が、共にＮｉなどの金属により被覆される工程を有すると、さらに好適である。本参考例の場合、前記スタットバンプ３０５と、前記電極パッド３０４をＮｉメッキにより被覆する被覆工程を有するようにすると、さらに好適である。 Further, it is more preferable that the stat bump and the wiring (electrode pad) on which the stat bump is installed and protected are covered with a metal such as Ni. In the case of this reference example, it is more preferable to have a covering step of covering the stat bump 305 and the electrode pad 304 by Ni plating.

図１４（Ａ）は、図１１（Ｂ）に示した多層配線基板の拡大図であり、図１４（Ｂ）は被覆工程後の多層配線基板の状態を示している。ただし、以下図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   FIG. 14A is an enlarged view of the multilayer wiring board shown in FIG. 11B, and FIG. 14B shows the state of the multilayer wiring board after the covering step. However, in the drawings, the same reference numerals are assigned to the parts described above, and the description thereof is omitted.

図１４（Ａ）を参照するに、例えば四角形に形成された電極パッドの隅には、スタットバンプで覆いきれない部分がある。そこで、図１４（Ｂ）に示すように、電極パッドをメッキ層３０５Ａで被覆することで、例えばＡｌからなる電極パッドの表面を保護することが可能となり、Ａｌの腐食を防止することが可能となる。   Referring to FIG. 14A, for example, there is a portion that cannot be covered with a stat bump at a corner of an electrode pad formed in a square shape. Therefore, as shown in FIG. 14B, by covering the electrode pad with a plating layer 305A, the surface of the electrode pad made of, for example, Al can be protected, and corrosion of Al can be prevented. Become.

この場合、スタットバンプの表面を同時に被覆し、スタットバンプの表面を保護すると好適である。例えば、Ａｕからなるスタットバンプを被覆することで、スタットバンプ上に形成される、Ｃｕからなるビア配線との間での、ＡｕとＣｕの相互拡散を防止することが可能となる。例えば、ＡｕとＣｕの相互拡散が生じた場合、脆性材料であるＡｕとＣｕの合金が生成されてしまい、ビア配線が脆くなる場合があるが、スタットバンプを被覆することで、このような脆性材料が生成される現象を防止することが可能となる。   In this case, it is preferable to cover the surface of the stat bump at the same time to protect the surface of the stat bump. For example, by covering a stat bump made of Au, mutual diffusion of Au and Cu between the via wiring made of Cu formed on the stat bump can be prevented. For example, when interdiffusion between Au and Cu occurs, an alloy of Au and Cu, which is a brittle material, is generated, and the via wiring may become brittle. By covering the stat bump, such brittleness may occur. It is possible to prevent the phenomenon that the material is generated.

また、電極パッドとスタットバンプを被覆する材料としては、例えばＮｉが好適であり、Ｎｉの無電解メッキにより形成した前記被覆層３０５Ａにより、上記の効果を得ることができる。   Further, as a material for covering the electrode pad and the stat bump, for example, Ni is suitable, and the above effect can be obtained by the coating layer 305A formed by electroless plating of Ni.

また、図１２（Ｅ）に示した工程において、絶縁層からスタットバンプの先端を露出させる方法は、絶縁層をエッチングする方法に限らず、例えば、以下に示す方法で行う事が可能である。   In the step shown in FIG. 12E, the method of exposing the tip of the stat bump from the insulating layer is not limited to the method of etching the insulating layer, and can be performed by the following method, for example.

図１５（Ａ）〜（Ｂ）は、絶縁層からスタットバンプの先端を露出させる方法の変形例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   15A to 15B show a modification of the method for exposing the tip of the stat bump from the insulating layer. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

本図に示す場合、絶縁層３０９Ａは、第１の絶縁層３０９ａと、当該第１の絶縁層３０９ａ上に積層された、第２の絶縁層３０９ｂから構成されており、当該絶縁層３０９Ａが、前記スタットバンプ３０５と半導体チップを覆うようになっている。   In the case shown in this figure, the insulating layer 309A is composed of a first insulating layer 309a and a second insulating layer 309b stacked on the first insulating layer 309a. The stat bump 305 and the semiconductor chip are covered.

ここで、前記第２の絶縁層３０９ｂを前記第１の絶縁層３０９ａより剥離することで、前記スタットバンプ３０５の先端を絶縁層より露出させることが可能となる。以下の工程は、図１３（Ｆ）以下の工程と同様にできる。   Here, by peeling off the second insulating layer 309b from the first insulating layer 309a, the tip of the stat bump 305 can be exposed from the insulating layer. The following steps can be performed in the same manner as the steps in FIG.

この場合、剥離される前記第２の絶縁層３０９ｂは、前記第１の絶縁層３０９ａよりも軟らかい材料であることが好ましい。   In this case, it is preferable that the second insulating layer 309b to be peeled is a material softer than the first insulating layer 309a.

前記第１の絶縁層３０９ａに用いる材料としては、例えばエポキシ系の樹脂を用いることが可能であり、前記第２の絶縁層３０９ｂに用いる材料としては、例えばＰＴＦＥ（ポリテトラフルオロエチレン）、ＰＩ（ポリイミド）、ＰＥＮ（ポリエチレンナフタレート）などの材料を用いることが好ましい。   As a material used for the first insulating layer 309a, for example, an epoxy resin can be used, and as a material used for the second insulating layer 309b, for example, PTFE (polytetrafluoroethylene), PI ( It is preferable to use materials such as polyimide) and PEN (polyethylene naphthalate).

［参考例２］
また、上記参考例１は、以下に示すように変形して用いることも可能である。 [ Reference Example 2 ]
Further, the reference example 1 can be modified as follows and used.

例えば、図１６（Ａ）〜（Ｃ）、図１７（Ｄ）〜（Ｅ）および図１８（Ｆ）〜（Ｇ）に、本発明の参考例２による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 For example, FIGS. 16 (A) to (C), FIGS. 17 (D) to (E) and FIGS. 18 (F) to (G) show a multilayer wiring board incorporating a semiconductor chip according to Reference Example 2 of the present invention. A manufacturing method will be described step by step. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

まず、図１６（Ａ）〜（Ｂ）に示す工程は、図１１（Ａ）〜（Ｂ）に示す工程と同一である。以下、図１６（Ｃ）〜図１８（Ｇ）に示す工程は、参考例１の、図１１（Ｃ）〜図１３（Ｇ）に示す工程に対応しており、参考例１と異なる部分のみ説明する。 First, the steps shown in FIGS. 16A to 16B are the same as the steps shown in FIGS. Hereinafter, the process shown in FIG. 16 (C) ~ Figure 18 (G) is, in Reference Example 1 corresponds to the step shown in FIG. 11 (C) ~ Figure 13 (G), and only different parts Reference Example 1 explain.

図１６（Ｃ）に示す工程では、前記配線３０８上にスタッッドバンプを積層し、スタットバンプ構造３１５を形成する。当該スタットバンプ構造は、スタットバンプを設置した後で、キャピラリーなどの装置によって当該スタットバンプに押圧を加え、押圧が加えられたスタットバンプ上にさらにスタットバンプを積層する工程を繰り返し、最後に押圧が加えられないスタットバンプを設置して構成されている。そのため、スタットバンプ構造３１５は、押圧が加えられて積層されたスタットバンプ構造３１５Ａ上に、押圧が加えられずに積層されたスタットバンプ３１５Ｂが載置された構造になっている。   In the step shown in FIG. 16C, stud bumps 315 are formed by stacking stud bumps on the wiring 308. In the stat bump structure, after the stat bump is installed, the stat bump is pressed by a device such as a capillary, and the stat bump is further laminated on the pressed stat bump. It is configured with stat bumps that cannot be added. Therefore, the stat bump structure 315 has a structure in which the stat bump 315B laminated without being pressed is placed on the stat bump structure 315A laminated with the pressure applied.

次に、図１７（Ｄ）に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ３０５およびスタットバンプ構造３１５上に、例えばエポキシなどの樹脂からなる絶縁層３０９を、ラミネートすることにより形成する。また、必要に応じて必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。   Next, in the step shown in FIG. 17D, an insulating layer 309 made of a resin such as epoxy is laminated on the stat bump 305 and the stat bump structure 315 so as to cover the semiconductor chip and the substrate. To form. Further, if necessary, pressing for planarization is applied as necessary, and heating such as curing is performed to planarize and cure the insulating layer.

次に、図１７（Ｅ）に示す工程においては、図１２（Ｅ）に示した工程と同様にして、前記絶縁層３０９から前記スタットバンプ３０５および前記スタットバンプ構造３１５の先端を露出させる。   Next, in the step shown in FIG. 17E, the tips of the stat bump 305 and the stat bump structure 315 are exposed from the insulating layer 309 in the same manner as the step shown in FIG.

次に、図１８（Ｆ）に示す工程で、前記スタットバンプ３０５および前記スタットバンプ構造３１５の先端に押圧を加え、レベリングを行う。このレベリング工程を行うことで、複数の、スタットバンプ３０５およびスタットバンプ構造３１５の高さをそろえて配線の信頼性を向上させると共に、後の工程で形成される上層配線との高さを揃え、当該上層配線との接続部を形成する。   Next, in the step shown in FIG. 18F, pressure is applied to the tips of the stat bump 305 and the stat bump structure 315 to perform leveling. By performing this leveling step, the height of the plurality of stat bumps 305 and the stat bump structure 315 is made uniform to improve the reliability of the wiring, and the height of the upper layer wiring formed in the subsequent process is made uniform, A connection portion with the upper layer wiring is formed.

次に、図１８（Ｇ）に示す工程において、前記絶縁層３０９上に、上層配線３１６を、図１３（Ｇ）に示した前記上層配線３１４の場合と同様に、Ｃｕの電解メッキによって形成する。   Next, in the step shown in FIG. 18G, the upper layer wiring 316 is formed on the insulating layer 309 by Cu electroplating, as in the case of the upper layer wiring 314 shown in FIG. .

前記上層配線３１６は、前記スタットバンプ３０５および前記スタットバンプ構造３１５上に、前記スタットバンプ３０５および前記スタットバンプ構造３１５に電気的に接続されるように形成される。   The upper layer wiring 316 is formed on the stat bump 305 and the stat bump structure 315 so as to be electrically connected to the stat bump 305 and the stat bump structure 315.

本参考例の場合、参考例１の場合と同様の効果を奏するとともに、前記配線３０８上に形成されるビア配線をスタットバンプによって形成しているため、レーザー工程が不用となる。そのため、高価なレーザー装置が不用となり、多層配線を形成するためのコストが抑制される効果を奏する。 In the case of the present reference example, the same effect as in the case of the reference example 1 is obtained , and the via wiring formed on the wiring 308 is formed by the stat bump, so that the laser process becomes unnecessary. Therefore, an expensive laser device is not required, and the cost for forming the multilayer wiring can be suppressed.

さらに、レーザー工程の後の、ビアホール内に残留した残留物を除去する、いわゆるデスミア工程が不用となるため、従来デスミア工程で用いていたウェット処理のための薬液が不用となる。このため、多層配線を形成するためのコストが抑制される上に、使用後の薬液の廃棄などが不用となって、環境に与える影響を抑制することができる。   Furthermore, since the so-called desmear process for removing the residue remaining in the via hole after the laser process is unnecessary, the chemical solution for the wet treatment that has been used in the conventional desmear process is unnecessary. For this reason, the cost for forming the multilayer wiring is suppressed, and disposal of the chemical solution after use becomes unnecessary, and the influence on the environment can be suppressed.

［参考例３］
また、本参考例は、半導体チップを実装する場合に限られず、以下に示すように、様々な多層配線の形成に用いることが可能である。 [ Reference Example 3 ]
Further, this reference example is not limited to the case of mounting a semiconductor chip, and can be used for forming various multilayer wirings as described below.

図１９（Ａ）〜（Ｃ）は多層配線基板、例えばビルドアップ基板の製造方法を、手順を追って示したものである。   FIGS. 19A to 19C show a method of manufacturing a multilayer wiring board, for example, a build-up board, step by step.

図１９（Ａ）の工程では、コア基板３２１上に、Ｃｕからなる、パターニングされた配線３２２が形成されており、当該配線３２２上に、例えばＡｕからなるスタットバンプ３２３およびスタットバンプ３２４を、ワイヤーボンダー装置により形成する。   In the step of FIG. 19A, a patterned wiring 322 made of Cu is formed on the core substrate 321, and a stat bump 323 and a stat bump 324 made of Au, for example, are formed on the wiring 322 by wire. It is formed by a bonder device.

次に、図１９（Ｂ）に示す工程では、前記コア基板３２１と、前記スタットバンプ３２３、スタットバンプ３２４上に、当該コア基板３２１と、前記スタットバンプ３２３、スタットバンプ３２４を覆うように、図１２（Ｄ）に示した場合と同様にして、例えばエポキシなどの樹脂からなる絶縁層３２６を形成する。   Next, in the step shown in FIG. 19B, the core substrate 321, the stat bump 323, and the stat bump 324 are covered on the core substrate 321, the stat bump 323, and the stat bump 324. Similarly to the case shown in FIG. 12D, an insulating layer 326 made of a resin such as epoxy is formed.

そこで、図１２（Ｅ）に示した場合と同様にして、前記絶縁層３２６をエッチングして前記スタットバンプ３２３と前記スタットバンプ３２４の先端を前記絶縁層３２６より露出させる。   Therefore, the insulating layer 326 is etched to expose the stat bumps 323 and the tips of the stat bumps 324 from the insulating layer 326 in the same manner as shown in FIG.

次に、前記スタットバンプ３２３を、例えばワイヤーボンダー装置のキャピラリーなどによって押圧を加えることで、図に示すように絶縁層から突出した部分の高さを低くする。さらに当該スタットバンプ３２３上に、当該スタットバンプ３２３に電気的に接続される、Ｃｕの電解メッキによってパターニングされた、上層配線３２５を形成する。この場合、Ｃｕの電解メッキによって配線を形成する方法は、例えば、図１（Ｂ）〜図２（Ｆ）に示した場合と同様に実施すればよい。すなわち、Ｃｒ／Ｃｕからなるバリア／シード層の形成、レジストのパターニング、Ｃｕの電解メッキ、レジストパターンの剥離、バリア／シード層のエッチングの順に行えばよい。   Next, the stat bump 323 is pressed by, for example, a capillary of a wire bonder device, thereby reducing the height of the portion protruding from the insulating layer as shown in the figure. Further, on the stat bump 323, an upper layer wiring 325 that is electrically connected to the stat bump 323 and patterned by electrolytic plating of Cu is formed. In this case, the method for forming the wiring by electrolytic plating of Cu may be performed, for example, in the same manner as in the case shown in FIGS. That is, a barrier / seed layer made of Cr / Cu, resist patterning, Cu electroplating, resist pattern peeling, and barrier / seed layer etching may be performed in this order.

また、本工程では前記スタットバンプ３２４には押圧が加えられず、当該スタットバンプ３２４の先端は、後述するように、前記配線３２５のさらに上層の配線に接続される。   Further, in this step, no pressure is applied to the stat bump 324, and the tip of the stat bump 324 is connected to the wiring of the upper layer of the wiring 325, as will be described later.

次に、図１９（Ｃ）に示す工程では、前記配線３２５と前記絶縁層３２６上に、図１９（Ｂ）の工程と同様に絶縁層３２８を形成し、当該絶縁層３２８をエッチングして当該絶縁層３２８から前記スタットバンプ３２４の先端を露出させる。さらに前記配線３２５を形成した場合と同様にして、前記スタットバンプ３２４上に、当該スタットバンプ３２４に電気的に接続される、Ｃｕからなる配線３２７を形成する。   Next, in a step illustrated in FIG. 19C, an insulating layer 328 is formed over the wiring 325 and the insulating layer 326 in the same manner as in the step of FIG. 19B, and the insulating layer 328 is etched to The tip of the stat bump 324 is exposed from the insulating layer 328. Further, in the same manner as when the wiring 325 is formed, a wiring 327 made of Cu that is electrically connected to the stat bump 324 is formed on the stat bump 324.

このようにして、最下層の配線であるコア基板上の下層配線３２２と、当該下層配線３２２上に形成された絶縁層３２６上に形成された前記上層配線３２５が、前記スタットバンプ３２３を介して接続される多層配線構造が形成さる。さらに、前記上層配線３２５の上層の配線であって、前記上層配線３２５上の絶縁層３２８上に形成される前記上層配線３２７と、前記下層配線３２２は、前記スタットバンプ３２４を介して電気的に接続される構造になっている。   In this way, the lower layer wiring 322 on the core substrate, which is the lowermost layer wiring, and the upper layer wiring 325 formed on the insulating layer 326 formed on the lower layer wiring 322 pass through the stat bump 323. A multilayer wiring structure to be connected is formed. Further, the upper layer wiring 327 formed on the insulating layer 328 on the upper layer wiring 325 and the lower layer wiring 322 are electrically connected via the stat bump 324. It is structured to be connected.

すなわち、本参考例では、従来のビアホール加工などの手法を用いる事無く、単純な工程で、かつ短時間で、多層配線の電気的な接続を行って多層配線構造を形成することが可能であり、下層配線と上層配線を電気的に接続すること、また当該下層配線と、当該上層配線のさらに上層の配線の電気的な接続をも行う事が可能である。 That is, in this reference example, it is possible to form a multilayer wiring structure by electrically connecting the multilayer wiring in a simple process and in a short time without using a conventional technique such as via hole processing. The lower layer wiring and the upper layer wiring can be electrically connected, and the lower layer wiring and the upper layer wiring of the upper layer wiring can be electrically connected.

また、本発明による多層配線の接続方法は、上記に示した構造に限定されるものではなく、多層配線構造を有する様々な基板、電子部品、半導体装置などに広く適用することが可能である。   In addition, the connection method of the multilayer wiring according to the present invention is not limited to the structure described above, and can be widely applied to various substrates, electronic components, semiconductor devices and the like having a multilayer wiring structure.

［参考例４］
次に、参考例１に記載した製造方法を用いて形成した、半導体チップを内蔵した多層配線基板の一例の概略断面図を図２０に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 [ Reference Example 4 ]
Next, FIG. 20 shows a schematic cross-sectional view of an example of a multilayer wiring board with a built-in semiconductor chip formed by using the manufacturing method described in Reference Example 1 . However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

図２０を参照するに、本参考例による、半導体チップを内蔵した多層配線基板３００は、図１０に示した多層配線基板２００の場合と同様に、基板１５１を用いて形成されている。 Referring to FIG. 20, the multilayer wiring board 300 incorporating the semiconductor chip according to the present reference example is formed using the substrate 151 as in the case of the multilayer wiring board 200 shown in FIG.

本図に示す半導体チップは図１０に示した半導体チップと同一の構造を有しており、半導体基板４０１、デバイス面４０２、保護膜４０３、および電極パッド４０４は、それぞれ前記半導体基板４０１、デバイス面４０２、保護膜４０３、および電極パッド４０４に該当する。   The semiconductor chip shown in this figure has the same structure as the semiconductor chip shown in FIG. 10, and the semiconductor substrate 401, the device surface 402, the protective film 403, and the electrode pad 404 are formed on the semiconductor substrate 401 and the device surface, respectively. Corresponding to 402, protective film 403, and electrode pad 404.

本図に示す、スタットバンプ４０５、接着層４０６、絶縁層４０９および上層配線４１４は、図１３（Ｇ）に示す、スタットバンプ３０５、接着層３０６、絶縁層３０９および上層配線３１４と同様の構造を有しており、同様の方法で構成することが可能であり、またその場合、図１３（Ｇ）に示した場合と同様の効果を奏する。   The stat bump 405, the adhesive layer 406, the insulating layer 409, and the upper layer wiring 414 shown in this figure have the same structure as the stat bump 305, the adhesive layer 306, the insulating layer 309, and the upper layer wiring 314 shown in FIG. It can be configured by the same method, and in that case, the same effect as that shown in FIG.

本図に示す多層配線基板では、半導体チップを内蔵することが可能であり、さらに基板の外側に別の半導体チップを実装することが可能である。このように、本参考例では、基板に半導体チップを高密度に実装することが可能であり、半導体装置を有する基板の小型化・高集積化が可能となる。 In the multilayer wiring board shown in this figure, a semiconductor chip can be incorporated, and another semiconductor chip can be mounted outside the board. As described above, in this reference example, semiconductor chips can be mounted on a substrate with high density, and the substrate having a semiconductor device can be downsized and highly integrated.

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.

本発明によれば、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することが可能となる。   According to the present invention, multilayer wiring can be formed by a simple method without damaging the wiring and the device.

また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することが可能となる。   In addition, it is possible to form a multilayer wiring board with a built-in semiconductor chip by a simple method without damaging the wiring and devices of the semiconductor chip.

（Ａ）〜（Ｃ）は、従来の多層配線基板の製造方法を示す図（その１）である。(A)-(C) are figures (the 1) which show the manufacturing method of the conventional multilayer wiring board. （Ｄ）〜（Ｆ）は、従来の多層配線基板の製造方法を示す図（その２）である。(D)-(F) is a figure (the 2) which shows the manufacturing method of the conventional multilayer wiring board. （Ｇ）〜（Ｈ）は、従来の多層配線基板の製造方法を示す図（その３）である。(G)-(H) is a figure (the 3) which shows the manufacturing method of the conventional multilayer wiring board. （Ｉ）〜（Ｊ）は、従来の多層配線基板の製造方法を示す図（その４）である。(I)-(J) is a figure (the 4) which shows the manufacturing method of the conventional multilayer wiring board. （Ａ）〜（Ｃ）は、実施例１による多層配線基板の製造方法を示す図（その１）である。(A)-(C) is a figure (the 1) which shows the manufacturing method of the multilayer wiring board by Example 1. FIG. （Ｄ）〜（Ｅ）は、実施例１による多層配線基板の製造方法を示す図（その２）である。(D)-(E) is a figure (the 2) which shows the manufacturing method of the multilayer wiring board by Example 1. FIG. （Ｆ）〜（Ｇ）は、実施例１による多層配線基板の製造方法を示す図（その３）である。(F)-(G) is a figure (the 3) which shows the manufacturing method of the multilayer wiring board by Example 1. FIG. （Ａ）〜（Ｂ）は、スタットバンプと電極パッドの被覆方法を示す図（その１）である。(A)-(B) is a figure (the 1) which shows the covering method of a stat bump and an electrode pad. 実施例２による多層配線の接続方法を示す概略断面図である。FIG. 6 is a schematic cross-sectional view illustrating a multilayer wiring connection method according to a second embodiment. 実施例３による多層配線基板の概略断面図である。6 is a schematic cross-sectional view of a multilayer wiring board according to Example 3. FIG. （Ａ）〜（Ｃ）は、参考例１による多層配線基板の製造方法を示す図（その１）である。(A)-(C) are figures (the 1) which show the manufacturing method of the multilayer wiring board by the reference example 1. FIG. （Ｄ）〜（Ｅ）は、参考例１による多層配線基板の製造方法を示す図（その２）である。(D)-(E) is a figure (the 2) which shows the manufacturing method of the multilayer wiring board by the reference example 1. FIG. （Ｆ）〜（Ｇ）は、参考例１による多層配線基板の製造方法を示す図（その３）である。(F)-(G) is a figure (the 3) which shows the manufacturing method of the multilayer wiring board by the reference example 1. FIG. （Ａ）〜（Ｂ）は、スタットバンプと電極パッドの被覆方法を示す図（その２）である。(A)-(B) is a figure (the 2) which shows the covering method of a stat bump and an electrode pad. （Ａ）〜（Ｂ）は、スタットバンプの先端の露出方法を示す図である。(A)-(B) is a figure which shows the exposure method of the front-end | tip of a stat bump. （Ａ）〜（Ｃ）は、参考例２による多層配線基板の製造方法を示す図（その１）である。(A)-(C) are figures (the 1) which show the manufacturing method of the multilayer wiring board by the reference example 2. FIG. （Ｄ）〜（Ｅ）は、参考例２による多層配線基板の製造方法を示す図（その２）である。(D)-(E) is a figure (the 2) which shows the manufacturing method of the multilayer wiring board by the reference example 2. FIG. （Ｆ）〜（Ｇ）は、参考例２による多層配線基板の製造方法を示す図（その３）である。(F)-(G) is a figure (the 3) which shows the manufacturing method of the multilayer wiring board by the reference example 2. FIG. （Ａ）〜（Ｃ）は、参考例３による多層配線の接続方法を示す図である。(A)-(C) is a figure which shows the connection method of the multilayer wiring by the reference example 3. FIG. 参考例４による多層配線基板の概略断面図である。6 is a schematic cross-sectional view of a multilayer wiring board according to Reference Example 4. FIG.

１１，１０１，２０１，３０１，４０１ 半導体基板
１２，１０２，２０２，３０２，４０２ デバイス面
１３，１０３，２０３，３０３，４０３ 保護膜
１４，１０４，２０４，３０４，４０４ 電極パッド
１５ バリア／シード層
１６ レジストパターン
１７ 保護パターン
１８，１０６，２０６，３０６，４０６ 接着層
１９，１０７，１２１，２０７，３０７，４０７ 基板
２０，１０８，２０８，３０８ 配線
２１，１０９，２０９，３０９，４０９ 絶縁層
２２，２３，１１０，１１１，３１１ ビアホール
２４，２５，１１２，１１３，１２４，１２７，２１２，２１３ ビア配線
２６，１１４，１２５，１２８，２１５，３１４，３１６，３２５，３２７ 上層配線
１０５，２０５，３０５，４０５ スタットバンプ
１０５Ａ，３０５Ａ 被覆層 11, 101, 201, 301, 401 Semiconductor substrate 12, 102, 202, 302, 402 Device surface 13, 103, 203, 303, 403 Protective film 14, 104, 204, 304, 404 Electrode pad 15 Barrier / seed layer 16 Resist pattern 17 Protective pattern 18, 106, 206, 306, 406 Adhesive layer 19, 107, 121, 207, 307, 407 Substrate 20, 108, 208, 308 Wiring 21, 109, 209, 309, 409 Insulating layer 22, 23 , 110, 111, 311 Via hole 24, 25, 112, 113, 124, 127, 212, 213 Via wiring 26, 114, 125, 128, 215, 314, 316, 325, 327 Upper layer wiring 105, 205, 305, 405 Stat bump 105A, 305A Coating layer

Claims (5)

下層配線と上層配線が接続されてなる、多層配線の形成方法であって、
前記下層配線上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記下層配線と前記スタットバンプとを金属により被覆する被覆工程と、
前記金属に被覆された前記スタットバンプ上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、
前記ビアホールに充填されるビア配線と、当該ビア配線に接続される前記上層配線とを形成するビア配線及び上層配線形成工程と、を有し、
前記ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線の形成方法。 A method for forming a multilayer wiring, in which a lower layer wiring and an upper layer wiring are connected,
A stat bump forming step of forming a stat bump on the lower layer wiring;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
After the planarization step, a coating step of covering the lower layer wiring and the stat bump with a metal ,
An insulating layer forming step of forming an insulating layer on the stat bump coated with the metal ;
Wherein by laser machining of a dielectric layer, and via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
A via wiring and an upper layer wiring forming step for forming the via wiring filled in the via hole and the upper layer wiring connected to the via wiring ;
In the via-hole Le forming step, the method of forming the multilayer wiring, which comprises using the metal as a stopper layer of the laser. 前記被覆は、Ｎｉメッキによって行われることを特徴とする請求項１記載の多層配線の形成方法。 The coating method for forming a multilayer interconnect of the 請 Motomeko 1 wherein you characterized by being performed by Ni plating. 前記スタットバンプは、半導体チップに形成された電極パッド上に形成されることを特徴とする請求項１または２記載の多層配線の形成方法。 The stat bumps, according to claim 1 or 2 Symbol mounting method for forming a multilayer wiring, characterized in that it is formed on the electrode pads formed on the semiconductor chip. 半導体チップを内蔵する多層配線基板の製造方法であって、
前記半導体チップの電極パッド上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記電極パッドと前記スタットバンプとを金属により被覆する被覆工程と、
前記被覆工程後に、前記半導体チップを、基板上に設置する半導体チップ設置工程と、
前記半導体チップ設置工程後に、前記半導体チップと前記基板上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、を有し、
当該ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線基板の製造方法。 A method of manufacturing a multilayer wiring board incorporating a semiconductor chip,
A stat bump forming step of forming a stat bump on the electrode pad of the semiconductor chip;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
A coating step of coating the electrode pad and the stat bump with metal after the planarization step ;
After the covering step, the semiconductor chip is installed on a substrate, a semiconductor chip installation step,
An insulating layer forming step of forming an insulating layer on the semiconductor chip and the substrate after the semiconductor chip installing step ;
Wherein by laser machining of a insulating layer having a via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
In the via-hole Le forming step, a method for manufacturing a multilayer wiring board, which comprises using the metal as a stopper layer of the laser. 前記被覆は、Ｎｉメッキによって行われることを特徴とする請求項４記載の多層配線基板の製造方法。 The coating 請 Motomeko 4 Symbol mounting method for manufacturing a multilayer wiring board you characterized by being performed by Ni plating.
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