JP4441109B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、およびその製造方法に関し、特にＰチャネル電界効果型トランジスタを有している半導体装置に関する。
【０００２】
【従来の技術】
最近の微細化された半導体集積回路装置の製造プロセスでは、酸化シリコン膜と窒化シリコン膜の膜とのエッチング速度差を利用することによって、ＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）のゲート電極に対してコンタクトホールを自己整合的に形成する技術が行われている。このようなセルフアライン・コンタクト（Self Align Contact；ＳＡＣ）の形成に関しては、例えば特開平11-17147号に示されている。このセルフアライン・コンタクトの形成工程で使用されるシリコン窒化膜は、一般にモノシラン（SiH4）とアンモニア（NH3）とをガスソースに用いた熱ＣＶＤ法によって形成されている。この熱ＣＶＤ装置には複数枚（例えば１００枚程度）のウエハを一括して処理するホットウォール型のバッチ式熱ＣＶＤ装置が用いられる。
【０００３】
【発明が解決しようとする課題】
前述のように、従来はセルフアライン・コンタクトを実現するためにホットウォール型のバッチ式熱ＣＶＤ装置が用いられてきたが、高集積化が進むに伴って問題点が発生してきたため、、現在はコールドウォール型の枚葉式熱ＣＶＤ装置の導入が検討されている段階にある。その背景を以下に述べる。
【０００４】
最近では微細化に伴うＭＩＳＦＥＴ（トランジスタ）のしきい値電圧の低下を防止するために、nチャネル型ＭＩＳＦＥＴのゲート電極をｎ型多結晶シリコンによって構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコンで構成し、両者をともに表面チャネル型とする、いわゆるデュアルゲートＣＭＯＳ構造が採用されるようになってきた。
【０００５】
この構造においては、ゲート電極形成後の工程で高温の熱処理が加わると、ゲート電極である多結晶シリコン中に含まれるｐ型あるいはｎ型の不純物がゲート酸化膜を通してシリコン基盤に拡散し、ＭＩＳＦＥＴのしきい値電圧を容易に変動させる。よって前記熱処理工程の温度条件がばらつくと、しきい値電圧が大きく変動し、結果として半導体デバイスの大きな歩留まり低下をもたらす。すなわち、ゲート電極形成後の工程でセルフアライン・コンタクト用等の窒化シリコン膜を堆積させる場合にも、成膜温度が高いため、成膜の温度条件を特に精密に制御する必要があるが、バッチ式熱ＣＶＤ装置では精密な温度条件の制御が困難である。
【０００６】
そこで1つのチャンバ内でウエハを1枚ずつ処理する枚葉式熱ＣＶＤ装置は、上記のバッチ式熱ＣＶＤ装置に比べて精密な温度条件の設定が容易であり、かつウエハ面内での膜厚均一性も良好なことから、セルフアライン・コンタクト用窒化シリコン膜の成膜に対して適用を検討されている。特にチャンバの内壁温度をウエハ温度よりも低温にして成膜を行うコールドウォール型の枚葉式熱ＣＶＤ装置は、枚葉式の装置で問題となるスループットの低下を補償できることから利点が多く、セルフアライン・コンタクト用窒化シリコン膜の成膜装置の主流になるものと考えられる。
【０００７】
しかしながら本発明者らは、高集積半導体デバイスにおけるセルフアライン・コンタクト用窒化シリコン膜の成膜処理にコールドウォール型の枚葉式熱ＣＶＤ装置の導入を検討した結果、以下のような問題があることを発見した。
【０００８】
従来はホットウォール型のバッチ式熱ＣＶＤ装置でセルフ・アラインコンタクト用の窒化シリコン膜を形成していた高集積半導体デバイスに、試験的にコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成したところ、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下する場合が観察された。ソース・ドレイン電流の低下は半導体デバイスの動作速度を低下させるために防止する必要がある。特にｐチャネル型ＭＩＳＦＥＴでは、ｎチャネル型ＭＩＳＦＥＴに比べてソース・ドレイン電流が小さいため、深刻な問題である。
【０００９】
そこで本発明の目的は、ＭＩＳＦＥＴのしきい値電圧の変動を防止し、かつｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を達成すべく、本発明は、シリコン基板とその表面に設けられたゲート酸化膜と、前記ゲート酸化膜に接して設けられたゲート電極膜と、前記ゲート電極膜の側面に設けられたサイドウォール膜と、前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜と、を有する半導体装置において、前記窒化シリコン膜が室温において850MPa以下の引張り応力を持つことを特徴とする。或いは、前記サイドウォール膜が室温において850MPa以下の引張り応力を持つことを特徴とする。
【００１１】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、ゲート電極のパターンを形成する工程と、前記ゲート電極膜の側面に前記サイドウォール膜形成する工程と、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる工程と、を有し、前記窒化シリコン膜はＣＶＤ装置を用いて、前記ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることを特徴とする。
【００１２】
具体的には、例えば、熱酸化もしくはＣＶＤ法によってゲート酸化膜を形成することができる。また、スパッタ法もしくはＣＶＤ法によってゲート電極膜を形成することができる。また、フォトリソグラフィによってゲート電極のパターンを局所的に形成する。また、スパッタ法もしくはＣＶＤ法によってサイドウォール膜を形成する。また、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面にのみ前記サイドウォール膜を残留させる。そして、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる。そして例えば、前記窒化シリコン膜堆積にはコールドウォール型の枚葉式熱ＣＶＤ装置を用いる。
或いは、前記サイドウォール膜の窒化シリコン膜は、ＣＶＤ装置を用いて、前記ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることを特徴とする。
【００１３】
または、本発明は、シリコン基板とその表面に設けられたゲート酸化膜、および前記ゲート酸化膜に接して設けられたゲート電極膜、および前記ゲート電極膜の側面に設けられたサイドウォール膜、および前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜、を有する半導体装置において、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下であることを特徴とする。
【００１４】
或いは、前記サイドウォール膜が窒化シリコン膜を含み、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下である。
【００１５】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上部にゲート電極膜を形成する工程と、前記ゲート電極のパターンを局所的に形成する工程と、サイドウォール膜を形成する工程と、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面に前記サイドウォール膜を残留させる工程と、前記ゲート電極膜と前記サイドウォール膜を内包するようにセルフ・アラインコンタクト用の窒化シリコン膜を堆積させる工程と、を有し、前記セルフ・アラインコンタクト用の窒化シリコン膜をＣＶＤ法により堆積させた後に、前記窒化シリコン膜にイオン注入を行うことを特徴とする。なお、前記イオン種はSi或いはGe又はこれらの組み合わせたものである。
【００１６】
また、本発明は、前記窒化シリコン膜の上面が下面に比べて濃度の高い元素を含有することを特徴とする。なお、、前記前記元素がSi或いはGe又はれらの組み合わせたものである。
【００１７】
また、発明者らによる実験の結果、このソース・ドレイン電流の低下現象は半導体デバイスの微細化が進み、最小線幅0.25ミクロン以下となると顕著となることが明らかとなった。
【００１８】
よって、本発明により、半導体デバイスの高集積化が進行した場合においても、ＭＩＳＦＥＴのしきい値電圧の変動を防止するとともに、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下や変動を防ぎ、高速で信頼性の高い半導体デバイスを提供することができる。
【００１９】
また、ＭＩＳＦＥＴのしきい値電圧の変動やソース・ドレイン電流の減少は、半導体デバイスを量産する段階においては歩留まりの低下となって顕在化する。
【００２０】
よって、ほん発明により、歩留まりの良い、製造コストに優れた半導体デバイスを提供することができる。
【００２１】
なお、前述したように、微細化ＭＩＳＦＥＴのしきい値電圧の変動を抑えることを目的として、試験的にコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成した半導体デバイスを作成したところ、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下する場合やウエハ面内でソース・ドレイン電流が大きく異なるトランジスタが製造される場合が観察された。
【００２２】
発明者らは、この原因を究明するために応力負荷実験や応力解析等を行った。その結果、（１）セルフ・アラインコンタクト用の窒化シリコン膜の引張り応力が増加すると、ゲート電極近傍のシリコン基板内の圧縮応力が減少し、これによってｐ型トランジスタのソース・ドレイン電流が減少すること、（２）高集積半導体デバイスの微細化が進行し、最小線幅0.25ミクロンを下回るようになるとソース・ドレイン電流の応力依存性が急上昇し、微細化に伴って急速に問題が顕在化してきた、ということが明らかとなった。
【００２３】
一例として、図２に，最小線幅0.14ミクロンのｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の応力依存性の実験結果を示す。本実験は半導体デバイスを形成したシリコン基板に４点曲げ試験を行い、デバイス形成領域であるシリコン基板表面に既知の応力を負荷しながら、トランジスタの特性を測定したものである。応力の方向は電界効果トランジスタのチャネルを流れるソース・ドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と，ソース・ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり，応力の符号は，プラスは引張り応力，マイナスは圧縮応力を表す。ｐチャネル型電界効果トランジスタの場合には，引張り応力を加えるとチャネルに直角な方向に対してはソース・ドレイン電流は増加（約4%／100MPa）するが，チャネルに平行な方向に対しては，ソース・ドレイン電流は減少（約7%／100MPa）することが明らかになった。また，この結果から，チャネル面内の二軸応力の場合にはpチャネル型電界効果トランジスタでは，絶対値の同じ二軸応力が作用した場合に，ゲート電極下のシリコン基板の引張り応力が大きいほど、あるいは圧縮応力が小さいほど、ソース・ドレイン電流は減少することが予想される。
【００２４】
また、図３にはゲート幅を変化させた場合の、ソース・ドレイン電流の応力依存性の変化を示した。ゲート幅すなわち最小線幅が大きい場合には応力依存性は小さく、プロセスばらつき等の他の変動要因に隠れてしまうほどであるが、最小線幅が0.25ミクロンを下回ると応力依存性が急激に大きくなる。すなわち、本課題は半導体デバイスの高集積化が進んだ結果、初めて半導体デバイスの製造上の問題となったものである。
【００２５】
よって以上の実験結果をもとに考察すると、半導体デバイスを最小線幅0.25ミクロン以下に微細化してもソース・ドレイン電流が低下しないようにするためには、ゲート電極近傍のシリコン基板内の圧縮応力をできるだけ増加させればよいことがわかる。発明者らは、これを実現するためにセルフ・アラインコンタクト用の窒化シリコン膜の膜応力を制御すればよいことに気付いた。
【００２６】
そこで、ゲート電極近傍のシリコン基板内の圧縮応力を増加させるための窒化シリコン膜の膜応力を明らかにするために有限要素法を用いた応力解析による検討を行った。図４には、ソース・ドレイン電流の変化に影響を与えるゲート近傍のシリコン基板中の応力と、セルフ・アラインコンタクト用の窒化シリコン膜の応力との関係を示す。この関係から前記窒化シリコン膜の膜応力の引張り応力が小さいほど、ゲート近傍のシリコン基板中の圧縮応力を増加させることが可能であることが明らかとなった。
【００２７】
以上のように、発明者らはセルフ・アラインコンタクト用の窒化シリコン膜の膜応力が室温状態において引張り応力が小さくなるように成膜することにより、ソース・ドレイン電流の低下を防ぐことができることを見出すことができた。よって、これをコールドウォール型の枚葉式熱ＣＶＤ装置を用いて実現することができればよいことになる。
【００２８】
そこでコールドウォール型の枚葉式熱ＣＶＤ装置の成膜条件と成膜される窒化シリコン膜の室温での膜応力との関係を調べたところ、ある特殊な成膜条件の範囲において、引張りの膜応力を減少させられることに気付いた。図5にはコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度と膜応力の関係を示す。コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度が３０℃以上になると窒化シリコン膜の膜応力は著しく増加する。すなわちコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度を３０℃以下にすることにより、窒化シリコン膜の引張り応力を低く抑えることができ、これによってゲート近傍のシリコン基板中の圧縮応力を増加させることが可能となるので、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下するのを防止できる。
【００２９】
また図6にはコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度と膜応力のばらつき幅の関係を示した。膜応力のばらつきも同様な関係を示し、コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度が３０℃以下となると急激に膜応力のウエハ面内でのばらつきが小さくなることがわかる。
【００３０】
以上より、ＣＶＤ装置のチャンバの温度が３０℃以下となるようにコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を成膜することにより、前記窒化シリコン膜の引張り応力を低減することができる。これによってゲート電極近傍のシリコン基板内の圧縮応力を増加させることができるのでｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の減少を防止することができる。また、これによってウエハ内のセルフ・アラインコンタクト用の窒化シリコン膜の膜応力がばらつかなくなるため、ゲート電極近傍のシリコン基板内の圧縮応力のばらつきも小さくすることができる。その結果、ソース・ドレイン電流のウエハ面内のばらつきを抑えることができ、半導体デバイスの信頼性および歩留まりの向上が可能となる。
【００３１】
【００３２】
【発明の実施の形態】
以下、本発明の第一実施例の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
図1は本実施例の半導体装置の断面の模式図、図2はpチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性，図3はデバイスの微細化に伴う、応力に対するソース・ドレイン電流の変化率、図4はゲート電極を上面より内包するSiN膜の真性応力が，チャネル部分応力（ソース・ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果，図5はチャンバの内壁温度と膜応力との関係、図6はチャンバの内壁温度と前記膜応力のウエハ面内ばらつきの関係、図7はコールドウォール型の枚葉式熱ＣＶＤ装置の概念図、図８はSiN膜応力のエッチングレート依存性、図９から図11までは本発明の実施例の説明図である。
【００３４】
本実施例の半導体装置は，図1に示すように，シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と，pチャネル型電界効果トランジスタ30で構成される。
【００３５】
このうちｎチャネル型電界効果トランジスタは，p型ウェル11に形成されたn型ソース・ドレイン（12，13）と，ゲート絶縁膜14，ゲート電極15、サイドウォール16で構成され，ゲート電極15の上面，およびソース・ドレイン（12，13）の上面には，シリサイド17，18が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜19やコンタクトホール、配線がその上方に形成される。
【００３６】
また，本発明の着目点であるPチャネル型電界効果トランジスタも同様に，n型ウェル31に形成されたp型ソース・ドレイン（32，33）と，ゲート絶縁膜34，ゲート電極35、サイドウォール36で構成され，ゲート電極35の上面，およびソース・ドレイン（32，33）の上面には，シリサイド37，38が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜39やコンタクトホール、配線、層間絶縁膜がその上方に形成される。これらのトランジスタは，シリコン酸化膜（SiO2）や，窒化シリコン（SiN）からなる，素子分離膜2によって，他のトランジスタとの絶縁がなされる。
【００３７】
ゲート酸化膜14，34の材料としては，例えばシリコン酸化膜（SiO2）、窒化シリコン膜（SiN），酸化チタン（TiO2），酸化ジルコニウム（ZrO2），酸化ハフニウム（HfO2），五酸化タンタル（Ta2O5）などの誘電体膜、あるいはこれらの積層構造が望ましい。また、ゲート電極15，35の材料としては、例えば、多結晶シリコン膜、あるいはタングステン（W）、モリブデン（Mo），白金（Pt），ルテニウム（Ru）、イリジウム（Ir）等の金属膜やこれらの金属のシリサイド、あるいはこれらの積層構造が望ましい。サイドウォール16、36の材料としては、窒化シリコン膜（SiN）や，シリコン酸化膜（SiO2）、多結晶シリコン膜が望ましい。
【００３８】
セルフ・アラインコンタクト用窒化シリコン膜39は，コンタクトホールを自己整合的に形成するために用いられるものであり、前記窒化シリコン膜39の厚さは10nm〜200nmの範囲が望ましい。前記窒化シリコン膜39はコールドウォール型の枚葉式熱ＣＶＤ装置で形成する。
【００３９】
図７は上記のセルフ・アラインコンタクト用の窒化シリコン膜39の成膜に用いるコールドウォール型の枚葉式熱ＣＶＤ装置100の概念図である。コールドウォール型の枚葉式熱ＣＶＤ装置100のチャンバ101の中央部にはシリコン基板1を乗せるステージ102が設けられている。ステージ102の内部には、シリコン基板1を加熱するヒータ104が設けられている。ステージ102の上方には、モノシラン（SiH4）とアンモニア（NH3）とからなるソースガスを窒素（N2）などのキャリアガスとともにシリコン基板1の表面に供給するシャワーヘッド103が設けられている。また、チャンバ101の外部にはチャンバ101の内壁をステージ102やシリコン基板1よりも低温に設定する温調機構105が設けられている。また温調機構105には温度表示器106が設けられている。前記温調機構105は、例えば、温度センサ等により壁面温度を検知する検知部と検知部の信号に基づき壁面温度を所定の温度に制御する制御部等を備える構成にすることができる。
【００４０】
コールドウォール型の枚葉式熱ＣＶＤ装置100ではシリコン基板1を1枚ずつステージ102の上で処理するために、従来のバッチ式熱ＣＶＤ装置に比べて精密な温度条件の実現が可能である。よって、シリコン基板1の温度制御が正確にできるためにSi基板内への不純物の拡散を制御することができ、トランジスタが微細化された場合でもしきい値電圧の変動やばらつきを抑えることができる。また、従来のバッチ式熱ＣＶＤ装置に比べてウエハ面内の膜厚均一性も良好であるという利点もある。
【００４１】
特にチャンバ101の内壁温度を温調機構105により制御して、ステージ102やシリコン基板1より低温にして成膜を行うコールドウォール型の枚葉式熱ＣＶＤ装置100では、ソースガスの大部分がシリコン基板1等で構成されるウエハの表面で反応して膜を形成し、温度が低いチャンバ101の内壁には膜がほとんど堆積しないので、スループットの高い成膜が可能となる。これに対し、チャンバ101の内壁全体を一様に加熱して成膜を行うホットウォール型の熱ＣＶＤ装置では、チャンバ101の内壁にも膜が容易に堆積し、前記膜を定期的に除去する必要が生じるためにスループットが低下する。
【００４２】
コールドウォール型の枚葉式熱ＣＶＤ装置100を用いた場合の、前記窒化シリコン膜39の成膜条件としては、シリコン基板1の温度を700℃から800℃の間にに、またガス圧は200Torrから350Torrの間になるようにした。また、シラン系ガスとアンモニアガスをガスソースとして用い、シラン系ガスに対するアンモニアガスの流量比が14倍以上となるようにするのがのぞましい。具体的一例を挙げると、モノシラン流量70sccm、アンモニア流量1000sccm、窒素流量7000sccmとし、ガス圧を350Torrとした。また、チャンバ101の壁面の温度を30℃以下に保つようにした。シラン系ガスとしては、本実施例ではモノシランを用いたが,他にジシラン、ジクロルシラン、テトラエトキシシランも用いることが可能である。また、アンモニアに替えてシアノ基、アミノ基を含む有機材料を使用することもできる。
【００４３】
またＣＶＤ装置に対して望まれることは、前記ＣＶＤ装置に付随して壁面の温度の制御機構、あるいは温度の表示機能を持つのが望ましい。チャンバ101の壁面の温度を30℃以下に保つためには水による冷却が望ましく、さらにはチラーユニットを用いた水冷却系を備えればなおよい。
【００４４】
これによって、セルフ・アラインコンタクト用の窒化シリコン膜39の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。ここでは「より圧縮応力側にする」と記したが、これはゲート電極35近傍のシリコン基板31の応力が従来は引張り応力であったとするならば、より低い引張り応力となることを意味し、ゲート電極35近傍のシリコン基板31の応力が従来圧縮応力であった場合には、より高い圧縮応力とすることを意味する。このように、ゲート電極35近傍のシリコン基板31の応力を、より圧縮応力側にすることにより、ｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。
【００４５】
また、前記窒化シリコン膜39の成膜には、コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバを用い、そのチャンバ101の壁面の温度が３０℃以下とすると、ウエハ面内の応力のばらつきを抑えることができるので、ウエハ面内のｐチャネル型トランジスタのソース・ドレイン電流のばらつきを防止することができる。これにより半導体デバイスの信頼性が向上するとともに歩留まり向上が可能となる。
【００４６】
また、応力の観点から考えるとチャンバ101の内壁温度を３０℃以下にすることが望ましいが、その場合にはエッチングレートが上昇してしまうために、セルフ・アライン・コンタクト形成時にゲート電極部とのエッチレートの差が小さくなるために加工が難しくなるという欠点がある。これを考慮すると、次善の策としてはチャンバ101の内壁温度を３５℃以下としてもよい。
【００４７】
下限の温度は冷却手段によって異なるため特には詳述しない。例えば水等の冷媒を用いる場合は凝固する０℃より高い温度までとなる。もっとも、水に不凍成分が入っている場合は、当該凝固温度より高い温度までとなる。
【００４８】
なお、窒化シリコン膜の室温での膜応力と、前記条件で成膜した窒化シリコン膜の熱リン酸によるエッチングレートの間には図８に示すような明確な関係があることがわかっている。これから、コールドウォール型の枚葉式熱ＣＶＤ装置で成膜した窒化シリコン膜の膜応力が850MPa以下の場合には、120℃の熱リン酸によるエッチングレートは１１nm/min以上となることがわかる。
【００４９】
図９には本発明における第二の実施例を示す。本実施例ではサイドウォール36をコールドウォール型の枚葉式熱ＣＶＤ装置で形成し、ＣＶＤ装置のチャンバの温度を３０℃以下にしたものである。これによって、サイドウォール36を構成する窒化シリコン膜の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によって、ゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。これによってｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。サイドウォール36は窒化シリコン膜と酸化シリコン膜によって構成されていてもよく、この場合には窒化シリコンの部分を上記条件で作成すればよい。すなわち、コールドウォール型の枚葉式熱ＣＶＤ装置で形成し、前記ＣＶＤ装置のチャンバの温度を３０℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造する。なお図１２に示すように、セルフ・アラインコンタクト用の窒化シリコン膜がない場合においても、本発明を適用すれば同様な効果を有する。
【００５０】
本実施例では、本発明の第一の実施例に挙げてある利点に加えて、さらに以下の特徴がある。すなわち、コールドウォール型の枚葉式熱ＣＶＤ装置で形成し、前記ＣＶＤ装置のチャンバの温度を３０℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造すれば、前記窒化シリコン膜の内部に含まれる水素原子を少なくすることができるため、トランジスタの電気的特性を良好にすることができる。
【００５１】
また図１０には本発明における第三の実施例を示すが、サイドウォール36に加えて、セルフ・アラインコンタクト用の窒化シリコン膜39も上記の条件で製造すると、さらにゲート電極下のシリコン基板の応力をより引張り側にすることができ、さらに効果が増す。この実施例の場合には、サイドウォール36とセルフ・アラインコンタクト用の窒化シリコン膜19の両方が全く同じ材質となることから、サイドウォール16とセルフ・アラインコンタクト用の窒化シリコン膜39の材料界面において応力集中が小さくなるため、界面において膜はがれの危険が少ないという利点が第二の実施例の利点に加えて存在する。
【００５２】
また図１１には本発明における第四の実施例を示すが、サイドウォール36を２層以上の膜から構成し、このうちの１層以上の膜を窒化シリコン膜として、上記の条件で成膜してもよい。本実施例では酸化シリコン膜と窒化シリコン膜との組み合わせにおいてサイドウォール36を構成しており、酸化シリコン膜はシリコン基板と接している。本実施例では窒化シリコン膜がシリコン基板に直接接触していないことから、窒化シリコン中の窒素等の不純物がシリコン基板に拡散しにくいという利点がさらにある。また、同様に窒化シリコン膜とシリコン基板の間に酸化シリコン膜が存在していることから、窒化シリコン膜の応力を酸化シリコン膜が応力緩和することにより、シリコン基板内での転位の発生を防止するという利点がさらにある。
【００５３】
さらに図１１及び１２を用いて本発明における第五の実施例を示す。本実施例ではセルフ・アラインコンタクト用の窒化シリコン膜39を形成した後に前記窒化シリコン膜上面の全面にイオン注入を行ったものである。すなわち、前記窒化シリコン膜39を成膜し、続いてウエハ表面全面にイオン注入処理を施す。その後に、前記窒化シリコン膜を局所的にエッチングし、ヴィア形成用の加工を行う。なお、この順番を入れ替えて、ヴィア形成用の加工を行ってからイオン注入を行っても同様な効果が得られるが、この場合にはヴィア形成孔の部分のシリコン基板にもイオンが注入され、転位発生の原因となりやすいため、望ましくない。
【００５４】
本実施例によって前記窒化シリコン膜にイオンが注入されるために前記窒化シリコン膜39の膜応力をより圧縮側にする、すなわち引張り応力を減少させることができ、これによってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。その結果、ｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。また、イオン注入は前記窒化シリコン膜39の上面全面に行われるために、イオン注入のマスクが不要であり、工程あるいはマスクが削減できるという利点がある。なお、図１２のような構成の場合は前記サイドウォール部を前記のように形成してもよい。
【００５５】
本実施例は本発明の第一、第二、第三の実施例と組み合わせても良いが、単独で用いても有効であり、その場合には他の利点も発生する。たとえば、モノシラン流量10sccm、アンモニア流量5000sccm、窒素流量5000sccmとし、ガス圧を350Torrの条件下でセルフ・アラインコンタクト用の窒化シリコン膜39を形成すると、前記窒化シリコン膜39の膜応力は引張りの1GPa以上と非常に高くなるが、その一方で前記窒化シリコン膜39中の不純物が減少し、前記不純物の拡散によるシリコン基板への影響を最小にできるという利点が発生する。従来の技術では前記窒化シリコン膜中の不純物を減少させるとデバイスの電気特性の１項目が良好になる一方で、前記窒化シリコン膜の引張りの膜応力が増加するため、ｐチャネルトランジスタのソース・ドレイン電流が低下するという弊害が起こり、この現象が最小線幅0.25ミクロン以下で顕著となってきた。本実施例を適用すれば、不純物を少なくする成膜条件において、前記窒化シリコン膜39の引張りの膜応力をも減少させる、あるいは圧縮の膜応力を増加させることができるので、微細化が進んだ場合でもｐチャネルトランジスタのソース・ドレイン電流の低下を防止することが可能となり、さらに不純物の影響も最小にできる。
前記イオン注入処理に使用するイオン種としてはイオンの半径がSiより大きいものが応力変化が大きくなるために望ましく、デバイスの電気特性を変化させる恐れのないGe、Siがさらに望ましい。また、イオン種をGa、As、In、Sb、Tl、Biなどの半導体産業でよく用いられるものとすると、現有設備が使えるためにイオン注入装置あるいはその周辺設備に対する投資を最小限にできるという利点が生じる。加速電圧は前記窒化シリコン膜39の厚さに応じて10keVから200KeV程度が望ましく、膜厚が薄い場合には加速電圧が低くても良い傾向にある。また、ドーズ量は1012〜1016ドーズ／cm2の範囲が望ましい。
【００５６】
本実施例を行った場合には、窒化シリコン膜中にこれらのイオン種が検出され、イオン注入処理に特有の膜厚方向濃度分布となり、膜の上面は下面よりも濃度が高くなる。
【００５７】
【発明の効果】
本発明により、ＭＩＳＦＥＴのしきい値電圧の変動を防止し、かつｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例の半導体装置の断面を示す模式図。
【図２】ｐチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性の実験結果。
【図３】半導体デバイスの最小線幅と、ｐチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性との関係を示した図。
【図４】セルフ・アラインコンタクト用の窒化シリコン膜の膜応力と、ゲート電極近傍のシリコン基板内の応力の関係を応力解析によって求めた結果を示した図。
【図５】コールドウォール型の枚葉式熱ＣＶＤ装置で形成した場合における、前記ＣＶＤ装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力との関係を示した実験結果の概要図。
【図６】コールドウォール型の枚葉式熱ＣＶＤ装置で形成した場合における、前記ＣＶＤ装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力のばらつきとの関係を示した実験結果の概要図。
【図７】図７は上記のセルフ・アラインコンタクト用の窒化シリコン膜19の成膜に用いるコールドウォール型の枚葉式熱ＣＶＤ装置100の概念図。
【図８】窒化シリコン膜の室温での膜応力と、窒化シリコン膜の熱リン酸によるエッチングレートの関係を示した図。
【図９】本発明の第二の実施例の半導体装置の一部を示す断面模式図。
【図１０】本発明の第三の実施例の半導体装置の一部を示す断面模式図。
【図１１】本発明の第四の実施例の半導体装置の一部を示す断面模式図。
【図１２】本発明の第二の他の実施例の半導体装置の一部を示す断面模式図。
【符号の説明】
1・・・シリコン基板、2・・・素子分離膜、3・・・層間絶縁膜， 6・・・配線，11・・・p型ウェル，31・・・n型ウェル，12，13・・・n型ソース・ドレイン，32，33・・・p型ソース・ドレイン，14，34・・・ゲート絶縁膜，15，35・・・ゲート電極，16，36・・・サイドウォール，17，18，37，38・・・シリサイド，19，39・・・セルフ・アラインコンタクト用窒化シリコン膜
100・・・コールドウォール型の枚葉式熱ＣＶＤ装置、101・・・チャンバ、102・・・ステージ、103・・・シャワーヘッド、104・・・ヒータ、105・・・温調機構、106・・・温度表示器
【発明の属する技術分野】
本発明は、半導体集積回路装置、およびその製造方法に関し、特にＰチャネル電界効果型トランジスタを有している半導体装置に関する。
【０００２】
【従来の技術】
最近の微細化された半導体集積回路装置の製造プロセスでは、酸化シリコン膜と窒化シリコン膜の膜とのエッチング速度差を利用することによって、ＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）のゲート電極に対してコンタクトホールを自己整合的に形成する技術が行われている。このようなセルフアライン・コンタクト（Self Align Contact；ＳＡＣ）の形成に関しては、例えば特開平11-17147号に示されている。このセルフアライン・コンタクトの形成工程で使用されるシリコン窒化膜は、一般にモノシラン（SiH4）とアンモニア（NH3）とをガスソースに用いた熱ＣＶＤ法によって形成されている。この熱ＣＶＤ装置には複数枚（例えば１００枚程度）のウエハを一括して処理するホットウォール型のバッチ式熱ＣＶＤ装置が用いられる。
【０００３】
【発明が解決しようとする課題】
前述のように、従来はセルフアライン・コンタクトを実現するためにホットウォール型のバッチ式熱ＣＶＤ装置が用いられてきたが、高集積化が進むに伴って問題点が発生してきたため、、現在はコールドウォール型の枚葉式熱ＣＶＤ装置の導入が検討されている段階にある。その背景を以下に述べる。
【０００４】
最近では微細化に伴うＭＩＳＦＥＴ（トランジスタ）のしきい値電圧の低下を防止するために、nチャネル型ＭＩＳＦＥＴのゲート電極をｎ型多結晶シリコンによって構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコンで構成し、両者をともに表面チャネル型とする、いわゆるデュアルゲートＣＭＯＳ構造が採用されるようになってきた。
【０００５】
この構造においては、ゲート電極形成後の工程で高温の熱処理が加わると、ゲート電極である多結晶シリコン中に含まれるｐ型あるいはｎ型の不純物がゲート酸化膜を通してシリコン基盤に拡散し、ＭＩＳＦＥＴのしきい値電圧を容易に変動させる。よって前記熱処理工程の温度条件がばらつくと、しきい値電圧が大きく変動し、結果として半導体デバイスの大きな歩留まり低下をもたらす。すなわち、ゲート電極形成後の工程でセルフアライン・コンタクト用等の窒化シリコン膜を堆積させる場合にも、成膜温度が高いため、成膜の温度条件を特に精密に制御する必要があるが、バッチ式熱ＣＶＤ装置では精密な温度条件の制御が困難である。
【０００６】
そこで1つのチャンバ内でウエハを1枚ずつ処理する枚葉式熱ＣＶＤ装置は、上記のバッチ式熱ＣＶＤ装置に比べて精密な温度条件の設定が容易であり、かつウエハ面内での膜厚均一性も良好なことから、セルフアライン・コンタクト用窒化シリコン膜の成膜に対して適用を検討されている。特にチャンバの内壁温度をウエハ温度よりも低温にして成膜を行うコールドウォール型の枚葉式熱ＣＶＤ装置は、枚葉式の装置で問題となるスループットの低下を補償できることから利点が多く、セルフアライン・コンタクト用窒化シリコン膜の成膜装置の主流になるものと考えられる。
【０００７】
しかしながら本発明者らは、高集積半導体デバイスにおけるセルフアライン・コンタクト用窒化シリコン膜の成膜処理にコールドウォール型の枚葉式熱ＣＶＤ装置の導入を検討した結果、以下のような問題があることを発見した。
【０００８】
従来はホットウォール型のバッチ式熱ＣＶＤ装置でセルフ・アラインコンタクト用の窒化シリコン膜を形成していた高集積半導体デバイスに、試験的にコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成したところ、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下する場合が観察された。ソース・ドレイン電流の低下は半導体デバイスの動作速度を低下させるために防止する必要がある。特にｐチャネル型ＭＩＳＦＥＴでは、ｎチャネル型ＭＩＳＦＥＴに比べてソース・ドレイン電流が小さいため、深刻な問題である。
【０００９】
そこで本発明の目的は、ＭＩＳＦＥＴのしきい値電圧の変動を防止し、かつｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を達成すべく、本発明は、シリコン基板とその表面に設けられたゲート酸化膜と、前記ゲート酸化膜に接して設けられたゲート電極膜と、前記ゲート電極膜の側面に設けられたサイドウォール膜と、前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜と、を有する半導体装置において、前記窒化シリコン膜が室温において850MPa以下の引張り応力を持つことを特徴とする。或いは、前記サイドウォール膜が室温において850MPa以下の引張り応力を持つことを特徴とする。
【００１１】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、ゲート電極のパターンを形成する工程と、前記ゲート電極膜の側面に前記サイドウォール膜形成する工程と、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる工程と、を有し、前記窒化シリコン膜はＣＶＤ装置を用いて、前記ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることを特徴とする。
【００１２】
具体的には、例えば、熱酸化もしくはＣＶＤ法によってゲート酸化膜を形成することができる。また、スパッタ法もしくはＣＶＤ法によってゲート電極膜を形成することができる。また、フォトリソグラフィによってゲート電極のパターンを局所的に形成する。また、スパッタ法もしくはＣＶＤ法によってサイドウォール膜を形成する。また、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面にのみ前記サイドウォール膜を残留させる。そして、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる。そして例えば、前記窒化シリコン膜堆積にはコールドウォール型の枚葉式熱ＣＶＤ装置を用いる。
或いは、前記サイドウォール膜の窒化シリコン膜は、ＣＶＤ装置を用いて、前記ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることを特徴とする。
【００１３】
または、本発明は、シリコン基板とその表面に設けられたゲート酸化膜、および前記ゲート酸化膜に接して設けられたゲート電極膜、および前記ゲート電極膜の側面に設けられたサイドウォール膜、および前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜、を有する半導体装置において、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下であることを特徴とする。
【００１４】
或いは、前記サイドウォール膜が窒化シリコン膜を含み、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下である。
【００１５】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上部にゲート電極膜を形成する工程と、前記ゲート電極のパターンを局所的に形成する工程と、サイドウォール膜を形成する工程と、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面に前記サイドウォール膜を残留させる工程と、前記ゲート電極膜と前記サイドウォール膜を内包するようにセルフ・アラインコンタクト用の窒化シリコン膜を堆積させる工程と、を有し、前記セルフ・アラインコンタクト用の窒化シリコン膜をＣＶＤ法により堆積させた後に、前記窒化シリコン膜にイオン注入を行うことを特徴とする。なお、前記イオン種はSi或いはGe又はこれらの組み合わせたものである。
【００１６】
また、本発明は、前記窒化シリコン膜の上面が下面に比べて濃度の高い元素を含有することを特徴とする。なお、、前記前記元素がSi或いはGe又はれらの組み合わせたものである。
【００１７】
また、発明者らによる実験の結果、このソース・ドレイン電流の低下現象は半導体デバイスの微細化が進み、最小線幅0.25ミクロン以下となると顕著となることが明らかとなった。
【００１８】
よって、本発明により、半導体デバイスの高集積化が進行した場合においても、ＭＩＳＦＥＴのしきい値電圧の変動を防止するとともに、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下や変動を防ぎ、高速で信頼性の高い半導体デバイスを提供することができる。
【００１９】
また、ＭＩＳＦＥＴのしきい値電圧の変動やソース・ドレイン電流の減少は、半導体デバイスを量産する段階においては歩留まりの低下となって顕在化する。
【００２０】
よって、ほん発明により、歩留まりの良い、製造コストに優れた半導体デバイスを提供することができる。
【００２１】
なお、前述したように、微細化ＭＩＳＦＥＴのしきい値電圧の変動を抑えることを目的として、試験的にコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成した半導体デバイスを作成したところ、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下する場合やウエハ面内でソース・ドレイン電流が大きく異なるトランジスタが製造される場合が観察された。
【００２２】
発明者らは、この原因を究明するために応力負荷実験や応力解析等を行った。その結果、（１）セルフ・アラインコンタクト用の窒化シリコン膜の引張り応力が増加すると、ゲート電極近傍のシリコン基板内の圧縮応力が減少し、これによってｐ型トランジスタのソース・ドレイン電流が減少すること、（２）高集積半導体デバイスの微細化が進行し、最小線幅0.25ミクロンを下回るようになるとソース・ドレイン電流の応力依存性が急上昇し、微細化に伴って急速に問題が顕在化してきた、ということが明らかとなった。
【００２３】
一例として、図２に，最小線幅0.14ミクロンのｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の応力依存性の実験結果を示す。本実験は半導体デバイスを形成したシリコン基板に４点曲げ試験を行い、デバイス形成領域であるシリコン基板表面に既知の応力を負荷しながら、トランジスタの特性を測定したものである。応力の方向は電界効果トランジスタのチャネルを流れるソース・ドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と，ソース・ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり，応力の符号は，プラスは引張り応力，マイナスは圧縮応力を表す。ｐチャネル型電界効果トランジスタの場合には，引張り応力を加えるとチャネルに直角な方向に対してはソース・ドレイン電流は増加（約4%／100MPa）するが，チャネルに平行な方向に対しては，ソース・ドレイン電流は減少（約7%／100MPa）することが明らかになった。また，この結果から，チャネル面内の二軸応力の場合にはpチャネル型電界効果トランジスタでは，絶対値の同じ二軸応力が作用した場合に，ゲート電極下のシリコン基板の引張り応力が大きいほど、あるいは圧縮応力が小さいほど、ソース・ドレイン電流は減少することが予想される。
【００２４】
また、図３にはゲート幅を変化させた場合の、ソース・ドレイン電流の応力依存性の変化を示した。ゲート幅すなわち最小線幅が大きい場合には応力依存性は小さく、プロセスばらつき等の他の変動要因に隠れてしまうほどであるが、最小線幅が0.25ミクロンを下回ると応力依存性が急激に大きくなる。すなわち、本課題は半導体デバイスの高集積化が進んだ結果、初めて半導体デバイスの製造上の問題となったものである。
【００２５】
よって以上の実験結果をもとに考察すると、半導体デバイスを最小線幅0.25ミクロン以下に微細化してもソース・ドレイン電流が低下しないようにするためには、ゲート電極近傍のシリコン基板内の圧縮応力をできるだけ増加させればよいことがわかる。発明者らは、これを実現するためにセルフ・アラインコンタクト用の窒化シリコン膜の膜応力を制御すればよいことに気付いた。
【００２６】
そこで、ゲート電極近傍のシリコン基板内の圧縮応力を増加させるための窒化シリコン膜の膜応力を明らかにするために有限要素法を用いた応力解析による検討を行った。図４には、ソース・ドレイン電流の変化に影響を与えるゲート近傍のシリコン基板中の応力と、セルフ・アラインコンタクト用の窒化シリコン膜の応力との関係を示す。この関係から前記窒化シリコン膜の膜応力の引張り応力が小さいほど、ゲート近傍のシリコン基板中の圧縮応力を増加させることが可能であることが明らかとなった。
【００２７】
以上のように、発明者らはセルフ・アラインコンタクト用の窒化シリコン膜の膜応力が室温状態において引張り応力が小さくなるように成膜することにより、ソース・ドレイン電流の低下を防ぐことができることを見出すことができた。よって、これをコールドウォール型の枚葉式熱ＣＶＤ装置を用いて実現することができればよいことになる。
【００２８】
そこでコールドウォール型の枚葉式熱ＣＶＤ装置の成膜条件と成膜される窒化シリコン膜の室温での膜応力との関係を調べたところ、ある特殊な成膜条件の範囲において、引張りの膜応力を減少させられることに気付いた。図5にはコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度と膜応力の関係を示す。コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度が３０℃以上になると窒化シリコン膜の膜応力は著しく増加する。すなわちコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度を３０℃以下にすることにより、窒化シリコン膜の引張り応力を低く抑えることができ、これによってゲート近傍のシリコン基板中の圧縮応力を増加させることが可能となるので、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流が大幅に低下するのを防止できる。
【００２９】
また図6にはコールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度と膜応力のばらつき幅の関係を示した。膜応力のばらつきも同様な関係を示し、コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバの温度が３０℃以下となると急激に膜応力のウエハ面内でのばらつきが小さくなることがわかる。
【００３０】
以上より、ＣＶＤ装置のチャンバの温度が３０℃以下となるようにコールドウォール型の枚葉式熱ＣＶＤ装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を成膜することにより、前記窒化シリコン膜の引張り応力を低減することができる。これによってゲート電極近傍のシリコン基板内の圧縮応力を増加させることができるのでｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の減少を防止することができる。また、これによってウエハ内のセルフ・アラインコンタクト用の窒化シリコン膜の膜応力がばらつかなくなるため、ゲート電極近傍のシリコン基板内の圧縮応力のばらつきも小さくすることができる。その結果、ソース・ドレイン電流のウエハ面内のばらつきを抑えることができ、半導体デバイスの信頼性および歩留まりの向上が可能となる。
【００３１】
【００３２】
【発明の実施の形態】
以下、本発明の第一実施例の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
図1は本実施例の半導体装置の断面の模式図、図2はpチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性，図3はデバイスの微細化に伴う、応力に対するソース・ドレイン電流の変化率、図4はゲート電極を上面より内包するSiN膜の真性応力が，チャネル部分応力（ソース・ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果，図5はチャンバの内壁温度と膜応力との関係、図6はチャンバの内壁温度と前記膜応力のウエハ面内ばらつきの関係、図7はコールドウォール型の枚葉式熱ＣＶＤ装置の概念図、図８はSiN膜応力のエッチングレート依存性、図９から図11までは本発明の実施例の説明図である。
【００３４】
本実施例の半導体装置は，図1に示すように，シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と，pチャネル型電界効果トランジスタ30で構成される。
【００３５】
このうちｎチャネル型電界効果トランジスタは，p型ウェル11に形成されたn型ソース・ドレイン（12，13）と，ゲート絶縁膜14，ゲート電極15、サイドウォール16で構成され，ゲート電極15の上面，およびソース・ドレイン（12，13）の上面には，シリサイド17，18が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜19やコンタクトホール、配線がその上方に形成される。
【００３６】
また，本発明の着目点であるPチャネル型電界効果トランジスタも同様に，n型ウェル31に形成されたp型ソース・ドレイン（32，33）と，ゲート絶縁膜34，ゲート電極35、サイドウォール36で構成され，ゲート電極35の上面，およびソース・ドレイン（32，33）の上面には，シリサイド37，38が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜39やコンタクトホール、配線、層間絶縁膜がその上方に形成される。これらのトランジスタは，シリコン酸化膜（SiO2）や，窒化シリコン（SiN）からなる，素子分離膜2によって，他のトランジスタとの絶縁がなされる。
【００３７】
ゲート酸化膜14，34の材料としては，例えばシリコン酸化膜（SiO2）、窒化シリコン膜（SiN），酸化チタン（TiO2），酸化ジルコニウム（ZrO2），酸化ハフニウム（HfO2），五酸化タンタル（Ta2O5）などの誘電体膜、あるいはこれらの積層構造が望ましい。また、ゲート電極15，35の材料としては、例えば、多結晶シリコン膜、あるいはタングステン（W）、モリブデン（Mo），白金（Pt），ルテニウム（Ru）、イリジウム（Ir）等の金属膜やこれらの金属のシリサイド、あるいはこれらの積層構造が望ましい。サイドウォール16、36の材料としては、窒化シリコン膜（SiN）や，シリコン酸化膜（SiO2）、多結晶シリコン膜が望ましい。
【００３８】
セルフ・アラインコンタクト用窒化シリコン膜39は，コンタクトホールを自己整合的に形成するために用いられるものであり、前記窒化シリコン膜39の厚さは10nm〜200nmの範囲が望ましい。前記窒化シリコン膜39はコールドウォール型の枚葉式熱ＣＶＤ装置で形成する。
【００３９】
図７は上記のセルフ・アラインコンタクト用の窒化シリコン膜39の成膜に用いるコールドウォール型の枚葉式熱ＣＶＤ装置100の概念図である。コールドウォール型の枚葉式熱ＣＶＤ装置100のチャンバ101の中央部にはシリコン基板1を乗せるステージ102が設けられている。ステージ102の内部には、シリコン基板1を加熱するヒータ104が設けられている。ステージ102の上方には、モノシラン（SiH4）とアンモニア（NH3）とからなるソースガスを窒素（N2）などのキャリアガスとともにシリコン基板1の表面に供給するシャワーヘッド103が設けられている。また、チャンバ101の外部にはチャンバ101の内壁をステージ102やシリコン基板1よりも低温に設定する温調機構105が設けられている。また温調機構105には温度表示器106が設けられている。前記温調機構105は、例えば、温度センサ等により壁面温度を検知する検知部と検知部の信号に基づき壁面温度を所定の温度に制御する制御部等を備える構成にすることができる。
【００４０】
コールドウォール型の枚葉式熱ＣＶＤ装置100ではシリコン基板1を1枚ずつステージ102の上で処理するために、従来のバッチ式熱ＣＶＤ装置に比べて精密な温度条件の実現が可能である。よって、シリコン基板1の温度制御が正確にできるためにSi基板内への不純物の拡散を制御することができ、トランジスタが微細化された場合でもしきい値電圧の変動やばらつきを抑えることができる。また、従来のバッチ式熱ＣＶＤ装置に比べてウエハ面内の膜厚均一性も良好であるという利点もある。
【００４１】
特にチャンバ101の内壁温度を温調機構105により制御して、ステージ102やシリコン基板1より低温にして成膜を行うコールドウォール型の枚葉式熱ＣＶＤ装置100では、ソースガスの大部分がシリコン基板1等で構成されるウエハの表面で反応して膜を形成し、温度が低いチャンバ101の内壁には膜がほとんど堆積しないので、スループットの高い成膜が可能となる。これに対し、チャンバ101の内壁全体を一様に加熱して成膜を行うホットウォール型の熱ＣＶＤ装置では、チャンバ101の内壁にも膜が容易に堆積し、前記膜を定期的に除去する必要が生じるためにスループットが低下する。
【００４２】
コールドウォール型の枚葉式熱ＣＶＤ装置100を用いた場合の、前記窒化シリコン膜39の成膜条件としては、シリコン基板1の温度を700℃から800℃の間にに、またガス圧は200Torrから350Torrの間になるようにした。また、シラン系ガスとアンモニアガスをガスソースとして用い、シラン系ガスに対するアンモニアガスの流量比が14倍以上となるようにするのがのぞましい。具体的一例を挙げると、モノシラン流量70sccm、アンモニア流量1000sccm、窒素流量7000sccmとし、ガス圧を350Torrとした。また、チャンバ101の壁面の温度を30℃以下に保つようにした。シラン系ガスとしては、本実施例ではモノシランを用いたが,他にジシラン、ジクロルシラン、テトラエトキシシランも用いることが可能である。また、アンモニアに替えてシアノ基、アミノ基を含む有機材料を使用することもできる。
【００４３】
またＣＶＤ装置に対して望まれることは、前記ＣＶＤ装置に付随して壁面の温度の制御機構、あるいは温度の表示機能を持つのが望ましい。チャンバ101の壁面の温度を30℃以下に保つためには水による冷却が望ましく、さらにはチラーユニットを用いた水冷却系を備えればなおよい。
【００４４】
これによって、セルフ・アラインコンタクト用の窒化シリコン膜39の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。ここでは「より圧縮応力側にする」と記したが、これはゲート電極35近傍のシリコン基板31の応力が従来は引張り応力であったとするならば、より低い引張り応力となることを意味し、ゲート電極35近傍のシリコン基板31の応力が従来圧縮応力であった場合には、より高い圧縮応力とすることを意味する。このように、ゲート電極35近傍のシリコン基板31の応力を、より圧縮応力側にすることにより、ｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。
【００４５】
また、前記窒化シリコン膜39の成膜には、コールドウォール型の枚葉式熱ＣＶＤ装置のチャンバを用い、そのチャンバ101の壁面の温度が３０℃以下とすると、ウエハ面内の応力のばらつきを抑えることができるので、ウエハ面内のｐチャネル型トランジスタのソース・ドレイン電流のばらつきを防止することができる。これにより半導体デバイスの信頼性が向上するとともに歩留まり向上が可能となる。
【００４６】
また、応力の観点から考えるとチャンバ101の内壁温度を３０℃以下にすることが望ましいが、その場合にはエッチングレートが上昇してしまうために、セルフ・アライン・コンタクト形成時にゲート電極部とのエッチレートの差が小さくなるために加工が難しくなるという欠点がある。これを考慮すると、次善の策としてはチャンバ101の内壁温度を３５℃以下としてもよい。
【００４７】
下限の温度は冷却手段によって異なるため特には詳述しない。例えば水等の冷媒を用いる場合は凝固する０℃より高い温度までとなる。もっとも、水に不凍成分が入っている場合は、当該凝固温度より高い温度までとなる。
【００４８】
なお、窒化シリコン膜の室温での膜応力と、前記条件で成膜した窒化シリコン膜の熱リン酸によるエッチングレートの間には図８に示すような明確な関係があることがわかっている。これから、コールドウォール型の枚葉式熱ＣＶＤ装置で成膜した窒化シリコン膜の膜応力が850MPa以下の場合には、120℃の熱リン酸によるエッチングレートは１１nm/min以上となることがわかる。
【００４９】
図９には本発明における第二の実施例を示す。本実施例ではサイドウォール36をコールドウォール型の枚葉式熱ＣＶＤ装置で形成し、ＣＶＤ装置のチャンバの温度を３０℃以下にしたものである。これによって、サイドウォール36を構成する窒化シリコン膜の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によって、ゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。これによってｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。サイドウォール36は窒化シリコン膜と酸化シリコン膜によって構成されていてもよく、この場合には窒化シリコンの部分を上記条件で作成すればよい。すなわち、コールドウォール型の枚葉式熱ＣＶＤ装置で形成し、前記ＣＶＤ装置のチャンバの温度を３０℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造する。なお図１２に示すように、セルフ・アラインコンタクト用の窒化シリコン膜がない場合においても、本発明を適用すれば同様な効果を有する。
【００５０】
本実施例では、本発明の第一の実施例に挙げてある利点に加えて、さらに以下の特徴がある。すなわち、コールドウォール型の枚葉式熱ＣＶＤ装置で形成し、前記ＣＶＤ装置のチャンバの温度を３０℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造すれば、前記窒化シリコン膜の内部に含まれる水素原子を少なくすることができるため、トランジスタの電気的特性を良好にすることができる。
【００５１】
また図１０には本発明における第三の実施例を示すが、サイドウォール36に加えて、セルフ・アラインコンタクト用の窒化シリコン膜39も上記の条件で製造すると、さらにゲート電極下のシリコン基板の応力をより引張り側にすることができ、さらに効果が増す。この実施例の場合には、サイドウォール36とセルフ・アラインコンタクト用の窒化シリコン膜19の両方が全く同じ材質となることから、サイドウォール16とセルフ・アラインコンタクト用の窒化シリコン膜39の材料界面において応力集中が小さくなるため、界面において膜はがれの危険が少ないという利点が第二の実施例の利点に加えて存在する。
【００５２】
また図１１には本発明における第四の実施例を示すが、サイドウォール36を２層以上の膜から構成し、このうちの１層以上の膜を窒化シリコン膜として、上記の条件で成膜してもよい。本実施例では酸化シリコン膜と窒化シリコン膜との組み合わせにおいてサイドウォール36を構成しており、酸化シリコン膜はシリコン基板と接している。本実施例では窒化シリコン膜がシリコン基板に直接接触していないことから、窒化シリコン中の窒素等の不純物がシリコン基板に拡散しにくいという利点がさらにある。また、同様に窒化シリコン膜とシリコン基板の間に酸化シリコン膜が存在していることから、窒化シリコン膜の応力を酸化シリコン膜が応力緩和することにより、シリコン基板内での転位の発生を防止するという利点がさらにある。
【００５３】
さらに図１１及び１２を用いて本発明における第五の実施例を示す。本実施例ではセルフ・アラインコンタクト用の窒化シリコン膜39を形成した後に前記窒化シリコン膜上面の全面にイオン注入を行ったものである。すなわち、前記窒化シリコン膜39を成膜し、続いてウエハ表面全面にイオン注入処理を施す。その後に、前記窒化シリコン膜を局所的にエッチングし、ヴィア形成用の加工を行う。なお、この順番を入れ替えて、ヴィア形成用の加工を行ってからイオン注入を行っても同様な効果が得られるが、この場合にはヴィア形成孔の部分のシリコン基板にもイオンが注入され、転位発生の原因となりやすいため、望ましくない。
【００５４】
本実施例によって前記窒化シリコン膜にイオンが注入されるために前記窒化シリコン膜39の膜応力をより圧縮側にする、すなわち引張り応力を減少させることができ、これによってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。その結果、ｐチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。また、イオン注入は前記窒化シリコン膜39の上面全面に行われるために、イオン注入のマスクが不要であり、工程あるいはマスクが削減できるという利点がある。なお、図１２のような構成の場合は前記サイドウォール部を前記のように形成してもよい。
【００５５】
本実施例は本発明の第一、第二、第三の実施例と組み合わせても良いが、単独で用いても有効であり、その場合には他の利点も発生する。たとえば、モノシラン流量10sccm、アンモニア流量5000sccm、窒素流量5000sccmとし、ガス圧を350Torrの条件下でセルフ・アラインコンタクト用の窒化シリコン膜39を形成すると、前記窒化シリコン膜39の膜応力は引張りの1GPa以上と非常に高くなるが、その一方で前記窒化シリコン膜39中の不純物が減少し、前記不純物の拡散によるシリコン基板への影響を最小にできるという利点が発生する。従来の技術では前記窒化シリコン膜中の不純物を減少させるとデバイスの電気特性の１項目が良好になる一方で、前記窒化シリコン膜の引張りの膜応力が増加するため、ｐチャネルトランジスタのソース・ドレイン電流が低下するという弊害が起こり、この現象が最小線幅0.25ミクロン以下で顕著となってきた。本実施例を適用すれば、不純物を少なくする成膜条件において、前記窒化シリコン膜39の引張りの膜応力をも減少させる、あるいは圧縮の膜応力を増加させることができるので、微細化が進んだ場合でもｐチャネルトランジスタのソース・ドレイン電流の低下を防止することが可能となり、さらに不純物の影響も最小にできる。
前記イオン注入処理に使用するイオン種としてはイオンの半径がSiより大きいものが応力変化が大きくなるために望ましく、デバイスの電気特性を変化させる恐れのないGe、Siがさらに望ましい。また、イオン種をGa、As、In、Sb、Tl、Biなどの半導体産業でよく用いられるものとすると、現有設備が使えるためにイオン注入装置あるいはその周辺設備に対する投資を最小限にできるという利点が生じる。加速電圧は前記窒化シリコン膜39の厚さに応じて10keVから200KeV程度が望ましく、膜厚が薄い場合には加速電圧が低くても良い傾向にある。また、ドーズ量は1012〜1016ドーズ／cm2の範囲が望ましい。
【００５６】
本実施例を行った場合には、窒化シリコン膜中にこれらのイオン種が検出され、イオン注入処理に特有の膜厚方向濃度分布となり、膜の上面は下面よりも濃度が高くなる。
【００５７】
【発明の効果】
本発明により、ＭＩＳＦＥＴのしきい値電圧の変動を防止し、かつｐチャネル型ＭＩＳＦＥＴのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例の半導体装置の断面を示す模式図。
【図２】ｐチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性の実験結果。
【図３】半導体デバイスの最小線幅と、ｐチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性との関係を示した図。
【図４】セルフ・アラインコンタクト用の窒化シリコン膜の膜応力と、ゲート電極近傍のシリコン基板内の応力の関係を応力解析によって求めた結果を示した図。
【図５】コールドウォール型の枚葉式熱ＣＶＤ装置で形成した場合における、前記ＣＶＤ装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力との関係を示した実験結果の概要図。
【図６】コールドウォール型の枚葉式熱ＣＶＤ装置で形成した場合における、前記ＣＶＤ装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力のばらつきとの関係を示した実験結果の概要図。
【図７】図７は上記のセルフ・アラインコンタクト用の窒化シリコン膜19の成膜に用いるコールドウォール型の枚葉式熱ＣＶＤ装置100の概念図。
【図８】窒化シリコン膜の室温での膜応力と、窒化シリコン膜の熱リン酸によるエッチングレートの関係を示した図。
【図９】本発明の第二の実施例の半導体装置の一部を示す断面模式図。
【図１０】本発明の第三の実施例の半導体装置の一部を示す断面模式図。
【図１１】本発明の第四の実施例の半導体装置の一部を示す断面模式図。
【図１２】本発明の第二の他の実施例の半導体装置の一部を示す断面模式図。
【符号の説明】
1・・・シリコン基板、2・・・素子分離膜、3・・・層間絶縁膜， 6・・・配線，11・・・p型ウェル，31・・・n型ウェル，12，13・・・n型ソース・ドレイン，32，33・・・p型ソース・ドレイン，14，34・・・ゲート絶縁膜，15，35・・・ゲート電極，16，36・・・サイドウォール，17，18，37，38・・・シリサイド，19，39・・・セルフ・アラインコンタクト用窒化シリコン膜
100・・・コールドウォール型の枚葉式熱ＣＶＤ装置、101・・・チャンバ、102・・・ステージ、103・・・シャワーヘッド、104・・・ヒータ、105・・・温調機構、106・・・温度表示器
Claims (2)
- シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、ゲート電極のパターンを形成する工程と、前記ゲート電極膜の側面に前記サイドウォール膜を形成する工程と、前記シリコン基板にソースおよびドレインを形成する工程とを有することにより、ｐチャネル型電界効果トランジスタを形成する工程と、
前記ｐチャネル型電界効果トランジスタを形成した後、さらに、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる工程と、前記窒化シリコン膜を貫通して前記ソースあるいは前記ドレインに達するコンタクトホールを形成する工程と、前記コンタクトホール上に配線を形成する工程とを有し、前記ゲート電極膜のゲート幅の最小線幅が０．２５μｍ以下である半導体装置の製造方法において、
前記窒化シリコン膜は熱ＣＶＤ装置を用いて、前記熱ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることで、室温において８５０ＭＰａ以下の引張り応力を持つことを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、サイドウォール膜を形成する工程と、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面に前記サイドウォール膜を残留させる工程と、前記シリコン基板にソースおよびドレインを形成する工程とを有することにより、ｐチャネル型電界効果トランジスタを形成する工程と、
前記ｐチャネル型電界効果トランジスタを形成した後、さらに、前記ゲート電極膜と前記サイドウォール膜を内包するようにセルフ・アラインコンタクト用の窒化シリコン膜を堆積させる工程と、前記窒化シリコン膜を貫通して前記ソースあるいは前記ドレインに達するコンタクトホールを形成する工程と、前記コンタクトホール上に配線を形成する工程とを有し、前記ゲート電極膜のゲート幅の最小線幅が０．２５μｍ以下である半導体装置の製造方法において、
前記サイドウォール膜と前記セルフ・アラインコンタクト用の窒化シリコン膜は、熱ＣＶＤ装置を用いて、前記熱ＣＶＤ装置のチャンバの内壁温度を３０℃以下にして堆積させることで、室温において８５０ＭＰａ以下の引張り応力を持つことを特徴とする半導体装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101386172B1 (ko) | 2007-03-29 | 2014-04-18 | 인터내셔널 비즈니스 머신즈 코오퍼레이션 | 반도체 구조 및 그의 제조 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
| JP4406200B2 (ja) * | 2002-12-06 | 2010-01-27 | 株式会社東芝 | 半導体装置 |
| US7001837B2 (en) * | 2003-01-17 | 2006-02-21 | Advanced Micro Devices, Inc. | Semiconductor with tensile strained substrate and method of making the same |
| JP4982958B2 (ja) * | 2005-03-24 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP2006332243A (ja) | 2005-05-25 | 2006-12-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4618068B2 (ja) * | 2005-09-21 | 2011-01-26 | ソニー株式会社 | 半導体装置 |
| TWI345836B (en) | 2007-06-12 | 2011-07-21 | Au Optronics Corp | Dielectric layer and thin film transistor,display planel,and electro-optical apparatus |
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| US11562923B2 (en) | 2020-05-05 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement including a first electrical insulator layer and a second electrical insulator layer and method of making |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL171942C (nl) * | 1976-02-13 | 1983-06-01 | Hitachi Ltd | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een halfgeleiderlichaam een menglaag van nitriden van silicium en germanium wordt aangebracht. |
| JPS5536935A (en) * | 1978-09-06 | 1980-03-14 | Hitachi Ltd | Manufacturing of semiconductor device |
| JPS6052580B2 (ja) * | 1978-10-20 | 1985-11-20 | 三洋電機株式会社 | 半導体装置に於ける表面保護膜の製法 |
| JPS59114829A (ja) * | 1982-12-21 | 1984-07-03 | Agency Of Ind Science & Technol | 窒化シリコン膜の製造方法 |
| JPS6012737A (ja) * | 1983-07-01 | 1985-01-23 | Agency Of Ind Science & Technol | 窒化シリコン膜の製造方法 |
| JPH0766139A (ja) * | 1993-08-30 | 1995-03-10 | Ryoden Semiconductor Syst Eng Kk | 化学気相成長装置 |
| JP3271407B2 (ja) * | 1993-12-24 | 2002-04-02 | ソニー株式会社 | 熱処理方法及び熱処理装置 |
| JP3284739B2 (ja) * | 1994-02-28 | 2002-05-20 | ソニー株式会社 | 窒化シリコン膜の形成方法 |
| JP3665672B2 (ja) * | 1995-11-01 | 2005-06-29 | 東京エレクトロン株式会社 | 成膜装置及び成膜方法 |
| KR19980024663A (ko) * | 1996-09-18 | 1998-07-06 | 윌리엄 비. 켐플러 | 규화물 영역 형성 방법 |
| JPH113869A (ja) * | 1997-06-11 | 1999-01-06 | Nec Corp | 半導体装置の製造方法 |
| JP2000216377A (ja) * | 1999-01-20 | 2000-08-04 | Nec Corp | 半導体装置の製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101386172B1 (ko) | 2007-03-29 | 2014-04-18 | 인터내셔널 비즈니스 머신즈 코오퍼레이션 | 반도체 구조 및 그의 제조 방법 |
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