JP4429598B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、結晶質半導体膜を用いた半導体素子、例えばトランジスタ、特に電界効果型トランジスタ、代表的にはＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（Thin Film Transistor：TFT）を有する半導体装置およびその作製技術に関する。
【０００２】
【従来技術】
アモルファスシリコンより高い電界効果移動度が得られ、高速動作が可能で膨大な情報量を処理できる回路を形成するためのＴＦＴを実現するため、安価なガラス基板上に低温で良質な多結晶シリコン（ポリシリコンともいう）を形成する方法の研究が盛んに進められている。
【０００３】
歪み点が低いガラス基板上に形成するということで、低温処理が可能なことが必須条件となり、炉を用いた方法と比較して低温で処理でき、さらにスループットがよく生産性の高いレーザ光を照射する方法（以下、レーザアニール法ともいう）が注目されている。
【０００４】
また、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないという特徴を有するレーザ光アニール法は、大型の表示装置等を形成するための大型ガラス基板を用いて製造する場合や、量産する場合に好適であるとして、技術開発がさかんに進められている。
【０００５】
なかでも特に、固体連続発振レーザ（具体的には、Ｎｄ：ＹＡＧレーザ、Ｎｄ:ＹＶＯ4レーザといったレーザを指す。以下、ＣＷレーザという）照射による結晶化方法は、結晶粒径が大きく、高い電界効果移動度を実現できる結晶質シリコン膜を形成することができるとして高い評価を得ている。
【０００６】
この方法によると、従来のエキシマレーザー結晶化法による結晶粒径と比較して、大粒径が形成できる。この場合、レーザ光の照射によって、半導体膜が完全溶融している部分と、固相半導体領域が残存している部分とが形成され、前記固相半導体領域を結晶核として結晶成長が始まる。完全溶融領域において核生成が発生するにはある程度時間が掛かるため、完全溶融領域において核生成が発生するまでの間に、前記固相半導体領域を結晶核として前記半導体膜の膜面に対する水平方向（以下、ラテラル方向と呼ぶ）に結晶が成長する。そのため、結晶粒は膜厚の数十倍もの長さに成長する。例えば、６００Åのシリコン膜厚に対して、１μmから２μmの長さのラテラル結晶成長が起こるため、電界効果移動度が得られるのである。（例えば非特許文献１参照。）
【０００７】
【非特許文献１】
“On the super lateral growth phenomenon observed in excimer laser- induced crystallization of thin Si films、James S. Im and H.J. Kim、Appl.Phys.Lett.64(17)、25 April 1996、pp2303-2305”
【０００８】
【発明が解決しようとする課題】
ＣＷレーザによる結晶化は、エキシマレーザ等のパルスレーザによる処理と比較して半導体膜がレーザ光により加熱される時間が長く、レーザ光が照射された部分の膜が完全溶融し、溶融した領域と固相領域との界面が基板平面と概略平行な方向（以下、横方向への成長という）に結晶成長が進む。このとき、非晶質シリコン膜の初期膜厚が薄い場合、ＣＷレーザの照射による熱が非晶質シリコン膜から基板側へすぐに逃げてしまい、冷却による固相化が早く、横方向への成長をする前に冷却されやすい基板付近に結晶核が自然発生し、これが原因で大粒径の結晶が得られないという問題、結晶化のための照射の際に半導体膜が膜飛びしてしまうという問題、もしくは、下地絶縁膜にダメージを与えてしまうといった問題があった。
【０００９】
また、膜厚が薄い（具体的には６０nm以下）場合でも膜飛びせずに結晶化を行うことができる条件は存在するが、その条件（レーザのパワー）の使用可能な範囲（マージン）の狭小化という問題があった。ここで、実際に膜飛びして、成膜されたシリコン膜が消失してしまった例（Ｎｄ：ＹＶＯ4、波長５３２ｎｍ、レーザパワー６．７Ｗ、スキャン速度５０cm/sec）を図１に示す。
【００１０】
図１に示したようなＣＷレーザ照射による結晶化工程における膜飛び、またそれに伴うレーザ光照射工程におけるレーザ光照射条件マージンの狭小という問題を解決するために、半導体膜厚を６０ｎｍ以上にして、パルス発振のレーザを用いる場合より厚くしてＣＷレーザによる結晶化を行うことによって、結晶粒径が大きく、高い電界効果移動度が実現できる半導体膜が形成されるようになった。
【００１１】
一方、半導体膜の膜厚を厚くしてＴＦＴを形成した場合、粒径の大きな結晶（高い電界効果移動度を得られる）を実現することはできたものの、ＴＦＴのオフ時に流れてしまうリーク電流（オフ電流、オフリーク電流ともいう）が高くなるという課題が依然として解決されていない。
【００１２】
このようにリーク電流が高くなってしまう原因として、次のようなことが考えられる。
【００１３】
まず一つ目の原因は、ゲート電圧を印加しない状態で、チャネル形成領域にソース領域およびドレイン領域と同符号のキャリアが存在することである。具体的には、半導体層の膜厚によって、ゲート電圧の影響が及ばずソース領域側にキャリアが排除されきれず、キャリアの溜まる領域が生じてしまう。
例えば、ゲート電極から負の電圧として−１０Ｖ、ドレイン電極に正の電圧として１Ｖが印加された場合、半導体層のゲート絶縁膜との界面付近にはキャリアが蓄積され、ゲート電圧の影響でキャリアがソース領域へと排除される。しかし、半導体層の膜厚が厚くなりゲート電極から離れた深い領域になるとゲート電圧の影響が及ばなくなりキャリアの排除が不可能になってキャリアが溜まり、このキャリアが溜まった領域がリーク電流の原因となってしまう。
【００１４】
そこで、半導体層の膜厚とリーク電流が高くなる原因の関係についてシミュレーションした結果を図２〜５に示す。
【００１５】
シミュレーションした内容について、説明する。半導体層上にゲート絶縁膜、ゲート絶縁膜上にはゲート電極が形成されている一般的な形状のＴＦＴについてシミュレーションしており、半導体層の膜厚が、６０ｎｍ（図２）、８０ｎｍ（図３）、１００ｎｍ（図４）、１５０ｎｍ（図５）と４種類の膜厚のＴＦＴについてシミュレーションした結果を示している。なお、一般的にポリシリコンは、弱いｎ型の性質を有しているとされているため、それぞれの膜厚を有するシリコン膜は、弱いｎ型を有する半導体としてシミュレーションしている。また、ゲート電極には−１０Ｖ、ドレイン電極には１Ｖ、ソース電極には０Ｖの電圧が印加されている場合を想定しており、図２〜５は、ＴＦＴの半導体層のチャネル形成領域にあたる領域の電荷密度（縦軸）とその深さ（横軸）との関係を示したグラフである。
【００１６】
まず、グラフの左端側は、半導体層の表面（ゲート絶縁膜との界面）付近であり、ゲート電極に印加された−１０Ｖの影響を受けて高い密度でホール（＋電荷）が蓄積されている。
【００１７】
続いて、ゲート電圧の影響を受けてキャリア（−電荷）がソース側に排除され、もともと弱いｎ型の性質を有するシリコン自体の電荷（＋電荷）を有する領域が続く。なお、この領域に存在している電荷は、固定電荷のため電導には寄与しない。このような領域は空乏層と言われる。
【００１８】
シリコンの膜厚が６０ｎｍの場合は、表面から最下部までゲート電圧の影響が及ぶためキャリアが排除され溜まることがない（これを完全空乏という）が、シリコン膜厚が厚くなってくると、ゲート電圧の影響が及ばなくなってくる領域（表面からの深さが６０ｎｍ以上の深い領域）が生じ、ゲート電圧の影響が及ばないためにキャリア（負の電荷）がチャネル形成領域におけるキャリアが通る領域より下部の領域に溜まってしまう領域が生じる（これを部分空乏という）。このゲート電圧の影響が及ばずに、キャリア（負の電荷）が溜まってしまう領域が生じ、キャリアの通り道（バックチャネルという）となって、ＴＦＴのオフ時にリーク電流が発生する原因となっている。
【００１９】
二つ目としては、次のような原因が考えられる。通常、チャネル形成領域を流れる電流は、ゲート電圧により制御される。この場合、図２〜５に示されるように、チャネル形成領域のゲート絶縁膜との界面付近の空乏層はチャネル形成領域表面（基板表面）に概略平行に形成されて、均一な電界が形成される。
【００２０】
しかし、ドレイン電圧が印加され、その電圧値が高くなるとドレイン電圧を終端するために空乏層が形成される。近年の極限まで微細化された集積度の高い半導体素子が要求されているという背景から、ゲート長が短くなってドレイン領域とソース領域との距離が短くなると、ドレイン領域周辺に発生した空乏層が拡大し、ソース領域周辺にまで届いてしまい、ゲート電圧でソース・ドレイン間の電流制御が不可能になってしまう。これが原因で、リーク電流が発生する（ソース・ドレイン間で電流が流れたままの状態になってしまう）というものである。
【００２１】
本発明者らは、上記のシミュレーション結果から、半導体層の膜厚が６０ｎｍ以上の膜厚になると、バックチャネルが発生したり、ドレイン電圧を印加することによりドレイン領域周辺の空乏層が拡大しソース領域に届いてしまったり（パンチスルー現象）という原因によって、リーク電流が発生しやすい状態になると推測した。
【００２２】
本発明は、上述した問題に鑑み、ＣＷレーザを用いて結晶粒径が大きくでき、高い電界効果移動度が実現できる膜厚の厚い半導体膜を用いても、リーク電流を抑制できる半導体装置およびその作製方法を提供することを課題とする。
【００２３】
また、ＣＷレーザを適用して良質な結晶質半導体膜を形成し、このようにして得られた半導体膜を用いて、より高速に動作可能な半導体装置およびその作製方法を提供することを課題としている。
【００２４】
【課題を解決するための手段】
本発明では、ＣＷレーザを適用して６０〜２００ｎｍの膜厚で形成された半導体膜（シリコン膜）において上記問題となっているパンチスルー現象やバックチャネル形成によるリーク電流を抑制するために、チャネル形成領域に不純物元素を１×１０15〜５×１０18/cm3の濃度で添加することを特徴としている。
【００２５】
上記したシミュレーションの結果から、本発明者らはＣＷレーザを適用して結晶化された膜厚が１００ｎｍ以上の結晶質シリコンを用いて形成されたｎチャネル型ＴＦＴにも、半導体層のチャネル形成領域となる部分にｐ型を付与する不純物元素を添加して、バックチャネルの発生や空乏層の拡大を抑制することができることを見いだした。
【００２６】
また、バックチャネルが形成されるのは、膜厚が６０ｎｍ以上の半導体膜であったことから、半導体層の表面から６０ｎｍ以上の深さにおいて、ｐ型不純物元素が添加された領域を形成することにより、空乏層の拡大を抑制することができ、オフ電流の上昇を抑制し、良好な特性を示すＴＦＴを実現することができることがわかった。
【００２７】
そこで、本発明は、ＣＷレーザを用いて形成された膜厚６０〜２００ｎｍの結晶質シリコン（半導体層）の特にｎチャネル型ＴＦＴとなる領域におけるチャネル形成領域に加速電圧を３０〜１２０ＫＶで１×１０１５〜５×１０１８／ｃｍ３の濃度になるようにｐ型不純物元素を添加することを特徴としている。
【００２８】
また、特に、半導体層の表面から６０ｎｍ以上の深さに、ｐ型不純物元素の濃度のピークの領域が形成されるようにｐ型不純物元素を添加して、空乏層の拡大を抑制する領域を有していることを特徴としている。
【００２９】
ＣＷレーザを照射して結晶粒径の大きな結晶質半導体膜（具体的には、結晶質シリコン膜）を形成する際、▲１▼膜飛びを防ぐ▲２▼照射条件のマージンの拡大、といった目的のためにシリコン膜の膜厚を例えば１００ｎｍ以上と厚く形成した場合において、本発明を適用する（例えば、ｎチャネル型ＴＦＴのチャネル形成領域にｐ型を付与する不純物元素を添加する）ことにより、添加した不純物元素の影響によって、空乏層の拡大を抑制することができ、ＴＦＴのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するＴＦＴのオフ時のリーク電流を抑制することができる。
【００３０】
【発明の実施の形態】
（実施形態１）
本発明者らは、半導体層のチャネル長方向の長さをＬ、チャネル長方向と垂直な方向の長さ（幅）をＷとしたとき、Ｌ／Ｗ＝４．５×２／４、半導体（シリコン）層膜厚が１５０ｎｍ、ゲート絶縁膜が１１０ｎｍのＴＦＴで半導体層の固定電荷を５×１０11/cm2として、ドレイン電圧を１Ｖ、１４Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖ印加した場合のＩｄ−Ｖｇ特性についてシミュレーションを行った。シミュレーションした結果を図６に示す。
【００３１】
このシミュレーションでは、半導体（シリコン）層の深さ方向４０ｎｍ、１００ｎｍ、１５０ｎｍの領域に不純物元素の濃度ピークがある場合を想定しており、そのようなＴＦＴにドレイン電圧を１Ｖ、１４Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖ印加した場合のＩｄ−Ｖｇ特性を比較している。
【００３２】
図６の結果から、不純物元素を添加することにより、ＴＦＴのオフ時のリーク電流を抑制することができることがわかるが、なかでも特に、半導体層の表面（ゲート絶縁膜との界面）から見て深い領域に不純物元素の濃度ピークを有している、不純物元素の濃度ピークが１００nm領域にあるＴＦＴや不純物元素の濃度ピークが１５０nm領域にあるＴＦＴほど、ＴＦＴのオフ時におけるリーク電流が抑えられていることがわかる。
【００３３】
半導体層の表面（ゲート絶縁膜との界面）から見て、より深い領域に不純物元素の濃度ピークを有するようにするには、不純物元素添加の際に、加速電圧を高くして（具体的には、３０〜１２０ＫＶ）、不純物元素を添加すればよい。
【００３４】
（実施形態２）
加速電圧における深さ方向の不純物濃度分布を図２０に示す。図２０はイオンシャワードーピング法を使用してｐ型の不純物を導入する際に、加速電圧を１０ｋＶ〜８０ｋＶまで、１０ｋＶ毎に変化させて不純物を添加し、その深さ方向に対する濃度変化を測定した結果である。なお、８０ｋＶまでしか測定を行っていないのは、本実験に使用した装置の加速電圧の上限であったからであるが、他の装置によっては１２０ｋＶくらいまでは可能と考えられる。
【００３５】
本発明では、図２〜５のシミュレーション結果より、半導体層の６０ｎｍ以上の深さに不純物濃度のピークを存在させることが必要である。図２０より、半導体層の６０ｎｍ以上の深さに不純物濃度のピークが存在するのは本条件では３０ｋＶ以上であることがわかる。加速電圧は使用する条件、導入したい不純物、濃度、ガス、膜厚などにしたがって、使用者が同様のデータを作成し、適宜選択すればよい。
【００３６】
（実施形態３）
まず、ガラス基板上の下地絶縁膜（膜厚５０ｎｍのＳｉＯＮ/膜厚１００ｎｍのＳｉＮＯの積層）上に形成されたシリコン（非晶質シリコン膜）の波長５３２ｎｍの光の吸収率が膜厚によって変化する様子を図１９に示す。
【００３７】
シリコン膜の吸収率には、５３２ｎｍの光に対して膜厚によって周期的にピークを有している。例えば、第１のピークは、膜厚が約６０ｎｍのとき約０．４５の吸収率、第２のピークは膜厚が約１１０ｎｍのとき約０．５の吸収率、第３のピークは膜厚が約１７０ｎｍのとき約０．５５の吸収率である。
【００３８】
このようにシリコンの膜厚によって、波長が５３２ｎｍの光に対する吸収率が変化するため、単位時間当たりの結晶化処理可能な面積を上げられる、即ちスループットよく良好（結晶粒径の大きな）な結晶質シリコン膜を形成するには、シリコンの膜厚を最適化することが重要である。
【００３９】
また、図１９において、吸収率の変化量（傾き）が少ない部分、具体的には、第１のピーク、第２のピーク、第１のピークと第２のピークとの間、第３のピークもしくは第２のピークと第３のピークとの間は、シリコンの膜の吸収率の変化量が少ないため、シリコン膜に吸収されるエネルギーが安定しており、この吸収率の変化量が少ない領域の膜厚を選択することで均一な結晶化処理を行うことができる。
【００４０】
以上のように、ＣＷレーザを適用する場合、シリコンの膜飛びを防ぐためにシリコンの膜厚を厚くする場合、シリコン膜は、波長５３２ｎｍの光に対して、膜厚によって周期的な吸収率のピークを有している。このため、適した膜厚を選択してシリコン膜を成膜することによって、シリコンを溶融させ溶融相を形成することができ、溶融相と固相との界面を連続的に移動させて結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができる。
【００４１】
しかし、シリコン膜厚を必要以上に厚くすることは、上述したようなリーク電流が高くなるという問題が生じるため、好ましくない。以上のことを考慮して、シリコン（チャネル形成領域）の膜厚は、６０〜２００ｎｍとすることが好ましい。
【００４２】
ここで、ＣＷレーザ照射をして結晶化した結晶質シリコンを用いて膜厚が５４ｎｍ、１７０ｎｍとして形成されたｎチャネル型ＴＦＴのＩｄ−Ｖｇ特性を比較する。なお、ＣＷレーザによる結晶化条件は、シリコンの膜厚が５４ｎｍのＴＦＴに関しては、パワー２．５Ｗ、スキャン速度５０ｃｍ／ｓｅｃであり、チャネル形成領域に、加速電圧１５ＫＶ、ドーズ量４×１０１２／ｃｍ２の条件でｐ型不純物元素としてボロンが添加されている。また、シリコンの膜厚が１７０ｎｍのＴＦＴに関しては、ＣＷレーザによる結晶化条件は、パワー３．６Ｗ、スキャン速度５０ｃｍ／ｓｅｃであり、チャネル形成領域に加速電圧６０ＫＶ、ドーズ量１×１０１４／ｃｍ２の条件でｐ型不純物元素としてボロンが添加されたＴＦＴと、加速電圧１５ＫＶ、ドーズ量８×１０１２／ｃｍ２の条件でｐ型不純物元素が添加されたＴＦＴとがあるので、Ｉｄ−Ｖｇ特性を比較したＴＦＴは３種類ある。
【００４３】
なお、上記した３種類のＴＦＴのＩｄ−Ｖｇ特性を測定した条件は、測定は、ソース電圧（Ｖs）は０Ｖ、ドレイン電圧（Ｖd）は、１Ｖまたは５Ｖ、ゲート電圧（Ｖｇ）は、−１４Ｖ〜１４Ｖまで変動させて行った。また、ＴＦＴのチャネル長（Ｌ）は６μｍ、チャネル幅（Ｗ）は４μｍであった。
【００４４】
まず、半導体層の膜厚を５４ｎｍとしたＴＦＴのＩｄ−Ｖｇ特性を図７に示す。この半導体層は、電界効果移動度（μmax）は５６６．０cm2/Vsであり、その標準偏差は１４９．９でありバラツキが大きい。また、ＴＦＴのオフ時のリーク電流の平均値は、６５．４μＡであった。
【００４５】
次に、半導体層の膜厚を１７０ｎｍとして、低い加速電圧（１５ＫＶ）でチャネル形成領域に１×１０１５〜５×１０１８／ｃｍ３の濃度でｐ型不純物元素を含む領域を形成したＴＦＴのＩｄ−Ｖｇ特性を図８に示す。この半導体層は、電界効果移動度（μｍａｘ）は５８０．６ｃｍ２／Ｖｓであり、その標準偏差は、１３５．６でありバラツキが大きい。また、図８のグラフ左端側（ＴＦＴのオフ時）における電流が高く、リーク電流が発生し、その平均値は、９４．７μＡと高いことがわかる。
【００４６】
以上の実験結果をふまえて、本発明の半導体層の膜厚を１７０ｎｍとして、高い加速電圧（６０ＫＶ）でチャネル形成領域に１×１０１５〜５×１０１８／ｃｍ３の濃度でｐ型不純物元素を含む領域を形成したＴＦＴのＩｄ−Ｖｇ特性を図９に示す。この半導体層は、電界効果移動度（μｍａｘ）は５３４．６ｃｍ２／Ｖｓであるが、標準偏差が６９．５でありバラツキが小さくなっていることがわかる。また、図９のグラフ左端側（ＴＦＴのオフ時）における電流は、半導体層の膜厚が１７０ｎｍで低加速のチャネルドープをしたＴＦＴと比較して、その平均値は、６２．３μＡと低くなっている。そのためバックチャネルが形成されないであろうと考えられる半導体層の膜厚を５４ｎｍとしたＴＦＴと比較してもほとんど差がない程度のリーク電流に抑えられていることがわかる。
【００４７】
以上のＩｄ−Ｖｇ特性の測定結果からわかるように、ＣＷレーザを用いて結晶化されたシリコン膜を用いて作製されたＴＦＴにおいて、膜厚を厚く設定しても、チャネル形成領域に１×１０15〜５×１０18/cm3の濃度でｐ型不純物元素を含む領域を形成することにより、リーク電流が低減された特性のよい半導体装置（ＴＦＴ）を実現することができるということがわかった。
【００４８】
（実施形態４）
本発明を適用して半導体装置を作製する技術の一例について、図１０〜１４を用いて説明する。
【００４９】
基板１００上に、下地絶縁膜１０１を形成する。基板１００としては、アルミノホウケイ酸ガラスなど市販されている無アルカリガラス基板が適用される。下地絶縁膜１０１は、酸窒化シリコン膜で形成することが望ましく、ここでは、ＳｉＨ4、ＮＨ3、Ｎ2Ｏで形成される酸窒化シリコン膜と、ＳｉＨ4、Ｎ2Ｏで形成される酸窒化シリコン膜とを、それぞれ５０nmと１００nmの厚さに形成し、ガラス基板１００からの不純物の拡散防止と応力緩和を兼ね備えた構造とする。
【００５０】
続いて、下地絶縁膜１０１上に半導体膜としてシリコン膜１０２を膜厚が６０〜２００ｎｍ程度になるように公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い（図１０（Ａ））。
【００５１】
続いて、結晶化の工程に先立ち、４００〜５００℃で１時間程度の加熱処理を行い、水素を膜中から脱離させる。本実施形態では、５００℃、１時間の炉による加熱処理を行う。
【００５２】
続いて、シリコン膜１０２に連続発振レーザ光１０３を照射してシリコン膜を溶融させて溶融相を形成し、レーザ光１０３の照射位置を走査することにより溶融相と固相との界面を連続的に移動させ、結晶質シリコン膜１０４を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が進む（図１０（Ｂ））。
【００５３】
レーザ発振装置としては、気体レーザ発振装置、固体レーザ発振装置が適用され、特に連続発振可能なレーザ発振装置を適用する。連続発振の固体レーザ発振装置としてはＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザ発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。より高い出力を得る為には、ダイオード励起の固体レーザ発振装置が適用され、カスケード接続されていても良い。
【００５４】
ここで、半導体膜の結晶化に用いられる固体レーザとその第２高調波の波長の代表的な例を示す。Ｎｄ：ＹＡＧレーザは５３２ｎｍ、Ｎｄ：ＹＶＯ4レーザは５３２ｎｍ、Ｎｄ：ＹＬＦレーザは５２７ｎｍもしくは５２４ｎｍ、Ｔｉ：サファイアレーザは３４５〜５５０ｎｍ（波長可変）、アレキサンドライトレーザは３５０〜４１０ｎｍ（波長可変）である。
【００５５】
本実施形態では、非晶質半導体膜を結晶化させるためにレーザ光を半導体膜で選択的に吸収させるため、可視域の波長のレーザ光を適用し、基本波の第２高調波を適用する。第２高調波を得るためには波長変換素子（ＳＨＧ）を用いる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ2ＮａＮｂ5Ｏ15（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的には、非晶質半導体膜の結晶化に際して、Ｎｄ:ＹＶＯ4レーザ発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。また、レーザの発振モードはＴＥＭ00モードであるシングルモードを適用する。
【００５６】
なお、レーザ光の走査は一方向のみの走査でなく、往復走査をしても良い。往復走査する場合には１回の走査毎にレーザエネルギー密度を変えて、段階的に結晶成長をさせることも可能である。また、非晶質シリコン膜を結晶化させる場合にしばしば必要となる水素出しの処理を兼ねることも可能であり、最初に低エネルギー密度で走査し、水素を放出した後、エネルギー密度を上げて２回目に走査で結晶化を完遂させても良い。このような作製方法によっても同様にレーザ光の走査方向に結晶粒が延在する結晶質シリコン膜を得ることができる。
【００５７】
続いて、半導体層、特に、後にチャネル形成領域となる領域、さらに具体的には、半導体層（後のチャネル形成領域）の表面からの深さが６０ｎｍ以上の領域にｐ型不純物元素の濃度ピークが存在するようにｐ型不純物元素を添加する。イオンシャワードープ法を用いて、加速電圧３０〜１２０ＫＶとして、実際のシリコン中のｐ型不純物元素濃度が１×１０１５〜５×１０１８／ｃｍ３となるように、ｐ型不純物元素として例えばボロン（Ｂ）を添加する（図１０（Ｃ））。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【００５８】
本実施形態のように高い加速電圧で不純物元素の添加を行うことにより、不純物元素を半導体膜の表面から離れた領域（深い領域）に打ち込むことができ、ｐ型不純物元素の濃度のピークにあたる領域が深い領域に形成されるため、空乏層の拡大を抑制することができパンチスルー現象を効果的に防止することができる。
また、不純物元素を添加したことにより、バックチャネルの形成も抑制することができる。
【００５９】
そして、シリコン膜を所定の形状にパターニングして半導体層１０６〜１０９を形成する。その後、半導体層１０６〜１０９を覆うゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１７０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる（図１０（Ｄ））。
【００６０】
続いて、ゲート絶縁膜１１０上にゲート電極を形成するための導電膜を形成する。本実施形態では、膜厚２０〜１００ｎｍの第１の導電膜１１１としてＴａＮ、膜厚１００〜４００ｎｍの第２の導電膜１１２としてＷを積層形成する。なお、導電膜の材料は、上記した材料に限定されることはなく、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である（図１１（Ａ））。
【００６１】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１３〜１１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。（図１１（Ｂ））本実施形態では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００６２】
この後、レジストからなるマスク１１３〜１１７を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６３】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１８〜１２２（第１の導電層１１８ａ〜１２２ａと第２の導電層１１８ｂ〜１２２ｂ）を形成する。ゲート絶縁膜１１０の第１の形状の導電層１１８〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００６４】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う（図１１（Ｃ））。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層１２３ｂ〜１２７ｂを形成する。一方、第１の導電層１２３ａ〜１２７ａは、ほとんどエッチングされず、その形状は第１の形状の第１の導電層１１８ａ〜１２２ａからほとんど変化しない。以上のように、第１の導電層１２３ａ〜１２７ａ、第２の導電層１２３ｂ〜１２７ｂからなる第２の形状の導電層１２３〜１２７が形成される。
【００６５】
そして、レジストマスクを除去して第１のドーピング処理を行い、アイランドにｎ型を付与する不純物元素を低濃度に添加する。ドーピング処理はイオンシャワードープ法、若しくはイオン注入法で行えば良い。イオンシャワードープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２とし、加速電圧を４０〜８０ｋＶとして行う。本実施形態ではドーズ量を１．５×１０１３／ｃｍ２とし、加速電圧を６０ｋＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層１２３〜１２７がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に１×１０１８〜１×１０２０／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を含む不純物領域１２８〜１３１が形成される（図１２（Ａ））。
【００６６】
続いて、レジストマスク１３２〜１３４を形成して第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。なお、レジストマスク１３３は、半導体層１０８上の第２の形状の導電層１２５と半導体層１０８の一部の領域を覆う形状である。イオンドープ法の条件はドーズ量を１×１０１３〜１×１０１７／ｃｍ２とし、加速電圧を３０〜１２０ｋＶとして行う。ドーピング処理は第２の導電層１２３ｂ〜１２７ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。第２のドーピング処理により、第１の導電層と重なる低濃度不純物領域１３６には１×１０１８〜５×１０１９／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、高濃度不純物領域１３５、１３７には１×１０＾（１９）〜５×１０＾（２１）／ｃｍ＾（３）の濃度範囲でｎ型を付与する不純物元素を添加される（図１２（Ｂ））。
【００６７】
ここでは、一度のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成しているが、ドーピング処理を複数回に分けて形成することももちろん可能である。
【００６８】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク１３８〜１３９を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域１４０〜１４３を形成する。第２の導電層１２３ａ〜１２７ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施形態では、不純物領域１４０〜１４３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する（図１２（Ｃ））。第１、２のドーピング処理によって、不純物領域１４０〜１４３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０19〜５×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００６９】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００７０】
次いで、レジストマスク１３８、１３９を除去して第１の層間絶縁膜１４４を形成する（図１３（Ａ））。この第１の層間絶縁膜１４４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１４４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７１】
次いで、半導体層に添加された不純物元素を活性化する処理としてレーザ照射方法を用いる。レーザアニール法を用いる場合、結晶化の際に用いたレーザを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。また結晶化の際には連続発振のレーザを用い、活性化の際にはパルス発振のレーザを用いるようにしても良い。
【００７２】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。
【００７３】
そして、加熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜１４４に含まれる水素によりアイランドのダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なくアイランドを水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜６５０℃で１〜１２時間の加熱処理を行っても良い。
【００７４】
次いで、第１の層間絶縁膜１４４上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜１４５を形成する。本実施形態では、膜厚１．６μｍのアクリル樹脂膜を形成した。
【００７５】
次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行い、その後、透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極１４２を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）等を適用することもできる。
【００７６】
そして、駆動回路２０５において、各不純物領域とそれぞれ電気的に接続する配線１４７〜１５０を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい（図１４（Ｂ）。）
【００７７】
また、画素部２０６において、配線１５１〜１５５を形成する。配線１５１によりソース配線（１２７ａと１２７ｂの積層）は、画素ＴＦＴ２０３と電気的な接続が形成される。また、画素電極１４６は、配線１５５を介して保持容量を形成する一方の電極として機能する半導体層１０９と電気的な接続が形成される。
【００７８】
以上の様にして、ｎチャネル型ＴＦＴ２０１とｐチャネル型ＴＦＴ２０２とからなるＣＭＯＳ回路を有する駆動回路２０５と、画素ＴＦＴ２０３、保持容量素子２０４とを有する画素部２０６を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００７９】
駆動回路２０５のｎチャネル型ＴＦＴ２０１は、チャネル形成領域１６０、ゲート電極の一部を構成する第１の導電層１２３ａと重なる低濃度不純物領域１３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域１３５を有する半導体層を有している。
【００８０】
このｎチャネル型ＴＦＴ２０１とＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ２０２は、チャネル形成領域１６１、ソース領域またはドレイン領域として機能する高濃度不純物領域１４０と、低濃度にｐ型不純物元素が導入された不純物領域１４１を有する半導体層を有している。
【００８１】
画素部２０６の画素ＴＦＴ２０３は、チャネル形成領域１６２、低濃度不純物領域１３０、ソース領域またはドレイン領域として機能する高濃度不純物領域１３７を有する半導体層を有している。
【００８２】
また、保持容量素子２０４の一方の電極として機能する半導体層１０９には、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が添加されている。保持容量素子２０４は、絶縁膜１１０を誘電体とし、電極（１２６ａと１２６ｂの積層）と、半導体層とで形成されている。
【００８３】
以上のように、本発明を用いてチャネル形成領域に１×１０15〜５×１０18/cm3の濃度の不純物元素（ｎチャネル型ＴＦＴの場合、ｐ型不純物元素）を含み、また、その不純物元素の濃度のピークが半導体層のゲート絶縁膜との界面からの深さが６０ｎｍ以上の領域になるような半導体装置を作製することにより、パンチスルー現象やバックチャネル形成に起因するリーク電流を低減することができ、ＴＦＴの電気的特性を向上させることができる。
【００８４】
また、本実施形態で適用した半導体層は、半導体膜（シリコン膜）にＣＷレーザを照射することにより結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができるため、高い電界効果移動度を得ることができ、高速動作の可能な、高性能の半導体装置を実現することができる。
【００８５】
なお、本発明は、ＴＦＴの形状に限定されることなく適用することができる。例えば、図１４で示したようなトップゲート型ＴＦＴだけでなく、ボトムゲート型ＴＦＴにも適用することが可能である。
【００８６】
（実施形態５）
実施形態４では、半導体膜の結晶化工程後に不純物元素を添加したが、本実施形態では、結晶化工程前に不純物を添加する例について示す。
【００８７】
実施形態４にしたがって、基板１００上に下地絶縁膜１０１を形成する。続いて、下地絶縁膜１０１上に半導体膜としてシリコン膜１０２を膜厚が６０〜４００ｎｍ程度になるように公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。
【００８８】
続いて、半導体膜にｐ型を付与する不純物元素（ｐ型不純物元素）を添加する。イオンシャワードープ法を用いて、加速電圧３０〜１２０ＫＶとして、実際のシリコン中のｐ型不純物元素濃度が１×１０１５〜５×１０１８／ｃｍ３となるように、ｐ型不純物元素として例えばボロン（Ｂ）を添加する。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【００８９】
続いて、半導体膜の結晶化を行う。結晶化の方法としては、実施形態３で示したような、連続発振のレーザ光を照射する結晶化方法を適用すればよい。
【００９０】
以上のように結晶化処理する前に半導体膜にｐ型不純物元素を添加しても、チャネル形成領域に含まれる不純物元素によって、リーク電流の値を低減することができる。
【００９１】
この後の工程は、実施形態４に従い、本実施形態により形成された結晶質シリコン膜を適用したＴＦＴを形成することができる。
【００９２】
なお、実施形態３、４において半導体層に不純物元素を添加する方法として、イオン注入法を用いているが、半導体膜成膜時に、例えばボロンを含むような成膜を行って、チャネル形成領域に不純物元素が含まれる半導体装置を形成してもよい。
【００９３】
（実施形態６）
本実施形態では、下地絶縁膜上に半導体膜を成膜する工程で、半導体膜に導電型を付与する不純物元素が添加されるような半導体膜の成膜方法について、ｐ型不純物元素が添加されたシリコン膜を成膜する一例について説明する。
【００９４】
実施形態４の工程にしたがって、基板１００上に下地絶縁膜１０１を形成する。続いて、下地絶縁膜１０１上に原料ガスとして、ＳｉＨ4、Ｈ2、Ｂ2Ｈ6/Ｈ2（ひとつのガスボンベ内にＢ2Ｈ6およびＨ2が流入されている）を用い、基板温度３００℃、圧力９９．７５Ｐａ、電力２０Ｗ、電極間隔３０ｍｍとして、ボロンが添加されたシリコン膜を形成する。
【００９５】
例えば、ＳｉＨ4：Ｈ2：Ｂ2Ｈ6/Ｈ2のガスの流量比を５０／４９／１５（sccm）として、上記条件でシリコン膜を成膜することにより、膜中にボロン（Ｂ）３×１０17/cm3の濃度で含むシリコン膜を成膜することができる。
【００９６】
以上のようにして、ＣＶＤ法によっても１×１０15〜５×１０18/cm3の濃度でボロンが添加されているシリコン膜を実現することができる。
【００９７】
このようにして得られたシリコン膜を用いて、実施形態４に示された工程に従って、半導体装置を実現することが可能である。
【００９８】
（実施形態７）
本実施形態では、実施形態４乃至６を適用して作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置（液晶表示パネルともいう）を作製する工程を以下に説明する。説明には図１４を用いる。
【００９９】
まず、実施形態４に従い、図１３（Ｂ）の状態のアクティブマトリクス基板を得た後、図１３（Ｂ）のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施形態では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ１８１を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１００】
次いで、対向基板１８２を用意する。この対向基板には、着色層１８３、１８４、平坦化膜１８５を形成する。赤色の着色層１８３と青色の着色層１８４とを一部重ねて、第２遮光部を形成する。なお、図１３では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第１遮光部を形成する。
【０１０１】
ついで、対向電極１８６を画素部に形成し、対向基板の全面に配向膜１８７を形成し、ラビング処理を施した。
【０１０２】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８８で貼り合わせる。シール材１８８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８９には公知の液晶材料を用いれば良い。このようにして図１４に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつければよい。
【０１０３】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【０１０４】
（実施形態８）
本実施形態では、結晶質半導体膜（結晶質シリコン膜）を形成する他の実施の一例を示す。
【０１０５】
結晶化温度の低温化および結晶成長を促進を目的として、半導体膜に金属元素を添加する。適用される金属元素としてはＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種又は複数種の混合体が知られている。代表的にはＮｉが適用され、それを添加するために酢酸ニッケル塩が５ppmの水溶液をスピン塗布して触媒元素含有層５０１を形成する。勿論、金属元素の添加方法はスピン塗布法に限定されるものではなく、蒸着法やスパッタリング法など様々な代替手段を適用しても良い。
【０１０６】
その後、５００℃、１時間の脱水素処理及び５５０℃、４〜１２時間の加熱処理により非晶質シリコン膜を結晶化させる。結晶化はＮｉの作用により非晶質シリコン膜中にシリサイドを形成しながら拡散してそれと同時に結晶成長する。こうして形成された結晶質シリコン膜５０２は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため結晶性が揃っている。また、（１１０）面の配向率が高いという特徴がある。
【０１０７】
続いて、連続発振レーザ光（ＣＷレーザ光）５０３を照射して溶融させ、溶融相を形成し、レーザ光５０３の照射位置を走査することにより溶融相を連続的に移動させ、結晶性を向上させた結晶質シリコン膜５０４を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が成される。この場合、予め結晶面が揃った結晶質シリコン膜が形成されているので異なる面の結晶の析出や転位の発生を防ぐことができる。
【０１０８】
本実施形態のようにして得られた結晶質半導体膜（結晶質シリコン膜）に実施形態４に示すように不純物元素を添加し、その後の工程も実施形態４に従って、半導体装置を作製することが可能である。また、不純物元素を添加した後、本実施形態で示す結晶化方法を適用して、ＴＦＴを作製してもよい。
【０１０９】
なお、本実施形態で示したような触媒元素を添加する場合、電気特性に悪影響が生じないようにするために、結晶化工程が終了したら後に素子領域となる半導体膜（シリコン膜）に含まれる触媒元素を取り除く、または濃度を低減するために、ゲッタリング処理を行うことが望ましい。ゲッタリング工程としては、公知の方法を適用してもよいし、または図１５に示すように、結晶質シリコン膜５０４上に、薄い酸化シリコン膜からなるバリア層５０５を形成し、その上にゲッタリングサイト５０６としてアルゴン又はリンが１×１０20/cm3〜１×１０21/cm3添加された非晶質シリコン膜からなるゲッタリング領域をスパッタリング法で形成して、加熱処理することにより、触媒元素をゲッタリング領域に移動させるという方法を適用してもよい。
【０１１０】
以上のゲッタリング処理により、触媒元素が除去されることは勿論、歪みが緩和され、欠陥密度を低減させる作用を得ることもできる。
【０１１１】
本実施形態は、実施形態３〜６のいずれかと併せて適用することができる。
【０１１２】
（実施形態９）
実施形態４、５では、ｎチャネル型ＴＦＴについて説明したが、本実施形態では、ｐチャネル型ＴＦＴについて説明する。
【０１１３】
ｐチャネル型ＴＦＴにおいてリーク電流を低減したい場合、ｎチャネル型ＴＦＴとは逆に、チャネル形成領域にｎ型不純物元素として例えば、リンを１×１０15〜５×１０18/cm3の濃度で添加すればよい。
【０１１４】
同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが形成される場合は、後にｎチャネル型ＴＦＴとなる領域にボロンを添加する場合には、後にｐチャネル型ＴＦＴとなる領域にマスクを形成してからｐ型不純物元素（代表的には、ボロン）を添加すればよく、逆にｐチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加する場合には、後にｎチャネル型ＴＦＴとなる領域にマスクをしてからｎ型不純物元素（代表的には、リン）を添加すればよい。
【０１１５】
なお、ｐチャネル型ＴＦＴとなる領域に１×１０15〜５×１０18/cm3程度の低濃度のｎ型不純物元素を添加する工程は、実施形態４に示したように半導体膜の結晶化工程後に行っても、実施形態５で示したように結晶化工程前に行っても、どちらでもよい。
【０１１６】
本実施形態は、実施形態４または実施形態５に組み合わせて適用することができる。
【０１１７】
（実施形態１０）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶ディスプレイ（液晶表示装置）に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【０１１８】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６、図１７及び図１８に示す。
【０１１９】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１２０】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１２１】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１２２】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１２３】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１２４】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１２５】
図１７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１２６】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１２７】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２８】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施形態では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２９】
ただし、図１７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１３０】
図１８（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１３１】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１３２】
図１８（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
【０１３４】
【発明の効果】
本発明のように、例えば、ｎチャネル型ＴＦＴのチャネル形成領域にｐ型を付与する不純物元素を添加することにより、空乏層の拡大を抑制することができ、ＴＦＴのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するＴＦＴのオフ時のリーク電流を抑制することができる。
【０１３５】
本発明を適用することにより、良質で結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができるため、このような半導体膜を適用して作製されたＴＦＴは高い電界効果移動度を得ることができる。また、このようなＴＦＴを用いることにより、映像表示領域とその駆動回路、さらにマイクロプロセッサやメモリなどを混載集積化するシステム・オン・パネル或いはシステム・オン・グラス、又はシートコンピュータを実現することが可能となる。
【図面の簡単な説明】
【図１】 ＣＷレーザ照射したシリコン膜の膜飛びを観察した図。
【図２】 シリコン膜厚６０ｎｍの場合のシミュレーション結果を示す図。
【図３】 シリコン膜厚８０ｎｍの場合のシミュレーション結果を示す図。
【図４】 シリコン膜厚１００ｎｍの場合のシミュレーション結果を示す図。
【図５】 シリコン膜厚１５０ｎｍの場合のシミュレーション結果を示す図。
【図６】 不純物元素の濃度ピークの領域の深さとＴＦＴの特性との関係をシミュレーションした結果を示す図。
【図７】 シリコン膜厚が５４ｎｍのＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図８】 シリコン膜厚が１７０ｎｍ、チャネルドープ時の加速電圧が１５ＫＶで作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図９】 シリコン膜厚が１７０ｎｍ、チャネルドープ時の加速電圧が６０ＫＶで作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図１０】 本発明の実施の一形態を示す図。
【図１１】 本発明の実施の一形態を示す図。
【図１２】 本発明の実施の一形態を示す図。
【図１３】 本発明の実施の一形態を示す図。
【図１４】 本発明の実施の一形態を示す図。
【図１５】 本発明の実施の一形態を示す図。
【図１６】 電気器具の一例を示す図。
【図１７】 電気器具の一例を示す図。
【図１８】 電気器具の一例を示す図。
【図１９】 シリコンの波長５３２ｎｍの光の吸収率を示す図。
【図２０】 深さ方向の不純物濃度分布を示す図。
【発明の属する技術分野】
本発明は、結晶質半導体膜を用いた半導体素子、例えばトランジスタ、特に電界効果型トランジスタ、代表的にはＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（Thin Film Transistor：TFT）を有する半導体装置およびその作製技術に関する。
【０００２】
【従来技術】
アモルファスシリコンより高い電界効果移動度が得られ、高速動作が可能で膨大な情報量を処理できる回路を形成するためのＴＦＴを実現するため、安価なガラス基板上に低温で良質な多結晶シリコン（ポリシリコンともいう）を形成する方法の研究が盛んに進められている。
【０００３】
歪み点が低いガラス基板上に形成するということで、低温処理が可能なことが必須条件となり、炉を用いた方法と比較して低温で処理でき、さらにスループットがよく生産性の高いレーザ光を照射する方法（以下、レーザアニール法ともいう）が注目されている。
【０００４】
また、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないという特徴を有するレーザ光アニール法は、大型の表示装置等を形成するための大型ガラス基板を用いて製造する場合や、量産する場合に好適であるとして、技術開発がさかんに進められている。
【０００５】
なかでも特に、固体連続発振レーザ（具体的には、Ｎｄ：ＹＡＧレーザ、Ｎｄ:ＹＶＯ4レーザといったレーザを指す。以下、ＣＷレーザという）照射による結晶化方法は、結晶粒径が大きく、高い電界効果移動度を実現できる結晶質シリコン膜を形成することができるとして高い評価を得ている。
【０００６】
この方法によると、従来のエキシマレーザー結晶化法による結晶粒径と比較して、大粒径が形成できる。この場合、レーザ光の照射によって、半導体膜が完全溶融している部分と、固相半導体領域が残存している部分とが形成され、前記固相半導体領域を結晶核として結晶成長が始まる。完全溶融領域において核生成が発生するにはある程度時間が掛かるため、完全溶融領域において核生成が発生するまでの間に、前記固相半導体領域を結晶核として前記半導体膜の膜面に対する水平方向（以下、ラテラル方向と呼ぶ）に結晶が成長する。そのため、結晶粒は膜厚の数十倍もの長さに成長する。例えば、６００Åのシリコン膜厚に対して、１μmから２μmの長さのラテラル結晶成長が起こるため、電界効果移動度が得られるのである。（例えば非特許文献１参照。）
【０００７】
【非特許文献１】
“On the super lateral growth phenomenon observed in excimer laser- induced crystallization of thin Si films、James S. Im and H.J. Kim、Appl.Phys.Lett.64(17)、25 April 1996、pp2303-2305”
【０００８】
【発明が解決しようとする課題】
ＣＷレーザによる結晶化は、エキシマレーザ等のパルスレーザによる処理と比較して半導体膜がレーザ光により加熱される時間が長く、レーザ光が照射された部分の膜が完全溶融し、溶融した領域と固相領域との界面が基板平面と概略平行な方向（以下、横方向への成長という）に結晶成長が進む。このとき、非晶質シリコン膜の初期膜厚が薄い場合、ＣＷレーザの照射による熱が非晶質シリコン膜から基板側へすぐに逃げてしまい、冷却による固相化が早く、横方向への成長をする前に冷却されやすい基板付近に結晶核が自然発生し、これが原因で大粒径の結晶が得られないという問題、結晶化のための照射の際に半導体膜が膜飛びしてしまうという問題、もしくは、下地絶縁膜にダメージを与えてしまうといった問題があった。
【０００９】
また、膜厚が薄い（具体的には６０nm以下）場合でも膜飛びせずに結晶化を行うことができる条件は存在するが、その条件（レーザのパワー）の使用可能な範囲（マージン）の狭小化という問題があった。ここで、実際に膜飛びして、成膜されたシリコン膜が消失してしまった例（Ｎｄ：ＹＶＯ4、波長５３２ｎｍ、レーザパワー６．７Ｗ、スキャン速度５０cm/sec）を図１に示す。
【００１０】
図１に示したようなＣＷレーザ照射による結晶化工程における膜飛び、またそれに伴うレーザ光照射工程におけるレーザ光照射条件マージンの狭小という問題を解決するために、半導体膜厚を６０ｎｍ以上にして、パルス発振のレーザを用いる場合より厚くしてＣＷレーザによる結晶化を行うことによって、結晶粒径が大きく、高い電界効果移動度が実現できる半導体膜が形成されるようになった。
【００１１】
一方、半導体膜の膜厚を厚くしてＴＦＴを形成した場合、粒径の大きな結晶（高い電界効果移動度を得られる）を実現することはできたものの、ＴＦＴのオフ時に流れてしまうリーク電流（オフ電流、オフリーク電流ともいう）が高くなるという課題が依然として解決されていない。
【００１２】
このようにリーク電流が高くなってしまう原因として、次のようなことが考えられる。
【００１３】
まず一つ目の原因は、ゲート電圧を印加しない状態で、チャネル形成領域にソース領域およびドレイン領域と同符号のキャリアが存在することである。具体的には、半導体層の膜厚によって、ゲート電圧の影響が及ばずソース領域側にキャリアが排除されきれず、キャリアの溜まる領域が生じてしまう。
例えば、ゲート電極から負の電圧として−１０Ｖ、ドレイン電極に正の電圧として１Ｖが印加された場合、半導体層のゲート絶縁膜との界面付近にはキャリアが蓄積され、ゲート電圧の影響でキャリアがソース領域へと排除される。しかし、半導体層の膜厚が厚くなりゲート電極から離れた深い領域になるとゲート電圧の影響が及ばなくなりキャリアの排除が不可能になってキャリアが溜まり、このキャリアが溜まった領域がリーク電流の原因となってしまう。
【００１４】
そこで、半導体層の膜厚とリーク電流が高くなる原因の関係についてシミュレーションした結果を図２〜５に示す。
【００１５】
シミュレーションした内容について、説明する。半導体層上にゲート絶縁膜、ゲート絶縁膜上にはゲート電極が形成されている一般的な形状のＴＦＴについてシミュレーションしており、半導体層の膜厚が、６０ｎｍ（図２）、８０ｎｍ（図３）、１００ｎｍ（図４）、１５０ｎｍ（図５）と４種類の膜厚のＴＦＴについてシミュレーションした結果を示している。なお、一般的にポリシリコンは、弱いｎ型の性質を有しているとされているため、それぞれの膜厚を有するシリコン膜は、弱いｎ型を有する半導体としてシミュレーションしている。また、ゲート電極には−１０Ｖ、ドレイン電極には１Ｖ、ソース電極には０Ｖの電圧が印加されている場合を想定しており、図２〜５は、ＴＦＴの半導体層のチャネル形成領域にあたる領域の電荷密度（縦軸）とその深さ（横軸）との関係を示したグラフである。
【００１６】
まず、グラフの左端側は、半導体層の表面（ゲート絶縁膜との界面）付近であり、ゲート電極に印加された−１０Ｖの影響を受けて高い密度でホール（＋電荷）が蓄積されている。
【００１７】
続いて、ゲート電圧の影響を受けてキャリア（−電荷）がソース側に排除され、もともと弱いｎ型の性質を有するシリコン自体の電荷（＋電荷）を有する領域が続く。なお、この領域に存在している電荷は、固定電荷のため電導には寄与しない。このような領域は空乏層と言われる。
【００１８】
シリコンの膜厚が６０ｎｍの場合は、表面から最下部までゲート電圧の影響が及ぶためキャリアが排除され溜まることがない（これを完全空乏という）が、シリコン膜厚が厚くなってくると、ゲート電圧の影響が及ばなくなってくる領域（表面からの深さが６０ｎｍ以上の深い領域）が生じ、ゲート電圧の影響が及ばないためにキャリア（負の電荷）がチャネル形成領域におけるキャリアが通る領域より下部の領域に溜まってしまう領域が生じる（これを部分空乏という）。このゲート電圧の影響が及ばずに、キャリア（負の電荷）が溜まってしまう領域が生じ、キャリアの通り道（バックチャネルという）となって、ＴＦＴのオフ時にリーク電流が発生する原因となっている。
【００１９】
二つ目としては、次のような原因が考えられる。通常、チャネル形成領域を流れる電流は、ゲート電圧により制御される。この場合、図２〜５に示されるように、チャネル形成領域のゲート絶縁膜との界面付近の空乏層はチャネル形成領域表面（基板表面）に概略平行に形成されて、均一な電界が形成される。
【００２０】
しかし、ドレイン電圧が印加され、その電圧値が高くなるとドレイン電圧を終端するために空乏層が形成される。近年の極限まで微細化された集積度の高い半導体素子が要求されているという背景から、ゲート長が短くなってドレイン領域とソース領域との距離が短くなると、ドレイン領域周辺に発生した空乏層が拡大し、ソース領域周辺にまで届いてしまい、ゲート電圧でソース・ドレイン間の電流制御が不可能になってしまう。これが原因で、リーク電流が発生する（ソース・ドレイン間で電流が流れたままの状態になってしまう）というものである。
【００２１】
本発明者らは、上記のシミュレーション結果から、半導体層の膜厚が６０ｎｍ以上の膜厚になると、バックチャネルが発生したり、ドレイン電圧を印加することによりドレイン領域周辺の空乏層が拡大しソース領域に届いてしまったり（パンチスルー現象）という原因によって、リーク電流が発生しやすい状態になると推測した。
【００２２】
本発明は、上述した問題に鑑み、ＣＷレーザを用いて結晶粒径が大きくでき、高い電界効果移動度が実現できる膜厚の厚い半導体膜を用いても、リーク電流を抑制できる半導体装置およびその作製方法を提供することを課題とする。
【００２３】
また、ＣＷレーザを適用して良質な結晶質半導体膜を形成し、このようにして得られた半導体膜を用いて、より高速に動作可能な半導体装置およびその作製方法を提供することを課題としている。
【００２４】
【課題を解決するための手段】
本発明では、ＣＷレーザを適用して６０〜２００ｎｍの膜厚で形成された半導体膜（シリコン膜）において上記問題となっているパンチスルー現象やバックチャネル形成によるリーク電流を抑制するために、チャネル形成領域に不純物元素を１×１０15〜５×１０18/cm3の濃度で添加することを特徴としている。
【００２５】
上記したシミュレーションの結果から、本発明者らはＣＷレーザを適用して結晶化された膜厚が１００ｎｍ以上の結晶質シリコンを用いて形成されたｎチャネル型ＴＦＴにも、半導体層のチャネル形成領域となる部分にｐ型を付与する不純物元素を添加して、バックチャネルの発生や空乏層の拡大を抑制することができることを見いだした。
【００２６】
また、バックチャネルが形成されるのは、膜厚が６０ｎｍ以上の半導体膜であったことから、半導体層の表面から６０ｎｍ以上の深さにおいて、ｐ型不純物元素が添加された領域を形成することにより、空乏層の拡大を抑制することができ、オフ電流の上昇を抑制し、良好な特性を示すＴＦＴを実現することができることがわかった。
【００２７】
そこで、本発明は、ＣＷレーザを用いて形成された膜厚６０〜２００ｎｍの結晶質シリコン（半導体層）の特にｎチャネル型ＴＦＴとなる領域におけるチャネル形成領域に加速電圧を３０〜１２０ＫＶで１×１０１５〜５×１０１８／ｃｍ３の濃度になるようにｐ型不純物元素を添加することを特徴としている。
【００２８】
また、特に、半導体層の表面から６０ｎｍ以上の深さに、ｐ型不純物元素の濃度のピークの領域が形成されるようにｐ型不純物元素を添加して、空乏層の拡大を抑制する領域を有していることを特徴としている。
【００２９】
ＣＷレーザを照射して結晶粒径の大きな結晶質半導体膜（具体的には、結晶質シリコン膜）を形成する際、▲１▼膜飛びを防ぐ▲２▼照射条件のマージンの拡大、といった目的のためにシリコン膜の膜厚を例えば１００ｎｍ以上と厚く形成した場合において、本発明を適用する（例えば、ｎチャネル型ＴＦＴのチャネル形成領域にｐ型を付与する不純物元素を添加する）ことにより、添加した不純物元素の影響によって、空乏層の拡大を抑制することができ、ＴＦＴのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するＴＦＴのオフ時のリーク電流を抑制することができる。
【００３０】
【発明の実施の形態】
（実施形態１）
本発明者らは、半導体層のチャネル長方向の長さをＬ、チャネル長方向と垂直な方向の長さ（幅）をＷとしたとき、Ｌ／Ｗ＝４．５×２／４、半導体（シリコン）層膜厚が１５０ｎｍ、ゲート絶縁膜が１１０ｎｍのＴＦＴで半導体層の固定電荷を５×１０11/cm2として、ドレイン電圧を１Ｖ、１４Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖ印加した場合のＩｄ−Ｖｇ特性についてシミュレーションを行った。シミュレーションした結果を図６に示す。
【００３１】
このシミュレーションでは、半導体（シリコン）層の深さ方向４０ｎｍ、１００ｎｍ、１５０ｎｍの領域に不純物元素の濃度ピークがある場合を想定しており、そのようなＴＦＴにドレイン電圧を１Ｖ、１４Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖ印加した場合のＩｄ−Ｖｇ特性を比較している。
【００３２】
図６の結果から、不純物元素を添加することにより、ＴＦＴのオフ時のリーク電流を抑制することができることがわかるが、なかでも特に、半導体層の表面（ゲート絶縁膜との界面）から見て深い領域に不純物元素の濃度ピークを有している、不純物元素の濃度ピークが１００nm領域にあるＴＦＴや不純物元素の濃度ピークが１５０nm領域にあるＴＦＴほど、ＴＦＴのオフ時におけるリーク電流が抑えられていることがわかる。
【００３３】
半導体層の表面（ゲート絶縁膜との界面）から見て、より深い領域に不純物元素の濃度ピークを有するようにするには、不純物元素添加の際に、加速電圧を高くして（具体的には、３０〜１２０ＫＶ）、不純物元素を添加すればよい。
【００３４】
（実施形態２）
加速電圧における深さ方向の不純物濃度分布を図２０に示す。図２０はイオンシャワードーピング法を使用してｐ型の不純物を導入する際に、加速電圧を１０ｋＶ〜８０ｋＶまで、１０ｋＶ毎に変化させて不純物を添加し、その深さ方向に対する濃度変化を測定した結果である。なお、８０ｋＶまでしか測定を行っていないのは、本実験に使用した装置の加速電圧の上限であったからであるが、他の装置によっては１２０ｋＶくらいまでは可能と考えられる。
【００３５】
本発明では、図２〜５のシミュレーション結果より、半導体層の６０ｎｍ以上の深さに不純物濃度のピークを存在させることが必要である。図２０より、半導体層の６０ｎｍ以上の深さに不純物濃度のピークが存在するのは本条件では３０ｋＶ以上であることがわかる。加速電圧は使用する条件、導入したい不純物、濃度、ガス、膜厚などにしたがって、使用者が同様のデータを作成し、適宜選択すればよい。
【００３６】
（実施形態３）
まず、ガラス基板上の下地絶縁膜（膜厚５０ｎｍのＳｉＯＮ/膜厚１００ｎｍのＳｉＮＯの積層）上に形成されたシリコン（非晶質シリコン膜）の波長５３２ｎｍの光の吸収率が膜厚によって変化する様子を図１９に示す。
【００３７】
シリコン膜の吸収率には、５３２ｎｍの光に対して膜厚によって周期的にピークを有している。例えば、第１のピークは、膜厚が約６０ｎｍのとき約０．４５の吸収率、第２のピークは膜厚が約１１０ｎｍのとき約０．５の吸収率、第３のピークは膜厚が約１７０ｎｍのとき約０．５５の吸収率である。
【００３８】
このようにシリコンの膜厚によって、波長が５３２ｎｍの光に対する吸収率が変化するため、単位時間当たりの結晶化処理可能な面積を上げられる、即ちスループットよく良好（結晶粒径の大きな）な結晶質シリコン膜を形成するには、シリコンの膜厚を最適化することが重要である。
【００３９】
また、図１９において、吸収率の変化量（傾き）が少ない部分、具体的には、第１のピーク、第２のピーク、第１のピークと第２のピークとの間、第３のピークもしくは第２のピークと第３のピークとの間は、シリコンの膜の吸収率の変化量が少ないため、シリコン膜に吸収されるエネルギーが安定しており、この吸収率の変化量が少ない領域の膜厚を選択することで均一な結晶化処理を行うことができる。
【００４０】
以上のように、ＣＷレーザを適用する場合、シリコンの膜飛びを防ぐためにシリコンの膜厚を厚くする場合、シリコン膜は、波長５３２ｎｍの光に対して、膜厚によって周期的な吸収率のピークを有している。このため、適した膜厚を選択してシリコン膜を成膜することによって、シリコンを溶融させ溶融相を形成することができ、溶融相と固相との界面を連続的に移動させて結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができる。
【００４１】
しかし、シリコン膜厚を必要以上に厚くすることは、上述したようなリーク電流が高くなるという問題が生じるため、好ましくない。以上のことを考慮して、シリコン（チャネル形成領域）の膜厚は、６０〜２００ｎｍとすることが好ましい。
【００４２】
ここで、ＣＷレーザ照射をして結晶化した結晶質シリコンを用いて膜厚が５４ｎｍ、１７０ｎｍとして形成されたｎチャネル型ＴＦＴのＩｄ−Ｖｇ特性を比較する。なお、ＣＷレーザによる結晶化条件は、シリコンの膜厚が５４ｎｍのＴＦＴに関しては、パワー２．５Ｗ、スキャン速度５０ｃｍ／ｓｅｃであり、チャネル形成領域に、加速電圧１５ＫＶ、ドーズ量４×１０１２／ｃｍ２の条件でｐ型不純物元素としてボロンが添加されている。また、シリコンの膜厚が１７０ｎｍのＴＦＴに関しては、ＣＷレーザによる結晶化条件は、パワー３．６Ｗ、スキャン速度５０ｃｍ／ｓｅｃであり、チャネル形成領域に加速電圧６０ＫＶ、ドーズ量１×１０１４／ｃｍ２の条件でｐ型不純物元素としてボロンが添加されたＴＦＴと、加速電圧１５ＫＶ、ドーズ量８×１０１２／ｃｍ２の条件でｐ型不純物元素が添加されたＴＦＴとがあるので、Ｉｄ−Ｖｇ特性を比較したＴＦＴは３種類ある。
【００４３】
なお、上記した３種類のＴＦＴのＩｄ−Ｖｇ特性を測定した条件は、測定は、ソース電圧（Ｖs）は０Ｖ、ドレイン電圧（Ｖd）は、１Ｖまたは５Ｖ、ゲート電圧（Ｖｇ）は、−１４Ｖ〜１４Ｖまで変動させて行った。また、ＴＦＴのチャネル長（Ｌ）は６μｍ、チャネル幅（Ｗ）は４μｍであった。
【００４４】
まず、半導体層の膜厚を５４ｎｍとしたＴＦＴのＩｄ−Ｖｇ特性を図７に示す。この半導体層は、電界効果移動度（μmax）は５６６．０cm2/Vsであり、その標準偏差は１４９．９でありバラツキが大きい。また、ＴＦＴのオフ時のリーク電流の平均値は、６５．４μＡであった。
【００４５】
次に、半導体層の膜厚を１７０ｎｍとして、低い加速電圧（１５ＫＶ）でチャネル形成領域に１×１０１５〜５×１０１８／ｃｍ３の濃度でｐ型不純物元素を含む領域を形成したＴＦＴのＩｄ−Ｖｇ特性を図８に示す。この半導体層は、電界効果移動度（μｍａｘ）は５８０．６ｃｍ２／Ｖｓであり、その標準偏差は、１３５．６でありバラツキが大きい。また、図８のグラフ左端側（ＴＦＴのオフ時）における電流が高く、リーク電流が発生し、その平均値は、９４．７μＡと高いことがわかる。
【００４６】
以上の実験結果をふまえて、本発明の半導体層の膜厚を１７０ｎｍとして、高い加速電圧（６０ＫＶ）でチャネル形成領域に１×１０１５〜５×１０１８／ｃｍ３の濃度でｐ型不純物元素を含む領域を形成したＴＦＴのＩｄ−Ｖｇ特性を図９に示す。この半導体層は、電界効果移動度（μｍａｘ）は５３４．６ｃｍ２／Ｖｓであるが、標準偏差が６９．５でありバラツキが小さくなっていることがわかる。また、図９のグラフ左端側（ＴＦＴのオフ時）における電流は、半導体層の膜厚が１７０ｎｍで低加速のチャネルドープをしたＴＦＴと比較して、その平均値は、６２．３μＡと低くなっている。そのためバックチャネルが形成されないであろうと考えられる半導体層の膜厚を５４ｎｍとしたＴＦＴと比較してもほとんど差がない程度のリーク電流に抑えられていることがわかる。
【００４７】
以上のＩｄ−Ｖｇ特性の測定結果からわかるように、ＣＷレーザを用いて結晶化されたシリコン膜を用いて作製されたＴＦＴにおいて、膜厚を厚く設定しても、チャネル形成領域に１×１０15〜５×１０18/cm3の濃度でｐ型不純物元素を含む領域を形成することにより、リーク電流が低減された特性のよい半導体装置（ＴＦＴ）を実現することができるということがわかった。
【００４８】
（実施形態４）
本発明を適用して半導体装置を作製する技術の一例について、図１０〜１４を用いて説明する。
【００４９】
基板１００上に、下地絶縁膜１０１を形成する。基板１００としては、アルミノホウケイ酸ガラスなど市販されている無アルカリガラス基板が適用される。下地絶縁膜１０１は、酸窒化シリコン膜で形成することが望ましく、ここでは、ＳｉＨ4、ＮＨ3、Ｎ2Ｏで形成される酸窒化シリコン膜と、ＳｉＨ4、Ｎ2Ｏで形成される酸窒化シリコン膜とを、それぞれ５０nmと１００nmの厚さに形成し、ガラス基板１００からの不純物の拡散防止と応力緩和を兼ね備えた構造とする。
【００５０】
続いて、下地絶縁膜１０１上に半導体膜としてシリコン膜１０２を膜厚が６０〜２００ｎｍ程度になるように公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い（図１０（Ａ））。
【００５１】
続いて、結晶化の工程に先立ち、４００〜５００℃で１時間程度の加熱処理を行い、水素を膜中から脱離させる。本実施形態では、５００℃、１時間の炉による加熱処理を行う。
【００５２】
続いて、シリコン膜１０２に連続発振レーザ光１０３を照射してシリコン膜を溶融させて溶融相を形成し、レーザ光１０３の照射位置を走査することにより溶融相と固相との界面を連続的に移動させ、結晶質シリコン膜１０４を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が進む（図１０（Ｂ））。
【００５３】
レーザ発振装置としては、気体レーザ発振装置、固体レーザ発振装置が適用され、特に連続発振可能なレーザ発振装置を適用する。連続発振の固体レーザ発振装置としてはＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザ発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。より高い出力を得る為には、ダイオード励起の固体レーザ発振装置が適用され、カスケード接続されていても良い。
【００５４】
ここで、半導体膜の結晶化に用いられる固体レーザとその第２高調波の波長の代表的な例を示す。Ｎｄ：ＹＡＧレーザは５３２ｎｍ、Ｎｄ：ＹＶＯ4レーザは５３２ｎｍ、Ｎｄ：ＹＬＦレーザは５２７ｎｍもしくは５２４ｎｍ、Ｔｉ：サファイアレーザは３４５〜５５０ｎｍ（波長可変）、アレキサンドライトレーザは３５０〜４１０ｎｍ（波長可変）である。
【００５５】
本実施形態では、非晶質半導体膜を結晶化させるためにレーザ光を半導体膜で選択的に吸収させるため、可視域の波長のレーザ光を適用し、基本波の第２高調波を適用する。第２高調波を得るためには波長変換素子（ＳＨＧ）を用いる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ2ＮａＮｂ5Ｏ15（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的には、非晶質半導体膜の結晶化に際して、Ｎｄ:ＹＶＯ4レーザ発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。また、レーザの発振モードはＴＥＭ00モードであるシングルモードを適用する。
【００５６】
なお、レーザ光の走査は一方向のみの走査でなく、往復走査をしても良い。往復走査する場合には１回の走査毎にレーザエネルギー密度を変えて、段階的に結晶成長をさせることも可能である。また、非晶質シリコン膜を結晶化させる場合にしばしば必要となる水素出しの処理を兼ねることも可能であり、最初に低エネルギー密度で走査し、水素を放出した後、エネルギー密度を上げて２回目に走査で結晶化を完遂させても良い。このような作製方法によっても同様にレーザ光の走査方向に結晶粒が延在する結晶質シリコン膜を得ることができる。
【００５７】
続いて、半導体層、特に、後にチャネル形成領域となる領域、さらに具体的には、半導体層（後のチャネル形成領域）の表面からの深さが６０ｎｍ以上の領域にｐ型不純物元素の濃度ピークが存在するようにｐ型不純物元素を添加する。イオンシャワードープ法を用いて、加速電圧３０〜１２０ＫＶとして、実際のシリコン中のｐ型不純物元素濃度が１×１０１５〜５×１０１８／ｃｍ３となるように、ｐ型不純物元素として例えばボロン（Ｂ）を添加する（図１０（Ｃ））。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【００５８】
本実施形態のように高い加速電圧で不純物元素の添加を行うことにより、不純物元素を半導体膜の表面から離れた領域（深い領域）に打ち込むことができ、ｐ型不純物元素の濃度のピークにあたる領域が深い領域に形成されるため、空乏層の拡大を抑制することができパンチスルー現象を効果的に防止することができる。
また、不純物元素を添加したことにより、バックチャネルの形成も抑制することができる。
【００５９】
そして、シリコン膜を所定の形状にパターニングして半導体層１０６〜１０９を形成する。その後、半導体層１０６〜１０９を覆うゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１７０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる（図１０（Ｄ））。
【００６０】
続いて、ゲート絶縁膜１１０上にゲート電極を形成するための導電膜を形成する。本実施形態では、膜厚２０〜１００ｎｍの第１の導電膜１１１としてＴａＮ、膜厚１００〜４００ｎｍの第２の導電膜１１２としてＷを積層形成する。なお、導電膜の材料は、上記した材料に限定されることはなく、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である（図１１（Ａ））。
【００６１】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１３〜１１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。（図１１（Ｂ））本実施形態では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００６２】
この後、レジストからなるマスク１１３〜１１７を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６３】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１８〜１２２（第１の導電層１１８ａ〜１２２ａと第２の導電層１１８ｂ〜１２２ｂ）を形成する。ゲート絶縁膜１１０の第１の形状の導電層１１８〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００６４】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う（図１１（Ｃ））。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層１２３ｂ〜１２７ｂを形成する。一方、第１の導電層１２３ａ〜１２７ａは、ほとんどエッチングされず、その形状は第１の形状の第１の導電層１１８ａ〜１２２ａからほとんど変化しない。以上のように、第１の導電層１２３ａ〜１２７ａ、第２の導電層１２３ｂ〜１２７ｂからなる第２の形状の導電層１２３〜１２７が形成される。
【００６５】
そして、レジストマスクを除去して第１のドーピング処理を行い、アイランドにｎ型を付与する不純物元素を低濃度に添加する。ドーピング処理はイオンシャワードープ法、若しくはイオン注入法で行えば良い。イオンシャワードープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２とし、加速電圧を４０〜８０ｋＶとして行う。本実施形態ではドーズ量を１．５×１０１３／ｃｍ２とし、加速電圧を６０ｋＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層１２３〜１２７がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に１×１０１８〜１×１０２０／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を含む不純物領域１２８〜１３１が形成される（図１２（Ａ））。
【００６６】
続いて、レジストマスク１３２〜１３４を形成して第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。なお、レジストマスク１３３は、半導体層１０８上の第２の形状の導電層１２５と半導体層１０８の一部の領域を覆う形状である。イオンドープ法の条件はドーズ量を１×１０１３〜１×１０１７／ｃｍ２とし、加速電圧を３０〜１２０ｋＶとして行う。ドーピング処理は第２の導電層１２３ｂ〜１２７ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。第２のドーピング処理により、第１の導電層と重なる低濃度不純物領域１３６には１×１０１８〜５×１０１９／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、高濃度不純物領域１３５、１３７には１×１０＾（１９）〜５×１０＾（２１）／ｃｍ＾（３）の濃度範囲でｎ型を付与する不純物元素を添加される（図１２（Ｂ））。
【００６７】
ここでは、一度のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成しているが、ドーピング処理を複数回に分けて形成することももちろん可能である。
【００６８】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク１３８〜１３９を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域１４０〜１４３を形成する。第２の導電層１２３ａ〜１２７ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施形態では、不純物領域１４０〜１４３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する（図１２（Ｃ））。第１、２のドーピング処理によって、不純物領域１４０〜１４３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０19〜５×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００６９】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００７０】
次いで、レジストマスク１３８、１３９を除去して第１の層間絶縁膜１４４を形成する（図１３（Ａ））。この第１の層間絶縁膜１４４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１４４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７１】
次いで、半導体層に添加された不純物元素を活性化する処理としてレーザ照射方法を用いる。レーザアニール法を用いる場合、結晶化の際に用いたレーザを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。また結晶化の際には連続発振のレーザを用い、活性化の際にはパルス発振のレーザを用いるようにしても良い。
【００７２】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。
【００７３】
そして、加熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜１４４に含まれる水素によりアイランドのダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なくアイランドを水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜６５０℃で１〜１２時間の加熱処理を行っても良い。
【００７４】
次いで、第１の層間絶縁膜１４４上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜１４５を形成する。本実施形態では、膜厚１．６μｍのアクリル樹脂膜を形成した。
【００７５】
次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行い、その後、透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極１４２を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）等を適用することもできる。
【００７６】
そして、駆動回路２０５において、各不純物領域とそれぞれ電気的に接続する配線１４７〜１５０を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい（図１４（Ｂ）。）
【００７７】
また、画素部２０６において、配線１５１〜１５５を形成する。配線１５１によりソース配線（１２７ａと１２７ｂの積層）は、画素ＴＦＴ２０３と電気的な接続が形成される。また、画素電極１４６は、配線１５５を介して保持容量を形成する一方の電極として機能する半導体層１０９と電気的な接続が形成される。
【００７８】
以上の様にして、ｎチャネル型ＴＦＴ２０１とｐチャネル型ＴＦＴ２０２とからなるＣＭＯＳ回路を有する駆動回路２０５と、画素ＴＦＴ２０３、保持容量素子２０４とを有する画素部２０６を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００７９】
駆動回路２０５のｎチャネル型ＴＦＴ２０１は、チャネル形成領域１６０、ゲート電極の一部を構成する第１の導電層１２３ａと重なる低濃度不純物領域１３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域１３５を有する半導体層を有している。
【００８０】
このｎチャネル型ＴＦＴ２０１とＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ２０２は、チャネル形成領域１６１、ソース領域またはドレイン領域として機能する高濃度不純物領域１４０と、低濃度にｐ型不純物元素が導入された不純物領域１４１を有する半導体層を有している。
【００８１】
画素部２０６の画素ＴＦＴ２０３は、チャネル形成領域１６２、低濃度不純物領域１３０、ソース領域またはドレイン領域として機能する高濃度不純物領域１３７を有する半導体層を有している。
【００８２】
また、保持容量素子２０４の一方の電極として機能する半導体層１０９には、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が添加されている。保持容量素子２０４は、絶縁膜１１０を誘電体とし、電極（１２６ａと１２６ｂの積層）と、半導体層とで形成されている。
【００８３】
以上のように、本発明を用いてチャネル形成領域に１×１０15〜５×１０18/cm3の濃度の不純物元素（ｎチャネル型ＴＦＴの場合、ｐ型不純物元素）を含み、また、その不純物元素の濃度のピークが半導体層のゲート絶縁膜との界面からの深さが６０ｎｍ以上の領域になるような半導体装置を作製することにより、パンチスルー現象やバックチャネル形成に起因するリーク電流を低減することができ、ＴＦＴの電気的特性を向上させることができる。
【００８４】
また、本実施形態で適用した半導体層は、半導体膜（シリコン膜）にＣＷレーザを照射することにより結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができるため、高い電界効果移動度を得ることができ、高速動作の可能な、高性能の半導体装置を実現することができる。
【００８５】
なお、本発明は、ＴＦＴの形状に限定されることなく適用することができる。例えば、図１４で示したようなトップゲート型ＴＦＴだけでなく、ボトムゲート型ＴＦＴにも適用することが可能である。
【００８６】
（実施形態５）
実施形態４では、半導体膜の結晶化工程後に不純物元素を添加したが、本実施形態では、結晶化工程前に不純物を添加する例について示す。
【００８７】
実施形態４にしたがって、基板１００上に下地絶縁膜１０１を形成する。続いて、下地絶縁膜１０１上に半導体膜としてシリコン膜１０２を膜厚が６０〜４００ｎｍ程度になるように公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。
【００８８】
続いて、半導体膜にｐ型を付与する不純物元素（ｐ型不純物元素）を添加する。イオンシャワードープ法を用いて、加速電圧３０〜１２０ＫＶとして、実際のシリコン中のｐ型不純物元素濃度が１×１０１５〜５×１０１８／ｃｍ３となるように、ｐ型不純物元素として例えばボロン（Ｂ）を添加する。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【００８９】
続いて、半導体膜の結晶化を行う。結晶化の方法としては、実施形態３で示したような、連続発振のレーザ光を照射する結晶化方法を適用すればよい。
【００９０】
以上のように結晶化処理する前に半導体膜にｐ型不純物元素を添加しても、チャネル形成領域に含まれる不純物元素によって、リーク電流の値を低減することができる。
【００９１】
この後の工程は、実施形態４に従い、本実施形態により形成された結晶質シリコン膜を適用したＴＦＴを形成することができる。
【００９２】
なお、実施形態３、４において半導体層に不純物元素を添加する方法として、イオン注入法を用いているが、半導体膜成膜時に、例えばボロンを含むような成膜を行って、チャネル形成領域に不純物元素が含まれる半導体装置を形成してもよい。
【００９３】
（実施形態６）
本実施形態では、下地絶縁膜上に半導体膜を成膜する工程で、半導体膜に導電型を付与する不純物元素が添加されるような半導体膜の成膜方法について、ｐ型不純物元素が添加されたシリコン膜を成膜する一例について説明する。
【００９４】
実施形態４の工程にしたがって、基板１００上に下地絶縁膜１０１を形成する。続いて、下地絶縁膜１０１上に原料ガスとして、ＳｉＨ4、Ｈ2、Ｂ2Ｈ6/Ｈ2（ひとつのガスボンベ内にＢ2Ｈ6およびＨ2が流入されている）を用い、基板温度３００℃、圧力９９．７５Ｐａ、電力２０Ｗ、電極間隔３０ｍｍとして、ボロンが添加されたシリコン膜を形成する。
【００９５】
例えば、ＳｉＨ4：Ｈ2：Ｂ2Ｈ6/Ｈ2のガスの流量比を５０／４９／１５（sccm）として、上記条件でシリコン膜を成膜することにより、膜中にボロン（Ｂ）３×１０17/cm3の濃度で含むシリコン膜を成膜することができる。
【００９６】
以上のようにして、ＣＶＤ法によっても１×１０15〜５×１０18/cm3の濃度でボロンが添加されているシリコン膜を実現することができる。
【００９７】
このようにして得られたシリコン膜を用いて、実施形態４に示された工程に従って、半導体装置を実現することが可能である。
【００９８】
（実施形態７）
本実施形態では、実施形態４乃至６を適用して作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置（液晶表示パネルともいう）を作製する工程を以下に説明する。説明には図１４を用いる。
【００９９】
まず、実施形態４に従い、図１３（Ｂ）の状態のアクティブマトリクス基板を得た後、図１３（Ｂ）のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施形態では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ１８１を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１００】
次いで、対向基板１８２を用意する。この対向基板には、着色層１８３、１８４、平坦化膜１８５を形成する。赤色の着色層１８３と青色の着色層１８４とを一部重ねて、第２遮光部を形成する。なお、図１３では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第１遮光部を形成する。
【０１０１】
ついで、対向電極１８６を画素部に形成し、対向基板の全面に配向膜１８７を形成し、ラビング処理を施した。
【０１０２】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８８で貼り合わせる。シール材１８８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８９には公知の液晶材料を用いれば良い。このようにして図１４に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつければよい。
【０１０３】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【０１０４】
（実施形態８）
本実施形態では、結晶質半導体膜（結晶質シリコン膜）を形成する他の実施の一例を示す。
【０１０５】
結晶化温度の低温化および結晶成長を促進を目的として、半導体膜に金属元素を添加する。適用される金属元素としてはＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種又は複数種の混合体が知られている。代表的にはＮｉが適用され、それを添加するために酢酸ニッケル塩が５ppmの水溶液をスピン塗布して触媒元素含有層５０１を形成する。勿論、金属元素の添加方法はスピン塗布法に限定されるものではなく、蒸着法やスパッタリング法など様々な代替手段を適用しても良い。
【０１０６】
その後、５００℃、１時間の脱水素処理及び５５０℃、４〜１２時間の加熱処理により非晶質シリコン膜を結晶化させる。結晶化はＮｉの作用により非晶質シリコン膜中にシリサイドを形成しながら拡散してそれと同時に結晶成長する。こうして形成された結晶質シリコン膜５０２は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため結晶性が揃っている。また、（１１０）面の配向率が高いという特徴がある。
【０１０７】
続いて、連続発振レーザ光（ＣＷレーザ光）５０３を照射して溶融させ、溶融相を形成し、レーザ光５０３の照射位置を走査することにより溶融相を連続的に移動させ、結晶性を向上させた結晶質シリコン膜５０４を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が成される。この場合、予め結晶面が揃った結晶質シリコン膜が形成されているので異なる面の結晶の析出や転位の発生を防ぐことができる。
【０１０８】
本実施形態のようにして得られた結晶質半導体膜（結晶質シリコン膜）に実施形態４に示すように不純物元素を添加し、その後の工程も実施形態４に従って、半導体装置を作製することが可能である。また、不純物元素を添加した後、本実施形態で示す結晶化方法を適用して、ＴＦＴを作製してもよい。
【０１０９】
なお、本実施形態で示したような触媒元素を添加する場合、電気特性に悪影響が生じないようにするために、結晶化工程が終了したら後に素子領域となる半導体膜（シリコン膜）に含まれる触媒元素を取り除く、または濃度を低減するために、ゲッタリング処理を行うことが望ましい。ゲッタリング工程としては、公知の方法を適用してもよいし、または図１５に示すように、結晶質シリコン膜５０４上に、薄い酸化シリコン膜からなるバリア層５０５を形成し、その上にゲッタリングサイト５０６としてアルゴン又はリンが１×１０20/cm3〜１×１０21/cm3添加された非晶質シリコン膜からなるゲッタリング領域をスパッタリング法で形成して、加熱処理することにより、触媒元素をゲッタリング領域に移動させるという方法を適用してもよい。
【０１１０】
以上のゲッタリング処理により、触媒元素が除去されることは勿論、歪みが緩和され、欠陥密度を低減させる作用を得ることもできる。
【０１１１】
本実施形態は、実施形態３〜６のいずれかと併せて適用することができる。
【０１１２】
（実施形態９）
実施形態４、５では、ｎチャネル型ＴＦＴについて説明したが、本実施形態では、ｐチャネル型ＴＦＴについて説明する。
【０１１３】
ｐチャネル型ＴＦＴにおいてリーク電流を低減したい場合、ｎチャネル型ＴＦＴとは逆に、チャネル形成領域にｎ型不純物元素として例えば、リンを１×１０15〜５×１０18/cm3の濃度で添加すればよい。
【０１１４】
同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが形成される場合は、後にｎチャネル型ＴＦＴとなる領域にボロンを添加する場合には、後にｐチャネル型ＴＦＴとなる領域にマスクを形成してからｐ型不純物元素（代表的には、ボロン）を添加すればよく、逆にｐチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加する場合には、後にｎチャネル型ＴＦＴとなる領域にマスクをしてからｎ型不純物元素（代表的には、リン）を添加すればよい。
【０１１５】
なお、ｐチャネル型ＴＦＴとなる領域に１×１０15〜５×１０18/cm3程度の低濃度のｎ型不純物元素を添加する工程は、実施形態４に示したように半導体膜の結晶化工程後に行っても、実施形態５で示したように結晶化工程前に行っても、どちらでもよい。
【０１１６】
本実施形態は、実施形態４または実施形態５に組み合わせて適用することができる。
【０１１７】
（実施形態１０）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶ディスプレイ（液晶表示装置）に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【０１１８】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６、図１７及び図１８に示す。
【０１１９】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１２０】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１２１】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１２２】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１２３】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１２４】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１２５】
図１７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１２６】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１２７】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２８】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施形態では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２９】
ただし、図１７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１３０】
図１８（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１３１】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１３２】
図１８（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
【０１３４】
【発明の効果】
本発明のように、例えば、ｎチャネル型ＴＦＴのチャネル形成領域にｐ型を付与する不純物元素を添加することにより、空乏層の拡大を抑制することができ、ＴＦＴのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するＴＦＴのオフ時のリーク電流を抑制することができる。
【０１３５】
本発明を適用することにより、良質で結晶粒径の大きな結晶質半導体膜（結晶質シリコン膜）を形成することができるため、このような半導体膜を適用して作製されたＴＦＴは高い電界効果移動度を得ることができる。また、このようなＴＦＴを用いることにより、映像表示領域とその駆動回路、さらにマイクロプロセッサやメモリなどを混載集積化するシステム・オン・パネル或いはシステム・オン・グラス、又はシートコンピュータを実現することが可能となる。
【図面の簡単な説明】
【図１】 ＣＷレーザ照射したシリコン膜の膜飛びを観察した図。
【図２】 シリコン膜厚６０ｎｍの場合のシミュレーション結果を示す図。
【図３】 シリコン膜厚８０ｎｍの場合のシミュレーション結果を示す図。
【図４】 シリコン膜厚１００ｎｍの場合のシミュレーション結果を示す図。
【図５】 シリコン膜厚１５０ｎｍの場合のシミュレーション結果を示す図。
【図６】 不純物元素の濃度ピークの領域の深さとＴＦＴの特性との関係をシミュレーションした結果を示す図。
【図７】 シリコン膜厚が５４ｎｍのＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図８】 シリコン膜厚が１７０ｎｍ、チャネルドープ時の加速電圧が１５ＫＶで作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図９】 シリコン膜厚が１７０ｎｍ、チャネルドープ時の加速電圧が６０ＫＶで作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図１０】 本発明の実施の一形態を示す図。
【図１１】 本発明の実施の一形態を示す図。
【図１２】 本発明の実施の一形態を示す図。
【図１３】 本発明の実施の一形態を示す図。
【図１４】 本発明の実施の一形態を示す図。
【図１５】 本発明の実施の一形態を示す図。
【図１６】 電気器具の一例を示す図。
【図１７】 電気器具の一例を示す図。
【図１８】 電気器具の一例を示す図。
【図１９】 シリコンの波長５３２ｎｍの光の吸収率を示す図。
【図２０】 深さ方向の不純物濃度分布を示す図。
Claims (5)
- ガラス基板上に絶縁膜を形成し、
前記絶縁膜上に半導体膜を６０ｎｍ以上の厚さに形成し、
前記半導体膜に連続的に連続発振のレーザ光を照射して溶融相と固相との界面を形成して結晶質半導体膜を形成し、
前記結晶質半導体膜に不純物元素を添加し、
前記結晶性半導体膜に少なくともチャネル形成領域、ソース領域およびドレイン領域を形成し、
前記不純物元素は、前記ソース領域および前記ドレイン領域とは逆の導電型を付与する不純物元素であり、
前記不純物元素は、前記結晶質半導体膜中でかつ前記結晶質半導体膜の深さ方向における前記不純物元素の濃度ピーク位置が、６０ｎｍ以上の深さになるようにイオンシャワードーピング法により加速電圧を３０ｋＶ以上にして添加することを特徴とする半導体装置の作製方法。 - ガラス基板上に絶縁膜を形成し、
前記絶縁膜上に半導体膜を６０ｎｍ以上の厚さに形成し、
前記半導体膜に不純物元素を添加し、
前記半導体膜に連続発振のレーザ光を照射して溶融相と固相との界面を形成して結晶質半導体膜を形成し、
前記結晶性半導体膜に少なくともチャネル形成領域、ソース領域およびドレイン領域を形成し、
前記不純物元素は、前記ソース領域および前記ドレイン領域とは逆の導電型を付与する不純物元素であり、
前記不純物元素は、前記結晶質半導体膜中でかつ前記結晶質半導体膜の深さ方向における前記不純物元素の濃度ピーク位置が、６０ｎｍ以上の深さになるようにイオンシャワードーピング法により加速電圧を３０ｋＶ以上にして添加することを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、前記加速電圧は１２０ｋＶ以下であることを特徴とする半導体装置の作製方法。
- 請求項１または請求項２において、前記加速電圧は８０ｋＶ以下であることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項４のいずれか一項において、前記レーザ光は、固体レーザ発振装置を光源とし、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ４レーザ、Ｎｄ：ＹＬＦレーザ、Ｔｉ：サファイアレーザもしくはアレキサンドライトレーザの第２高調波であることを特徴とする半導体装置の作製方法。
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