JP4429598B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4429598B2 JP4429598B2 JP2002375030A JP2002375030A JP4429598B2 JP 4429598 B2 JP4429598 B2 JP 4429598B2 JP 2002375030 A JP2002375030 A JP 2002375030A JP 2002375030 A JP2002375030 A JP 2002375030A JP 4429598 B2 JP4429598 B2 JP 4429598B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- impurity element
- laser
- region
- semiconductor film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の属する技術分野】
本発明は、結晶質半導体膜を用いた半導体素子、例えばトランジスタ、特に電界効果型トランジスタ、代表的にはMOS(Metal Oxide Semiconductor)トランジスタや薄膜トランジスタ(Thin Film Transistor:TFT)を有する半導体装置およびその作製技術に関する。
【0002】
【従来技術】
アモルファスシリコンより高い電界効果移動度が得られ、高速動作が可能で膨大な情報量を処理できる回路を形成するためのTFTを実現するため、安価なガラス基板上に低温で良質な多結晶シリコン(ポリシリコンともいう)を形成する方法の研究が盛んに進められている。
【0003】
歪み点が低いガラス基板上に形成するということで、低温処理が可能なことが必須条件となり、炉を用いた方法と比較して低温で処理でき、さらにスループットがよく生産性の高いレーザ光を照射する方法(以下、レーザアニール法ともいう)が注目されている。
【0004】
また、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないという特徴を有するレーザ光アニール法は、大型の表示装置等を形成するための大型ガラス基板を用いて製造する場合や、量産する場合に好適であるとして、技術開発がさかんに進められている。
【0005】
なかでも特に、固体連続発振レーザ(具体的には、Nd:YAGレーザ、Nd:YVO4レーザといったレーザを指す。以下、CWレーザという)照射による結晶化方法は、結晶粒径が大きく、高い電界効果移動度を実現できる結晶質シリコン膜を形成することができるとして高い評価を得ている。
【0006】
この方法によると、従来のエキシマレーザー結晶化法による結晶粒径と比較して、大粒径が形成できる。この場合、レーザ光の照射によって、半導体膜が完全溶融している部分と、固相半導体領域が残存している部分とが形成され、前記固相半導体領域を結晶核として結晶成長が始まる。完全溶融領域において核生成が発生するにはある程度時間が掛かるため、完全溶融領域において核生成が発生するまでの間に、前記固相半導体領域を結晶核として前記半導体膜の膜面に対する水平方向(以下、ラテラル方向と呼ぶ)に結晶が成長する。そのため、結晶粒は膜厚の数十倍もの長さに成長する。例えば、600Åのシリコン膜厚に対して、1μmから2μmの長さのラテラル結晶成長が起こるため、電界効果移動度が得られるのである。(例えば非特許文献1参照。)
【0007】
【非特許文献1】
“On the super lateral growth phenomenon observed in excimer laser- induced crystallization of thin Si films、James S. Im and H.J. Kim、Appl.Phys.Lett.64(17)、25 April 1996、pp2303-2305”
【0008】
【発明が解決しようとする課題】
CWレーザによる結晶化は、エキシマレーザ等のパルスレーザによる処理と比較して半導体膜がレーザ光により加熱される時間が長く、レーザ光が照射された部分の膜が完全溶融し、溶融した領域と固相領域との界面が基板平面と概略平行な方向(以下、横方向への成長という)に結晶成長が進む。このとき、非晶質シリコン膜の初期膜厚が薄い場合、CWレーザの照射による熱が非晶質シリコン膜から基板側へすぐに逃げてしまい、冷却による固相化が早く、横方向への成長をする前に冷却されやすい基板付近に結晶核が自然発生し、これが原因で大粒径の結晶が得られないという問題、結晶化のための照射の際に半導体膜が膜飛びしてしまうという問題、もしくは、下地絶縁膜にダメージを与えてしまうといった問題があった。
【0009】
また、膜厚が薄い(具体的には60nm以下)場合でも膜飛びせずに結晶化を行うことができる条件は存在するが、その条件(レーザのパワー)の使用可能な範囲(マージン)の狭小化という問題があった。ここで、実際に膜飛びして、成膜されたシリコン膜が消失してしまった例(Nd:YVO4、波長532nm、レーザパワー6.7W、スキャン速度50cm/sec)を図1に示す。
【0010】
図1に示したようなCWレーザ照射による結晶化工程における膜飛び、またそれに伴うレーザ光照射工程におけるレーザ光照射条件マージンの狭小という問題を解決するために、半導体膜厚を60nm以上にして、パルス発振のレーザを用いる場合より厚くしてCWレーザによる結晶化を行うことによって、結晶粒径が大きく、高い電界効果移動度が実現できる半導体膜が形成されるようになった。
【0011】
一方、半導体膜の膜厚を厚くしてTFTを形成した場合、粒径の大きな結晶(高い電界効果移動度を得られる)を実現することはできたものの、TFTのオフ時に流れてしまうリーク電流(オフ電流、オフリーク電流ともいう)が高くなるという課題が依然として解決されていない。
【0012】
このようにリーク電流が高くなってしまう原因として、次のようなことが考えられる。
【0013】
まず一つ目の原因は、ゲート電圧を印加しない状態で、チャネル形成領域にソース領域およびドレイン領域と同符号のキャリアが存在することである。具体的には、半導体層の膜厚によって、ゲート電圧の影響が及ばずソース領域側にキャリアが排除されきれず、キャリアの溜まる領域が生じてしまう。
例えば、ゲート電極から負の電圧として−10V、ドレイン電極に正の電圧として1Vが印加された場合、半導体層のゲート絶縁膜との界面付近にはキャリアが蓄積され、ゲート電圧の影響でキャリアがソース領域へと排除される。しかし、半導体層の膜厚が厚くなりゲート電極から離れた深い領域になるとゲート電圧の影響が及ばなくなりキャリアの排除が不可能になってキャリアが溜まり、このキャリアが溜まった領域がリーク電流の原因となってしまう。
【0014】
そこで、半導体層の膜厚とリーク電流が高くなる原因の関係についてシミュレーションした結果を図2〜5に示す。
【0015】
シミュレーションした内容について、説明する。半導体層上にゲート絶縁膜、ゲート絶縁膜上にはゲート電極が形成されている一般的な形状のTFTについてシミュレーションしており、半導体層の膜厚が、60nm(図2)、80nm(図3)、100nm(図4)、150nm(図5)と4種類の膜厚のTFTについてシミュレーションした結果を示している。なお、一般的にポリシリコンは、弱いn型の性質を有しているとされているため、それぞれの膜厚を有するシリコン膜は、弱いn型を有する半導体としてシミュレーションしている。また、ゲート電極には−10V、ドレイン電極には1V、ソース電極には0Vの電圧が印加されている場合を想定しており、図2〜5は、TFTの半導体層のチャネル形成領域にあたる領域の電荷密度(縦軸)とその深さ(横軸)との関係を示したグラフである。
【0016】
まず、グラフの左端側は、半導体層の表面(ゲート絶縁膜との界面)付近であり、ゲート電極に印加された−10Vの影響を受けて高い密度でホール(+電荷)が蓄積されている。
【0017】
続いて、ゲート電圧の影響を受けてキャリア(−電荷)がソース側に排除され、もともと弱いn型の性質を有するシリコン自体の電荷(+電荷)を有する領域が続く。なお、この領域に存在している電荷は、固定電荷のため電導には寄与しない。このような領域は空乏層と言われる。
【0018】
シリコンの膜厚が60nmの場合は、表面から最下部までゲート電圧の影響が及ぶためキャリアが排除され溜まることがない(これを完全空乏という)が、シリコン膜厚が厚くなってくると、ゲート電圧の影響が及ばなくなってくる領域(表面からの深さが60nm以上の深い領域)が生じ、ゲート電圧の影響が及ばないためにキャリア(負の電荷)がチャネル形成領域におけるキャリアが通る領域より下部の領域に溜まってしまう領域が生じる(これを部分空乏という)。このゲート電圧の影響が及ばずに、キャリア(負の電荷)が溜まってしまう領域が生じ、キャリアの通り道(バックチャネルという)となって、TFTのオフ時にリーク電流が発生する原因となっている。
【0019】
二つ目としては、次のような原因が考えられる。通常、チャネル形成領域を流れる電流は、ゲート電圧により制御される。この場合、図2〜5に示されるように、チャネル形成領域のゲート絶縁膜との界面付近の空乏層はチャネル形成領域表面(基板表面)に概略平行に形成されて、均一な電界が形成される。
【0020】
しかし、ドレイン電圧が印加され、その電圧値が高くなるとドレイン電圧を終端するために空乏層が形成される。近年の極限まで微細化された集積度の高い半導体素子が要求されているという背景から、ゲート長が短くなってドレイン領域とソース領域との距離が短くなると、ドレイン領域周辺に発生した空乏層が拡大し、ソース領域周辺にまで届いてしまい、ゲート電圧でソース・ドレイン間の電流制御が不可能になってしまう。これが原因で、リーク電流が発生する(ソース・ドレイン間で電流が流れたままの状態になってしまう)というものである。
【0021】
本発明者らは、上記のシミュレーション結果から、半導体層の膜厚が60nm以上の膜厚になると、バックチャネルが発生したり、ドレイン電圧を印加することによりドレイン領域周辺の空乏層が拡大しソース領域に届いてしまったり(パンチスルー現象)という原因によって、リーク電流が発生しやすい状態になると推測した。
【0022】
本発明は、上述した問題に鑑み、CWレーザを用いて結晶粒径が大きくでき、高い電界効果移動度が実現できる膜厚の厚い半導体膜を用いても、リーク電流を抑制できる半導体装置およびその作製方法を提供することを課題とする。
【0023】
また、CWレーザを適用して良質な結晶質半導体膜を形成し、このようにして得られた半導体膜を用いて、より高速に動作可能な半導体装置およびその作製方法を提供することを課題としている。
【0024】
【課題を解決するための手段】
本発明では、CWレーザを適用して60〜200nmの膜厚で形成された半導体膜(シリコン膜)において上記問題となっているパンチスルー現象やバックチャネル形成によるリーク電流を抑制するために、チャネル形成領域に不純物元素を1×1015〜5×1018/cm3の濃度で添加することを特徴としている。
【0025】
上記したシミュレーションの結果から、本発明者らはCWレーザを適用して結晶化された膜厚が100nm以上の結晶質シリコンを用いて形成されたnチャネル型TFTにも、半導体層のチャネル形成領域となる部分にp型を付与する不純物元素を添加して、バックチャネルの発生や空乏層の拡大を抑制することができることを見いだした。
【0026】
また、バックチャネルが形成されるのは、膜厚が60nm以上の半導体膜であったことから、半導体層の表面から60nm以上の深さにおいて、p型不純物元素が添加された領域を形成することにより、空乏層の拡大を抑制することができ、オフ電流の上昇を抑制し、良好な特性を示すTFTを実現することができることがわかった。
【0027】
そこで、本発明は、CWレーザを用いて形成された膜厚60〜200nmの結晶質シリコン(半導体層)の特にnチャネル型TFTとなる領域におけるチャネル形成領域に加速電圧を30〜120KVで1×1015〜5×1018/cm3の濃度になるようにp型不純物元素を添加することを特徴としている。
【0028】
また、特に、半導体層の表面から60nm以上の深さに、p型不純物元素の濃度のピークの領域が形成されるようにp型不純物元素を添加して、空乏層の拡大を抑制する領域を有していることを特徴としている。
【0029】
CWレーザを照射して結晶粒径の大きな結晶質半導体膜(具体的には、結晶質シリコン膜)を形成する際、▲1▼膜飛びを防ぐ▲2▼照射条件のマージンの拡大、といった目的のためにシリコン膜の膜厚を例えば100nm以上と厚く形成した場合において、本発明を適用する(例えば、nチャネル型TFTのチャネル形成領域にp型を付与する不純物元素を添加する)ことにより、添加した不純物元素の影響によって、空乏層の拡大を抑制することができ、TFTのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するTFTのオフ時のリーク電流を抑制することができる。
【0030】
【発明の実施の形態】
(実施形態1)
本発明者らは、半導体層のチャネル長方向の長さをL、チャネル長方向と垂直な方向の長さ(幅)をWとしたとき、L/W=4.5×2/4、半導体(シリコン)層膜厚が150nm、ゲート絶縁膜が110nmのTFTで半導体層の固定電荷を5×1011/cm2として、ドレイン電圧を1V、14V、ゲート電圧を−20V〜+20V印加した場合のId−Vg特性についてシミュレーションを行った。シミュレーションした結果を図6に示す。
【0031】
このシミュレーションでは、半導体(シリコン)層の深さ方向40nm、100nm、150nmの領域に不純物元素の濃度ピークがある場合を想定しており、そのようなTFTにドレイン電圧を1V、14V、ゲート電圧を−20V〜+20V印加した場合のId−Vg特性を比較している。
【0032】
図6の結果から、不純物元素を添加することにより、TFTのオフ時のリーク電流を抑制することができることがわかるが、なかでも特に、半導体層の表面(ゲート絶縁膜との界面)から見て深い領域に不純物元素の濃度ピークを有している、不純物元素の濃度ピークが100nm領域にあるTFTや不純物元素の濃度ピークが150nm領域にあるTFTほど、TFTのオフ時におけるリーク電流が抑えられていることがわかる。
【0033】
半導体層の表面(ゲート絶縁膜との界面)から見て、より深い領域に不純物元素の濃度ピークを有するようにするには、不純物元素添加の際に、加速電圧を高くして(具体的には、30〜120KV)、不純物元素を添加すればよい。
【0034】
(実施形態2)
加速電圧における深さ方向の不純物濃度分布を図20に示す。図20はイオンシャワードーピング法を使用してp型の不純物を導入する際に、加速電圧を10kV〜80kVまで、10kV毎に変化させて不純物を添加し、その深さ方向に対する濃度変化を測定した結果である。なお、80kVまでしか測定を行っていないのは、本実験に使用した装置の加速電圧の上限であったからであるが、他の装置によっては120kVくらいまでは可能と考えられる。
【0035】
本発明では、図2〜5のシミュレーション結果より、半導体層の60nm以上の深さに不純物濃度のピークを存在させることが必要である。図20より、半導体層の60nm以上の深さに不純物濃度のピークが存在するのは本条件では30kV以上であることがわかる。加速電圧は使用する条件、導入したい不純物、濃度、ガス、膜厚などにしたがって、使用者が同様のデータを作成し、適宜選択すればよい。
【0036】
(実施形態3)
まず、ガラス基板上の下地絶縁膜(膜厚50nmのSiON/膜厚100nmのSiNOの積層)上に形成されたシリコン(非晶質シリコン膜)の波長532nmの光の吸収率が膜厚によって変化する様子を図19に示す。
【0037】
シリコン膜の吸収率には、532nmの光に対して膜厚によって周期的にピークを有している。例えば、第1のピークは、膜厚が約60nmのとき約0.45の吸収率、第2のピークは膜厚が約110nmのとき約0.5の吸収率、第3のピークは膜厚が約170nmのとき約0.55の吸収率である。
【0038】
このようにシリコンの膜厚によって、波長が532nmの光に対する吸収率が変化するため、単位時間当たりの結晶化処理可能な面積を上げられる、即ちスループットよく良好(結晶粒径の大きな)な結晶質シリコン膜を形成するには、シリコンの膜厚を最適化することが重要である。
【0039】
また、図19において、吸収率の変化量(傾き)が少ない部分、具体的には、第1のピーク、第2のピーク、第1のピークと第2のピークとの間、第3のピークもしくは第2のピークと第3のピークとの間は、シリコンの膜の吸収率の変化量が少ないため、シリコン膜に吸収されるエネルギーが安定しており、この吸収率の変化量が少ない領域の膜厚を選択することで均一な結晶化処理を行うことができる。
【0040】
以上のように、CWレーザを適用する場合、シリコンの膜飛びを防ぐためにシリコンの膜厚を厚くする場合、シリコン膜は、波長532nmの光に対して、膜厚によって周期的な吸収率のピークを有している。このため、適した膜厚を選択してシリコン膜を成膜することによって、シリコンを溶融させ溶融相を形成することができ、溶融相と固相との界面を連続的に移動させて結晶粒径の大きな結晶質半導体膜(結晶質シリコン膜)を形成することができる。
【0041】
しかし、シリコン膜厚を必要以上に厚くすることは、上述したようなリーク電流が高くなるという問題が生じるため、好ましくない。以上のことを考慮して、シリコン(チャネル形成領域)の膜厚は、60〜200nmとすることが好ましい。
【0042】
ここで、CWレーザ照射をして結晶化した結晶質シリコンを用いて膜厚が54nm、170nmとして形成されたnチャネル型TFTのId−Vg特性を比較する。なお、CWレーザによる結晶化条件は、シリコンの膜厚が54nmのTFTに関しては、パワー2.5W、スキャン速度50cm/secであり、チャネル形成領域に、加速電圧15KV、ドーズ量4×1012/cm2の条件でp型不純物元素としてボロンが添加されている。また、シリコンの膜厚が170nmのTFTに関しては、CWレーザによる結晶化条件は、パワー3.6W、スキャン速度50cm/secであり、チャネル形成領域に加速電圧60KV、ドーズ量1×1014/cm2の条件でp型不純物元素としてボロンが添加されたTFTと、加速電圧15KV、ドーズ量8×1012/cm2の条件でp型不純物元素が添加されたTFTとがあるので、Id−Vg特性を比較したTFTは3種類ある。
【0043】
なお、上記した3種類のTFTのId−Vg特性を測定した条件は、測定は、ソース電圧(Vs)は0V、ドレイン電圧(Vd)は、1Vまたは5V、ゲート電圧(Vg)は、−14V〜14Vまで変動させて行った。また、TFTのチャネル長(L)は6μm、チャネル幅(W)は4μmであった。
【0044】
まず、半導体層の膜厚を54nmとしたTFTのId−Vg特性を図7に示す。この半導体層は、電界効果移動度(μmax)は566.0cm2/Vsであり、その標準偏差は149.9でありバラツキが大きい。また、TFTのオフ時のリーク電流の平均値は、65.4μAであった。
【0045】
次に、半導体層の膜厚を170nmとして、低い加速電圧(15KV)でチャネル形成領域に1×1015〜5×1018/cm3の濃度でp型不純物元素を含む領域を形成したTFTのId−Vg特性を図8に示す。この半導体層は、電界効果移動度(μmax)は580.6cm2/Vsであり、その標準偏差は、135.6でありバラツキが大きい。また、図8のグラフ左端側(TFTのオフ時)における電流が高く、リーク電流が発生し、その平均値は、94.7μAと高いことがわかる。
【0046】
以上の実験結果をふまえて、本発明の半導体層の膜厚を170nmとして、高い加速電圧(60KV)でチャネル形成領域に1×1015〜5×1018/cm3の濃度でp型不純物元素を含む領域を形成したTFTのId−Vg特性を図9に示す。この半導体層は、電界効果移動度(μmax)は534.6cm2/Vsであるが、標準偏差が69.5でありバラツキが小さくなっていることがわかる。また、図9のグラフ左端側(TFTのオフ時)における電流は、半導体層の膜厚が170nmで低加速のチャネルドープをしたTFTと比較して、その平均値は、62.3μAと低くなっている。そのためバックチャネルが形成されないであろうと考えられる半導体層の膜厚を54nmとしたTFTと比較してもほとんど差がない程度のリーク電流に抑えられていることがわかる。
【0047】
以上のId−Vg特性の測定結果からわかるように、CWレーザを用いて結晶化されたシリコン膜を用いて作製されたTFTにおいて、膜厚を厚く設定しても、チャネル形成領域に1×1015〜5×1018/cm3の濃度でp型不純物元素を含む領域を形成することにより、リーク電流が低減された特性のよい半導体装置(TFT)を実現することができるということがわかった。
【0048】
(実施形態4)
本発明を適用して半導体装置を作製する技術の一例について、図10〜14を用いて説明する。
【0049】
基板100上に、下地絶縁膜101を形成する。基板100としては、アルミノホウケイ酸ガラスなど市販されている無アルカリガラス基板が適用される。下地絶縁膜101は、酸窒化シリコン膜で形成することが望ましく、ここでは、SiH4、NH3、N2Oで形成される酸窒化シリコン膜と、SiH4、N2Oで形成される酸窒化シリコン膜とを、それぞれ50nmと100nmの厚さに形成し、ガラス基板100からの不純物の拡散防止と応力緩和を兼ね備えた構造とする。
【0050】
続いて、下地絶縁膜101上に半導体膜としてシリコン膜102を膜厚が60〜200nm程度になるように公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い(図10(A))。
【0051】
続いて、結晶化の工程に先立ち、400〜500℃で1時間程度の加熱処理を行い、水素を膜中から脱離させる。本実施形態では、500℃、1時間の炉による加熱処理を行う。
【0052】
続いて、シリコン膜102に連続発振レーザ光103を照射してシリコン膜を溶融させて溶融相を形成し、レーザ光103の照射位置を走査することにより溶融相と固相との界面を連続的に移動させ、結晶質シリコン膜104を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が進む(図10(B))。
【0053】
レーザ発振装置としては、気体レーザ発振装置、固体レーザ発振装置が適用され、特に連続発振可能なレーザ発振装置を適用する。連続発振の固体レーザ発振装置としてはYAG、YVO4、YLF、YAlO3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti又はTmをドープした結晶を使ったレーザ発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、1μmから2μmの波長で発振する。より高い出力を得る為には、ダイオード励起の固体レーザ発振装置が適用され、カスケード接続されていても良い。
【0054】
ここで、半導体膜の結晶化に用いられる固体レーザとその第2高調波の波長の代表的な例を示す。Nd:YAGレーザは532nm、Nd:YVO4レーザは532nm、Nd:YLFレーザは527nmもしくは524nm、Ti:サファイアレーザは345〜550nm(波長可変)、アレキサンドライトレーザは350〜410nm(波長可変)である。
【0055】
本実施形態では、非晶質半導体膜を結晶化させるためにレーザ光を半導体膜で選択的に吸収させるため、可視域の波長のレーザ光を適用し、基本波の第2高調波を適用する。第2高調波を得るためには波長変換素子(SHG)を用いる。波長変換素子としてはADP(リン酸二水素化アンモニウム)、Ba2NaNb5O15(ニオブ酸バリウムナトリウム)、CdSe(セレンカドミウム)、KDP(リン酸二水素カリウム)、LiNbO3(ニオブ酸リチウム)、Se、Te、LBO、BBO、KB5などが適用される。特にLBOを用いることが望ましい。代表的には、非晶質半導体膜の結晶化に際して、Nd:YVO4レーザ発振装置(基本波1064nm)の第2高調波(532nm)を用いる。また、レーザの発振モードはTEM00モードであるシングルモードを適用する。
【0056】
なお、レーザ光の走査は一方向のみの走査でなく、往復走査をしても良い。往復走査する場合には1回の走査毎にレーザエネルギー密度を変えて、段階的に結晶成長をさせることも可能である。また、非晶質シリコン膜を結晶化させる場合にしばしば必要となる水素出しの処理を兼ねることも可能であり、最初に低エネルギー密度で走査し、水素を放出した後、エネルギー密度を上げて2回目に走査で結晶化を完遂させても良い。このような作製方法によっても同様にレーザ光の走査方向に結晶粒が延在する結晶質シリコン膜を得ることができる。
【0057】
続いて、半導体層、特に、後にチャネル形成領域となる領域、さらに具体的には、半導体層(後のチャネル形成領域)の表面からの深さが60nm以上の領域にp型不純物元素の濃度ピークが存在するようにp型不純物元素を添加する。イオンシャワードープ法を用いて、加速電圧30〜120KVとして、実際のシリコン中のp型不純物元素濃度が1×1015〜5×1018/cm3となるように、p型不純物元素として例えばボロン(B)を添加する(図10(C))。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【0058】
本実施形態のように高い加速電圧で不純物元素の添加を行うことにより、不純物元素を半導体膜の表面から離れた領域(深い領域)に打ち込むことができ、p型不純物元素の濃度のピークにあたる領域が深い領域に形成されるため、空乏層の拡大を抑制することができパンチスルー現象を効果的に防止することができる。
また、不純物元素を添加したことにより、バックチャネルの形成も抑制することができる。
【0059】
そして、シリコン膜を所定の形状にパターニングして半導体層106〜109を形成する。その後、半導体層106〜109を覆うゲート絶縁膜110を形成する。ゲート絶縁膜110はプラズマCVD法またはスパッタ法を用い、厚さを40〜170nmとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる(図10(D))。
【0060】
続いて、ゲート絶縁膜110上にゲート電極を形成するための導電膜を形成する。本実施形態では、膜厚20〜100nmの第1の導電膜111としてTaN、膜厚100〜400nmの第2の導電膜112としてWを積層形成する。なお、導電膜の材料は、上記した材料に限定されることはなく、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をWとする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。また、2層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金(Al−Si)膜、窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である(図11(A))。
【0061】
次に、フォトリソグラフィ法を用いてレジストからなるマスク113〜117を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。(図11(B))本実施形態では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。
【0062】
この後、レジストからなるマスク113〜117を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0063】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層118〜122(第1の導電層118a〜122aと第2の導電層118b〜122b)を形成する。ゲート絶縁膜110の第1の形状の導電層118〜122で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。
【0064】
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う(図11(C))。ここでは、エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の導電層123b〜127bを形成する。一方、第1の導電層123a〜127aは、ほとんどエッチングされず、その形状は第1の形状の第1の導電層118a〜122aからほとんど変化しない。以上のように、第1の導電層123a〜127a、第2の導電層123b〜127bからなる第2の形状の導電層123〜127が形成される。
【0065】
そして、レジストマスクを除去して第1のドーピング処理を行い、アイランドにn型を付与する不純物元素を低濃度に添加する。ドーピング処理はイオンシャワードープ法、若しくはイオン注入法で行えば良い。イオンシャワードープ法の条件はドーズ量を1×1013〜5×1014/cm2とし、加速電圧を40〜80kVとして行う。本実施形態ではドーズ量を1.5×1013/cm2とし、加速電圧を60kVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層123〜127がn型を付与する不純物元素に対するマスクとなり、自己整合的に1×1018〜1×1020/cm3の濃度範囲でn型を付与する不純物元素を含む不純物領域128〜131が形成される(図12(A))。
【0066】
続いて、レジストマスク132〜134を形成して第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。なお、レジストマスク133は、半導体層108上の第2の形状の導電層125と半導体層108の一部の領域を覆う形状である。イオンドープ法の条件はドーズ量を1×1013〜1×1017/cm2とし、加速電圧を30〜120kVとして行う。ドーピング処理は第2の導電層123b〜127bを不純物元素に対するマスクとして用い、第1の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。第2のドーピング処理により、第1の導電層と重なる低濃度不純物領域136には1×1018〜5×1019/cm3の濃度範囲でn型を付与する不純物元素を添加され、高濃度不純物領域135、137には1×10^(19)〜5×10^(21)/cm^(3)の濃度範囲でn型を付与する不純物元素を添加される(図12(B))。
【0067】
ここでは、一度のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成しているが、ドーピング処理を複数回に分けて形成することももちろん可能である。
【0068】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク138〜139を形成して第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域140〜143を形成する。第2の導電層123a〜127aを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施形態では、不純物領域140〜143はジボラン(B2H6)を用いたイオンドープ法で形成する(図12(C))。第1、2のドーピング処理によって、不純物領域140〜143にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×1019〜5×1021atoms/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【0069】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【0070】
次いで、レジストマスク138、139を除去して第1の層間絶縁膜144を形成する(図13(A))。この第1の層間絶縁膜144としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。本実施形態では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論、第1の層間絶縁膜144は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0071】
次いで、半導体層に添加された不純物元素を活性化する処理としてレーザ照射方法を用いる。レーザアニール法を用いる場合、結晶化の際に用いたレーザを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、0.01〜100MW/cm2程度(好ましくは0.01〜10MW/cm2)のエネルギー密度が必要となる。また結晶化の際には連続発振のレーザを用い、活性化の際にはパルス発振のレーザを用いるようにしても良い。
【0072】
また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。
【0073】
そして、加熱処理(300〜550℃で1〜12時間の熱処理)を行うと水素化を行うことができる。この工程は第1の層間絶縁膜144に含まれる水素によりアイランドのダングリングボンドを終端する工程である。第1の層間絶縁膜の存在に関係なくアイランドを水素化することができる。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)や、3〜100%の水素を含む雰囲気中で300〜650℃で1〜12時間の加熱処理を行っても良い。
【0074】
次いで、第1の層間絶縁膜144上に無機絶縁膜材料または有機絶縁物材料から成る第2の層間絶縁膜145を形成する。本実施形態では、膜厚1.6μmのアクリル樹脂膜を形成した。
【0075】
次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行い、その後、透明導電膜を80〜120nmの厚さで形成し、パターニングすることによって画素電極142を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金(In2O3−ZnO)、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)等を適用することもできる。
【0076】
そして、駆動回路205において、各不純物領域とそれぞれ電気的に接続する配線147〜150を形成する。なお、これらの配線は、膜厚50nmのTi膜と、膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、AlとTiに限らない。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい(図14(B)。)
【0077】
また、画素部206において、配線151〜155を形成する。配線151によりソース配線(127aと127bの積層)は、画素TFT203と電気的な接続が形成される。また、画素電極146は、配線155を介して保持容量を形成する一方の電極として機能する半導体層109と電気的な接続が形成される。
【0078】
以上の様にして、nチャネル型TFT201とpチャネル型TFT202とからなるCMOS回路を有する駆動回路205と、画素TFT203、保持容量素子204とを有する画素部206を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【0079】
駆動回路205のnチャネル型TFT201は、チャネル形成領域160、ゲート電極の一部を構成する第1の導電層123aと重なる低濃度不純物領域136(GOLD領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域135を有する半導体層を有している。
【0080】
このnチャネル型TFT201とCMOS回路を形成するpチャネル型TFT202は、チャネル形成領域161、ソース領域またはドレイン領域として機能する高濃度不純物領域140と、低濃度にp型不純物元素が導入された不純物領域141を有する半導体層を有している。
【0081】
画素部206の画素TFT203は、チャネル形成領域162、低濃度不純物領域130、ソース領域またはドレイン領域として機能する高濃度不純物領域137を有する半導体層を有している。
【0082】
また、保持容量素子204の一方の電極として機能する半導体層109には、n型を付与する不純物元素およびp型を付与する不純物元素が添加されている。保持容量素子204は、絶縁膜110を誘電体とし、電極(126aと126bの積層)と、半導体層とで形成されている。
【0083】
以上のように、本発明を用いてチャネル形成領域に1×1015〜5×1018/cm3の濃度の不純物元素(nチャネル型TFTの場合、p型不純物元素)を含み、また、その不純物元素の濃度のピークが半導体層のゲート絶縁膜との界面からの深さが60nm以上の領域になるような半導体装置を作製することにより、パンチスルー現象やバックチャネル形成に起因するリーク電流を低減することができ、TFTの電気的特性を向上させることができる。
【0084】
また、本実施形態で適用した半導体層は、半導体膜(シリコン膜)にCWレーザを照射することにより結晶粒径の大きな結晶質半導体膜(結晶質シリコン膜)を形成することができるため、高い電界効果移動度を得ることができ、高速動作の可能な、高性能の半導体装置を実現することができる。
【0085】
なお、本発明は、TFTの形状に限定されることなく適用することができる。例えば、図14で示したようなトップゲート型TFTだけでなく、ボトムゲート型TFTにも適用することが可能である。
【0086】
(実施形態5)
実施形態4では、半導体膜の結晶化工程後に不純物元素を添加したが、本実施形態では、結晶化工程前に不純物を添加する例について示す。
【0087】
実施形態4にしたがって、基板100上に下地絶縁膜101を形成する。続いて、下地絶縁膜101上に半導体膜としてシリコン膜102を膜厚が60〜400nm程度になるように公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)を用いて成膜する。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。
【0088】
続いて、半導体膜にp型を付与する不純物元素(p型不純物元素)を添加する。イオンシャワードープ法を用いて、加速電圧30〜120KVとして、実際のシリコン中のp型不純物元素濃度が1×1015〜5×1018/cm3となるように、p型不純物元素として例えばボロン(B)を添加する。なお、本実施形態では、イオンシャワードープ法を用いて不純物元素を添加しているが、その他の不純物添加方法として、イオン注入法を適用してもよい。
【0089】
続いて、半導体膜の結晶化を行う。結晶化の方法としては、実施形態3で示したような、連続発振のレーザ光を照射する結晶化方法を適用すればよい。
【0090】
以上のように結晶化処理する前に半導体膜にp型不純物元素を添加しても、チャネル形成領域に含まれる不純物元素によって、リーク電流の値を低減することができる。
【0091】
この後の工程は、実施形態4に従い、本実施形態により形成された結晶質シリコン膜を適用したTFTを形成することができる。
【0092】
なお、実施形態3、4において半導体層に不純物元素を添加する方法として、イオン注入法を用いているが、半導体膜成膜時に、例えばボロンを含むような成膜を行って、チャネル形成領域に不純物元素が含まれる半導体装置を形成してもよい。
【0093】
(実施形態6)
本実施形態では、下地絶縁膜上に半導体膜を成膜する工程で、半導体膜に導電型を付与する不純物元素が添加されるような半導体膜の成膜方法について、p型不純物元素が添加されたシリコン膜を成膜する一例について説明する。
【0094】
実施形態4の工程にしたがって、基板100上に下地絶縁膜101を形成する。続いて、下地絶縁膜101上に原料ガスとして、SiH4、H2、B2H6/H2(ひとつのガスボンベ内にB2H6およびH2が流入されている)を用い、基板温度300℃、圧力99.75Pa、電力20W、電極間隔30mmとして、ボロンが添加されたシリコン膜を形成する。
【0095】
例えば、SiH4:H2:B2H6/H2のガスの流量比を50/49/15(sccm)として、上記条件でシリコン膜を成膜することにより、膜中にボロン(B)3×1017/cm3の濃度で含むシリコン膜を成膜することができる。
【0096】
以上のようにして、CVD法によっても1×1015〜5×1018/cm3の濃度でボロンが添加されているシリコン膜を実現することができる。
【0097】
このようにして得られたシリコン膜を用いて、実施形態4に示された工程に従って、半導体装置を実現することが可能である。
【0098】
(実施形態7)
本実施形態では、実施形態4乃至6を適用して作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置(液晶表示パネルともいう)を作製する工程を以下に説明する。説明には図14を用いる。
【0099】
まず、実施形態4に従い、図13(B)の状態のアクティブマトリクス基板を得た後、図13(B)のアクティブマトリクス基板上に配向膜180を形成しラビング処理を行う。なお、本実施形態では配向膜180を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ181を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【0100】
次いで、対向基板182を用意する。この対向基板には、着色層183、184、平坦化膜185を形成する。赤色の着色層183と青色の着色層184とを一部重ねて、第2遮光部を形成する。なお、図13では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第1遮光部を形成する。
【0101】
ついで、対向電極186を画素部に形成し、対向基板の全面に配向膜187を形成し、ラビング処理を施した。
【0102】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材188で貼り合わせる。シール材188にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料189を注入し、封止剤(図示せず)によって完全に封止する。液晶材料189には公知の液晶材料を用いれば良い。このようにして図14に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてFPCを貼りつければよい。
【0103】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【0104】
(実施形態8)
本実施形態では、結晶質半導体膜(結晶質シリコン膜)を形成する他の実施の一例を示す。
【0105】
結晶化温度の低温化および結晶成長を促進を目的として、半導体膜に金属元素を添加する。適用される金属元素としてはFe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種又は複数種の混合体が知られている。代表的にはNiが適用され、それを添加するために酢酸ニッケル塩が5ppmの水溶液をスピン塗布して触媒元素含有層501を形成する。勿論、金属元素の添加方法はスピン塗布法に限定されるものではなく、蒸着法やスパッタリング法など様々な代替手段を適用しても良い。
【0106】
その後、500℃、1時間の脱水素処理及び550℃、4〜12時間の加熱処理により非晶質シリコン膜を結晶化させる。結晶化はNiの作用により非晶質シリコン膜中にシリサイドを形成しながら拡散してそれと同時に結晶成長する。こうして形成された結晶質シリコン膜502は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため結晶性が揃っている。また、(110)面の配向率が高いという特徴がある。
【0107】
続いて、連続発振レーザ光(CWレーザ光)503を照射して溶融させ、溶融相を形成し、レーザ光503の照射位置を走査することにより溶融相を連続的に移動させ、結晶性を向上させた結晶質シリコン膜504を形成する。この処理に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が成される。この場合、予め結晶面が揃った結晶質シリコン膜が形成されているので異なる面の結晶の析出や転位の発生を防ぐことができる。
【0108】
本実施形態のようにして得られた結晶質半導体膜(結晶質シリコン膜)に実施形態4に示すように不純物元素を添加し、その後の工程も実施形態4に従って、半導体装置を作製することが可能である。また、不純物元素を添加した後、本実施形態で示す結晶化方法を適用して、TFTを作製してもよい。
【0109】
なお、本実施形態で示したような触媒元素を添加する場合、電気特性に悪影響が生じないようにするために、結晶化工程が終了したら後に素子領域となる半導体膜(シリコン膜)に含まれる触媒元素を取り除く、または濃度を低減するために、ゲッタリング処理を行うことが望ましい。ゲッタリング工程としては、公知の方法を適用してもよいし、または図15に示すように、結晶質シリコン膜504上に、薄い酸化シリコン膜からなるバリア層505を形成し、その上にゲッタリングサイト506としてアルゴン又はリンが1×1020/cm3〜1×1021/cm3添加された非晶質シリコン膜からなるゲッタリング領域をスパッタリング法で形成して、加熱処理することにより、触媒元素をゲッタリング領域に移動させるという方法を適用してもよい。
【0110】
以上のゲッタリング処理により、触媒元素が除去されることは勿論、歪みが緩和され、欠陥密度を低減させる作用を得ることもできる。
【0111】
本実施形態は、実施形態3〜6のいずれかと併せて適用することができる。
【0112】
(実施形態9)
実施形態4、5では、nチャネル型TFTについて説明したが、本実施形態では、pチャネル型TFTについて説明する。
【0113】
pチャネル型TFTにおいてリーク電流を低減したい場合、nチャネル型TFTとは逆に、チャネル形成領域にn型不純物元素として例えば、リンを1×1015〜5×1018/cm3の濃度で添加すればよい。
【0114】
同一基板上にnチャネル型TFTとpチャネル型TFTとが形成される場合は、後にnチャネル型TFTとなる領域にボロンを添加する場合には、後にpチャネル型TFTとなる領域にマスクを形成してからp型不純物元素(代表的には、ボロン)を添加すればよく、逆にpチャネル型TFTとなる領域にn型不純物元素を添加する場合には、後にnチャネル型TFTとなる領域にマスクをしてからn型不純物元素(代表的には、リン)を添加すればよい。
【0115】
なお、pチャネル型TFTとなる領域に1×1015〜5×1018/cm3程度の低濃度のn型不純物元素を添加する工程は、実施形態4に示したように半導体膜の結晶化工程後に行っても、実施形態5で示したように結晶化工程前に行っても、どちらでもよい。
【0116】
本実施形態は、実施形態4または実施形態5に組み合わせて適用することができる。
【0117】
(実施形態10)
本発明を実施して形成されたCMOS回路や画素部はアクティブマトリクス型液晶ディスプレイ(液晶表示装置)に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【0118】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図16、図17及び図18に示す。
【0119】
図16(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。
【0120】
図16(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。
【0121】
図16(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。
【0122】
図16(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。
【0123】
図16(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【0124】
図16(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。
【0125】
図17(A)はフロント型プロジェクターであり、投射装置2601、スクリーン2602等を含む。
【0126】
図17(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラー2703、スクリーン2704等を含む。
【0127】
なお、図17(C)は、図17(A)及び図17(B)中における投射装置2601、2702の構造の一例を示した図である。投射装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は、投射レンズを含む光学系で構成される。本実施形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図17(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
【0128】
また、図17(D)は、図17(C)中における光源光学系2801の構造の一例を示した図である。本実施形態では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。なお、図17(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
【0129】
ただし、図17に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【0130】
図18(A)は携帯電話であり、3001は表示用パネル、3002は操作用パネルである。表示用パネル3001と操作用パネル3002とは接続部3003において接続されている。接続部3003における、表示用パネル3001の表示部3004が設けられている面と操作用パネル3002の操作キー3006が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部3005、操作キー3006、電源スイッチ3007、音声入力部3008を有している。
【0131】
図18(B)は携帯書籍(電子書籍)であり、本体3101、表示部3102、3103、記憶媒体3104、操作スイッチ3105、アンテナ3106等を含む。
【0132】
図18(C)はディスプレイであり、本体3201、支持台3202、表示部3203等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。
【0133】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
【0134】
【発明の効果】
本発明のように、例えば、nチャネル型TFTのチャネル形成領域にp型を付与する不純物元素を添加することにより、空乏層の拡大を抑制することができ、TFTのオフ時のリーク電流を低減することができる。また、バックチャネル形成が原因で発生するTFTのオフ時のリーク電流を抑制することができる。
【0135】
本発明を適用することにより、良質で結晶粒径の大きな結晶質半導体膜(結晶質シリコン膜)を形成することができるため、このような半導体膜を適用して作製されたTFTは高い電界効果移動度を得ることができる。また、このようなTFTを用いることにより、映像表示領域とその駆動回路、さらにマイクロプロセッサやメモリなどを混載集積化するシステム・オン・パネル或いはシステム・オン・グラス、又はシートコンピュータを実現することが可能となる。
【図面の簡単な説明】
【図1】 CWレーザ照射したシリコン膜の膜飛びを観察した図。
【図2】 シリコン膜厚60nmの場合のシミュレーション結果を示す図。
【図3】 シリコン膜厚80nmの場合のシミュレーション結果を示す図。
【図4】 シリコン膜厚100nmの場合のシミュレーション結果を示す図。
【図5】 シリコン膜厚150nmの場合のシミュレーション結果を示す図。
【図6】 不純物元素の濃度ピークの領域の深さとTFTの特性との関係をシミュレーションした結果を示す図。
【図7】 シリコン膜厚が54nmのTFTのId−Vg曲線を示す図。
【図8】 シリコン膜厚が170nm、チャネルドープ時の加速電圧が15KVで作製されたTFTのId−Vg曲線を示す図。
【図9】 シリコン膜厚が170nm、チャネルドープ時の加速電圧が60KVで作製されたTFTのId−Vg曲線を示す図。
【図10】 本発明の実施の一形態を示す図。
【図11】 本発明の実施の一形態を示す図。
【図12】 本発明の実施の一形態を示す図。
【図13】 本発明の実施の一形態を示す図。
【図14】 本発明の実施の一形態を示す図。
【図15】 本発明の実施の一形態を示す図。
【図16】 電気器具の一例を示す図。
【図17】 電気器具の一例を示す図。
【図18】 電気器具の一例を示す図。
【図19】 シリコンの波長532nmの光の吸収率を示す図。
【図20】 深さ方向の不純物濃度分布を示す図。
Claims (5)
- ガラス基板上に絶縁膜を形成し、
前記絶縁膜上に半導体膜を60nm以上の厚さに形成し、
前記半導体膜に連続的に連続発振のレーザ光を照射して溶融相と固相との界面を形成して結晶質半導体膜を形成し、
前記結晶質半導体膜に不純物元素を添加し、
前記結晶性半導体膜に少なくともチャネル形成領域、ソース領域およびドレイン領域を形成し、
前記不純物元素は、前記ソース領域および前記ドレイン領域とは逆の導電型を付与する不純物元素であり、
前記不純物元素は、前記結晶質半導体膜中でかつ前記結晶質半導体膜の深さ方向における前記不純物元素の濃度ピーク位置が、60nm以上の深さになるようにイオンシャワードーピング法により加速電圧を30kV以上にして添加することを特徴とする半導体装置の作製方法。 - ガラス基板上に絶縁膜を形成し、
前記絶縁膜上に半導体膜を60nm以上の厚さに形成し、
前記半導体膜に不純物元素を添加し、
前記半導体膜に連続発振のレーザ光を照射して溶融相と固相との界面を形成して結晶質半導体膜を形成し、
前記結晶性半導体膜に少なくともチャネル形成領域、ソース領域およびドレイン領域を形成し、
前記不純物元素は、前記ソース領域および前記ドレイン領域とは逆の導電型を付与する不純物元素であり、
前記不純物元素は、前記結晶質半導体膜中でかつ前記結晶質半導体膜の深さ方向における前記不純物元素の濃度ピーク位置が、60nm以上の深さになるようにイオンシャワードーピング法により加速電圧を30kV以上にして添加することを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、前記加速電圧は120kV以下であることを特徴とする半導体装置の作製方法。
- 請求項1または請求項2において、前記加速電圧は80kV以下であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項4のいずれか一項において、前記レーザ光は、固体レーザ発振装置を光源とし、Nd:YAGレーザ、Nd:YVO4レーザ、Nd:YLFレーザ、Ti:サファイアレーザもしくはアレキサンドライトレーザの第2高調波であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002375030A JP4429598B2 (ja) | 2001-12-28 | 2002-12-25 | 半導体装置の作製方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-399287 | 2001-12-28 | ||
JP2001399287 | 2001-12-28 | ||
JP2002375030A JP4429598B2 (ja) | 2001-12-28 | 2002-12-25 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003258266A JP2003258266A (ja) | 2003-09-12 |
JP2003258266A5 JP2003258266A5 (ja) | 2006-02-09 |
JP4429598B2 true JP4429598B2 (ja) | 2010-03-10 |
Family
ID=28677363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002375030A Expired - Fee Related JP4429598B2 (ja) | 2001-12-28 | 2002-12-25 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4429598B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5005302B2 (ja) * | 2006-09-19 | 2012-08-22 | 株式会社ジャパンディスプレイイースト | 表示装置の製造方法 |
-
2002
- 2002-12-25 JP JP2002375030A patent/JP4429598B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003258266A (ja) | 2003-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6298121B2 (ja) | 半導体素子及び半導体装置の作製方法 | |
JP5997802B2 (ja) | 半導体装置 | |
JP5025057B2 (ja) | 半導体装置の作製方法 | |
US6777713B2 (en) | Irregular semiconductor film, having ridges of convex portion | |
US20010015441A1 (en) | Semiconductor device and a method of manufacturing the same | |
JP4137460B2 (ja) | 半導体装置の作製方法 | |
JP4974425B2 (ja) | 半導体装置の作製方法 | |
JP4429598B2 (ja) | 半導体装置の作製方法 | |
JP4884735B2 (ja) | 半導体装置の作製方法 | |
JP2003163165A (ja) | 半導体装置の製造方法 | |
US20030178682A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
JP4137461B2 (ja) | 半導体装置の作製方法 | |
JP4397599B2 (ja) | 半導体装置の作製方法 | |
JP5153921B2 (ja) | 表示装置、及び携帯情報端末 | |
JP5072147B2 (ja) | 半導体装置の作製方法 | |
JP5078201B2 (ja) | 半導体装置の作製方法 | |
JP5685633B2 (ja) | 表示装置 | |
JP5386626B2 (ja) | 表示装置 | |
JP2008211204A (ja) | 半導体装置の作製方法 | |
JP2004006644A (ja) | 半導体装置及びその作製方法 | |
JP2013200574A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091216 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131225 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |