JP4426249B2

JP4426249B2 - 信号伝送装置及び伝送方法

Info

Publication number: JP4426249B2
Application number: JP2003365912A
Authority: JP
Inventors: 智昭岩井; 良司野口; 学野原
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2003-10-27
Filing date: 2003-10-27
Publication date: 2010-03-03
Anticipated expiration: 2023-10-27
Also published as: EP1533708A2; JP2005130358A; US20050094676A1; EP1533708A3

Description

本発明は、例えば、デジタル映像信号と、同映像の制御データ信号及び制御クロック信号とを、単一の伝送路に多重して伝送する信号伝送装置及び信号伝送方法等に関する。

パーソナルコンピュータ（以下、単に“ＰＣ”と称する）とＰＣモニター間の接続や、フラットディスプレイパネル等のデジタル映像情報機器間を接続するインターフェイスの規格として、ＤＶＩ(Digital Visual Interface)が広く普及している。ＤＶＩは、ディスプレイ信号用のデジタル・インターフェイスに関する標準化団体であるＤＤＷＧ(Digital Display Working Group)が規定したインターフェイス規格であり、映像信号として、いわゆるＲ，Ｇ，Ｂの各カラー画素信号とピクセルクロック信号、及びディスプレイ情報信号として用いられるアイ・スクウェア・シー（以下、単に“Ｉ２Ｃ”と言う）バス信号等の各種ディジタル信号を含むインターフェイスである。ここで、Ｉ２Ｃとは、Inter Integrated Circuitの略であり、シリアルクロック（以下、単に“ＳＣＬ”と言う）と、シリアルデータ（以下、単に“ＳＤＡ”と言う）の２本の信号線を用いて、制御クロック信号と、制御データ信号とを伝送するシリアルインタフェースである。

従来の、ＤＶＩを用いたデジタル・インターフェイスでは、例えば、特許文献１に示される如く、映像信号の伝送には光ファイバー・ケーブルが使用され、ディスプレイ情報信号の伝送にはメタリック・ケーブルが使用されていた。このため、映像情報機器間の接続が複雑となり、映像情報機器接続時における利便性並びに経済性を欠くものであった。また、映像情報機器間を接続するケーブルの数、及び種類が多いため、接続不良等の不具合が生ずる可能性も高かった。
特開２００２−３６６３４０号公報

本発明が解決しようとする課題には、ＤＶＩに含まれる各種の信号を、単一の伝送路によって伝送可能とする信号伝送装置及び伝送方法を提供することが一例として挙げられる。

請求項１に記載の発明は、少なくとも、情報信号、基準クロックに基づく制御データ信号、及び制御クロック信号を含む信号群を伝送路を介して、端末間において送受信する信号伝送装置であって、前記制御データ信号及び制御クロック信号を前記情報信号に重畳して多重信号を生成してこれを送信する信号多重送信手段と、前記多重信号を受信して前記情報信号、前記制御データ信号、及び前記制御クロック信号に分割する信号受信分割手段と、前記制御クロック信号のクロック周期を前記基準クロックのクロック周期よりも長くするクロック周期伸張手段と、を含むことを特徴とする。

また、請求項９に記載の発明は、少なくとも、情報信号、基準クロックに基づく制御データ信号、及び制御クロック信号を含む信号群を伝送路を介して、端末間において送受信する信号伝送方法であって、前記制御データ信号及び制御クロック信号を前記情報信号に重畳して多重信号を生成してこれを送信する信号多重送信ステップと、前記多重信号を受信して前記情報信号、前記制御データ信号、及び前記制御クロック信号に分割する信号受信分割ステップと、前記制御クロック信号のクロック周期を前記基準クロックのクロック周期よりも長くするクロック周期伸張ステップと、を含むことを特徴とする。

本発明に基づく信号伝送装置及び伝送方法の実施例を図１に示す。同図において、送信部１０は、例えば、ＰＣなどの映像情報機器に内蔵されており、同機器からのＤＶＩに含まれる各種の信号を、例えば、１本の光ファイバー・ケーブルに多重して送信する部分である。図１に示される如く、送信部１０は、主に、ＤＶＩ信号入出力回路１１、多重分割処理回路１２、双方向バッファ回路１３、クロック遅延回路１４、及び電気・光信号変換回路１５から構成されている。

一方、受信部２０は、例えば、フラットディスプレイパネルなどの映像情報機器に内蔵されており、前記の送信部１０と光ファイバー・ケーブル３０によって接続されている。図１に示される如く、受信部２０は、主に、電気・光信号変換回路２５、多重分割処理回路２２、クロック遅延回路２４、双方向バッファ回路２３、及びＤＶＩ信号入出力回路２１から構成されている。

次に、本実施例における動作の概要を説明する。先ず、送信部１０が内蔵されている映像情報機器（図示せず）から、Ｒ，Ｇ，Ｂの各カラー画素信号とピクセルクロック信号等の映像信号、及びディスプレイ情報信号として用いられるＩ２Ｃバス信号（ＳＣＬ，ＳＤＡ）の各々が、ＤＶＩ信号入出力回路１１を経て多重分割処理回路１２に供給される。同回路は、これらの信号に対して並直列変換による多重化処理を施して、これらの信号を一連のシリアル信号に変換する。その後、かかるシリアル信号は、電気・光信号変換回路１５で所定レベルの光信号に変換されて光ファイバー・ケーブル３０に送出される。

一方、光ファイバー・ケーブル３０を介して受信部２０に伝送された光信号は、受信部２０の電気・光信号変換回路２５においての所定の電気信号に変換された後、多重分割処理回路２２に供給される。同信号は、多重分割処理回路２２において直並列変換された後、さらに、同信号に含まれる各種のＤＶＩ信号に分割されてＤＶＩ信号入出力回路２１に供給される。そして、これらの各種ＤＶＩ信号は、ＤＶＩ信号入出力回路２１から受信部２０を内蔵する映像情報機器（図示せず）の各回路に、所定のフォーマット及びタイミングで供給される。

なお、Ｉ２Ｃバスにかかる信号は、送信部１０と受信部２０との間で双方向に伝送されるため、これらの信号については、受信部２０から送信部１０の方向に向かっても上記の説明と同様の多重分割伝送処理が行われる。したがって、Ｉ２Ｃバスにかかる信号のうち受信部２０から送信部１０に向かう信号については、多重分割処理回路１２と２２、及び電気・光信号変換回路１５と２５、の各々がそれぞれ相反的に機能することになる。

また、図１中の矢印は、以上に説明した各構成要素間の主要な信号の流れを示すものであり、例えば、かかる主要信号に付随する応答信号や監視信号等の信号に関しては、図中の矢印と逆方向の向きに伝達される場合もある。さらに、図中の矢印は、各構成要素間における信号の概念的な流れを示すものであって、実際の装置内において各信号が矢印で示される経路の通りに忠実に授受される必要はない。

次に、本実施例の中で用いられるＩ２Ｃバスにかかる信号についてその概略を説明する。前述の如く、Ｉ２Ｃバスは、シリアルデータ（ＳＤＡ）ラインと、シリアルクロック（ＳＣＬ）ラインの２本の信号線によって構成される双方向性バスである。Ｉ２Ｃバスを介して通信を行うインターフェイス機器（以下、単に“デバイス”と言う）は、何れもＩ２Ｃバスに対して、非動作時はその出力インピーダンスが高インピーダンスとなる、いわゆる“ワイヤード・アンド”状態で接続されている。Ｉ２Ｃバスに接続された各デバイスは、双方向に信号の伝送を行うことが可能であり、信号伝送の主導権を持つ、いわゆる主局端末機能を有するデバイスをマスターと称し、マスターの指令によって動作する、いわゆる従局端末に相当するデバイスをスレーブと称する。なお、マスターとスレーブの機能は各デバイスに固定されたものではなく、例えば、信号伝送の処理態様に応じて各々のデバイスが両者の役目を適宜担うものである。因みに、マスターは、バス上でデータの転送タイミングを司るＳＣＬ信号を生成し、ＳＤＡラインによってマスターからアドレス指定されたデバイスがスレーブとなる。

図２のタイムチャートに示される如く、Ｉ２ＣバスのＳＤＡラインでマスターから転送されるシリアルデータの各バイトの長さは８ビットであり、各バイトの後ろにはスレーブからの確認信号であるアクノリッジ（ＡＣＫ）信号がスレーブから返信されて付加される。また、ＳＤＡライン上のシリアルデータを構成する各ビットは、ＳＣＬライン上のクロックパルスとの間で同期が保たれている。

このＡＣＫ信号は、マスターが、ＳＤＡラインがロウレベル状態であることを認識することによって有効と判断される。即ち、有効なＡＣＫ信号を返信するスレーブは、ＡＣＫ信号をサンプルリングするＳＣＬライン上のアクノリッジクロックパルスの立ち上がりに呼応して、ＳＤＡラインをロウレベルとしなければならない。なお、ＳＣＬライン上のパルスは、通常のＳＣＬパルスも、アクノリッジクロックパルスも共にマスターによって生成されるものとする。

また、図２のタイムチャートに示される如く、前述のスレーブアドレスは１バイト中の７ビットで構成されており、残りの１ビットはデータの転送方向を示すものであって、ロウレベル（０）の場合はマスターからスレーブへのデータの書込み、ハイレベル（１）の場合はマスターがスレーブからのデータを読み込むことを意味している。

ところで、Ｉ２Ｃバス信号のような双方向信号については送信部１０、及び受信部２０の双方において伝送信号の多重処理、及び分割処理が為されるので、多重・分割の処理過程において発生する遅延が累積して信号の伝送に影響を及ぼす場合がある。例えば、マスターからのアドレス指定に応じて指定されたスレーブがマスターへ返信を行う場合、即ち、図２のＡＣＫ信号の返信を例にとって考える。この場合、マスターが所定のアドレス指定を行った後、当該指定されたスレーブからのＡＣＫ信を受け取るまでに発生する遅延時間をＤとすると、図３の動作説明図に模式的に示される如く、遅延時間Ｄは、
Ｄ＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４
となる。ここで、Ｄ１は送信部１０の多重処理における遅延時間、Ｄ２は受信部２０の分割処理における遅延時間、Ｄ３は受信部２０の多重処理における遅延時間、Ｄ４は送信部１０の分割処理における遅延時間をそれぞれ表している。

このような遅延が発生すると、ＳＤＡライン上のデータとＳＣＬライン上のクロックパルスとの同期がずれ、図４のタイムチャートに示される如く、アクノリッジクロックパルスは、遅延により生じたＳＤＡライン上の不明データ部をサンプリングしてしまい、マスターは、スレーブからのＡＣＫ信号を判定することができない。

このような不具合の発生を防止すべく、本実施例ではＩ２ＣバスのＳＣＬ信号についてクロック遅延回路１４を設けて、ＡＣＫ信号とアクノリッジクロックパルスとの同期を図っている。

以下において、このクロック遅延回路１４の構成を図５のブロック図に基づいて説明する。なお、同図は、図１の送信部１０におけるＩ２Ｃバス信号に関係する部分のみを抜き出して示したものであり、送信部１０中のその他の回路部分についての記載は省略されている。

図５に示される如く、クロック遅延回路１４は、主に、立ち下がりエッジ検出回路（以下、単に“検出回路”と言う）１６、低レベル保持回路（以下、単に“保持回路”と言う）１７、及びゲート回路１８から構成されている。なお、Ｉ２Ｃバスの各信号ラインは、前述の如く、いわゆるワイヤード・アンドの状態でバスラインに接続されるため、ＳＣＬ及びＳＤＡの各ライン共にプルアップ抵抗Ｒによって、電源電圧Ｖｄｄにプルアップされているものとする。

次に、図５に示されるクロック遅延回路１４の動作を、図６のタイムチャートを参照しつつ説明する。なお、図６に示される（ａ）〜（ｄ）の各タイムチャートは、それぞれ、図５のブロック図中に示される（ａ）〜（ｄ）の各点の信号の時間的変化を表すものである
先ず、送信部１０に接続されているＩ２ＣバスのマスターがＳＣＬ信号をハイレベルからロウレベルに切り換えると、図５（ａ）点のレベルは、図６の（ａ）に示される如く、ハイレベルからロウレベルに変化する。

検出回路１６は、この信号レベルの立ち下がりエッジを検出して、かかる情報を保持回路１７に通知する。検出回路１６は、例えば、ＤタイプやＲＳタイプ等のフリップフロップ回路で構成しても良いし、或いは、図５（ａ）点の信号レベルを高速度でサンプリングしつつ、その立ち下がりエッジを検出するようにしても良い。

保持回路１７は、検出回路１６からの検出通知をトリガとして所定期間Ｔに亘り、その出力である図５（ｂ）点の信号レベルをロウレベルに保持する回路である。即ち、図６（ａ）及び（ｂ）のタイムチャートに示される如く、上記期間Ｔの間、図５（ａ）点の信号レベルが、たとえハイレベルに変化しても、図５（ｂ）点の信号レベルはロウレベルの状態に保持される。保持回路１７は、例えば、期間Ｔの長さに応じた時定数を有する単安定マルチバイブレータ回路により構成しても良いし、或いは、高速のクロックパルスを所定数カウントするカウンタ回路と、そのカウント値を所定期間Ｔに対応する基準値と比較判定するデジタルコンパレータとを用いて構成するようにしても良い。

保持回路１７の出力である（ｂ）点の信号レベルと、受信部２０から受信されたＳＣＬの信号レベル（図５（ｃ）点）の各々は、ゲート回路１８の２つの入力のそれぞれに印加される。ゲート回路１８は、いわゆるアンド・ゲート回路であり、かかる２つの入力信号の論理積がその出力である（ｄ）点に表れる。この様子を時系列的に表したものが、図６の（ｂ）〜（ｄ）の各タイムチャートであり、（ｂ）と（ｃ）各々の信号レベルの論理積信号が（ｄ）に表れる。

図５（ｄ）点は、バッファ回路１３のバッファゲートを介してＩ２ＣバスのＳＣＬラインに接続されているので、ＳＣＬパルスの立ち下がりエッジから所定期間Ｔの間、或いは、受信部２０に接続されているスレーブのＳＣＬラインがロウレベルの期間中、マスターのＳＣＬラインはロウレベルとなる。

ところで、Ｉ２Ｃバスに対して全てのデバイスは、ワイヤード・アンドで繋がっており、１つのデバイスがそのＳＣＬラインをロウレベルに保持している間、他のデバイスは、ＳＣＬラインをハイレベルとすることはできない。また、ＳＣＬラインがロウレベルの間、各デバイス同士のデータ伝送は、ウェイト（待機）状態となる。

すなわち、本実施例の場合、マスターは、上記の所定期間Ｔが経過するまでＳＣＬラインをハイレベルにすることができない。つまり、マスターは、１つのＳＣＬクロックパルスを出力したのち、同クロックパルスの立ち下がりエッジから少なくとも所定期間Ｔが経過しなければ、次のＳＣＬクロックパルスを出力することはない。そして、ＳＣＬラインがロウレベルの間は、各デバイス間のデータ伝送は待機状態となっているので、ＳＤＡライン上には、前回のＳＣＬクロックパルスに同期してマスターがＳＤＡライン上に出力したデータが保持されている。なお、ＳＣＬライン上のクロックパルスに付加される所定期間Ｔの遅延は、ＳＣＬクロックパルスのみならず、同じくマスターが生成するアクノリッジクロックパルスについても付加されることは言うまでもない。

以上の動作を図７に示すタイムチャートに基づいて、さらに説明する。図７のタイムチャートは、クロック遅延回路１４の構成を示す図５中の（ｅ）乃至（ｈ）の各点における信号の時間的変化を表したものである。したがって、図７の（ｅ）はマスターからスレーブへ送信されるＳＤＡライン上のデータを表している。同様に、（ｆ）はスレーブから返信されるＳＤＡライン上のデータを、（ｇ）は以上の（ｅ）及び（ｆ）が重畳されたＳＤＡライン上のデータを、そして、（ｈ）はＳＣＬライン上のクロックパルスをそれぞれ表している。

先ず、図７（ｈ）に示されるＳＣＬライン上のクロックパルスには、前述のようにクロック遅延回路１４の動作により所定の遅延時間Ｔが付加され、これに伴い、マスターからＳＤＡライン上に出力されるスレーブアドレスデータの各ビット毎に、ＳＣＬパルスに同期した遅延が付加される。すなわち、アドレスデータを構成する各ビットの時間長が、図７に示される如く、遅延時間Ｔだけ伸張されることになる。

マスターからスレーブアドレスデータが送信されたのち、送信部１０及び受信部２０の双方における多重・分割処理による遅延時間Ｄ（Ｄ＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）が経過すると、当該スレーブからのＡＣＫ信号が図５のＳＤＡライン上（図７の（ｆ））に表れる。したがって、Ｉ２ＣバスにおけるＳＤＡライン上の信号は、図７の（ｇ）のようになる。

本実施例においては、図７の（ｈ）からも明らかなように、クロック遅延回路１４によってアクノリッジクロックパルスに付加される遅延時間Ｔを、多重・分割処理によって生じる遅延時間Ｄよりも長くなるように定めている。これによって、アクノリッジクロックパルスは、遅延時間Ｄによって生ずるＳＤＡライン上の不明データを取り込むことはなく、スレーブから返信されたＡＣＫ信号を的確にサンプリングすることができる。

以上に説明したように、本実施例は、少なくとも、情報信号、基準クロックに基づく制御データ信号、及び制御クロック信号を含む信号群を伝送路を介して、端末間において送受信する信号伝送装置であって、
前記制御データ信号及び制御クロック信号を前記情報信号に重畳して多重信号を生成してこれを送信する信号多重送信手段、及び前記多重信号を受信して前記情報信号、前記制御データ信号、及び前記制御クロック信号に分割する信号受信分割手段、に相当する多重分割処理回路１２及び２２と、
前記制御クロック信号のクロック周期を前記基準クロックのクロック周期よりも長くするクロック周期伸張手段に相当するクロック遅延回路１４及び２４と、を含んでいる。

また、上記のクロック遅延回路は、前記端末に送信される制御クロック信号の立ち下がりエッジを検出する検出手段に相当する検出回路１６と、
前期立ち下がりエッジの検出時点から所定期間に亘り、その出力信号レベルを低レベルに保持するレベル保持手段に相当する保持回路１７と、
前記レベル保持手段の出力信号と前記端末から返信される制御クロック信号との論理積を前記制御クロック信号とするゲート手段に相当するゲート回路１８と、を含んでいる。

したがって、本実施例によれば、従来メタリックケーブルを用いて双方向の伝送が必要とされたＩ２Ｃバス信号も、映像信号と合わせて１本の光ファイバー・ケーブルに多重して伝送することが可能であり、映像情報機器間の接続に必要とされるケーブルのコストを削減することができる。また、映像情報機器間の接続を全て光ファイバー・ケーブルで行えるので、信号伝送装置の送信部と受信部とを電気的に切り離すことが可能となり、外来ノイズやアース電位変動による障害を防止することができる。

さらに、Ｉ２Ｃバスを構成するＳＣＬライン上のクロック信号と、ＳＤＡライン上のデータ信号との同期を、構造容易なクロック遅延回路によって実現しているので、本実施例による信号伝送装置を低コストで提供することができる。

なお、以上の説明では、信号伝送装置の送信部と受信部との間の伝送路に光ファイバー・ケーブルを用いた事例について説明を行ったが、本実施例は、かかる事例に限定されるものではなく、例えば、かかる伝送路として赤外線などによる光無線や小電力無線を用いても良い。

図１は、本発明による信号伝送装置の構成図である。図２は、図１の装置において伝送されるＩ２Ｃバス信号の時間的変化を示すタイムチャートである。図３は、図１の装置における多重・分割処理によって生ずる信号遅延時間の発生を示す説明図である。図４は、図１の装置において伝送されるＩ２Ｃバス信号の時間的変化を、信号遅延時間を含めて表したタイムチャートである。図５は、図１の送信部１０におけるクロック遅延回路１４の構成を示すブロック図である。図６は、図５のクロック遅延回路１４内の（ａ）〜（ｄ）の各点における信号の時間的変化を示すタイムチャートである。図７は、図５のクロック遅延回路１４内の（ｅ）〜（ｈ）の各点における信号の時間的変化を示すタイムチャートである。

符号の説明

１０送信部
１１、２１ＤＶＩ信号入出力回路
１２、２２多重分割処理回路
１３、２３バッファ回路
１４、２４クロック遅延回路
１５、２５電気・光信号変換回路
１６立ち下がりエッジ検出回路
１７低レベル保持回路
１８ゲート回路
２０受信部
３０光ファイバー・ケーブル

Claims

少なくとも、情報信号、基準クロックに基づく制御データ信号、及び制御クロック信号を含む信号群を伝送路を介して端末間において送受信する信号伝送装置であって、
前記制御データ信号及び制御クロック信号を前記情報信号に重畳して多重信号を生成してこれを送信する信号多重送信手段と、
前記多重信号を受信して前記情報信号、前記制御データ信号、及び前記制御クロック信号に分割する信号受信分割手段と、
前記制御クロック信号のクロック周期を前記基準クロックのクロック周期よりも長くするクロック周期伸張手段と、を含むことを特徴とする信号伝送装置。
前記制御データ信号は、前記端末の１つを指定するアドレス信号を含むことを特徴とする請求項１に記載の信号伝送装置。
前記制御データ信号は、前記端末からの応答信号を含むことを特徴とする請求項１に記載の信号伝送装置。
前記制御データ信号を構成する時系列信号の各ビットは、前記制御クロック信号のクロック周期に同期していることを特徴とする請求項１に記載の信号伝送装置。
前記信号周期伸張手段は、前記端末に送信される制御クロック信号の立ち下がりエッジを検出する検出手段と、
前記立ち下がりエッジの検出時点から所定期間に亘り、その出力信号レベルを低レベルに保持するレベル保持手段と、
前記レベル保持手段の出力信号と前記端末から返信される制御クロック信号との論理積を前記制御クロック信号とするゲート手段と、を含むことを特徴とする請求項１に記載の信号伝送装置。
前記情報信号は、映像情報信号であることを特徴とする請求項１に記載の信号伝送装置。
前記多重信号は、光信号であり、前記伝送路は、光ファイバー・ケーブルであることを特徴とする請求項１に記載の信号伝送装置。
前記情報信号、制御データ信号、及び制御クロック信号は、ＤＶＩ規格の信号であることを特徴とする請求項１に記載の信号伝送装置。
少なくとも、情報信号、基準クロックに基づく制御データ信号、及び制御クロック信号を含む信号群を伝送路を介して端末間において送受信する信号伝送方法であって、
前記制御データ信号及び制御クロック信号を前記情報信号に重畳して多重信号を生成してこれを送信する信号多重送信ステップと、
前記多重信号を受信して前記情報信号、前記制御データ信号、及び前記制御クロック信号に分割する信号受信分割ステップと、
前記制御クロック信号のクロック周期を前記基準クロックのクロック周期よりも長くするクロック周期伸張ステップと、を含むことを特徴とする信号伝送方法。