JP4422944B2 - Ｍｏｎｏｓメモリアレー - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本出願は、２００１年３月２６日に出願された米国暫定特許出願第６０／２７８，６２２号への優先権を主張する。この出願は、参照してここに組み込まれる。
【０００２】
（関連特許出願）
２００１年３月１９日に出願された米国特許出願第０９／８１０，１２２号は、本発明と同じ譲受人へ譲渡された。
【０００３】
本発明は、高密度金属／多結晶シリコン・酸化層・チッ化層・酸化層・シリコン（Metal/polysilicon Oxide Nitride Oxide Silicon（ＭＯＮＯＳ））メモリアレーを形成するための裏打ち（結合）方法に関する。形成されたメモリアレーは、低減されたビット線抵抗、低減されたコントロールゲート抵抗、及び低減されたワードゲート抵抗を有し、３レベルの金属線を使用する高パフォーマンスの高密度ＭＯＮＯＳメモリアレーである。
【０００４】
【従来の技術】
ツインＭＯＮＯＳ構造体は、米国特許６，２５５，１６６、及び小椋正気（Seiki Ogura）らによる米国特許出願第０９／８６１，４８９号及び第０９／５９５，０５９号に紹介され、更に、ツインＭＯＮＯＳメモリアレーの様々なアレー製作方法が、米国特許６，１７７，３１８及び６，２４８，６３３Ｂ１、並びに２００１年１１月２１日に出願された米国特許出願第０９／９９４，０８４号に紹介された。
【０００５】
図１Ａに示されるツインバリスティックＭＯＮＯＳメモリセルは、次のようにビット拡散アレーへ配列されてよい。即ち、各々のメモリセルは２つのチッ化領域０３１を含む。領域０３１は、１つのワードゲート０４０、半分のソース拡散、及び半分のビット拡散（００３）に対する蓄積要素を含む。拡散接合は、２つの隣接する蓄積要素によって共用される。コントロールゲートは、同じ拡散領域（００３）の上で別々に画定されるか（０４２）、一緒に共用されることができる（０４３）。コントロールゲートは、下の拡散接合から電気的に絶縁される。拡散領域はセルの間で共用され、側壁コントロールゲート（０４２）と平行であり、ワード線（０４１）と垂直である。拡散線はビット線となる。
【０００６】
通常のＭＯＳＦＥＴメモリでは、ソース拡散領域とドレイン拡散領域との間に１つの多結晶シリコンゲートを有するトランジスタ構造体が使用され、ワードゲート多結晶シリコン線及び拡散ビット線が直角に置かれる。メモリアレーが大きくなるにつれて、ビット線（ＢＬ）及びワードゲート線（ＷＧ）は長くなる。大型メモリ素子では、一連のワードゲートのためにワード線抵抗は高い。ワード線抵抗を低減するために、多結晶ワード線と平行な金属線へワード線を周期的に接続することが必要である。これは、「裏打ち」又は「結合」されたワード線と呼ばれる。更に、ビット拡散線はサブアレーにされることができ、ビット線は導電金属線によって「裏打ち」されることができる。典型的なメモリにおいて、各々の多結晶シリコンワード線は、各々の多結晶ワード線の上にある金属ワード線へ裏打ちされ、ワード線と直交する各々の拡散線は金属線の他の層によって裏打ちされる。
【０００７】
しかし、図１Ａに示される高密度ツインＭＯＮＯＳセルでは、トランジスタはソース拡散領域とドレイン拡散領域との間に３つのゲートを含む。抵抗を低減し、目標のパフォーマンスを達成するため、コントロールゲート、ワードゲート、及びビット拡散領域の３つの抵抗層は、裏打ちされる必要があるかも知れない。より高い密度を得るためには、多結晶シリコンコントロールゲート線及び拡散ビット線が、相互に平行で重なるように配置されてよい。もしセルが金属ピッチによって制限され、裏打ちを必要とするならば、それは、金属線の２つの追加層が２つの抵抗層の上にあり、それら抵抗層とコンタクトする必要があることを意味する。これは、レイアウト及びプロセス上の難問である。なぜなら、合成した４つの線のセットが最小金属配線ピッチ内で重なっているとき、２つの抵抗層を２つのそれぞれの金属層へ裏打ちすることは不可能だからである。
【０００８】
しかし、前述したメモリセルにおいて、他の第３の抵抗層が付け加えられ、第３レベルの金属によって裏打ちされる。次に、賢明な３次元解決法が、３つの金属線によって３つの抵抗層を裏打ちすることを可能にする。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、３つのタイプの高抵抗線を有するメモリセルにおいて高抵抗線と低抵抗金属線とを裏打ちする新しい方法を提供することである。
【００１０】
本発明の他の目的は、最小金属配線ピッチによって制限されるセルサイズの中で、３つの高抵抗線が３つの低抵抗金属線によって裏打ちされることができるように、裏打ちの新しい方法を提供することである。
【００１１】
更に、本発明の他の目的は、高抵抗線のために裏打ちコンタクト区域を形成する方法を提供することである。
【００１２】
本発明の更なる目的は、ビット線選択トランジスタを設けながら、３つの高抵抗線を低抵抗金属線へ裏打ちする方法を提供することである。
【００１３】
本発明の更なる目的は、ビット線及びコントロールゲート選択トランジスタを設けながら、３つの高抵抗線を低抵抗金属線へ裏打ちする方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明では、特定のアレー端構造体、及びその製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層が、金属線の層を３つだけ使用して、最小金属配線ピッチを維持しながら最も効果的に裏打ちされ、ここでコントロールゲート多結晶シリコンは、拡散ビット線の上にあることができる。
【００１５】
メモリが大きくなりすぎると、ビット線のトータルのキャパシタンスも大きくなりすぎて、ＲＣ時定数は特定のアプリケーション速度に対して大きくなりすぎる。従って、ビット線は幾つかのセクションへ分割されなければならない。各々のセクションは、分割されたセクションの各々の端に選択トランジスタを置くことによって選択される。従って、トータルのビット線キャパシタンスは、グローバルの金属線キャパシタンスと素子の選択されたセクションとの合計へ縮小される。更に、前記の裏打ち発明は、選択トランジスタをビット線の上に置く場合に拡張される。更に、米国特許出願第０９／９９４，０８４号で提供される逸脱したアレー構造体に対する他の裏打ち方法も、類似の方法を使用して提供される。図２は、コントロールゲート線１４２及びビット線１０３が相互に平行で、ワードゲート線１４０がコントロールゲート線及びビット線の双方に垂直であるメモリセルアレーの概念図である。ワードゲート多結晶シリコン線は金属へ裏打ちされる。拡散ビット線は、更に、メインビット線へ接続されるビット線選択トランジスタ１９６によってサブアレーへ分割される。コントロールゲート多結晶シリコン線は、更に、メインコントロールゲートへ接続されるコントロールゲート線選択トランジスタ１９５によってサブアレーへ分割される。
【００１６】
本発明の第１の実施形態は、３つの抵抗層を３つの導電層へ裏打ちする方法を提供する。ここで２つの抵抗層（００３、０４２）は相互に平行で重なっており、第３の抵抗層（０４０）は第１の２つの抵抗層（図３）に直交する。セルの幅及び高さは、垂直及び水平方向に１つの導電金属を設けることを可能にする。各々の抵抗層は、トータルの抵抗層抵抗を低減するため、それぞれの上部導電層によって周期的にコンタクト（裏打ち）される。抵抗を低減するため、中間抵抗層２（０４２）は、その上にある導電層０６１へ周期的に接続される。下部抵抗層１（００３）と上部導電層Ｍ３（０８１）との間を接続するため、第２の抵抗層２（０４２）がカットされ、下部抵抗層１（００３）を露出するため分離される。次に、コンタクト／ビア積層が、下部抵抗層１（００３）から上部導電層３（Ｍ３）０８１へ構築される。第２の抵抗層２（０４２）の２つの端は、第２の導電層Ｍ２（０７１）へコンタクトさせることによって一緒に接続される。この第２の導電層Ｍ２（０７１）の配線は、隣接するセルの開放空間を使用することによって、コンタクト／ビア積層をバイパスする。このバイパス通路は、今後「ループ」と呼ばれる。第２の導電層Ｍ２（０７１）のこのバイパスループは、下部抵抗層１（０６１）へのコンタクトを妨害するので、裏打ちは合成線の１つおきのセットの上に置かれる。裏打ちされない線は、短いか長い距離だけ離れた他のロケーションで裏打ちされてよい。従って、１つの余分の導電金属層を使用することによって、４つの全ての層が相互に平行で重なっているとき、２つの抵抗層を２つの導電層へ裏打ちすることができる。余分の第２の導電層Ｍ２（０７１）は、裏打ち区域でのみ使用される。そうでなければ、それは、第１の抵抗層１（００３）及び第２の抵抗層２（０４２）と直交する第３の抵抗層３（０４０）の間を裏打ちするために他の区域で使用されてよい。これを説明すると、抵抗層の抵抗を低減するため、導電層１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電層３（０８１）は抵抗層１（００３）へ裏打ちされる。ループでは、導電層２（０７１）はコンタクト積層をバイパスするために使用され、抵抗層２（０４２）のカットエッジを一緒に接続する。しかし、導電層１（０６１）及び導電層２（０７１）の機能を交換して、それらを、それぞれ抵抗層３（０４０）及び抵抗層２（０４２）へ裏打ちすることも可能である。従って、最小セル／金属ピッチの中で、３つの抵抗層が３つの導電金属層によって裏打ちされてよい。
【００１７】
第２の実施形態では、メモリ素子構造体が米国特許６，２４８，６３３Ｂ１で説明されるようにして製作されるツインＭＯＮＯＳメモリの拡散ビットアレーにおいて、裏打ち１５１のためのビット拡散コンタクトが形成される。次に、第１の実施形態の計画で説明された抵抗層−導電層裏打ち方法を使用して、コントロールゲート多結晶シリコン１４３が、図５．１（ｂ）で示されるように、線のエッジで金属１（１６１）と裏打ちされる。アレーにおいて、多結晶シリコンワードゲート線の抵抗を低減するため、金属２（Ｍ２）１７１が使用される。しかし、裏打ち区域では、図５．２（ｃ）で示されるように、区分されて金属１（Ｍ１）１６１とコンタクトするＣＧ線のエッジを接続するため、Ｍ２ １７２も使用される。Ｍ２線は、コンタクト／ビア積層１５１の周囲をループし、積層１５１は、拡散ビット線１０３を平行な図５．２（ｄ）の金属３ １８１へ接続する。Ｍ２ １７１のループは隣接するセルの中のビット線コンタクトを妨害するので、裏打ち領域は、交互のビット線及び交互のＣＧ線とコンタクトする。線のコンタクトしないセットは、別個の裏打ち区域の直ぐ下又はサブアレーの他の端で裏打ちされてよい。更に、このアレーのために金属１と金属２の機能を交換し、金属１がワード線とコンタクトして裏打ちループのために使用され、金属２がコントロールゲート線と裏打ちされて、その抵抗を低減するように使用されることも可能である。
【００１８】
本発明の第３の実施形態において、裏打ち方法は、更に、ビット拡散選択トランジスタ及び／又はコントロールゲート線選択トランジスタを組み込んでいる。選択トランジスタの目的は、ビット線又はコントロールゲート線の全体のキャパシタンスを低減するためであるか、又は、セルのグループにされたサブアレーが、プログラム及び／又は消去の間に受けるかも知れない擾乱条件を制限するためであってよい。これらの選択トランジスタは、メモリセルサブアレーの間の裏打ち区域へ付け加えられる。図８．１（ａ）及び図９Ｃは、裏打ち区域におけるビット線選択ゲート２１１及びコントロールゲート選択ゲート２１２の実施形態の例を示す。図７Ａ〜図７Ｅ及び図８．１（ａ）を参照すると、サブアレーの両側における裏打ち区域が示される。ビット線選択ゲート２１１はアレーに最も近く置かれ、コントロールゲート選択ゲート２１２は、アレーから見てビット線選択ゲートの外側に置かれる。サブアレーの端では、コントロールゲートの側壁を形成する前に、Ｎ＋種、例えばＡｓを打ち込むことによって、ビット拡散領域がコントロールゲートの端を越えて拡張される（図９Ａ）。ビット拡散拡張２０４及びビット選択トランジスタ２１１は、サブアレーの両側で交互に設けられる。選択トランジスタは、浅いトレンチアイソレーションによって相互から分離される（図７Ｅ及び図８．１（ａ））。ビット選択ゲート２１１は、拡張されたビット拡散領域を横切って水平に置かれ、水平ゲートはビット選択ゲートとなる。ビット選択トランジスタゲートの他の側の拡散領域は、図９Ａで示されるように、拡散領域と第２レベル金属２（２７１）との間のコンタクト積層２５１によって、メインビット線へ接続される。コントロールゲート選択トランジスタ２１２も必要であるときは、一対のコントロールゲート選択トランジスタ２１２が、２つのサブアレーの２つのエッジの内部で、２つのビット線選択トランジスタ２１１の間に位相外れに置かれる。一対のコントロールゲート選択線は、ワードゲートと平行であり、ビット線及びコントロールゲート線に垂直である（図８．１（ａ））。図８．１（ａ）及び図８．２（ｄ）で示されるように、２つのコントロールゲート２１２の間の中央コンタクト２５４は、金属Ｍ３（２８１）の中で垂直であるメインコントロールゲート線へのコントロールゲート接続点となる。コントロールゲート選択トランジスタの他の拡散領域は、金属Ｍ１（２６１）によって、多結晶シリコンコントロールゲート裏打ち２５２の他の端へ局所的に接続される（図８．１（ｂ））。メインビット線は、金属２（２７１）の中にあるが、メインＣＧコンタクトの近くで、それらはカットされて下方の金属１（２６１）へ接続される。それは、ビット裏打ちを完成するため、メインコントロールゲートコンタクト２５４の周囲をループするためである（図８．２（ｃ））。従って、サブアレー空間の１つのエッジでは、交互のビット選択ゲート／裏打ちビアＭ２線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びループを使用して完成されてよい。更に、間隔をおいてワードゲート線を裏打ちし、多結晶シリコンワードゲート抵抗を低減するため、金属１がアレー領域で使用されてよい。この例はビット選択トランジスタ及びコントロールゲート選択トランジスタを示す。同じコンタクト及び金属配線アプローチを使用して、ビット線選択のみのトランジスタ又はコントロールゲート線選択のみのトランジスタを有する裏打ち及び選択区域を実現することができる。
【００１９】
第４の実施形態は、各々のセルの拡散領域が、コンタクト３５１によって第１レベルの金属（Ｍ１）３６１へ接続される「金属ビット」と呼ばれる他のタイプのアレー配列における裏打ち方法を示す（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂを参照）。多結晶シリコンコントロールゲート線３４２及び多結晶シリコンワードゲート線３４０は、相互に平行であり、ビット金属線３６１と直交している（図１２）。コントロールゲート多結晶シリコンと金属との間をコンタクトさせるため、多結晶シリコンのパッドが準備される（図１０Ａ〜Ｃ）。この多結晶シリコンパッド３４３は、前の実施形態で説明した自己整合方法を使用することによって形成される。コントロールゲート３４２を裏打ちするためには金属Ｍ２ ３７１が使用され（図１１．２（ｃ））、ワードゲート３４０を裏打ちするためには金属Ｍ３ ３８１が使用される（図１１．２（ｄ））。ワードゲートコンタクト３５５は、ワードゲートコンタクト区域を避けるため、コントロールゲートＭ２線をカットし、金属１内でループすることによって作り出された開放空間に置かれる（図１１．２（ｃ））。金属２及び金属３を金属ピッチの半分だけシフトし、Ｍ２及びＭ１でループすることによって、全てのコントロールゲート線３４２及び１つおきのワードゲート線３４０を同じ領域の中でコンタクトさせることができる（図１２Ａ）。コントロールゲート線は、ワードゲート線よりも高い抵抗を有する狭い側壁多結晶シリコンであるから、サブアレーの双方の端の上で全てのＣＧ線を裏打ちする能力は、高パフォーマンスのアプリケーションに対して有用である。
【００２０】
【発明の実施の形態】
本発明の第１の実施形態は、３つの抵抗層を３つの導電層へ裏打ちする方法を提供する。ここで２つの抵抗層（００３、０４２）は、相互に平行で重なっており、第３の抵抗層（０４０）は第１の２つの抵抗層と直交する（図３）。セルの幅及び高さは、垂直及び水平方向で１つの導電金属を設けることを可能にする。各々の抵抗層は、トータルの抵抗層抵抗を低減するため、それぞれの上部導電層によって周期的にコンタクト（裏打ち）される。抵抗を低減するため、中間抵抗層２（０４２）が、その上にある導電層０６１（Ｍ１）へ周期的に接続される。下部抵抗層１（００３）と最も上の導電層Ｍ３（０８１）との間を接続するため、第２の抵抗層２（０４２）がカットされ、下部抵抗層１（００３）を露出するため分離される。次に、コンタクト／ビア積層が下部抵抗層１（００３）から上部導電層３（Ｍ３）０８１へ構築される。第２の抵抗層２（０４２）の２つの端は、第２の導電層Ｍ２（０７１）へコンタクトさせることによって一緒に接続される。この第２の導電層Ｍ２（０７１）配線は、隣接するセルの開放空間を使用することによってコンタクト／ビア積層をバイパスする。このバイパス通路は、今後「ループ」と呼ばれる。第２の導電層Ｍ２（０７１）のこのバイパスループは下部抵抗層１（００３）へのコンタクトを妨害するので、裏打ちは合成線の１つおきのセットの上に置かれる。裏打ちされない線は、短いか長い距離だけ離れた他のロケーションで裏打ちされてよい。従って、１つの余分の導電金属層を使用することによって、４つの全ての層が相互に平行で重なっているとき、２つの抵抗層を２つの導電層へ裏打ちすることができる。余分の第２の導電層Ｍ２（０７１）は、裏打ち区域でのみ使用されるか、そうでなければ、第１及び第２の抵抗層１（００３）及び２（０４２）と直交する第３の抵抗層３（０４０）を裏打ちするために他の区域で使用されてよい。これを説明すると、抵抗層の抵抗を低減するため、導電層１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電層３（０８１）は抵抗層１（００３）へ裏打ちされる。ループにおいて、導電層２（０７１）は、コンタクト積層をバイパスするために使用され、抵抗層２（０４２）のカットされた端を一緒に接続する。しかし、導電層１（０６１）の機能と導電層２（０７１）の機能を交換して、それら導電層を、それぞれ抵抗層３（０４０）及び抵抗層２（０４２）へ裏打ちすることも可能である。従って、３つの抵抗層は、最小セル／金属ピッチの中で、３つの導電金属層によって裏打ちされてよい。
【００２１】
図４〜６を参照して、本発明の第２の実施形態を説明する。
【００２２】
バリスティックツインＭＯＮＯＳメモリセルは、米国特許６，２４８，６３３Ｂ１で教示されるようにして製作される。図４Ａで示されるように、各々のメモリセルは２つのチッ化領域１３１を含む。２つのチッ化領域１３１は、１つのワードゲート１４０、及び半分のソース拡散領域並びに半分のビット拡散（１０３）に対する蓄積要素を含む。拡散接合は２つの隣接する蓄積要素によって共用される。コントロールゲート１４２は、双方のワードゲート側壁における垂直反応性イオンエッチングによって画定される。図４Ｂで示されるように、ビット拡散１０３を共用する一対のコントロールゲート１４２は、抵抗を低減するために多結晶シリコン１４３を充填することによって一緒に接続されてよい。側壁ゲート１４２を画定した後、図４Ｂのアイソレーション層１２４を形成するため、酸化シリコン膜１２４−Ａが、コントロールゲート及び拡散接合１０３の上に成膜又は堆積される。次に、図４Ａの凹所マスクを使用して、図４Ｂのアイソレーション酸化層１２４を残すために酸化層１２４−Ａがエッチングされる。次に、別個のコントロールゲート１４２の間の谷の中で、多結晶シリコンが堆積及び平坦化される。多結晶シリコンコントロールゲートの上の不必要な酸化層１２４−Ａは、ウエット又はドライエッチングによって除去される。図４Ｂで示されるように、ワード線の間の空間を充填するため多結晶シリコンが堆積され、ワードゲートの上の多結晶シリコンを除去するためＣＭＰによって平坦化される。コントロールゲート１４３は、下の拡散接合１０３から電気的に絶縁される。拡散は、側壁コントロールゲート１４２の下にあり、後でコントロールゲートの上に形成されるワード線に垂直である。
【００２３】
図４Ｂで示されるように、ビット拡散区域は、フォトレジストマスク１９３を使用して露光される。多結晶シリコン１４２及び１４３は、例えば、塩素塩基を有する反応性イオンエッチング（ＲＩＥ）プロセスを使用して選択的にエッチングされ、図４Ｃで示されるように、Ａｓのようなビットコンタクトイオン注入１０４が続き、ＯＮＯの下にオールｎ＋領域プロフィールが形成され、ｎ＋ドーパントとボーダーレスのコンタクト区域が作られる。
【００２４】
通常の金属コンタクトプロセス、例えば、開口内の酸化層の堆積、酸化層の化学的機械的ポリッシング（ＣＭＰ）、コンタクトホールの開口、タングステンの充填、及びタングステンのＣＭＰが続く。図４Ｃは、完成したビット拡散裏打ちコンタクト１５１及びコントロールゲートコンタクト１５２を示す。図５．１（ａ）は、この時点におけるＭＯＮＯＳ素子の平面図である。図４Ｃは、図６Ｂの断面Ｂ−Ｂ’を示す。裏打ちコンタクトホール１５２及びビットコンタクトホール１５１は、交互のビット線及びコントロールゲート線の上に置かれる。図５．１（ａ）で示されるように、両方の端に置かれたコントロールゲートコンタクトは、図５．１（ｂ）に示される第１の金属１６１と一緒に接続される。ここで第１の金属パッドが、積層を作るためにビットコンタクトの上に置かれる。ビアプロセスが続き、ビットコンタクト及びコントロールゲートコンタクトが積層される。第１の金属線は、図５．２（ｃ）で示されるように、第２の金属ループ１７１でバイパスするため、ビットコンタクト１５１の両側で開放される。図示されないが、ワード線も第２の金属で裏打ちされる。図５．２（ｄ）で示されるように、ビットコンタクトは、第２の金属パッド及び第２のビアホールによって積層され、第３の金属によって裏打ちされる。
【００２５】
図６Ａは、図５．１（ａ）の裏打ち区域の拡大平面図である。図６Ｂは、図６Ａの裏打ち区域におけるコントロールゲート及びビット線接続の拡大平面図である。図６Ｃは、金属３を形成した後のコントロールゲート裏打ち区域の断面図であって、図６Ｂの断面Ａ−Ａ’を示す。図６Ｄは、金属３が形成された後のコントロールゲート裏打ち区域の断面図であって、図６Ｂの断面Ｂ−Ｂ’を示す。図６Ｅは、３レベル金属裏打ちを有するサブアレーの等価回路図である。
【００２６】
このように、コントロールゲートに対しては第１の金属及び第２の金属を使用し、コントロールゲート１４３の直ぐ下にあるビット線に対しては第３の金属を使用して、金属裏打ちが最小のラインスペース内で形成される。ワード線に対する金属裏打ちは、第２の金属を使用して形成される。
【００２７】
本発明の第３の実施形態は、図７〜９を参照して説明される。第３の実施形態は、選択素子を有する裏打ち方法を完了する。本発明のビット線及びコントロールゲートキャパシタンスの低減は、ビット選択ゲート及びコントロール選択ゲートを、前述した金属裏打ちと組み合わせて窮屈なサブアレー空間に置くことによって達成される。図８．１（ａ）は、コンタクトを画定した後の平面図を示す。コントロールゲートコンタクト２５２は、サブアレーの端に置かれる。ビット拡散選択ゲート２１１は、サブアレーの両側に置かれる（図７Ｅ）。ビット拡散コンタクト２５１は、図８．１（ａ）で示されるように、サブアレーの交互の側に置かれる。図８．１（ａ）で示されるように、一対のコントロールゲート選択素子２１２の区域では、３つのコンタクト２５３、２５４、２５３が置かれる。選択ゲートは、どのサブアレーが選択されるかを規定する。中央のコンタクト２５４は、メインコントロール線へ接続される。コンタクト２５３の両側は、サブアレーコントロールゲートへ接続される。これらのビット線及びコントロールゲートコンタクトは、３つの金属層を使用して配線される。ループ２６２及びローカル接続２６１が第１の金属として図８．１（ｂ）に示され、メインビット線２７１が第２の金属として図８．２（ｃ）に示され、メインコントロール線２８１が第３の金属として図８．２（ｄ）に示される。
【００２８】
図７Ａ、図７Ｂ、及び図７Ｃは、コントロールゲート及びそれらのコンタクトを形成する様々なプロセスステップにおける断面図を示す。図７Ａで示されるように、整合した多結晶シリコン層２４２／２４３は、ワードゲート２４０の上に堆積される。本発明のプロセスにおいて、コントロールゲートコンタクト区域２４３は、浅いトレンチアイソレーション（ＳＴＩ）領域２０２の上に置かれ、そこで凹所フォトレジストマスク又はハードマスク２９０で覆われる。マスクは、コントロールパッド区域を除いてコントロールゲート多結晶シリコンを露光するために適用される。次に、側壁コントロールゲート２４２を得るため、側壁多結晶シリコンの垂直エッチングが実行される。ビット拡散接合２０３の上にある多結晶シリコンがエッチングによって除去される。しかし、ＳＴＩ領域の上の多結晶シリコン２４３は凹所マスク２９０で覆われ、コントロールゲートコントロールパッドのために充填された多結晶シリコンは、図７Ｂで示されるように残る。その平面図は図７Ｄに示される。
【００２９】
選択ゲートを含む周辺区域を画定した後、ワードゲートの間の区域を充填するため酸化層２４５が堆積され、キャップチッ化層２３０が露出されるまで平坦化される。自己整合を可能にするキャップチッ化層のストリップに続いて、ワード線（配線）多結晶シリコン２４６が堆積される。ワード配線は、通常のリソグラフィ、及び堆積された多結晶シリコン２４６及びワードゲート多結晶シリコン２４０を下方のワードゲート酸化層まで完全にエッチングする後続のＲＩＥによって画定される。その次に、通常のコンタクトプロセスが、酸化層の充填、酸化層のＣＭＰ、コンタクトの開口、タングステンの堆積、及びタングステンのＣＭＰの順序で続き、コントロールゲートコンタクト２５２が形成される。図７Ｅは、コンタクトプロセスの後の平面図である。図７Ｃは、図７Ｅのコントロールゲートコンタクト２５２の上をＡ−Ａ’に沿ってカットした断面図である。
【００３０】
拡張された拡散２０４は、拡散ビット２０４とビット線選択拡散２０６との間に電気的継続性を保つため、ＳＴＩを形成した直後に、約１Ｅ１５〜２Ｅ１５イオン／ｃｍ３のドーズ及び約４０〜６０ＫｅＶのエネルギーを使用して、ヒ素イオンを注入することにより包囲メモリゲート２１０の下のＮ＋拡散の中で画定される（図９Ａ）。
【００３１】
このコントロール選択素子２１２は、Ｐ基板から絶縁されたＰウエルを有するＮチャネルであるか、独立したＮウエルを有するＰチャネル素子であってよい。Ｐチャネル素子が使用されるとき、選択ゲート２１２上に印加される電圧は、低−グラウンドレベルの近くで放電するために注意深く選択されなければならない。Ｐチャネル素子上の入力電圧は、少なくともしきい値電圧（Ｖｔ）の下である。もしｐしきい値が−１．０Ｖであれば、ＯＮの選択ゲート電圧は、通常の０Ｖの代わりに、少なくとも−１．０Ｖでなければならない。しかし、負の電圧に伴うこの余分の複雑性は、Ｎチャネル選択ゲートと比較して良い結果を生じる。Ｎチャネル選択ゲート素子では、高電圧Ｖｃｇ（５〜６Ｖ）を通すため、コントロール選択ゲートは少なくともＶｃｇ＋Ｖｔを必要とする（Ｖｓｕｂ＝Ｖｃｇにおいて）。これは、５．５Ｖを通すために選択ゲート上で約７〜８ｖが必要であることを意味する。従って、この余分の高電圧要件（約４０％高い）は、高電圧サポート素子に対して少なくとも４０％厚い酸化層の使用を強制する。この余分の酸化層の厚さは、Ｎチャネル素子の代わりにＰチャネル選択素子が選択されるならば、避けることができる。
【００３２】
図８．１（ａ）において、一対のコントロールゲート選択線は、ワードゲートに平行であり、ビット線及びコントロールゲート線に垂直である。２つのコントロールゲート２１２の間にある中央のコンタクト２５４は、金属Ｍ３（２８１）の中で垂直であるメインコントロールゲート線へのコントロールゲート接続点となる（図８．１（ａ）及び図８．２（ｄ））。コントロールゲート選択トランジスタの他の拡散領域は、金属Ｍ１（２６１）によって、多結晶シリコンコントロールゲート裏打ち２５２の他の端へ局所的に接続される（図８．１（ｂ））。メインビット線は金属２（２７１）の中を通るが、メインＣＧコンタクトの近くでカットされ、下の金属１（２６１）へ接続される。それは、メインコントロールゲートコンタクト２５４の周囲をループし、ビット裏打ちを完成するためである（図８．２（ｃ））。従って、サブアレー空間の１つのエッジでは、交互のビット選択ゲート／裏打ちビアＭ２線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びループを使用して完成されてよい。更に、間隔を置いてワードゲート線を裏打ちし、多結晶シリコンワードゲート抵抗を低減するために、金属１がアレー領域で使用されてよい。
【００３３】
米国特許６，２４８，６３３Ｂ１のツインＭＯＮＯＳセル素子に対して本発明の特殊配線技術を応用したアプリケーションは、図９Ｃに示される。グローバル金属２を通るビット線信号ＢＬ［１］は、ビット選択トランジスタの１つの側（ビット選択１）へ接続され、出力はビット拡散線の他の側へ接続される。このビット拡散線は他のビット選択トランジスタのドレイン（ビット選択０）へ接続される。ソース接合はＢＬ［０］金属２線へ接続される。２つのビット選択トランジスタの間にあるブロックでワード線の１つが選択されたとき、ＢＬ［１］からのビット信号はツインセルを通ってＢＬ［０］へ達する。他方では、ＣＧ［１］からのコントロールゲート信号は、コントロールゲートトランジスタのドレインＣＧ［１］へ降下し、選択トランジスタを通過する。次に、コントロールゲート信号は、２つのビット選択トランジスタの間のコントロールゲートへ引き渡される。
【００３４】
図９Ｂは、埋め込まれたコンタクト２５６を有する選択素子をコントロールゲートへ直接配置する代替の方法を示す。これは裏打ち区域を縮小する。なぜなら、直接コンタクトは、サブアレーコントロールゲート及び選択素子ソース拡散を接続する第１の金属ローカル配線を無用にするからである。コントロールゲートは、選択素子ソース拡散へ拡張される。コンタクト２５６は、ＯＮＯを除去した後、下の拡散へ接続される。第３の金属を有するメインコントロールゲート線２８１からのコントロールゲート信号は、選択ゲート２１３が選択されたとき、積層されたビア２５６を通って、ソース拡散２５６へ引き渡される。
【００３５】
本発明の第４の実施形態において、本発明の裏打ち方法は、同時係属米国特許出願第０９／８１０，１２２号及び第０９／９９４，０８４号で開示された不揮発性メモリで使用されることができる。この実施形態は、図１０〜１２を参照して説明される。
【００３６】
ツインＭＯＮＯＳメモリ素子の他のアレー配列において、ワードゲート及びコントロールゲートを、平行な２つの金属線へ裏打ちする方法が開示される。本発明のプロセスでは、浅いトレンチアイソレーション（ＳＴＩ）領域の上のコントロールゲートコンタクト区域３４３は、凹所フォトレジスト又はハードマスク、例えばＴＥＯＳ酸化層で覆われる。次に、側壁多結晶シリコンの垂直エッチングが実行される。側壁コントロールゲート３４２は、ワードゲート３４０の側壁の上に残される。しかし、多結晶シリコン３４３は、図１０Ａで示されるように、凹所マスク３９１によって保護される。メモリ区域を保護しながら論理ゲート構造体を形成するため、通常のＣＭＯＳゲート画定が続く。次に、図１０Ｂで示されるように、論理ゲートのための側壁誘電スペーサが続く。論理ゲート上の側壁誘電スペーサは、薄い酸化層及びチッ化層のスペーサであってよい。側壁コントロールゲートは４０ｎｍよりも薄く、コントロール多結晶シリコンゲートの上部は、ワードゲート多結晶シリコンの上部よりも合理的に低くすることができるので、チッ化層のスペーサは、コントロールゲート多結晶シリコンの全体を覆うことができる。ビットコンタクト３５１を開口する間、コンタクトホールがチッ化層と少しだけ重複することは許される。なぜなら、チッ化層は酸化層のＲＩＥの間、より低いエッチングレートを有するからである。コントロールゲートコンタクト３５２は、コントロールゲートコンタクト多結晶シリコン３４３の上に作られる。ワード線コンタクト３５５及びビットコンタクト３５１も形成される。ビット線は第１の金属３６１によって配線され（図１０Ｃ及び図１１．１（ｂ））、コントロールゲートは第２の金属３７１によって裏打ちされ（図１１．２（ｃ））、ワード線は第３の金属３８１によって裏打ちされる（図１１．２（ｄ））。
【００３７】
各々のセルの拡散は、コンタクト３５１によって第１レベルの金属（Ｍ１）３６１へ接続される（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂ）。多結晶シリコンコントロールゲート線３４２及び多結晶シリコンワードゲート線３４０は、相互に平行であり、ビット金属線３６１に直交する（図１２Ａ）。金属Ｍ２ ３７１はコントロールゲート３４２を裏打ちするために使用され（図１１．２（ｃ））、金属Ｍ３ ３８１はワードゲート３４０を裏打ちするために使用される（図１１．２（ｄ））。ワードゲートコンタクト３５５は、ワードゲートコンタクト区域を避けるためコントロールゲートＭ２線をカットし、金属１内でループすることによって作り出された開放空間に置かれる（図１１．２（ｃ））。金属２及び金属３の線を金属ピッチの半分だけシフトし、Ｍ２及びＭ１でループすることによって、全てのコントロールゲート線３４２及び１つおきのワードゲート線３４０を、同じ領域の中でコンタクトさせることができる（図１２Ａ）。
【００３８】
この実施形態の等価回路図は、図１２Ｄに示される。裏打ち区域はメモリアレーブロックの両側に置かれ、上部裏打ち区域及び下部裏打ち区域として画定される。コントロールゲート線を裏打ちするためのコントロールゲートコンタクトは、上部区域及び下部区域の双方に置かれる。ワードコンタクトは上部区域及び下部区域へ交互に置かれる。
【００３９】
本発明は、最小金属配線ピッチによって制限されるセルサイズの中で、３つの高抵抗線を３つの低抵抗金属線へ裏打ちする方法を提供する。高抵抗線のためにコンタクト区域を裏打ちする方法が提供された。裏打ちに加えて、ビット線選択トランジスタ及び／又はコントロールゲート選択トランジスタが提供されてよい。
【００４０】
本発明は、好ましい実施形態を参照して具体的に図示及び説明されたので、当業者は、本発明の趣旨及び範囲から逸脱することなく、形式及びディテールにおいて様々な変更が行われてよいことを理解するであろう。
【図面の簡単な説明】
【図１Ａ】従来技術のツインＭＯＮＯＳメモリ素子の断面図である。
【図１Ｂ】図１Ｃの等価回路図である。
【図１Ｃ】 コンタクト及び金属配線を形成する前のツインＭＯＮＯＳアレーの平面図である。
【図２】 本発明の第３の実施形態に従って、抵抗ワード線を金属線２で裏打ちし、ＲＣ時定数を改善するためビット及びコントロールゲート選択トランジスタを配置し、裏打ち目的を達成する概念図である。
【図３】 本発明の第１の実施形態に従って、最小ピッチ内で３つの導電線を使用して３つの抵抗層を裏打ちする場合の３次元の図である。
【図４Ａ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図４Ｂ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図４Ｃ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図５．１】 図５．１（ａ）は、図４Ａ〜Ｃのプロセスによって得られたメモリアレーの平面図であり、図５．１（ｂ）は、図５．１（ａ）の金属１及びビアを処理した後の平面図である。
【図５．２】 図５．２（ｃ）は、図５．１（ａ）の金属２を形成した後の平面図であり、図５．２（ｄ）は、図５．１（ａ）の金属３を形成した後の平面図である。
【図６Ａ】 図５．１（ａ）の裏打ち区域を拡大した平面図である。
【図６Ｂ】 図６Ａの裏打ち区域におけるコントロールゲート及びビット線の接続を拡大した平面図である。
【図６Ｃ】 金属３を形成した後の図６Ｂの断面Ａ−Ａ’を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｄ】 金属３を形成した後の図６Ｂの断面Ｂ−Ｂ’を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｅ】 ３レベル金属裏打ちを有するサブアレーの等価回路図である。
【図７Ａ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｂ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｃ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｄ】 図７Ｂの平面図である。
【図７Ｅ】 図７Ｂのコントロールゲートが完成し、ビット選択ゲートが形成され、ビット拡散Ｎ＋がコントロールゲートの下を通って選択トランジスタまで拡張された後の平面図である。
【図８．１】 図８．１（ａ）は、金属を配置する前の、ビット選択トランジスタ及びコントロール選択トランジスタを有する裏打ち区域を示す平面図であり、図８．１（ｂ）は、図８．１（ａ）で金属１を配線した後の平面図である。
【図８．２】 図８．２（ｃ）は、図８．１（ａ）で金属２を配線した後の平面図であり、図８．２（ｄ）は、図８．１（ａ）で金属３を配線した後の鳥瞰図である。
【図９Ａ】 図７Ｅ及び図８．１（ａ）のＢ−Ｂ’から見た断面図である。
【図９Ｂ】 選択素子を配置する代替の方法を示す平面図である。
【図９Ｃ】 本発明の第３の実施形態に従った等価回路図である。
【図１０Ａ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１０Ｂ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１０Ｃ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１１．１】 図１１．１（ａ）は、図１０Ｃの金属１を配線する直前の平面図であり、図１１．１（ｂ）は、図１０Ｃの金属１を配線した直後の平面図である。
【図１１．２】 図１１．２（ｃ）は、図１０Ｃの金属２を配線した直後の平面図であり、図１１．２（ｄ）は、図１０Ｃの金属３を配線した直後の平面図である。
【図１２Ａ】 図１０Ｃの裏打ち区域を拡大した平面図である。
【図１２Ｂ】 図１２Ａの（Ａ−Ａ’）から見たコントロールゲートコンタクト区域の断面図である。
【図１２Ｃ】 図１２Ａの（Ｂ−Ｂ’）から見たワードゲートコンタクト区域の断面図である。
【図１２Ｄ】 各々のビット拡散の上にコンタクトを有し、第１の金属線によって接続されたサブアレーの等価回路図である。
【符号の説明】
００３ 抵抗層１（ビット拡散）
０３１ チッ化領域
０４０ 抵抗層３（ワードゲート）
０４１ ワード線
０４２ 抵抗層２（側壁コントロールゲート）
０４３ コントロールゲート
０６１ 導電層１（Ｍ１）
０７１ 導電層２（Ｍ２）
０８１ 導電層３（Ｍ３）
１０３ ビット拡散接合（ビット線）
１０４ ビットコンタクトイオン注入
１２４ アイソレーション酸化層
１２４−Ａ 酸化シリコン膜
１３１ チッ化領域
１４０ ワードゲート線
１４２ 側壁ゲート多結晶シリコン（コントロールゲート線）
１４３ コントロールゲート多結晶シリコン
１５１ コンタクト／ビア積層（ビット拡散裏打ちコンタクトホール）
１５２ コントロールゲートコンタクト（裏打ちコンタクトホール）
１６１ 金属１（Ｍ１）
１７１ 金属２（Ｍ２）（ループ）
１８１ 金属３
１９０ 凹所マスク
１９３ フォトレジストマスク
１９５ コントロールゲート線選択トランジスタ
１９６ ビット線選択トランジスタ
２０２ 浅いトレンチアイソレーション（ＳＴＩ）領域
２０３ ビット拡散接合
２０４ 拡張されたビット拡散
２０６ ビット線選択拡散
２１０ 包囲メモリゲート
２１１ ビット拡散選択ゲート（ビット線選択トランジスタ）
２１２ コントロールゲート選択ゲート（コントロールゲート選択トランジスタ）
２１３ 選択ゲート
２３０ キャップチッ化層
２４０ ワードゲート多結晶シリコン
２４２ 側壁コントロールゲート多結晶シリコン
２４３ コントロールゲートコンタクト区域多結晶シリコン
２４５ 酸化層
２４６ ワード線（配線）多結晶シリコン
２５１ コンタクト積層（ビット拡散コンタクト）
２５２ コントロールゲートコンタクト多結晶シリコン（コントロールゲート裏打ち）
２５３ コンタクト
２５４ メインコントロールゲート（中央）コンタクト
２５６ 埋め込まれたコンタクト（ビア）
２６１ 金属１（Ｍ１）（ローカル接続）
２６２ ループ
２７１ 金属２（メインビット線）
２８１ 金属３（Ｍ３）（メインコントロールゲート線）
２９０ 凹所フォトレジストマスク又はハードマスク
３４０ 多結晶シリコンワードゲート線
３４２ 多結晶シリコン側壁コントロールゲート線
３４３ 多結晶シリコンパッド（コントロールゲートコンタクト区域）
３５１ ビットコンタクト
３５２ コントロールゲートコンタクト
３５５ ワードゲートコンタクト（ワード線コンタクト）
３６１ 第１の金属（Ｍ１）（ビット金属線）
３７１ 第２の金属（Ｍ２）
３８１ 第３の金属（Ｍ３）
３９１ 凹所マスク
ＢＬ、ＢＬ［０］ ビット線
ＣＧ、ＣＧ［１］、 コントロールゲート
ＷＧ ワードゲート線
【発明の属する技術分野】
本出願は、２００１年３月２６日に出願された米国暫定特許出願第６０／２７８，６２２号への優先権を主張する。この出願は、参照してここに組み込まれる。
【０００２】
（関連特許出願）
２００１年３月１９日に出願された米国特許出願第０９／８１０，１２２号は、本発明と同じ譲受人へ譲渡された。
【０００３】
本発明は、高密度金属／多結晶シリコン・酸化層・チッ化層・酸化層・シリコン（Metal/polysilicon Oxide Nitride Oxide Silicon（ＭＯＮＯＳ））メモリアレーを形成するための裏打ち（結合）方法に関する。形成されたメモリアレーは、低減されたビット線抵抗、低減されたコントロールゲート抵抗、及び低減されたワードゲート抵抗を有し、３レベルの金属線を使用する高パフォーマンスの高密度ＭＯＮＯＳメモリアレーである。
【０００４】
【従来の技術】
ツインＭＯＮＯＳ構造体は、米国特許６，２５５，１６６、及び小椋正気（Seiki Ogura）らによる米国特許出願第０９／８６１，４８９号及び第０９／５９５，０５９号に紹介され、更に、ツインＭＯＮＯＳメモリアレーの様々なアレー製作方法が、米国特許６，１７７，３１８及び６，２４８，６３３Ｂ１、並びに２００１年１１月２１日に出願された米国特許出願第０９／９９４，０８４号に紹介された。
【０００５】
図１Ａに示されるツインバリスティックＭＯＮＯＳメモリセルは、次のようにビット拡散アレーへ配列されてよい。即ち、各々のメモリセルは２つのチッ化領域０３１を含む。領域０３１は、１つのワードゲート０４０、半分のソース拡散、及び半分のビット拡散（００３）に対する蓄積要素を含む。拡散接合は、２つの隣接する蓄積要素によって共用される。コントロールゲートは、同じ拡散領域（００３）の上で別々に画定されるか（０４２）、一緒に共用されることができる（０４３）。コントロールゲートは、下の拡散接合から電気的に絶縁される。拡散領域はセルの間で共用され、側壁コントロールゲート（０４２）と平行であり、ワード線（０４１）と垂直である。拡散線はビット線となる。
【０００６】
通常のＭＯＳＦＥＴメモリでは、ソース拡散領域とドレイン拡散領域との間に１つの多結晶シリコンゲートを有するトランジスタ構造体が使用され、ワードゲート多結晶シリコン線及び拡散ビット線が直角に置かれる。メモリアレーが大きくなるにつれて、ビット線（ＢＬ）及びワードゲート線（ＷＧ）は長くなる。大型メモリ素子では、一連のワードゲートのためにワード線抵抗は高い。ワード線抵抗を低減するために、多結晶ワード線と平行な金属線へワード線を周期的に接続することが必要である。これは、「裏打ち」又は「結合」されたワード線と呼ばれる。更に、ビット拡散線はサブアレーにされることができ、ビット線は導電金属線によって「裏打ち」されることができる。典型的なメモリにおいて、各々の多結晶シリコンワード線は、各々の多結晶ワード線の上にある金属ワード線へ裏打ちされ、ワード線と直交する各々の拡散線は金属線の他の層によって裏打ちされる。
【０００７】
しかし、図１Ａに示される高密度ツインＭＯＮＯＳセルでは、トランジスタはソース拡散領域とドレイン拡散領域との間に３つのゲートを含む。抵抗を低減し、目標のパフォーマンスを達成するため、コントロールゲート、ワードゲート、及びビット拡散領域の３つの抵抗層は、裏打ちされる必要があるかも知れない。より高い密度を得るためには、多結晶シリコンコントロールゲート線及び拡散ビット線が、相互に平行で重なるように配置されてよい。もしセルが金属ピッチによって制限され、裏打ちを必要とするならば、それは、金属線の２つの追加層が２つの抵抗層の上にあり、それら抵抗層とコンタクトする必要があることを意味する。これは、レイアウト及びプロセス上の難問である。なぜなら、合成した４つの線のセットが最小金属配線ピッチ内で重なっているとき、２つの抵抗層を２つのそれぞれの金属層へ裏打ちすることは不可能だからである。
【０００８】
しかし、前述したメモリセルにおいて、他の第３の抵抗層が付け加えられ、第３レベルの金属によって裏打ちされる。次に、賢明な３次元解決法が、３つの金属線によって３つの抵抗層を裏打ちすることを可能にする。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、３つのタイプの高抵抗線を有するメモリセルにおいて高抵抗線と低抵抗金属線とを裏打ちする新しい方法を提供することである。
【００１０】
本発明の他の目的は、最小金属配線ピッチによって制限されるセルサイズの中で、３つの高抵抗線が３つの低抵抗金属線によって裏打ちされることができるように、裏打ちの新しい方法を提供することである。
【００１１】
更に、本発明の他の目的は、高抵抗線のために裏打ちコンタクト区域を形成する方法を提供することである。
【００１２】
本発明の更なる目的は、ビット線選択トランジスタを設けながら、３つの高抵抗線を低抵抗金属線へ裏打ちする方法を提供することである。
【００１３】
本発明の更なる目的は、ビット線及びコントロールゲート選択トランジスタを設けながら、３つの高抵抗線を低抵抗金属線へ裏打ちする方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明では、特定のアレー端構造体、及びその製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層が、金属線の層を３つだけ使用して、最小金属配線ピッチを維持しながら最も効果的に裏打ちされ、ここでコントロールゲート多結晶シリコンは、拡散ビット線の上にあることができる。
【００１５】
メモリが大きくなりすぎると、ビット線のトータルのキャパシタンスも大きくなりすぎて、ＲＣ時定数は特定のアプリケーション速度に対して大きくなりすぎる。従って、ビット線は幾つかのセクションへ分割されなければならない。各々のセクションは、分割されたセクションの各々の端に選択トランジスタを置くことによって選択される。従って、トータルのビット線キャパシタンスは、グローバルの金属線キャパシタンスと素子の選択されたセクションとの合計へ縮小される。更に、前記の裏打ち発明は、選択トランジスタをビット線の上に置く場合に拡張される。更に、米国特許出願第０９／９９４，０８４号で提供される逸脱したアレー構造体に対する他の裏打ち方法も、類似の方法を使用して提供される。図２は、コントロールゲート線１４２及びビット線１０３が相互に平行で、ワードゲート線１４０がコントロールゲート線及びビット線の双方に垂直であるメモリセルアレーの概念図である。ワードゲート多結晶シリコン線は金属へ裏打ちされる。拡散ビット線は、更に、メインビット線へ接続されるビット線選択トランジスタ１９６によってサブアレーへ分割される。コントロールゲート多結晶シリコン線は、更に、メインコントロールゲートへ接続されるコントロールゲート線選択トランジスタ１９５によってサブアレーへ分割される。
【００１６】
本発明の第１の実施形態は、３つの抵抗層を３つの導電層へ裏打ちする方法を提供する。ここで２つの抵抗層（００３、０４２）は相互に平行で重なっており、第３の抵抗層（０４０）は第１の２つの抵抗層（図３）に直交する。セルの幅及び高さは、垂直及び水平方向に１つの導電金属を設けることを可能にする。各々の抵抗層は、トータルの抵抗層抵抗を低減するため、それぞれの上部導電層によって周期的にコンタクト（裏打ち）される。抵抗を低減するため、中間抵抗層２（０４２）は、その上にある導電層０６１へ周期的に接続される。下部抵抗層１（００３）と上部導電層Ｍ３（０８１）との間を接続するため、第２の抵抗層２（０４２）がカットされ、下部抵抗層１（００３）を露出するため分離される。次に、コンタクト／ビア積層が、下部抵抗層１（００３）から上部導電層３（Ｍ３）０８１へ構築される。第２の抵抗層２（０４２）の２つの端は、第２の導電層Ｍ２（０７１）へコンタクトさせることによって一緒に接続される。この第２の導電層Ｍ２（０７１）の配線は、隣接するセルの開放空間を使用することによって、コンタクト／ビア積層をバイパスする。このバイパス通路は、今後「ループ」と呼ばれる。第２の導電層Ｍ２（０７１）のこのバイパスループは、下部抵抗層１（０６１）へのコンタクトを妨害するので、裏打ちは合成線の１つおきのセットの上に置かれる。裏打ちされない線は、短いか長い距離だけ離れた他のロケーションで裏打ちされてよい。従って、１つの余分の導電金属層を使用することによって、４つの全ての層が相互に平行で重なっているとき、２つの抵抗層を２つの導電層へ裏打ちすることができる。余分の第２の導電層Ｍ２（０７１）は、裏打ち区域でのみ使用される。そうでなければ、それは、第１の抵抗層１（００３）及び第２の抵抗層２（０４２）と直交する第３の抵抗層３（０４０）の間を裏打ちするために他の区域で使用されてよい。これを説明すると、抵抗層の抵抗を低減するため、導電層１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電層３（０８１）は抵抗層１（００３）へ裏打ちされる。ループでは、導電層２（０７１）はコンタクト積層をバイパスするために使用され、抵抗層２（０４２）のカットエッジを一緒に接続する。しかし、導電層１（０６１）及び導電層２（０７１）の機能を交換して、それらを、それぞれ抵抗層３（０４０）及び抵抗層２（０４２）へ裏打ちすることも可能である。従って、最小セル／金属ピッチの中で、３つの抵抗層が３つの導電金属層によって裏打ちされてよい。
【００１７】
第２の実施形態では、メモリ素子構造体が米国特許６，２４８，６３３Ｂ１で説明されるようにして製作されるツインＭＯＮＯＳメモリの拡散ビットアレーにおいて、裏打ち１５１のためのビット拡散コンタクトが形成される。次に、第１の実施形態の計画で説明された抵抗層−導電層裏打ち方法を使用して、コントロールゲート多結晶シリコン１４３が、図５．１（ｂ）で示されるように、線のエッジで金属１（１６１）と裏打ちされる。アレーにおいて、多結晶シリコンワードゲート線の抵抗を低減するため、金属２（Ｍ２）１７１が使用される。しかし、裏打ち区域では、図５．２（ｃ）で示されるように、区分されて金属１（Ｍ１）１６１とコンタクトするＣＧ線のエッジを接続するため、Ｍ２ １７２も使用される。Ｍ２線は、コンタクト／ビア積層１５１の周囲をループし、積層１５１は、拡散ビット線１０３を平行な図５．２（ｄ）の金属３ １８１へ接続する。Ｍ２ １７１のループは隣接するセルの中のビット線コンタクトを妨害するので、裏打ち領域は、交互のビット線及び交互のＣＧ線とコンタクトする。線のコンタクトしないセットは、別個の裏打ち区域の直ぐ下又はサブアレーの他の端で裏打ちされてよい。更に、このアレーのために金属１と金属２の機能を交換し、金属１がワード線とコンタクトして裏打ちループのために使用され、金属２がコントロールゲート線と裏打ちされて、その抵抗を低減するように使用されることも可能である。
【００１８】
本発明の第３の実施形態において、裏打ち方法は、更に、ビット拡散選択トランジスタ及び／又はコントロールゲート線選択トランジスタを組み込んでいる。選択トランジスタの目的は、ビット線又はコントロールゲート線の全体のキャパシタンスを低減するためであるか、又は、セルのグループにされたサブアレーが、プログラム及び／又は消去の間に受けるかも知れない擾乱条件を制限するためであってよい。これらの選択トランジスタは、メモリセルサブアレーの間の裏打ち区域へ付け加えられる。図８．１（ａ）及び図９Ｃは、裏打ち区域におけるビット線選択ゲート２１１及びコントロールゲート選択ゲート２１２の実施形態の例を示す。図７Ａ〜図７Ｅ及び図８．１（ａ）を参照すると、サブアレーの両側における裏打ち区域が示される。ビット線選択ゲート２１１はアレーに最も近く置かれ、コントロールゲート選択ゲート２１２は、アレーから見てビット線選択ゲートの外側に置かれる。サブアレーの端では、コントロールゲートの側壁を形成する前に、Ｎ＋種、例えばＡｓを打ち込むことによって、ビット拡散領域がコントロールゲートの端を越えて拡張される（図９Ａ）。ビット拡散拡張２０４及びビット選択トランジスタ２１１は、サブアレーの両側で交互に設けられる。選択トランジスタは、浅いトレンチアイソレーションによって相互から分離される（図７Ｅ及び図８．１（ａ））。ビット選択ゲート２１１は、拡張されたビット拡散領域を横切って水平に置かれ、水平ゲートはビット選択ゲートとなる。ビット選択トランジスタゲートの他の側の拡散領域は、図９Ａで示されるように、拡散領域と第２レベル金属２（２７１）との間のコンタクト積層２５１によって、メインビット線へ接続される。コントロールゲート選択トランジスタ２１２も必要であるときは、一対のコントロールゲート選択トランジスタ２１２が、２つのサブアレーの２つのエッジの内部で、２つのビット線選択トランジスタ２１１の間に位相外れに置かれる。一対のコントロールゲート選択線は、ワードゲートと平行であり、ビット線及びコントロールゲート線に垂直である（図８．１（ａ））。図８．１（ａ）及び図８．２（ｄ）で示されるように、２つのコントロールゲート２１２の間の中央コンタクト２５４は、金属Ｍ３（２８１）の中で垂直であるメインコントロールゲート線へのコントロールゲート接続点となる。コントロールゲート選択トランジスタの他の拡散領域は、金属Ｍ１（２６１）によって、多結晶シリコンコントロールゲート裏打ち２５２の他の端へ局所的に接続される（図８．１（ｂ））。メインビット線は、金属２（２７１）の中にあるが、メインＣＧコンタクトの近くで、それらはカットされて下方の金属１（２６１）へ接続される。それは、ビット裏打ちを完成するため、メインコントロールゲートコンタクト２５４の周囲をループするためである（図８．２（ｃ））。従って、サブアレー空間の１つのエッジでは、交互のビット選択ゲート／裏打ちビアＭ２線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びループを使用して完成されてよい。更に、間隔をおいてワードゲート線を裏打ちし、多結晶シリコンワードゲート抵抗を低減するため、金属１がアレー領域で使用されてよい。この例はビット選択トランジスタ及びコントロールゲート選択トランジスタを示す。同じコンタクト及び金属配線アプローチを使用して、ビット線選択のみのトランジスタ又はコントロールゲート線選択のみのトランジスタを有する裏打ち及び選択区域を実現することができる。
【００１９】
第４の実施形態は、各々のセルの拡散領域が、コンタクト３５１によって第１レベルの金属（Ｍ１）３６１へ接続される「金属ビット」と呼ばれる他のタイプのアレー配列における裏打ち方法を示す（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂを参照）。多結晶シリコンコントロールゲート線３４２及び多結晶シリコンワードゲート線３４０は、相互に平行であり、ビット金属線３６１と直交している（図１２）。コントロールゲート多結晶シリコンと金属との間をコンタクトさせるため、多結晶シリコンのパッドが準備される（図１０Ａ〜Ｃ）。この多結晶シリコンパッド３４３は、前の実施形態で説明した自己整合方法を使用することによって形成される。コントロールゲート３４２を裏打ちするためには金属Ｍ２ ３７１が使用され（図１１．２（ｃ））、ワードゲート３４０を裏打ちするためには金属Ｍ３ ３８１が使用される（図１１．２（ｄ））。ワードゲートコンタクト３５５は、ワードゲートコンタクト区域を避けるため、コントロールゲートＭ２線をカットし、金属１内でループすることによって作り出された開放空間に置かれる（図１１．２（ｃ））。金属２及び金属３を金属ピッチの半分だけシフトし、Ｍ２及びＭ１でループすることによって、全てのコントロールゲート線３４２及び１つおきのワードゲート線３４０を同じ領域の中でコンタクトさせることができる（図１２Ａ）。コントロールゲート線は、ワードゲート線よりも高い抵抗を有する狭い側壁多結晶シリコンであるから、サブアレーの双方の端の上で全てのＣＧ線を裏打ちする能力は、高パフォーマンスのアプリケーションに対して有用である。
【００２０】
【発明の実施の形態】
本発明の第１の実施形態は、３つの抵抗層を３つの導電層へ裏打ちする方法を提供する。ここで２つの抵抗層（００３、０４２）は、相互に平行で重なっており、第３の抵抗層（０４０）は第１の２つの抵抗層と直交する（図３）。セルの幅及び高さは、垂直及び水平方向で１つの導電金属を設けることを可能にする。各々の抵抗層は、トータルの抵抗層抵抗を低減するため、それぞれの上部導電層によって周期的にコンタクト（裏打ち）される。抵抗を低減するため、中間抵抗層２（０４２）が、その上にある導電層０６１（Ｍ１）へ周期的に接続される。下部抵抗層１（００３）と最も上の導電層Ｍ３（０８１）との間を接続するため、第２の抵抗層２（０４２）がカットされ、下部抵抗層１（００３）を露出するため分離される。次に、コンタクト／ビア積層が下部抵抗層１（００３）から上部導電層３（Ｍ３）０８１へ構築される。第２の抵抗層２（０４２）の２つの端は、第２の導電層Ｍ２（０７１）へコンタクトさせることによって一緒に接続される。この第２の導電層Ｍ２（０７１）配線は、隣接するセルの開放空間を使用することによってコンタクト／ビア積層をバイパスする。このバイパス通路は、今後「ループ」と呼ばれる。第２の導電層Ｍ２（０７１）のこのバイパスループは下部抵抗層１（００３）へのコンタクトを妨害するので、裏打ちは合成線の１つおきのセットの上に置かれる。裏打ちされない線は、短いか長い距離だけ離れた他のロケーションで裏打ちされてよい。従って、１つの余分の導電金属層を使用することによって、４つの全ての層が相互に平行で重なっているとき、２つの抵抗層を２つの導電層へ裏打ちすることができる。余分の第２の導電層Ｍ２（０７１）は、裏打ち区域でのみ使用されるか、そうでなければ、第１及び第２の抵抗層１（００３）及び２（０４２）と直交する第３の抵抗層３（０４０）を裏打ちするために他の区域で使用されてよい。これを説明すると、抵抗層の抵抗を低減するため、導電層１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電層３（０８１）は抵抗層１（００３）へ裏打ちされる。ループにおいて、導電層２（０７１）は、コンタクト積層をバイパスするために使用され、抵抗層２（０４２）のカットされた端を一緒に接続する。しかし、導電層１（０６１）の機能と導電層２（０７１）の機能を交換して、それら導電層を、それぞれ抵抗層３（０４０）及び抵抗層２（０４２）へ裏打ちすることも可能である。従って、３つの抵抗層は、最小セル／金属ピッチの中で、３つの導電金属層によって裏打ちされてよい。
【００２１】
図４〜６を参照して、本発明の第２の実施形態を説明する。
【００２２】
バリスティックツインＭＯＮＯＳメモリセルは、米国特許６，２４８，６３３Ｂ１で教示されるようにして製作される。図４Ａで示されるように、各々のメモリセルは２つのチッ化領域１３１を含む。２つのチッ化領域１３１は、１つのワードゲート１４０、及び半分のソース拡散領域並びに半分のビット拡散（１０３）に対する蓄積要素を含む。拡散接合は２つの隣接する蓄積要素によって共用される。コントロールゲート１４２は、双方のワードゲート側壁における垂直反応性イオンエッチングによって画定される。図４Ｂで示されるように、ビット拡散１０３を共用する一対のコントロールゲート１４２は、抵抗を低減するために多結晶シリコン１４３を充填することによって一緒に接続されてよい。側壁ゲート１４２を画定した後、図４Ｂのアイソレーション層１２４を形成するため、酸化シリコン膜１２４−Ａが、コントロールゲート及び拡散接合１０３の上に成膜又は堆積される。次に、図４Ａの凹所マスクを使用して、図４Ｂのアイソレーション酸化層１２４を残すために酸化層１２４−Ａがエッチングされる。次に、別個のコントロールゲート１４２の間の谷の中で、多結晶シリコンが堆積及び平坦化される。多結晶シリコンコントロールゲートの上の不必要な酸化層１２４−Ａは、ウエット又はドライエッチングによって除去される。図４Ｂで示されるように、ワード線の間の空間を充填するため多結晶シリコンが堆積され、ワードゲートの上の多結晶シリコンを除去するためＣＭＰによって平坦化される。コントロールゲート１４３は、下の拡散接合１０３から電気的に絶縁される。拡散は、側壁コントロールゲート１４２の下にあり、後でコントロールゲートの上に形成されるワード線に垂直である。
【００２３】
図４Ｂで示されるように、ビット拡散区域は、フォトレジストマスク１９３を使用して露光される。多結晶シリコン１４２及び１４３は、例えば、塩素塩基を有する反応性イオンエッチング（ＲＩＥ）プロセスを使用して選択的にエッチングされ、図４Ｃで示されるように、Ａｓのようなビットコンタクトイオン注入１０４が続き、ＯＮＯの下にオールｎ＋領域プロフィールが形成され、ｎ＋ドーパントとボーダーレスのコンタクト区域が作られる。
【００２４】
通常の金属コンタクトプロセス、例えば、開口内の酸化層の堆積、酸化層の化学的機械的ポリッシング（ＣＭＰ）、コンタクトホールの開口、タングステンの充填、及びタングステンのＣＭＰが続く。図４Ｃは、完成したビット拡散裏打ちコンタクト１５１及びコントロールゲートコンタクト１５２を示す。図５．１（ａ）は、この時点におけるＭＯＮＯＳ素子の平面図である。図４Ｃは、図６Ｂの断面Ｂ−Ｂ’を示す。裏打ちコンタクトホール１５２及びビットコンタクトホール１５１は、交互のビット線及びコントロールゲート線の上に置かれる。図５．１（ａ）で示されるように、両方の端に置かれたコントロールゲートコンタクトは、図５．１（ｂ）に示される第１の金属１６１と一緒に接続される。ここで第１の金属パッドが、積層を作るためにビットコンタクトの上に置かれる。ビアプロセスが続き、ビットコンタクト及びコントロールゲートコンタクトが積層される。第１の金属線は、図５．２（ｃ）で示されるように、第２の金属ループ１７１でバイパスするため、ビットコンタクト１５１の両側で開放される。図示されないが、ワード線も第２の金属で裏打ちされる。図５．２（ｄ）で示されるように、ビットコンタクトは、第２の金属パッド及び第２のビアホールによって積層され、第３の金属によって裏打ちされる。
【００２５】
図６Ａは、図５．１（ａ）の裏打ち区域の拡大平面図である。図６Ｂは、図６Ａの裏打ち区域におけるコントロールゲート及びビット線接続の拡大平面図である。図６Ｃは、金属３を形成した後のコントロールゲート裏打ち区域の断面図であって、図６Ｂの断面Ａ−Ａ’を示す。図６Ｄは、金属３が形成された後のコントロールゲート裏打ち区域の断面図であって、図６Ｂの断面Ｂ−Ｂ’を示す。図６Ｅは、３レベル金属裏打ちを有するサブアレーの等価回路図である。
【００２６】
このように、コントロールゲートに対しては第１の金属及び第２の金属を使用し、コントロールゲート１４３の直ぐ下にあるビット線に対しては第３の金属を使用して、金属裏打ちが最小のラインスペース内で形成される。ワード線に対する金属裏打ちは、第２の金属を使用して形成される。
【００２７】
本発明の第３の実施形態は、図７〜９を参照して説明される。第３の実施形態は、選択素子を有する裏打ち方法を完了する。本発明のビット線及びコントロールゲートキャパシタンスの低減は、ビット選択ゲート及びコントロール選択ゲートを、前述した金属裏打ちと組み合わせて窮屈なサブアレー空間に置くことによって達成される。図８．１（ａ）は、コンタクトを画定した後の平面図を示す。コントロールゲートコンタクト２５２は、サブアレーの端に置かれる。ビット拡散選択ゲート２１１は、サブアレーの両側に置かれる（図７Ｅ）。ビット拡散コンタクト２５１は、図８．１（ａ）で示されるように、サブアレーの交互の側に置かれる。図８．１（ａ）で示されるように、一対のコントロールゲート選択素子２１２の区域では、３つのコンタクト２５３、２５４、２５３が置かれる。選択ゲートは、どのサブアレーが選択されるかを規定する。中央のコンタクト２５４は、メインコントロール線へ接続される。コンタクト２５３の両側は、サブアレーコントロールゲートへ接続される。これらのビット線及びコントロールゲートコンタクトは、３つの金属層を使用して配線される。ループ２６２及びローカル接続２６１が第１の金属として図８．１（ｂ）に示され、メインビット線２７１が第２の金属として図８．２（ｃ）に示され、メインコントロール線２８１が第３の金属として図８．２（ｄ）に示される。
【００２８】
図７Ａ、図７Ｂ、及び図７Ｃは、コントロールゲート及びそれらのコンタクトを形成する様々なプロセスステップにおける断面図を示す。図７Ａで示されるように、整合した多結晶シリコン層２４２／２４３は、ワードゲート２４０の上に堆積される。本発明のプロセスにおいて、コントロールゲートコンタクト区域２４３は、浅いトレンチアイソレーション（ＳＴＩ）領域２０２の上に置かれ、そこで凹所フォトレジストマスク又はハードマスク２９０で覆われる。マスクは、コントロールパッド区域を除いてコントロールゲート多結晶シリコンを露光するために適用される。次に、側壁コントロールゲート２４２を得るため、側壁多結晶シリコンの垂直エッチングが実行される。ビット拡散接合２０３の上にある多結晶シリコンがエッチングによって除去される。しかし、ＳＴＩ領域の上の多結晶シリコン２４３は凹所マスク２９０で覆われ、コントロールゲートコントロールパッドのために充填された多結晶シリコンは、図７Ｂで示されるように残る。その平面図は図７Ｄに示される。
【００２９】
選択ゲートを含む周辺区域を画定した後、ワードゲートの間の区域を充填するため酸化層２４５が堆積され、キャップチッ化層２３０が露出されるまで平坦化される。自己整合を可能にするキャップチッ化層のストリップに続いて、ワード線（配線）多結晶シリコン２４６が堆積される。ワード配線は、通常のリソグラフィ、及び堆積された多結晶シリコン２４６及びワードゲート多結晶シリコン２４０を下方のワードゲート酸化層まで完全にエッチングする後続のＲＩＥによって画定される。その次に、通常のコンタクトプロセスが、酸化層の充填、酸化層のＣＭＰ、コンタクトの開口、タングステンの堆積、及びタングステンのＣＭＰの順序で続き、コントロールゲートコンタクト２５２が形成される。図７Ｅは、コンタクトプロセスの後の平面図である。図７Ｃは、図７Ｅのコントロールゲートコンタクト２５２の上をＡ−Ａ’に沿ってカットした断面図である。
【００３０】
拡張された拡散２０４は、拡散ビット２０４とビット線選択拡散２０６との間に電気的継続性を保つため、ＳＴＩを形成した直後に、約１Ｅ１５〜２Ｅ１５イオン／ｃｍ３のドーズ及び約４０〜６０ＫｅＶのエネルギーを使用して、ヒ素イオンを注入することにより包囲メモリゲート２１０の下のＮ＋拡散の中で画定される（図９Ａ）。
【００３１】
このコントロール選択素子２１２は、Ｐ基板から絶縁されたＰウエルを有するＮチャネルであるか、独立したＮウエルを有するＰチャネル素子であってよい。Ｐチャネル素子が使用されるとき、選択ゲート２１２上に印加される電圧は、低−グラウンドレベルの近くで放電するために注意深く選択されなければならない。Ｐチャネル素子上の入力電圧は、少なくともしきい値電圧（Ｖｔ）の下である。もしｐしきい値が−１．０Ｖであれば、ＯＮの選択ゲート電圧は、通常の０Ｖの代わりに、少なくとも−１．０Ｖでなければならない。しかし、負の電圧に伴うこの余分の複雑性は、Ｎチャネル選択ゲートと比較して良い結果を生じる。Ｎチャネル選択ゲート素子では、高電圧Ｖｃｇ（５〜６Ｖ）を通すため、コントロール選択ゲートは少なくともＶｃｇ＋Ｖｔを必要とする（Ｖｓｕｂ＝Ｖｃｇにおいて）。これは、５．５Ｖを通すために選択ゲート上で約７〜８ｖが必要であることを意味する。従って、この余分の高電圧要件（約４０％高い）は、高電圧サポート素子に対して少なくとも４０％厚い酸化層の使用を強制する。この余分の酸化層の厚さは、Ｎチャネル素子の代わりにＰチャネル選択素子が選択されるならば、避けることができる。
【００３２】
図８．１（ａ）において、一対のコントロールゲート選択線は、ワードゲートに平行であり、ビット線及びコントロールゲート線に垂直である。２つのコントロールゲート２１２の間にある中央のコンタクト２５４は、金属Ｍ３（２８１）の中で垂直であるメインコントロールゲート線へのコントロールゲート接続点となる（図８．１（ａ）及び図８．２（ｄ））。コントロールゲート選択トランジスタの他の拡散領域は、金属Ｍ１（２６１）によって、多結晶シリコンコントロールゲート裏打ち２５２の他の端へ局所的に接続される（図８．１（ｂ））。メインビット線は金属２（２７１）の中を通るが、メインＣＧコンタクトの近くでカットされ、下の金属１（２６１）へ接続される。それは、メインコントロールゲートコンタクト２５４の周囲をループし、ビット裏打ちを完成するためである（図８．２（ｃ））。従って、サブアレー空間の１つのエッジでは、交互のビット選択ゲート／裏打ちビアＭ２線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びループを使用して完成されてよい。更に、間隔を置いてワードゲート線を裏打ちし、多結晶シリコンワードゲート抵抗を低減するために、金属１がアレー領域で使用されてよい。
【００３３】
米国特許６，２４８，６３３Ｂ１のツインＭＯＮＯＳセル素子に対して本発明の特殊配線技術を応用したアプリケーションは、図９Ｃに示される。グローバル金属２を通るビット線信号ＢＬ［１］は、ビット選択トランジスタの１つの側（ビット選択１）へ接続され、出力はビット拡散線の他の側へ接続される。このビット拡散線は他のビット選択トランジスタのドレイン（ビット選択０）へ接続される。ソース接合はＢＬ［０］金属２線へ接続される。２つのビット選択トランジスタの間にあるブロックでワード線の１つが選択されたとき、ＢＬ［１］からのビット信号はツインセルを通ってＢＬ［０］へ達する。他方では、ＣＧ［１］からのコントロールゲート信号は、コントロールゲートトランジスタのドレインＣＧ［１］へ降下し、選択トランジスタを通過する。次に、コントロールゲート信号は、２つのビット選択トランジスタの間のコントロールゲートへ引き渡される。
【００３４】
図９Ｂは、埋め込まれたコンタクト２５６を有する選択素子をコントロールゲートへ直接配置する代替の方法を示す。これは裏打ち区域を縮小する。なぜなら、直接コンタクトは、サブアレーコントロールゲート及び選択素子ソース拡散を接続する第１の金属ローカル配線を無用にするからである。コントロールゲートは、選択素子ソース拡散へ拡張される。コンタクト２５６は、ＯＮＯを除去した後、下の拡散へ接続される。第３の金属を有するメインコントロールゲート線２８１からのコントロールゲート信号は、選択ゲート２１３が選択されたとき、積層されたビア２５６を通って、ソース拡散２５６へ引き渡される。
【００３５】
本発明の第４の実施形態において、本発明の裏打ち方法は、同時係属米国特許出願第０９／８１０，１２２号及び第０９／９９４，０８４号で開示された不揮発性メモリで使用されることができる。この実施形態は、図１０〜１２を参照して説明される。
【００３６】
ツインＭＯＮＯＳメモリ素子の他のアレー配列において、ワードゲート及びコントロールゲートを、平行な２つの金属線へ裏打ちする方法が開示される。本発明のプロセスでは、浅いトレンチアイソレーション（ＳＴＩ）領域の上のコントロールゲートコンタクト区域３４３は、凹所フォトレジスト又はハードマスク、例えばＴＥＯＳ酸化層で覆われる。次に、側壁多結晶シリコンの垂直エッチングが実行される。側壁コントロールゲート３４２は、ワードゲート３４０の側壁の上に残される。しかし、多結晶シリコン３４３は、図１０Ａで示されるように、凹所マスク３９１によって保護される。メモリ区域を保護しながら論理ゲート構造体を形成するため、通常のＣＭＯＳゲート画定が続く。次に、図１０Ｂで示されるように、論理ゲートのための側壁誘電スペーサが続く。論理ゲート上の側壁誘電スペーサは、薄い酸化層及びチッ化層のスペーサであってよい。側壁コントロールゲートは４０ｎｍよりも薄く、コントロール多結晶シリコンゲートの上部は、ワードゲート多結晶シリコンの上部よりも合理的に低くすることができるので、チッ化層のスペーサは、コントロールゲート多結晶シリコンの全体を覆うことができる。ビットコンタクト３５１を開口する間、コンタクトホールがチッ化層と少しだけ重複することは許される。なぜなら、チッ化層は酸化層のＲＩＥの間、より低いエッチングレートを有するからである。コントロールゲートコンタクト３５２は、コントロールゲートコンタクト多結晶シリコン３４３の上に作られる。ワード線コンタクト３５５及びビットコンタクト３５１も形成される。ビット線は第１の金属３６１によって配線され（図１０Ｃ及び図１１．１（ｂ））、コントロールゲートは第２の金属３７１によって裏打ちされ（図１１．２（ｃ））、ワード線は第３の金属３８１によって裏打ちされる（図１１．２（ｄ））。
【００３７】
各々のセルの拡散は、コンタクト３５１によって第１レベルの金属（Ｍ１）３６１へ接続される（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂ）。多結晶シリコンコントロールゲート線３４２及び多結晶シリコンワードゲート線３４０は、相互に平行であり、ビット金属線３６１に直交する（図１２Ａ）。金属Ｍ２ ３７１はコントロールゲート３４２を裏打ちするために使用され（図１１．２（ｃ））、金属Ｍ３ ３８１はワードゲート３４０を裏打ちするために使用される（図１１．２（ｄ））。ワードゲートコンタクト３５５は、ワードゲートコンタクト区域を避けるためコントロールゲートＭ２線をカットし、金属１内でループすることによって作り出された開放空間に置かれる（図１１．２（ｃ））。金属２及び金属３の線を金属ピッチの半分だけシフトし、Ｍ２及びＭ１でループすることによって、全てのコントロールゲート線３４２及び１つおきのワードゲート線３４０を、同じ領域の中でコンタクトさせることができる（図１２Ａ）。
【００３８】
この実施形態の等価回路図は、図１２Ｄに示される。裏打ち区域はメモリアレーブロックの両側に置かれ、上部裏打ち区域及び下部裏打ち区域として画定される。コントロールゲート線を裏打ちするためのコントロールゲートコンタクトは、上部区域及び下部区域の双方に置かれる。ワードコンタクトは上部区域及び下部区域へ交互に置かれる。
【００３９】
本発明は、最小金属配線ピッチによって制限されるセルサイズの中で、３つの高抵抗線を３つの低抵抗金属線へ裏打ちする方法を提供する。高抵抗線のためにコンタクト区域を裏打ちする方法が提供された。裏打ちに加えて、ビット線選択トランジスタ及び／又はコントロールゲート選択トランジスタが提供されてよい。
【００４０】
本発明は、好ましい実施形態を参照して具体的に図示及び説明されたので、当業者は、本発明の趣旨及び範囲から逸脱することなく、形式及びディテールにおいて様々な変更が行われてよいことを理解するであろう。
【図面の簡単な説明】
【図１Ａ】従来技術のツインＭＯＮＯＳメモリ素子の断面図である。
【図１Ｂ】図１Ｃの等価回路図である。
【図１Ｃ】 コンタクト及び金属配線を形成する前のツインＭＯＮＯＳアレーの平面図である。
【図２】 本発明の第３の実施形態に従って、抵抗ワード線を金属線２で裏打ちし、ＲＣ時定数を改善するためビット及びコントロールゲート選択トランジスタを配置し、裏打ち目的を達成する概念図である。
【図３】 本発明の第１の実施形態に従って、最小ピッチ内で３つの導電線を使用して３つの抵抗層を裏打ちする場合の３次元の図である。
【図４Ａ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図４Ｂ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図４Ｃ】 本発明の第２の実施形態に従って、２つの側壁ゲート素子を単一のコントロールゲートへ一体化し、一体化されたコントロールゲート多結晶シリコンをエッチングで除去することによってビットコンタクト区域を形成する場合の断面図である。
【図５．１】 図５．１（ａ）は、図４Ａ〜Ｃのプロセスによって得られたメモリアレーの平面図であり、図５．１（ｂ）は、図５．１（ａ）の金属１及びビアを処理した後の平面図である。
【図５．２】 図５．２（ｃ）は、図５．１（ａ）の金属２を形成した後の平面図であり、図５．２（ｄ）は、図５．１（ａ）の金属３を形成した後の平面図である。
【図６Ａ】 図５．１（ａ）の裏打ち区域を拡大した平面図である。
【図６Ｂ】 図６Ａの裏打ち区域におけるコントロールゲート及びビット線の接続を拡大した平面図である。
【図６Ｃ】 金属３を形成した後の図６Ｂの断面Ａ−Ａ’を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｄ】 金属３を形成した後の図６Ｂの断面Ｂ−Ｂ’を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｅ】 ３レベル金属裏打ちを有するサブアレーの等価回路図である。
【図７Ａ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｂ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｃ】 本発明の第３の実施形態に従って、側壁コントロールゲート及びコントロールゲートコンタクトのランドパッドを形成する場合の断面図である。
【図７Ｄ】 図７Ｂの平面図である。
【図７Ｅ】 図７Ｂのコントロールゲートが完成し、ビット選択ゲートが形成され、ビット拡散Ｎ＋がコントロールゲートの下を通って選択トランジスタまで拡張された後の平面図である。
【図８．１】 図８．１（ａ）は、金属を配置する前の、ビット選択トランジスタ及びコントロール選択トランジスタを有する裏打ち区域を示す平面図であり、図８．１（ｂ）は、図８．１（ａ）で金属１を配線した後の平面図である。
【図８．２】 図８．２（ｃ）は、図８．１（ａ）で金属２を配線した後の平面図であり、図８．２（ｄ）は、図８．１（ａ）で金属３を配線した後の鳥瞰図である。
【図９Ａ】 図７Ｅ及び図８．１（ａ）のＢ−Ｂ’から見た断面図である。
【図９Ｂ】 選択素子を配置する代替の方法を示す平面図である。
【図９Ｃ】 本発明の第３の実施形態に従った等価回路図である。
【図１０Ａ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１０Ｂ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１０Ｃ】 本発明の第４の実施形態に従って、各々のメモリセルの上にビットコンタクトを有するツインＭＯＮＯＳ素子を形成する場合の様々な段階における断面図である。
【図１１．１】 図１１．１（ａ）は、図１０Ｃの金属１を配線する直前の平面図であり、図１１．１（ｂ）は、図１０Ｃの金属１を配線した直後の平面図である。
【図１１．２】 図１１．２（ｃ）は、図１０Ｃの金属２を配線した直後の平面図であり、図１１．２（ｄ）は、図１０Ｃの金属３を配線した直後の平面図である。
【図１２Ａ】 図１０Ｃの裏打ち区域を拡大した平面図である。
【図１２Ｂ】 図１２Ａの（Ａ−Ａ’）から見たコントロールゲートコンタクト区域の断面図である。
【図１２Ｃ】 図１２Ａの（Ｂ−Ｂ’）から見たワードゲートコンタクト区域の断面図である。
【図１２Ｄ】 各々のビット拡散の上にコンタクトを有し、第１の金属線によって接続されたサブアレーの等価回路図である。
【符号の説明】
００３ 抵抗層１（ビット拡散）
０３１ チッ化領域
０４０ 抵抗層３（ワードゲート）
０４１ ワード線
０４２ 抵抗層２（側壁コントロールゲート）
０４３ コントロールゲート
０６１ 導電層１（Ｍ１）
０７１ 導電層２（Ｍ２）
０８１ 導電層３（Ｍ３）
１０３ ビット拡散接合（ビット線）
１０４ ビットコンタクトイオン注入
１２４ アイソレーション酸化層
１２４−Ａ 酸化シリコン膜
１３１ チッ化領域
１４０ ワードゲート線
１４２ 側壁ゲート多結晶シリコン（コントロールゲート線）
１４３ コントロールゲート多結晶シリコン
１５１ コンタクト／ビア積層（ビット拡散裏打ちコンタクトホール）
１５２ コントロールゲートコンタクト（裏打ちコンタクトホール）
１６１ 金属１（Ｍ１）
１７１ 金属２（Ｍ２）（ループ）
１８１ 金属３
１９０ 凹所マスク
１９３ フォトレジストマスク
１９５ コントロールゲート線選択トランジスタ
１９６ ビット線選択トランジスタ
２０２ 浅いトレンチアイソレーション（ＳＴＩ）領域
２０３ ビット拡散接合
２０４ 拡張されたビット拡散
２０６ ビット線選択拡散
２１０ 包囲メモリゲート
２１１ ビット拡散選択ゲート（ビット線選択トランジスタ）
２１２ コントロールゲート選択ゲート（コントロールゲート選択トランジスタ）
２１３ 選択ゲート
２３０ キャップチッ化層
２４０ ワードゲート多結晶シリコン
２４２ 側壁コントロールゲート多結晶シリコン
２４３ コントロールゲートコンタクト区域多結晶シリコン
２４５ 酸化層
２４６ ワード線（配線）多結晶シリコン
２５１ コンタクト積層（ビット拡散コンタクト）
２５２ コントロールゲートコンタクト多結晶シリコン（コントロールゲート裏打ち）
２５３ コンタクト
２５４ メインコントロールゲート（中央）コンタクト
２５６ 埋め込まれたコンタクト（ビア）
２６１ 金属１（Ｍ１）（ローカル接続）
２６２ ループ
２７１ 金属２（メインビット線）
２８１ 金属３（Ｍ３）（メインコントロールゲート線）
２９０ 凹所フォトレジストマスク又はハードマスク
３４０ 多結晶シリコンワードゲート線
３４２ 多結晶シリコン側壁コントロールゲート線
３４３ 多結晶シリコンパッド（コントロールゲートコンタクト区域）
３５１ ビットコンタクト
３５２ コントロールゲートコンタクト
３５５ ワードゲートコンタクト（ワード線コンタクト）
３６１ 第１の金属（Ｍ１）（ビット金属線）
３７１ 第２の金属（Ｍ２）
３８１ 第３の金属（Ｍ３）
３９１ 凹所マスク
ＢＬ、ＢＬ［０］ ビット線
ＣＧ、ＣＧ［１］、 コントロールゲート
ＷＧ ワードゲート線
Claims (4)
- ＭＯＮＯＳメモリアレーにおいて、各メモリセルが、ワードゲートのいずれかの側にある蓄積セルと、前記蓄積セルの各々の下にあるビット線の拡散接合と、ここで前記ビット線の拡散接合の各々は、隣接するメモリセルの隣接する蓄積セルによって共用され、下にある前記ビット線の拡散接合から電気的に絶縁された前記蓄積セルの各々の上にあるコントロールゲートとを具備し、
ワードゲート線がビット線およびコントロールゲート線と直交し、前記ビット線、コントロールゲート線およびワードゲート線が、それぞれ下部抵抗層、中間抵抗層および上部抵抗層として垂直方向に積層され、各抵抗層が３つの導電層によりそれぞれ裏打ちされるＭＯＮＯＳメモリアレーにおいて、
前記中間抵抗層と平行かつ上下方向で垂直に重なる下部導電層と、
前記下部抵抗層と平行かつ上下方向で垂直に重なる上部導電層と、
前記中間抵抗層を前記上部抵抗層の上にある下部導電層へ周期的に接続する手段と、
前記中間抵抗層および下部導電層に設けられ、前記下部抵抗層の一部を露出させるために所定の幅で切り取られた離間部と、
前記下部抵抗層と上部導電層とを、前記離間部を通るコンタクト／ビア積層で接続する手段と、
前記上部抵抗層と平行かつ上下方向に重なる裏打ち部、および前記コンタクト／ビア積層の周囲を迂回するバイパス通路を含む中間導電層と、
前記下部導電層の前記離間された各端部を前記中間導電層のバイパス通路にそれぞれ接続する手段と、
前記上部抵抗層を前記中間導電層の裏打ち部と接続する手段とをさらに具備したことを特徴とするＭＯＮＯＳメモリアレー。 - ＭＯＮＯＳメモリアレーにおいて、各メモリセルが、ワードゲートのいずれかの側にある蓄積セルと、前記蓄積セルの各々の下にあるビット線の拡散接合と、ここで前記ビット線の拡散接合の各々は、隣接するメモリセルの隣接する蓄積セルによって共用され、下にある前記ビット線の拡散接合から電気的に絶縁された前記蓄積セルの各々の上にあるコントロールゲートとを具備し、
ワードゲート線がビット線およびコントロールゲート線と直交し、前記ビット線、コントロールゲート線およびワードゲート線が、それぞれ下部抵抗層、中間抵抗層および上部抵抗層として垂直方向に積層され、各抵抗層が３つの導電層によりそれぞれ裏打ちされるＭＯＮＯＳメモリアレーにおいて、
前記中間抵抗層と平行かつ上下方向で垂直に重なる中間導電層と、
前記下部抵抗層と平行かつ上下方向で垂直に重なる上部導電層と、
前記中間抵抗層を前記上部抵抗層より上の下部導電層の上にある中間導電層へ周期的に接続する手段と、
前記中間抵抗層および中間導電層に設けられ、前記下部抵抗層の一部を露出させるために所定の幅で切り取られた離間部と、
前記下部抵抗層と上部導電層とを、前記離間部を通るコンタクト／ビア積層で接続する手段と、
前記上部抵抗層と平行かつ上下方向に重なる裏打ち部、および前記コンタクト／ビア積層の周囲を迂回するバイパス通路を含む下部導電層と、
前記中間導電層の前記離間された各端部を前記下部導電層のバイパス通路にそれぞれ接続する手段と、
前記上部抵抗層を前記下部導電層の裏打ち部と接続する手段とをさらに具備したことを特徴とするＭＯＮＯＳメモリアレー。 - 前記裏打ちが抵抗線の交互のセットの上で行われる請求項１または２に記載のＭＯＮＯＳメモリアレー。
- 前記ビット線およびコントロールゲート線の少なくとも一方を選択する選択トランジスタをさらに具備したことを特徴とする請求項１ないし３のいずれかに記載のＭＯＮＯＳメモリアレー。
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