JP4420986B2 - Shallow trench isolated semiconductor substrate and method of manufacturing the same - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はＬＳＩ等の半導体集積回路用基板およびその製造方法に関するもので、特に半導体集積回路の素子分離技術に係るものである。
【０００２】
【従来の技術】
ＬＳＩを形成するには、トランジスタ等の能動素子、又は抵抗やキャパシタ等の受動素子を形成する素子形成領域の周辺に、１つの素子形成領域と他の素子形成領域とを電気的に分離する素子分離領域とを形成することが必要である。ＭＯＳ・ＬＳＩ技術やバイポーラＬＳＩ技術の発展の中でこの素子分離領域を形成するための素子分離技術は常に重要な技術課題の一つであったが、今後もその重要性はますます増大すると考えられる。この素子分離技術の歴史の中で時代を画する一つの展開は、素子形成領域と素子分離領域を自己整合的に区分できるＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術の開発であったと言える。ＬＯＣＯＳ技術（ＬＯＣＯＳ法）は図１５に示すように窒化膜（Ｓｉ₃ Ｎ₄ 膜）８８をマスクにして選択酸化を行ない、Ｓｉ₃ Ｎ₄ 膜のない場所のＳｉ表面に形成された酸化膜（ＳｉＯ₂ 膜）８２を素子分離領域の絶縁層として用いるものである。この素子分離技術とポリシリコン配線技術とが相まって今日のＬＳＩ産業の隆盛をもたらしたといっても過言ではない。しかしサブミクロンからディープサブミクロンの微細加工時代に至り、このＬＯＣＯＳ技術もいよいよその限界に近づきつつある。その最大の問題点は、いわゆるバーズビークの存在による素子形成領域（活性領域）の侵食と、フィールド酸化膜形成時の局部的なストレスの発生による結晶欠陥の発生である。とくにバーズビークはＶＬＳＩあるいはＵＬＳＩにとっては高集積化の阻害要因となっており、バーズビークによる侵食を少なくし微細化するためには酸化膜８２の厚さを薄くせざるを得なくなる。しかし酸化膜８２の厚さを薄くすることは、素子間耐圧が低下するという問題を発生させる。これを克服するためにＬＯＣＯＳ法の改良や新しい分離技術が種々提案されている。たとえばＬＯＣＯＳ法をベースとした改良素子分離技術として改良コプラナ法、直接窒化膜マスク方式、あるいはＳＷＡＭＩ（Ｓｉｄｅ ＷＡｌｌ Ｍａｓｋｅｄ Ｉｓｏｌａｔｉｏｎ）等が知られ、さらに選択エピタキシャル法やＵグルーブ法等も提案されている。これらの素子分離技術に加え、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）法と呼ばれる、図１６に示すような酸化膜埋込み法がサブミクロン寸法、ディープサブミクロン寸法のＶＬＳＩ等における素子分離技術として注目されている。これはシリコン基板５にＵ溝を形成した後、ＳｉＯ₂ 等の絶縁材料７７をＵ溝を埋め込むように堆積する素子分離技術である。
【０００３】
ＢＯＸ法で用いる絶縁膜堆積技術には、均一性、平坦性、段差被覆性（ステップカバレージ）、膜質、およびプロセスの低温化等の種々の要求が課せられている。このうち特に段差被覆性およびプロセスの低温化が重要である。ギガスケール集積回路（ＧＳＩ）等、ますます高集積化が進む、半導体集積回路の製造には低温で良質な絶縁膜が要求されるのである。この要求に対して従来比較的低温（３００〜４５０℃）で形成できるモノシラン（ＳｉＨ₄ ）とＮ₂ Ｏと等を用いたＣＶＤ技術であるＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）が知られているが、ＬＴＯは形成条件にもよるが一般に段差被覆性が悪く、膜質も劣る。とくに常圧ＣＶＤ法や減圧ＣＶＤ法による酸化膜は引っ張り応力を示し、クラック耐性が弱いという欠点をもつ。
【０００４】
これらの要件を鑑み、最近ＴＥＯＳ（テトラエチルオルソシリケート：Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ）を代表とする有機シリコン系材料を用いたＣＶＤ技術の研究が活発となっている。たとえばＴＥＯＳとＯ₃ の反応によれば４５０℃以下の低温で絶縁膜の形成が可能で、しかも段差被覆性が良好であるからである。
【０００５】
【発明が解決しようとする課題】
図１６に示したＢＯＸ法のうちで比較的溝の深さが浅いものは微細化に有利で、シャロウ・トレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）法とも称せられる。しかしながら、このＳＴＩ法は、ＬＯＣＯＳ法に比し素子を微細化する点では有利であるが、能動素子領域（素子形成領域）となるシリコン等の半導体基板と溝に埋め込まれる絶縁物（例えばシリコンの酸化物）との間で、熱膨脹係数が異なるため、素子分離領域形成中、または素子分離領域形成後のＬＳＩ製造工程中の熱工程によって半導体基板中に応力が生じ、図１６に太い実線で示すような転位１２等の結晶欠陥を発生させることになるという問題があった。特に、シリコン酸化物の形成を有機シリコンソースを原料とした場合、有機シリコンソースの原料精製技術に起因した不純物の問題がクローズ・アップされてきている。すなわち、現状では高純度の有機シリコンソースを得ることが困難であるため、堆積直後はシリコンの酸化物（ＳｉＯ₂ ）以外の不純物（例えばＨ₂ Ｏ、有機物等）がＳｉＯ₂ 中に残存あるいは吸着している。したがって、その後の８００〜１０００℃の熱工程により、これらの不純物が解離されることに起因する種々の問題点が生じる。有機シリコンソース原料中の不純物としての水分は通常１００〜２０ｐｐｍ含まれている。このため、たとえばシリコンデバイスにおいては、シリコン基板と埋込んだＳｉＯ₂ （埋込み酸化膜）とでは熱膨脹率が異なる上に、埋込み酸化膜中の水分の解離に伴ない、膜収縮が加わり、シリコン基板に過大な圧縮応力が加わるという問題が挙げられる。さらに、図１６に示す従来のＳＴＩ構造は素子分離領域形成中、またはその後の素子製造工程に伴う熱過程において基板に結晶欠陥を導入し易くなるという欠点があった。つまり、従来の有機シリコンソースを用いたＳＴＩ法による素子分離技術は基板表層に転位１２等の結晶欠陥が発生、増殖、伝搬しやすいという一次的な問題点と、これらの問題点に付随して、これらの結晶欠陥が金属不純物を捕獲し易く、素子形成領域（活性領域）に結晶欠陥が多数発生するために接合リーク等の電気的不良が発生しやすいという二次的な問題点があった。
【０００６】
特に、実際のＬＳＩ製造プロセスでは、素子分離領域の存在自身に起因する応力の他に、イオン注入によるダメージに起因した応力、さらには電極、層間絶縁膜等のそれぞれ性質の異なる種々の多層膜が形成されていることに付随した応力等が生じており、結晶欠陥が発生し易い。ＳＴＩ構造自身に起因した結晶欠陥とこれ以外に起因した結晶欠陥の相乗的な効果もある。基板中に発生した結晶欠陥は、金属不純物等を捕獲し易くなる。このため従来のＳＴＩ法においては、活性層（素子形成領域）中の結晶欠陥の存在により、接合リークが増大したり、ゲート酸化膜の絶縁破壊が生じる等の電気的不良が発生するという問題があった。したがって素子形成領域に結晶欠陥を発生させない素子分離技術の開発が今後の微細化されたＬＳＩ製造における重要な解決すべき課題であるのである。
【０００７】
つまり、微細化されたＧＳＩ，ＵＬＳＩ，ＶＬＳＩ等の素子分離技術においては、バーズビークが存在しないこと、表面が平坦であること、および結晶欠陥が発生しないこと等の条件が要求されるのである。ＳＴＩ法ではバーズビークの問題はないものの、表面の平坦性や結晶欠陥の発生の抑制は重要な解決すべき課題である。
【０００８】
上記のような問題点に鑑み、本発明はＳＴＩ法あるいはＳＴＩ法に類似の埋込み素子分離法を用いた半導体装置であって、ＳｉＯ₂ の応力に起因した素子形成領域に発生する結晶欠陥が低減された高集積密度半導体用の半導体基板を提供することを目的とする。
【０００９】
本発明の他の目的はＳｉＯ₂ の応力に起因した結晶欠陥を低減し、素子形成領域中のｐｎ接合リーク電流を抑制し、同時に高集積密度化が可能な半導体基板の製造方法を提供することである。
【００１０】
本発明のさらに他の目的は、熱酸化膜のエッチングレートと同等なエッチングレートを有した良質な酸化膜を低温で素子分離領域に埋め込むことができる半導体基板の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の特徴は、図１（ｅ），図７（ｆ），図９（ｇ）および図１４（ｅ）に例示するように半導体基板の表面の一部に形成された複数の溝部６と、溝部６の内部に形成された埋込酸化膜７１と、溝部６と溝部６との間の素子形成領域とからなる素子分離半導体基板であって、埋込酸化膜７１は有機シリコン系ＣＶＤ法，いわゆるＳＯＧ（Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）法と呼ばれる樹脂ガラスの塗布法又は陽極酸化法のいずれかの方法により形成され、その後１１００〜１３５０℃の温度で熱処理された酸化膜であることである。ここで「複数の溝部」とは、所定の切断面で観察した場合にその断面において複数が観察されるという意であって、平面パターン上における形状を限定するものではない。すなわち一定の場合においては、平面パターンとしてはこれらの溝部が連続して一つの溝部となっていてもかまわない。たとえば図１の対応する平面図を省略しているが、図１（ａ）に示される複数の溝部６は、図１（ｅ）の中央部に示されるようなｎ⁺ ソース領域９１、ｎ⁺ ドレイン領域９２を具備するＭＯＳトランジスタ等が形成される素子形成領域のまわりをぐるりと囲んだ一体の領域として形成されていると解すことが可能であると解釈すべきである。あるいは、図１２に示すように素子形成領域のまわりを埋込酸化膜７１が島状に配置され、完全に囲んでいなくてもよい。いずれにせよ、一定の断面で観察した場合において素子形成領域を挟むように２以上の溝部が存在すれば本発明にいう「複数の溝部」に相当するのである。なお、１３５０℃以上の温度で酸化膜を熱処理しても本発明の目的は達成されるが、熱処理用の反応管や炉等の装置の構成が困難となり、また炉から半導体基板への汚染も問題となるので、現状の技術を考慮すると現実的ではない。また酸化膜の融点以上には高温にできないことは当業者には自明であろう。
【００１２】
好ましくは、第１の特徴において，半導体基板の表面に形成されるこれらの溝部６の深さｄと、これらの溝部６の開口部の幅ｌ₁ の寸法との比で定義されるアスペクト比ｄ／ｌ₁ が１０以下であることである。図１０に示すように本発明の第１の特徴はアスペクト比１０以下において素子形成領域に観察される欠陥密度が低減し、アスペクト比１０以上では埋込酸化膜７１の応力の低減化が不十分であり、この応力に起因した欠陥密度は低減しないことが実験的に明らかになったからである。また好ましくは、溝部の幅ｌ₁ を最小スペース幅とし、素子形成領域の幅ｌ₂ を最小ライン幅とした所定の方向のライン・アンド・スペースの繰り返しパターンにおいてこの所定の方向で定義されるｌ₁ とｌ₂ との比ｌ₁ ／ｌ₂ が１．５以下であることである。図１３に示すようにｌ₁ ／ｌ₂ が１．５以上では１１００℃〜１３５０℃の熱処理によっても酸化膜の応力は低減できず、結晶欠陥が発生する。なお、このｌ₁ ／ｌ₂ は一定の方向について定義されるものであり、このライン・アンド・スペース・パターンの繰り返しの方向に対して直交するような方向、すなわち図１１（ｂ）の切断面Ｘ−Ｘに直交する方向のパターンであって、最小ライン幅もしくは最小スペース幅とならないような部分のパターン寸法の比は１．５以上となってもかまわない。図１２にはライン・アンド・スペース・パターンが２方向に存在する場合を示した。図１２においてはＸ−Ｘ方向において比ｌ_1x／ｌ_2xが定義され、Ｙ−Ｙ方向において比１_1y／ｌ_2yが定義される。このような場合においては少なくとも、いずれか一方の方向において比が１．５以下であればよい。たとえば
ｌ_1x／ｌ_2x≦１．５ ……（１）
ｌ_1y／ｌ_2y＞１．５ ……（２）
であれば（１）式を採用すればよい。逆の場合は（２）式を採用すればよい。もちろん両方向において比ｌ_1x／ｌ_2x，ｌ_1y／ｌ_2yが共に１．５以下であつてもかまわない。本発明の「所定の方向で定義される１₁ とｌ₂ との比」とは、以上のように、いずれか一つの方向で定義され、その定義された方向における比ｌ₁ ／ｌ₂ が１．５以下であれば、他の方向については問わないという意味に解すべきである。
【００１３】
本発明の第２の特徴は、第１の特徴と同様な図１（ｅ），図７（ｆ），図９（ｇ）および図１４（ｅ）に例示するような形状の素子分離半導体基板であって、この埋込酸化膜２５，７１は５員環以上の環構造および４員環以下の環構造をそれぞれ所定の割合で含む非晶質シリコン酸化膜であることである。
【００１４】
ここで所定の割合とはラマン散乱分光スペクトルの測定から求められる図４（ａ）および４（ｂ）に示すような３員環、４員環、および５員環以上の多員環構造に対応するそれぞれのラマンシフトの積分強度の全体（全スペクトルの積分強度）に対する割合が所定の割合という意味である。すなわち図４（ａ）および４Ｂ（ｂ）に示すように波数３００〜７００ｃｍ^-1のスペクトル領域を全体とした場合の各ラマンシフトの積分強度の割合を意味する。ここで各ラマンシフトの積分強度は対応するピークを含む所定のスペクトル範囲内で定義される。
【００１５】
つまり図５に示すように、
(i) ５員環以上に対応するラマシンフトの積分強度比が実質的に全体の８５％以上、
(ii)４員環または３員環に対応するラマンシフトの積分強度比が実質的に全体の１５％以下、
という２つの条件の少なく共一方を満たす非晶質シリコン酸化膜（ＳｉＯ₂ 膜）であることにより、埋込酸化膜２５，７１中の応力および埋込酸化膜２５，７１と半導体基板５，１６，２３、との界面の応力が緩和され、素子形成領域中の転位の発生が抑制されることとなる。ここで「実質的に８５％以上」とは図５でエラーバーで示すように約８０％以上程度を許容するという意である。また「実質的に１５％以下」とは約２０％以下程度までが許容されるという意である。３員環および４員環を共に含む場合は３員環と４員環の和が実質的に１５％以下であればよい。すなわち本発明にいう８５％以上、１５％以下とは図５に示す関係を意味すると解すべきである。なお、本発明の第２の特徴における積分強度比の計算においてはバックグランド成分が除去されていることはもちろんである。本発明の第２の特徴の構造により、素子形成領域中に形成されるｐｎ接合のリーク電流が低減し、良好な特性を有した高密度集積回路が実現できる。なお、本発明の５員環以上を実質的に８５％以上、４員環または３員環を実質的に１５％以下含む酸化膜のエッチング速度（エッチングレート）は図６に示すようにＮＨ₄ Ｆによるエッチングレートが１３０ｎｎ／ｍｉｎ以下となり、熱酸化膜の対応するエッチングレートとほぼ等しい。したがって簡単な５員環以上、４員環の組成の検証としてはエッチングレートを調べればよい。
【００１６】
本発明の第３の特徴は、図１（ａ）〜（ｅ）又は図７（ｄ）〜（ｆ）に例示するような、次の各工程を少なくとも含むことである。すなわち，
（イ）図１（ａ）又は図７（ｄ）に示すように半導体基板５，１６の表面の一部に複数の溝部６を形成する第１工程，
（ロ）図１（ｂ），（ｃ）又は図７（ｅ）に示すように溝部６に有機シリコン系ＣＶＤ法により酸化膜７，７１を埋め込む第２工程，および
（ハ）酸化膜７１を基板温度１１００℃〜１３５０℃で熱処理する第３工程、とを少なくとも含むことを特徴とする。「複数の溝部」とは一定の断面で見た場合の概念であることは上述した通りである。有機シリコン系ＣＶＤ法とはＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ），ＴＭＯＳ（Ｔｅｔｒａｍｅｔｈｏｘｙｓｉｌａｎｅ；Ｓｉ（ＯＣＨ₃ ）₄ ），ＴＰＯＳ（Ｔｅｔｒａｐｒｏｐｏｘｙｓｉｌａｎｅ；Ｓｉ（ＯＣ₃ Ｈ₇ ）₄ ）、あるいはＤＡＤＢＳ（Ｄｉａｃｅｔｏｘｙｄｉｔｅｒｔｉａｒｙｂｕｔｏｘｙｓｉｌａｎｅ；（Ｃ₄ Ｈ₉ Ｏ）₂ Ｓｉ−（ＯＣＯＣＨ₃ ）₂ ）等の有機シリコンソースを原料としたＣＶＤをいう。
【００１７】
好ましくは、第２工程における有機シリコン系ＣＶＤ法は常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法および液相ＣＶＤ法のうちのいずれかであることである。常圧ＣＶＤ法はＯ₂ をオゾナイザーに導入して放電させて形成させたオゾン（Ｏ₃ ）を用いる、いわゆるオゾン系常圧ＣＶＤ法でもよい。減圧ＣＶＤ法（ＬＰＣＶＤ）はたとえばＴＥＯＳ−Ｏ₃ の反応を６．７ｋＰａ等の減圧化で行うＣＶＤ法をいう。プラズマＣＶＤとは１３．５６ＭＨ_z あるいは１５０ＫＨ_z 程度のプラズマ放電を用いてＴＥＯＳ，Ｏ₂ ，Ｈｅ等のガスソースを用いて行なえばよい。光ＣＶＤ法はＡｒＦ（１９３ｎｍ），ＫｒＦ（２４９ｎｍ），ＸｅＣｌ（３０８ｎｍ），ＸｅＦ（３５０ｎｍ）等によるエキシマレーザ光や高圧水銀ランプ、水銀−キセノンランプ等の，主として紫外光の光エネルギーを用いた光反応により行なえばよい。液相ＣＶＤ法とは、たとえばＲＦ放電により励起されたＯ₂ とＴＭＳ（Ｔｅｔｒａｍｅｔｈｙｌｓｉｌａｎｅ；Ｓｉ（ＣＨ₃ ）₄ ）を用いた−４０℃でのＣＶＤ等をいう。
【００１８】
好ましくは、有機シリコン系ＣＶＤ法による酸化膜はＨ₂ 等の還元性ガス、Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ等の不活性ガス，Ｏ₂ ，Ｎ₂ ，ＨＣｌ，ＣＯ又はＣＯ₂ のいずれか、又はこれらのうちから選択された２種以上のガスからなる混合ガス中で行なわれることである。
【００１９】
また、第２工程における埋込酸化膜の形成は、具体的には図１（ｂ）に示すように溝部よりも厚く酸化膜７を堆積し、その後図１（ｃ）に示すように半導体基板５の表面が実質的に露出するまで表面を平坦化するステップを含むことが好ましい。ここで「半導体基板の表面が実質的に露出する」とは、完全に半導体基板５が露出するまでエッチバックする必要は必ずしもなく、たとえば、その後の工程において必要があれば、５０ｎｍ〜１００ｎｍ、あるいは３００ｎｍ程度の極めて薄い酸化膜が半導体基板５の表面に残るようにエッチバックして、半導体基板の表面を平坦化しても「実質的に露出している」と解するという意味である。また平坦化の工程と熱処理の工程はどちらが先でもよい。したがって上述とは逆に前記第２工程としては、有機シリコン系ＣＶＤで溝部の深さよりも厚く酸化膜を形成する工程のみとし、第３工程の熱処理後、第４工程として表面の平坦化工程を行ってもよい。
【００２０】
本発明の第３の特徴における重要な点は熱処理温度（アニール温度）である。図２は有機シリコン系ＣＶＤ法の後、１０００℃〜１３５０℃の間で、５０℃間隔で熱処理を行ない、素子分離半導体基板構造を試作した場合の結果を示す。つまり、この素子分離領域形成後，トレンチとトレンチの間の幅０．３μｍの素子形成領域（ＳＤＧ領域）にＭＯＳトランジスタ等の素子を形成しＭＯＳ集積回路を構成した後の素子分離半導体基板を、表面ＳＥＭ観察した結果である。図２に示すように、１１００℃以下の低温側熱処理温度では転位が多発していることがわかる。これは図１６に太い実線で示した従来のＳＴＩ基板における転位１２と同様の転位である。
【００２１】
図２のデータは選択エッチング法で転位ピットを顕在化させてＳＥＭ観察を行ない、１ｍｍ×１ｍｍ角の領域内の転位密度を面内５点において測定し、それらの値を平均した結果である。１０００℃〜１１００℃までの熱処理温度では図１６（従来技術）の太い実線と同様の転位１２が約１０個／μｍ² 発生しているが、それ以上の熱処理温度、すなわち本発明の温度領域では低減していることがわかる。また、上記の素子分離を行なったＳＤＧ領域にＭＯＳトランジスタを形成し、このＭＯＳトランジスタ中のｐｎ接合構造に対応するｎ⁺ −ｐダイオードの接合リーク特性を測定した結果を図３に示す。１１００℃以上の熱処理をした基板ではリーク電流が低減していることがわかる。この結果は、リーク電流の発生原因であるｎ⁺ −ｐウェル接合部の転位が抑制されたことを反映しており、本発明による埋込酸化膜の応力制御が転位抑制、リーク電流低下に有効であることを示すものである。同様な結果は図８に示すバイポーラ集積回路の素子分離に用いた場合も明らかであり、１０００℃以下における熱処理よりも本発明の温度領域（１１００℃〜１３５０℃）における熱処理の場合の方が、ＳｉＯ₂ の応力が緩和され、接合リーク電流が低減していることがわかる。
【００２２】
本発明の第４の特徴は、
（イ）第１および第２の主表面を有する第１の半導体基板を用意し、第１の半導体基板２３の第１の主表面に図９（ａ）に示すように直接接合用酸化膜２４を有機シリコン系ＣＶＤ法により形成し、基板温度１１００℃〜１３５０℃において第１の熱処理を行なった後、その表面を図９（ｂ）に示すように平坦化を行う第１工程、又は平坦化を行った後基板温度１１００℃〜１３５０℃における第１の熱処理を行う第１工程，
（ロ）図９（ｂ）に示されるように表面が平坦化された直接接合用酸化膜２５を介して、第１の半導体基板２３と、第１の半導体基板２３とは異なる第２の半導体基板２６とを直接接合し、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を形成し、その後図９（ｃ）に示すようにこの第１の半導体基板２３の裏面を研削、研磨エッチング等によりを所定の厚みに調整する第２工程，
（ハ）第１の半導体基板２３の第２の半導体基板２６に対向しない側に位置する第２の主表面の一部に図９（ｄ）に示すように複数の溝部６を形成する第３工程（図９（ｄ）は図９（ｃ）とは表裏を逆転している），
（ニ）この複数の溝部６のそれぞれへ有機シリコン系ＣＶＤ法により図９（ｅ）に示すように埋込酸化膜７を形成する第４工程，および
（ホ）埋込酸化膜７に対して基板温度１１００℃〜１３５０℃において第２の熱処理を行なう第５工程，
とを少なくとも含むことである。ここで第１の半導体基板２３と第２の半導体基板２６とは同種の半導体基板である必要はなくＳｉとＳｉＣ等の異種の半導体の組み合わせでもよい。つまりＳｉ以外のIV族，III-V 族，II−VI族半導体および非晶質材質を第１および第２の半導体基板として選ぶこともできる。なお、第１工程における第１の熱処理を省略し、第２工程の直接接合時に第１の熱処理と同一条件の１１００℃〜１３５０℃の熱処理を行ってもよい。あるいは第１の熱処理を省略し、第５工程における第２の熱処理によって第１の熱処理を代用してもよい。
【００２３】
本発明の第４の特徴の構成によれば、埋込酸化膜７１および直接接合用酸化膜２５の応力が低減され、素子形成領域における転位等の結晶欠陥の発生が抑制される。
【００２４】
本発明の第５の特徴は、
（イ）第１および第２の主表面を有する第１の半導体基板を用意し、図１４（ａ）に示すように第１の半導体基板２３の第１の主表面の一部に複数の溝部を形成する第１工程，
（ロ）図１４（ａ）に示すように第１の半導体基板の第１の主表面に直接接合用酸化膜２５を有機シリコン系ＣＶＤ法により形成し、基板温度１１００℃〜１３５０℃において熱処理を行なった後図１４（ｂ）に示すように第１の半導体基板２３の第１の主表面の上部の酸化膜２５を平坦化する第２工程、又は図１４（ｂ）に示すように第１の半導体基板２３の第１の主表面の上部の酸化膜２５を平坦化後基板温度１１００℃〜１３５０℃における熱処理を行なう第２工程、および
（ハ）直接接合用酸化膜２５を介して、図１４（ｃ）に示すように第１の半導体基板２３と、第１の半導体基板とは異なる第２の半導体基板２６とを直接接合し、その後第１の半導体基板２３の厚みを直接接合用酸化膜２５の一部が露出するまで薄くし、図１４（ｄ）に示すように、第１の半導体基板２３の第２の主表面に、直接接合用酸化膜２５に囲まれた素子形成領域を形成する第３工程，
とを少なくとも含むことである。ここで第１の半導体基板２３と第２の半導体基板２６とは同種の半導体基板である必要はなくＳｉとＳｉＣ等の異種の半導体の組み合わせでもよい。つまりＳｉ以外のIV族，III-V 族，II-VI 族半導体および非晶質材質を第１および第２の半導体基板として選ぶことができる。
【００２５】
本発明の第５の特徴によれば１回の有機シリコン系ＣＶＤ法により、同時に埋込酸化膜２５と直接接合用酸化膜２５が形成できるので、第４の特徴に比して工程数が減少する。すなわち第１の半導体基板２３の表面に露出した直接接合用酸化膜２５が埋込酸化膜としても機能することとなる。また熱処理工程も第４の特徴に対し少ないのでプロセスの低温化に寄与することになる。
【００２６】
本発明の第５の特徴の構成によれば、埋込酸化膜２５および直接接合用酸化膜２５の応力が低減され、素子形成領域における転位等の結晶欠陥の発生が抑制される。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。半導体装置の図面の表現上一般的なことではあるが、以下の図面は正確な寸法を表現したものではなく、模式的なものであると理解すべきである。特に各層の厚みの相対的関係は現実の比率等とは異なことに注意すべきである。
【００２８】
（第１の実施の形態）
図１（ｅ）は本発明の第１の実施の形態に係るＭＯＳ集積回路用の埋め込み素子分離半導体基板（シャロウ・トレンチ素子分離（ＳＴＩ）半導体基板）の断面構造で、図１（ａ）〜（ｄ）は図１（ｅ）に至るまでの製造方法を示す工程断面図である。本発明の第１の実施の形態に係る素子分離半導体基板は、図１（ｅ）に示すように半導体基板５の表面から形成された溝部の内部に埋込酸化膜７１が形成され、この埋込酸化膜７１と埋込酸化膜７１との間の素子形成領域の間にｎ⁺ ソース領域９１、ｎ⁺ ドレイン領域９２、ゲート酸化膜８、ポリシリコンゲート電極９８、ソース電極９３、ドレイン電極９４、および層間絶縁膜７９からなるＭＯＳトランジスタが形成されている。
【００２９】
本発明の第１の実施の形態の素子分離半導体基板に形成されたＭＯＳ集積回路は、埋込酸化膜７１の応力が以下に示すような熱処理を施すことにより緩和し、したがって素子形成領域には、従来技術で説明した図１６に示すような転位１２は発生しなくなる。したがって、転位に起因したｐｎ接合リーク電流も低減する。
【００３０】
本発明の第１の実施の形態に係る素子分離半導体基板は以下のような工程によって製造できる。
【００３１】
（イ）まず面方位（１００）の鏡面シリコン基板の表面にたとえば１００ｎｍのシリコン酸化膜１７を水蒸気酸化法（ウェット酸化法）等により形成し、この酸化膜１７の表面にフォトレジスト（図示省略）を塗布し、フォトリソグラフィ法によりフォトレジストをマスクとして酸化膜１７をエッチングする。このエッチングにより酸化膜１７からなるシリコンエッチング用マスクパターンを形成し、それ以外のシリコン基板５の表面を露出させる。そして、酸化膜エッチングに用いたフォトレジストを除去後、このシリコン基板５の露出部を酸化膜１７をマスクとしてＲＩＥにて図１（ａ）に示すように幅０．３μｍ、深さ１μｍの溝を形成する。シリコン基板５のＲＩＥはたとえばＣＦ₄ とＨ₂ の混合ガスを１．３Ｐａの圧力で、１３．５６ＭＨz の高周波電力を０．２２Ｗ／ｃｍ² で印加して行なえばよい。あるいはＳＦ₆ とＯ₂ との混合ガス，又はＣＣｌ₄ 等でＲＩＥを行ってもよい。
【００３２】
（ロ）次に、基板を洗浄後、図１（ｂ）に示すように有機シリコンソース、例えばＴＥＯＳ（Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ）を用いたＣＶＤ法で酸化膜７を形成する。この酸化膜を堆積させる前に熱酸化膜あるはＳｉ₃ Ｎ₄ を薄く形成させていてもかまわない。この酸化膜７は溝を完全に埋め込むため、溝の深さ以上例えば１．１μｍの厚さでＳｉ基板上の全面に形成する。この溝を埋め込む材料として有機シリコンソースに酸化剤例えばＮ₂ Ｏ，Ｏ₂ ，Ｏ₃ などを加えたものでもよい。又、有機シリコンソース、ＳｉＨ₄ などのシリコン水素化合物、ＳｉＣｌ₄ などのシリコン塩化物を単独，もしくはこれらの原料の２種類以上を混合して原料としたＣＶＤ法でも溝をシリコン酸化膜で埋め込むこともできるし、それぞれの原料に酸化物を加えてもかまわない。
【００３３】
（ハ）続いて図１（ｃ）に示すように、たとえばＣＤＥ法によってエッチバックすることにより溝に埋め込まれた以外の部分のシリコン基板５を外部に露出させ、平坦化させる。
【００３４】
（ニ）有機シリコンソースにより形成された埋込み酸化膜７１はＳｉＯ₂ 以外の不純物、例えば水を多く含有するため、図１（ｄ）に示すように１１００〜１３５０℃において熱処理を行なう。図１（ｄ）に示すように熱処理により若干の湾曲（凹部）が生じる。本処理はたとえばＮ₂ 中で２時間程度の熱処理でよいが熱処理の雰囲気ガスはＯ₂ ，ＨＣｌ、還元性ガス、不活性ガスでも同様の結果が得られる。なお、素子分離領域以外の基板上の酸化膜を除去して平坦化した後、熱処理を行なう場合について説明したが、先に熱処理した後，素子分離領域以外の基板上の酸化膜７を除去して、平坦化しても同様の効果が得られる。
【００３５】
（ホ）最後に、図１（ｅ）に示すようにトレンチとトレンチの間の素子形成領域、すなわちＳＤＧ領域（幅０．３μｍ）にＭＯＳトランジスタを形成する。ＭＯＳトランジスタの形成は、ポリシリコンゲート７８を用いて自己整合的にｎ⁺ ドレイン領域９２を形成する標準的なＭＯＳプロセスで形成すればよく、ここでは説明を省略する。
【００３６】
図１（ｅ）に示したように素子形成領域にＭＯＳトランジスタを形成した後の、素子形成領域中の転位密度は図２に示すように１個／μｍ² 以下である。図２の転位密度の測定結果は、試料を選択エッチング後、ＳＥＭ観察を行ない、１ｍｍ×１ｍｍ角の領域内の５点の平均についてのデータである。
【００３７】
図３は上記ＭＯＳトランジスタの構造に対応したＴＥＧパターンのｐｎ接合ダイオードのリーク電流を示す。すなわち、ｎ⁺ ソース領域９１とｐウェル５間に形成されるｎ⁺ ｐ接合のリーク電流を図３に示すが、リーク電流が１５ｐＡ以下に低減している。ＴＥＧパターンのダイオード面積は３５０μｍ×２４０μｍであるので、このことは１．７×１０^-8Ａ／ｃｍ² 以下のリーク電流密度に低減できたことを意味する。図３の結果は、本発明の第１の実施の形態により、リーク電流の発生原因であるｎ⁺ ｐ接合部の転位が抑制されたことを示すものである。
【００３８】
図４（ａ），（ｂ）および図５は上記の転位密度の低減化や、リーク電流の低減化を可能にする本発明の第１の実施の形態に係る酸化膜の構造をラマン散乱を用いて調べた結果である。すなわち、まず、シリコン基板に、上記埋め込み絶縁膜の形成方法で酸化膜を面内に均一に形成し、さらに前述の熱処理を施した酸化膜（ＳｉＯ₂ ）の構造をラマン散乱分光法により調べた結果である。ＳｉＯ₂ はラマン散乱断面積が小さく、測定においてはＳｉ基板中からの振動によるラマン散乱のピークが支配的になるので、ＳｉＯ₂ が表面に形成されているシリコン基板のラマン散乱シフトのスペクトルからＳｉＯ₂ 膜が形成されていないＳｉ基板の、ラマン散乱シフトのスペクトルを差し引くことで図４（ａ）に示すような複数のピークを有したＳｉＯ₂ のラマン散乱のスペクトルが得られる。またこのピークをシミュレーションによって分離すると図４（ｂ）のように、３員環、４員環、および５員環以上の多員環に分離できる。この環状構造の分離の方法は、Ｃ．Ｊ．Ｂｒｅｉｎｋｅｒ ｅｔ ａｌ．．Ｊ．Ｎｏｎ−Ｃｒｙｓｔ．Ｓｏｌｉｄｓ ８２（１９８６）１７７などによって確立されている。図４（ａ）においてアニール１は１０００℃、１時間の熱処理で、アニール２は１１５０℃、１時間の熱処理である。またアニール１，およびアニール２はいずれもＮ₂ ガス雰囲気中の熱処理である。
【００３９】
熱処理温度ごとに各ラマンシフトのスペクトルの積分強度を取り、全体の積分強度に対する比（以下積分強度比という）を求めると図５のようになる。全体の積分強度とは波数３００〜７００ｃｍ^-1におけるスペクトルの積分強度で、Ｓｉ基板からのバックグランド値を引いた（除いた）値である。転位の発生が低減する１１００℃から３、４員環の積分強度比は低減し、また５員環以上の多員環の積分強度比が増加していることが分かる。すなわち、ＳｉＯ₂ の環構造において、４員環以下の積分強度比が実質的に全体の１５％以下、もしくは５員環以上の多員環の積分強度比が実質的に全体の８５％以上であれば転位の発生原因である埋め込み材の応力が緩和され、転位を抑制することができることがわかる。ラマン散乱の測定の誤差等を考慮すると、図６に示すように４員環以下は約２０％以下、５員環以上は約８０％以上であれば本発明の効果は得られると言える。
【００４０】
図６は本発明の第１の実施の形態に係る酸化膜のエッチングレート（エッチング速度）を示す。本発明の熱処理温度、すなわち１１００℃〜１３５０℃で熱処理した酸化膜のＮＨ₄ Ｆ（フッ化アンモニウム）溶液によるエッチングレートは１３０ｎｍ／ｍｉｎ以下であり、図６の左側に示した熱酸化膜のエッチングレートとほぼ等しい値である。有機シリコン系ＣＶＤ法により堆積し熱処理しない酸化膜、いわゆる「アズ・デボ」の酸化膜は約６５０ｎｍ／ｍｉｎのエッチングレートでＮＨ₄ Ｆによってエッチングされる。したがって本発明の高温アニールにより５員環以上が８０％となる共に、酸化膜のエッチングレートが下がることがわかる。酸化膜のエッチングレートとラマン散乱で測定した５員環以上、３，４員環のＳｉＯ₂ のそれぞれの含有率はほぼ対応していると言える。
【００４１】
なお、本発明の第１実施の形態においては上記（ロ）の工程でＴＥＯＳ等の有機シリコンソースを用いたＣＶＤ法で酸化膜７を形成したが、酸化膜形成方法はこのような有機シリコン系ＣＶＤ以外の方法でもよい。たとえば、いわゆるＳＯＧ（Spin-on-glass:スピン・オン・グラス）法と称せられる方法を用いてもよい。ＳＯＧ法はアセトン，キシレン等の溶剤にポリシロキサン等を溶かした樹脂ガラスをスピンナー等を用いて塗布し、８０℃〜１００℃のプリベークで溶剤を取り除き、ＳｉＯ₂ 膜を形成する方法である。ＳＯＧ法でＳｉＯ₂ 膜を形成後１１００〜１２００℃で熱処理することにより上記と同様の効果が得られる。すなわちＳＯＧ法の場合も、ラマン散乱スペクトルから求められる５員環以上の多員環の積分強度比が実質的に全体の８５％以上、３員環又は４員環の積分強度比が実質的に全体の１５％以下とすることにより、転位が抑制され、リーク電流が低減する。樹脂ガラスについては特公昭５８−５１４２２号公報、米国特許３９８５５９７号公報，４００４０４４号公報等に記載されている。これらの樹脂ガラスは市販されており、たとえばAllied Signal-Accuspin 418/720,Allied Signal-Accuglass T-11/T-14,Dow-Corning 805,Owens-Illinois650,General Electric SR125/SR124 等を用いればよい。８０℃〜１００℃のプリベーク後、６００℃程度の低温アニールを行ない、その後１１００℃〜１３５０℃の高温アニールを行うようにしてもよい。
【００４２】
（第２の実施の形態）
図７（ｆ）は本発明の第２の実施の形態に係るバイポーラ集積回路用素子分離半導体基板の構造を示す断面図で、図７（ａ）〜７（ｅ）は図７（ｆ）の構造に至るまでの製造方法を示す模式的な断面図である。本発明の第２の実施の形態に係るバイポーラ集積回路用素子分離半導体基板の製造方法は、
（イ）まず、図７（ａ）に示すようにｐ型のシリコン基板１３の表面に水蒸気酸化により２００〜３５０ｎｍのＳｉＯ₂ 膜１４を形成する。
【００４３】
（ロ）次にこのＳｉＯ₂ 膜１４をフォトリソグラフィ法を用いて図７（ｂ）に示すようにフォトレジストをマスクとしてパターンニングし、一部のシリコン基板１３の表面を露出させ、拡散マスク１４を形成する。そしてこの拡散マスク１４を用いてＳｂ（アンチモン）を熱拡散させ、不純物密度３×１０²⁰ｃｍ^-3の、ｎ⁺ 埋込層１５を形成する。
【００４４】
（ハ）酸化膜除去後、図７（ｃ）に示すように、ＳｉＨ₄ やＳｉＨ₂ Ｃｌ₂ 等のシラン化合物とドーピングガスとしてのＰＨ₃ 等のリン化合物をＨ₂ キャリアガスを流しながら高温で分解し基板上に膜厚２．５μｍのｎ層１６をエピタキシャル成長させる。
【００４５】
（ニ）次にｎ層１６の上に酸化膜１７を０．３μｍ程形成させフォトリソグラフィ法により酸化膜１７の上にフォトレジストのパターンを形成した後、フォトレジストをマスクにして酸化膜１７に窓を開け、エッチング用マスク１７を形成する。その後フォトレジストを除去し酸化膜１７をマスク層としてｎ層１６の選択的エッチングを行なって図７（ｄ）に示すように、ｎ層１６中に約３μｍの深さの溝を形成する。この選択的エッチングは異方性をもたせるためＣＣｌ₄ あるいはＣ₂ Ｂｒ₂ Ｆ₄ によるＲＩＥ法を用いる。溝のアスペクト比が大きい場合はＳＦ₆ ガスプラズマによる低温マイクロ波プラズマエッチングが好ましい。たとえば基板温度を−８０℃〜−１５０℃に冷却してプラズマエッチングを行なえばよい。
【００４６】
（ホ）さらに本発明の第１の実施の形態の場合と同様にＴＥＯＳ，ＴＭＯＳ，ＴＰＯＳ等の有機シリコンソースを原料としてＣＶＤ法で図７（ｅ）に示すように溝を埋め込む。
【００４７】
（ヘ）最後に、この表面を図８（ｆ）に示すように平坦化を行なった後、１１００〜１３５０℃の高温で、Ｎ₂ 雰囲気中で２時間保持し熱処理を行う。この熱処理の雰囲気はＮ₂ ガス以外のＯ₂ ，ＨＣｌ、還元性ガス、不活性ガスでも可能である。なお、上記説明とは順序を変更し、ＣＶＤ直後に１１００℃〜１３５０℃の熱処理を先に行ない、その後エッチバック、すなわち平坦化しても同様の効果がある。この溝を素子分離領域として、その間にｎ⁺ コレクタ引出し領域２０、ｐ⁺ ベース領域２１、ｎ⁺ エミッタ領域２２を形成し、図７（ｆ）に示すようにバイポーラトランジスタを完成する。図７（ｆ）には簡単化のためにエミッタ金属電極、コレクタ金属電極や層間絶縁膜等の図示を省略しているが、標準的なバイポーラＩＣの構造であり、これらの金属電極，絶縁膜は当然具備されているものである。
【００４８】
図８は本発明の第２の実施の形態に係るｎｐｎバイポーラトランジスタの素子特性をＴＥＧパターンを用いてリーク電流について調査した結果である。ｐ⁺ ベース領域２１とｎコレクタ領域１６との間でのｐ⁺ −ｎ接合に対応したＴＥＧパターンのリーク電流を測定し、各熱処理温度に対してプロットしている。ＴＥＧパターンのダイオード面積は３５０×２４０μｍである。本発明の温度範囲（１１００℃〜１３５０℃）においてｐ⁺ −ｎ接合のリーク電流は１．７×１０^-8Ａ／ｃｍ² 以下に低下しており、リーク電流発生原因である転位が抑制されていることがわかる。
【００４９】
（第３の実施の形態）
図９（ｇ）は本発明の第３の実施の形態に係る素子分離半導体基板の断面図で、図９（ａ）〜（ｆ）は図９（ｇ）に至るまでの製造方法を示す模式的な断面図である。本発明の第３の実施の形態においてはＢｉＣＭＯＳ集積回路に適用する場合について説明するが、ＭＯＳ集積回路、バイポーラ集積回路、静電誘導トランジスタ（ＳＩＴ）集積回路等にも適用できることはもちろんである。本発明の第３の実施の形態に係るＢｉＣＭＯＳ集積回路用半導体基板の製造方法は、
（イ）まず、図９（ａ）に示すように（１００）面等所定の面方位の第１の主表面（表面）および第２の主表面（裏面）を有したｎ型シリコン基板（半導体基板）２３を用意する。このｎ型シリコン基板２３の表面（第１の主表面）にＣＶＤ法により厚さ１μｍのＳｉＯ₂ 膜５６を形成する。ＣＶＤはＴＥＯＳ，ＨＭＤＳ（Ｈｅｘａｍｅｔｈｙｄｉｓｉｌｏｘａｎｅ；Ｓｉ₂ Ｏ（ＣＨ₃ ）₆ ），ＯＭＣＴＳ（Ｏｃｔａｍｅｔｈｙｌｃｙｃｌｏｔｅｔｒａｓｉｌｏｘａｎｅ；ｃ（ＯＳｉ（ＣＨ₃ ）₂ ）₄ ）等の有機シリコンソースを用いればよい。
【００５０】
（ロ）次に図９（ａ）のＳｉＯ₂ ＣＶＤをしたｎ型シリコン基板２３を１１００℃〜１２００℃、Ｎ₂ 雰囲気中で２時間保持し熱処理する。その後、裏面を吸引固定させながらの機械的及び化学的研磨（ＣＭＰ）法等を用いて酸化膜を０．３μｍの厚さに平坦化して、直接接合（以下「ＳＤＢ」という）用酸化膜２５を図９（ｂ）に示すように形成する。
【００５１】
（ハ）次に、表面を鏡面に研磨したシリコン基板２６を別に用意し、ＳＤＢ用酸化膜２５を介して図９（ｃ）に示すようにｎ型シリコン基板２３と、シリコン基板２６とを互いに貼り合わせ、１１００℃で１時間〜２時間熱処理することにより、ＳＤＢ基板を形成する。この際電圧を印加して、熱処理してもよい。次にｎ型シリコン基板２３の裏面（第２の主表面）を研磨してｎ型シリコン基板２３の厚みが１μｍとなるように、厚み調整を行なう。なお、シリコン基板の貼り合わせを１１００℃以上で行なえば、実質的に上記（ロ）の熱処理と同等な効果を得ることができるので、上記（ロ）の熱処理を省略して、貼り合わせ時の熱処理で兼ねることも可能である。また貼り合わせ時の熱処理を１２００℃にする方法、あるいは貼り合わせ時の熱処理を１１００℃と１２００℃の２段階で行うことも可能である。
【００５２】
（ニ）次に図９（ｃ）の状態を上下逆転し、図９（ｄ）のようにｎ型シリコン基板２３の裏面（第２の主表面）を上とする。このＳＤＢ法により形成したｎ型シリコン基板２３の第２の主表面に３００ｎｍの熱酸化膜１７を形成し、フォトリソグラフィ法により、フォトレジストをマスクとして熱酸化膜１７の一部を所定のパターンにエッチング除去し、さらに熱酸化膜１７のエッチング用マスクとして用いたフォトレジストを除去する。こうして得た熱酸化膜１７をマスクとしてＣＣｌ₄ ，ＳＦ₆ 等によるＲＩＥを用いて、図９（ｄ）に示すように、ｎ型シリコン基板２３の一部を、ＳＤＢ用酸化膜２５が露出するまで深さ１μｍエッチングし、Ｕ溝６を形成する。
【００５３】
（ホ）次に、図９（ｅ）に示すようにＴＥＯＳ，ＴＭＣＴＳ（１，３，５，７−ｔｅｔｒａｍｅｔｈｙｌｃｙｃｌｏｔｅｔｒａｓｉｌｏｘａｎｅ；ｃ（ＯＳｉＨＣＨ₃ ）₄ 又はＴＥＳ（Ｔｒｉｅｔｈｙｌｓｉｌａｎｅ；ＳｉＨ（Ｃ₂ Ｈ₅ ）₃ ）等の有機シリコンソースを用いた減圧ＣＶＤ法（ＬＰＣＶＤ法）等により、ＳｉＯ₂ 膜７を１．１〜１．５μｍ堆積する。ＬＰＣＶＤ法のかわりにＥＣＲプラズマＣＶＤ法やＩＣＰ−ＣＶＤ法を用いてもよい。このＵ溝６を埋め込む材料として、有機シリコンソースに酸化剤例えばＮ₂ Ｏ，Ｏ₂ ，Ｏ₃ などを加えたものでもよい。又、有機シリコンソース、ＳｉＨ₄ などのシリコン水素化合物、ＳｉＣｌ₄ などのシリコン塩化物を単独，もしくはこれらのうちのいずれかの原料の２種類以上を混合して原料としたＣＶＤ法によってもＵ溝６をシリコン酸化膜７で埋め込むこともできるし、それぞれの原料に酸化物を加えてもかまわない。
【００５４】
（ヘ）続いて、ＣＤＥ法等によってＣＶＤＳｉＯ₂ 膜７をエッチバックすることによりＵ溝６に埋込まれた部分以外のｎ型シリコン基板２３の表面を外部に露出させ、図９（ｆ）に示すように平坦化させる。
【００５５】
（ト）図９（ｆ）に示す状態の有機シリコンソースを用いたＣＶＤ法により形成された埋込み酸化膜７１はＳｉＯ₂ 以外の不純物例えば水を多く含有するため、１１００〜１３５０℃において熱処理を行なう。この熱処理はたとえばＮ₂ 中で２時間程度でよいが、この際の雰囲気ガスはＯ₂ ，ＨＣｌ、還元性ガス、不活性ガスあるいはＣＯ，ＣＯ₂ でも同様の結果が得られる。この熱処理後、埋込み酸化膜７１で囲まれたｎ型シリコン基板２３からなる素子形成領域に、周知のＭＯＳプロセス、バイポーラプロセスを用いて、それぞれＣＭＯＳ回路、バイポーラ回路を構成すれば、図９（ｇ）に示すようなＢｉＣＭＯＳ集積回路が完成する。なお、上記（ロ）の工程における１１００℃〜１２００℃の熱処理を省略して、上記（ト）の工程における１１００℃〜１３５０℃の熱処理で代用しても、ほぼ本発明の目的を達成できる。この場合は工程の簡略化という利点がある。
【００５６】
以上説明したように素子分離絶縁膜として有機シリコンソース、例えばＴＥＯＳを原料としたＣＶＤ法による絶縁材料を用いる場合において、本発明の第３の実施の形態の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明の第３の実施の形態によれば素子形成領域中に形成されたｐｎ接合のリーク電流の値を１．７×１０^-8Ａ／ｃｍ² 以下に低下させることができ、ＢｉＣＭＯＳ集積回路の高性能化が実現できる。
【００５７】
なお、上記第１〜第３の実施の形態におけるＵ溝深さｄのＵ溝幅ｌ₁ に対するアスペクト比ｄ／ｌ₁ は一例であり、上記の説明のアスペクト比に限られる必要はない。図１０に示すようにアスペクト比ｄ／ｌ₁ が１０以下のＵ溝に埋め込んだ酸化膜を本発明の熱処理条件（１１００℃〜１３５０℃）において熱処理すれば、欠陥密度は低下するので、アスペクト比ｄ／ｌ₁ は１０以下の値ならば適宜選択してよい。なお、図１０に示すように１０００℃，１０５０℃等の本発明の熱処理条件の範囲外の場合は、アスペクト比ｄ／ｌ₁ が１０以下でも欠陥密度は低減しないことがわかる。
【００５８】
図１３は一定方向のライン・アンド・スペースの繰り返しパターンにおいて分離溝の幅ｌ₁ と、素子形成領域の幅ｌ₂ との比ｌ₁ ／ｌ₂ を変えた場合の、素子形成領域における欠陥密度（転位ピット密度）を調べた結果である。すなわち、素子分離領域のＵ溝６を図１１のように並べたライン・アンド・スペース・パターンにおいて、素子分離領域の幅ｌ₁ と素子形成領域の幅ｌ₂ の比を０．００３〜１０の間で変化させて埋め込み素子分離基板を作製し、その素子形成領域における転位ピットを選択エッチングして顕在化させ測定したものである。図１１（ａ）は図１１（ｂ）のＸ−Ｘ方向断面図である。この場合有機シリコンソースを原料としたＣＶＤ法で酸化膜をＵ溝中に埋め込み、１０００，１０５０，１１００，１２００，１３５０℃で２時間の熱処理を行って比較した結果が図１３である。図１３に示すようにｌ₁ ／ｌ₂ が１．５以上で欠陥は増加している。したがって、本発明は素子分離領域の幅ｌ₁ が素子形成領域の幅ｌ₂ の１．５倍以下で効果があり、この範囲ならば、上記第１〜第３の実施の形態におけるｌ₁ ／ｌ₂ 以外の値を任意に選択して用いてもよい。ｌ₁ ／ｌ₂ ≦１．５という条件は一定の方向のライン・アンド・スペース・パターンで定義されるものである。たとえば図１２に示すようにＸ−Ｘ方向のライン・アンド・スペース・パターンとＹ−Ｙ方向のライン・アンド・スペースの方向がある場合は、いずれかの方向おいて定義されるｌ_1x／ｌ_2x又はｌ_1y／ｌ_2yの値の少なくとも一方が１．５以下であればよい。図１２のようなパターンはＭＯＳ・ＤＲＡＭ等で代表的なパターンである。
【００５９】
（第４の実施の形態）
図１４（ｅ）は本発明の第４の実施の形態に係る素子分離半導体基板の断面図で、図１４（ａ）〜（ｄ）は図１４（ｅ）に至るまでの製造方法を示す模式的な断面図である。本発明の第４の実施の形態においてはＣＭＯＳ集積回路に適用する場合について説明するが、ｎＭＯＳ（集積回路）等他のＭＯＳ集積回路、バイポーラ集積回路、ＢｉＣＭＯＳ集積回路、ＳＩＴ集積回路等にも適用できることはもちろんである。本発明の第４の実施の形態に係るＣＭＯＳ集積回路用半導体基板の製造方法は、
（イ）まず図１４（ａ）に示すように、第１の主表面（表面）および第２の主表面（裏面）を有するｎ型の（１００）面シリコン基板２３を用意し、その第１の主表面の所定の場所に深さ１．２〜１．５μｍのＶ溝を形成する。所定の場所とは最終的に素子分離領域となる場所という意である。このＶ溝の形成は周知の方法、たとえば、ｎ型シリコン基板２３の表面（第１の主表面）に１５０〜３００ｎｍの熱酸化膜を形成し、フォトリソグラフィ法により、熱酸化膜の所定の部分をエッチング除去し、この熱酸化膜をマスクとして、ｎ型シリコン基板２３をＫＯＨ、あるいはエチレンジアミンピロカテコール（ＥＤＰ）等を用いて異方性エッチングすればよい。なお、Ｖ溝は一例であり、本発明の第１〜第３の実施の形態と同様にＵ溝でもよい。Ｕ溝の場合はＣＣｌ₄ ，ＳｉＣｌ₄ ，ＰＣｌ₃ ，ＳＦ₆ 等を用いたＲＩＥやＥＣＲイオンエッチングで深さ１．２〜１．５μｍとなるように形成すればよい。Ｕ溝，Ｖ溝いずれかの場合も、分離溝の幅ｌ₁ と素子形成領域の幅ｌ₂ の比ｌ₁ ／ｌ₂ が１．５以下になるようにするのが好ましい。次にＴＥＯＳ，ＤＡＤＢＳ，ＯＭＣＴＳ，ＴＭＳ，ＨＭＤ等の有機シリコンソースを用いたＬＰＣＶＤ法により酸化膜を厚さ１．７〜２μｍ程度形成する。厚さ１．７〜２μｍとは溝部の形成されていない平坦部の厚さをいう。なお有機シリコンＣＶＤ法のかわりに塗布ガラス（ＳＯＧ）をスピンナー等により塗布してもよい。
【００６０】
（ロ）次に図１４（ａ）のＳｉＯ₂ ＣＶＤをしたｎ型シリコン基板２３を１２００℃、Ｎ₂ 雰囲気中で２時間保持し熱処理する。その後、裏面（第２の主表面）を吸込固定させながらのＣＭＰ法等を用いて酸化膜を０．３μｍの厚さに平坦化して、ＳＤＢ用酸化膜２５を図１４（ａ）に示すように形成する。この際の雰囲気ガスはＯ₂ ，ＨＣｌ、還元性ガス、不活性ガスあるいはＣＯ，ＣＯ₂ でも同様の結果が得られる。
【００６１】
（ハ）次に、表面を鏡面に研磨したシリコン基板２６を別に用意し、ＳＤＢ用酸化膜２５を介して図１４（ｃ）に示すようにｎ型シリコン基板２３と、シリコン基板２６とを互いに貼り合わせ、１１００℃〜１１５０℃で６０分〜２時間熱処理することにより、ＳＤＢ基板を形成する。この際減圧（真空）した状態でパルス電圧を印加して、熱処理してもよい。たとえば、０．１Ｐａまで減圧して、８００℃において±３５０Ｖのパルス電圧を１０分程度印加すればよい。
【００６２】
（ニ）次にｎ型シリコン基板２３の裏面（第２の主表面）を研磨し、ｎ型シリコン基板２３の厚みが１μｍとなるようにすれば、ｎ型シリコン基板２３の裏面にＳＤＢ用酸化膜２５の一部が露出する。図１４（ｄ）はこの状態の基板の断面図を示すが、図１４（ｃ）と上下関係を逆転して、上側にｎ型シリコン基板２３が位置するようになっている。したがって、この工程により、ｎ型シリコン基板の第２の主表面に、埋め込み酸化膜２５で周囲を囲まれた素子形成領域２３が完成することとなる。
【００６３】
（ホ）次に図１４（ｅ）に示すような周知のＭＯＳプロセスを用いて素子形成領域２３の内部にｐウェル３１を形成し、さらにｐウェル３１の内部にｎ⁺ ソース／ドレイン領域３２，３３、素子形成領域２３のｐウェルの形成されていない部分にｐ⁺ ソース／ドレイン領域３４，３５を形成し、さらにその表面にゲート酸化膜，ポリシリコンゲート電極９８，９８，金属配線を形成すれば、本発明の第４の実施の形態に係るＣＭＯＳ集積回路が完成する。
【００６４】
本発明の第４の実施の形態では１回の有機シリコン系ＣＶＤ法（もしくはＳＯＧの塗布）によりＳＤＢ酸化膜と埋め込み酸化膜が同時に形成でき、図９（ａ）〜（ｇ）に示した第３の実施の形態よりも工程数が減少し、その分生産性が高くなる。また第３の実施の形態に比して、熱処理工程も少なくなるのでより少ない熱履歴で半導体装置が製造でき、結晶欠陥の低減と微細構造の実現が容易となる。
【００６５】
また有機シリコン系ＣＶＤ法は段差被覆性が優れており、しかも熱酸化でＳＤＢ酸化膜を形成するよりも低温かつ短時間で厚い酸化膜が形成できるので、熱酸化の場合のような酸化誘起欠陥（ＯＳＦ）も発生しない。したがって素子形成領域中での結晶欠陥も少なく、結果としてＣＭＯＳ回路中のリーク電流が低減する。また段差被覆性に優れていることから、図１４（ａ）に示すような場合に限らず、種々の凹凸形状を有した基板を用いて、その平坦度に影響されずにＳＯＩ基板を作成することができる。
【００６６】
本発明の第４の実施の形態でＵ溝を用いてもよいことは前述したが、その場合のアスペクト比は１０以下にすることが好ましいことはもちろんである。またＶ溝の場合もその深さｄ_ｖとＶ溝の表面側の開口部幅ｌ_{ｖ 1} との比ｄ_ｖ／ｌ_{ｖ 1} が１０以下が好ましい。
【００６７】
以上説明したようにＣＭＯＳ集積回路において、素子分離絶縁膜としてＴＥＯＳ等の有機シリコンソースを原料としたＣＶＤによる絶縁材料を用いる場合において、本発明の第４の実施の形態の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明の第４の実施の形態によれば素子形成領域中での形成されたｐｎ接合のリーク電流の値を１．７×１０^-8Ａ／ｃｍ² 以下に低下させることができ、ＣＭＯＳ・ＬＳＩの高性能化が実現できる。
【００６８】
なお、上記本発明の第１〜第４の実施の形態においては常圧ＣＶＤ法又はＬＰＣＶＤ法でシリコン酸化膜（ＳｉＯ₂ 膜）を堆積させた場合について説明したが、ＳｉＯ₂ のＣＶＤは液相ＣＶＤ法でも行なうことができる。この場合はＯ₂ ガスをマイクロ波放電させＴＭＳと反応させ、基板温度を堆積粒子の沸点以下の−４０℃にし、シリコン酸化膜を堆積させればよい。液相ＣＶＤ後、本発明の第１〜第４の実施の形態と同様に熱処理を行えば、上記実施の形態と同様の効果が得られる。さらに電解液としてエチレングリコール、Ｎ−メチルアセトアミドを溶媒とし硝酸カリウムを少量加え、シリコン基板を陽極、白金を対向電極とした陽極酸化によってＵ溝中にＳｉＯ₂ 膜を形成してもよい。この場合も上記各実施の形態と同様の１１００℃〜１３５０℃での熱処理を行なえば、同様の効果が得られる。又、プラズマＣＶＤ法によるＳｉＯ₂ 膜でＵ溝を埋め込むことも可能である。
【００６９】
【発明の効果】
以上詳述したようにシリコン半導体基板上のＭＯＳ集積回路、バイポーラ集積回路、ＢｉＣＭＯＳ集積回路あるいはＳＩＴ集積回路において、素子分離絶縁膜として有機シリコンソース、例えばＴＥＯＳを原料としたＣＶＤ法による絶縁材料を用いる場合において、本発明の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明によれば素子形成領域中に形成されたｐｎ接合のリーク電流の値を１．７×１０^-8Ａ／ｃｍ² 以下に低下させることができ、ＭＯＳＬＳＩやバイポーラＬＳＩ等の集積回路の高性能化が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳ集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図２】埋め込み酸化膜の熱処理温度と素子形成領域に発生する結晶欠陥密度の関係を示す図である。
【図３】埋め込み酸化膜の熱処理温度と素子形成領域に形成されたｐｎ接合のリーク電流との関係を示す図である。
【図４】熱処理をした場合（アニール１，アニール２）と、しない場合の酸化膜によるラマン散乱スペクトル図である。
【図５】ラマン散乱の各ピークの積分強度比の、酸化膜の熱処理温度依存性を示す図である。
【図６】熱処理によるエッチング速度の変化を示す図である。
【図７】本発明の第２の実施の形態に係るバイポーラ集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図８】埋め込み酸化膜の熱処理温度と素子形成領域に形成されたｐｎ接合のリーク電流との関係を示す図である。
【図９】本発明の第３の実施の形態に係るＢｉＣＭＯＳ集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図１０】溝のアスペクト比と欠陥密度との関係を示す図である。
【図１１】溝の幅と素子形成層の幅との関係を示す図である。
【図１２】２つの方向にライン・アンド・スペース・パターンが存在する場合を示す平面図である。
【図１３】図１１（又は図１２）に示したｌ₁ ／ｌ₂ と、欠陥密度との関係を示す図である。
【図１４】本発明の第４の実施の形態に係るＣＭＯＳ集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図１５】従来技術として代表的なＬＯＣＯＳ法による素子分離半導体基板の構造を示す図である。
【図１６】従来の埋込素子分離技術における転位の発生を示す図である。
【符号の説明】
５，１３ ｐ型シリコン基板
６ Ｕ溝
７，７１，７７ 埋め込み酸化膜
８ ゲート酸化膜
１２ 転位
１４，１７ 酸化膜
１５ ｎ⁺ 埋め込み領域
１６ ｎエピタキシャル成長層
２０ ｎ⁺ コレクタ電極取り出し領域
２１ ｐベース領域
２２ ｎ⁺ エミッタ領域
２３，８１ シリコン基板
２４，２５ ＳＤＢ用酸化膜
２６ ｎ型シリコン基板
７８，７９ 層間絶縁膜
８２ 酸化膜
８３ 素子形成領域
８８ 窒化膜
９１ ｎ⁺ ソース領域
９２ ｎ⁺ ドレイン領域
９３ ソース電極
９４ ドレイン電極
９８，９９ ポリシリコンゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a substrate for a semiconductor integrated circuit such as an LSI and a method for manufacturing the same, and more particularly to an element isolation technique for a semiconductor integrated circuit.
[0002]
[Prior art]
To form an LSI, an element that electrically separates one element formation region from another element formation region around an element formation region in which an active element such as a transistor or a passive element such as a resistor or a capacitor is formed It is necessary to form an isolation region. In the development of MOS / LSI technology and bipolar LSI technology, element isolation technology for forming this element isolation region has always been one of the most important technical issues, but it will be increasingly important in the future. It is done. One development that marks the era in the history of this element isolation technology can be said to have been the development of LOCOS (LOCal Oxidation of Silicon) technology that can distinguish the element formation region and the element isolation region in a self-aligning manner. As shown in FIG. 15, the LOCOS technology (LOCOS method) uses a nitride film (Si_ThreeN_FourFilm) 88 is used as a mask for selective oxidation, and Si_ThreeN_FourAn oxide film (SiO2) formed on the Si surface where there is no film₂Film) 82 is used as an insulating layer in the element isolation region. It is no exaggeration to say that this element isolation technology and polysilicon wiring technology brought about the rise of today's LSI industry. However, since the microfabrication era from submicron to deep submicron has been reached, this LOCOS technology is finally approaching its limits. The biggest problems are the erosion of the element formation region (active region) due to the presence of so-called bird's beaks and the generation of crystal defects due to the generation of local stress during the formation of the field oxide film. In particular, bird's beaks are a hindrance to high integration for VLSI or ULSI, and the thickness of oxide film 82 must be reduced in order to reduce erosion by bird's beaks and miniaturization. However, reducing the thickness of the oxide film 82 causes a problem that the withstand voltage between elements decreases. In order to overcome this, various improvements of the LOCOS method and new separation techniques have been proposed. For example, as an improved element isolation technique based on the LOCOS method, an improved coplanar method, a direct nitride film mask method, or SWAMI (Side WALL Masked Isolation) is known, and a selective epitaxial method, a U-groove method, and the like have also been proposed. In addition to these element isolation techniques, an oxide film embedding method called a BOX (Buried OXide) method as shown in FIG. 16 has attracted attention as an element isolation technique in VLSI and the like of submicron and deep submicron dimensions. This is because the U-groove is formed in the silicon substrate 5 and then SiO.₂This is an element isolation technique for depositing an insulating material 77 such as a so as to fill a U groove.
[0003]
Various requirements such as uniformity, flatness, step coverage (step coverage), film quality, and low process temperature are imposed on the insulating film deposition technique used in the BOX method. Of these, step coverage and process temperature reduction are particularly important. High-quality insulating films are required at low temperatures for the manufacture of semiconductor integrated circuits, such as gigascale integrated circuits (GSI), which are becoming increasingly highly integrated. In response to this requirement, monosilane (SiH) that can be formed at a relatively low temperature (300 to 450 ° C.)._Four) And N₂LTO (Low Temperature Oxide), which is a CVD technique using O and the like, is known, but LTO generally has poor step coverage and poor film quality although it depends on the formation conditions. In particular, an oxide film formed by an atmospheric pressure CVD method or a low pressure CVD method exhibits a tensile stress and has a defect that crack resistance is weak.
[0004]
In view of these requirements, TEOS (tetraethyl orthosilicate: Si (OC₂H_Five)_FourResearch on CVD technology using organic silicon materials such as) is active. For example, TEOS and O_ThreeAccording to this reaction, the insulating film can be formed at a low temperature of 450 ° C. or lower, and the step coverage is good.
[0005]
[Problems to be solved by the invention]
Among the BOX methods shown in FIG. 16, a relatively shallow groove is advantageous for miniaturization, and is also referred to as a shallow trench isolation (STI) method. However, this STI method is advantageous in terms of miniaturization of the element as compared with the LOCOS method, but an insulating material (for example, silicon of silicon) and a semiconductor substrate such as silicon that becomes an active element region (element forming region). Since the thermal expansion coefficient differs from that of the oxide), stress is generated in the semiconductor substrate during the formation of the element isolation region or during the LSI manufacturing process after the element isolation region is formed, and is indicated by a thick solid line in FIG. There is a problem in that crystal defects such as dislocations 12 are generated. In particular, when the formation of silicon oxide is performed using an organic silicon source as a raw material, the problem of impurities caused by the organic silicon source raw material purification technology has been highlighted. That is, at present, it is difficult to obtain a high-purity organic silicon source.₂) Other than impurities (eg H₂O, organic matter, etc.) is SiO₂Residual or adsorbed inside. Therefore, various problems resulting from the dissociation of these impurities are caused by the subsequent heat process at 800 to 1000 ° C. The water | moisture content as an impurity in an organic silicon source raw material is normally contained 100-20 ppm. For this reason, for example, in a silicon device, a silicon substrate and embedded SiO₂The thermal expansion coefficient is different from that of (embedded oxide film), and film shrinkage occurs due to dissociation of moisture in the buried oxide film, resulting in excessive compressive stress being applied to the silicon substrate. Further, the conventional STI structure shown in FIG. 16 has a drawback in that crystal defects are easily introduced into the substrate during the element isolation region formation or in the thermal process accompanying the subsequent element manufacturing process. In other words, the conventional element isolation technique based on the STI method using an organic silicon source has a primary problem that crystal defects such as dislocations 12 are easily generated, propagated and propagated on the surface layer of the substrate, and accompanying these problems. However, these crystal defects easily capture metal impurities, and a large number of crystal defects occur in the element formation region (active region), so that there is a secondary problem that electrical defects such as junction leakage are likely to occur. .
[0006]
In particular, in the actual LSI manufacturing process, in addition to the stress due to the existence of the element isolation region itself, various multilayer films having different properties such as stress due to damage caused by ion implantation, and electrodes, interlayer insulating films, etc. The stress accompanying the formation is generated, and crystal defects are likely to occur. There is also a synergistic effect of crystal defects caused by the STI structure itself and crystal defects caused by the other. Crystal defects generated in the substrate easily capture metal impurities and the like. For this reason, in the conventional STI method, there is a problem that electrical defects such as junction leakage increase and dielectric breakdown of the gate oxide film occur due to the presence of crystal defects in the active layer (element formation region). there were. Therefore, the development of element isolation technology that does not cause crystal defects in the element formation region is an important issue to be solved in future miniaturized LSI manufacturing.
[0007]
That is, in element isolation technologies such as miniaturized GSI, ULSI, and VLSI, conditions such as the absence of bird's beaks, a flat surface, and the absence of crystal defects are required. Although there is no bird's beak problem in the STI method, the suppression of the flatness of the surface and the occurrence of crystal defects are important issues to be solved.
[0008]
In view of the above problems, the present invention is a semiconductor device using an STI method or a buried element isolation method similar to the STI method,₂An object of the present invention is to provide a semiconductor substrate for a highly integrated semiconductor in which crystal defects generated in an element formation region due to the stress of the semiconductor are reduced.
[0009]
Another object of the present invention is SiO₂The present invention provides a method for manufacturing a semiconductor substrate capable of reducing crystal defects caused by the stress of the semiconductor substrate, suppressing a pn junction leakage current in an element formation region, and simultaneously achieving high integration density.
[0010]
Still another object of the present invention is to provide a method for manufacturing a semiconductor substrate, in which a high-quality oxide film having an etching rate equivalent to that of a thermal oxide film can be embedded in the element isolation region at a low temperature.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the first feature of the present invention is that a surface of a semiconductor substrate is formed as illustrated in FIGS. 1 (e), 7 (f), 9 (g) and 14 (e). An element isolation semiconductor substrate comprising a plurality of groove portions 6 formed in a portion, a buried oxide film 71 formed inside the groove portion 6, and an element formation region between the groove portions 6 and 6, The buried oxide film 71 is formed by either an organic silicon-based CVD method, a so-called SOG (Spin-on-glass) method, such as a resin glass coating method or an anodic oxidation method, followed by heat treatment at a temperature of 1100 to 1350 ° C. The oxide film is made. Here, the “plurality of grooves” means that a plurality of grooves are observed in a cross section when observed on a predetermined cut surface, and the shape on the plane pattern is not limited. That is, in a fixed case, these groove portions may be continuously formed as one groove portion as a planar pattern. For example, although the corresponding plan view of FIG. 1 is omitted, the plurality of groove portions 6 shown in FIG. 1 (a) are n as shown in the central portion of FIG. 1 (e).⁺Source region 91, n⁺It should be understood that it can be understood that the MOS transistor or the like having the drain region 92 is formed as an integral region surrounding the element formation region where the drain region 92 is formed. Alternatively, as shown in FIG. 12, the buried oxide film 71 may be arranged in an island shape around the element formation region and may not be completely surrounded. In any case, when two or more grooves are present so as to sandwich the element formation region when observed in a certain cross section, it corresponds to “a plurality of grooves” in the present invention. Although the object of the present invention can be achieved even if the oxide film is heat-treated at a temperature of 1350 ° C. or higher, it is difficult to configure the apparatus such as a reaction tube or a furnace for heat treatment, and contamination from the furnace to the semiconductor substrate is also caused. It becomes a problem, so it is not realistic considering the current technology. It will be apparent to those skilled in the art that the temperature cannot be higher than the melting point of the oxide film.
[0012]
Preferably, in the first feature, the depth d of the grooves 6 formed on the surface of the semiconductor substrate and the width l of the openings of the grooves 6₁Aspect ratio d / l defined by the ratio of₁Is 10 or less. As shown in FIG. 10, the first feature of the present invention is that the defect density observed in the element formation region is reduced when the aspect ratio is 10 or less, and the stress of the buried oxide film 71 is insufficiently reduced when the aspect ratio is 10 or more. This is because it has been experimentally clarified that the defect density due to the stress is not reduced. Preferably, the groove width l₁Is the minimum space width, and the width l of the element formation region₂Defined in this predetermined direction in a line-and-space repeating pattern in a predetermined direction with the minimum line width as₁And l₂Ratio to₁/ L₂Is 1.5 or less. As shown in FIG.₁/ L₂If it is 1.5 or more, the stress of the oxide film cannot be reduced even by heat treatment at 1100 ° C. to 1350 ° C., and crystal defects occur. This l₁/ L₂Is defined with respect to a certain direction, and is a direction orthogonal to the repeating direction of the line and space pattern, that is, a direction orthogonal to the cutting plane XX in FIG. The ratio of the pattern dimensions of the pattern that does not become the minimum line width or the minimum space width may be 1.5 or more. FIG. 12 shows a case where the line and space pattern exists in two directions. In FIG. 12, the ratio l in the XX direction._1x/ L_2xIs defined, and the ratio is 1 in the Y-Y direction._1y/ L_2yIs defined. In such a case, the ratio should be 1.5 or less in at least one of the directions. For example
l_1x/ L_2x≦ 1.5 …… (1)
l_1y/ L_2y> 1.5 (2)
If so, equation (1) may be adopted. In the opposite case, equation (2) may be adopted. Of course the ratio l in both directions_1x/ L_2x, L_1y/ L_2yBoth of them may be 1.5 or less. “1 defined in a predetermined direction” of the present invention₁And l₂As described above, the “ratio to” is defined in any one direction, and the ratio l in the defined direction.₁/ L₂If it is 1.5 or less, it should be understood that the other directions are not questioned.
[0013]
The second feature of the present invention is the element isolation semiconductor substrate having the shape as illustrated in FIGS. 1E, 7F, 9G, and 14E, which is the same as the first feature. The buried oxide films 25 and 71 are amorphous silicon oxide films each including a ring structure having a five-membered ring or more and a ring structure having a four-membered ring or less in a predetermined ratio.
[0014]
Here, the predetermined ratio corresponds to a three-membered ring, a four-membered ring, or a multi-membered ring structure having five or more members as shown in FIGS. 4 (a) and 4 (b). The ratio of the integrated intensity of each Raman shift to the whole (integrated intensity of all spectra) means a predetermined ratio. That is, as shown in FIGS. 4 (a) and 4B (b), the wave number is 300 to 700 cm.^-1It means the ratio of the integrated intensity of each Raman shift when the entire spectral region is. Here, the integrated intensity of each Raman shift is defined within a predetermined spectral range including the corresponding peak.
[0015]
That is, as shown in FIG.
(i) Lamammaft integrated intensity ratio corresponding to five or more rings is substantially 85% or more of the whole,
(ii) the integral intensity ratio of the Raman shift corresponding to a 4-membered ring or a 3-membered ring is substantially 15% or less of the whole,
Amorphous silicon oxide film (SiO2) that satisfies at least one of the two conditions₂Therefore, the stress in the buried oxide films 25 and 71 and the stress at the interface between the buried oxide films 25 and 71 and the semiconductor substrates 5, 16, and 23 are alleviated, and dislocations in the element formation region are reduced. Generation | occurrence | production will be suppressed. Here, “substantially 85% or more” means that about 80% or more is allowed as indicated by an error bar in FIG. “Substantially 15% or less” means that about 20% or less is allowed. When both the 3-membered ring and the 4-membered ring are included, the sum of the 3-membered ring and the 4-membered ring may be substantially 15% or less. That is, it should be understood that 85% or more and 15% or less in the present invention means the relationship shown in FIG. Of course, the background component is removed in the calculation of the integral intensity ratio in the second feature of the present invention. According to the structure of the second feature of the present invention, the leakage current of the pn junction formed in the element formation region is reduced, and a high-density integrated circuit having good characteristics can be realized. Note that the etching rate (etching rate) of the oxide film containing substantially 85% or more of the 5-membered ring or more and substantially 15% or less of the 4-membered ring or 3-membered ring of the present invention is NH as shown in FIG._FourThe etching rate by F is 130 nn / min or less, which is substantially equal to the corresponding etching rate of the thermal oxide film. Therefore, as a simple verification of the composition of a five-membered ring or more and a four-membered ring, the etching rate may be examined.
[0016]
The third feature of the present invention is to include at least the following steps as exemplified in FIGS. 1A to 1E or FIGS. 7D to 7F. That is,
(A) a first step of forming a plurality of grooves 6 in a part of the surface of the semiconductor substrates 5 and 16 as shown in FIG. 1 (a) or FIG. 7 (d);
(B) a second step of burying oxide films 7 and 71 in the groove 6 by organic silicon CVD as shown in FIG. 1B, FIG. 7C, or FIG.
(C) at least a third step of heat-treating the oxide film 71 at a substrate temperature of 1100 ° C. to 1350 ° C. As described above, the “plurality of groove portions” is a concept when viewed in a constant cross section. The organic silicon-based CVD method is TEOS (Tetraethylorthosilicate; Si (OC₂H_Five)_Four), TMOS (Tetramethoxysilane; Si (OCH_Three)_Four), TPOS (Tetrapropoxysilane; Si (OC_ThreeH₇)_Four), Or DADBS (Diacetoditertiarybutoxysilane; (C_FourH₉O)₂Si- (OCOCH_Three)₂) Or the like, which is an organic silicon source.
[0017]
Preferably, the organic silicon-based CVD method in the second step is any one of an atmospheric pressure CVD method, a low pressure CVD method, a plasma CVD method, a photo CVD method, and a liquid phase CVD method. Atmospheric pressure CVD method is O₂Was introduced into an ozonizer and discharged to form ozone (O_ThreeThe so-called ozone-based atmospheric pressure CVD method may be used. Low pressure CVD (LPCVD) is, for example, TEOS-O_ThreeThis is a CVD method in which the above reaction is performed at a reduced pressure of 6.7 kPa or the like. What is plasma CVD? 13.56MH_zOr 150KH_zTEOS, O using a plasma discharge of a degree₂, He or the like may be used. The photo-CVD method is light mainly using ultraviolet light energy such as excimer laser light, high-pressure mercury lamp, mercury-xenon lamp, etc. by ArF (193 nm), KrF (249 nm), XeCl (308 nm), XeF (350 nm), etc. The reaction may be performed. The liquid phase CVD method is, for example, O excited by RF discharge.₂And TMS (Tetramethylsilane; Si (CH_Three)_Four) At −40 ° C.
[0018]
Preferably, the oxide film formed by organic silicon CVD is H.₂Reducing gas such as He, Ne, Ar, Kr, Xe, etc., O₂, N₂, HCl, CO or CO₂Or a mixed gas composed of two or more gases selected from these.
[0019]
Further, the formation of the buried oxide film in the second step is specifically performed by depositing the oxide film 7 thicker than the groove as shown in FIG. 1B, and then, as shown in FIG. Preferably, the method includes planarizing the surface until the surface of 5 is substantially exposed. Here, “the surface of the semiconductor substrate is substantially exposed” does not necessarily need to be etched back until the semiconductor substrate 5 is completely exposed. For example, if necessary in the subsequent steps, 50 nm to 100 nm, or This means that even if an extremely thin oxide film of about 300 nm is etched back so as to remain on the surface of the semiconductor substrate 5 and the surface of the semiconductor substrate is planarized, it is understood that it is “substantially exposed”. Either the planarization process or the heat treatment process may be performed first. Therefore, contrary to the above, as the second step, only the step of forming an oxide film thicker than the depth of the groove by organic silicon CVD is used, and after the heat treatment in the third step, the surface flattening step is performed as the fourth step. You may go.
[0020]
The important point in the third feature of the present invention is the heat treatment temperature (annealing temperature). FIG. 2 shows a result of trial manufacture of an element isolation semiconductor substrate structure by performing heat treatment at intervals of 50 ° C. between 1000 ° C. and 1350 ° C. after the organic silicon CVD method. That is, after forming the element isolation region, an element isolation semiconductor substrate after forming an element such as a MOS transistor in an element formation region (SDG region) having a width of 0.3 μm between the trenches to constitute a MOS integrated circuit, It is the result of surface SEM observation. As shown in FIG. 2, it can be seen that dislocations frequently occur at a low-temperature heat treatment temperature of 1100 ° C. or lower. This is a dislocation similar to the dislocation 12 in the conventional STI substrate indicated by the thick solid line in FIG.
[0021]
The data in FIG. 2 is the result of measuring dislocation density in a 1 mm × 1 mm square region at five points in the surface by making dislocation pits manifest by selective etching and performing SEM observation, and averaging those values. At a heat treatment temperature of 1000 ° C. to 1100 ° C., there are about 10 dislocations 12 / μm similar to the thick solid line in FIG. 16 (prior art).²Although it has occurred, it can be seen that the heat treatment temperature is higher, that is, it is reduced in the temperature range of the present invention. Further, a MOS transistor is formed in the SDG region where the element isolation is performed, and n corresponding to the pn junction structure in the MOS transistor.⁺The result of measuring the junction leakage characteristics of the -p diode is shown in FIG. It can be seen that the leakage current is reduced in the substrate that has been heat-treated at 1100 ° C. or higher. This result is the cause of leakage current n⁺This reflects that the dislocation of the −p well junction is suppressed, and shows that the stress control of the buried oxide film according to the present invention is effective for suppressing dislocation and reducing the leakage current. Similar results are apparent when used for element isolation of the bipolar integrated circuit shown in FIG. 8, and the heat treatment in the temperature region (1100 ° C. to 1350 ° C.) of the present invention is more effective than the heat treatment at 1000 ° C. or lower. SiO₂It can be seen that the stress is reduced and the junction leakage current is reduced.
[0022]
The fourth feature of the present invention is that
(A) A first semiconductor substrate having first and second main surfaces is prepared, and a direct bonding oxide film 24 is formed on the first main surface of the first semiconductor substrate 23 as shown in FIG. Is formed by an organic silicon-based CVD method, and after the first heat treatment is performed at a substrate temperature of 1100 ° C. to 1350 ° C., the surface is flattened as shown in FIG. A first step of performing a first heat treatment at a substrate temperature of 1100 ° C. to 1350 ° C. after performing
(B) The first semiconductor substrate 23 and the second semiconductor different from the first semiconductor substrate 23 through the direct bonding oxide film 25 whose surface is planarized as shown in FIG. The substrate 26 is directly bonded to form a so-called SOI (Silicon-On-Insulator) substrate, and then the back surface of the first semiconductor substrate 23 is ground, polished and etched as shown in FIG. 9C. The second step of adjusting to the thickness of
(C) Third groove portion 6 is formed in a part of the second main surface located on the side of first semiconductor substrate 23 not facing second semiconductor substrate 26 as shown in FIG. Step (FIG. 9 (d) is reversed from FIG. 9 (c)),
(D) a fourth step of forming a buried oxide film 7 as shown in FIG. 9 (e) in each of the plurality of trenches 6 by an organic silicon CVD method;
(E) a fifth step of performing a second heat treatment on the buried oxide film 7 at a substrate temperature of 1100 ° C. to 1350 ° C .;
And at least. Here, the first semiconductor substrate 23 and the second semiconductor substrate 26 do not have to be the same type of semiconductor substrate, and may be a combination of different types of semiconductors such as Si and SiC. That is, Group IV, III-V, II-VI group semiconductors and amorphous materials other than Si can be selected as the first and second semiconductor substrates. Note that the first heat treatment in the first step may be omitted, and the heat treatment at 1100 ° C. to 1350 ° C. under the same conditions as the first heat treatment may be performed at the time of direct bonding in the second step. Alternatively, the first heat treatment may be omitted, and the first heat treatment may be substituted by the second heat treatment in the fifth step.
[0023]
According to the configuration of the fourth feature of the present invention, the stress of the buried oxide film 71 and the direct bonding oxide film 25 is reduced, and the occurrence of crystal defects such as dislocations in the element formation region is suppressed.
[0024]
The fifth feature of the present invention is:
(A) A first semiconductor substrate having first and second main surfaces is prepared, and a plurality of grooves are formed in a part of the first main surface of the first semiconductor substrate 23 as shown in FIG. A first step of forming
(B) As shown in FIG. 14A, a bonding oxide film 25 is directly formed on the first main surface of the first semiconductor substrate by an organic silicon CVD method, and heat treatment is performed at a substrate temperature of 1100 ° C. to 1350 ° C. After the second step, the second step of planarizing the oxide film 25 on the first main surface of the first semiconductor substrate 23 as shown in FIG. 14B, or the first step as shown in FIG. 14B. A second step of performing a heat treatment at a substrate temperature of 1100 ° C. to 1350 ° C. after planarizing the oxide film 25 on the first main surface of the semiconductor substrate 23;
(C) The first semiconductor substrate 23 and the second semiconductor substrate 26 different from the first semiconductor substrate are directly bonded via the direct bonding oxide film 25 as shown in FIG. Thereafter, the thickness of the first semiconductor substrate 23 is decreased until a part of the direct bonding oxide film 25 is exposed, and, as shown in FIG. 14D, the second main surface of the first semiconductor substrate 23 is formed on the second main surface. A third step of forming an element formation region surrounded by the direct bonding oxide film 25;
And at least. Here, the first semiconductor substrate 23 and the second semiconductor substrate 26 do not have to be the same type of semiconductor substrate, and may be a combination of different types of semiconductors such as Si and SiC. That is, Group IV, III-V, II-VI group semiconductors and amorphous materials other than Si can be selected as the first and second semiconductor substrates.
[0025]
According to the fifth feature of the present invention, since the buried oxide film 25 and the direct bonding oxide film 25 can be simultaneously formed by one organic silicon-based CVD method, the number of processes is reduced as compared with the fourth feature. To do. That is, the direct bonding oxide film 25 exposed on the surface of the first semiconductor substrate 23 also functions as a buried oxide film. In addition, since the heat treatment process is less than the fourth feature, it contributes to the lowering of the process temperature.
[0026]
According to the configuration of the fifth feature of the present invention, the stress of the buried oxide film 25 and the direct bonding oxide film 25 is reduced, and the occurrence of crystal defects such as dislocations in the element formation region is suppressed.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. Although it is common in the representation of semiconductor device drawings, it should be understood that the following drawings are schematic rather than accurate dimensions. In particular, it should be noted that the relative relationship of the thickness of each layer is different from the actual ratio.
[0028]
(First embodiment)
FIG. 1E is a cross-sectional structure of a buried element isolation semiconductor substrate (a shallow trench isolation (STI) semiconductor substrate) for a MOS integrated circuit according to the first embodiment of the present invention. (D) is process sectional drawing which shows the manufacturing method to FIG.1 (e). In the element isolation semiconductor substrate according to the first embodiment of the present invention, a buried oxide film 71 is formed inside a groove formed from the surface of the semiconductor substrate 5 as shown in FIG. N between the element formation regions between the buried oxide film 71 and the buried oxide film 71.⁺Source region 91, n⁺A MOS transistor including drain region 92, gate oxide film 8, polysilicon gate electrode 98, source electrode 93, drain electrode 94, and interlayer insulating film 79 is formed.
[0029]
In the MOS integrated circuit formed on the element isolation semiconductor substrate according to the first embodiment of the present invention, the stress of the buried oxide film 71 is relaxed by performing heat treatment as shown below. The dislocation 12 as shown in FIG. 16 described in the prior art is not generated. Therefore, the pn junction leakage current due to dislocation is also reduced.
[0030]
The element isolation semiconductor substrate according to the first embodiment of the present invention can be manufactured by the following processes.
[0031]
(A) First, a silicon oxide film 17 of, eg, 100 nm is formed on the surface of a mirror surface silicon substrate having a plane orientation (100) by a steam oxidation method (wet oxidation method) or the like, and a photoresist (not shown) is formed on the surface of the oxide film 17. And the oxide film 17 is etched by photolithography using the photoresist as a mask. By this etching, a silicon etching mask pattern made of the oxide film 17 is formed, and the other surface of the silicon substrate 5 is exposed. Then, after removing the photoresist used for the oxide film etching, the exposed portion of the silicon substrate 5 is grooved with a width of 0.3 μm and a depth of 1 μm as shown in FIG. Form. The RIE of the silicon substrate 5 is, for example, CF_FourAnd H₂A high frequency power of 13.56 MHz is 0.22 W / cm at a pressure of 1.3 Pa.²This can be done by applying. Or SF₆And O₂Or mixed gas with CCl_FourFor example, RIE may be performed.
[0032]
(B) Next, after cleaning the substrate, as shown in FIG. 1B, an organic silicon source such as TEOS (Si (OC₂H_Five)_FourAn oxide film 7 is formed by a CVD method using Before depositing this oxide film, either thermal oxide film or Si_ThreeN_FourMay be formed thinly. This oxide film 7 is formed on the entire surface of the Si substrate with a thickness equal to or greater than the depth of the groove, for example, 1.1 μm in order to completely fill the groove. As a material for filling the groove, an oxidizing agent such as N is added to the organic silicon source.₂O, O₂, O_ThreeThe thing which added etc. may be sufficient. Organic silicon source, SiH_FourSilicon hydride such as SiCl_FourThe trenches can be filled with a silicon oxide film even by CVD using silicon chloride alone or a mixture of two or more of these raw materials, or an oxide may be added to each raw material. .
[0033]
(C) Subsequently, as shown in FIG. 1C, the silicon substrate 5 in portions other than those embedded in the trenches is exposed to the outside by, for example, etching back by the CDE method, and is flattened.
[0034]
(D) The buried oxide film 71 formed by the organic silicon source is made of SiO.₂In order to contain a large amount of impurities other than the above, for example, water, heat treatment is performed at 1100 to 1350 ° C. as shown in FIG. As shown in FIG. 1D, a slight curve (concave portion) is generated by the heat treatment. This process is for example N₂Among them, heat treatment for about 2 hours is sufficient, but the atmosphere gas for heat treatment is O₂, HCl, reducing gas, inert gas, the same result can be obtained. Although the case where the heat treatment is performed after removing and planarizing the oxide film on the substrate other than the element isolation region, the oxide film 7 on the substrate other than the element isolation region is removed after performing the heat treatment first. Thus, the same effect can be obtained even when flattening.
[0035]
(E) Finally, as shown in FIG. 1E, a MOS transistor is formed in the element formation region between the trenches, that is, the SDG region (width 0.3 μm). The formation of the MOS transistor is performed in a self-aligned manner using a polysilicon gate 78.⁺The drain region 92 may be formed by a standard MOS process, and description thereof is omitted here.
[0036]
The dislocation density in the element formation region after forming a MOS transistor in the element formation region as shown in FIG. 1 (e) is 1 / μm as shown in FIG.²It is as follows. The measurement result of the dislocation density in FIG. 2 is data on the average of 5 points in a 1 mm × 1 mm square region after SEM observation after selective etching of the sample.
[0037]
FIG. 3 shows a leakage current of a pn junction diode having a TEG pattern corresponding to the structure of the MOS transistor. That is, n⁺N formed between source region 91 and p well 5⁺FIG. 3 shows the p junction leakage current, which is reduced to 15 pA or less. Since the diode area of the TEG pattern is 350 μm × 240 μm, this is 1.7 × 10^-8A / cm²This means that the leakage current density can be reduced to the following. The result of FIG. 3 indicates that the cause of the leakage current is n according to the first embodiment of the present invention.⁺This shows that the dislocation at the p-junction is suppressed.
[0038]
FIGS. 4A, 4B, and 5 show Raman scattering of the structure of the oxide film according to the first embodiment of the present invention that enables reduction of the dislocation density and reduction of the leakage current. It is the result of using and examining. That is, first, an oxide film is uniformly formed in a plane on a silicon substrate by the above-described method of forming a buried insulating film, and the oxide film (SiO₂) Structure was investigated by Raman scattering spectroscopy. SiO₂Has a small Raman scattering cross section, and in the measurement, the peak of Raman scattering due to vibration from the Si substrate becomes dominant.₂From the spectrum of the Raman scattering shift of the silicon substrate on which the surface is formed, SiO 2₂SiO having a plurality of peaks as shown in FIG. 4A by subtracting the Raman scattering shift spectrum of the Si substrate on which no film is formed.₂A spectrum of Raman scattering is obtained. Further, when this peak is separated by simulation, it can be separated into a 3-membered ring, a 4-membered ring, and a multi-membered ring having 5 or more members as shown in FIG. This method for separating the ring structure is described in C.I. J. et al. Breinker et al. . J. et al. Non-Cryst. Solids 82 (1986) 177 and the like. In FIG. 4A, annealing 1 is a heat treatment for 1 hour at 1000 ° C., and annealing 2 is a heat treatment for 1 hour at 1150 ° C. Also, annealing 1 and annealing 2 are both N₂This is a heat treatment in a gas atmosphere.
[0039]
FIG. 5 shows the integrated intensity of the spectrum of each Raman shift for each heat treatment temperature, and the ratio to the total integrated intensity (hereinafter referred to as the integrated intensity ratio) is obtained. The total integrated intensity is wave number 300-700cm^-1Is the value obtained by subtracting (excluding) the background value from the Si substrate. It can be seen that from 1100 ° C. at which the occurrence of dislocation is reduced, the integrated intensity ratio of three- and four-membered rings is reduced, and the integrated intensity ratio of multi-membered rings of five or more members is increased. That is, SiO₂If the integral strength ratio of a 4-membered ring or less is substantially 15% or less of the whole, or the integral strength ratio of a multi-membered ring of 5 or more members is substantially 85% or more of the entire ring structure, It can be seen that the stress of the embedding material, which is the cause of the occurrence, is relaxed and the dislocation can be suppressed. Considering the error of measurement of Raman scattering, etc., as shown in FIG. 6, it can be said that the effect of the present invention can be obtained if the 4-membered ring or less is about 20% or less and the 5-membered ring or more is about 80% or more.
[0040]
FIG. 6 shows the etching rate (etching rate) of the oxide film according to the first embodiment of the present invention. NH of the oxide film heat-treated at the heat treatment temperature of the present invention, that is, 1100 ° C. to 1350 ° C._FourThe etching rate with the F (ammonium fluoride) solution is 130 nm / min or less, which is substantially equal to the etching rate of the thermal oxide film shown on the left side of FIG. An oxide film deposited by an organic silicon-based CVD method and not heat-treated, that is, an oxide film of so-called “as debo” has an etching rate of about 650 nm / min._FourEtched by F. Therefore, it can be seen that the high-temperature annealing of the present invention reduces the etching rate of the oxide film while reducing the five-membered ring or more to 80%. 5- or more-membered, three- or four-membered SiO measured by oxide film etching rate and Raman scattering₂It can be said that the respective content ratios of correspond substantially.
[0041]
In the first embodiment of the present invention, the oxide film 7 is formed by the CVD method using an organic silicon source such as TEOS in the step (b). The oxide film forming method is such an organic silicon type. A method other than CVD may be used. For example, a so-called SOG (Spin-on-glass) method may be used. In the SOG method, resin glass in which polysiloxane or the like is dissolved in a solvent such as acetone or xylene is applied using a spinner or the like, and the solvent is removed by pre-baking at 80 ° C. to 100 ° C.₂This is a method of forming a film. SiO by SOG method₂The effect similar to the above can be obtained by heat treatment at 1100 to 1200 ° C. after the film is formed. That is, also in the case of the SOG method, the integral intensity ratio of a multi-membered ring of five or more rings determined from the Raman scattering spectrum is substantially 85% or more of the whole, and the integral intensity ratio of a three-membered ring or four-membered ring is substantially equal. By setting it to 15% or less of the total, dislocation is suppressed and leakage current is reduced. The resin glass is described in Japanese Patent Publication No. 58-51422, US Pat. Nos. 3,985,597, 4,004044, and the like. These resin glasses are commercially available, for example, Allied Signal-Accuspin 418/720, Allied Signal-Accuglass T-11 / T-14, Dow-Corning 805, Owens-Illinois650, General Electric SR125 / SR124, etc. may be used. . After prebaking at 80 ° C. to 100 ° C., low temperature annealing at about 600 ° C. may be performed, and then high temperature annealing at 1100 ° C. to 1350 ° C. may be performed.
[0042]
(Second Embodiment)
FIG. 7 (f) is a cross-sectional view showing the structure of an element isolation semiconductor substrate for a bipolar integrated circuit according to the second embodiment of the present invention, and FIGS. 7 (a) to 7 (e) are views of FIG. 7 (f). It is typical sectional drawing which shows the manufacturing method until it reaches a structure. A method for manufacturing an element isolation semiconductor substrate for a bipolar integrated circuit according to the second embodiment of the present invention includes:
(A) First, as shown in FIG. 7 (a), the surface of the p-type silicon substrate 13 is SiO.₂A film 14 is formed.
[0043]
(B) Next, this SiO₂As shown in FIG. 7B, the film 14 is patterned by using a photolithography method using a photoresist as a mask to expose a part of the surface of the silicon substrate 13 to form a diffusion mask 14. Then, using this diffusion mask 14, Sb (antimony) is thermally diffused to obtain an impurity density of 3 × 10.²⁰cm^-3Of n⁺A buried layer 15 is formed.
[0044]
(C) After the oxide film is removed, as shown in FIG._FourAnd SiH₂Cl₂PH as a doping gas and silane compounds such as_ThreeA phosphorus compound such as H₂The n layer 16 having a film thickness of 2.5 μm is epitaxially grown on the substrate by decomposition at a high temperature while flowing a carrier gas.
[0045]
(D) Next, an oxide film 17 is formed on the n layer 16 to a thickness of about 0.3 μm, a photoresist pattern is formed on the oxide film 17 by photolithography, and then the oxide film 17 is formed using the photoresist as a mask. A window is opened and an etching mask 17 is formed. Thereafter, the photoresist is removed, and the n-layer 16 is selectively etched using the oxide film 17 as a mask layer to form a groove having a depth of about 3 μm in the n-layer 16 as shown in FIG. Since this selective etching has anisotropy, CCl_FourOr C₂Br₂F_FourRIE method is used. SF if the groove aspect ratio is large₆Low temperature microwave plasma etching with gas plasma is preferred. For example, plasma etching may be performed by cooling the substrate temperature to −80 ° C. to −150 ° C.
[0046]
(E) Further, as in the case of the first embodiment of the present invention, a trench is embedded by CVD using an organic silicon source such as TEOS, TMOS, and TPOS as shown in FIG.
[0047]
(F) Finally, the surface was flattened as shown in FIG.₂Heat treatment is performed by holding in an atmosphere for 2 hours. The atmosphere of this heat treatment is N₂O other than gas₂, HCl, reducing gas, or inert gas. Note that the same effect as described above can be obtained by changing the order, performing heat treatment at 1100 ° C. to 1350 ° C. immediately after CVD, and then performing etch back, that is, planarization. This trench is used as an element isolation region, and n⁺Collector drawer area 20, p⁺Base region 21, n⁺Emitter region 22 is formed to complete the bipolar transistor as shown in FIG. In FIG. 7F, illustration of an emitter metal electrode, a collector metal electrode, an interlayer insulating film, and the like is omitted for the sake of simplicity, but a standard bipolar IC structure is shown. Is naturally provided.
[0048]
FIG. 8 shows the result of investigating the leakage current using the TEG pattern for the element characteristics of the npn bipolar transistor according to the second embodiment of the present invention. p⁺P between the base region 21 and the n collector region 16⁺The leakage current of the TEG pattern corresponding to the −n junction is measured and plotted against each heat treatment temperature. The diode area of the TEG pattern is 350 × 240 μm. P in the temperature range of the present invention (1100 ° C. to 1350 ° C.)⁺-N junction leakage current is 1.7 × 10^-8A / cm²It can be seen that the dislocation, which is the cause of leakage current, is suppressed.
[0049]
(Third embodiment)
FIG. 9G is a cross-sectional view of an element isolation semiconductor substrate according to the third embodiment of the present invention, and FIGS. 9A to 9F are schematic diagrams showing a manufacturing method up to FIG. 9G. FIG. In the third embodiment of the present invention, a case where the present invention is applied to a BiCMOS integrated circuit will be described, but it is needless to say that the present invention can also be applied to a MOS integrated circuit, a bipolar integrated circuit, a static induction transistor (SIT) integrated circuit, and the like. A method of manufacturing a semiconductor substrate for a BiCMOS integrated circuit according to the third embodiment of the present invention includes:
(A) First, as shown in FIG. 9A, an n-type silicon substrate (semiconductor) having a first main surface (front surface) and a second main surface (back surface) having a predetermined plane orientation such as (100) plane Substrate) 23 is prepared. The surface of the n-type silicon substrate 23 (first main surface) is formed with a 1 μm-thick SiO 2 film by CVD.₂A film 56 is formed. CVD is TEOS, HMDS (Hexamedisiloxane); Si₂O (CH_Three)₆), OMCTS (Octamethylcyclotetrasiloxane); c (OSi (CH_Three)₂)_Four) Or the like may be used.
[0050]
(B) Next, SiO in FIG.₂CVD-type n-type silicon substrate 23 is formed at 1100 ° C. to 1200 ° C., N₂Hold in an atmosphere for 2 hours and heat-treat. Thereafter, the oxide film is flattened to a thickness of 0.3 μm using a mechanical and chemical polishing (CMP) method or the like while suction-fixing the back surface, and the oxide film 25 for direct bonding (hereinafter referred to as “SDB”). Is formed as shown in FIG.
[0051]
(C) Next, a silicon substrate 26 whose surface is polished to a mirror surface is prepared separately, and the n-type silicon substrate 23 and the silicon substrate 26 are connected to each other through the SDB oxide film 25 as shown in FIG. Bonding and heat treatment at 1100 ° C. for 1 to 2 hours form an SDB substrate. At this time, heat treatment may be performed by applying a voltage. Next, the back surface (second main surface) of the n-type silicon substrate 23 is polished to adjust the thickness so that the thickness of the n-type silicon substrate 23 becomes 1 μm. Note that if the silicon substrate is bonded at 1100 ° C. or higher, substantially the same effect as the heat treatment (b) can be obtained. It is also possible to use heat treatment. It is also possible to perform the heat treatment at the time of bonding to 1200 ° C., or the heat treatment at the time of bonding in two stages of 1100 ° C. and 1200 ° C.
[0052]
(D) Next, the state of FIG. 9C is turned upside down, and the back surface (second main surface) of the n-type silicon substrate 23 is turned up as shown in FIG. 9D. A 300 nm thermal oxide film 17 is formed on the second main surface of the n-type silicon substrate 23 formed by the SDB method, and a part of the thermal oxide film 17 is formed into a predetermined pattern using the photoresist as a mask by photolithography. The photoresist used as an etching mask for the thermal oxide film 17 is removed by etching. Using the thermal oxide film 17 thus obtained as a mask, CCl_Four, SF₆9D, a portion of the n-type silicon substrate 23 is etched by a depth of 1 μm until the SDB oxide film 25 is exposed, thereby forming a U-groove 6 as shown in FIG.
[0053]
(E) Next, as shown in FIG. 9 (e), TEOS, TMCTS (1, 3, 5, 7-tetramethylcyclotetrasiloxane; c (OSiHCH_Three)_FourOr TES (Triethylsilane; SiH (C₂H_Five)_ThreeSiO) using a low pressure CVD method (LPCVD method) using an organic silicon source such as₂Film 7 is deposited 1.1-1.5 μm. An ECR plasma CVD method or an ICP-CVD method may be used instead of the LPCVD method. As a material for embedding the U groove 6, an oxidizing agent such as N is added to the organic silicon source.₂O, O₂, O_ThreeThe thing which added etc. may be sufficient. Organic silicon source, SiH_FourSilicon hydride such as SiCl_FourThe U-groove 6 can be filled with the silicon oxide film 7 by a CVD method using silicon chloride alone or a mixture of two or more of these raw materials as raw materials. Oxides may be added to the material.
[0054]
(F) Subsequently, CVDSiO is performed by the CDE method or the like.₂By etching back the film 7, the surface of the n-type silicon substrate 23 other than the portion buried in the U-groove 6 is exposed to the outside, and is planarized as shown in FIG.
[0055]
(G) The buried oxide film 71 formed by the CVD method using the organic silicon source in the state shown in FIG.₂In order to contain a large amount of other impurities such as water, heat treatment is performed at 1100 to 1350 ° C. This heat treatment is for example N₂In this case, the atmosphere gas may be about 2 hours.₂, HCl, reducing gas, inert gas or CO, CO₂But similar results are obtained. After this heat treatment, if a CMOS circuit and a bipolar circuit are formed in the element formation region formed of the n-type silicon substrate 23 surrounded by the buried oxide film 71 using a well-known MOS process and bipolar process, respectively, as shown in FIG. A BiCMOS integrated circuit as shown in FIG. Even if the heat treatment at 1100 ° C. to 1200 ° C. in the step (b) is omitted and the heat treatment at 1100 ° C. to 1350 ° C. in the step (g) is substituted, the object of the present invention can be substantially achieved. In this case, there is an advantage that the process is simplified.
[0056]
As described above, in the case of using an organic silicon source, for example, an insulating material by a CVD method using TEOS as a raw material as the element isolation insulating film, the stress is reduced by performing the heat treatment of the third embodiment of the present invention, It is possible to reduce the occurrence and growth of dislocations during the element isolation region formation or during the subsequent heat treatment in the element manufacturing process. Therefore, according to the third embodiment of the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.^-8A / cm²It can be lowered to the following, and high performance of the BiCMOS integrated circuit can be realized.
[0057]
In addition, U groove width l of U groove depth d in the first to third embodiments.₁Aspect ratio d / l₁Is an example and need not be limited to the aspect ratio described above. As shown in FIG. 10, the aspect ratio d / l₁If the oxide film embedded in the U-groove having a thickness of 10 or less is heat-treated under the heat treatment conditions (1100 ° C. to 1350 ° C.) of the present invention, the defect density decreases, so the aspect ratio d / l₁May be appropriately selected as long as the value is 10 or less. As shown in FIG. 10, the aspect ratio d / l is outside the range of the heat treatment conditions of the present invention such as 1000 ° C. and 1050 ° C.₁It can be seen that the defect density is not reduced even when the value is 10 or less.
[0058]
FIG. 13 shows a separation groove width l in a line and space repeating pattern in a certain direction.₁And the width l of the element formation region₂Ratio to₁/ L₂Is the result of investigating the defect density (dislocation pit density) in the element formation region when changing. That is, in the line and space pattern in which the U grooves 6 in the element isolation region are arranged as shown in FIG.₁And the width l of the element formation region₂The embedded element isolation substrate was manufactured by changing the ratio of the above to 0.003 to 10, and the dislocation pits in the element formation region were selectively etched to be revealed and measured. Fig.11 (a) is XX direction sectional drawing of FIG.11 (b). In this case, FIG. 13 shows a result of comparison in which an oxide film is buried in the U groove by a CVD method using an organic silicon source as a raw material, and heat treatment is performed at 1000, 1050, 1100, 1200, and 1350 ° C. for 2 hours. As shown in FIG.₁/ L₂However, the number of defects increases at 1.5 or more. Therefore, the present invention provides the width l of the element isolation region.₁Is the width l of the element formation region₂If it is within this range, it is effective in the above first to third embodiments.₁/ L₂Any other value may be selected and used. l₁/ L₂The condition of ≦ 1.5 is defined by a line and space pattern in a certain direction. For example, as shown in FIG. 12, when there is a line-and-space pattern in the XX direction and a line-and-space direction in the Y-Y direction, it is defined in either direction._1x/ L_2xOr l_1y/ L_2yIt is sufficient that at least one of the values is 1.5 or less. The pattern as shown in FIG. 12 is a typical pattern in a MOS / DRAM or the like.
[0059]
(Fourth embodiment)
FIG. 14E is a cross-sectional view of an element isolation semiconductor substrate according to the fourth embodiment of the present invention, and FIGS. 14A to 14D are schematic diagrams showing a manufacturing method up to FIG. 14E. FIG. In the fourth embodiment of the present invention, a case where the present invention is applied to a CMOS integrated circuit will be described. However, the present invention is also applicable to other MOS integrated circuits such as an nMOS (integrated circuit), bipolar integrated circuits, BiCMOS integrated circuits, SIT integrated circuits, and the like. Of course you can. A method for manufacturing a semiconductor substrate for a CMOS integrated circuit according to the fourth embodiment of the present invention includes:
(A) First, as shown in FIG. 14A, an n-type (100) plane silicon substrate 23 having a first main surface (front surface) and a second main surface (back surface) is prepared. A V-groove having a depth of 1.2 to 1.5 μm is formed at a predetermined location on the main surface. The predetermined place means a place that finally becomes an element isolation region. The V-groove is formed by a known method, for example, by forming a thermal oxide film of 150 to 300 nm on the surface (first main surface) of the n-type silicon substrate 23, and by photolithography, a predetermined portion of the thermal oxide film is formed. The n-type silicon substrate 23 may be anisotropically etched using KOH, ethylenediamine pyrocatechol (EDP), or the like using the thermal oxide film as a mask. The V groove is an example, and may be a U groove as in the first to third embodiments of the present invention. CCl for U groove_Four, SiCl_Four, PCl_Three, SF₆The depth may be 1.2 to 1.5 μm by RIE or ECR ion etching using the like. In either case of U groove or V groove, the width l of the separation groove₁And the width l of the element formation region₂Ratio of₁/ L₂Is preferably 1.5 or less. Next, an oxide film having a thickness of about 1.7 to 2 μm is formed by LPCVD using an organic silicon source such as TEOS, DADBS, OMCTS, TMS, and HMD. A thickness of 1.7 to 2 μm refers to the thickness of a flat portion where no groove is formed. Note that coated glass (SOG) may be applied by a spinner or the like instead of the organic silicon CVD method.
[0060]
(B) Next, SiO in FIG.₂The CVD-type n-type silicon substrate 23 is 1200 ° C., N₂Hold in an atmosphere for 2 hours and heat-treat. Thereafter, the oxide film is flattened to a thickness of 0.3 μm using a CMP method or the like while suction-fixing the back surface (second main surface), and the SDB oxide film 25 is as shown in FIG. To form. At this time, the atmospheric gas is O₂, HCl, reducing gas, inert gas or CO, CO₂But similar results are obtained.
[0061]
(C) Next, a silicon substrate 26 whose surface is polished to a mirror surface is prepared separately, and the n-type silicon substrate 23 and the silicon substrate 26 are mutually connected via the SDB oxide film 25 as shown in FIG. The SDB substrate is formed by heat treatment at 1100 ° C. to 1150 ° C. for 60 minutes to 2 hours. At this time, heat treatment may be performed by applying a pulse voltage under reduced pressure (vacuum). For example, the pressure may be reduced to 0.1 Pa and a pulse voltage of ± 350 V may be applied at 800 ° C. for about 10 minutes.
[0062]
(D) Next, if the back surface (second main surface) of the n-type silicon substrate 23 is polished so that the thickness of the n-type silicon substrate 23 becomes 1 μm, the oxidation of SDB is performed on the back surface of the n-type silicon substrate 23. A part of the film 25 is exposed. FIG. 14D shows a cross-sectional view of the substrate in this state, and the n-type silicon substrate 23 is positioned on the upper side by reversing the vertical relationship with FIG. 14C. Therefore, by this step, the element formation region 23 surrounded by the buried oxide film 25 is completed on the second main surface of the n-type silicon substrate.
[0063]
(E) Next, a p-well 31 is formed inside the element formation region 23 using a well-known MOS process as shown in FIG.⁺The source / drain regions 32 and 33 and the element formation region 23 are formed with a p-type portion where p-well is not formed.⁺If the source / drain regions 34 and 35 are formed, and further the gate oxide film, polysilicon gate electrodes 98 and 98, and metal wiring are formed on the surface thereof, the CMOS integrated circuit according to the fourth embodiment of the present invention is completed. To do.
[0064]
In the fourth embodiment of the present invention, the SDB oxide film and the buried oxide film can be simultaneously formed by one organic silicon-based CVD method (or application of SOG), and the first embodiment shown in FIGS. Compared with the third embodiment, the number of processes is reduced, and the productivity is increased accordingly. In addition, since the number of heat treatment steps is reduced as compared with the third embodiment, a semiconductor device can be manufactured with less heat history, and crystal defects can be reduced and a fine structure can be easily realized.
[0065]
In addition, the organic silicon-based CVD method has excellent step coverage and can form a thick oxide film at a lower temperature and in a shorter time than the formation of an SDB oxide film by thermal oxidation. (OSF) does not occur. Accordingly, there are few crystal defects in the element formation region, and as a result, leakage current in the CMOS circuit is reduced. In addition, since the step coverage is excellent, not only the case shown in FIG. 14A, but also a substrate having various uneven shapes is used to create an SOI substrate without being affected by the flatness. be able to.
[0066]
As described above, the U-groove may be used in the fourth embodiment of the present invention, but it is a matter of course that the aspect ratio in that case is preferably 10 or less. In the case of V-groove, the depth d_vAnd the opening width l on the surface side of the V-groove_{v 1}Ratio d_v/ L_{v 1}Is preferably 10 or less.
[0067]
As described above, in the CMOS integrated circuit, when the insulating material by CVD using an organic silicon source such as TEOS as a material is used as the element isolation insulating film, the stress is obtained by performing the heat treatment according to the fourth embodiment of the present invention. Thus, the generation and growth of dislocations during the formation of the element isolation region or during the heat treatment in the subsequent element manufacturing process can be reduced. Therefore, according to the fourth embodiment of the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.^-8A / cm²It can be reduced to the following, and high performance of CMOS / LSI can be realized.
[0068]
In the first to fourth embodiments of the present invention, a silicon oxide film (SiO 2) is formed by atmospheric pressure CVD or LPCVD.₂In the case where the film is deposited, SiO₂This CVD can also be performed by a liquid phase CVD method. In this case O₂A silicon oxide film may be deposited by causing the gas to undergo microwave discharge and reacting with TMS to bring the substrate temperature to −40 ° C. below the boiling point of the deposited particles. If heat treatment is performed in the same manner as in the first to fourth embodiments of the present invention after liquid phase CVD, the same effect as in the above embodiment can be obtained. Further, ethylene glycol, N-methylacetamide as a solvent and a small amount of potassium nitrate as an electrolytic solution are added, and an anodic oxidation using a silicon substrate as an anode and platinum as a counter electrode causes SiO into the U groove.₂A film may be formed. In this case as well, the same effect can be obtained by performing heat treatment at 1100 ° C. to 1350 ° C. as in the above embodiments. Also, SiO by plasma CVD method₂It is also possible to fill the U-groove with a film.
[0069]
【The invention's effect】
As described above in detail, in an MOS integrated circuit, a bipolar integrated circuit, a BiCMOS integrated circuit, or a SIT integrated circuit on a silicon semiconductor substrate, an organic silicon source, for example, an insulating material by a CVD method using TEOS as a raw material is used as an element isolation insulating film. In some cases, the heat treatment of the present invention can reduce the stress, and can reduce the occurrence and growth of dislocations during the formation of the element isolation region or during the subsequent heat treatment in the element manufacturing process. Therefore, according to the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.^-8A / cm²The following can be achieved, and high performance of integrated circuits such as MOS LSI and bipolar LSI can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing manufacturing steps of a buried element isolation semiconductor substrate for a MOS integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a density of crystal defects generated in an element formation region.
FIG. 3 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a leakage current of a pn junction formed in an element formation region.
FIG. 4 is a Raman scattering spectrum diagram by an oxide film with and without heat treatment (annealing 1 and annealing 2).
FIG. 5 is a graph showing the dependency of the integrated intensity ratio of each peak of Raman scattering on the heat treatment temperature of an oxide film.
FIG. 6 is a diagram showing a change in etching rate due to heat treatment.
FIG. 7 is a diagram showing a manufacturing process of a buried element isolation semiconductor substrate for a bipolar integrated circuit according to a second embodiment of the present invention.
FIG. 8 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a leakage current of a pn junction formed in an element formation region.
FIG. 9 is a diagram showing manufacturing steps of a buried element isolation semiconductor substrate for a BiCMOS integrated circuit according to a third embodiment of the present invention.
FIG. 10 is a diagram illustrating a relationship between an aspect ratio of a groove and a defect density.
FIG. 11 is a diagram showing the relationship between the width of a trench and the width of an element formation layer.
FIG. 12 is a plan view showing a case where a line and space pattern exists in two directions.
FIG. 13 shows l shown in FIG. 11 (or FIG. 12).₁/ L₂It is a figure which shows the relationship between and defect density.
FIG. 14 is a diagram showing a manufacturing process of the embedded element isolation semiconductor substrate for the CMOS integrated circuit according to the fourth embodiment of the present invention.
FIG. 15 is a diagram showing a structure of an element isolation semiconductor substrate by a typical LOCOS method as a conventional technique.
FIG. 16 is a diagram showing the occurrence of dislocations in the conventional buried element isolation technique.
[Explanation of symbols]
5,13 p-type silicon substrate
6 U groove
7,71,77 buried oxide film
8 Gate oxide film
12 dislocation
14, 17 Oxide film
15 n⁺Embedded area
16 n epitaxial growth layer
20 n⁺Collector electrode extraction area
21 p base region
22 n⁺Emitter area
23,81 Silicon substrate
24, 25 SDB oxide film
26 n-type silicon substrate
78, 79 interlayer insulation film
82 Oxide film
83 Element formation region
88 Nitride film
91 n⁺Source area
92 n⁺Drain region
93 Source electrode
94 Drain electrode
98,99 polysilicon gate electrode

Claims (12)

半導体基板の表面の一部に形成されたシャロウ・トレンチをなす複数の溝部と、
該溝部の内部に形成された、有機シリコン系ＣＶＤ法により形成され、前記有機シリコン系ＣＶＤ法による堆積後１１００℃〜１３５０℃の温度で熱処理され、前記溝部の内部において水分を解離された酸化膜からなる埋込酸化膜と、
前記溝部と溝部との間に形成され、前記熱処理により転位密度を１個／μｍ² 以下とした素子形成領域
とを備えることを特徴とするシャロウ・トレンチ分離半導体基板。A plurality of grooves forming a shallow trench formed in a part of the surface of the semiconductor substrate;
An oxide film formed inside the groove, formed by an organic silicon-based CVD method, heat-treated at a temperature of 1100 ° C. to 1350 ° C. after being deposited by the organic silicon-based CVD method, and moisture is dissociated inside the groove A buried oxide film comprising:
A shallow trench isolation semiconductor substrate comprising: an element formation region formed between the groove portions and having a dislocation density of 1 / μm ² or less by the heat treatment . 前記溝部の深さｄと、前記溝部の開口部の幅ｌ₁ の寸法との比で定義されるアスペクト比ｄ／ｌ₁ が１０以下であることを特徴とする請求項１記載のシャロウ・トレンチ分離半導体基板。2. The shallow trench according to claim 1, wherein an aspect ratio d / l ₁ defined by a ratio of a depth d of the groove and a dimension of a width l ₁ of the opening of the groove is 10 or less. Isolated semiconductor substrate. 前記溝部の開口部の幅ｌ₁ を最小スペース幅とし、前記素子形成領域の幅ｌ₂ を最小ライン幅とした所定の方向のライン・アンド・スペースの繰り返しパターンにおいて、該所定の方向で定義されるｌ₁ とｌ₂ との比ｌ₁／ｌ₂ が１．５以下であることを特徴とする請求項１記載のシャロウ・トレンチ分離半導体基板。In a line-and-space repeating pattern in a predetermined direction in which the width l ₁ of the opening of the groove is the minimum space width and the width l ₂ of the element formation region is the minimum line width, the pattern is defined in the predetermined direction. shallow trench isolation semiconductor substrate according to claim 1, wherein the l ₁ and the ratio l ₁ / l ₂ and l ₂ is 1.5 or less that. 前記埋込酸化膜は５員環以上の環構造および４員環以下の環構造を含む非晶質シリコン酸化膜であることを特徴とする請求項１記載のシャロウ・トレンチ分離半導体基板。   2. The shallow trench isolation semiconductor substrate according to claim 1, wherein the buried oxide film is an amorphous silicon oxide film including a ring structure having a 5-membered ring or more and a ring structure having a 4-membered ring or less. 前記埋込酸化膜のフッ化アンモニウム溶液によるエッチングレートは１３０ｎｍ／ｍｉｎ以下であることを特徴とする請求項１記載のシャロウ・トレンチ分離半導体基板。   2. The shallow trench isolation semiconductor substrate according to claim 1, wherein an etching rate of the buried oxide film with an ammonium fluoride solution is 130 nm / min or less. 少なくとも以下の工程を含むことを特徴とするシャロウ・トレンチ分離半導体基板の製造方法。
（イ）半導体基板の表面の一部にシャロウ・トレンチをなす複数の溝部を形成する第１工程
（ロ）該溝部に有機シリコン系ＣＶＤ法により酸化膜を埋め込む第２工程
（ハ）該第２工程後、前記酸化膜を基板温度１１００℃〜１３５０℃で熱処理し、前記溝部の内部において前記酸化膜中の水分を解離する第３工程The manufacturing method of the shallow trench isolation semiconductor substrate characterized by including the following processes at least.
(A) a first step of forming a plurality of grooves forming shallow trenches on a part of the surface of the semiconductor substrate; (b) a second step of burying an oxide film in the grooves by an organic silicon CVD method; After the step, the oxide film is heat-treated at a substrate temperature of 1100 ° C. to 1350 ° C. to dissociate moisture in the oxide film inside the groove. 前記第２工程における有機シリコン系ＣＶＤ法は常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法および液相ＣＶＤ法のうちのいずれかであることを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。  7. The shallow according to claim 6, wherein the organic silicon-based CVD method in the second step is any one of an atmospheric pressure CVD method, a low pressure CVD method, a plasma CVD method, a photo CVD method, and a liquid phase CVD method. A method for manufacturing a trench isolation semiconductor substrate. 前記第３工程における熱処理はＨ₂ 等の還元性ガス、Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ等の不活性ガス，Ｏ₂ ，Ｎ₂ ，ＨＣｌ，ＣＯ，およびＣＯ₂ のいずれか、又はこれらのうちから選択された２種以上のガスからなる混合ガス中で行なわれることを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。The heat treatment in the third step is any one of reducing gas such as H ₂ , inert gas such as He, Ne, Ar, Kr, and Xe, O ₂ , N ₂ , HCl, CO, and CO ₂ , or these 7. The method of manufacturing a shallow trench isolation semiconductor substrate according to claim 6, wherein the method is performed in a mixed gas composed of two or more kinds of gases selected from the above. 前記第２工程は、溝部よりも厚く酸化膜を堆積し、その後前記半導体基板の表面を前記半導体基板の表面が露出するまで平坦化し、前記溝部の内部に前記酸化膜を埋め込むことを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。The second step is characterized in that an oxide film is deposited thicker than the groove, and then the surface of the semiconductor substrate is planarized until the surface of the semiconductor substrate is exposed, and the oxide film is embedded in the groove. A method for manufacturing a shallow trench isolation semiconductor substrate according to claim 6. 前記第２工程は、溝部よりも厚く酸化膜を堆積する工程であり、前記第３工程の後で、前記半導体基板の表面を平坦化する第４工程をさらに含むことを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。  7. The second step is a step of depositing an oxide film thicker than the groove, and further includes a fourth step of planarizing the surface of the semiconductor substrate after the third step. The manufacturing method of the shallow trench isolation semiconductor substrate of description. 前記溝部の深さｄと、前記溝部の開口部の溝幅ｌ₁ の寸法との比で定義されるアスペクト比ｄ／ｌ₁ が１０以下であることを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。The shallow ratio according to claim 6, wherein an aspect ratio d / l ₁ defined by a ratio of a depth d of the groove and a dimension of a groove width l ₁ of the opening of the groove is 10 or less. A method for manufacturing a trench isolation semiconductor substrate. 前記溝部の幅ｌ₁ を最小スペース幅とし、前記素子形成領域の幅ｌ₂ を最小ライン幅とした所定の方向のライン・アンド・スペースの繰り返しパターンにおいて、該所定の方向で定義されるｌ₁ とｌ₂ との比ｌ₁ ／ｌ₂が１．５以下であることを特徴とする請求項６記載のシャロウ・トレンチ分離半導体基板の製造方法。The width l ₁ of the groove and the minimum space width, the repetitive pattern of predetermined direction of the line-and-space width l ₂ and the minimum line width of the element forming region, l ₁ defined by the predetermined direction 7. The method of manufacturing a shallow trench isolation semiconductor substrate according to claim 6, wherein the ratio l ₁ / l _{2 of the first} and _second layers is 1.5 or less.

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