JP4416874B2 - 半導体チップの製造方法 - Google Patents

半導体チップの製造方法 Download PDF

Info

Publication number
JP4416874B2
JP4416874B2 JP21924999A JP21924999A JP4416874B2 JP 4416874 B2 JP4416874 B2 JP 4416874B2 JP 21924999 A JP21924999 A JP 21924999A JP 21924999 A JP21924999 A JP 21924999A JP 4416874 B2 JP4416874 B2 JP 4416874B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
plating
layer
copper
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21924999A
Other languages
English (en)
Other versions
JP2000174050A (ja
Inventor
亮 榎本
英郎 矢橋
直 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP21924999A priority Critical patent/JP4416874B2/ja
Priority to EP99944862A priority patent/EP1154471B1/en
Priority to DE69939128T priority patent/DE69939128D1/de
Priority to PCT/JP1999/005285 priority patent/WO2000019517A1/ja
Priority to EP08153810A priority patent/EP1942523A1/en
Publication of JP2000174050A publication Critical patent/JP2000174050A/ja
Priority to US09/821,070 priority patent/US6492255B2/en
Application granted granted Critical
Publication of JP4416874B2 publication Critical patent/JP4416874B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、半導体チップ製造方法に関し、特に接続信頼性の高い半導体チップ製造方法に関する。
【0002】
【従来の技術】
図21に従来技術に係る半導体チップ330及びその実装形態を示す。半導体チップ330のアルミニウム電極パッド332には、ニッケルめっき層334及び金めっき層338を介して、バンプ310を形成するハンダ344が設けられている。ここで、半導体チップ330は、該バンプ310を介して、パッケージ350側の電極パッド352に電気的に接続されている。
【0003】
ところで、半導体チップ330とパッケージ350とは、熱膨張率が異なるため、両者の間に発生する応力を緩和することが必要であり、上記図21に示した実装形態においては、半導体チップ330とパッケージ350との間にアンダーフィル336を配設し、両者を固着させることにより、電気的接続部に応力を集中させないようにすることで、電気的接続部に破断が発生しないように構成されている。
【0004】
しかしながら、近年の半導体チップの高集積化に伴い、半導体チップのバンプが小型化され、上述した実装形態によっても、半導体チップ330とパッケージ350との間の応力により、小型化された電気的接続部が破断することがあった。
【0005】
【発明が解決しようとする課題】
このような問題点に対し、前記アルミニウム電極パッド332上にバリアメタル膜を介して柔軟性のある銅ポストを形成し、半導体チップ330とパッケージとの間に発生する応力を銅ポストにより吸収することが提案されているが、バリアメタル膜は、生産性に劣るばかりでなく、残留応力を有しており、アルミニウム電極パッド付近の半導体チップ機能に悪影響を及ぼすため、エリアパッド方式のアルミニウム電極パッドが形成された半導体チップに適用することが困難であった。
【0006】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高い信頼性で実装することのできる導体チップの製造方法を提供することにある。
【0009】
【課題を解決するための手段】
請求項の半導体チップの製造方法は、以下の(1)〜(3)の工程を少なくとも含むことを技術的特徴とする:
(1)半導体チップのアルミニウム電極パッド側の表面に樹脂絶縁層を形成し、次いで前記樹脂絶縁層にアルミニウム電極パッドに至る非貫通孔を形成する工程、
(2)前記非貫通孔の底部のアルミニウム電極パッドにジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
(3)前記非貫通孔に銅めっきにより、ビアを形成する工程。
【0010】
請求項の半導体チップの製造方法は、以下の(1)〜(3)の工程を少なくとも含むことを技術的特徴とする:
(1)半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
(2)前記半導体チップのアルミニウム電極パッド側の表面に樹脂絶縁層を形成し、次いで前記樹脂絶縁層にニッケルと銅の複合めっき層に至る非貫通孔を形成する工程、
(3)前記非貫通孔に銅めっきにより、ビアを形成する工程。
【0011】
請求項の半導体チップの製造方法は、以下の(1)〜(5)の工程を少なくとも含むことを技術的特徴とする:
(1)半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
(2)前記半導体チップのアルミニウム電極パッド側の表面に無電解銅めっき層を形成する工程、
(3)前記半導体チップの無電解銅めっき層の表面にめっきレジスト層を形成し、次いで前記無電解銅めっき層に至る非貫通孔を形成する工程、
(4)前記非貫通孔に銅めっきを充填し、ビアを形成する工程、
(5)前記めっきレジスト層を除去し、次いでエッチング処理を行いめっきレジスト層下の無電解めっき層を除去する工程。
【0012】
請求項1,2、5の半導体チップの製造方法では、アルミニウム電極パッドの表面に銅めっきによるビアが形成され、柔軟性を有する該銅めっきによるビアが半導体チップと基板との熱膨張差により発生する応力を吸収するため、半導体チップを高い信頼性でもって基板に実装することができ、半導体チップの接続信頼性を高めることができる。ここで、半導体チップのアルミニウム電極パッドの表面には、銅めっきを行うことは困難であるが、本発明では、アルミニウム電極パッドの表面にジンケート処理を行った後に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでビアを形成することができる。
【0014】
請求項では、ニッケルと銅の複合めっき層を0.01〜5μmの厚さとし、該複合めっきの銅めっき側表面のニッケル含有率が1〜70重量%とすることにより、銅めっきによるビアをより好適に形成することができる。
【0015】
請求項のビアは、15〜200μmの厚さの樹脂絶縁層に設けられた非貫通孔に銅めっきにより形成されたフィルドビアであり、直径が20〜100μmであることにより、半導体チップと基板との熱膨張差により発生する応力を吸収するに好適な柔軟性を有する。
【0016】
請求項のビアは、厚さが15〜200μm樹脂絶縁層に設けられた直径が20〜250μmの非貫通孔の底部および壁面に形成された厚さが5〜25μmの無電解銅めっき膜と内部に充填された樹脂からなるフィルドビアであり、半導体チップと基板との熱膨張差により発生する応力を吸収するに好適な柔軟性を有する。
【0017】
請求項10では、内部に樹脂が充填されたフィルドビアの表面に金属膜が形成されてなることにより、ビア上に半田等の接続用バンプを形成することができる。
【0018】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図1は本発明の第1実施形態に係る半導体チップを示している。
半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。本実施形態では、パッシベーション膜34の下面に樹脂絶縁層36が配設され、該樹脂絶縁層36には、該アルミニウム電極パッド32に至る非貫通孔36aが形成されている。そして、該非貫通孔36aには、ニッケルと銅との複合めっき層40を介在させて、銅めっきによるビア42が前記アルミニウム電極パッドに電気的に接続して形成されており、該ビア42には、半田等の低融点金属からなる突起状導体(バンプ)44が配設されている。
前記ニッケルと銅の複合めっき層40は、0.01〜5μmの厚さで、該複合めっき層の銅めっき側表面のニッケル含有量を1〜70重量%とすることにより、銅めっきによるビア42をより好適に形成することができる。
【0019】
半導体チップ30は、バンプ44により基板50のパッド52に接合され実装されており、樹脂絶縁層36と基板50は、絶縁性樹脂46により接着されている。
本発明において、前記低融点金属としては、Pb−Sn系半田、Ag−Sn系半田、インジウム系半田を使用することができる。
【0020】
前記ビアは、15〜200μmの厚さに形成された樹脂絶縁層36に設けられた非貫通孔36aに銅めっきにより形成され、直径が20〜100であることにより、半導体チップ30と基板50との熱膨張差により発生する応力をより好適に吸収できるため、電気接続部にクラックを発生させることがなく、半導体チップを高い接続信頼性でもって基板に実装することができる。
また、前記樹脂絶縁層36は、弾性率が1.0〜3.5GPaの軟質樹脂であるため、ビア42の柔軟性を損なうことがない。
【0021】
引き続き、図2〜図4を参照して第1実施形態に係る半導体チップ30の製造方法について説明する。
図2の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して後述する工程でバンプを形成する。ここでは、先ず、図2の工程(B)に示すように樹脂絶縁層36を形成する。
【0022】
この樹脂絶縁層36を形成するための樹脂としては、化学的な処理により非貫通孔を形成する場合には、感光性のエポキシ樹脂やポリイミド樹脂を使用し、図2の工程(C)に示すように乾燥処理を行った後、露光し、現像処理する。そしてさらに、加熱処理してアルミニウム電極パッド32に至る非貫通孔36aを有する樹脂絶縁層36を形成する。また、レーザーにより非貫通孔を形成する場合には、感光性樹脂である必要はなく、熱硬化性のエポキシ樹脂やポリイミド樹脂を用いることもできる。なお、非貫通孔は、電極パッド32の表面を変質させないように、露光・現像処理により形成することが望ましい。また、上述した樹脂絶縁層36は、表層部が半導体チップ側に比較して軟質になるようにすることが好ましい。
【0023】
次に、図2の工程(D)に示すように、アルミニウム電極パッド32の表面にめっき液からニッケルの析出を容易ならしめるジンケート処理を施す。このジンケート処理としては、例えば、半導体チップ30を常温で10〜30秒間、金属塩である酸化亜鉛と還元剤としての水酸化ナトリウムの混合液中に浸漬することにより行うことができる。
【0024】
引き続き、図3の工程(E)に示すように、半導体チップ30をニッケルと銅の複合めっき液中に浸漬し、ジンケート処理されたアルミニウム電極パッド32の上にニッケルと銅の複合めっき層40を0.01〜5μmの厚さに形成し、該複合めっき層の表面をニッケルが1〜70重量%含有する組成とする。この場合、該複合めっき層の表面をニッケル以外の成分は実質的に銅となり、表面に銅めっきによるビア42を容易に形成することができる。
【0025】
本実施形態では、ジンケート処理されたアルミニウム電極パッドの上に、直接ニッケルと銅の複合めっき層40を形成した。この代わりに、工程(F)に示すようにジンケート処理されたアルミニウム電極パッド32の上に、ニッケルめっき層38を析出させた後に、ニッケルと銅の複合めっき層40を形成することもできる。
【0026】
次に、図3の工程(G)に示すように、非貫通孔36a内にビア42を形成する。このめっきは、無電解めっきにより行う。電流を流さないため、半導体チップ30を損傷させることがない。
【0027】
ここでは、非貫通孔36aから突出しないようにビアを形成しているが、非貫通孔36aから盛り上がるように銅めっきを施してしてから、表面を研磨などで除去して、平坦化することもできる。
【0028】
引き続き、図4の工程(H)にて、ビア(銅めっきポスト)42の表面にバンプ(突起状導体)44を形成する。バンプ44は、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法、半田めっきを行う方法、あるいは半田溶融液に浸漬する方法により形成することができる。
【0029】
前記バンプの高さとしては、3〜60μmが望ましい。この理由は、3μm未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、60μmを越えると、バンプが溶融した際に横方向に拡がってショートの原因となる。
【0030】
最後に、工程(I)に示すように、該樹脂絶縁層36のバンプ44側の表面全面、または、工程(J)中に示すように基板50側の表面全面に、樹脂を塗布して、乾燥し、未硬化樹脂からなる接着剤層46を形成する。
【0031】
接着剤層46は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル(PPE: Polyphenylen ether)、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、BTレジンから選ばれる少なくとも1種の樹脂であることが望ましい。
【0032】
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。接着剤層の厚さは、5〜50μm が望ましい。接着剤層は、取扱が容易になるため、予備硬化(プレキュア)しておくことが好ましい。
【0033】
工程(J)に示すように、半導体チップ30と基板50とを、熱プレスを用いて加熱し加圧プレスすることにより、半導体チップ30と基板50とを接着する。ここでは、先ず、加圧されることで、該半導体チップ30のバンプ44が、該バンプ44と基板50のパッド52との間に介在している未硬化の接着剤(絶縁性樹脂)を周囲に押し出し、該バンプ44がパッド52と当接し両者の接続を取る。更に、加圧と同時に加熱されることで、接着剤層46が硬化し、半導体チップ30と基板50との間で強固な接着が行われる。なお、熱プレスとしては、真空熱プレスを用いることが好適である。これにより図1を参照して上述した半導体チップ30の基板50への取り付けが完成する。
【0034】
引き続き、本発明の第2実施形態に係る半導体チップ及び半導体チップの製造方法について図5〜図8を参照して説明する。図5は本発明の第2実施形態に係る半導体チップを示している。
【0035】
半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。アルミニウム電極パッド32には、ニッケルめっき層38,ニッケルと銅との複合めっき層40を介在させて、ビア42が形成されている。そして、該ビア42には、半田等の低融点金属からなる突起状導体(バンプ)44が配設されている。
【0036】
半導体チップ30では、突起状導体(バンプ)44によりアルミニウム電極パッド32と基板50側のパッド52との接続が取られている。
【0037】
ここで、銅めっきによるビア42は、高さ(H)15〜200μmに形成されている。一方、直径は20〜100μmに形成されている。ここで、半導体チップ30と基板50の熱膨張率は異なり、半導体チップ30の動作時に発生する熱により、半導体チップ30と基板50との間に応力が発生するが、柔軟性を有するビア42により応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ30と基板50との間に高い接続信頼性を与えている。
【0038】
また、なお、銅めっきによるビア42の高さHは15μm以上が良い。これは、15μm以下では、十分に応力を吸収することができないからである。他方、高さHは200μm以下であることが望ましい。これは、200μmよりも高いと、半導体チップ30の取り扱い性が劣るからである。
【0039】
引き続き、図6〜図8を参照して図5に示す半導体チップ30の製造方法について説明する。
図6の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して、以下の工程で銅めっきポスト及びバンプを形成する。ここでは、先ず、図6の工程(B)に示すように感光性のめっきレジスト36を塗布する。
【0040】
引き続き、図6の工程(C)に示すように、第1実施形態と同様の方法でアルミニウム電極パッド32への非貫通孔36aを有するめっきレジスト層36を形成する。なお、ここでは、化学処理により非貫通孔を形成したが、レーザーを用いることも可能である。
【0041】
次に、図6の工程(D)に示すように、アルミニウム電極パッド32にジンケート処理を施す。この例では、めっきレジスト層36の非貫通孔36aを形成してからアルミニウム電極パッド32にジンケート処理を施したが、めっきレジスト層36を形成する以前に予め半導体チップ30のアルミニウム電極パッド32にジンケート処理を施すことも可能である。
【0042】
引き続き、図7の工程(E)に示すように、半導体チップ30をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド32の表面にニッケルめっき層38を析出させる。なお、このニッケルめっき層を形成する工程は省略し、後述する複合めっき層をアルミニウム電極パッド32に直接形成することも可能である。
【0043】
そして、図7の工程(F)に示すように、該半導体チップ30を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層38の上に0.01〜5μmのニッケル−銅の複合めっき層40を形成する。この複合めっきの表面をニッケルが1〜70重量%、残部を主として銅とすることで、表面に銅めっきを容易に形成できるようにする。
【0044】
次に、図7の工程(G)に示すように、非貫通孔36a内にビア42を形成する。このめっきは、無電解めっきにより行う。ここでは、非貫通孔36aから突出しないように銅めっきポストを形成しているが、非貫通孔36aから盛り上がるように銅めっきしてから、表面を研磨などで除去して、平坦化することもできる。
【0045】
引き続き、図8の工程(H)にて、ビア42の表面にバンプ(突起状導体)44を形成する。
【0046】
最後に、工程(I)に示すように、めっきレジスト層36を剥離除去する。また、この実施形態では、めっきレジスト層を剥離除去したが、めっきレジスト層36を剥離除去することなく使用することも可能である。
【0047】
工程(J)に示すように、半導体チップ30のバンプ44と基板50のパッド52が対応するように、半導体チップ30を載置させて、リフローすることにより、図5に示すように半導体チップ30を基板50に取り付ける。
【0048】
この第2実施態様では、バンプ44を形成してからめっきレジスト層36を除去したが、ビア42の形成後、めっきレジスト層36を除去し、その後、半田転写等によりバンプを形成することも可能である。
【0049】
また、第2実施態様では、半導体チップ30と基板50との間にアンダーフィルを用いなくとも、高い接続信頼性を得ることができるが、更に、アンダーフィルを介在させることで接続信頼性を一層高めることも可能である。
【0050】
引き続き、本発明の第3実施形態に係る半導体チップ及び半導体チップの製造方法について図9〜図12を参照して説明する。図9は本発明の第3実施形態に係る実施態様に係る半導体チップを示している。
【0051】
半導体チップ30の下面には、パッシベーション膜34の開口にアルミニウム電極パッド32が形成されている。アルミニウム電極パッド32には、ニッケルと銅との複合めっき層40、無電解銅めっき膜41を介在させて、銅めっき導体42が形成されている。そして、該ビア42には、半田等の低融点金属からなる突起状導体(バンプ)44が配設されている。
【0052】
半導体チップ30では、突起状導体(バンプ)44によりアルミニウム電極パッド32と基板50側のパッド52との接続が取られている。
【0053】
ここで、銅めっきによるビア42は、高さ(H)15〜200μmに形成されている。一方、直径は20〜100μmに形成されている。ここで、半導体チップ30と基板50の熱膨張率は異なり、半導体チップ30の動作時に発生する熱により、半導体チップ30と基板50との間に応力が発生するが、柔軟性を有する銅めっきによるビア42により応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ30と基板との間に高い接続信頼性を与えている。
【0054】
なお、銅めっきによるビア42の高さHは15μm以上が良い。これは、15μm以下では、十分に応力を吸収することができないからである。他方、高さHは200μm以下であることが望ましい。これは、200μmよりも高いと、半導体チップ30の取り扱い性が劣るからである。
【0055】
引き続き、図10〜図12を参照して図9に示す半導体チップ30の製造方法について説明する。
図10の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して、以下の工程で銅めっきポストおよびバンプを形成する。ここでは、先ず、図10の工程(B)に示すようにジンケート処理を施す。
【0056】
引き続き、図10の工程(C)に示すように、該半導体チップ30を、ニッケル−銅の複合めっき液に浸漬し、アルミニウム電極パッド32の上に0.01〜5μmのニッケル−銅の複合めっき層40を形成する。この複合めっきの表面をニッケルが1〜70重量%、残部を主として銅とすることで、表面に銅めっきを容易に形成できるようにする。
【0057】
引き続き、半導体チップ30を無電解銅めっき液中に浸けて、下面側に均一に無電解銅めっき膜41を形成する(図10の工程(D))。
【0058】
その後、該無電解銅めっき膜41の上に感光性のめっきレジスト36を塗布する(図10の工程(E))。
【0059】
引き続き、めっきレジストの乾燥処理を行った後、露光し、現像処理し、アルミニウム電極パッド32の上層の無電解銅めっき膜41へ至る非貫通孔36aを有するめっきレジスト層36を形成する(図11の工程(F))。なお、ここでは、化学処理により非貫通孔を形成したが、レーザーを用いることも可能である。
【0060】
次に、図11の工程(G)に示すように、非貫通孔36a内に銅めっきによるビア42を電解めっきにより形成する。このめっきは、無電解銅めっき膜41を介して電流を流すことにより行う。
【0061】
ここでは、非貫通孔36aから突出しないように銅めっきポストを形成しているが、非貫通孔36aから盛り上がるように銅めっきしてから、表面を研磨などで除去して、平坦化することもできる。
【0062】
引き続き、図12の工程(H)にて、ビア42の表面にバンプ(突起状導体)44を形成する。
【0063】
最後に、図12の工程(I)に示すように、めっきレジスト層36を剥離除去し、めっきレジスト層36下の無電解銅めっき膜41をエッチングにより除去する。
【0064】
図12の工程(J)に示すように、半導体チップ30のバンプ44と基板50のパッド52が対応するように、半導体チップ30を載置させて、リフローすることにより、図9に示すように半導体チップ30を基板50に取り付ける。
【0065】
この第3実施態様では、バンプ44を形成してからめっきレジスト層36を除去したが、ビア42の形成後、めっきレジスト層36を除去し、その後、半田転写等によりバンプを形成することも可能である。
【0066】
また、第3実施態様では、半導体チップ30と基板50との間にアンダーフィルを用いなくとも、高い接続信頼性を得ることができるが、更に、アンダーフィルを介在させることで接続信頼性を一層高めることも可能である。
【0067】
引き続き、本発明の第4実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図13は本発明の第4実施形態に係る半導体チップを示している。
半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。本実施形態では、パッシベーション膜34の下面に樹脂絶縁層36が配設され、該樹脂絶縁層36には、該アルミニウム電極パッド32に至る非貫通孔36aが形成されている。そして、該非貫通孔36aの底部のアルミニウム電極パッド32には、ニッケルめっき層38,ニッケルと銅との複合めっき層40を介在させて、厚さ5〜25μmの銅めっきからなるビア43が形成されている。ビア43の内部には、銅フィラーを含む樹脂39が充填され、開口には無電解銅めっきからなる蓋めっき(金属膜)45が形成されている。そして、該蓋めっき45には、半田等の低融点金属からなる突起状導体(バンプ)44が配設されている。
【0068】
該半導体チップ30は、突起状導体(バンプ)44を介して基板50側のパッド52への接続されている。即ち、アルミニウム電極パッド32−ニッケルめっき層38−複合めっき層40−ビア43−蓋めっき45を介して接続が取られる。ここで、ビア43に充填された樹脂39は、特に導電性を有する必要はない。
【0069】
ここで、樹脂絶縁層36の厚さ(H)、及び、ビア43の高さは15〜200μmに形成されている。一方、ビア43の直径は20μm〜250μmに形成されている。樹脂絶縁層36は、弾性率1.0〜3.5GPaの軟質絶縁層であることが望ましい。ここで、半導体チップ30と基板50の熱膨張率は異なり、半導体チップ30の動作時に発生する熱により、半導体チップ30と基板50との間に応力が発生するが、可撓性を有する樹脂絶縁層36及び内部に弾性を有する樹脂39の充填されたビア43によって応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ30と基板50との間に高い接続信頼性を与えている。
【0070】
なお、樹脂絶縁層36の厚さは15μm以上が良い。これは、15μm以下では、十分に応力を吸収することができないからである。他方、厚さは200μm以下であることが望ましい。これは、200μmよりも厚いと、半導体チップ30と基板50との接続信頼性が低下するからである。
【0071】
引き続き、図14〜図16を参照して第4実施形態に係る半導体チップ30の製造方法について説明する。
図14の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して後述する工程でバンプを形成する。ここでは、先ず、図14の工程(B)に示すよう絶縁樹脂層36を形成する。
【0072】
この絶縁樹脂層36を形成する樹脂としては、本実施形態では、レーザーにより非貫通孔を形成するため、熱硬化性のエポキシ樹脂やポリイミド樹脂を用いる。ここで、第1実施形態と同様に化学的な処理により非貫通孔を形成する場合には、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図14の工程(C)に示すように乾燥処理を行った後、レーザにより非貫通孔36aを形成する。そしてさらに、加熱処理してアルミニウム電極パッド32に至る非貫通孔36aを有する絶縁樹脂層36を形成する。また、なお、上述しためっき絶縁樹脂層36は、表層部が半導体チップ側に比較して軟質になるようにすることが好ましい。
【0073】
次に、図14の工程(D)に示すように、ジンケート処理を施す。
【0074】
引き続き、図15の工程(E)に示すように、半導体チップ30をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド32の表面にニッケルめっき層38を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド32に直接形成することも可能である。
【0075】
そして、図15の工程(F)に示すように、該半導体チップ30を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層38の上に0.01〜5μmのニッケル−銅の複合めっき層40を形成する。この複合めっき層のニッケルが1〜70重量%、残部を主として銅とすることで、表面に銅めっきを容易に形成できるようにする。ここでは、めっきレジストを形成してから、複合めっき層を形成したが、第3実施形態のように、複合めっき層を形成してからめっきレジストを形成することも可能である。
【0076】
次に、図15の工程(G)に示すように、絶縁樹脂層36の表面に均一に無電解めっき(厚さ5〜25μm)を施すことで、非貫通孔36a内に銅めっきからなるビア43を形成する。
【0077】
引き続き、図15の工程(H)にて、ビア43の内部に、銅フィラーの添加された熱硬化性のエポキシ樹脂又はポリイミド樹脂を充填し、加熱する。ここで、銅フィラーを含む樹脂を用いているが、銅フィラーを含まない樹脂を用いることもできる。
【0078】
次に、図16の工程(I)にて、半導体チップ30を無電解銅めっき液に浸漬し、均一に無電解めっき膜45αを形成する。ここで、該ビア43に充填された樹脂39は、上述したようの銅フィラーを含むため、該開口を覆うように無電解めっき膜45αを形成することができる。その後、工程(J)にて、該レジストを形成して、無電解めっき膜45α及び下層の無電解めっき膜を除去することで、蓋めっき45を形成する。そして、該蓋めっき45に開口を設けたレジスト47を形成する。
【0079】
図16の工程(K)にて、蓋めっき45の表面にバンプ(突起状導体)44を形成する。
【0080】
半導体チップ30のバンプ44と基板50のパッド52が対応するように、半導体チップ30を載置させて、リフローすることにより、図13に示すように半導体チップ30を基板50に取り付ける。
【0081】
この第4実施形態では、バンプ44をリフローすることにより基板への取り付けを行っているが、第1実施形態の半導体チップのように接着剤を介して、基板へ取り付けることもできる。
【0082】
引き続き、本発明の第5実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図17は本発明の第5実施形態に係る半導体チップを示している。
半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。本実施形態では、パッシベーション膜34の下面に樹脂絶縁層36が配設され、該樹脂絶縁層36には、該アルミニウム電極パッド32に至る非貫通孔36aが形成されている。そして、該非貫通孔36aの底部のアルミニウム電極パッド32には、ニッケルめっき層38,ニッケルと銅との複合めっき層40を介在させて、銅めっきからなるビア43が形成されている。ビア43の内部には、エポキシフィラーを含む樹脂39が充填され、開口には無電解銅めっきからなる蓋めっき(金属膜)45が形成されている。そして、該蓋めっき45には、半田等の低融点金属からなる突起状導体(バンプ)44が配設されている。
【0083】
該半導体チップ30は、突起状導体(バンプ)44を介して基板50側のパッド52への接続されている。即ち、アルミニウム電極パッド32−ニッケルめっき層38−複合めっき層40−ビア43−蓋めっき45を介して接続が取られる。
【0084】
ここで、樹脂絶縁層36の厚さ(H)、及び、ビア43の高さは15〜200μmに形成されている。一方、ビア43の直径は20μm〜250μmに形成されている。樹脂絶縁層36は、弾性率1.0〜3.5GPaの軟質絶縁層であることが望ましい。ここで、半導体チップ30と基板50の熱膨張率は異なり、半導体チップ30の動作時に発生する熱により、半導体チップ30と基板50との間に応力が発生するが、柔軟性を有する樹脂絶縁層36及び内部に柔軟性を有する樹脂39の充填されたビア43によって応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ30と基板50との間に高い接続信頼性を与えている。この第5実施形態の半導体チップでは、ビア43の内部の樹脂39にはエポキシフィラーを含ませてあるため、金属フィラーを含む第4実施形態の半導体チップの樹脂39よりも柔軟性に優れている。レジスト層36の弾性率と同等に調整することで、より効率的に応力吸収を行うことができる。なお、前記フィラーとして本実施形態では、エポキシフィラーを用いているが、他の樹脂フィラー、シリコンゴムフィラー等のゴムフィラーを用いることも可能である。
【0085】
引き続き、図18〜図20を参照して第5実施形態に係る半導体チップ30の製造方法について説明する。
図18の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して後述する工程でバンプを形成する。ここでは、先ず、図18の工程(B)に示すように酸化剤に可溶性のエポキシフィラーを含む樹脂36を塗布する。
【0086】
次に、図18の工程(C)に示すよう露光・現像処理により非貫通孔36aを形成する。そしてさらに、加熱処理してアルミニウム電極パッド32に至る非貫通孔36aを有するめっきレジスト層36を形成する。
【0087】
そして、該半導体チップを酸化剤に浸漬し、工程(D)に示すようにレジスト層36の表面に存在するエポキシフィラーを溶解除去することにより、表面を粗化する。
【0088】
次に、アルミニウム電極パッド32の表面にニッケルめっき層或いはニッケルと銅との複合めっき層の析出を容易ならしめるジンケート処理を施す。
【0089】
引き続き、図19の工程(E)に示すように、半導体チップ30をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド32の表面にニッケルめっき層38を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド32に直接形成することも可能である。
【0090】
そして、図19の工程(F)に示すように、該半導体チップ30を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層38の上に0.01〜5μmのニッケル−銅の複合めっき層40を形成する。
【0091】
次に、図19の工程(G)に示すように、レジスト36の表面に厚さ5〜25μmの無電解めっきを施すことで、非貫通孔36a内に銅めっきからなるビア43を形成する。
【0092】
引き続き、図20の工程(H)にて、ビア43の内部に、上述したレジストの組成物と同様な樹脂を充填する。その後、加熱して、該ビア43内に樹脂39を形成する。
【0093】
次に、半導体チップを酸化剤に間浸漬し、工程(I)に示すように樹脂39の表面に存在するエポキシフィラーを溶解除去することにより、表面を粗化する。
【0094】
図20の工程(J)にて、半導体チップ30を無電解銅めっき液に浸漬し、均一に無電解めっき膜45αを形成する。ここで、樹脂39の表面を粗化してあるため、該ビア43の開口と無電解めっき膜45αとを密着させることができる。その後、工程(K)にて、該レジストを形成して、無電解めっき膜45α及び下層の無電解めっき膜を除去することで、蓋めっき45を形成する。そして、該蓋めっき45に開口を設けたレジスト47を形成し、蓋めっき45の表面にバンプ(突起状導体)44を形成する。バンプ44は、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法、半田めっきを行う方法、あるいは半田溶融液に浸漬する方法により形成することができる。
【0095】
半導体チップ30のバンプ44と基板50のパッド52が対応するように、半導体チップ30を載置させて、リフローすることにより、図17に示すように半導体チップ30を基板50に取り付ける。
【0096】
この第5実施形態では、バンプ44をリフローすることにより基板への取り付けを行っているが、第1実施形態の半導体チップのように接着剤を介して、基板へ取り付けることもできる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体チップの断面図である。
【図2】本発明の第1実施形態に係る半導体チップの製造工程図である。
【図3】本発明の第1実施形態に係る半導体チップの製造工程図である。
【図4】本発明の第1実施形態に係る半導体チップの製造工程図である。
【図5】本発明の第2実施形態に係る半導体チップの断面図である。
【図6】本発明の第2実施形態に係る半導体チップの製造工程図である。
【図7】本発明の第2実施形態に係る半導体チップの製造工程図である。
【図8】本発明の第2実施形態に係る半導体チップの製造工程図である。
【図9】本発明の第3実施形態に係る半導体チップの断面図である。
【図10】本発明の第3実施形態に係る半導体チップの製造工程図である。
【図11】本発明の第3実施形態に係る半導体チップの製造工程図である。
【図12】本発明の第3実施形態に係る半導体チップの製造工程図である。
【図13】本発明の第4実施形態に係る半導体チップの断面図である。
【図14】本発明の第4実施形態に係る半導体チップの製造工程図である。
【図15】本発明の第4実施形態に係る半導体チップの製造工程図である。
【図16】本発明の第4実施形態に係る半導体チップの製造工程図である。
【図17】本発明の第5実施形態に係る半導体チップの断面図である。
【図18】本発明の第5実施形態に係る半導体チップの製造工程図である。
【図19】本発明の第5実施形態に係る半導体チップの製造工程図である。
【図20】本発明の第5実施形態に係る半導体チップの製造工程図である。
【図21】従来技術に係る半導体チップの断面図である。
【符号の説明】
30 半導体チップ
32 アルミニウム電極パッド
34 パッシベーション膜
36 樹脂絶縁層
36a 非貫通孔
38 ニッケルめっき層
39 樹脂
40 複合めっき層
42 ビア
43 ビア
44 突起状導体(バンプ)
45 蓋めっき(金属膜)
50 基板
52 パッド

Claims (10)

  1. 以下の(1)〜(3)の工程を少なくとも含むことを特徴とする半導体チップの製造方法:
    (1)半導体チップのアルミニウム電極パッド側の表面に樹脂絶縁層を形成し、次いで前記樹脂絶縁層にアルミニウム電極パッドに至る非貫通孔を形成する工程、
    (2)前記非貫通孔の底部のアルミニウム電極パッドにジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
    (3)前記非貫通孔に銅めっきにより、ビアを形成する工程。
  2. 以下の(1)〜(3)の工程を少なくとも含むことを特徴とする半導体チップの製造方法:
    (1)半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
    (2)前記半導体チップのアルミニウム電極パッド側の表面に樹脂絶縁層を形成し、次いで前記樹脂絶縁層にニッケルと銅の複合めっき層に至る非貫通孔を形成する工程、
    (3)前記非貫通孔に銅めっきにより、ビアを形成する工程。
  3. 前記樹脂絶縁層は、感光性樹脂であり、露光現像して非貫通孔を形成することを特徴とする請求項あるいは記載の半導体チップの製造方法。
  4. 前記銅めっきは、無電解銅めっきであることを特徴とする請求項あるいは記載の半導体チップの製造方法。
  5. 以下の(1)〜(5)の工程を少なくとも含む半導体チップの製造方法:
    (1)半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
    (2)前記半導体チップのアルミニウム電極パッド側の表面に無電解銅めっき層を形成する工程、
    (3)前記半導体チップの無電解銅めっき層の表面にめっきレジスト層を形成し、次いで前記無電解銅めっき層に至る非貫通孔を形成する工程、
    (4)前記非貫通孔に銅めっきを充填し、ビアを形成する工程、
    (5)前記めっきレジスト層を除去し、次いでエッチング処理を行いめっきレジスト層下の無電解めっき層を除去する工程。
  6. 前記(4)の工程の銅めっきは、電解めっきである請求項記載の半導体チップの製造方法。
  7. 前記ニッケルと銅の複合めっき層は、0.01〜5μmの厚さで、該複合めっき層の銅めっき側表面は、ニッケルを1〜70重量%含有していることを特徴とする請求項1、2あるいはのいずれかに記載の半導体チップの製造方法。
  8. 前記ビアは、15〜200μmの厚さの樹脂絶縁層に設けられた非貫通孔に銅めっきにより形成されたフィルドビアであり、直径が20〜100μmであることを特徴とする請求項1、2あるいはのいずれかに記載の半導体チップの製造方法。
  9. 前記ビアは、15〜200μmの厚さの樹脂絶縁層に設けられた直径が20〜250μmの非貫通孔の底部および壁面に形成された厚さが5〜25μmの無電解銅めっき膜と内部に充填された樹脂からなるフィルドビアであることを特徴とする請求項1、2あるいはのいずれかに記載の半導体チップの製造方法。
  10. 前記内部に樹脂が充填されたフィルドビアの表面に金属膜を形成することを特徴とする請求項記載の半導体チップの製造方法。
JP21924999A 1998-09-30 1999-08-02 半導体チップの製造方法 Expired - Fee Related JP4416874B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP21924999A JP4416874B2 (ja) 1998-09-30 1999-08-02 半導体チップの製造方法
EP99944862A EP1154471B1 (en) 1998-09-30 1999-09-27 Semiconductor chip with bump contacts
DE69939128T DE69939128D1 (de) 1998-09-30 1999-09-27 Halbleiter-chip mit höckerartigen elektroden
PCT/JP1999/005285 WO2000019517A1 (fr) 1998-09-30 1999-09-27 Microplaquette semi-conductrice et procede de fabrication
EP08153810A EP1942523A1 (en) 1998-09-30 1999-09-27 Semiconductor chip and semiconductor chip manufacturing method
US09/821,070 US6492255B2 (en) 1998-09-30 2001-03-30 Semiconductor chip and method manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10-294637 1998-09-30
JP29463798 1998-09-30
JP21924999A JP4416874B2 (ja) 1998-09-30 1999-08-02 半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JP2000174050A JP2000174050A (ja) 2000-06-23
JP4416874B2 true JP4416874B2 (ja) 2010-02-17

Family

ID=26523006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21924999A Expired - Fee Related JP4416874B2 (ja) 1998-09-30 1999-08-02 半導体チップの製造方法

Country Status (1)

Country Link
JP (1) JP4416874B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4017378B2 (ja) * 2001-01-18 2007-12-05 イビデン株式会社 半導体チップおよびその製造方法
US7053479B2 (en) 2001-03-26 2006-05-30 Citizen Watch Co., Ltd. Package of semiconductor device and its manufacturing method
JP2003078006A (ja) * 2001-09-04 2003-03-14 Ibiden Co Ltd 半導体チップおよびその製造方法
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
JP4972280B2 (ja) * 2004-12-09 2012-07-11 ローム株式会社 半導体装置
JP4863861B2 (ja) * 2006-12-19 2012-01-25 富士通株式会社 半導体装置
JP5052605B2 (ja) 2007-05-11 2012-10-17 パナソニック株式会社 半導体チップ
JP2011054890A (ja) * 2009-09-04 2011-03-17 Ebara Corp バンプ形成方法及び接合方法
JP2012004601A (ja) * 2011-10-03 2012-01-05 Fujikura Ltd 半導体パッケージの製造方法
JP6558969B2 (ja) * 2015-06-10 2019-08-14 三菱電機株式会社 半導体チップ、半導体装置およびそれらの製造方法
JP7508887B2 (ja) 2020-06-19 2024-07-02 日本電気株式会社 量子デバイス及びその製造方法
WO2023021670A1 (ja) * 2021-08-19 2023-02-23 オリンパス株式会社 半導体装置、撮像ユニット、内視鏡、および、半導体装置の製造方法

Also Published As

Publication number Publication date
JP2000174050A (ja) 2000-06-23

Similar Documents

Publication Publication Date Title
JP3619395B2 (ja) 半導体素子内蔵配線基板およびその製造方法
EP1154471B1 (en) Semiconductor chip with bump contacts
US8324740B2 (en) Semiconductor device, and method of manufacturing multilayer wiring board and semiconductor device
JP4740406B2 (ja) 配線基板およびその製造方法
JP4416874B2 (ja) 半導体チップの製造方法
JP4022405B2 (ja) 半導体チップ実装用回路基板
JP2003007916A (ja) 回路装置の製造方法
JP4416876B2 (ja) 半導体チップ及び半導体チップの製造方法
JP2003007917A (ja) 回路装置の製造方法
JP2003007922A (ja) 回路装置の製造方法
JP4004196B2 (ja) 半導体チップ
JP4416875B2 (ja) 半導体チップ及び半導体装置の製造方法
JP3617072B2 (ja) チップキャリア
US8062927B2 (en) Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same
JP2002064162A (ja) 半導体チップ
JP2002064161A (ja) 半導体チップ及びその製造方法
JP2009212160A (ja) 配線基板およびその製造方法
JP3795628B2 (ja) 半導体チップを搭載する配線基板の製造方法
JPH104151A (ja) 半導体装置およびその製造方法
JP3963620B2 (ja) 半導体チップ及びその製造方法
CN111863737A (zh) 一种嵌入式器件封装基板及其制造方法
JP5311656B2 (ja) 配線基板
JP2001156121A (ja) バンプ付き二層回路テープキャリアおよびその製造方法
JP4818417B2 (ja) 半導体チップ及びその製造方法
JP5003741B2 (ja) 半導体チップ

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091125

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees