JP4410370B2 - 多層回路基板 - Google Patents
多層回路基板 Download PDFInfo
- Publication number
- JP4410370B2 JP4410370B2 JP2000062470A JP2000062470A JP4410370B2 JP 4410370 B2 JP4410370 B2 JP 4410370B2 JP 2000062470 A JP2000062470 A JP 2000062470A JP 2000062470 A JP2000062470 A JP 2000062470A JP 4410370 B2 JP4410370 B2 JP 4410370B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- circuit board
- multilayer circuit
- component
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、多層回路基板に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化・軽量化・高速化・高機能化に伴い、集積回路チップを実装したパッケージ基板においても、バイパスコンデンサ等の受動部品を直接に実装したものが開発されている。このようなＩＣパッケージ基板では、集積回路チップの高速化に伴い、受動部品を集積回路チップの近くに配置することで、集積回路チップと受動部品との間の配線によって形成されるループインダクタンスを小さくすることが要求されている。
【０００３】
ところで、受動部品を集積回路チップが実装されている面側と同じ面側に配置する場合には、受動部品と集積回路チップとの離間距離を約５ｍｍよりも近くに配置することが困難である。このため、未だ公知となっているものではなく関連技術であるが、本発明者らは、既に図１８および図１９に示すような、多層回路基板１００，１１０を開発してきている。これらの多層回路基板１００，１１０では、受動部品１０１を集積回路チップ１０２が実装される面側とは反対の面側に実装したものであり、上面側に集積回路チップ１０２が、下面側に受動部品１０１（例えば、チップコンデンサ）がそれぞれ実装されている。なお、両多層回路基板１００，１１０は、下面側にネイルヘッド型のピン１０３が突設されたピングリッドアレイ（ＰＧＡ）タイプのものである。
【０００４】
【発明が解決しようとする課題】
図１８に示すものでは、多層回路基板１００を製造するために、両面銅張積層板から形成された厚みの大きいコア基板１０４を使用しているために、集積回路チップ１０２と受動部品１０１との間の距離を短くするのに限界がある。加えて、受動部品１０１が裏面側に露出された状態となっているため、ピン１０３を介して多層回路基板１００を外部に接続する場合に受動部品１０１が邪魔となってしまう。このことは、特に、ピン１０３の代わりにハンダボールを使用したボールグリッドアレイ（ＢＧＡ）型の多層回路基板とした場合には、顕著な問題となる。加えて、ピン１０３のヘッド１０３Ａを回路基板のパッド１０５に面当たりで固定しているために、ピン１０３の固定強度を向上させることが難しい。
【０００５】
また、図１９に示すものでは、複数の片面銅張積層板のみから構成されたコアレス基板１１３が使用されており、その上面側には強化基板１１４が積層されている。この多層回路基板１１０では、厚いコア基板を使用していないために、集積回路チップ１０２と受動部品１０１との間の距離は短くできる。しかしながら、ピン１０３の強度を向上させることが難しく、またピン１１１の代わりにハンダボールを使用した場合には、受動部品１０１が取付時に邪魔となることは、上述の多層回路基板１００と同様である。
【０００６】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、集積回路チップと受動部品とをそれぞれ逆側の面に実装した多層回路基板において、受動部品の露出を回避できるものを提供することにある。また、そのような多層回路基板をＰＧＡタイプとした場合に、ピンの固定強度を向上させることが可能なものを提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために請求項１の発明に係る多層回路基板は、一面側には集積回路チップを実装するチップ用接続部が設けられ、他面側には前記集積回路チップに接続する受動部品を実装する部品用接続部が設けられた部品用区画と外部接続用端子が設けられた端子用区画とが設けられたものであって、前記他面側において、前記端子用区画は、前記部品用区画に対して、少なくとも前記受動部品の高さ分だけ高い位置に形成されており、前記外部接続用端子は、導電性のピンにより構成されているとともに、前記端子用区画は、硬質樹脂により形成されていることを特徴とする。
受動部品には、例えば、コンデンサや抵抗のような電子部品が含まれる。
【０００８】
部品用区画と端子用区画とは、多層回路基板において同じ面側に設けられていればよく、いずれが外側または内側の区画に形成されていてもよい。但し、集積回路チップが実装される位置の裏面側の位置に、部品用区画を設けることにより、集積回路チップと受動部品との間の離間距離をより短くすることができる。このため、集積回路チップが多層回路基板の中央に実装される場合には、部品用区画を中央に設け、その周囲に端子用区画を形成するとよい。また、そのときには、端子用区画が、部品用区画の周囲を取り巻くようにして形成されるので、受動部品が端子用区画によって覆われるようになり、受動部品が端子用区画によって保護される。
【００１０】
請求項２の発明は、請求項１に記載のものであって、前記チップ用接続部と前記部品用区画とは、厚さが０．１ｍｍ〜０．３ｍｍのフレキシブル基板に設けられている一方、前記端子用区画は、厚さが０．３ｍｍ〜０．８ｍｍの硬質基板に設けられていることを特徴とする。
【００１１】
【発明の作用、および発明の効果】
請求項１の発明によれば、端子用区画は、受動部品よりも高い位置に形成されているため、受動部品が多層回路基板を取り付けるときの邪魔となることがない。
【００１２】
そして、ピンの基端部に位置する端子用区画が、硬質樹脂から形成されているので、ピンの固定強度を向上させることができる。また、硬質樹脂を設けることにより多層回路基板の強度を向上させられる。このことは、特に多層回路基板をコアレス基板として構成したときに有利となる。
請求項２の発明によれば、端子用区画は、より厚い硬質基板によって形成されているので、多層回路基板の強度の向上を図れる。また、集積回路チップと受動部品とは、より薄いフレキシブル基板を挟んで実装されるので、離間距離を短くできる。
【００１３】
【発明の実施の形態】
＜第１実施形態＞
次に、本発明の第１実施形態について、図１〜図８を参照しつつ、詳細に説明する。本実施形態では、図８に示すように、チップ用接続部２と部品用接続部４とを備えた第１基板５と、端子用区画７を備えた第２基板８とを別々に製造し、それら両基板５，８を積層することにより多層回路基板９を製造する。
【００１４】
図８を参照しつつ、多層回路基板９の構成について説明すると次のようである。
第１基板５は多層回路基板であり、その一面側（図８において上面側）には集積回路チップ１を実装するためのチップ用接続部２が設けられており、他面側（図８において下面側）には受動部品３を実装するための部品用接続部４が設けられた部品用区画４Ａが備えられている。なお、第１基板５は略正方形状とされており、その中央に略正方形状の集積回路チップ１が実装されるようになっている。また、部品用区画４Ａは集積回路チップ１の位置に対応して設けられており、その周囲には、部品用区画４Ａを取り囲むようにして略ロ字状の端子用区画７が設けられている。
【００１５】
▲１▼第１基板の製造方法
次に、図１〜図３を参照しつつ、第１基板５の製造方法について説明する。出発材料は片面銅張積層板１０である。これは、例えばガラスクロスエポキシ樹脂の絶縁基材１１の一方の面に銅箔１２を貼り付けた周知の構造であり、その厚さは約７５μｍである。
【００１６】
この片面銅張積層板１０の絶縁基材１１側（図１において上面側）からレーザー照射を行って、絶縁基材１１を貫通して銅箔１２に到達するビアホール１３を所要位置に形成する（図１（Ｂ））。このレーザー加工は、パルス発振型炭酸ガスレーザー加工装置によって行われ、その加工条件は、パルスエネルギーが２．０ｍＪ〜１０．０ｍＪ、パルス幅が１μｓ〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましく、ビアホール１３の開口径は５０μｍ〜２５０μｍであることが望ましい。なお、生成されたビアホール１３の内部に残留する樹脂を取り除くため、酸素プラズマ放電、コロナ放電処理、過マンガン酸カリウム処理等によるデスミア処理を行うことが、接続信頼性確保の点で望ましい。
【００１７】
そして、銅箔１２を一方の電極とした電気メッキ法によりビアホール１３内にメッキ層１４を形成する（図１（Ｃ））。メッキ層１４を形成する金属としては、銅が最も好ましいが、その他、スズ、銀、半田、錫／銀、錫／銅、銅／銀等であってもよく、要するに、メッキ可能な金属であればよい。また、メッキ層１４の充填深さは、その上面が絶縁基材１１の表面と面一になる程度が好ましい。
【００１８】
次に、銅箔１２上にポリエチレンテレフタレート（ＰＥＴ）製の保護シート１５を貼り付けた上で（図１（Ｄ））、パラジウム触媒処理を経て化学銅メッキにより絶縁基材１１の銅箔１２とは反対側の他方の面に化学メッキ層１６を形成する（図１（Ｅ））。この化学メッキ層１６は、ビアホール１３を埋めるメッキ層１４に接触し、そのメッキ層１４を介して反対側の面の銅箔１２に電気的に接続している。
【００１９】
次に、その化学メッキ層１６を電極として電気メッキ（パネルメッキ）を行い、電気メッキ層１７を重ねて形成する（図１（Ｆ））。次に、保護シート１５を剥がした上で、銅箔１２および両メッキ層１６，１７を周知のエッチング手法によってエッチング処理し、導体回路２１，２２を形成する。このようにして製造された両面回路基板２０は、図２に示すように、第１導体回路２１と第２導体回路２２とが所定の箇所で絶縁基材１１を貫通するビアホール１３内のメッキ層１４によって接続された状態となっている。
【００２０】
次に、この両面回路基板２０をコア基板として第１基板５を構成すると、図３に示すようになる。両面回路基板２０の上下両側にそれぞれ一枚の片面回路基板３０，３０が積層されており、両基板２０，３０間は接着剤層３４によって接着されている。各片面回路基板３０は、７５μｍの片面銅張積層板から形成されたものであり、絶縁基材３１の一方の面側（互いに外側を向いた面側）に設けられた銅箔をエッチングすることにより所要パターンの導体回路３５が設けられている（これらの導体回路３５のうちの一部が、チップ用接続部２および部品用接続部４となる。）。
【００２１】
また、絶縁基材３１を貫通して形成されたフィルドビアホール３３が導体回路３２に接触するとともに、その反対側（両面回路基板２０に接触する面側）において僅かに突出した状態となっている。また、片面回路基板３０のフィルドビアホール３３の突出端は、両面回路基板２０の第１及び第２導体回路２１，２２に接触して層間の電気的接続がなされている。
【００２２】
▲２▼第２基板の製造方法
次に、図４および図５を参照しつつ、第２基板８の製造方法について説明する。
出発材料は、図４（Ａ）に示すように、ガラス布基材エポキシ樹脂から形成された絶縁基材４０と、その絶縁基材４０の表裏両面に設けられた銅箔４１，４２とから構成される両面銅張積層板３９である。この両面銅張積層板３９の厚さは、約０．８ｍｍである。
【００２３】
この両面銅張積層板３９の所定の位置に、ドリル等でスルーホール４３をあけ、そのスルーホール４３の表面に周知の方法によってスルーホールメッキ４３Ａを施した後に、同様に周知のエッチング方法によってエッチング処理を施して、銅箔４１，４２を所定のパターンとする（図４（Ｂ））。
【００２４】
ところで、本実施形態においては、第１基板５の中央部分に受動部品３が実装されるようになっている。このため第２基板８においては、受動部品３を実装するための空間を開放しておくために、第２基板８の中央所定の位置を打ち抜き加工することにより、部品装着空間４４を形成する（図４（Ｃ））。なお、本実施形態においては、部品装着空間４４の周囲において、第２基板８が残された部分が端子用区画７となる。
【００２５】
次に、導電性金属から製造されたピン４５の一端部をメッキ４３Ａが施されたスルーホール４３に圧入する。ピン４５には、上端部分に円板状の鍔部４５Ａが設けられており、その鍔部４５Ａの中心から上下両方向に突部４５Ｂ，４５Ｃが突設されている。このうち、下方の接続突部４５Ｃは、図示しない相手側の基板（例えば、マザーボード等）のピン受孔に挿入されることで、多層回路基板９と相手側の基板とを接続する。また、上方に突設される圧入突部４５Ｂは、スルーホール４３に圧入されて、ピン４５を第２基板８に固定する。なお、ピン４５は、周知のピン立て治具（図示せず）に設けられた孔部（第２基板８の大きさに整合させた区画に、各スルーホール４３のピッチに合わせて、設けられている。）に、接続突部４５Ｃが遊挿された状態となっている。このとき、鍔部４５Ａがその孔部の孔縁に引っ掛かることにより、圧入突部４５Ｂのみが突設した状態となっており、その上方から第２基板８を押し付けることにより、圧入突部４５Ｂが所定のスルーホール４３に圧入されるようになっている（図５（Ｄ））。
【００２６】
次に、スルーホール４３の上面側からクリームハンダ４６を印刷し、リフロー処理を行うことにより、ハンダ４６がスルーホール４３内に充填するとともに、ハンダ４６の一部がランド４３Ｂを被覆する（図５（Ｅ））。こうして、第２基板８の製造が完了する。
【００２７】
▲３▼多層回路基板の製造方法
次に、第１基板５と第２基板８とをプレスすることにより多層回路基板９を製造する。図６に示すように、第２基板８の上面側に予め接着剤４７を塗布してＢステージまで硬化させておき、第１基板５と第２基板８とを積層させて、熱プレスする。なお、接着剤４７としては、例えばエポキシ樹脂や、ポリイミド樹脂等の有機系接着剤を使用することができ、その厚さは５０μｍ〜２００μｍであることが望ましい。また、熱プレスの条件としては、加熱温度１８０℃、加熱時間７０分、圧力１．９６ｘ１０-2Ｐａ、真空度２０Ｔｏｒｒで行うことができる。こうして、多層回路基板９の製造が完了する（図７）。
【００２８】
多層回路基板９を製造した後には、チップ用接続部２の上面側に集積回路チップ１が実装される。また、第２基板８の部品装着空間４４において、部品用接続部４には、受動部品３が実装される。ここで、受動部品３の大きさは、１．０ｍｍｘ０．５ｍｍのものや、０．６ｍｍｘ０．３ｍｍのものを使用することができ、図８に示すように横長形状で実装される。このため、上記の寸法の受動部品３を実装すると、部品用区画４Ａから約０．５ｍｍまたは０．３ｍｍ程度、突設されることになる。
一方、第２基板８において、端子用区画７の高さは、部品用区画４Ａに対して、ほぼ第２基板８の厚さ分だけ（本実施形態においては、約０．８ｍｍ）高い位置（図８においては、下方に高い位置）に形成されているので、受動部品３が第２基板８から下方に突出することがない。
【００２９】
このように、本実施形態によれば、端子用区画７は、受動部品３よりも高い位置に形成されているため、受動部品３が多層回路基板９を他の基板等に取り付けるときに邪魔となることがない。
また、ピン４５の基端部に位置する端子用区画７が、硬質樹脂から形成されているので、ピン４５の固定強度を向上させることができる。また、多層回路基板９に硬質樹脂を設けることにより、多層回路基板９全体の強度を向上させられる。
【００３０】
加えて、集積回路チップ１と受動部品３とは、より薄い基板を挟んで実装されているので、両部材１，３の離間距離を短くでき、ループインダクタンスの問題が発生し難い。
さらに、集積回路チップ１が実装される位置の裏面側の位置に、部品用区画４Ａが設けられているので、集積回路チップ１と受動部品３との間の離間距離をより短くすることができる。また、端子用区画７が、部品用区画４Ａの周囲を取り巻くようにして形成されているので、受動部品３が端子用区画７によって周囲を覆われるようになっており、受動部品３が端子用区画７によって保護される。
【００３１】
＜第２実施形態＞
次に、本発明の第２実施形態について、図９〜図１３を参照しつつ、詳細に説明する。本実施形態では、図１３に示すように、第１実施形態の第１基板５における導体回路３２の一部をピン５０のヘッド５０Ａを固定するための接続用パッド５４として使用するとともに、第１基板５の下面側に強化基板５１を積層させて多層回路基板５２を構成するものである。
【００３２】
▲１▼ピンの固定方法
ピン５０は、導電性材料によって製造されており、円板状のヘッド５０Ａと、そのヘッド５０Ａの中央から一方に突設された接続突部５０Ｂとから構成されたネイルヘッド型ピンである。まず、図９に示すように、予めピン５０をピン立て治具５３に立てておく。ピン立て治具５３には、接続突部５０Ｂの径よりも僅かに大きな径を備えた孔部５３Ａが設けられており、この孔部５３Ａに接続突部５０Ｂを遊挿することで、ピン５０が所定の接続用パッド５４に整合する位置に配置される。
【００３３】
次に、図１０に示すように、第１基板５の接続用パッド５４にクリームハンダ５５を印刷しておき、その上面側に、ピン立て治具５３に立てられたピン５０を反転させた状態で（ヘッド５０Ａが下側にある状態で）、ピン立て治具５３を載置してリフロー処理を施す。このとき、ピン５０の接続突部５０Ｂ側には適度な重量のおもり５６を載せておく。こうして、リフロー処理が終了すると、クリームハンダ５５が溶融・再硬化して、ピン５０が接続用パッド５４に固定される。ピン５０が第１基板５に固定されたら、ピン立て治具５３を取り外す（図１１）。
【００３４】
▲２▼第１基板と強化基板とのプレス操作
強化基板５１は、図１２に示すように、例えばガラス布基材エポキシ樹脂等の硬質基板から形成されており、その厚さは約０．８ｍｍである。強化基板５１には、表裏両面のいずれにも銅箔は設けられておらず、絶縁性の樹脂材のみから構成されている。なお、本実施形態においては、強化基板５１そのものが、本発明における端子用区画を構成している。強化基板５１には、例えばエポキシ系の接着剤５７が塗布されており、その接着剤５７をＢステージまで硬化させた後に、ピン５０の位置に整合させたところにドリル等によって、接続突部５０Ｂの径と同等かそれよりも僅かに大きな径を備えた貫通孔５８が開口されている。なお、貫通孔５８において、ピン５０の接続突部５０Ｂの挿入が開始される側（接着剤５７が設けられている側）には、テーパ状の案内面５８Ａが設けられており、ピン５０の挿入操作が円滑に行われるようになっている。また、強化基板５１の中央には、第１基板５の部品用区画４Ａを上下に開放させるようにして、樹脂が打ち抜かれており、ここには部品装着空間５９が設けられている。
【００３５】
このようにして製造された強化基板５１を上述したようにピン５０を固定させた第１基板５に積層して熱プレスすることで、図１３に示すように、多層回路基板６０の製造が完了する。なお、熱プレスの条件としては、第１実施形態において、第１基板５と第２基板８とを熱プレスしたときの条件を用いることができる。こうして、熱プレス操作が完了すると、接着剤５７によって、両基板５，５１が固着されるとともに、ピン５０のヘッド５０Ａ付近は、強化基板５１によって強化される。
【００３６】
このように本実施形態によっても第１実施形態と同様の作用および効果を奏することができる。なお、図には示さないが、多層回路基板６０の製造後には、上面側に集積回路チップ１が、下面側の部品用区画４Ａには受動部品３がそれぞれ実装されることは、第１実施形態と同様である。
【００３７】
＜第３実施形態＞
次に、本発明の第３実施形態について、図１４〜図１７を参照しつつ、詳細に説明する。本実施形態では、集積回路チップ１を実装する第３基板７０を製造し、その第３基板７０の下面側に、第１実施形態の第２基板８を積層して多層回路基板を構成するものである。
【００３８】
▲１▼第３基板の製造
図１４〜図１７には、片面銅張積層板７２から製造される片面回路基板８３Ａ〜８３Ｄを積層させて、第３基板７０を製造する工程を示した。片面銅張積層板７２は、図１４（Ａ）に示すように、例えばガラス布エポキシ樹脂からなる絶縁基材７３と、その片面に施された銅箔７４とから構成されている。片面銅張積層板７２の厚さは、２０μｍ〜７０μｍであり、後述するように四枚の片面回路基板８３Ａ〜８３Ｄをプレスして第３基板７０を製造したときに、その第３基板７０の厚さが０．１ｍｍ〜０．３ｍｍとなるように構成されている。
【００３９】
この片面銅張積層板７２において、銅箔７４が設けられている面側とは、逆の面側にＰＥＴ製の保護シート７５を貼り付ける（図１４（Ｂ））。
次に、保護シート７５が貼り付けられた面側から、例えば炭酸ガスレーザによって、銅箔７４に至るビアホール７６を形成する（図１４（Ｃ））。なお、その後に、ビアホール７６中の内壁に残った残留物を取り除くために、デスミア処理を行うことが望ましい。
【００４０】
次に、銅箔７４の表面にＰＥＴ製の保護シート７７を貼り付けた後に、ビアホール７６内に電解メッキ処理によってメッキ層７８を形成する（図１４（Ｄ））。このときビアホール７６の開口付近に至るまでメッキ層７８を形成することも可能であるが、望ましい実施形態としては、ビアホール７６の開口縁付近に僅かの隙間を残してメッキ層７８を形成しておき、その隙間には導電性ペーストを充填して導電性バンプ７９を形成するとよい（後に詳述する）。この実施形態によれば、メッキ層７８の高さがばらついた場合にも、導電性ペーストを充填する段階で是正を図ることができる。なお、導電性ペーストに代えて、鉛・錫系ハンダ、錫・銀系ハンダ、インジウムハンダ等の低融点金属を使用することもできる。
【００４１】
次に、銅箔７４の面上に貼付した保護シート７７を剥離し、下面側の保護シート７５の面上に更に別の保護シート８０を貼り付けた状態（図１５（Ｅ））で、銅箔７４を所定の回路に応じたマスクを行った後、周知の方法により銅箔７４をエッチングして導体回路８１を形成する（図１５（Ｆ））。
このエッチング処理の後、保護シート８０を剥離して、導体回路８１およびメッキ層７８の表面側に粗化処理を施す。この粗化処理は、メッキ層７８と導電性バンプ７９との密着性を向上させるとともに、導体回路８１と接着剤層８２との密着性を向上させるためのものである。粗化処理としては、例えばソフトエッチング処理や、黒化（酸化）一還元処理、銅ーニッケルーリンからなる針状合金メッキの形成、メックエッチボンド（メック社製商品名）によるエッチング処理等の方法がある。粗化処理の後、酸化防止のために表面上にＳｎ層を形成することが望ましい。
【００４２】
次に、ビアホール７６内に導電性ペーストを充填して導電性バンプ７９を形成する。導電性ペーストは、保護シート７５を印刷マスクとして利用して、スクリーン印刷法によって、ビアホール７６内に充填する（図１５（Ｇ））。導電性ペーストを充填した後に、プレキュアし、保護シート７５を剥離することにより、絶縁基材７３の表面から保護シート７５の厚さ分だけ突設した導電性バンプ７９が形成される（図１５（Ｈ））。導電性バンプ７９の突設高さは、５μｍ〜５０μｍの範囲であることが望ましい。
【００４３】
なお、導電性バンプ７９は、低融点金属であるハンダペーストを印刷する方法の他に、ハンダメッキを行う方法、あるいはハンダ溶解液に浸漬する方法等により形成することができる。また、導電性ペーストとして、金、銀、銅、ニッケル、ハンダから選ばれる少なくとも一種以上の金属粒子をフィラーとして含有するものを使用できる。
次に、導電性バンプ７９を含む絶縁基材７３の表面に接着剤を塗布して接着剤層８２を形成する（図１５（Ｉ））。
【００４４】
このようにして製造された片面回路基板８３を、図１６に示すように、複数枚（本実施形態においては、４枚）積層させて、矢印Ｆ方向に熱プレスする。なお、最上層およびその下層の二層の片面回路基板８３Ａ，８３Ｂについては、導電性バンプ７９が下方を向くように配置する一方、最上層およびその上層の二層の片面回路基板８３Ｃ，８３Ｄについては、導電性バンプ７９が上方を向くようにして配置する。これにより、上下二層ずつの片面回路基板は、互いに導電性バンプ７９が内側を向くようにして配置される。
【００４５】
なお、熱プレスの条件としては、加熱温度１５０〜２００℃、加熱時間７０分、圧力１．９６ｘ１０-2Ｐａ、真空度２０Ｔｏｒｒで行うことができる。こうして、各接着剤層８２が硬化することにより、図１７に示すように、第３基板７０の製造が完了する。この第３基板７０は、コアとなる両面基板が存在しない、いわるゆコアレス基板であり、フレキシブル基板となっている。
なお、この実施形態では、第３基板７０は、四層の片面回路基板を積層したが、三層または五層以上のものを製造できることはもちろんである。
【００４６】
▲２▼多層回路基板の製造方法
次に、第３基板７０と、第１実施形態で説明した第２基板８とを積層して、熱プレスすることにより多層回路基板を製造する（図示せず）。なお、多層回路基板は、第１実施形態の「▲３▼多層回路基板の製造方法」にて記載したものと同様の方法によって製造することができる。このときには、最上層または最下層に露出された導体回路８１の一部をチップ用接続部または部品用接続部として使用する。
【００４７】
このようにして製造された多層回路基板によっても、第１実施形態と同様の作用および効果を奏することができる。また、本実施形態では、端子用区画７は、より厚い硬質基板（第２基板８）によって形成されているので、多層回路基板の強度の向上を図れる。また、集積回路チップ１と受動部品３とは、より薄い第３基板７０を挟んで実装されるので、両部材１、３の離間距離を短くできる。
【００４８】
なお、本実施形態では、第３基板７０に第２基板８を積層することにより、多層回路基板を製造したが、第３基板７０の下面側に、第２実施形態で示したようにネイルヘッド型のピン５０を固定して、強化基板５１を積層することによって多層回路基板を形成することもできる。
本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
【図面の簡単な説明】
【図１】第１実施形態において、第１基板の製造工程を示す断面図（１）
【図２】第１基板の製造工程を示す断面図（２）
【図３】第１基板の断面図
【図４】第２基板の製造工程を示す断面図（１）
【図５】第２基板の製造工程を示す断面図（２）
【図６】多層回路基板の製造工程を示す断面図
【図７】多層回路基板の断面図
【図８】多層回路基板に集積回路チップと受動部品とを実装したときの断面図
【図９】第２実施形態において、ネイルヘッド型ピンを治具に立てたときの断面図
【図１０】第１基板の一面側にピンを固定するときの様子を示す断面図
【図１１】第１基板にピンを固定したときの様子を示す断面図
【図１２】強化基板の断面図
【図１３】第１基板と強化基板とを積層したときの断面図
【図１４】第３実施形態において、第３基板の製造工程を示す断面図（１）
【図１５】第３基板の製造工程を示す断面図（２）
【図１６】四層の片面回路基板を積層して第３基板を製造するときの様子を示す断面図
【図１７】第３基板の断面図
【図１８】本発明者らの関連技術による多層回路基板の側断面図
【図１９】本発明者らの関連技術による多層回路基板の側断面図
【符号の説明】
１…集積回路チップ
２…チップ用接続部
３…受動部品
４…部品用接続部
４Ａ…部品用区画
７…端子用区画
８…第２基板（硬質基板）
９，５２…多層回路基板
４５，５０…ピン（外部接続用端子）
５１…強化基板（硬質基板、端子用区画）
７０…第３基板（フレキシブル基板）
【発明の属する技術分野】
本発明は、多層回路基板に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化・軽量化・高速化・高機能化に伴い、集積回路チップを実装したパッケージ基板においても、バイパスコンデンサ等の受動部品を直接に実装したものが開発されている。このようなＩＣパッケージ基板では、集積回路チップの高速化に伴い、受動部品を集積回路チップの近くに配置することで、集積回路チップと受動部品との間の配線によって形成されるループインダクタンスを小さくすることが要求されている。
【０００３】
ところで、受動部品を集積回路チップが実装されている面側と同じ面側に配置する場合には、受動部品と集積回路チップとの離間距離を約５ｍｍよりも近くに配置することが困難である。このため、未だ公知となっているものではなく関連技術であるが、本発明者らは、既に図１８および図１９に示すような、多層回路基板１００，１１０を開発してきている。これらの多層回路基板１００，１１０では、受動部品１０１を集積回路チップ１０２が実装される面側とは反対の面側に実装したものであり、上面側に集積回路チップ１０２が、下面側に受動部品１０１（例えば、チップコンデンサ）がそれぞれ実装されている。なお、両多層回路基板１００，１１０は、下面側にネイルヘッド型のピン１０３が突設されたピングリッドアレイ（ＰＧＡ）タイプのものである。
【０００４】
【発明が解決しようとする課題】
図１８に示すものでは、多層回路基板１００を製造するために、両面銅張積層板から形成された厚みの大きいコア基板１０４を使用しているために、集積回路チップ１０２と受動部品１０１との間の距離を短くするのに限界がある。加えて、受動部品１０１が裏面側に露出された状態となっているため、ピン１０３を介して多層回路基板１００を外部に接続する場合に受動部品１０１が邪魔となってしまう。このことは、特に、ピン１０３の代わりにハンダボールを使用したボールグリッドアレイ（ＢＧＡ）型の多層回路基板とした場合には、顕著な問題となる。加えて、ピン１０３のヘッド１０３Ａを回路基板のパッド１０５に面当たりで固定しているために、ピン１０３の固定強度を向上させることが難しい。
【０００５】
また、図１９に示すものでは、複数の片面銅張積層板のみから構成されたコアレス基板１１３が使用されており、その上面側には強化基板１１４が積層されている。この多層回路基板１１０では、厚いコア基板を使用していないために、集積回路チップ１０２と受動部品１０１との間の距離は短くできる。しかしながら、ピン１０３の強度を向上させることが難しく、またピン１１１の代わりにハンダボールを使用した場合には、受動部品１０１が取付時に邪魔となることは、上述の多層回路基板１００と同様である。
【０００６】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、集積回路チップと受動部品とをそれぞれ逆側の面に実装した多層回路基板において、受動部品の露出を回避できるものを提供することにある。また、そのような多層回路基板をＰＧＡタイプとした場合に、ピンの固定強度を向上させることが可能なものを提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために請求項１の発明に係る多層回路基板は、一面側には集積回路チップを実装するチップ用接続部が設けられ、他面側には前記集積回路チップに接続する受動部品を実装する部品用接続部が設けられた部品用区画と外部接続用端子が設けられた端子用区画とが設けられたものであって、前記他面側において、前記端子用区画は、前記部品用区画に対して、少なくとも前記受動部品の高さ分だけ高い位置に形成されており、前記外部接続用端子は、導電性のピンにより構成されているとともに、前記端子用区画は、硬質樹脂により形成されていることを特徴とする。
受動部品には、例えば、コンデンサや抵抗のような電子部品が含まれる。
【０００８】
部品用区画と端子用区画とは、多層回路基板において同じ面側に設けられていればよく、いずれが外側または内側の区画に形成されていてもよい。但し、集積回路チップが実装される位置の裏面側の位置に、部品用区画を設けることにより、集積回路チップと受動部品との間の離間距離をより短くすることができる。このため、集積回路チップが多層回路基板の中央に実装される場合には、部品用区画を中央に設け、その周囲に端子用区画を形成するとよい。また、そのときには、端子用区画が、部品用区画の周囲を取り巻くようにして形成されるので、受動部品が端子用区画によって覆われるようになり、受動部品が端子用区画によって保護される。
【００１０】
請求項２の発明は、請求項１に記載のものであって、前記チップ用接続部と前記部品用区画とは、厚さが０．１ｍｍ〜０．３ｍｍのフレキシブル基板に設けられている一方、前記端子用区画は、厚さが０．３ｍｍ〜０．８ｍｍの硬質基板に設けられていることを特徴とする。
【００１１】
【発明の作用、および発明の効果】
請求項１の発明によれば、端子用区画は、受動部品よりも高い位置に形成されているため、受動部品が多層回路基板を取り付けるときの邪魔となることがない。
【００１２】
そして、ピンの基端部に位置する端子用区画が、硬質樹脂から形成されているので、ピンの固定強度を向上させることができる。また、硬質樹脂を設けることにより多層回路基板の強度を向上させられる。このことは、特に多層回路基板をコアレス基板として構成したときに有利となる。
請求項２の発明によれば、端子用区画は、より厚い硬質基板によって形成されているので、多層回路基板の強度の向上を図れる。また、集積回路チップと受動部品とは、より薄いフレキシブル基板を挟んで実装されるので、離間距離を短くできる。
【００１３】
【発明の実施の形態】
＜第１実施形態＞
次に、本発明の第１実施形態について、図１〜図８を参照しつつ、詳細に説明する。本実施形態では、図８に示すように、チップ用接続部２と部品用接続部４とを備えた第１基板５と、端子用区画７を備えた第２基板８とを別々に製造し、それら両基板５，８を積層することにより多層回路基板９を製造する。
【００１４】
図８を参照しつつ、多層回路基板９の構成について説明すると次のようである。
第１基板５は多層回路基板であり、その一面側（図８において上面側）には集積回路チップ１を実装するためのチップ用接続部２が設けられており、他面側（図８において下面側）には受動部品３を実装するための部品用接続部４が設けられた部品用区画４Ａが備えられている。なお、第１基板５は略正方形状とされており、その中央に略正方形状の集積回路チップ１が実装されるようになっている。また、部品用区画４Ａは集積回路チップ１の位置に対応して設けられており、その周囲には、部品用区画４Ａを取り囲むようにして略ロ字状の端子用区画７が設けられている。
【００１５】
▲１▼第１基板の製造方法
次に、図１〜図３を参照しつつ、第１基板５の製造方法について説明する。出発材料は片面銅張積層板１０である。これは、例えばガラスクロスエポキシ樹脂の絶縁基材１１の一方の面に銅箔１２を貼り付けた周知の構造であり、その厚さは約７５μｍである。
【００１６】
この片面銅張積層板１０の絶縁基材１１側（図１において上面側）からレーザー照射を行って、絶縁基材１１を貫通して銅箔１２に到達するビアホール１３を所要位置に形成する（図１（Ｂ））。このレーザー加工は、パルス発振型炭酸ガスレーザー加工装置によって行われ、その加工条件は、パルスエネルギーが２．０ｍＪ〜１０．０ｍＪ、パルス幅が１μｓ〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましく、ビアホール１３の開口径は５０μｍ〜２５０μｍであることが望ましい。なお、生成されたビアホール１３の内部に残留する樹脂を取り除くため、酸素プラズマ放電、コロナ放電処理、過マンガン酸カリウム処理等によるデスミア処理を行うことが、接続信頼性確保の点で望ましい。
【００１７】
そして、銅箔１２を一方の電極とした電気メッキ法によりビアホール１３内にメッキ層１４を形成する（図１（Ｃ））。メッキ層１４を形成する金属としては、銅が最も好ましいが、その他、スズ、銀、半田、錫／銀、錫／銅、銅／銀等であってもよく、要するに、メッキ可能な金属であればよい。また、メッキ層１４の充填深さは、その上面が絶縁基材１１の表面と面一になる程度が好ましい。
【００１８】
次に、銅箔１２上にポリエチレンテレフタレート（ＰＥＴ）製の保護シート１５を貼り付けた上で（図１（Ｄ））、パラジウム触媒処理を経て化学銅メッキにより絶縁基材１１の銅箔１２とは反対側の他方の面に化学メッキ層１６を形成する（図１（Ｅ））。この化学メッキ層１６は、ビアホール１３を埋めるメッキ層１４に接触し、そのメッキ層１４を介して反対側の面の銅箔１２に電気的に接続している。
【００１９】
次に、その化学メッキ層１６を電極として電気メッキ（パネルメッキ）を行い、電気メッキ層１７を重ねて形成する（図１（Ｆ））。次に、保護シート１５を剥がした上で、銅箔１２および両メッキ層１６，１７を周知のエッチング手法によってエッチング処理し、導体回路２１，２２を形成する。このようにして製造された両面回路基板２０は、図２に示すように、第１導体回路２１と第２導体回路２２とが所定の箇所で絶縁基材１１を貫通するビアホール１３内のメッキ層１４によって接続された状態となっている。
【００２０】
次に、この両面回路基板２０をコア基板として第１基板５を構成すると、図３に示すようになる。両面回路基板２０の上下両側にそれぞれ一枚の片面回路基板３０，３０が積層されており、両基板２０，３０間は接着剤層３４によって接着されている。各片面回路基板３０は、７５μｍの片面銅張積層板から形成されたものであり、絶縁基材３１の一方の面側（互いに外側を向いた面側）に設けられた銅箔をエッチングすることにより所要パターンの導体回路３５が設けられている（これらの導体回路３５のうちの一部が、チップ用接続部２および部品用接続部４となる。）。
【００２１】
また、絶縁基材３１を貫通して形成されたフィルドビアホール３３が導体回路３２に接触するとともに、その反対側（両面回路基板２０に接触する面側）において僅かに突出した状態となっている。また、片面回路基板３０のフィルドビアホール３３の突出端は、両面回路基板２０の第１及び第２導体回路２１，２２に接触して層間の電気的接続がなされている。
【００２２】
▲２▼第２基板の製造方法
次に、図４および図５を参照しつつ、第２基板８の製造方法について説明する。
出発材料は、図４（Ａ）に示すように、ガラス布基材エポキシ樹脂から形成された絶縁基材４０と、その絶縁基材４０の表裏両面に設けられた銅箔４１，４２とから構成される両面銅張積層板３９である。この両面銅張積層板３９の厚さは、約０．８ｍｍである。
【００２３】
この両面銅張積層板３９の所定の位置に、ドリル等でスルーホール４３をあけ、そのスルーホール４３の表面に周知の方法によってスルーホールメッキ４３Ａを施した後に、同様に周知のエッチング方法によってエッチング処理を施して、銅箔４１，４２を所定のパターンとする（図４（Ｂ））。
【００２４】
ところで、本実施形態においては、第１基板５の中央部分に受動部品３が実装されるようになっている。このため第２基板８においては、受動部品３を実装するための空間を開放しておくために、第２基板８の中央所定の位置を打ち抜き加工することにより、部品装着空間４４を形成する（図４（Ｃ））。なお、本実施形態においては、部品装着空間４４の周囲において、第２基板８が残された部分が端子用区画７となる。
【００２５】
次に、導電性金属から製造されたピン４５の一端部をメッキ４３Ａが施されたスルーホール４３に圧入する。ピン４５には、上端部分に円板状の鍔部４５Ａが設けられており、その鍔部４５Ａの中心から上下両方向に突部４５Ｂ，４５Ｃが突設されている。このうち、下方の接続突部４５Ｃは、図示しない相手側の基板（例えば、マザーボード等）のピン受孔に挿入されることで、多層回路基板９と相手側の基板とを接続する。また、上方に突設される圧入突部４５Ｂは、スルーホール４３に圧入されて、ピン４５を第２基板８に固定する。なお、ピン４５は、周知のピン立て治具（図示せず）に設けられた孔部（第２基板８の大きさに整合させた区画に、各スルーホール４３のピッチに合わせて、設けられている。）に、接続突部４５Ｃが遊挿された状態となっている。このとき、鍔部４５Ａがその孔部の孔縁に引っ掛かることにより、圧入突部４５Ｂのみが突設した状態となっており、その上方から第２基板８を押し付けることにより、圧入突部４５Ｂが所定のスルーホール４３に圧入されるようになっている（図５（Ｄ））。
【００２６】
次に、スルーホール４３の上面側からクリームハンダ４６を印刷し、リフロー処理を行うことにより、ハンダ４６がスルーホール４３内に充填するとともに、ハンダ４６の一部がランド４３Ｂを被覆する（図５（Ｅ））。こうして、第２基板８の製造が完了する。
【００２７】
▲３▼多層回路基板の製造方法
次に、第１基板５と第２基板８とをプレスすることにより多層回路基板９を製造する。図６に示すように、第２基板８の上面側に予め接着剤４７を塗布してＢステージまで硬化させておき、第１基板５と第２基板８とを積層させて、熱プレスする。なお、接着剤４７としては、例えばエポキシ樹脂や、ポリイミド樹脂等の有機系接着剤を使用することができ、その厚さは５０μｍ〜２００μｍであることが望ましい。また、熱プレスの条件としては、加熱温度１８０℃、加熱時間７０分、圧力１．９６ｘ１０-2Ｐａ、真空度２０Ｔｏｒｒで行うことができる。こうして、多層回路基板９の製造が完了する（図７）。
【００２８】
多層回路基板９を製造した後には、チップ用接続部２の上面側に集積回路チップ１が実装される。また、第２基板８の部品装着空間４４において、部品用接続部４には、受動部品３が実装される。ここで、受動部品３の大きさは、１．０ｍｍｘ０．５ｍｍのものや、０．６ｍｍｘ０．３ｍｍのものを使用することができ、図８に示すように横長形状で実装される。このため、上記の寸法の受動部品３を実装すると、部品用区画４Ａから約０．５ｍｍまたは０．３ｍｍ程度、突設されることになる。
一方、第２基板８において、端子用区画７の高さは、部品用区画４Ａに対して、ほぼ第２基板８の厚さ分だけ（本実施形態においては、約０．８ｍｍ）高い位置（図８においては、下方に高い位置）に形成されているので、受動部品３が第２基板８から下方に突出することがない。
【００２９】
このように、本実施形態によれば、端子用区画７は、受動部品３よりも高い位置に形成されているため、受動部品３が多層回路基板９を他の基板等に取り付けるときに邪魔となることがない。
また、ピン４５の基端部に位置する端子用区画７が、硬質樹脂から形成されているので、ピン４５の固定強度を向上させることができる。また、多層回路基板９に硬質樹脂を設けることにより、多層回路基板９全体の強度を向上させられる。
【００３０】
加えて、集積回路チップ１と受動部品３とは、より薄い基板を挟んで実装されているので、両部材１，３の離間距離を短くでき、ループインダクタンスの問題が発生し難い。
さらに、集積回路チップ１が実装される位置の裏面側の位置に、部品用区画４Ａが設けられているので、集積回路チップ１と受動部品３との間の離間距離をより短くすることができる。また、端子用区画７が、部品用区画４Ａの周囲を取り巻くようにして形成されているので、受動部品３が端子用区画７によって周囲を覆われるようになっており、受動部品３が端子用区画７によって保護される。
【００３１】
＜第２実施形態＞
次に、本発明の第２実施形態について、図９〜図１３を参照しつつ、詳細に説明する。本実施形態では、図１３に示すように、第１実施形態の第１基板５における導体回路３２の一部をピン５０のヘッド５０Ａを固定するための接続用パッド５４として使用するとともに、第１基板５の下面側に強化基板５１を積層させて多層回路基板５２を構成するものである。
【００３２】
▲１▼ピンの固定方法
ピン５０は、導電性材料によって製造されており、円板状のヘッド５０Ａと、そのヘッド５０Ａの中央から一方に突設された接続突部５０Ｂとから構成されたネイルヘッド型ピンである。まず、図９に示すように、予めピン５０をピン立て治具５３に立てておく。ピン立て治具５３には、接続突部５０Ｂの径よりも僅かに大きな径を備えた孔部５３Ａが設けられており、この孔部５３Ａに接続突部５０Ｂを遊挿することで、ピン５０が所定の接続用パッド５４に整合する位置に配置される。
【００３３】
次に、図１０に示すように、第１基板５の接続用パッド５４にクリームハンダ５５を印刷しておき、その上面側に、ピン立て治具５３に立てられたピン５０を反転させた状態で（ヘッド５０Ａが下側にある状態で）、ピン立て治具５３を載置してリフロー処理を施す。このとき、ピン５０の接続突部５０Ｂ側には適度な重量のおもり５６を載せておく。こうして、リフロー処理が終了すると、クリームハンダ５５が溶融・再硬化して、ピン５０が接続用パッド５４に固定される。ピン５０が第１基板５に固定されたら、ピン立て治具５３を取り外す（図１１）。
【００３４】
▲２▼第１基板と強化基板とのプレス操作
強化基板５１は、図１２に示すように、例えばガラス布基材エポキシ樹脂等の硬質基板から形成されており、その厚さは約０．８ｍｍである。強化基板５１には、表裏両面のいずれにも銅箔は設けられておらず、絶縁性の樹脂材のみから構成されている。なお、本実施形態においては、強化基板５１そのものが、本発明における端子用区画を構成している。強化基板５１には、例えばエポキシ系の接着剤５７が塗布されており、その接着剤５７をＢステージまで硬化させた後に、ピン５０の位置に整合させたところにドリル等によって、接続突部５０Ｂの径と同等かそれよりも僅かに大きな径を備えた貫通孔５８が開口されている。なお、貫通孔５８において、ピン５０の接続突部５０Ｂの挿入が開始される側（接着剤５７が設けられている側）には、テーパ状の案内面５８Ａが設けられており、ピン５０の挿入操作が円滑に行われるようになっている。また、強化基板５１の中央には、第１基板５の部品用区画４Ａを上下に開放させるようにして、樹脂が打ち抜かれており、ここには部品装着空間５９が設けられている。
【００３５】
このようにして製造された強化基板５１を上述したようにピン５０を固定させた第１基板５に積層して熱プレスすることで、図１３に示すように、多層回路基板６０の製造が完了する。なお、熱プレスの条件としては、第１実施形態において、第１基板５と第２基板８とを熱プレスしたときの条件を用いることができる。こうして、熱プレス操作が完了すると、接着剤５７によって、両基板５，５１が固着されるとともに、ピン５０のヘッド５０Ａ付近は、強化基板５１によって強化される。
【００３６】
このように本実施形態によっても第１実施形態と同様の作用および効果を奏することができる。なお、図には示さないが、多層回路基板６０の製造後には、上面側に集積回路チップ１が、下面側の部品用区画４Ａには受動部品３がそれぞれ実装されることは、第１実施形態と同様である。
【００３７】
＜第３実施形態＞
次に、本発明の第３実施形態について、図１４〜図１７を参照しつつ、詳細に説明する。本実施形態では、集積回路チップ１を実装する第３基板７０を製造し、その第３基板７０の下面側に、第１実施形態の第２基板８を積層して多層回路基板を構成するものである。
【００３８】
▲１▼第３基板の製造
図１４〜図１７には、片面銅張積層板７２から製造される片面回路基板８３Ａ〜８３Ｄを積層させて、第３基板７０を製造する工程を示した。片面銅張積層板７２は、図１４（Ａ）に示すように、例えばガラス布エポキシ樹脂からなる絶縁基材７３と、その片面に施された銅箔７４とから構成されている。片面銅張積層板７２の厚さは、２０μｍ〜７０μｍであり、後述するように四枚の片面回路基板８３Ａ〜８３Ｄをプレスして第３基板７０を製造したときに、その第３基板７０の厚さが０．１ｍｍ〜０．３ｍｍとなるように構成されている。
【００３９】
この片面銅張積層板７２において、銅箔７４が設けられている面側とは、逆の面側にＰＥＴ製の保護シート７５を貼り付ける（図１４（Ｂ））。
次に、保護シート７５が貼り付けられた面側から、例えば炭酸ガスレーザによって、銅箔７４に至るビアホール７６を形成する（図１４（Ｃ））。なお、その後に、ビアホール７６中の内壁に残った残留物を取り除くために、デスミア処理を行うことが望ましい。
【００４０】
次に、銅箔７４の表面にＰＥＴ製の保護シート７７を貼り付けた後に、ビアホール７６内に電解メッキ処理によってメッキ層７８を形成する（図１４（Ｄ））。このときビアホール７６の開口付近に至るまでメッキ層７８を形成することも可能であるが、望ましい実施形態としては、ビアホール７６の開口縁付近に僅かの隙間を残してメッキ層７８を形成しておき、その隙間には導電性ペーストを充填して導電性バンプ７９を形成するとよい（後に詳述する）。この実施形態によれば、メッキ層７８の高さがばらついた場合にも、導電性ペーストを充填する段階で是正を図ることができる。なお、導電性ペーストに代えて、鉛・錫系ハンダ、錫・銀系ハンダ、インジウムハンダ等の低融点金属を使用することもできる。
【００４１】
次に、銅箔７４の面上に貼付した保護シート７７を剥離し、下面側の保護シート７５の面上に更に別の保護シート８０を貼り付けた状態（図１５（Ｅ））で、銅箔７４を所定の回路に応じたマスクを行った後、周知の方法により銅箔７４をエッチングして導体回路８１を形成する（図１５（Ｆ））。
このエッチング処理の後、保護シート８０を剥離して、導体回路８１およびメッキ層７８の表面側に粗化処理を施す。この粗化処理は、メッキ層７８と導電性バンプ７９との密着性を向上させるとともに、導体回路８１と接着剤層８２との密着性を向上させるためのものである。粗化処理としては、例えばソフトエッチング処理や、黒化（酸化）一還元処理、銅ーニッケルーリンからなる針状合金メッキの形成、メックエッチボンド（メック社製商品名）によるエッチング処理等の方法がある。粗化処理の後、酸化防止のために表面上にＳｎ層を形成することが望ましい。
【００４２】
次に、ビアホール７６内に導電性ペーストを充填して導電性バンプ７９を形成する。導電性ペーストは、保護シート７５を印刷マスクとして利用して、スクリーン印刷法によって、ビアホール７６内に充填する（図１５（Ｇ））。導電性ペーストを充填した後に、プレキュアし、保護シート７５を剥離することにより、絶縁基材７３の表面から保護シート７５の厚さ分だけ突設した導電性バンプ７９が形成される（図１５（Ｈ））。導電性バンプ７９の突設高さは、５μｍ〜５０μｍの範囲であることが望ましい。
【００４３】
なお、導電性バンプ７９は、低融点金属であるハンダペーストを印刷する方法の他に、ハンダメッキを行う方法、あるいはハンダ溶解液に浸漬する方法等により形成することができる。また、導電性ペーストとして、金、銀、銅、ニッケル、ハンダから選ばれる少なくとも一種以上の金属粒子をフィラーとして含有するものを使用できる。
次に、導電性バンプ７９を含む絶縁基材７３の表面に接着剤を塗布して接着剤層８２を形成する（図１５（Ｉ））。
【００４４】
このようにして製造された片面回路基板８３を、図１６に示すように、複数枚（本実施形態においては、４枚）積層させて、矢印Ｆ方向に熱プレスする。なお、最上層およびその下層の二層の片面回路基板８３Ａ，８３Ｂについては、導電性バンプ７９が下方を向くように配置する一方、最上層およびその上層の二層の片面回路基板８３Ｃ，８３Ｄについては、導電性バンプ７９が上方を向くようにして配置する。これにより、上下二層ずつの片面回路基板は、互いに導電性バンプ７９が内側を向くようにして配置される。
【００４５】
なお、熱プレスの条件としては、加熱温度１５０〜２００℃、加熱時間７０分、圧力１．９６ｘ１０-2Ｐａ、真空度２０Ｔｏｒｒで行うことができる。こうして、各接着剤層８２が硬化することにより、図１７に示すように、第３基板７０の製造が完了する。この第３基板７０は、コアとなる両面基板が存在しない、いわるゆコアレス基板であり、フレキシブル基板となっている。
なお、この実施形態では、第３基板７０は、四層の片面回路基板を積層したが、三層または五層以上のものを製造できることはもちろんである。
【００４６】
▲２▼多層回路基板の製造方法
次に、第３基板７０と、第１実施形態で説明した第２基板８とを積層して、熱プレスすることにより多層回路基板を製造する（図示せず）。なお、多層回路基板は、第１実施形態の「▲３▼多層回路基板の製造方法」にて記載したものと同様の方法によって製造することができる。このときには、最上層または最下層に露出された導体回路８１の一部をチップ用接続部または部品用接続部として使用する。
【００４７】
このようにして製造された多層回路基板によっても、第１実施形態と同様の作用および効果を奏することができる。また、本実施形態では、端子用区画７は、より厚い硬質基板（第２基板８）によって形成されているので、多層回路基板の強度の向上を図れる。また、集積回路チップ１と受動部品３とは、より薄い第３基板７０を挟んで実装されるので、両部材１、３の離間距離を短くできる。
【００４８】
なお、本実施形態では、第３基板７０に第２基板８を積層することにより、多層回路基板を製造したが、第３基板７０の下面側に、第２実施形態で示したようにネイルヘッド型のピン５０を固定して、強化基板５１を積層することによって多層回路基板を形成することもできる。
本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
【図面の簡単な説明】
【図１】第１実施形態において、第１基板の製造工程を示す断面図（１）
【図２】第１基板の製造工程を示す断面図（２）
【図３】第１基板の断面図
【図４】第２基板の製造工程を示す断面図（１）
【図５】第２基板の製造工程を示す断面図（２）
【図６】多層回路基板の製造工程を示す断面図
【図７】多層回路基板の断面図
【図８】多層回路基板に集積回路チップと受動部品とを実装したときの断面図
【図９】第２実施形態において、ネイルヘッド型ピンを治具に立てたときの断面図
【図１０】第１基板の一面側にピンを固定するときの様子を示す断面図
【図１１】第１基板にピンを固定したときの様子を示す断面図
【図１２】強化基板の断面図
【図１３】第１基板と強化基板とを積層したときの断面図
【図１４】第３実施形態において、第３基板の製造工程を示す断面図（１）
【図１５】第３基板の製造工程を示す断面図（２）
【図１６】四層の片面回路基板を積層して第３基板を製造するときの様子を示す断面図
【図１７】第３基板の断面図
【図１８】本発明者らの関連技術による多層回路基板の側断面図
【図１９】本発明者らの関連技術による多層回路基板の側断面図
【符号の説明】
１…集積回路チップ
２…チップ用接続部
３…受動部品
４…部品用接続部
４Ａ…部品用区画
７…端子用区画
８…第２基板（硬質基板）
９，５２…多層回路基板
４５，５０…ピン（外部接続用端子）
５１…強化基板（硬質基板、端子用区画）
７０…第３基板（フレキシブル基板）
Claims (2)
- 一面側には集積回路チップを実装するチップ用接続部が設けられ、他面側には前記集積回路チップに接続する受動部品を実装する部品用接続部が設けられた部品用区画と外部接続用端子が設けられた端子用区画とが設けられた多層回路基板であって、
前記他面側において、前記端子用区画は、前記部品用区画に対して、少なくとも前記受動部品の高さ分だけ高い位置に形成されており、
前記外部接続用端子は、導電性のピンにより構成されているとともに、前記端子用区画は、硬質樹脂により形成されていることを特徴とする多層回路基板。 - 前記チップ用接続部と前記部品用区画とは、厚さが０．１ｍｍ〜０．３ｍｍのフレキシブル基板に設けられている一方、前記端子用区画は、厚さが０．３ｍｍ〜０．８ｍｍの硬質基板に設けられていることを特徴とする請求項１に記載の多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062470A JP4410370B2 (ja) | 2000-03-07 | 2000-03-07 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062470A JP4410370B2 (ja) | 2000-03-07 | 2000-03-07 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250882A JP2001250882A (ja) | 2001-09-14 |
| JP4410370B2 true JP4410370B2 (ja) | 2010-02-03 |
Family
ID=18582480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000062470A Expired - Fee Related JP4410370B2 (ja) | 2000-03-07 | 2000-03-07 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4410370B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4002117B2 (ja) * | 2002-02-21 | 2007-10-31 | 古河電気工業株式会社 | 多層基板及びその製造方法 |
| JP5175489B2 (ja) | 2007-04-27 | 2013-04-03 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
| JP5290017B2 (ja) * | 2008-03-28 | 2013-09-18 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
| JP2015126182A (ja) * | 2013-12-27 | 2015-07-06 | エルナー株式会社 | プリント配線板 |
-
2000
- 2000-03-07 JP JP2000062470A patent/JP4410370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250882A (ja) | 2001-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101049390B1 (ko) | 다층 프린트 배선판 및 그 제조 방법 | |
| US8686300B2 (en) | Printed wiring board and method for manufacturing the same | |
| EP1009204A1 (en) | Multilayer printed wiring board and method for manufacturing the same | |
| JP3853219B2 (ja) | 半導体素子内蔵基板および多層回路基板 | |
| JPWO2008053833A1 (ja) | 多層プリント配線板 | |
| WO2006046510A1 (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
| JP4592891B2 (ja) | 多層回路基板および半導体装置 | |
| JP2001028482A (ja) | 多層配線基板およびその製造方法 | |
| JP2001036253A (ja) | 多層配線回路基板及びその製造方法 | |
| JP4022405B2 (ja) | 半導体チップ実装用回路基板 | |
| EP1272019B1 (en) | Printed-circuit board, multilayer printed-circuit board and method of manufacture thereof | |
| JP4376891B2 (ja) | 半導体モジュール | |
| JP3981227B2 (ja) | 多層配線基板とその製造方法 | |
| JP4410370B2 (ja) | 多層回路基板 | |
| JP2001144212A (ja) | 半導体チップ | |
| JPH1154926A (ja) | 片面回路基板およびその製造方法 | |
| JP2001217356A (ja) | 多層回路基板および半導体装置 | |
| JP2002083926A (ja) | 半導体チップ実装用回路基板とその製造方法および多層化回路基板 | |
| JP2002190549A (ja) | 多層配線板および多層配線板の製造方法 | |
| JP2001077536A (ja) | 電子回路内蔵プリント配線板およびその製造方法 | |
| JP4376890B2 (ja) | 半導体チップ実装用回路基板 | |
| JP2002043745A (ja) | 配線基板及びそれを用いた半導体装置 | |
| JP2001284809A (ja) | 多層回路基板および、その製造方法 | |
| JP2001144211A (ja) | 半導体チップ及びその製造方法 | |
| JP2002016169A (ja) | プリント基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061201 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090909 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |