JP4410297B2 - リコンフィギャラブル回路 - Google Patents
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Description
本発明の態様のひとつである複数のプロセッシングエレメントとコンフィギュレーションメモリから構成されるリコンフィギャラブル回路であって、
上記プロセッシングエレメントのコンフィギュレーションの状態遷移を管理する管理情報を生成する状態管理部と、上記状態管理部から上記管理情報を受信し、上記管理情報に基づいて上記プロセッシングエレメントに対応する上記コンフィギュレーションメモリから、上記状態遷移する状態に相当するコンフィギュレーションデータを読込み、上記プロセッシングエレメントが状態遷移するための状態遷移情報を生成する状態デコード部と、 を具備する構成である。
好ましくは、複数の上記プロセッシングエレメントに対して上記状態デコード部を備える構成としてもよい。
上記第1コンフィギュレーションメモリに上記コンフィギュレーションデータを転送する第2コンフィギュレーションメモリから構成してもよい。
(原理説明)
本発明について図1を用いて説明する。実施例1に示したリコンフィギャラブル回路は、状態管理部1、プロセッシングエレメント2(PE)、コンフィギュレーションメモリ3、状態デコード部4から構成された回路図である。従来のリコンフィギャラブル回路に機能を付加した状態管理部1と、新たに状態デコード部4を設けている。
(実施例1)
図1に示した回路図の状態デコード部4にルックアップテーブル(LUT)方式を使用した方式について説明する。
(実施例2)
一方、図2Bは、状態デコード部4をRAM方式で構成した例である。PE2のコンフィグレーションデータを記録したメモリアドレスを、状態管理部1が管理する状態のID番号(管理情報)をアドレスとして、メモリ上に記憶する。アドレス信号として状態に対応するID番号を入力することで、PE2の状態を出力する。
(実施例3)
図1に示した実施例1、2の構成では、一つのPE2に対し一つの状態デコード部4が対応している。本例では、図5に示すように複数のPE2に対して一つの状態デコード部5を対応させている。
(実施例4)
次に、コンフィギュレーションデータ数(コンテキスト面数など)が多い大規模なアプリケーションを実装した場合の例を示す。大規模なアプリケーションを実装しようとすると、コンフィギュレーションメモリサイズが大きくなり回路規模が増大する。これを回避する方法として、状態管理部に記憶されているコンフィギュレーションデータをアプリケーション実行時に動的(ダイナミック)に書き換える構成を図6に示す。
(原理説明)
図6に示すコンフィギュレーション回路は、状態管理部61、プロセッシングエレメント62(PE)、コンフィギュレーションメモリ63(第1コンフィギュレーションメモリ)、状態デコード部64、コンフィギュレーションロード部65、メインメモリ66(第2コンフィギュレーションメモリ)から構成されるブロック図である。
PE62は、コンフィギュレーションメモリ63から必要なコンフィギュレーションデータの読み込みをする。
(状態管理部とコンフィギュレーションロード部)
ダイナミックなコンフィギュレーションデータの読み込みを実現するための状態管理部61とコンフィギュレーションロード部65のブロック図を図7に示す。
(動作説明)
図8に処理の流れについてタイムチャートを用い説明する。状態管理部61では、状態決定部73が状態記憶部72から状態データを受け取ったさい、次の状態を決定するのと合わせてダウンロード開始フラグをチェックする(T1)。もしダウンロード開始フラグがONの場合(有効)には、ダウンロードフラグ71に対してON(有効)であることを書き込む(T2)。また、ダウンロード開始信号をコンフィギュレーションロード部74に送信する(T1)。コンフィギュレーションロード部74では、ダウンロード開始信号を受けてダウンロードを実行する(T2)。
本発明によれば、各PEの状態を解析してコンフィギュレーションメモリにコンフィギュレーションデータを格納するため、コンフィギュレーションメモリを効率よく利用できる。
Claims (10)
- 複数のプロセッシングエレメントとコンフィギュレーションメモリから構成されるリコンフィギャラブル回路であって、
前記プロセッシングエレメントのコンフィギュレーションの状態遷移を管理する管理情報を生成する状態管理部と、
前記状態管理部から前記管理情報を受信し、前記管理情報に基づいて前記プロセッシングエレメントに対応する前記コンフィギュレーションメモリから、前記状態遷移する状態に相当するコンフィギュレーションデータを読込み、前記プロセッシングエレメントを状態遷移するための状態遷移情報を生成する状態デコード部と、
を具備することを特徴とするリコンフィギャラブル回路。 - 前記プロセッシングエレメントごとに前記状態デコード部を備えることを特徴とする請求項1に記載のリコンフィギャラブルブル回路。
- 複数の前記プロセッシングエレメントに対して前記状態デコード部を備えることを特徴とする請求項1に記載のリコンフィギャラブル回路。
- 前記コンフィギュレーションメモリを、前記プロセッシングエレメントにコンフィギュレーションデータを転送する第1コンフィギュレーションメモリと、
前記第1コンフィギュレーションメモリに前記コンフィギュレーションデータを転送する第2コンフィギュレーションメモリから構成することを特徴とする請求項1〜3のいずれか1項に記載のリコンフィギャラブル回路。 - さらに請求項4に
前記プロセッシングエレメントに対応する前記第1コンフィギュレーションメモリに格納されていない前記コンフィギュレーションデータが必要であるとき、
前記第2コンフィギュレーションメモリから必要とする前記コンフィギュレーションデータを転送して第2コンフィギュレーションメモリに格納し、前記プロセッシングエレメントの前記コンフィギュレーションメモリ上に必要な前記コンフィギュレーションデータの読込みをするための転送制御を指示する転送制御信号を前記状態管理部から受信し、
前記転送制御信号に基づいて前記転送制御を指示する信号を生成し、前記第1コンフィギュレーションメモリと前記第2コンフィギュレーションメモリと前記状態デコード部にそれぞれに通知するコンフィギュレーションロード部と、
を備えることを特徴とする請求項4に記載のリコンフィギャラブル回路。 - 前記状態管理部は、前記プロセッシングエレメントの状態と、前記プロセッシングエレメントに対応する前記第1コンフィギュレーションメモリの前記コンフィギュレーションデータを認識し、前記認識結果に基づいて前記転送制御信号を生成することを特徴とする請求項5に記載のリコンフィギャラブル回路。
- 状態デコード部は、前記プロセッシングエレメントの前記コンフィグレーションメモリにある前記コンフィギュレーションデータのアドレスを記憶したRAMを備え、
前記状態管理部の管理する前記管理情報に基づいて生成した前記アドレスを前記RAMに入力して前記状態遷移情報を出力することを特徴とする請求項1〜6のいずれか1項に記載のリコンフィギャラブル回路。 - 状態デコード部は、前記プロセッシングエレメントの前記コンフィグレーションメモリにある前記コンフィギュレーションデータのアドレスを複数のレジスタに保持したルックアップテーブル回路を備え、
前記状態管理部の管理する前記管理情報に基づいて生成した前記アドレスをルックアップテーブル回路に入力し、対応する前記レジスタを選択することにより前記状態遷移情報を生成し出力することを特徴とする請求項1〜6のいずれか1項に記載のリコンフィギャラブル回路。 - 前記状態管理部は、状態を示す状態データを記憶している状態記憶部と、前記状態データに基づいて次の状態を決定する状態決定部と、前記コンフィギュレーションデータのダウンロード実施中を示すダウンロードフラグ部とを備え、
前記状態決定部は、必要なコンフィギュレーションデータを前記状態データに含まれているダウンロード開始フラグを参照し、前記ダウンロード開始フラグが有効の場合に、前記ダウンロードフラグ部に有効であることを書き込み、コンフィギュレーションロード部にコンフィギュレーションローディングの実施を指示することを特徴とする請求項4〜6のいずれか1項に記載のリコンフィギャラブル回路。 - 前記状態データは、どのタイミングでコンフィギュレーションデータをダウンロードすべきかを示した前記ダウンロード開始フラグと、
ダウンロード実施中を示す前記ダウンロードフラグ部を参照して処理を中断すべきか否かの判断をして実行を示すダウンロードチェックフラグを備えることを特徴とする請求項9に記載のリコンフィギャラブル回路。
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