JP4407910B2 - Data receiver - Google Patents

Description

本発明は、スクランブル処理されたデータを受信しデスクランブル処理する際のエラー耐性を向上させた高速シリアル転送等で用いられるデータ受信装置に関するものである。   The present invention relates to a data receiving apparatus used in high-speed serial transfer or the like with improved error resistance when receiving scrambled data and descrambling the data.

高速シリアル転送においては、データの周期性（同一パターンのデータが続くこと）を回避するために、送信するデータのスクランブル処理と受信したデータのデスクランブル処理を行っている。以下、PCI Expressバス方式を例にとり、説明する。   In high-speed serial transfer, in order to avoid data periodicity (same data pattern continues), transmission data scramble processing and received data descrambling processing are performed. Hereinafter, the PCI Express bus method will be described as an example.

図４は従来のPCI Expressバス方式のデータ転送装置の構成を示すブロック図である。送信データは、スクランブル回路１によりスクランブルされ、さらに８Ｂ／１０Ｂエンコード回路２により“０”あるいは“１”のデータが所定数以上連続しないよう８ビットのデータが１０ビットにエンコードされ、Ｐ／Ｓ変換回路３でパラレルデータからシリアルデータに変換されて差動形式の送信伝送路（レーン）４に送信される。なお、クロックはデータ信号に埋め込まれている。また、差動形式の受信伝送路（レーン）５から受信されたデータは、Ｓ／Ｐ変換回路６でシリアルデータからパラレルデータに変換され、緩衝バッファ回路７において送信側と受信側のクロック周波数のズレの修正が行われ、８Ｂ／１０Ｂデコード回路８で１０ビットから８ビットのデータにデコードされ、デスクランブル回路１０でデスクランブルされる。   FIG. 4 is a block diagram showing the configuration of a conventional PCI Express bus type data transfer apparatus. The transmission data is scrambled by the scramble circuit 1 and further encoded by the 8B / 10B encoder circuit 2 so that the 8-bit data is encoded to 10 bits so that no more than a predetermined number of “0” or “1” data continues. The circuit 3 converts the parallel data into serial data and transmits it to the differential transmission transmission line (lane) 4. Note that the clock is embedded in the data signal. The data received from the differential reception transmission path (lane) 5 is converted from serial data to parallel data by the S / P conversion circuit 6, and the buffer buffer circuit 7 converts the clock frequencies of the transmission side and the reception side. The deviation is corrected, the 8B / 10B decoding circuit 8 decodes the data from 10 bits to 8 bits, and the descrambling circuit 10 descrambles.

このようなPCI Expressバス方式において、スクランブル回路１のスクランブル処理及びデスクランブル回路１０のデスクランブル処理は、図５に示すリニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いた回路により実行される。Ｓ０〜Ｓ１５、Ｄ０〜Ｄ７はシフトレジスタ、Ｘ１〜Ｘ４はＥＸＯＲ回路である。ここでのスクランブルは次の多項式で表される。
Ｇ（Ｘ）＝Ｘ¹⁶＋Ｘ⁵＋Ｘ⁴＋Ｘ³＋１ In such a PCI Express bus system, the scrambling process of the scramble circuit 1 and the descrambling process of the descrambling circuit 10 are executed by a circuit using a linear feedback shift register (LFSR) shown in FIG. S0 to S15, D0 to D7 are shift registers, and X1 to X4 are EXOR circuits. The scramble here is expressed by the following polynomial.
G (X) = X ¹⁶ + X ⁵ + X ⁴ + X ³ +1

このスクランブル回路１及びデスクランブル回路１０には、以下に示すルールが適用される。
(1)ＣＯＭシンボルでシフトレジスタが初期値（ｈＦＦＦＦ）に初期化される。
(2)ＳＫＰシンボル以外で８ビットずつシフトする（ＳＫＰシンボルではシフトレジスタはシフトしない）。
(3)トレーニングシーケンスとコンプライアンスパターンを除くＤデータ全てでスクランブル処理を行う。
(4)Ｋコードの全てでスクランブルを行わない。 The following rules are applied to the scramble circuit 1 and the descramble circuit 10.
(1) The shift register is initialized to the initial value (hFFFF) with the COM symbol.
(2) Shift by 8 bits except for the SKP symbol (the shift register is not shifted in the SKP symbol).
(3) Perform scramble processing on all D data except training sequence and compliance pattern.
(4) Do not scramble all K codes.

上記のＣＯＭシンボルはスクランブル回路１及びデスクランブル回路１０の初期化用シンボル、ＳＫＰシンボルはスクランブル回路１及びデスクランブル回路１０のシフトレジスタをシフトさせず、送信側と受信側のクロック周波数ズレを修正するためのタイミング調整用シンボル、Ｋコードは通常のデータ以外の１２種類の特殊データであり、上記のＣＯＭシンボルやＳＫＩＰシンボルはこれに含まれる。ＤデータはＫコード等の制御信号用データ以外の通常のデータを指す。   The COM symbol described above is an initialization symbol for the scramble circuit 1 and the descramble circuit 10, and the SKP symbol corrects the clock frequency shift between the transmission side and the reception side without shifting the shift register of the scramble circuit 1 and the descrambling circuit 10. The timing adjustment symbol and K code for this are 12 types of special data other than normal data, and the above COM symbol and SKIP symbol are included in this. The D data indicates normal data other than control signal data such as a K code.

ところが、上記したデータ転送装置では、受信データが破損してＣＯＭシンボルが受信できない場合には、デスクランブル回路１０内のシフトレジスタを初期化できず、そのシフトレジスタの値が送信側のスクランブル回路１のシフトレジスタの値とずれてしまう。また、ＳＫＰシンボルが破損して別のデータに変わっていた場合には、デスクランブル回路１０のシフトレジスタが本来シフトすべきでないにも拘わらずシフトしてしまい、やはり送信側と受信側のシフトレジスタの値がずれてしまい、正しいデータを受信出来なくなってしまう。   However, in the data transfer apparatus described above, when the received data is damaged and the COM symbol cannot be received, the shift register in the descramble circuit 10 cannot be initialized, and the value of the shift register is set to the scramble circuit 1 on the transmission side. This shifts from the value of the shift register. Further, when the SKP symbol is damaged and changed to another data, the shift register of the descramble circuit 10 is shifted although it should not be originally shifted, and the shift registers on the transmission side and the reception side are also changed. The value of will shift and correct data cannot be received.

以上はPCI Expressバス方式についてであるが、ＣＯＭシンボル等の初期化用シンボルやＳＫＰシンボル等のタイミング調整用シンボルを使用する他のバス方式におけるデータ受信装置においても、同様な問題が発生する。   The above is for the PCI Express bus system, but the same problem also occurs in data receiving apparatuses in other bus systems that use initialization symbols such as COM symbols and timing adjustment symbols such as SKP symbols.

本発明の目的は、ＣＯＭシンボル等の初期化用シンボルやＳＫＰシンボル等のタイミング調整用シンボルが一部で破損していても、デスクランブル回路の初期化が行われるようにしたデータ受信装置を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a data receiving apparatus that can initialize a descrambling circuit even if an initialization symbol such as a COM symbol or a timing adjustment symbol such as an SKP symbol is partially damaged. It is to be.

請求項１にかかる発明のデータ受信装置は、受信伝送路からの受信信号を受信して送信側のクロック周波数を調整する緩衝バッファ回路と、該緩衝バッファ回路の出力信号をデスクランブルするデスクランブル回路とを具備するデータ受信装置において、前記受信信号は、前記デスクランブル回路を初期化するための初期化用シンボルと、該初期化用シンボルの後段に続いて配置された複数のタイミング調整用シンボルとを、データ列内にオーダーセットとして有し、前記緩衝バッファ回路と前記デスクランブル回路との間に、前記オーダーセット内の前記タイミング調整用シンボルを前記初期化用シンボルに変換するシンボル変換回路を設けたことを特徴とする。   A data receiving apparatus according to a first aspect of the present invention includes a buffer buffer circuit that receives a reception signal from a reception transmission path and adjusts a clock frequency on a transmission side, and a descrambling circuit that descrambles an output signal of the buffer buffer circuit The received signal includes an initialization symbol for initializing the descrambling circuit, and a plurality of timing adjustment symbols arranged subsequent to the initialization symbol. And a symbol conversion circuit for converting the timing adjustment symbol in the order set into the initialization symbol between the buffer buffer circuit and the descrambling circuit. It is characterized by that.

請求項２にかかる発明は、請求項１に記載のデータ受信装置において、前記初期化用シンボルがPCI Expressバス方式のＣＯＭシンボルであり、前記タイミング調整用シンボルがＳＫＰシンボルであり、前記オーダーセットがＳＫＩＰオーダーセットであることを特徴とする。   According to a second aspect of the present invention, in the data receiving device according to the first aspect, the initialization symbol is a PCI Express bus COM symbol, the timing adjustment symbol is an SKP symbol, and the order set is It is a SKIP order set.

本発明のデータ受信装置によれば、デスクランブルを行う前に全てのタイミング調整用シンボルが初期化用シンボルに置き換えられるので、デスクランブル回路は何度かの初期化が繰り返され、初期化が確実に実行され、受信側のデスクランブル処理を送信側のスクランブル処理に確実に対応させることが可能となる。   According to the data receiving apparatus of the present invention, since all the timing adjustment symbols are replaced with the initialization symbols before descrambling, the descrambling circuit is initialized several times and the initialization is ensured. Thus, the descrambling process on the receiving side can be reliably associated with the scrambling process on the transmitting side.

本発明では、受信したＳＫＩＰオーダーセット等のオーダーセット内のＳＫＰシンボル等のタイミング調整用シンボルをＣＯＭシンボル等の初期化用シンボルに置き換えることで、最初の初期化用シンボルがうまく受信できなくても、その後に続く初期化用シンボルによりデスクランブル回路のシフトレジスタが初期化されるようにする。   In the present invention, by replacing the timing adjustment symbol such as the SKP symbol in the order set such as the received SKIP order set with the initialization symbol such as the COM symbol, even if the initial initialization symbol cannot be successfully received. Then, the shift register of the descrambling circuit is initialized by the subsequent initialization symbol.

PCI Expressバス方式においては、ＳＫＰシンボルは、図３(a)に示すように、緩衝バッファ回路内で送信側と受信側のクロック周波数のズレを吸収するためにデータ列内に一定周期毎に挿入されるＳＫＩＰオーダーセットで使用される。このＳＫＩＰオーダーセットはＣＯＭシンボルの後に続けて３個のＳＫＰシンボルを送信するもので、受信側の緩衝バッファ回路内でその緩衝バッファ回路がアンダーフローを発生しそうなときは図３(b)に示すようにＳＫＰシンボルの数を増加し、オーバーフローを発生しそうなときは図３(c)に示すように減少させることで、送信側と受信側のクロック周波数のズレを調整している。そのため、緩衝バッファ回路を通過した後のＳＫＰシンボルが通常データに悪影響しないように、デスクランブル回路内のシフトレジスタはそのＳＫＰシンボルではシフトされないようになっている。また、ＳＫＩＰオーダーセットは、必ずＣＯＭシンボルを最初に伴うので、ＳＫＰシンボルの位置では常にシフトレジスタは初期値の状態となっている。   In the PCI Express bus method, as shown in FIG. 3A, SKP symbols are inserted into the data string at regular intervals in order to absorb the difference in clock frequency between the transmission side and the reception side in the buffer buffer circuit. Used in the SKIP order set. This SKIP order set transmits three SKP symbols after the COM symbol. When the buffer buffer circuit is likely to generate an underflow in the buffer buffer circuit on the receiving side, it is shown in FIG. Thus, when the number of SKP symbols is increased and an overflow is likely to occur, the clock frequency deviation between the transmission side and the reception side is adjusted by decreasing the number as shown in FIG. Therefore, the shift register in the descrambling circuit is not shifted by the SKP symbol so that the SKP symbol after passing through the buffer circuit does not adversely affect the normal data. Since the SKIP order set always includes the COM symbol first, the shift register is always in the initial value state at the position of the SKP symbol.

そこで、本発明では、緩衝バッファ回路を通過した後のデータ列において、デスクランブルを行う前に、ＳＫＰシンボルをＣＯＭシンボルに置き換える。このようにすることにより、デスクランブル回路のシフトレジスタには何度かの初期化が繰り返され、初期化が確実に実行される。この際、シフト動作が行われることはなく、何ら問題は発生しない。   Therefore, in the present invention, the SKP symbol is replaced with the COM symbol before descrambling in the data string after passing through the buffer buffer circuit. In this way, the initialization of the shift register of the descrambling circuit is repeated several times, and the initialization is reliably performed. At this time, the shift operation is not performed and no problem occurs.

図１は本発明をPCI Expressバス方式に適用した実施例１のデータ転送装置のブロック図である。１は送信すべきデータをスクランブルするスクランブル回路、２はスクランブルされた８ビットのデータを“０”あるいは“１”のデータが所定数以上連続しない１０ビットのデータにエンコードする８Ｂ／１０Ｂエンコード回路、３はパラレルデータをシリアルデータに変換するＰ／Ｓ変換回路、４は差動形式の送信伝送路（レーン）であり、以上によりデータ送信装置が構成される。５は差動形式の受信伝送路、６は受信データをシリアルデータからパラレルデータに変換するＳ／Ｐ変換回路、７は送信側と受信側でずれたクロック周波数を調整する緩衝バッファ回路、８は１０ビットデータを８ビットデータに復元する８Ｂ／１０Ｂデコード回路、９はＳＫＰシンボルをＣＯＭシンボルに変換するシンボル変換回路、１０は受信データをデスクランブルするデスクランブル回路であり、以上により、データ受信装置が構成される。   FIG. 1 is a block diagram of a data transfer apparatus according to a first embodiment in which the present invention is applied to a PCI Express bus system. 1 is a scramble circuit that scrambles data to be transmitted, 2 is an 8B / 10B encode circuit that encodes scrambled 8-bit data into 10-bit data in which “0” or “1” data is not continuous for a predetermined number or more, 3 is a P / S conversion circuit for converting parallel data into serial data, and 4 is a differential transmission transmission path (lane), which constitutes a data transmission apparatus. 5 is a differential reception transmission path, 6 is an S / P conversion circuit that converts received data from serial data to parallel data, 7 is a buffer buffer circuit that adjusts the clock frequency shifted between the transmission side and the reception side, and 8 is 8B / 10B decoding circuit that restores 10-bit data to 8-bit data, 9 is a symbol conversion circuit that converts SKP symbols into COM symbols, and 10 is a descrambling circuit that descrambles received data. Is configured.

前記したように、ＳＫＩＰオーダーセットは、データ列内に図３に示すように所定周期毎に挿入され、緩衝バッファ回路７において、その内のＳＫＰシンボルの数を加減することによって、送信側と受信側の周波数ズレが調整される。本実施例１では、このようにして周波数調整に使用された後のＳＫＩＰオーダーセットを８Ｂ／１０Ｂデコード回路８によって１０ビットデータを８ビットデータに復元してから、シンボル変換回路９に入力させて、そのＳＫＩＰオーダーセット内のＳＫＰシンボルを全て、図２に示すようにＣＯＭシンボルに変換する。   As described above, the SKIP order set is inserted into the data string at predetermined intervals as shown in FIG. 3, and the buffer buffer circuit 7 adjusts the number of SKP symbols in the buffer buffer circuit 7 to receive data from the transmission side. The frequency deviation on the side is adjusted. In the first embodiment, the SKIP order set after being used for frequency adjustment in this way is restored to 10-bit data by the 8B / 10B decoding circuit 8 and then input to the symbol conversion circuit 9. All the SKP symbols in the SKIP order set are converted into COM symbols as shown in FIG.

以上により、実施例１では、ＳＫＩＰオーダーセット内の少なくとも最終段のＳＫＰシンボルが正常に受信できれば、それがＣＯＭシンボルに変換され、デスクランブル回路１０において、ＳＫＩＰオーダーセット通過後のシフトレジスタの値は常にｈＦＦＦＦに初期化されるので、送信側のスクランブル回路１のシフトレジスタと受信側のデスクランブル回路１０のシフトレジスタの値は一致する。また、スクランブル回路１及びデスクランブル回路１０の構成上、それらを修正する必要もない。   As described above, in the first embodiment, if at least the last SKP symbol in the SKIP order set can be normally received, it is converted into a COM symbol. In the descramble circuit 10, the value of the shift register after passing through the SKIP order set is Since it is always initialized to hFFFF, the value of the shift register of the scramble circuit 1 on the transmission side and the value of the shift register of the descramble circuit 10 on the reception side match. Further, it is not necessary to modify the scramble circuit 1 and the descramble circuit 10 due to the configuration.

なお、以上ではPCI Expressバス方式に適用した場合について説明したが、これに限られるものではなく、送信データをスクランブルして送信し、受信データを緩衝バッファ回路でクロック周波数調整してからデスクランブルするシステムの全てに適用できることは勿論である。   Although the case where the present invention is applied to the PCI Express bus system has been described above, the present invention is not limited to this. Transmission data is scrambled and transmitted, and received data is descrambled after adjusting the clock frequency by a buffer buffer circuit. Of course, it can be applied to all of the systems.

本発明の実施例１のPCI Expressバス方式のデータ転送装置のブロック図である。1 is a block diagram of a PCI Express bus type data transfer apparatus according to a first embodiment of the present invention. FIG. ＳＫＩＰオーダーセット内のシンボル変換の説明図である。It is explanatory drawing of the symbol conversion in a SKIP order set. ＳＫＩＰオーダーセットによるクロック周波数調整の説明図である。It is explanatory drawing of the clock frequency adjustment by a SKIP order set. 従来のPCI Expressバス方式のデータ転送装置のブロック図である。It is a block diagram of a conventional PCI Express bus type data transfer device. スクランブル回路及びデスクランブル回路の構成のブロック図である。It is a block diagram of a structure of a scramble circuit and a descramble circuit.

符号の説明Explanation of symbols

１：スクランブル回路、２：８Ｂ／１０Ｂエンコード回路、３：Ｐ／Ｓ変換回路、４：送信伝送路、５：受信伝送路、６：Ｓ／Ｐ変換回路、７：緩衝バッファ回路、８：８Ｂ／１０Ｂデコード回路、９：シンボル変換回路、１０：デスクランブル回路。   1: Scramble circuit, 2: 8B / 10B encode circuit, 3: P / S conversion circuit, 4: Transmission transmission path, 5: Reception transmission path, 6: S / P conversion circuit, 7: Buffer buffer circuit, 8: 8B / 10B decoding circuit, 9: symbol conversion circuit, 10: descrambling circuit.

Claims (2)

受信伝送路からの受信信号を受信して送信側のクロック周波数を調整する緩衝バッファ回路と、該緩衝バッファ回路の出力信号をデスクランブルするデスクランブル回路とを具備するデータ受信装置において、
前記受信信号は、前記デスクランブル回路を初期化するための初期化用シンボルと、該初期化用シンボルの後段に続いて配置された複数のタイミング調整用シンボルとを、データ列内にオーダーセットとして有し、
前記緩衝バッファ回路と前記デスクランブル回路との間に、前記オーダーセット内の前記タイミング調整用シンボルを前記初期化用シンボルに変換するシンボル変換回路を設けたことを特徴とするデータ受信装置。 In a data receiving apparatus comprising a buffer buffer circuit that receives a reception signal from a reception transmission path and adjusts a clock frequency on a transmission side, and a descrambling circuit that descrambles an output signal of the buffer buffer circuit,
The received signal includes an initialization symbol for initializing the descrambling circuit, and a plurality of timing adjustment symbols arranged subsequent to the initialization symbol as an order set in a data string. Have
A data receiving apparatus, comprising: a symbol conversion circuit configured to convert the timing adjustment symbol in the order set into the initialization symbol between the buffer buffer circuit and the descrambling circuit. 請求項１に記載のデータ受信装置において、
前記初期化用シンボルがPCI Expressバス方式のＣＯＭシンボルであり、前記タイミング調整用シンボルがＳＫＰシンボルであり、前記オーダーセットがＳＫＩＰオーダーセットであることを特徴とするデータ受信装置。 The data receiving device according to claim 1,
The data receiving apparatus, wherein the initialization symbol is a PCI Express bus COM symbol, the timing adjustment symbol is a SKP symbol, and the order set is a SKIP order set.

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