JP4406200B2

JP4406200B2 - Semiconductor device

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Publication number: JP4406200B2
Application number: JP2002355794A
Authority: JP
Inventors: 英治森藤; 友幸本間
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2010-01-27
Anticipated expiration: 2022-12-06
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Description

【０００１】
【発明の属する技術分野】
本発明は、金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）を有する半導体装置に関し、特に、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを１つの半導体基板上に有する半導体装置に関する。
【０００２】
【従来の技術】
ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを１つの半導体基板上に有する半導体装置は、相補型金属酸化物半導体構造（CＭＯＳ）回路を構成することができる。CMOS回路は、消費電力を低減できるので、近年、多くの半導体装置で用いられている。
【０００３】
半導体装置は、動作速度をより速くすることが常に望まれている。動作速度を速くするためには、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのドレイン電流を大きくすればよい。しかし、ドレイン電流は、半導体基板を構成する半導体の固有値である電子とホールの移動度に基づく上限値を有すると考えられていた。従って、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのドレイン電流はその上限値に達しつつあった。このことにより、半導体装置の動作速度は速くなりにくくなっていた。
【０００４】
一方、半導体装置の動作速度を速くするために、半導体装置の微細化も行われる。半導体装置の微細化にともない、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの構造によって、チャネル領域の応力が変化した。ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート側壁の構造を変えると、チャネル領域の応力が変わった（例えば、非特許文献１参照。）。ゲート側壁は、シリコン酸化膜とシリコン窒化膜の積層構造を有し、シリコン酸化膜とシリコン窒化膜の膜厚を変えるとチャネル領域の応力が変わった。
【０００５】
【非特許文献１】
森藤英治、外，「シンポオンＶＬＳＩテクノロジー，２００１ダイジェストオブテクニカルペーパーズ（Symp. on VLSI Technology,2001 Digest of Technical Papers），（アメリカ合衆国），２０００年６月１１日，ｐ．１１７，２００１
【０００６】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、半導体基板と、この半導体基板の表面上に設けられ半導体基板に第１応力を作用させる第１ゲート側壁を有し半導体基板上に設けられる第１ＭＩＳＦＥＴと、半導体基板の表面上に設けられ半導体基板に第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を有し半導体基板上に設けられる第２ＭＩＳＦＥＴとを有する半導体装置にある。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）と図１（ｂ）に示すように、半導体基板１としてｐ型シリコン基板を有している。半導体基板１上には、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴが設けられている。
【００１０】
ｎＭＩＳＦＥＴは、図１（ａ）に示すように、ｐ型シリコン基板（Ｓｉ）１内でｐ型シリコン基板１の表面を含む領域に、ソース領域３、ライトドープトドレイン（ＬＤＤ）領域４、５、ドレイン領域６を有し、ｐ型シリコン基板１の表面上に、ゲート絶縁膜１１、ゲート電極１３とゲート側壁１５乃至１７を有する。
【００１１】
ｐ型シリコン基板１は、ｐ型シリコン基板１の表面を含む領域に、ｐウェルを有していてもよい。この場合は、ｐウェルが、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６を有する。ソース領域３とドレイン領域６はｎ型シリコンで構成され、互いに離れて配置される。ＬＤＤ領域４は、不純物濃度がソース領域３の不純物濃度より低いｎ型シリコンで構成される。ＬＤＤ領域４は、ソース領域３に電気的に接する。ＬＤＤ領域５は、不純物濃度がドレイン領域６の不純物濃度より低いｎ型シリコンで構成される。ＬＤＤ領域５は、ドレイン領域６に電気的に接する。ＬＤＤ領域５は、ＬＤＤ領域４から離れて配置される。ＬＤＤ領域４とＬＤＤ領域５の間で、ｐ型シリコン基板１内でｐ型シリコン基板１の表面を含む領域は、ｎチャネル領域となる。
【００１２】
ゲート絶縁膜１１は、ＬＤＤ領域４、５とｎチャネル領域の上に設けられる。ゲート電極１３は、ゲート絶縁膜１１の上に設けられる。
【００１３】
ゲート側壁１５乃至１７は、ｐ型シリコン基板１の表面上に設けられる。ゲート側壁１５乃至１７は、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６の上に設けられる。ゲート側壁１５乃至１７の側面は、ゲート絶縁膜１１とゲート電極１３の側面に接する。ゲート側壁１５乃至１７は、シリコン酸化膜（SiO₂）１５、シリコン窒化膜(Si₃N₄)１６と酸化シリコンの肩部１７を有している。シリコン酸化膜１５の裏面は、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６の上面に接する。また、シリコン酸化膜１５の裏面は、ゲート絶縁膜１１とゲート電極１３の側面に接する。シリコン窒化膜１６の裏面は、シリコン酸化膜１５の表面に接する。シリコン窒化膜１６とシリコン酸化膜１５は、積層構造をなす。肩部１７は、シリコン窒化膜１６の表面に接する。
【００１４】
ｐＭＩＳＦＥＴは、図１（ｂ）に示すように、ｐ型シリコン基板１は、ｐ型シリコン基板１の表面を含む領域に、ｎウェル２を有する。ｎウェル２内でｎウェル２の表面を含む領域に、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０を有し、ｐ型シリコン基板１の表面上に、ゲート絶縁膜１２、ゲート電極１４とゲート側壁１８乃至２０を有する。
【００１５】
ソース領域７とドレイン領域１０はｐ型シリコンで構成され、互いに離れて配置される。ＬＤＤ領域８は、不純物濃度がソース領域７の不純物濃度より低いｐ型シリコンで構成される。ＬＤＤ領域８は、ソース領域７に電気的に接する。ＬＤＤ領域９は、不純物濃度がドレイン領域１０の不純物濃度より低いｐ型シリコンで構成される。ＬＤＤ領域９は、ドレイン領域１０に電気的に接する。ＬＤＤ領域９は、ＬＤＤ領域８から離れて配置される。ＬＤＤ領域８とＬＤＤ領域９の間で、ｎウェル２内でｎウェル２の表面を含む領域は、ｐチャネル領域となる。
【００１６】
ゲート絶縁膜１２は、ＬＤＤ領域８、９とｐチャネル領域の上に設けられる。ゲート電極１４は、ゲート絶縁膜１２の上に設けられる。
【００１７】
ゲート側壁１８乃至２０は、ｎウェル２の表面上に設けられる。ゲート側壁１８乃至２０は、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０の上に設けられる。ゲート側壁１８乃至２０の側面は、ゲート絶縁膜１２とゲート電極１４の側面に接する。ゲート側壁１８乃至２０は、シリコン酸化膜１８、シリコン窒化膜１９と酸化シリコンの肩部２０を有している。シリコン酸化膜１８の裏面は、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０の上面に接する。また、シリコン酸化膜１８の裏面は、ゲート絶縁膜１２とゲート電極１４の側面に接する。シリコン窒化膜１９の裏面は、シリコン酸化膜１８の表面に接する。シリコン窒化膜１９とシリコン酸化膜１８は、積層構造をなす。肩部２０は、シリコン窒化膜１９の表面に接する。
【００１８】
第１の実施の形態では、図２に示すように、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート長を０．１１μｍに固定し、ゲート側壁のシリコン酸化膜１５、１８の膜厚とシリコン窒化膜１６、１９の膜厚を変化させた際の、ｎチャネル領域とｐチャネル領域の圧縮応力の変化をシミュレーションにより計算した。シリコン酸化膜１５、１８の膜厚を、０ｎｍ（シリコン酸化膜１５、１８を形成しない。）、１０ｎｍ、２０ｎｍと３０ｎｍに変化させた。シリコン窒化膜１６、１９の膜厚を、１０ｎｍ、１５ｎｍと２０ｎｍに変化させた。
【００１９】
これより、シリコン酸化膜１５、１８の膜厚を薄くするほど、圧縮応力を大きくすることができた。また、シリコン窒化膜１６、１９の膜厚を厚くするほど、圧縮応力を大きくすることができた。シリコン酸化膜１５、１８とシリコン窒化膜１６、１９を有するゲート側壁１５乃至１７、１８乃至２０は、ｎチャネル領域とｐチャネル領域を含めたｐ型シリコン基板１に圧縮応力を作用させていると考えられた。すなわち、圧縮応力を大きくするには、シリコン酸化膜１５、１８の膜厚を薄くし、シリコン窒化膜１６、１９の膜厚を厚くすればよいことがわかった。反対に、圧縮応力を小さくするには、さらには、引っ張り応力を大きくするには、シリコン酸化膜１５、１８の膜厚を厚くし、シリコン窒化膜１６、１９の膜厚を薄くすればよいことがわかった。ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力とｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力とを、互いに独立して制御することが可能になった。
【００２０】
図２に基づいてｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力とｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を変えて、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを製造した。図３に示すように、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力を小さくし引っ張り応力を大きくするほど、ｎＭＩＳＦＥＴのドレイン電流を大きくすることができた。また、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくし引っ張り応力を小さくするほど、ｐＭＩＳＦＥＴのドレイン電流を大きくすることができた。ドレイン電流を大きくできたのは、圧縮応力によってｎチャネル領域とｐチャネル領域の電子とホールの移動度が増大したためと考えられた。
【００２１】
すなわち、ｎＭＩＳＦＥＴに関しては、シリコン酸化膜１５の膜厚を厚くし、シリコン窒化膜１６の膜厚を薄くする。このことにより、ｎチャネル領域の圧縮応力が小さくなり、ドレイン電流を大きくすることができる。ｐＭＩＳＦＥＴに関しては、シリコン酸化膜１８の膜厚を薄くし、シリコン窒化膜１９の膜厚を厚くする。このことにより、ｐチャネル領域の圧縮応力が大きくなり、ドレイン電流を大きくすることができる。ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方のドレイン電流を大きくすることができるので、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方を有するCMOS回路等の半導体装置の動作速度を速くすることができ、駆動力を大きくすることができる。
【００２２】
そして、これらの効果を得るための具体的な必要条件としては、ｐＭＩＳＦＥＴのシリコン窒化膜１９の膜厚を、ｎＭＩＳＦＥＴのシリコン窒化膜１６の膜厚より厚くすることが考えられる。あるいは、ｐＭＩＳＦＥＴのシリコン酸化膜１８の膜厚が、ｎＭＩＳＦＥＴのシリコン酸化膜１５の膜厚より薄くすることが考えられる。これらのことにより、必要条件として、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力をｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より大きくすることが、達成できる。すなわち、この必要条件を満足することで、十分条件であるｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力は大きくすることと、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力は小さくすることが達成可能になる。
【００２３】
第１の実施の形態の半導体装置の製造方法は、まず、図４（ａ）と図４（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、ｎウェル２を形成した。ｎウェル２の形成は、フォトリソグラフィとイオン注入によった。
【００２４】
ゲート絶縁膜１１、１２となるシリコン酸化膜を熱酸化により形成した。このシリコン酸化膜上に、ゲート電極１３、１４となるポリシリコン膜を気相化学成長（ＣＶＤ）法により成膜した。このポリシリコン膜にゲート電極１３、１４毎にイオン注入を行った。フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により、ポリシリコン(Si)膜とシリコン酸化膜から、ゲート電極１３、１４とゲート絶縁膜１１、１２を形成した。ゲート電極１３、１４をマスクにイオン注入を行い、ＬＤＤ領域４、５、８、９を形成した。
【００２５】
シリコン酸化膜２１を、テトラエチルオルソシリケート（ＴＥＯＳ：Si(OCH₂CH₃)₄）を用いたＣＶＤ法により成膜した。シリコン酸化膜２１の膜厚を１０ｎｍに設定した。シリコン窒化膜２２を、ＣＶＤ法により成膜した。シリコン窒化膜２２の膜厚を２０ｎｍに設定した。図４（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト２３を形成した。
【００２６】
図５（ａ）と図５（ｂ）に示すように、フォトレジスト２３をマスクに、シリコン酸化膜２１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜２２をＲＩＥによりエッチングする。図５（ｂ）に示すように、フォトレジスト２３を除去する。
【００２７】
図６（ａ）と図６（ｂ）に示すように、シリコン酸化膜２４を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜２４の膜厚を１０ｎｍに設定した。シリコン窒化膜２５を、ＣＶＤ法により成膜した。シリコン窒化膜２５の膜厚を１０ｎｍに設定した。
【００２８】
図７（ａ）と図７（ｂ）に示すように、ｎＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト２６を形成した。フォトレジスト２６をマスクに、シリコン酸化膜２４をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン窒化膜２５をＲＩＥによりエッチングした。さらに、フォトレジスト２６をマスクに、シリコン窒化膜２２をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン酸化膜２４をＲＩＥによりエッチングした。フォトレジスト２６を除去した。さらに、肩部１７、２０となるシリコン酸化膜を、ＴＥＯＳを用いたＣＶＤ法により成膜した。このシリコン酸化膜の膜厚を増減することによりゲート側壁１５乃至１７、１８乃至２０の厚さを増減することができた。
【００２９】
シリコン基板１とゲート電極１３、１４をストッパーとして、図１（ａ）と図１（ｂ）のシリコン窒化膜２５、２２とシリコン酸化膜２１、２４と肩部１７、２０となるシリコン酸化膜に対してＲＩＥにより異方性のエッチングを行った。図１（ａ）と図１（ｂ）に示すように、ゲート側壁１５乃至１７、１８乃至２０が形成された。なお、シリコン酸化膜１５は、シリコン酸化膜２１と２４の積層膜である。最後に、ゲート電極１３、１４とゲート側壁１５乃至１７、１８乃至２０をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００３０】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン酸化膜１８の膜厚は１０ｎｍであり、シリコン窒化膜１９の膜厚は２０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は４２ＭＰａであった。一方、ｎＭＩＳＦＥＴのゲート側壁のシリコン酸化膜１５の膜厚は２０ｎｍであり、シリコン窒化膜１６の膜厚は１０ｎｍであった。ｎチャネル領域の圧縮応力は２１ＭＰａであった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より２倍大きくできた。
【００３１】
（第２の実施の形態）
図８（ａ）と図８（ｂ）に示すように、第２の実施の形態の半導体装置は、図１（ａ）と図１（ｂ）の第１の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁２７の構造がゲート側壁１５乃至１７の構造と異なっている。ゲート側壁２７は、酸化シリコンのみで構成される。このことにより、第１の実施の形態のｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、第２の実施の形態のｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力を小さくできる。また、引っ張り応力であれば大きくできる。そして、ｎＭＩＳＦＥＴのドレイン電流を大きくできる。
【００３２】
そして、このｎＭＩＳＦＥＴのゲート側壁２７の構造の相違によって、ｎＭＩＳＦＥＴのゲート側壁２７のシリコン酸化膜２８とシリコン窒化膜の膜厚の設定範囲を広げることができる。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より大きい範囲で、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を広範囲に設定できる。そして、ｐＭＩＳＦＥＴのドレイン電流を所望の設定値に設定できる。
【００３３】
第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００３４】
次に、図９（ａ）と図９（ｂ）に示すように、シリコン酸化膜３１を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜３１の膜厚を２０ｎｍに設定した。シリコン窒化膜３２を、ＣＶＤ法により成膜した。シリコン窒化膜３２の膜厚を２０ｎｍに設定した。図９（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３３を形成した。
【００３５】
図１０（ａ）と図１０（ｂ）に示すように、フォトレジスト３３をマスクに、シリコン酸化膜３１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜３２をＲＩＥによりエッチングする。さらに、フォトレジスト３３をマスクに、ｐ型シリコン基板１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン酸化膜３１をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。図１０（ｂ）に示すように、フォトレジスト３３を除去する。
【００３６】
ゲート側壁２７と肩部３０となるシリコン酸化膜を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン基板１とゲート電極１３、１４をストッパーとして、図８（ａ）と図８（ｂ）のシリコン窒化膜２９とシリコン酸化膜２８とゲート側壁２７と肩部３０となるシリコン酸化膜に対してＲＩＥにより異方性のエッチングを行った。図８（ａ）と図８（ｂ）に示すように、ゲート側壁２７、２８乃至３０が形成された。最後に、ゲート電極１３、１４とゲート側壁２７、２８乃至３０をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００３７】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン酸化膜２８の膜厚は２０ｎｍであり、シリコン窒化膜２９の膜厚は２０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は３２ＭＰａであった。一方、ｎＭＩＳＦＥＴのゲート側壁２７は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より２倍以上大きくできた。
【００３８】
（第３の実施の形態）
図１１（ａ）と図１１（ｂ）に示すように、第３の実施の形態の半導体装置は、図８（ａ）と図８（ｂ）の第２の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁３５の構造がゲート側壁２８乃至３０の構造と異なっている。ゲート側壁３５は、窒化シリコンのみで構成される。このことにより、第２の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力より、第３の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、ｐＭＩＳＦＥＴのドレイン電流を大きくできる。
【００３９】
第３の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００４０】
次に、図１２（ａ）と図１２（ｂ）に示すように、シリコン酸化膜３６を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜３６の膜厚を５０ｎｍに設定した。図１２（ａ）に示すように、ｐ型シリコン基板１のｎＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３７を形成した。
【００４１】
図１３（ａ）と図１３（ｂ）に示すように、フォトレジスト３７をマスクに、ｐ型シリコン基板１をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン酸化膜３６をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。図１３（ａ）に示すように、フォトレジスト３７を除去する。
【００４２】
図１４（ａ）と図１４（ｂ）に示すように、シリコン窒化膜３８をＣＶＤ法により成膜した。シリコン窒化膜３８の膜厚を５０ｎｍに設定した。図１５（ａ）と図１５（ｂ）に示すように、ｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３９を形成した。フォトレジスト３９をマスクに、シリコン酸化膜３６をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜３８をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。フォトレジスト３９を除去する。
【００４３】
シリコン基板１とゲート電極１３、１４をストッパーとして、シリコン窒化膜３８とシリコン酸化膜３６に対してＲＩＥにより異方性のエッチングを行った。図１１（ａ）と図１１（ｂ）に示すように、酸化シリコンのゲート側壁３４と窒化シリコンのゲート側壁３５が形成された。最後に、ゲート電極１３、１４とゲート側壁３４、３５をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００４４】
以上により、ｐＭＩＳＦＥＴのゲート側壁３５は窒化シリコンからなり、図２より、ｐチャネル領域の圧縮応力は５５ＭＰａ以上であった。一方、ｎＭＩＳＦＥＴのゲート側壁３４は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より３．６倍以上大きくできた。
【００４５】
（第３の実施の形態の変形例１）
図１６（ａ）と図１６（ｂ）に示すように、第３の実施の形態の変形例１の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁４２の材料がゲート側壁３５の材料と異なっている。ゲート側壁４２は、酸化シリコンで構成される。従って、ゲート側壁４１と４２は、共に酸化シリコンで構成される。しかし、ゲート側壁４１の酸化シリコンと、ゲート側壁４２の酸化シリコンとでは、成膜時のＣＶＤにおけるシリコン基板１の基板温度を違えている。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００４６】
第３の実施の形態の変形例１の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３５となるシリコン窒化膜３８を、ゲート側壁４２となるシリコン酸化膜に置き換えて、半導体装置を製造すればよい。
【００４７】
（第３の実施の形態の変形例２）
図１７（ａ）と図１７（ｂ）に示すように、第３の実施の形態の変形例２の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁４３の材料がゲート側壁３４の材料と異なっている。ゲート側壁４３は、窒化シリコンで構成される。従って、ゲート側壁４３と４４は、共に窒化シリコンで構成される。しかし、ゲート側壁４３の窒化シリコンと、ゲート側壁４４の窒化シリコンとでは、成膜時のＣＶＤにおけるシリコン基板１の基板温度を違えている。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００４８】
第３の実施の形態の変形例２の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３４となるシリコン酸化膜３６を、ゲート側壁４３となるシリコン窒化膜に置き換えて、半導体装置を製造すればよい。
【００４９】
（第３の実施の形態の変形例３）
図１８（ａ）と図１８（ｂ）に示すように、第３の実施の形態の変形例３の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁４５の材料がゲート側壁３４の材料と異なっている。ゲート側壁４５は、窒化シリコンで構成される。さらに、ｐＭＩＳＦＥＴのゲート側壁４６の幅がゲート側壁３５の幅より広い点が異なっている。従って、ゲート側壁４５と４６は、共に窒化シリコンで構成される。しかし、ｐＭＩＳＦＥＴのゲート側壁４６の幅が、ｎＭＩＳＦＥＴのゲート側壁４５の幅より広い。ｐＭＩＳＦＥＴのゲート側壁４６のシリコン基板１との接触面積は、ｎＭＩＳＦＥＴのゲート側壁４５のシリコン基板１との接触面積より大きい。このために、ゲート側壁４５となるシリコン窒化膜の膜厚を、ゲート側壁４６となるシリコン窒化膜の膜厚より厚く設定している。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００５０】
第３の実施の形態の変形例３の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３４となるシリコン酸化膜３６を、ゲート側壁４５となるシリコン窒化膜に置き換えて、ゲート側壁３５となるシリコン窒化膜３８の膜厚を厚く１００ｎｍ程度に設定変更して、半導体装置を製造すればよい。
【００５１】
（第４の実施の形態）
図１９（ａ）と図１９（ｂ）に示すように、第４の実施の形態の半導体装置は、図８（ａ）と図８（ｂ）の第２の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁４８、４９の構造がゲート側壁２８乃至３０の構造と異なっている。ゲート側壁４８、４９には、シリコン酸化膜２８がない。シリコン窒化膜４８は、シリコン基板１上に配置される。このことにより、第２の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力より、第４の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、ｐＭＩＳＦＥＴのドレイン電流を大きくできる。
【００５２】
第４の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００５３】
次に、図２０（ａ）と図２０（ｂ）に示すように、シリコン窒化膜５１を、ＣＶＤ法により成膜した。シリコン窒化膜５１の膜厚を４０ｎｍに設定した。図２０（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト５２を形成した。フォトレジスト５２をマスクに、ｐ型シリコン基板１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜５１をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。フォトレジスト５２を除去する。
【００５４】
図２１（ａ）と図２１（ｂ）に示すように、シリコン酸化膜５３を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜５３の膜厚を４０ｎｍに設定した。シリコン基板１とゲート電極１３、１４をストッパーとして、シリコン窒化膜５１とシリコン酸化膜５３に対してＲＩＥにより異方性のエッチングを行った。図１９（ａ）と図１９（ｂ）に示すように、ゲート側壁４７と４８、４９が形成された。最後に、ゲート電極１３、１４とゲート側壁４７と４８、４９をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００５５】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン窒化膜４８の膜厚は４０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は５５ＭＰａ以上であった。一方、ｎＭＩＳＦＥＴのゲート側壁４７は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より３．６倍以上大きくできた。
【００５６】
本発明は第１乃至第４の実施の形態に限られない。ｎＭＩＳFETとｐＭＩＳFETとでゲート側壁の構造が原子レベルの構造も含めて異なっていることが重要である。構造の相違としては、膜種、膜厚、製造方法に起因するもの等が考えられる。膜種については、第１乃至第４の実施の形態で、シリコン酸化膜とシリコン窒化膜について記載したが、絶縁膜であれば例えば窒化酸化シリコン(SiON)膜、不純物をイオン注入したシリコン酸化膜とシリコン窒化膜等が考えられる。製造方法については、ＣＶＤにおいて、プラズマを発生させてもよい。これらに基づく構造の相違により、ｎＭＩＳFETのｎチャネル領域の圧縮応力を、ｐＭＩＳFETのｐチャネル領域の圧縮応力より小さくすることができる。
【００５７】
また、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図２】第１の実施の形態の半導体装置のｎＭＩＳＦＥＴとｐＭＩＳＦＥＴにおける、ゲート側壁のシリコン酸化膜膜厚に対する、チャネル領域の圧縮応力の関係を示すグラフである。
【図３】第１の実施の形態の半導体装置のｎＭＩＳＦＥＴとｐＭＩＳＦＥＴにおける、チャネル領域の圧縮応力に対する、ドレイン電流Ｉｄｒの関係を示すグラフである。
【図４】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その３）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その４）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その３）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その４）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１６】本発明の第３の実施の形態の変形例１に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１７】本発明の第３の実施の形態の変形例２に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１８】本発明の第３の実施の形態の変形例３に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１９】本発明の第４の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図２０】本発明の第４の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図２１】本発明の第４の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【符号の説明】
１ｐ型シリコン基板（ｐウェル）
２ｎウェル
３ソース領域
４、５ＬＤＤ領域
６ドレイン領域
７ソース領域
８、９ＬＤＤ領域
１０ドレイン領域
１１、１２ゲート絶縁膜
１３、１４ゲート電極
１５、１８ゲート側壁のシリコン酸化膜
１６、１９ゲート側壁のシリコン窒化膜
１７、２０ゲート側壁の肩部（酸化シリコン）
２１シリコン酸化膜
２２シリコン窒化膜
２３フォトレジスト
２４シリコン酸化膜
２５シリコン窒化膜
２６フォトレジスト
２７ゲート側壁（酸化シリコン）
２８ゲート側壁のシリコン酸化膜
２９ゲート側壁のシリコン窒化膜
３０ゲート側壁の肩部（酸化シリコン）
３１シリコン酸化膜
３２シリコン窒化膜
３３フォトレジスト
３４ゲート側壁（酸化シリコン）
３５ゲート側壁（窒化シリコン）
３６シリコン酸化膜
３７フォトレジスト
３８シリコン窒化膜
３９フォトレジスト
４１、４２ゲート側壁（酸化シリコン）
４３乃至４６ゲート側壁（窒化シリコン）
４７ゲート側壁（酸化シリコン）
４８ゲート側壁のシリコン窒化膜
４９ゲート側壁の肩部（酸化シリコン）
５１シリコン窒化膜
５２フォトレジスト
５３シリコン酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a metal insulator semiconductor structure (MIS) field effect transistor (FET), and more particularly to a semiconductor device having an nMISFET and a pMISFET on one semiconductor substrate.
[0002]
[Prior art]
A semiconductor device having an nMISFET and a pMISFET on one semiconductor substrate can constitute a complementary metal oxide semiconductor structure (CMOS) circuit. Since a CMOS circuit can reduce power consumption, it has been used in many semiconductor devices in recent years.
[0003]
In semiconductor devices, it is always desired to increase the operation speed. In order to increase the operation speed, the drain currents of the nMISFET and the pMISFET may be increased. However, it has been considered that the drain current has an upper limit value based on the mobility of electrons and holes, which are eigenvalues of the semiconductor constituting the semiconductor substrate. Therefore, the drain currents of nMISFET and pMISFET are reaching their upper limit values. This makes it difficult for the operating speed of the semiconductor device to increase.
[0004]
On the other hand, miniaturization of a semiconductor device is also performed in order to increase the operation speed of the semiconductor device. With the miniaturization of the semiconductor device, the stress in the channel region changed depending on the structure of the nMISFET and the pMISFET. When the gate sidewall structures of the nMISFET and the pMISFET were changed, the stress in the channel region was changed (for example, see Non-Patent Document 1). The gate side wall has a laminated structure of a silicon oxide film and a silicon nitride film, and the stress in the channel region changed when the thickness of the silicon oxide film and the silicon nitride film was changed.
[0005]
[Non-Patent Document 1]
Eiji Morito, et al., “Sympo on VLSI Technology, 2001 Digest of Technical Papers, (USA), June 11, 2000, p. 117, 2001.
[0006]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having an nMISFET and a pMISFET capable of flowing a large drain current.
[0007]
[Means for Solving the Problems]
A feature of the present invention for solving the above problem is that a semiconductor substrate and a first gate sidewall provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate are provided on the semiconductor substrate. There is a semiconductor device having 1 MISFET and a second MISFET provided on the semiconductor substrate, the second MISFET having a second gate side wall which is provided on the surface of the semiconductor substrate and applies a second stress having a compressive stress smaller than the first stress to the semiconductor substrate. .
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. It should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones.
[0009]
(First embodiment)
The semiconductor device according to the first embodiment of the present invention has a p-type silicon substrate as the semiconductor substrate 1, as shown in FIGS. 1 (a) and 1 (b). An nMISFET and a pMISFET are provided on the semiconductor substrate 1.
[0010]
As shown in FIG. 1A, the nMISFET has a source region 3 and a light doped drain (LDD) region 4, 5 in a region including the surface of the p-type silicon substrate 1 in the p-type silicon substrate (Si) 1. A drain region 6, and a gate insulating film 11, a gate electrode 13, and gate sidewalls 15 to 17 on the surface of the p-type silicon substrate 1.
[0011]
The p-type silicon substrate 1 may have a p-well in a region including the surface of the p-type silicon substrate 1. In this case, the p-well has a source region 3, LDD regions 4 and 5, and a drain region 6. The source region 3 and the drain region 6 are made of n-type silicon and are arranged apart from each other. The LDD region 4 is made of n-type silicon whose impurity concentration is lower than the impurity concentration of the source region 3. The LDD region 4 is in electrical contact with the source region 3. The LDD region 5 is made of n-type silicon whose impurity concentration is lower than the impurity concentration of the drain region 6. The LDD region 5 is in electrical contact with the drain region 6. The LDD region 5 is arranged away from the LDD region 4. A region including the surface of the p-type silicon substrate 1 in the p-type silicon substrate 1 between the LDD region 4 and the LDD region 5 is an n-channel region.
[0012]
The gate insulating film 11 is provided on the LDD regions 4 and 5 and the n-channel region. The gate electrode 13 is provided on the gate insulating film 11.
[0013]
Gate sidewalls 15 to 17 are provided on the surface of p-type silicon substrate 1. Gate sidewalls 15 to 17 are provided on the source region 3, the LDD regions 4 and 5, and the drain region 6. The side surfaces of the gate side walls 15 to 17 are in contact with the side surfaces of the gate insulating film 11 and the gate electrode 13. The gate sidewalls 15 to 17 are formed of a silicon oxide film (SiO ₂ 15) Silicon nitride film (Si _Three N _Four 16) and a shoulder 17 of silicon oxide. The back surface of the silicon oxide film 15 is in contact with the top surfaces of the source region 3, the LDD regions 4 and 5, and the drain region 6. The back surface of the silicon oxide film 15 is in contact with the side surfaces of the gate insulating film 11 and the gate electrode 13. The back surface of the silicon nitride film 16 is in contact with the surface of the silicon oxide film 15. The silicon nitride film 16 and the silicon oxide film 15 have a laminated structure. The shoulder portion 17 is in contact with the surface of the silicon nitride film 16.
[0014]
In the pMISFET, as shown in FIG. 1B, the p-type silicon substrate 1 has an n-well 2 in a region including the surface of the p-type silicon substrate 1. A source region 7, LDD regions 8 and 9, and a drain region 10 are provided in a region including the surface of the n well 2 in the n well 2, and a gate insulating film 12 and a gate electrode 14 are formed on the surface of the p-type silicon substrate 1. And gate sidewalls 18-20.
[0015]
The source region 7 and the drain region 10 are made of p-type silicon and are arranged apart from each other. The LDD region 8 is made of p-type silicon whose impurity concentration is lower than the impurity concentration of the source region 7. The LDD region 8 is in electrical contact with the source region 7. The LDD region 9 is made of p-type silicon whose impurity concentration is lower than the impurity concentration of the drain region 10. The LDD region 9 is in electrical contact with the drain region 10. The LDD region 9 is arranged away from the LDD region 8. A region between the LDD region 8 and the LDD region 9 and including the surface of the n well 2 in the n well 2 is a p channel region.
[0016]
The gate insulating film 12 is provided on the LDD regions 8 and 9 and the p-channel region. The gate electrode 14 is provided on the gate insulating film 12.
[0017]
Gate sidewalls 18 to 20 are provided on the surface of n-well 2. Gate sidewalls 18 to 20 are provided on the source region 7, the LDD regions 8 and 9, and the drain region 10. The side surfaces of the gate sidewalls 18 to 20 are in contact with the side surfaces of the gate insulating film 12 and the gate electrode 14. The gate sidewalls 18 to 20 have a silicon oxide film 18, a silicon nitride film 19 and a silicon oxide shoulder 20. The back surface of the silicon oxide film 18 is in contact with the top surfaces of the source region 7, the LDD regions 8 and 9, and the drain region 10. Further, the back surface of the silicon oxide film 18 is in contact with the side surfaces of the gate insulating film 12 and the gate electrode 14. The back surface of the silicon nitride film 19 is in contact with the surface of the silicon oxide film 18. The silicon nitride film 19 and the silicon oxide film 18 have a laminated structure. The shoulder 20 is in contact with the surface of the silicon nitride film 19.
[0018]
In the first embodiment, as shown in FIG. 2, the gate lengths of the nMISFET and the pMISFET are fixed to 0.11 μm, the film thickness of the silicon oxide films 15 and 18 on the gate side wall, and the film of the silicon nitride films 16 and 19 A change in compressive stress in the n-channel region and the p-channel region when the thickness was changed was calculated by simulation. The thicknesses of the silicon oxide films 15 and 18 were changed to 0 nm (the silicon oxide films 15 and 18 were not formed), 10 nm, 20 nm, and 30 nm. The thicknesses of the silicon nitride films 16 and 19 were changed to 10 nm, 15 nm, and 20 nm.
[0019]
From this, the compressive stress could be increased as the thickness of the silicon oxide films 15 and 18 was reduced. Further, the compressive stress could be increased as the thickness of the silicon nitride films 16 and 19 was increased. The gate sidewalls 15 to 17 and 18 to 20 having the silicon oxide films 15 and 18 and the silicon nitride films 16 and 19 apply compressive stress to the p-type silicon substrate 1 including the n-channel region and the p-channel region. it was thought. That is, it was found that in order to increase the compressive stress, the silicon oxide films 15 and 18 should be thin and the silicon nitride films 16 and 19 thick. On the other hand, in order to reduce the compressive stress and further increase the tensile stress, the silicon oxide films 15 and 18 should be made thicker and the silicon nitride films 16 and 19 made thinner. I understood. The compressive stress in the n-channel region of the nMISFET and the compressive stress in the p-channel region of the pMISFET can be controlled independently of each other.
[0020]
Based on FIG. 2, the nMISFET and the pMISFET were manufactured by changing the compressive stress in the n channel region of the nMISFET and the compressive stress in the p channel region of the pMISFET. As shown in FIG. 3, the drain current of the nMISFET can be increased as the compressive stress in the n channel region of the nMISFET is reduced and the tensile stress is increased. In addition, the drain current of the pMISFET could be increased as the compressive stress in the p channel region of the pMISFET was increased and the tensile stress was reduced. The drain current could be increased because the mobility of electrons and holes in the n-channel region and p-channel region was increased by compressive stress.
[0021]
That is, regarding the nMISFET, the thickness of the silicon oxide film 15 is increased and the thickness of the silicon nitride film 16 is decreased. This reduces the compressive stress in the n-channel region and increases the drain current. As for pMISFET, the thickness of the silicon oxide film 18 is reduced and the thickness of the silicon nitride film 19 is increased. This increases the compressive stress in the p-channel region and increases the drain current. Since the drain currents of both the nMISFET and the pMISFET can be increased, the operating speed of a semiconductor device such as a CMOS circuit having both the nMISFET and the pMISFET can be increased, and the driving force can be increased.
[0022]
As a specific necessary condition for obtaining these effects, it can be considered that the film thickness of the silicon nitride film 19 of the pMISFET is made larger than the film thickness of the silicon nitride film 16 of the nMISFET. Alternatively, it is conceivable that the thickness of the silicon oxide film 18 of the pMISFET is made thinner than the thickness of the silicon oxide film 15 of the nMISFET. By these things, it can be achieved as a necessary condition that the compressive stress of the p-channel region of the pMISFET is larger than the compressive stress of the n-channel region of the nMISFET. That is, by satisfying this necessary condition, it is possible to achieve a sufficient compressive stress in the p channel region of the pMISFET and a small compressive stress in the n channel region of the nMISFET.
[0023]
In the method of manufacturing the semiconductor device according to the first embodiment, first, as shown in FIGS. 4A and 4B, an n-well 2 is formed in a region where a pMISFET is to be formed on a p-type silicon substrate 1. did. The n-well 2 was formed by photolithography and ion implantation.
[0024]
A silicon oxide film to be the gate insulating films 11 and 12 was formed by thermal oxidation. On this silicon oxide film, a polysilicon film to be the gate electrodes 13 and 14 was formed by a chemical vapor deposition (CVD) method. Ions were implanted into the polysilicon film for each of the gate electrodes 13 and 14. Gate electrodes 13 and 14 and gate insulating films 11 and 12 were formed from a polysilicon (Si) film and a silicon oxide film by photolithography and reactive ion etching (RIE). Ion implantation was performed using the gate electrodes 13 and 14 as masks to form LDD regions 4, 5, 8 and 9.
[0025]
The silicon oxide film 21 is made of tetraethylorthosilicate (TEOS: Si (OCH ₂ CH _Three ) _Four The film was formed by a CVD method using The film thickness of the silicon oxide film 21 was set to 10 nm. A silicon nitride film 22 was formed by a CVD method. The film thickness of the silicon nitride film 22 was set to 20 nm. As shown in FIG. 4B, a photoresist 23 was formed on the p-type silicon substrate 1 in a region for forming a pMISFET by photolithography.
[0026]
As shown in FIGS. 5A and 5B, the silicon nitride film 22 in the region where the nMISFET is to be formed is etched by RIE using the photoresist 23 as a mask and the silicon oxide film 21 as a stopper. As shown in FIG. 5B, the photoresist 23 is removed.
[0027]
As shown in FIGS. 6A and 6B, a silicon oxide film 24 was formed by a CVD method using TEOS. The film thickness of the silicon oxide film 24 was set to 10 nm. A silicon nitride film 25 was formed by a CVD method. The film thickness of the silicon nitride film 25 was set to 10 nm.
[0028]
As shown in FIGS. 7A and 7B, a photoresist 26 was formed by photolithography in a region where an nMISFET was to be formed. Using the photoresist 26 as a mask and the silicon oxide film 24 as a stopper, the silicon nitride film 25 in the region for forming the pMISFET was etched by RIE. Further, the silicon oxide film 24 in the region for forming the pMISFET was etched by RIE using the photoresist 26 as a mask and the silicon nitride film 22 as a stopper. The photoresist 26 was removed. Further, a silicon oxide film to be the shoulder portions 17 and 20 was formed by a CVD method using TEOS. By increasing or decreasing the thickness of the silicon oxide film, the thickness of the gate sidewalls 15 to 17 and 18 to 20 could be increased or decreased.
[0029]
Using the silicon substrate 1 and the gate electrodes 13 and 14 as stoppers, the silicon nitride films 25 and 22, the silicon oxide films 21 and 24, and the silicon oxide films 21 and 24 and the shoulder portions 17 and 20 shown in FIGS. On the other hand, anisotropic etching was performed by RIE. As shown in FIGS. 1A and 1B, gate sidewalls 15 to 17 and 18 to 20 were formed. The silicon oxide film 15 is a laminated film of silicon oxide films 21 and 24. Finally, ion implantation was performed using the gate electrodes 13 and 14 and the gate sidewalls 15 to 17 and 18 to 20 as masks to form source regions 3 and 7 and drain regions 6 and 10.
[0030]
As described above, the thickness of the silicon oxide film 18 on the gate sidewall of the pMISFET was 10 nm, and the thickness of the silicon nitride film 19 was 20 nm. From FIG. 2, the compressive stress in the p-channel region was 42 MPa. On the other hand, the thickness of the silicon oxide film 15 on the gate side wall of the nMISFET was 20 nm, and the thickness of the silicon nitride film 16 was 10 nm. The compressive stress in the n-channel region was 21 MPa. The compressive stress in the p-channel region could be twice as large as that in the n-channel region.
[0031]
(Second Embodiment)
As shown in FIGS. 8A and 8B, the semiconductor device of the second embodiment is compared with the semiconductor device of the first embodiment shown in FIGS. 1A and 1B. Thus, the structure of the gate sidewall 27 of the nMISFET is different from the structure of the gate sidewalls 15 to 17. The gate side wall 27 is composed only of silicon oxide. Thereby, the compressive stress of the n channel region of the nMISFET of the second embodiment can be made smaller than the compressive stress of the n channel region of the nMISFET of the first embodiment. In addition, the tensile stress can be increased. In addition, the drain current of the nMISFET can be increased.
[0032]
The setting range of the film thicknesses of the silicon oxide film 28 and the silicon nitride film on the gate sidewall 27 of the nMISFET can be widened by the difference in the structure of the gate sidewall 27 of the nMISFET. As a result, the compressive stress of the p channel region of the pMISFET can be set in a wide range within a range larger than the compressive stress of the n channel region of the nMISFET. The drain current of the pMISFET can be set to a desired set value.
[0033]
The manufacturing method of the semiconductor device of the second embodiment is the same as that of the semiconductor device of the first embodiment until the LDD regions 4, 5, 8, and 9 are formed.
[0034]
Next, as shown in FIGS. 9A and 9B, a silicon oxide film 31 was formed by a CVD method using TEOS. The film thickness of the silicon oxide film 31 was set to 20 nm. A silicon nitride film 32 was formed by a CVD method. The film thickness of the silicon nitride film 32 was set to 20 nm. As shown in FIG. 9B, a photoresist 33 was formed by photolithography in the region of the p-type silicon substrate 1 where the pMISFET was to be formed.
[0035]
As shown in FIGS. 10A and 10B, the silicon nitride film 32 in the region for forming the nMISFET is etched by RIE using the photoresist 33 as a mask and the silicon oxide film 31 as a stopper. Further, using the photoresist 33 as a mask, the silicon oxide film 31 in the region for forming the nMISFET is etched by RIE using the p-type silicon substrate 1 as a stopper. Etching is not limited to RIE, and may be wet etching. As shown in FIG. 10B, the photoresist 33 is removed.
[0036]
A silicon oxide film to be the gate side wall 27 and the shoulder 30 was formed by a CVD method using TEOS. 8A and 8B with the silicon substrate 1 and the gate electrodes 13 and 14 as stoppers, the silicon nitride film 29, the silicon oxide film 28, the gate side wall 27, and the silicon oxide film serving as the shoulder 30 shown in FIG. Anisotropic etching was performed by RIE. As shown in FIGS. 8A and 8B, gate side walls 27, 28 to 30 were formed. Finally, ion implantation was performed using the gate electrodes 13 and 14 and the gate sidewalls 27 and 28 to 30 as masks, thereby forming the source regions 3 and 7 and the drain regions 6 and 10.
[0037]
As described above, the thickness of the silicon oxide film 28 on the gate sidewall of the pMISFET was 20 nm, and the thickness of the silicon nitride film 29 was 20 nm. From FIG. 2, the compressive stress in the p-channel region was 32 MPa. On the other hand, the gate sidewall 27 of the nMISFET is made of silicon oxide, and the compressive stress in the n-channel region is 15 MPa or less. The compressive stress in the p-channel region can be increased more than twice as much as the compressive stress in the n-channel region.
[0038]
(Third embodiment)
As shown in FIGS. 11A and 11B, the semiconductor device of the third embodiment is compared with the semiconductor device of the second embodiment shown in FIGS. 8A and 8B. Thus, the structure of the gate sidewall 35 of the pMISFET is different from the structure of the gate sidewalls 28 to 30. The gate side wall 35 is composed only of silicon nitride. As a result, the compressive stress in the p-channel region of the pMISFET of the third embodiment can be made larger than that of the p-channel region of the pMISFET of the second embodiment. Moreover, if it is a tensile stress, it can be made small. In addition, the drain current of the pMISFET can be increased.
[0039]
The manufacturing method of the semiconductor device of the third embodiment is the same as the manufacturing method of the semiconductor device of the first embodiment until the LDD regions 4, 5, 8, and 9 are formed.
[0040]
Next, as shown in FIGS. 12A and 12B, a silicon oxide film 36 was formed by a CVD method using TEOS. The film thickness of the silicon oxide film 36 was set to 50 nm. As shown in FIG. 12A, a photoresist 37 was formed by photolithography in the region of the p-type silicon substrate 1 where the nMISFET was to be formed.
[0041]
As shown in FIGS. 13A and 13B, the silicon oxide film 36 in the region for forming the pMISFET is etched by RIE using the photoresist 37 as a mask and the p-type silicon substrate 1 as a stopper. Etching is not limited to RIE, and may be wet etching. As shown in FIG. 13A, the photoresist 37 is removed.
[0042]
As shown in FIGS. 14A and 14B, a silicon nitride film 38 was formed by a CVD method. The film thickness of the silicon nitride film 38 was set to 50 nm. As shown in FIGS. 15A and 15B, a photoresist 39 was formed by photolithography in the region where the pMISFET was to be formed. Using the photoresist 39 as a mask, using the silicon oxide film 36 as a stopper, the silicon nitride film 38 in the region for forming the nMISFET is etched by RIE. Etching is not limited to RIE, and may be wet etching. The photoresist 39 is removed.
[0043]
The silicon nitride film 38 and the silicon oxide film 36 were anisotropically etched by RIE using the silicon substrate 1 and the gate electrodes 13 and 14 as stoppers. As shown in FIGS. 11A and 11B, a silicon oxide gate sidewall 34 and a silicon nitride gate sidewall 35 were formed. Finally, ion implantation was performed using the gate electrodes 13 and 14 and the gate sidewalls 34 and 35 as masks to form source regions 3 and 7 and drain regions 6 and 10.
[0044]
As described above, the gate sidewall 35 of the pMISFET is made of silicon nitride, and the compressive stress in the p-channel region is 55 MPa or more as shown in FIG. On the other hand, the gate sidewall 34 of the nMISFET was made of silicon oxide, and the compressive stress in the n-channel region was 15 MPa or less. The compressive stress in the p-channel region can be increased by 3.6 times or more than that in the n-channel region.
[0045]
(Modification 1 of 3rd Embodiment)
As shown in FIGS. 16A and 16B, the semiconductor device of Modification 1 of the third embodiment is the same as that of the third embodiment of FIGS. 11A and 11B. Compared to the semiconductor device, the material of the gate sidewall 42 of the pMISFET is different from the material of the gate sidewall 35. The gate side wall 42 is made of silicon oxide. Accordingly, the gate sidewalls 41 and 42 are both made of silicon oxide. However, the silicon oxide on the gate side wall 41 and the silicon oxide on the gate side wall 42 differ in the substrate temperature of the silicon substrate 1 in CVD during film formation. As a result, the compressive stress in the p channel region of the pMISFET can be made larger than the compressive stress in the n channel region of the nMISFET. Moreover, if it is a tensile stress, it can be made small.
[0046]
The manufacturing method of the semiconductor device according to the first modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device of the third embodiment. The semiconductor device may be manufactured by replacing the silicon nitride film 38 that becomes the gate sidewall 35 with the silicon oxide film that becomes the gate sidewall 42.
[0047]
(Modification 2 of the third embodiment)
As shown in FIGS. 17A and 17B, the semiconductor device of Modification 2 of the third embodiment is the same as that of the third embodiment of FIGS. 11A and 11B. Compared to the semiconductor device, the material of the gate sidewall 43 of the nMISFET is different from the material of the gate sidewall 34. The gate side wall 43 is made of silicon nitride. Accordingly, the gate sidewalls 43 and 44 are both made of silicon nitride. However, the silicon nitride on the gate side wall 43 and the silicon nitride on the gate side wall 44 differ in the substrate temperature of the silicon substrate 1 in CVD during film formation. As a result, the compressive stress in the p channel region of the pMISFET can be made larger than the compressive stress in the n channel region of the nMISFET. Moreover, if it is tensile stress, it can be made small.
[0048]
The manufacturing method of the semiconductor device of the second modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device of the third embodiment. The semiconductor device may be manufactured by replacing the silicon oxide film 36 serving as the gate sidewall 34 with the silicon nitride film serving as the gate sidewall 43.
[0049]
(Modification 3 of the third embodiment)
As shown in FIGS. 18A and 18B, the semiconductor device of the third modification of the third embodiment is the same as that of the third embodiment shown in FIGS. 11A and 11B. Compared to the semiconductor device, the material of the gate sidewall 45 of the nMISFET is different from the material of the gate sidewall 34. The gate sidewall 45 is made of silicon nitride. Furthermore, the difference is that the width of the gate sidewall 46 of the pMISFET is wider than the width of the gate sidewall 35. Accordingly, the gate sidewalls 45 and 46 are both made of silicon nitride. However, the width of the gate sidewall 46 of the pMISFET is wider than the width of the gate sidewall 45 of the nMISFET. The contact area of the gate sidewall 46 of the pMISFET with the silicon substrate 1 is larger than the contact area of the gate sidewall 45 of the nMISFET with the silicon substrate 1. Therefore, the thickness of the silicon nitride film that becomes the gate sidewall 45 is set to be larger than the thickness of the silicon nitride film that becomes the gate sidewall 46. As a result, the compressive stress in the p channel region of the pMISFET can be made larger than the compressive stress in the n channel region of the nMISFET. Moreover, if it is a tensile stress, it can be made small.
[0050]
The manufacturing method of the semiconductor device according to the third modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device according to the third embodiment. The silicon oxide film 36 that becomes the gate side wall 34 is replaced with a silicon nitride film that becomes the gate side wall 45, and the thickness of the silicon nitride film 38 that becomes the gate side wall 35 is changed to a thickness of about 100 nm to manufacture a semiconductor device. That's fine.
[0051]
(Fourth embodiment)
As shown in FIGS. 19A and 19B, the semiconductor device of the fourth embodiment is compared with the semiconductor device of the second embodiment of FIGS. 8A and 8B. Thus, the structure of the gate sidewalls 48 and 49 of the pMISFET is different from the structure of the gate sidewalls 28 to 30. There is no silicon oxide film 28 on the gate sidewalls 48 and 49. The silicon nitride film 48 is disposed on the silicon substrate 1. As a result, the compressive stress of the p channel region of the pMISFET of the fourth embodiment can be made larger than the compressive stress of the p channel region of the pMISFET of the second embodiment. Moreover, if it is a tensile stress, it can be made small. In addition, the drain current of the pMISFET can be increased.
[0052]
The semiconductor device manufacturing method of the fourth embodiment is the same as that of the semiconductor device manufacturing method of the first embodiment until the LDD regions 4, 5, 8, and 9 are formed.
[0053]
Next, as shown in FIGS. 20A and 20B, a silicon nitride film 51 was formed by a CVD method. The film thickness of the silicon nitride film 51 was set to 40 nm. As shown in FIG. 20B, a photoresist 52 was formed by photolithography in the region for forming the pMISFET of the p-type silicon substrate 1. Using the photoresist 52 as a mask, the silicon nitride film 51 in the region where the nMISFET is to be formed is etched by RIE using the p-type silicon substrate 1 as a stopper. Etching is not limited to RIE, and may be wet etching. The photoresist 52 is removed.
[0054]
As shown in FIGS. 21A and 21B, a silicon oxide film 53 was formed by a CVD method using TEOS. The film thickness of the silicon oxide film 53 was set to 40 nm. The silicon nitride film 51 and the silicon oxide film 53 were anisotropically etched by RIE using the silicon substrate 1 and the gate electrodes 13 and 14 as stoppers. As shown in FIGS. 19A and 19B, gate side walls 47, 48, and 49 are formed. Finally, ion implantation was performed using the gate electrodes 13 and 14 and the gate sidewalls 47, 48, and 49 as masks to form source regions 3 and 7 and drain regions 6 and 10, respectively.
[0055]
As described above, the thickness of the silicon nitride film 48 on the gate sidewall of the pMISFET was 40 nm. From FIG. 2, the compressive stress in the p-channel region was 55 MPa or more. On the other hand, the gate sidewall 47 of the nMISFET is made of silicon oxide, and the compressive stress in the n channel region is 15 MPa or less. The compressive stress in the p-channel region can be increased by 3.6 times or more than that in the n-channel region.
[0056]
The present invention is not limited to the first to fourth embodiments. It is important that the nMISFET and the pMISFET have different gate side wall structures including an atomic level structure. As the difference in structure, there may be a film type, a film thickness, a thing resulting from a manufacturing method, and the like. As for the film type, the silicon oxide film and the silicon nitride film have been described in the first to fourth embodiments. However, if the film type is an insulating film, for example, a silicon nitride oxide (SiON) film, a silicon oxide film in which impurities are ion-implanted are used. And a silicon nitride film. As for the manufacturing method, plasma may be generated in CVD. Due to the difference in structure based on these, the compressive stress of the n-channel region of the nMISFET can be made smaller than the compressive stress of the p-channel region of the pMISFET.
[0057]
The silicon substrate 1 may be a semiconductor substrate. The semiconductor substrate may be a silicon layer of a silicon on insulator (SOI) substrate, or a semiconductor substrate such as a silicon germanium (SiGe) mixed crystal or a silicon carbide germanium (SiGeC) mixed crystal. In addition, various modifications can be made without departing from the scope of the present invention.
[0058]
【The invention's effect】
As described above, according to the present invention, a semiconductor device having an nMISFET and a pMISFET capable of flowing a large drain current can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 2 is a graph showing the relationship between the compressive stress in the channel region and the silicon oxide film thickness on the gate sidewall in the nMISFET and pMISFET of the semiconductor device of the first embodiment.
FIG. 3 is a graph showing a relationship of a drain current Idr with respect to a compressive stress in a channel region in the nMISFET and the pMISFET of the semiconductor device according to the first embodiment.
FIG. 4 is a cross-sectional view (No. 1) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 5 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 6 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 7 is a sectional view (No. 4) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 8 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 9 is a cross-sectional view (No. 1) in the middle of manufacturing the semiconductor device according to the second embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 10 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the second embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 12 is a first cross-sectional view of the semiconductor device according to the third embodiment of the present invention which is being manufactured; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 13 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 14 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 15 is a sectional view (No. 4) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 16 is a cross-sectional view of a semiconductor device according to Modification 1 of the third embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 17 is a cross-sectional view of a semiconductor device according to Modification 2 of the third embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 18 is a cross-sectional view of a semiconductor device according to Modification 3 of the third embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 19 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 20 is a first cross-sectional view of the semiconductor device according to the fourth embodiment of the present invention which is being manufactured; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 21 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the fourth embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
[Explanation of symbols]
1 p-type silicon substrate (p-well)
2 n-well
3 Source area
4, 5 LDD region
6 Drain region
7 Source area
8, 9 LDD region
10 Drain region
11, 12 Gate insulating film
13, 14 Gate electrode
15, 18 Silicon oxide film on gate side wall
16, 19 Silicon nitride film on gate side wall
17, 20 Gate side wall shoulder (silicon oxide)
21 Silicon oxide film
22 Silicon nitride film
23 photoresist
24 Silicon oxide film
25 Silicon nitride film
26 photoresist
27 Gate sidewall (silicon oxide)
28 Silicon oxide film on the gate sidewall
29 Silicon nitride film on gate sidewall
30 Gate sidewall shoulder (silicon oxide)
31 Silicon oxide film
32 Silicon nitride film
33 photoresist
34 Gate sidewall (silicon oxide)
35 Gate sidewall (silicon nitride)
36 Silicon oxide film
37 photoresist
38 Silicon nitride film
39 photoresist
41, 42 Gate sidewall (silicon oxide)
43 to 46 Gate sidewall (silicon nitride)
47 Gate sidewall (silicon oxide)
48 Silicon nitride film on the gate sidewall
49 Gate side wall shoulder (silicon oxide)
51 Silicon nitride film
52 photoresist
53 Silicon oxide film

Claims

半導体基板と、
前記半導体基板の表面上に設けられ前記半導体基板に第１応力を作用させる第１ゲート側壁を有し、前記半導体基板上に設けられるｐ金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）と、
前記半導体基板の表面上に設けられ前記半導体基板に前記第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を有し、前記半導体基板１上に設けられるｎＭＩＳＦＥＴとを有し、
前記第１ゲート側壁は、第１シリコン窒化膜を有し、前記第１シリコン窒化膜の膜厚が、前記第２ゲート側壁が有する第２シリコン窒化膜の膜厚より厚いことを特徴とする半導体装置。A semiconductor substrate;
A p metal insulator semiconductor structure (MIS) field effect transistor (FET) provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate; ,
Wherein provided on the semiconductor substrate on a surface having a second gate side wall exerting a second stress and compressive stress than the first stress is small in the semiconductor substrate, have a and n MISFET provided on the semiconductor substrate 1 ,
The first gate sidewall has a first silicon nitride film, and the thickness of the first silicon nitride film is larger than the thickness of the second silicon nitride film of the second gate sidewall. apparatus.

前記第１ゲート側壁は、前記半導体基板上に配置された第１シリコン酸化膜を有することを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1 , wherein the first gate side wall includes a first silicon oxide film disposed on the semiconductor substrate.

前記第１シリコン窒化膜は、前記半導体基板上に配置されることを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1 , wherein the first silicon nitride film is disposed on the semiconductor substrate.

前記第１シリコン酸化膜の膜厚が、前記第２ゲート側壁が有し前記半導体基板上に配置された第２シリコン酸化膜の膜厚より薄いことを特徴とする請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2 , wherein the thickness of the first silicon oxide film is smaller than the thickness of the second silicon oxide film that the second gate sidewall has and is disposed on the semiconductor substrate. .

半導体基板と、
前記半導体基板の表面上に設けられ前記半導体基板に第１応力を作用させる第１ゲート側壁を有し、前記半導体基板上に設けられるｐ金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）と、
前記半導体基板の表面上に設けられ前記半導体基板に前記第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を有し、前記半導体基板１上に設けられるｎＭＩＳＦＥＴとを有し、
前記第１及び第２ゲート側壁は、窒化シリコンであり、前記第１ゲート側壁の前記半導体基板との接触面積は、前記第２ゲート側壁の前記半導体基板との接触面積より大きいことを特徴とする半導体装置。 A semiconductor substrate;
A p metal insulator semiconductor structure (MIS) field effect transistor (FET) provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate; ,
A second gate sidewall provided on the surface of the semiconductor substrate for applying a second stress having a compressive stress smaller than the first stress on the semiconductor substrate, and an nMISFET provided on the semiconductor substrate 1;
The first and second gate sidewalls are made of silicon nitride, and the contact area of the first gate sidewall with the semiconductor substrate is larger than the contact area of the second gate sidewall with the semiconductor substrate. Semiconductor device.