JP4406200B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、金属絶縁物半導体構造(MIS)電界効果トランジスタ(FET)を有する半導体装置に関し、特に、nMISFETとpMISFETを1つの半導体基板上に有する半導体装置に関する。
【0002】
【従来の技術】
nMISFETとpMISFETを1つの半導体基板上に有する半導体装置は、相補型金属酸化物半導体構造(CMOS)回路を構成することができる。CMOS回路は、消費電力を低減できるので、近年、多くの半導体装置で用いられている。
【0003】
半導体装置は、動作速度をより速くすることが常に望まれている。動作速度を速くするためには、nMISFETとpMISFETのドレイン電流を大きくすればよい。しかし、ドレイン電流は、半導体基板を構成する半導体の固有値である電子とホールの移動度に基づく上限値を有すると考えられていた。従って、nMISFETとpMISFETのドレイン電流はその上限値に達しつつあった。このことにより、半導体装置の動作速度は速くなりにくくなっていた。
【0004】
一方、半導体装置の動作速度を速くするために、半導体装置の微細化も行われる。半導体装置の微細化にともない、nMISFETとpMISFETの構造によって、チャネル領域の応力が変化した。nMISFETとpMISFETのゲート側壁の構造を変えると、チャネル領域の応力が変わった(例えば、非特許文献1参照。)。ゲート側壁は、シリコン酸化膜とシリコン窒化膜の積層構造を有し、シリコン酸化膜とシリコン窒化膜の膜厚を変えるとチャネル領域の応力が変わった。
【0005】
【非特許文献1】
森藤英治、外,「シンポ オン VLSI テクノロジー,2001 ダイジェスト オブ テクニカル ペーパーズ(Symp. on VLSI Technology,2001 Digest of Technical Papers),(アメリカ合衆国),2000年6月11日,p.117,2001
【0006】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、大きなドレイン電流を流せるnMISFETとpMISFETを有する半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、半導体基板と、この半導体基板の表面上に設けられ半導体基板に第1応力を作用させる第1ゲート側壁を有し半導体基板上に設けられる第1MISFETと、半導体基板の表面上に設けられ半導体基板に第1応力より圧縮応力が小さい第2応力を作用させる第2ゲート側壁を有し半導体基板上に設けられる第2MISFETとを有する半導体装置にある。
【0008】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【0009】
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体装置は、図1(a)と図1(b)に示すように、半導体基板1としてp型シリコン基板を有している。半導体基板1上には、nMISFETとpMISFETが設けられている。
【0010】
nMISFETは、図1(a)に示すように、p型シリコン基板(Si)1内でp型シリコン基板1の表面を含む領域に、ソース領域3、ライトドープトドレイン(LDD)領域4、5、ドレイン領域6を有し、p型シリコン基板1の表面上に、ゲート絶縁膜11、ゲート電極13とゲート側壁15乃至17を有する。
【0011】
p型シリコン基板1は、p型シリコン基板1の表面を含む領域に、pウェルを有していてもよい。この場合は、pウェルが、ソース領域3、LDD領域4、5、ドレイン領域6を有する。ソース領域3とドレイン領域6はn型シリコンで構成され、互いに離れて配置される。LDD領域4は、不純物濃度がソース領域3の不純物濃度より低いn型シリコンで構成される。LDD領域4は、ソース領域3に電気的に接する。LDD領域5は、不純物濃度がドレイン領域6の不純物濃度より低いn型シリコンで構成される。LDD領域5は、ドレイン領域6に電気的に接する。LDD領域5は、LDD領域4から離れて配置される。LDD領域4とLDD領域5の間で、p型シリコン基板1内でp型シリコン基板1の表面を含む領域は、nチャネル領域となる。
【0012】
ゲート絶縁膜11は、LDD領域4、5とnチャネル領域の上に設けられる。ゲート電極13は、ゲート絶縁膜11の上に設けられる。
【0013】
ゲート側壁15乃至17は、p型シリコン基板1の表面上に設けられる。ゲート側壁15乃至17は、ソース領域3、LDD領域4、5、ドレイン領域6の上に設けられる。ゲート側壁15乃至17の側面は、ゲート絶縁膜11とゲート電極13の側面に接する。ゲート側壁15乃至17は、シリコン酸化膜(SiO2)15、シリコン窒化膜(Si3N4)16と酸化シリコンの肩部17を有している。シリコン酸化膜15の裏面は、ソース領域3、LDD領域4、5、ドレイン領域6の上面に接する。また、シリコン酸化膜15の裏面は、ゲート絶縁膜11とゲート電極13の側面に接する。シリコン窒化膜16の裏面は、シリコン酸化膜15の表面に接する。シリコン窒化膜16とシリコン酸化膜15は、積層構造をなす。肩部17は、シリコン窒化膜16の表面に接する。
【0014】
pMISFETは、図1(b)に示すように、p型シリコン基板1は、p型シリコン基板1の表面を含む領域に、nウェル2を有する。nウェル2内でnウェル2の表面を含む領域に、ソース領域7、LDD領域8、9、ドレイン領域10を有し、p型シリコン基板1の表面上に、ゲート絶縁膜12、ゲート電極14とゲート側壁18乃至20を有する。
【0015】
ソース領域7とドレイン領域10はp型シリコンで構成され、互いに離れて配置される。LDD領域8は、不純物濃度がソース領域7の不純物濃度より低いp型シリコンで構成される。LDD領域8は、ソース領域7に電気的に接する。LDD領域9は、不純物濃度がドレイン領域10の不純物濃度より低いp型シリコンで構成される。LDD領域9は、ドレイン領域10に電気的に接する。LDD領域9は、LDD領域8から離れて配置される。LDD領域8とLDD領域9の間で、nウェル2内でnウェル2の表面を含む領域は、pチャネル領域となる。
【0016】
ゲート絶縁膜12は、LDD領域8、9とpチャネル領域の上に設けられる。ゲート電極14は、ゲート絶縁膜12の上に設けられる。
【0017】
ゲート側壁18乃至20は、nウェル2の表面上に設けられる。ゲート側壁18乃至20は、ソース領域7、LDD領域8、9、ドレイン領域10の上に設けられる。ゲート側壁18乃至20の側面は、ゲート絶縁膜12とゲート電極14の側面に接する。ゲート側壁18乃至20は、シリコン酸化膜18、シリコン窒化膜19と酸化シリコンの肩部20を有している。シリコン酸化膜18の裏面は、ソース領域7、LDD領域8、9、ドレイン領域10の上面に接する。また、シリコン酸化膜18の裏面は、ゲート絶縁膜12とゲート電極14の側面に接する。シリコン窒化膜19の裏面は、シリコン酸化膜18の表面に接する。シリコン窒化膜19とシリコン酸化膜18は、積層構造をなす。肩部20は、シリコン窒化膜19の表面に接する。
【0018】
第1の実施の形態では、図2に示すように、nMISFETとpMISFETのゲート長を0.11μmに固定し、ゲート側壁のシリコン酸化膜15、18の膜厚とシリコン窒化膜16、19の膜厚を変化させた際の、nチャネル領域とpチャネル領域の圧縮応力の変化をシミュレーションにより計算した。シリコン酸化膜15、18の膜厚を、0nm(シリコン酸化膜15、18を形成しない。)、10nm、20nmと30nmに変化させた。シリコン窒化膜16、19の膜厚を、10nm、15nmと20nmに変化させた。
【0019】
これより、シリコン酸化膜15、18の膜厚を薄くするほど、圧縮応力を大きくすることができた。また、シリコン窒化膜16、19の膜厚を厚くするほど、圧縮応力を大きくすることができた。シリコン酸化膜15、18とシリコン窒化膜16、19を有するゲート側壁15乃至17、18乃至20は、nチャネル領域とpチャネル領域を含めたp型シリコン基板1に圧縮応力を作用させていると考えられた。すなわち、圧縮応力を大きくするには、シリコン酸化膜15、18の膜厚を薄くし、シリコン窒化膜16、19の膜厚を厚くすればよいことがわかった。反対に、圧縮応力を小さくするには、さらには、引っ張り応力を大きくするには、シリコン酸化膜15、18の膜厚を厚くし、シリコン窒化膜16、19の膜厚を薄くすればよいことがわかった。nMISFETのnチャネル領域の圧縮応力とpMISFETのpチャネル領域の圧縮応力とを、互いに独立して制御することが可能になった。
【0020】
図2に基づいてnMISFETのnチャネル領域の圧縮応力とpMISFETのpチャネル領域の圧縮応力を変えて、nMISFETとpMISFETを製造した。図3に示すように、nMISFETのnチャネル領域の圧縮応力を小さくし引っ張り応力を大きくするほど、nMISFETのドレイン電流を大きくすることができた。また、pMISFETのpチャネル領域の圧縮応力を大きくし引っ張り応力を小さくするほど、pMISFETのドレイン電流を大きくすることができた。ドレイン電流を大きくできたのは、圧縮応力によってnチャネル領域とpチャネル領域の電子とホールの移動度が増大したためと考えられた。
【0021】
すなわち、nMISFETに関しては、シリコン酸化膜15の膜厚を厚くし、シリコン窒化膜16の膜厚を薄くする。このことにより、nチャネル領域の圧縮応力が小さくなり、ドレイン電流を大きくすることができる。pMISFETに関しては、シリコン酸化膜18の膜厚を薄くし、シリコン窒化膜19の膜厚を厚くする。このことにより、pチャネル領域の圧縮応力が大きくなり、ドレイン電流を大きくすることができる。nMISFETとpMISFETの両方のドレイン電流を大きくすることができるので、nMISFETとpMISFETの両方を有するCMOS回路等の半導体装置の動作速度を速くすることができ、駆動力を大きくすることができる。
【0022】
そして、これらの効果を得るための具体的な必要条件としては、pMISFETのシリコン窒化膜19の膜厚を、nMISFETのシリコン窒化膜16の膜厚より厚くすることが考えられる。あるいは、pMISFETのシリコン酸化膜18の膜厚が、nMISFETのシリコン酸化膜15の膜厚より薄くすることが考えられる。これらのことにより、必要条件として、pMISFETのpチャネル領域の圧縮応力をnMISFETのnチャネル領域の圧縮応力より大きくすることが、達成できる。すなわち、この必要条件を満足することで、十分条件であるpMISFETのpチャネル領域の圧縮応力は大きくすることと、nMISFETのnチャネル領域の圧縮応力は小さくすることが達成可能になる。
【0023】
第1の実施の形態の半導体装置の製造方法は、まず、図4(a)と図4(b)に示すように、p型シリコン基板1のpMISFETを形成する領域に、nウェル2を形成した。nウェル2の形成は、フォトリソグラフィとイオン注入によった。
【0024】
ゲート絶縁膜11、12となるシリコン酸化膜を熱酸化により形成した。このシリコン酸化膜上に、ゲート電極13、14となるポリシリコン膜を気相化学成長(CVD)法により成膜した。このポリシリコン膜にゲート電極13、14毎にイオン注入を行った。フォトリソグラフィと反応性イオンエッチング(RIE)により、ポリシリコン(Si)膜とシリコン酸化膜から、ゲート電極13、14とゲート絶縁膜11、12を形成した。ゲート電極13、14をマスクにイオン注入を行い、LDD領域4、5、8、9を形成した。
【0025】
シリコン酸化膜21を、テトラエチルオルソシリケート(TEOS:Si(OCH2CH3)4)を用いたCVD法により成膜した。シリコン酸化膜21の膜厚を10nmに設定した。シリコン窒化膜22を、CVD法により成膜した。シリコン窒化膜22の膜厚を20nmに設定した。図4(b)に示すように、p型シリコン基板1のpMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト23を形成した。
【0026】
図5(a)と図5(b)に示すように、フォトレジスト23をマスクに、シリコン酸化膜21をストッパーとして、nMISFETを形成する領域のシリコン窒化膜22をRIEによりエッチングする。図5(b)に示すように、フォトレジスト23を除去する。
【0027】
図6(a)と図6(b)に示すように、シリコン酸化膜24を、TEOSを用いたCVD法により成膜した。シリコン酸化膜24の膜厚を10nmに設定した。シリコン窒化膜25を、CVD法により成膜した。シリコン窒化膜25の膜厚を10nmに設定した。
【0028】
図7(a)と図7(b)に示すように、nMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト26を形成した。フォトレジスト26をマスクに、シリコン酸化膜24をストッパーとして、pMISFETを形成する領域のシリコン窒化膜25をRIEによりエッチングした。さらに、フォトレジスト26をマスクに、シリコン窒化膜22をストッパーとして、pMISFETを形成する領域のシリコン酸化膜24をRIEによりエッチングした。フォトレジスト26を除去した。さらに、肩部17、20となるシリコン酸化膜を、TEOSを用いたCVD法により成膜した。このシリコン酸化膜の膜厚を増減することによりゲート側壁15乃至17、18乃至20の厚さを増減することができた。
【0029】
シリコン基板1とゲート電極13、14をストッパーとして、図1(a)と図1(b)のシリコン窒化膜25、22とシリコン酸化膜21、24と肩部17、20となるシリコン酸化膜に対してRIEにより異方性のエッチングを行った。図1(a)と図1(b)に示すように、ゲート側壁15乃至17、18乃至20が形成された。なお、シリコン酸化膜15は、シリコン酸化膜21と24の積層膜である。最後に、ゲート電極13、14とゲート側壁15乃至17、18乃至20をマスクにイオン注入を行い、ソース領域3、7とドレイン領域6、10を形成した。
【0030】
以上により、pMISFETのゲート側壁のシリコン酸化膜18の膜厚は10nmであり、シリコン窒化膜19の膜厚は20nmであった。図2より、pチャネル領域の圧縮応力は42MPaであった。一方、nMISFETのゲート側壁のシリコン酸化膜15の膜厚は20nmであり、シリコン窒化膜16の膜厚は10nmであった。nチャネル領域の圧縮応力は21MPaであった。pチャネル領域の圧縮応力をnチャネル領域の圧縮応力より2倍大きくできた。
【0031】
(第2の実施の形態)
図8(a)と図8(b)に示すように、第2の実施の形態の半導体装置は、図1(a)と図1(b)の第1の実施の形態の半導体装置と比べて、nMISFETのゲート側壁27の構造がゲート側壁15乃至17の構造と異なっている。ゲート側壁27は、酸化シリコンのみで構成される。このことにより、第1の実施の形態のnMISFETのnチャネル領域の圧縮応力より、第2の実施の形態のnMISFETのnチャネル領域の圧縮応力を小さくできる。また、引っ張り応力であれば大きくできる。そして、nMISFETのドレイン電流を大きくできる。
【0032】
そして、このnMISFETのゲート側壁27の構造の相違によって、nMISFETのゲート側壁27のシリコン酸化膜28とシリコン窒化膜の膜厚の設定範囲を広げることができる。このことにより、nMISFETのnチャネル領域の圧縮応力より大きい範囲で、pMISFETのpチャネル領域の圧縮応力を広範囲に設定できる。そして、pMISFETのドレイン電流を所望の設定値に設定できる。
【0033】
第2の実施の形態の半導体装置の製造方法は、第1の実施の形態の半導体装置の製造方法と、LDD領域4、5、8、9を形成するまでは同じである。
【0034】
次に、図9(a)と図9(b)に示すように、シリコン酸化膜31を、TEOSを用いたCVD法により成膜した。シリコン酸化膜31の膜厚を20nmに設定した。シリコン窒化膜32を、CVD法により成膜した。シリコン窒化膜32の膜厚を20nmに設定した。図9(b)に示すように、p型シリコン基板1のpMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト33を形成した。
【0035】
図10(a)と図10(b)に示すように、フォトレジスト33をマスクに、シリコン酸化膜31をストッパーとして、nMISFETを形成する領域のシリコン窒化膜32をRIEによりエッチングする。さらに、フォトレジスト33をマスクに、p型シリコン基板1をストッパーとして、nMISFETを形成する領域のシリコン酸化膜31をRIEによりエッチングする。なお、エッチングは、RIEに限らず、ウェットエッチングでもよい。図10(b)に示すように、フォトレジスト33を除去する。
【0036】
ゲート側壁27と肩部30となるシリコン酸化膜を、TEOSを用いたCVD法により成膜した。シリコン基板1とゲート電極13、14をストッパーとして、図8(a)と図8(b)のシリコン窒化膜29とシリコン酸化膜28とゲート側壁27と肩部30となるシリコン酸化膜に対してRIEにより異方性のエッチングを行った。図8(a)と図8(b)に示すように、ゲート側壁27、28乃至30が形成された。最後に、ゲート電極13、14とゲート側壁27、28乃至30をマスクにイオン注入を行い、ソース領域3、7とドレイン領域6、10を形成した。
【0037】
以上により、pMISFETのゲート側壁のシリコン酸化膜28の膜厚は20nmであり、シリコン窒化膜29の膜厚は20nmであった。図2より、pチャネル領域の圧縮応力は32MPaであった。一方、nMISFETのゲート側壁27は酸化シリコンからなり、nチャネル領域の圧縮応力は15MPa以下であった。pチャネル領域の圧縮応力をnチャネル領域の圧縮応力より2倍以上大きくできた。
【0038】
(第3の実施の形態)
図11(a)と図11(b)に示すように、第3の実施の形態の半導体装置は、図8(a)と図8(b)の第2の実施の形態の半導体装置と比べて、pMISFETのゲート側壁35の構造がゲート側壁28乃至30の構造と異なっている。ゲート側壁35は、窒化シリコンのみで構成される。このことにより、第2の実施の形態のpMISFETのpチャネル領域の圧縮応力より、第3の実施の形態のpMISFETのpチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、pMISFETのドレイン電流を大きくできる。
【0039】
第3の実施の形態の半導体装置の製造方法は、第1の実施の形態の半導体装置の製造方法と、LDD領域4、5、8、9を形成するまでは同じである。
【0040】
次に、図12(a)と図12(b)に示すように、シリコン酸化膜36を、TEOSを用いたCVD法により成膜した。シリコン酸化膜36の膜厚を50nmに設定した。図12(a)に示すように、p型シリコン基板1のnMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト37を形成した。
【0041】
図13(a)と図13(b)に示すように、フォトレジスト37をマスクに、p型シリコン基板1をストッパーとして、pMISFETを形成する領域のシリコン酸化膜36をRIEによりエッチングする。なお、エッチングは、RIEに限らず、ウェットエッチングでもよい。図13(a)に示すように、フォトレジスト37を除去する。
【0042】
図14(a)と図14(b)に示すように、シリコン窒化膜38をCVD法により成膜した。シリコン窒化膜38の膜厚を50nmに設定した。図15(a)と図15(b)に示すように、pMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト39を形成した。フォトレジスト39をマスクに、シリコン酸化膜36をストッパーとして、nMISFETを形成する領域のシリコン窒化膜38をRIEによりエッチングする。なお、エッチングは、RIEに限らず、ウェットエッチングでもよい。フォトレジスト39を除去する。
【0043】
シリコン基板1とゲート電極13、14をストッパーとして、シリコン窒化膜38とシリコン酸化膜36に対してRIEにより異方性のエッチングを行った。図11(a)と図11(b)に示すように、酸化シリコンのゲート側壁34と窒化シリコンのゲート側壁35が形成された。最後に、ゲート電極13、14とゲート側壁34、35をマスクにイオン注入を行い、ソース領域3、7とドレイン領域6、10を形成した。
【0044】
以上により、pMISFETのゲート側壁35は窒化シリコンからなり、図2より、pチャネル領域の圧縮応力は55MPa以上であった。一方、nMISFETのゲート側壁34は酸化シリコンからなり、nチャネル領域の圧縮応力は15MPa以下であった。pチャネル領域の圧縮応力をnチャネル領域の圧縮応力より3.6倍以上大きくできた。
【0045】
(第3の実施の形態の変形例1)
図16(a)と図16(b)に示すように、第3の実施の形態の変形例1の半導体装置は、図11(a)と図11(b)の第3の実施の形態の半導体装置と比べて、pMISFETのゲート側壁42の材料がゲート側壁35の材料と異なっている。ゲート側壁42は、酸化シリコンで構成される。従って、ゲート側壁41と42は、共に酸化シリコンで構成される。しかし、ゲート側壁41の酸化シリコンと、ゲート側壁42の酸化シリコンとでは、成膜時のCVDにおけるシリコン基板1の基板温度を違えている。このことにより、nMISFETのnチャネル領域の圧縮応力より、pMISFETのpチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【0046】
第3の実施の形態の変形例1の半導体装置の製造方法は、第3の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁35となるシリコン窒化膜38を、ゲート側壁42となるシリコン酸化膜に置き換えて、半導体装置を製造すればよい。
【0047】
(第3の実施の形態の変形例2)
図17(a)と図17(b)に示すように、第3の実施の形態の変形例2の半導体装置は、図11(a)と図11(b)の第3の実施の形態の半導体装置と比べて、nMISFETのゲート側壁43の材料がゲート側壁34の材料と異なっている。ゲート側壁43は、窒化シリコンで構成される。従って、ゲート側壁43と44は、共に窒化シリコンで構成される。しかし、ゲート側壁43の窒化シリコンと、ゲート側壁44の窒化シリコンとでは、成膜時のCVDにおけるシリコン基板1の基板温度を違えている。このことにより、nMISFETのnチャネル領域の圧縮応力より、pMISFETのpチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【0048】
第3の実施の形態の変形例2の半導体装置の製造方法は、第3の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁34となるシリコン酸化膜36を、ゲート側壁43となるシリコン窒化膜に置き換えて、半導体装置を製造すればよい。
【0049】
(第3の実施の形態の変形例3)
図18(a)と図18(b)に示すように、第3の実施の形態の変形例3の半導体装置は、図11(a)と図11(b)の第3の実施の形態の半導体装置と比べて、nMISFETのゲート側壁45の材料がゲート側壁34の材料と異なっている。ゲート側壁45は、窒化シリコンで構成される。さらに、pMISFETのゲート側壁46の幅がゲート側壁35の幅より広い点が異なっている。従って、ゲート側壁45と46は、共に窒化シリコンで構成される。しかし、pMISFETのゲート側壁46の幅が、nMISFETのゲート側壁45の幅より広い。pMISFETのゲート側壁46のシリコン基板1との接触面積は、nMISFETのゲート側壁45のシリコン基板1との接触面積より大きい。このために、ゲート側壁45となるシリコン窒化膜の膜厚を、ゲート側壁46となるシリコン窒化膜の膜厚より厚く設定している。このことにより、nMISFETのnチャネル領域の圧縮応力より、pMISFETのpチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【0050】
第3の実施の形態の変形例3の半導体装置の製造方法は、第3の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁34となるシリコン酸化膜36を、ゲート側壁45となるシリコン窒化膜に置き換えて、ゲート側壁35となるシリコン窒化膜38の膜厚を厚く100nm程度に設定変更して、半導体装置を製造すればよい。
【0051】
(第4の実施の形態)
図19(a)と図19(b)に示すように、第4の実施の形態の半導体装置は、図8(a)と図8(b)の第2の実施の形態の半導体装置と比べて、pMISFETのゲート側壁48、49の構造がゲート側壁28乃至30の構造と異なっている。ゲート側壁48、49には、シリコン酸化膜28がない。 シリコン窒化膜48は、シリコン基板1上に配置される。このことにより、第2の実施の形態のpMISFETのpチャネル領域の圧縮応力より、第4の実施の形態のpMISFETのpチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、pMISFETのドレイン電流を大きくできる。
【0052】
第4の実施の形態の半導体装置の製造方法は、第1の実施の形態の半導体装置の製造方法と、LDD領域4、5、8、9を形成するまでは同じである。
【0053】
次に、図20(a)と図20(b)に示すように、シリコン窒化膜51を、CVD法により成膜した。シリコン窒化膜51の膜厚を40nmに設定した。図20(b)に示すように、p型シリコン基板1のpMISFETを形成する領域に、フォトリソグラフィによりフォトレジスト52を形成した。フォトレジスト52をマスクに、p型シリコン基板1をストッパーとして、nMISFETを形成する領域のシリコン窒化膜51をRIEによりエッチングする。なお、エッチングは、RIEに限らず、ウェットエッチングでもよい。フォトレジスト52を除去する。
【0054】
図21(a)と図21(b)に示すように、シリコン酸化膜53を、TEOSを用いたCVD法により成膜した。シリコン酸化膜53の膜厚を40nmに設定した。シリコン基板1とゲート電極13、14をストッパーとして、シリコン窒化膜51とシリコン酸化膜53に対してRIEにより異方性のエッチングを行った。図19(a)と図19(b)に示すように、ゲート側壁47と48、49が形成された。最後に、ゲート電極13、14とゲート側壁47と48、49をマスクにイオン注入を行い、ソース領域3、7とドレイン領域6、10を形成した。
【0055】
以上により、pMISFETのゲート側壁のシリコン窒化膜48の膜厚は40nmであった。図2より、pチャネル領域の圧縮応力は55MPa以上であった。一方、nMISFETのゲート側壁47は酸化シリコンからなり、nチャネル領域の圧縮応力は15MPa以下であった。pチャネル領域の圧縮応力をnチャネル領域の圧縮応力より3.6倍以上大きくできた。
【0056】
本発明は第1乃至第4の実施の形態に限られない。nMISFETとpMISFETとでゲート側壁の構造が原子レベルの構造も含めて異なっていることが重要である。構造の相違としては、膜種、膜厚、製造方法に起因するもの等が考えられる。膜種については、第1乃至第4の実施の形態で、シリコン酸化膜とシリコン窒化膜について記載したが、絶縁膜であれば例えば窒化酸化シリコン(SiON)膜、不純物をイオン注入したシリコン酸化膜とシリコン窒化膜等が考えられる。製造方法については、CVDにおいて、プラズマを発生させてもよい。これらに基づく構造の相違により、nMISFETのnチャネル領域の圧縮応力を、pMISFETのpチャネル領域の圧縮応力より小さくすることができる。
【0057】
また、シリコン基板1は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター(SOI)基板のシリコン層、またはシリコンゲルマニウム(SiGe)混晶、炭化シリコンゲルマニウム(SiGeC)混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【0058】
【発明の効果】
以上説明したように、本発明によれば、大きなドレイン電流を流せるnMISFETとpMISFETを有する半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図2】第1の実施の形態の半導体装置のnMISFETとpMISFETにおける、ゲート側壁のシリコン酸化膜膜厚に対する、チャネル領域の圧縮応力の関係を示すグラフである。
【図3】第1の実施の形態の半導体装置のnMISFETとpMISFETにおける、チャネル領域の圧縮応力に対する、ドレイン電流Idrの関係を示すグラフである。
【図4】本発明の第1の実施の形態に係る半導体装置の製造途中の断面図(その1)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図5】本発明の第1の実施の形態に係る半導体装置の製造途中の断面図(その2)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図6】本発明の第1の実施の形態に係る半導体装置の製造途中の断面図(その3)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図7】本発明の第1の実施の形態に係る半導体装置の製造途中の断面図(その4)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図8】本発明の第2の実施の形態に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図9】本発明の第2の実施の形態に係る半導体装置の製造途中の断面図(その1)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図10】本発明の第2の実施の形態に係る半導体装置の製造途中の断面図(その2)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図11】本発明の第3の実施の形態に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図12】本発明の第3の実施の形態に係る半導体装置の製造途中の断面図(その1)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図13】本発明の第3の実施の形態に係る半導体装置の製造途中の断面図(その2)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図14】本発明の第3の実施の形態に係る半導体装置の製造途中の断面図(その3)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図15】本発明の第3の実施の形態に係る半導体装置の製造途中の断面図(その4)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図16】本発明の第3の実施の形態の変形例1に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図17】本発明の第3の実施の形態の変形例2に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図18】本発明の第3の実施の形態の変形例3に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図19】本発明の第4の実施の形態に係る半導体装置の断面図である。(a)は、半導体装置が有するnMISFETの断面図である。(b)は、半導体装置が有するpMISFETの断面図である。
【図20】本発明の第4の実施の形態に係る半導体装置の製造途中の断面図(その1)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【図21】本発明の第4の実施の形態に係る半導体装置の製造途中の断面図(その2)である。(a)は、半導体装置が有するnMISFETの製造途中の断面図である。(b)は、半導体装置が有するpMISFETの製造途中の断面図である。
【符号の説明】
1 p型シリコン基板(pウェル)
2 nウェル
3 ソース領域
4、5 LDD領域
6 ドレイン領域
7 ソース領域
8、9 LDD領域
10 ドレイン領域
11、12 ゲート絶縁膜
13、14 ゲート電極
15、18 ゲート側壁のシリコン酸化膜
16、19 ゲート側壁のシリコン窒化膜
17、20 ゲート側壁の肩部(酸化シリコン)
21 シリコン酸化膜
22 シリコン窒化膜
23 フォトレジスト
24 シリコン酸化膜
25 シリコン窒化膜
26 フォトレジスト
27 ゲート側壁(酸化シリコン)
28 ゲート側壁のシリコン酸化膜
29 ゲート側壁のシリコン窒化膜
30 ゲート側壁の肩部(酸化シリコン)
31 シリコン酸化膜
32 シリコン窒化膜
33 フォトレジスト
34 ゲート側壁(酸化シリコン)
35 ゲート側壁(窒化シリコン)
36 シリコン酸化膜
37 フォトレジスト
38 シリコン窒化膜
39 フォトレジスト
41、42 ゲート側壁(酸化シリコン)
43乃至46 ゲート側壁(窒化シリコン)
47 ゲート側壁(酸化シリコン)
48 ゲート側壁のシリコン窒化膜
49 ゲート側壁の肩部(酸化シリコン)
51 シリコン窒化膜
52 フォトレジスト
53 シリコン酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a metal insulator semiconductor structure (MIS) field effect transistor (FET), and more particularly to a semiconductor device having an nMISFET and a pMISFET on one semiconductor substrate.
[0002]
[Prior art]
A semiconductor device having an nMISFET and a pMISFET on one semiconductor substrate can constitute a complementary metal oxide semiconductor structure (CMOS) circuit. Since a CMOS circuit can reduce power consumption, it has been used in many semiconductor devices in recent years.
[0003]
In semiconductor devices, it is always desired to increase the operation speed. In order to increase the operation speed, the drain currents of the nMISFET and the pMISFET may be increased. However, it has been considered that the drain current has an upper limit value based on the mobility of electrons and holes, which are eigenvalues of the semiconductor constituting the semiconductor substrate. Therefore, the drain currents of nMISFET and pMISFET are reaching their upper limit values. This makes it difficult for the operating speed of the semiconductor device to increase.
[0004]
On the other hand, miniaturization of a semiconductor device is also performed in order to increase the operation speed of the semiconductor device. With the miniaturization of the semiconductor device, the stress in the channel region changed depending on the structure of the nMISFET and the pMISFET. When the gate sidewall structures of the nMISFET and the pMISFET were changed, the stress in the channel region was changed (for example, see Non-Patent Document 1). The gate side wall has a laminated structure of a silicon oxide film and a silicon nitride film, and the stress in the channel region changed when the thickness of the silicon oxide film and the silicon nitride film was changed.
[0005]
[Non-Patent Document 1]
Eiji Morito, et al., “Sympo on VLSI Technology, 2001 Digest of Technical Papers, (USA), June 11, 2000, p. 117, 2001.
[0006]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having an nMISFET and a pMISFET capable of flowing a large drain current.
[0007]
[Means for Solving the Problems]
A feature of the present invention for solving the above problem is that a semiconductor substrate and a first gate sidewall provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate are provided on the semiconductor substrate. There is a semiconductor device having 1 MISFET and a second MISFET provided on the semiconductor substrate, the second MISFET having a second gate side wall which is provided on the surface of the semiconductor substrate and applies a second stress having a compressive stress smaller than the first stress to the semiconductor substrate. .
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. It should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones.
[0009]
(First embodiment)
The semiconductor device according to the first embodiment of the present invention has a p-type silicon substrate as the
[0010]
As shown in FIG. 1A, the nMISFET has a
[0011]
The p-
[0012]
The
[0013]
[0014]
In the pMISFET, as shown in FIG. 1B, the p-
[0015]
The
[0016]
The
[0017]
Gate sidewalls 18 to 20 are provided on the surface of n-
[0018]
In the first embodiment, as shown in FIG. 2, the gate lengths of the nMISFET and the pMISFET are fixed to 0.11 μm, the film thickness of the
[0019]
From this, the compressive stress could be increased as the thickness of the
[0020]
Based on FIG. 2, the nMISFET and the pMISFET were manufactured by changing the compressive stress in the n channel region of the nMISFET and the compressive stress in the p channel region of the pMISFET. As shown in FIG. 3, the drain current of the nMISFET can be increased as the compressive stress in the n channel region of the nMISFET is reduced and the tensile stress is increased. In addition, the drain current of the pMISFET could be increased as the compressive stress in the p channel region of the pMISFET was increased and the tensile stress was reduced. The drain current could be increased because the mobility of electrons and holes in the n-channel region and p-channel region was increased by compressive stress.
[0021]
That is, regarding the nMISFET, the thickness of the
[0022]
As a specific necessary condition for obtaining these effects, it can be considered that the film thickness of the
[0023]
In the method of manufacturing the semiconductor device according to the first embodiment, first, as shown in FIGS. 4A and 4B, an n-
[0024]
A silicon oxide film to be the
[0025]
The
[0026]
As shown in FIGS. 5A and 5B, the
[0027]
As shown in FIGS. 6A and 6B, a
[0028]
As shown in FIGS. 7A and 7B, a
[0029]
Using the
[0030]
As described above, the thickness of the
[0031]
(Second Embodiment)
As shown in FIGS. 8A and 8B, the semiconductor device of the second embodiment is compared with the semiconductor device of the first embodiment shown in FIGS. 1A and 1B. Thus, the structure of the
[0032]
The setting range of the film thicknesses of the
[0033]
The manufacturing method of the semiconductor device of the second embodiment is the same as that of the semiconductor device of the first embodiment until the
[0034]
Next, as shown in FIGS. 9A and 9B, a
[0035]
As shown in FIGS. 10A and 10B, the
[0036]
A silicon oxide film to be the
[0037]
As described above, the thickness of the
[0038]
(Third embodiment)
As shown in FIGS. 11A and 11B, the semiconductor device of the third embodiment is compared with the semiconductor device of the second embodiment shown in FIGS. 8A and 8B. Thus, the structure of the
[0039]
The manufacturing method of the semiconductor device of the third embodiment is the same as the manufacturing method of the semiconductor device of the first embodiment until the
[0040]
Next, as shown in FIGS. 12A and 12B, a
[0041]
As shown in FIGS. 13A and 13B, the
[0042]
As shown in FIGS. 14A and 14B, a
[0043]
The
[0044]
As described above, the
[0045]
(
As shown in FIGS. 16A and 16B, the semiconductor device of
[0046]
The manufacturing method of the semiconductor device according to the first modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device of the third embodiment. The semiconductor device may be manufactured by replacing the
[0047]
(
As shown in FIGS. 17A and 17B, the semiconductor device of
[0048]
The manufacturing method of the semiconductor device of the second modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device of the third embodiment. The semiconductor device may be manufactured by replacing the
[0049]
(
As shown in FIGS. 18A and 18B, the semiconductor device of the third modification of the third embodiment is the same as that of the third embodiment shown in FIGS. 11A and 11B. Compared to the semiconductor device, the material of the
[0050]
The manufacturing method of the semiconductor device according to the third modification of the third embodiment is almost the same as the manufacturing method of the semiconductor device according to the third embodiment. The
[0051]
(Fourth embodiment)
As shown in FIGS. 19A and 19B, the semiconductor device of the fourth embodiment is compared with the semiconductor device of the second embodiment of FIGS. 8A and 8B. Thus, the structure of the gate sidewalls 48 and 49 of the pMISFET is different from the structure of the gate sidewalls 28 to 30. There is no
[0052]
The semiconductor device manufacturing method of the fourth embodiment is the same as that of the semiconductor device manufacturing method of the first embodiment until the
[0053]
Next, as shown in FIGS. 20A and 20B, a
[0054]
As shown in FIGS. 21A and 21B, a
[0055]
As described above, the thickness of the
[0056]
The present invention is not limited to the first to fourth embodiments. It is important that the nMISFET and the pMISFET have different gate side wall structures including an atomic level structure. As the difference in structure, there may be a film type, a film thickness, a thing resulting from a manufacturing method, and the like. As for the film type, the silicon oxide film and the silicon nitride film have been described in the first to fourth embodiments. However, if the film type is an insulating film, for example, a silicon nitride oxide (SiON) film, a silicon oxide film in which impurities are ion-implanted are used. And a silicon nitride film. As for the manufacturing method, plasma may be generated in CVD. Due to the difference in structure based on these, the compressive stress of the n-channel region of the nMISFET can be made smaller than the compressive stress of the p-channel region of the pMISFET.
[0057]
The
[0058]
【The invention's effect】
As described above, according to the present invention, a semiconductor device having an nMISFET and a pMISFET capable of flowing a large drain current can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 2 is a graph showing the relationship between the compressive stress in the channel region and the silicon oxide film thickness on the gate sidewall in the nMISFET and pMISFET of the semiconductor device of the first embodiment.
FIG. 3 is a graph showing a relationship of a drain current Idr with respect to a compressive stress in a channel region in the nMISFET and the pMISFET of the semiconductor device according to the first embodiment.
FIG. 4 is a cross-sectional view (No. 1) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 5 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 6 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 7 is a sectional view (No. 4) in the middle of manufacturing the semiconductor device according to the first embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 8 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 9 is a cross-sectional view (No. 1) in the middle of manufacturing the semiconductor device according to the second embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 10 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the second embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 12 is a first cross-sectional view of the semiconductor device according to the third embodiment of the present invention which is being manufactured; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 13 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 14 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 15 is a sectional view (No. 4) in the middle of manufacturing the semiconductor device according to the third embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 16 is a cross-sectional view of a semiconductor device according to
FIG. 17 is a cross-sectional view of a semiconductor device according to
FIG. 18 is a cross-sectional view of a semiconductor device according to
FIG. 19 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention. (A) is sectional drawing of nMISFET which a semiconductor device has. (B) is sectional drawing of pMISFET which a semiconductor device has.
FIG. 20 is a first cross-sectional view of the semiconductor device according to the fourth embodiment of the present invention which is being manufactured; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
FIG. 21 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the fourth embodiment of the invention; (A) is sectional drawing in the middle of manufacture of nMISFET which a semiconductor device has. (B) is sectional drawing in the middle of manufacture of pMISFET which a semiconductor device has.
[Explanation of symbols]
1 p-type silicon substrate (p-well)
2 n-well
3 Source area
4, 5 LDD region
6 Drain region
7 Source area
8, 9 LDD region
10 Drain region
11, 12 Gate insulating film
13, 14 Gate electrode
15, 18 Silicon oxide film on gate side wall
16, 19 Silicon nitride film on gate side wall
17, 20 Gate side wall shoulder (silicon oxide)
21 Silicon oxide film
22 Silicon nitride film
23 photoresist
24 Silicon oxide film
25 Silicon nitride film
26 photoresist
27 Gate sidewall (silicon oxide)
28 Silicon oxide film on the gate sidewall
29 Silicon nitride film on gate sidewall
30 Gate sidewall shoulder (silicon oxide)
31 Silicon oxide film
32 Silicon nitride film
33 photoresist
34 Gate sidewall (silicon oxide)
35 Gate sidewall (silicon nitride)
36 Silicon oxide film
37 photoresist
38 Silicon nitride film
39 photoresist
41, 42 Gate sidewall (silicon oxide)
43 to 46 Gate sidewall (silicon nitride)
47 Gate sidewall (silicon oxide)
48 Silicon nitride film on the gate sidewall
49 Gate side wall shoulder (silicon oxide)
51 Silicon nitride film
52 photoresist
53 Silicon oxide film
Claims (5)
前記半導体基板の表面上に設けられ前記半導体基板に第1応力を作用させる第1ゲート側壁を有し、前記半導体基板上に設けられるp金属絶縁物半導体構造(MIS)電界効果トランジスタ(FET)と、
前記半導体基板の表面上に設けられ前記半導体基板に前記第1応力より圧縮応力が小さい第2応力を作用させる第2ゲート側壁を有し、前記半導体基板1上に設けられるnMISFETとを有し、
前記第1ゲート側壁は、第1シリコン窒化膜を有し、前記第1シリコン窒化膜の膜厚が、前記第2ゲート側壁が有する第2シリコン窒化膜の膜厚より厚いことを特徴とする半導体装置。A semiconductor substrate;
A p metal insulator semiconductor structure (MIS) field effect transistor (FET) provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate; ,
Wherein provided on the semiconductor substrate on a surface having a second gate side wall exerting a second stress and compressive stress than the first stress is small in the semiconductor substrate, have a and n MISFET provided on the semiconductor substrate 1 ,
The first gate sidewall has a first silicon nitride film, and the thickness of the first silicon nitride film is larger than the thickness of the second silicon nitride film of the second gate sidewall. apparatus.
前記半導体基板の表面上に設けられ前記半導体基板に第1応力を作用させる第1ゲート側壁を有し、前記半導体基板上に設けられるp金属絶縁物半導体構造(MIS)電界効果トランジスタ(FET)と、
前記半導体基板の表面上に設けられ前記半導体基板に前記第1応力より圧縮応力が小さい第2応力を作用させる第2ゲート側壁を有し、前記半導体基板1上に設けられるnMISFETとを有し、
前記第1及び第2ゲート側壁は、窒化シリコンであり、前記第1ゲート側壁の前記半導体基板との接触面積は、前記第2ゲート側壁の前記半導体基板との接触面積より大きいことを特徴とする半導体装置。 A semiconductor substrate;
A p metal insulator semiconductor structure (MIS) field effect transistor (FET) provided on the surface of the semiconductor substrate and having a first gate sidewall for applying a first stress to the semiconductor substrate; ,
A second gate sidewall provided on the surface of the semiconductor substrate for applying a second stress having a compressive stress smaller than the first stress on the semiconductor substrate, and an nMISFET provided on the semiconductor substrate 1;
The first and second gate sidewalls are made of silicon nitride, and the contact area of the first gate sidewall with the semiconductor substrate is larger than the contact area of the second gate sidewall with the semiconductor substrate. Semiconductor device.
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