JP4405452B2 - 逆変換回路 - Google Patents

Description

この発明は、例えば、離散コサイン変換（ＤＣＴ）などの直交変換を用いた画像符号化方式の復号装置において、直交変換符号化された画像データを直交逆変換して復元する逆変換回路に関するものである。

例えば、下記の非特許文献１に開示されている従来の一次元逆変換回路は、動画像符号化の国際標準であるＭＰＥＧ−２で採用されている逆ＤＣＴアルゴリズムを実装している。
下記の式（１）は、非特許文献１に開示されている逆ＤＣＴアルゴリズムを示している。

式（１）において、ｄ₀〜ｄ₇は、入力データであり、Ｃ_a，Ｃ_bは変換行列である。

従来の一次元逆変換回路では、式（１）の演算結果ｆ₀〜ｆ₃に対して、例えば、四捨五入のような、全ての行要素に対して均一の丸め方法が採用されている。

Ｓ．Ｕｒａｍｏｔｏ ｅｔ ａｌ．，"Ａ １００−ＭＨｚ ２−Ｄ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｇｎｅ Ｔｒａｎｓｆｏｒｍ Ｃｏｒｅ Ｐｒｏｃｅｓｓｏｒ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ２７， Ｎｏ．４， Ａｐｒｉｌ １９９２．

従来の逆変換回路は以上のように構成されているので、逆変換結果に対して丸め処理を実施する場合、その逆変換結果の全ての行要素に対して均一の丸め方法が採用されている。このため、一つの逆変換回路で複数の逆変換アルゴリズムを実行することができないなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、多様な仕様の逆変換アルゴリズムを実行することができる逆変換回路を得ることを目的とする。

この発明に係る逆変換回路は、入力データである列データを順次入力して、各列データに対する１ビット符号拡張付の右シフト処理を実施するとともに、その右シフト処理を実施する前の列データと、その右シフト処理を実施した後の列データとを加算する加算処理を実施し、その右シフト処理を実施する前の列データ、その右シフト処理を実施した後の列データ、または、その加算処理後の列データのいずれかを選択して出力する入力前処理手段と、予め第１及び第２の変換行列を格納し、第１及び第２の変換行列の各行データを出力するテーブル手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第１の変換行列の行データとの積和演算を実施する第１の積和演算手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第２の変換行列の行データとの積和演算を実施する第２の積和演算手段と、上記第１の積和演算手段の演算結果と上記第２の積和演算手段の演算結果との加算処理又は減算処理を実施する後処理手段と、上記後処理手段における加算結果又は減算結果の行要素毎に、別々の丸め処理を実施する丸め処理手段と、上記丸め処理手段による丸め処理後の加算結果又は減算結果を所定のクリッピング範囲内に収めるクリップ処理を実施するクリッピング手段とを備えたものである。

以上のように、この発明によれば、多様な仕様の逆変換アルゴリズムを実行することができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による一次元の逆変換回路を示す構成図であり、図において、入力前処理部１は入力データである列データｄ₀〜ｄ₃を順次入力して、その列データｄ₀〜ｄ₃を列単位に格納し、その列データｄ₀〜ｄ₃を積和演算部３〜６に出力する。なお、入力前処理部１は入力前処理手段を構成している。
係数テーブル２は予め変換行列Ｃを格納し、その変換行列Ｃの行データｃ₀〜ｃ₃を積和演算部３〜６に出力する（変換行列Ｃの行データｃ₀〜ｃ₃はベクトルであり、下記の式（２）を参照）。なお、係数テーブル２はテーブル手段を構成している。

積和演算部３は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₀との積和演算を実施する。
積和演算部４は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₁との積和演算を実施する。
積和演算部５は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₂との積和演算を実施する。
積和演算部６は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₃との積和演算を実施する。
なお、積和演算部３〜６は積和演算手段を構成している。

可変丸め部７は積和演算部３〜６が積和演算を実施すると、その演算結果の行要素毎に、別々の丸め処理を実施する。なお、可変丸め部７は丸め処理手段を構成している。
クリッピング処理部８は可変丸め部７による丸め処理後の演算結果ｆ₀〜ｆ₃を所定のクリッピング範囲内に収めるクリップ処理を実施する。なお、クリッピング処理部８はクリッピング手段を構成している。
出力処理部９はクリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、その演算結果ｆ₀〜ｆ₃を外部出力する。

次に動作について説明する。
この実施の形態１による一次元逆変換回路にて実現可能な、４点逆変換アルゴリズムの一例を下記の式（２）に示す。

式（２）において、ｄ ₀ 〜ｄ _３ は、一次元逆変換回路の入力データである列データ、ｅは行要素毎に別々の丸め処理を実現するための定数項である。
式（２）の例では、第１行目はマイナス方向に丸め処理を実施し、その他の行はプラス方向に丸め処理を実施する。
なお、記号“>>”は、符号拡張付の右シフト処理を表している。

入力前処理部１は、入力データである列データｄ₀〜ｄ₃を順次入力すると、その列データｄ₀〜ｄ₃を列単位に格納する。
そして、入力前処理部１は、列データｄ₀〜ｄ₃をそれぞれ積和演算部３〜６に出力する。

係数テーブル２は、予め変換行列Ｃを格納し、その変換行列Ｃの第１行である行データｃ₀＝｛２，２，２，１｝を積和演算部３に出力し、その変換行列Ｃの第２行である行データｃ₁＝｛２，１，−２，−２｝を積和演算部４に出力する。
また、その変換行列Ｃの第３行である行データｃ₂＝｛２，−１，−２，２｝を積和演算部５に出力し、その変換行列Ｃの第４行である行データｃ₃＝｛２，−２，２，−１｝を積和演算部６に出力する。

積和演算部３は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₀を受けると、下記の式（３）に示すように、その列データｄ₀〜ｄ₃と行データｃ₀との積和演算を実施し、その演算結果Ｓ₀を可変丸め部７に出力する。

積和演算部４は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₁を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₁との積和演算を実施し、その演算結果Ｓ₁を可変丸め部７に出力する。
また、積和演算部５は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₂を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₂との積和演算を実施し、その演算結果Ｓ₂を可変丸め部７に出力する。
積和演算部６は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₃を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₃との積和演算を実施し、その演算結果Ｓ₃を可変丸め部７に出力する。

可変丸め部７は、積和演算部３〜６から積和演算の演算結果Ｓ₀，Ｓ₁，Ｓ₂，Ｓ₃を受けると、積和演算部３の演算結果Ｓ₀に対する１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀をクリッピング処理部８に出力する。
一方、積和演算部４〜６の演算結果Ｓ₁，Ｓ₂，Ｓ₃については、各演算結果Ｓ₁，Ｓ₂，Ｓ₃に“１”をそれぞれ加算してから、１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₁〜ｆ₃をクリッピング処理部８に出力する。

クリッピング処理部８は、可変丸め部７から丸め処理後の演算結果ｆ₀〜ｆ₃を受けると、その演算結果ｆ₀〜ｆ₃が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部７による丸め処理後の演算結果ｆ₀〜ｆ₃がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最小値に置換するクリップ処理を実施する。

出力処理部９は、クリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₃の順番で外部出力する。
これにより、式（２）に示す４点逆変換アルゴリズムが実行されることになる。

以上で明らかなように、この実施の形態１によれば、入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₀〜ｃ₃との積和演算を実施する積和演算部３〜６を設け、可変丸め部７が積和演算部３〜６における演算結果の行要素毎に、別々の丸め処理を実施するように構成したので、定数項ｅを適宜設定することで、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。

実施の形態２．
図２はこの発明の実施の形態２による一次元の逆変換回路を示す構成図であり、図において、入力前処理部３１は入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納し、その列データｄ₀，ｄ₂，ｄ₄，ｄ₆を積和演算部１４〜１７に出力するとともに、その列データｄ₁，ｄ₃，ｄ₅，ｄ₇を積和演算部１８〜２１に出力する。なお、入力前処理部１１は入力前処理手段を構成している。
係数テーブル１２は予め第１の変換行列Ｃ_aを格納し、第１の変換行列Ｃ_aの行データｃ_a0〜ｃ_a3を積和演算部１４〜１７に出力する処理を実施する（変換行列Ｃ_aの行データｃ_a0〜ｃ_a3はベクトルであり、下記の式（４）を参照）。
係数テーブル１３は予め第２の変換行列Ｃ_bを格納し、第２の変換行列Ｃ_bの行データｃ_b0〜ｃ_b3を積和演算部１８〜２１に出力する処理を実施する（変換行列Ｃ_bの行データｃ_b0〜ｃ_b3はベクトルであり、下記の式（４）を参照）。
なお、係数テーブル１２，１３はテーブル手段を構成している。

積和演算部１４は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a0との積和演算を実施する。
積和演算部１５は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a1との積和演算を実施する。
積和演算部１６は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a2との積和演算を実施する。
積和演算部１７は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a3との積和演算を実施する。
なお、積和演算部１４〜１７は第１の積和演算手段を構成している。

積和演算部１８は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b0との積和演算を実施する。
積和演算部１９は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b1との積和演算を実施する。
積和演算部２０は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b2との積和演算を実施する。
積和演算部２１は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b3との積和演算を実施する。
なお、積和演算部１８〜２１は第２の積和演算手段を構成している。

後処理部２２は積和演算部１４〜１７の演算結果と積和演算部１８〜２１との加算処理又は減算処理を実施する。なお、後処理部２２は後処理手段を構成している。
可変丸め部２３は後処理部２２が加算処理又は減算処理を実施すると、その加算結果又は減算結果の行要素毎に、別々の丸め処理を実施する。なお、可変丸め部２３は丸め処理手段を構成している。
クリッピング処理部２４は可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₇を所定のクリッピング範囲内に収めるクリップ処理を実施する。なお、クリッピング処理部２４はクリッピング手段を構成している。
出力処理部２５はクリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₇を格納し、その演算結果ｆ₀〜ｆ₇を外部出力する。

次に動作について説明する。
この実施の形態２による一次元逆変換回路にて実現可能な、８点逆変換アルゴリズムの一例を下記の式（４）に示す。

入力前処理部１１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
そして、入力前処理部１１は、列データｄ₀，ｄ₂，ｄ₄，ｄ₆を積和演算部１４〜１７に出力し、列データｄ₁，ｄ₃，ｄ₅，ｄ₇を積和演算部１８〜２１に出力する。

係数テーブル１２は、予め第１の変換行列Ｃ_aを格納し、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。

係数テーブル１３は、予め第２の変換行列Ｃ_bを格納し、第２の変換行列Ｃ_bの第１行である行データｃ_b0を積和演算部１８に出力し、第２の変換行列Ｃ_bの第２行である行データｃ_b1を積和演算部１９に出力する。
また、第２の変換行列Ｃ_bの第３行である行データｃ_b2を積和演算部２０に出力し、第２の変換行列Ｃ_bの第４行である行データｃ_b3を積和演算部２１に出力する。

積和演算部１４〜１７は、入力前処理部１１から列データｄ₀，ｄ₂，ｄ₄，ｄ₆を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，２，４，６）を受けると、その列データｄ₀，ｄ₂，ｄ₄，ｄ₆と行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
Ｓ_ai＝ｃ_ai・｛ｄ₀，ｄ₂，ｄ₄，ｄ₆｝^T （５）
ただし、ｉ＝０，１，２，３

積和演算部１８〜２１は、入力前処理部１１から列データｄ₁，ｄ₃，ｄ₅，ｄ₇を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝１，３，５，７）を受けると、その列データｄ₁，ｄ₃，ｄ₅，ｄ₇と行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。
Ｓ_bi＝ｃ_bi・｛ｄ₁，ｄ₃，ｄ₅，ｄ₇｝^T （６）
ただし、ｉ＝０，１，２，３

後処理部２２は、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、下記に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。
Ｓ_ai＋Ｓ_bi （７）
Ｓ_ai−Ｓ_bi （８）
ただし、ｉ＝０，１，２，３

可変丸め部２３は後処理部２２から加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biを受けると、下記の式（９）に示すように、その加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。

クリッピング処理部２４は、可変丸め部２３から丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を受けると、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。

出力処理部２５は、クリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（４）に示す８点逆変換アルゴリズムが実行されることになる。

以上で明らかなように、この実施の形態２によれば、入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_aiとの積和演算を実施する積和演算部１４〜１７と、入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_biとの積和演算を実施する積和演算部１８〜２１と、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理又は減算処理を実施する後処理部２２とを設け、可変丸め部２３が後処理部２２における加算結果又は減算結果の行要素毎に、別々の丸め処理を実施するように構成したので、定数項ｅを適宜設定することで、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。

なお、この実施の形態２では、後処理部２２が、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施するものについて示したが、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理、または、減算処理のいずれか一方を実施するようにしてもよい。

なお、この実施の形態２では、８点の一次元逆変換を実施するものについて示したが、例えば、下記の式（２０）に示すように、上記実施の形態１で示したような４点の一次元逆変換を２並列で同時に処理するようにしてもよい。
この場合は、係数テーブル１２と係数テーブル１３に同じ変換行列Ｃ_a（＝Ｃ_b）を格納し、入力前処理部３１では、入力データｄ₀〜ｄ₇のうち、ｄ₀〜ｄ₃を積和演算部１４〜１７に出力し、ｄ₄〜ｄ₇を積和演算部１８〜２１に出力する。後処理部２２では、積和演算部１４〜２１の演算結果をそのまま可変丸め部２３へ出力し、可変丸め部２３では、｛ｅ₀，ｅ₁，ｅ₂，ｅ₃｝＝｛ｅ₄，ｅ₅，ｅ₆，ｅ₇｝として丸め処理を実施することで、４点の一次元逆変換を２並列で実現することができる。

実施の形態３．
図３はこの発明の実施の形態３による一次元の逆変換回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
入力前処理部３１は入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納する一方、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。なお、入力前処理部３１は入力前処理手段を構成している。

次に動作について説明する。
この実施の形態３による一次元逆変換回路にて実現可能な、８点逆変換アルゴリズムの一例を下記の式（１０）に示す。

入力前処理部３１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
そして、入力前処理部３１は、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。

ここでは、説明の便宜上、入力前処理部３１がｄ_a0＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１４に出力し、ｄ_a1＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１５に出力し、ｄ_a2＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１６に出力し、ｄ_a3＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１７に出力するものとする。
また、入力前処理部３１がｄ_b0＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部１８に出力し、ｄ_b1＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部１９に出力し、ｄ_b2＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部２０に出力し、ｄ_b3＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部２１に出力するものとする。

係数テーブル１２は、予め第１の変換行列Ｃ_aを格納し、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。

係数テーブル１３は、予め第２の変換行列Ｃ_bを格納し、第２の変換行列Ｃ_bの第１行である行データｃ_b0を積和演算部１８に出力し、第２の変換行列Ｃ_bの第２行である行データｃ_b1を積和演算部１９に出力する。
また、第２の変換行列Ｃ_bの第３行である行データｃ_b2を積和演算部２０に出力し、第２の変換行列Ｃ_bの第４行である行データｃ_b3を積和演算部２１に出力する。

積和演算部１４〜１７は、入力前処理部３１から列データｄ_ai（ｉ＝０，１，２，３）を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，１，２，３）を受けると、その列データｄ_aiと行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
Ｓ_ai＝ｃ_ai・ｄ_ai ^T （１１）
ただし、ｉ＝０，１，２，３

積和演算部１８〜２１は、入力前処理部３１から列データｄ_bi（ｉ＝０，１，２，３）を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝０，１，２，３）を受けると、その列データｄ_biと行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。
Ｓ_bi＝ｃ_bi・ｄ_bi ^T （１２）
ただし、ｉ＝０，１，２，３

後処理部２２は、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、下記に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。
Ｓ_ai＋Ｓ_bi （１３）
Ｓ_ai−Ｓ_bi （１４）
ただし、ｉ＝０，１，２，３

可変丸め部２３は後処理部２２から加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biを受けると、下記の式（１５）に示すように、その加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。

クリッピング処理部２４は、可変丸め部２３から丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を受けると、上記実施の形態２と同様に、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。

出力処理部２５は、上記実施の形態２と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（１０）に示す８点逆変換アルゴリズムが実行されることになる。

以上で明らかなように、この実施の形態３によれば、入力前処理部３１が入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納すると、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力するように構成したので、上記実施の形態２よりも更に、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。

実施の形態４．
図４はこの発明の実施の形態４による一次元の逆変換回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
制御部３２は例えば逆変換演算の種別を示す動作種別情報を受信すると、その動作種別情報に応じて入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御する。なお、制御部３２は制御手段を構成している。

次に動作について説明する。
制御部３２は、例えば、式（２）の逆変換演算の実施を示唆する動作種別情報、または、式（１０）の逆変換演算の実施を示唆する動作種別情報を受信する。
制御部３２は、外部から動作種別情報を受信すると、その動作種別情報に応じて入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御する。

入力前処理部３１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
入力前処理部３１は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、図１の入力前処理部１と同様に、列データｄ₀〜ｄ₃をそれぞれ積和演算部１４〜１７に出力する。
入力前処理部３１は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、図３の入力前処理部３１と同様に、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。

ここでは、説明の便宜上、入力前処理部３１がｄ_a0＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１４に出力し、ｄ_a1＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１５に出力し、ｄ_a2＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１６に出力し、ｄ_a3＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１７に出力するものとする。
また、入力前処理部３１がｄ_b0＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部１８に出力し、ｄ_b1＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部１９に出力し、ｄ_b2＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部２０に出力し、ｄ_b3＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部２１に出力するものとする。

係数テーブル１２は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。
係数テーブル１３は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、第２の変換行列Ｃ_bの行データｃ_b0〜ｃ_b3を積和演算部１８〜２１に出力しない。
ここでは、説明の便宜上、係数テーブル１２が格納している第１の変換行列Ｃ_aが、図１の係数テーブル２が格納している変換行列Ｃと同じであるものとする。

係数テーブル１２は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合にも、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。
係数テーブル１３は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、第２の変換行列Ｃ_bの第１行である行データｃ_b0を積和演算部１８に出力し、第２の変換行列Ｃ_bの第２行である行データｃ_b1を積和演算部１９に出力する。
また、第２の変換行列Ｃ_bの第３行である行データｃ_b2を積和演算部２０に出力し、第２の変換行列Ｃ_bの第４行である行データｃ_b3を積和演算部２１に出力する。

積和演算部１４〜１７は、入力前処理部３１から列データｄ_ai（ｉ＝０，１，２，３）を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，１，２，３）を受けると、上記の式（１１）に示すように、その列データｄ_aiと行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
積和演算部１８〜２１は、入力前処理部３１から列データｄ_bi（ｉ＝０，１，２，３）を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝０，１，２，３）を受けると、上記の式（１２）に示すように、その列データｄ_biと行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。なお、積和演算部１８〜２１は、式（２）の逆変換演算を実施する場合、列データｄ_biと行データｃ_biを受けず、式（１０）の逆変換演算を実施する場合に限り、列データｄ_biと行データｃ_biを受ける。

後処理部２２は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、積和演算部１４〜１７から積和演算の演算結果Ｓ_aiを受けると、その演算結果Ｓ_aiをそのまま可変丸め部２３に出力する。
後処理部２２は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、上記の式（１３）及び式（１４）に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。

可変丸め部２３は、制御部３２から式（２）の逆変換演算の実施を示唆され、かつ、制御部３２から定数項ｅ＝｛０，１，１，１｝を受けると、図１の可変丸め部７と同様に、積和演算部１４の演算結果Ｓ_a0に対する１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀をクリッピング処理部２４に出力する。
一方、積和演算部１５〜１８の演算結果Ｓ_a1，Ｓ_a2，Ｓ_a3については、各演算結果Ｓ_a1，Ｓ_a2，Ｓ_a3に“１”をそれぞれ加算してから、１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₁〜ｆ₃をクリッピング処理部２４に出力する。

可変丸め部２３は、制御部３２から式（１０）の逆変換演算の実施を示唆され、かつ、制御部３２から定数項ｅ₀〜ｆ₇とシフト値ｖを受けると、図３の可変丸め部２３と同様に、上記の式（１５）に示すように、後処理部２２から出力された加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。
なお、可変丸め部２３は、制御部３２から従来の一般的な四捨五入の丸め方法の実施の示唆を受けた場合には、その丸め方法を実施する。

クリッピング処理部２４は、制御部３２から式（２）の逆変換演算の実施に対応する符号付き１６ビット整数の範囲（クリッピング範囲）を受けた場合、図１のクリッピング処理部８と同様に、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃を当該クリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最小値に置換するクリップ処理を実施する。

クリッピング処理部２４は、制御部３２から式（１０）の逆変換演算の実施に対応する符号付き１６ビット整数の範囲（クリッピング範囲）を受けた場合、図３のクリッピング処理部２４と同様に、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を当該クリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。

出力処理部２５は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、図１の出力処理部９と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₃の順番で外部出力する。
これにより、式（２）に示す４点逆変換アルゴリズムが実行されることになる。

出力処理部２５は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、図３の出力処理部２５と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（１０）に示す８点逆変換アルゴリズムが実行されることになる。

以上で明らかなように、この実施の形態４によれば、入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御するように構成したので、一つの一次元逆変換回路で、複数種別の一次元の逆変換演算を実現することができる効果を奏する。

なお、この実施の形態４では、式（２）の逆変換演算を実施する場合、積和演算部１８〜２１が列データｄ_biと行データｃ_biを受けず、式（１０）の逆変換演算を実施する場合に限り、列データｄ_biと行データｃ_biを受けるものについて示したが、上記実施の形態２で示したように、式（２）の逆変換演算を実施する場合でも、積和演算部１８〜２１が列データｄ_biと行データｃ_biを受けて動作することにより、積和演算部１４〜１７と積和演算部１８〜２１が並列して式（２）の逆変換演算を実施するようにしてもよい。

実施の形態５．
上記実施の形態１〜４では、一次元の逆変換を実施する逆変換回路について示したが、例えば、非特許文献１に記載されているように、上記実施の形態１〜４における一次元逆変換回路を２つ用意し、２つの一次元逆変換回路と、行列転置を行うためのメモリーとを結合することにより、二次元の逆変換回路を構成するようにしてもよい。
なお、二次元の逆変換回路においては、一方の一次元逆変換回路が受信する動作種別情報と、他方の一次元逆変換回路が受信する動作種別情報とは異なっていてもよい。
また、上記実施の形態１〜４では、クリッピング範囲の例として１６ビット整数の範囲を示したが、クリッピング範囲の最大値と最小値は任意の値を設定できるものとする。

実施の形態６．
上記実施の形態１〜４における一次元逆変換回路の積和演算部３等は、単純に乗算器と累算器を用いて構成することが可能であるが、別の構成方法として、非特許文献１に示されている“ｄｉｓｔｒｉｂｕｔｅｄ ａｒｉｔｈｍｅｔｉｃアルゴリズム”に従った構成方法も可能である。
この場合、予め部分和を係数テーブル２等に格納しておき、入力前処理部１等から出力される列データをビット分解して積和演算部３等に供給し、積和演算部３等では、ビット分解された列データに対応する部分和を係数テーブル２等から取得し、ビット位置に対応するシフトを部分和に施して累算することにより、積和演算結果を取得する。

以下、図１の一次元逆変換回路の積和演算部３〜６が“ｄｉｓｔｒｉｂｕｔｅｄ ａｒｉｔｈｍｅｔｉｃアルゴリズム”を実行する場合の演算方法と動作を説明する。
入力前処理部１は、入力データである列データｄ₀〜ｄ₃を順次入力すると、上記実施の形態１と同様に、その列データｄ₀〜ｄ₃を列単位に格納するが、その列データｄ_k（ｋ＝０，１，２，３）のビット幅をＮビット、その列データｄ_kを２の補数で表現すると、下記の式（１６）のようになる。

入力前処理部１は、４つの列データｄ_kを１ビットずつまとめた４ビットの値ｂ_nをＬＳＢ（ｎ＝Ｎ−１）から順番にＭＳＢ（ｎ＝０）まで出力する。
ｂ_n＝｛ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n｝

一方、係数テーブル２には、下記の式（１７）に示すように、予め、係数｛ｃ₀，ｃ₁，ｃ₂，ｃ₃｝についての部分和Ｐ（ｉ₀，ｉ₁，ｉ₂，ｉ₃，ｎ）が格納されている。

積和演算部３〜６は、入力前処理部１から４ビットの値ｂ_nを受けると、係数テーブル２から４ビットの値ｂ_nに対応する部分和Ｐ（ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n，ｎ）を取得する。
積和演算部３〜６は、部分和Ｐ（ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n，ｎ）を取得すると、ビット位置ｎに対応するシフトを実施し、下記の式（１８）に示すように、全ビット位置（Ｎ−１〜）について累算して演算結果ｓを取得する。

なお、積和演算部３〜６の演算結果ｓは、入力データである列データ｛ｄ₀，ｄ₁，ｄ₂，ｄ₃｝と、係数テーブル２から出力される行データ｛ｃ₀，ｃ₁，ｃ₂，ｃ₃｝との積和演算の演算結果ｓ’に等しいことは明らかである。

この発明の実施の形態１による一次元の逆変換回路を示す構成図である。 この発明の実施の形態２による一次元の逆変換回路を示す構成図である。 この発明の実施の形態３による一次元の逆変換回路を示す構成図である。 この発明の実施の形態４による一次元の逆変換回路を示す構成図である。

符号の説明

１ 入力前処理部（入力前処理手段）、２ 係数テーブル（テーブル手段）、３〜６ 積和演算部（積和演算手段）、７ 可変丸め部（丸め処理手段）、８ クリッピング処理部（クリッピング手段）、９ 出力処理部、１１ 入力前処理部（入力前処理手段）、１２，１３ 係数テーブル（テーブル手段）、 １４〜１７ 積和演算部（第１の積和演算手段）、１８〜２１ 積和演算部（第２の積和演算手段）、２２ 後処理部（後処理手段）、２３ 可変丸め部（丸め処理手段）、２４ クリッピング処理部（クリッピング手段）、２５ 出力処理部、３１ 入力前処理部（入力前処理手段）、３２ 制御部（制御手段）。

Claims (2)

1. 入力データである列データを順次入力して、各列データに対する１ビット符号拡張付の右シフト処理を実施するとともに、その右シフト処理を実施する前の列データと、その右シフト処理を実施した後の列データとを加算する加算処理を実施し、その右シフト処理を実施する前の列データ、その右シフト処理を実施した後の列データ、または、その加算処理後の列データのいずれかを選択して出力する入力前処理手段と、予め第１及び第２の変換行列を格納し、第１及び第２の変換行列の各行データを出力するテーブル手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第１の変換行列の行データとの積和演算を実施する第１の積和演算手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第２の変換行列の行データとの積和演算を実施する第２の積和演算手段と、上記第１の積和演算手段の演算結果と上記第２の積和演算手段の演算結果との加算処理又は減算処理を実施する後処理手段と、上記後処理手段における加算結果又は減算結果の行要素毎に、別々の丸め処理を実施する丸め処理手段と、上記丸め処理手段による丸め処理後の加算結果又は減算結果を所定のクリッピング範囲内に収めるクリップ処理を実施するクリッピング手段とを備えた逆変換回路。
2. 入力前処理手段が選択する列データの種類、第１及び第２の積和演算手段が使用する変換行列の種類、後処理手段における演算の種類及び有無、丸め処理手段における丸め方法、及びクリッピング手段におけるクリッピング範囲を制御する制御手段を設けたことを特徴とする請求項１記載の逆変換回路。

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