JP4397439B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4397439B2 JP4397439B2 JP28256597A JP28256597A JP4397439B2 JP 4397439 B2 JP4397439 B2 JP 4397439B2 JP 28256597 A JP28256597 A JP 28256597A JP 28256597 A JP28256597 A JP 28256597A JP 4397439 B2 JP4397439 B2 JP 4397439B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- stacked structure
- conductive layer
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Shift Register Type Memory (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明が属する技術分野】
本願発明は結晶構造を有する半導体薄膜を利用した半導体装置およびその作製方法に関する。特に、逆スタガ構造の薄膜トランジスタ（以下、ＴＦＴと略記する）の構成に関する。また、上記ＴＦＴを用いた半導体回路、電気光学装置及び電子機器の構成に関する。
【０００２】
なお、本明細書中において「半導体装置」とは半導体特性を利用して機能しうる装置全てを指しており、本明細書中に記載されたＴＦＴ、半導体回路、電気光学装置及び電子機器は全て半導体装置の範疇に含まれるものとする。
【０００３】
【従来の技術】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００４】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００５】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００６】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。例えば、「Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1995」などの報告がある。
【０００７】
同報告書では多結晶珪素膜を利用した逆スタガ構造の典型的な例（Fig.4 ）を説明しているが、この様な構造の逆スタガ構造（いわゆるチャネルストップ型）では様々な問題も抱えている。
【０００８】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、大きなＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００９】
そして、このＬＤＤ領域の制御性が最も重大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。現状ではマスクパターンによってＬＤＤ領域の長さを規定する方式が採られているが、微細化が進めば僅かなパターニング誤差が大きなＴＦＴ特性の差を生む。
【００１０】
活性層の膜厚のバラツキによるＬＤＤ領域のシート抵抗のバラツキも深刻な問題となる。さらに、ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の効果のバラツキを招く要因となりうる。
【００１１】
また、ＬＤＤ領域を形成するためにはパターニング工程が必要であり、それはそのまま製造工程の増加、スループットの低下を招く。上記報告書に記載された逆スタガ構造では最低でもマスク６枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【００１２】
以上の様に、チャネルストップ型の逆スタガ構造ではチャネル形成領の両側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ領域を形成することは非常に困難である。
【００１３】
【本発明が解決しようとする課題】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有することを特徴とする。
【００１５】
また、他の発明の構成は、
上記構成において、前記結晶構造を有する半導体層と溶融結晶化膜に特有の粒界分布を有することを特徴とする。
【００１６】
また、他の発明の構成は、
上記構成において、前記第１の導電層から前記第２の導電層にかけて当該第１及び第２の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする。
【００１７】
また、他の発明の構成は、
上記構成において、前記第２の導電層は 5×1017〜 1×1019atoms/cm3 の範囲内で連続的に変化する不純物によって形成されていることを特徴とする。
【００１８】
また、他の発明の構成は、
上記構成において、前記チャネル形成領域と前記第２の導電層との間には、膜厚の異なる二つのオフセット領域が存在することを特徴とする。
【００１９】
また、他の発明の構成は、
上記構成において、前記チャネル形成領域と前記第２の導電層との間には、前記チャネル形成領域よりも膜厚の厚いオフセット領域が存在することを特徴とする。
【００２０】
また、他の発明の構成は、絶縁表面を有する基板上に形成されたゲイト電極と、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域と、前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電極と、を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記ソース電極及び／又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上でオーバーラップしていることを特徴とする。
【００２１】
また、他の発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第１の導電層との間には、膜厚の異なる二つのオフセット領域と前記第２の導電層からなるＨＲＤ構造が存在することを特徴とする。
【００２２】
なお、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネルと同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする。
【００２３】
また、作製方法に関する他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加して、導電層を形成する工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
を構成に含むことを特徴とする。
【００２４】
また、他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加して、導電層をする工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記チャネル形成領域のみに対してしきい値電圧制御用の不純物を添加する工程と、
を構成に含むことを特徴とする。
【００２５】
【発明の実施の形態】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００２６】
【実施例】
図１〜２８を用いて、本発明の実施例を詳細に説明する。
【００２７】
〔実施例１〕 本願発明の代表的な実施例について、図１〜３を用いて説明する。まず、図１を用いて本願発明の半導体装置の作製方法を説明する。絶縁表面を有する基板の準備としてガラス基板１０１上に珪素を主成分とする絶縁膜でなる下地膜１０２を形成する。その上に導電性膜でなるゲイト電極（第１配線）１０３を形成する。
【００２８】
ゲイト電極１０３の線幅は１〜１０μｍ（代表的には３〜５μｍ）とする。また、膜厚は 200〜500 nm（代表的には 250〜300 nm）とする。本実施例では 250nm厚のアルミニウム膜（２wt% のスカンジウムを含有）を用いて線幅３μｍのゲイト電極を形成する。
【００２９】
なお、ゲイト電極１０３としてはアルミニウム以外にも、タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン、金属シリサイドまたはそれらの積層膜等を用いることができる。ここで１回目のパターニング工程（ゲイト電極形成）が行われる。
【００３０】
ここで、ゲイト電極１０３に対して陽極酸化を行い、ゲイト電極を保護する陽極酸化膜１０４を50〜200 nm（典型的には 100〜150 nm）形成する。本実施例では３％の酒石酸を含むエチレングリコール溶液（アンモニアで中性に中和する）中で印加電圧80Ｖ、化成電流５〜６mAの条件で形成する。こうして100 nm程度の厚さに形成することができる。
【００３１】
次に、窒化珪素膜１０５（膜厚は０〜200 nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯx Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚は 150〜300 nm、代表的には200 nm）１０６からなるゲイト絶縁層を形成する。なお、本実施例の場合、ゲイト絶縁層には陽極酸化膜１０４も含まれる。
【００３２】
ゲイト絶縁層を形成したら、その上に珪素を主成分とする非晶質半導体膜１０７を形成する。本実施例では非晶質珪素膜を例とするが他の化合物半導体膜（ゲルマニウムを含有する非晶質珪素膜等）を用いても良い。
【００３３】
また、本願発明はチャネルエッチ型のボトムゲイト構造であるので、非晶質珪素膜１０７の膜厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型的には 200〜300 nm、好ましくは250 nm）とする。本実施例では200 nmとする。また、後述するが、最適な膜厚は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域を設けるかによって適宜決定する必要がある。
【００３４】
なお、本実施例では減圧熱ＣＶＤ法により非晶質珪素膜１０７を成膜するが、成膜の際に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。これらの不純物が多いと後に結晶性半導体膜の結晶性の均一性を崩す恐れがある。
【００３５】
本実施例では成膜した非晶質珪素膜中における各不純物の濃度が、炭素及び窒素が 5×1018atoms/cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素が 1.5×1019atoms/cm3 未満（代表的には 1×1018atoms/cm3 以下）となる様に制御する。この様な管理を行っておけば最終的にＴＦＴのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収まる。
【００３６】
こうして図１（Ａ）の状態が得られる。図１（Ａ）の状態が得られたら、レーザー光の照射により非晶質珪素膜１０７の結晶化を行う。（図１（Ｂ））
【００３７】
レーザー光としては、励起ガスとしてＫｒＦ（248 nm）、ＸｅＣｌ（308 nm）、ＡｒＦ（193 nm）等を用いたパルス発振型エキシマレーザーを用いれば良い。また、Ｎｄ：ＹＡＧレーザーの高調波など他のあらゆるレーザー光を用いることができる。
【００３８】
なお、本実施例の様に結晶化しようとする非晶質半導体膜の膜厚が厚い場合、波長の長いレーザー光を用いた方が全体を均一に結晶化しやすい。また、レーザー光を照射する際に、基板を50〜500 ℃程度の範囲で補助的に加熱する方法も有効である。また、レーザー光の波長周期を鑑みて光吸収効率が高まる様な膜厚に調節しておくことも有効である。
【００３９】
本実施例ではパルス発振型のＸｅＣｌエキシマレーザー光を光学系によって線状に加工した後、基板の一端から他端に向かって走査することで非晶質珪素膜全面に対してレーザーアニールを行う。
【００４０】
なお、発振周波数は30ＭＨｚ、走査速度は2.4mm/s 、レーザーエネルギーは 300〜400mJ/cm2 とし、基板を裏面側から400 ℃に加熱して処理する。こうして、結晶性半導体膜（本実施例では結晶性珪素膜）１０８を得る。
【００４１】
また、非晶質珪素膜とガラス基板とで熱吸収率が異なるため、膜の上面側から照射すれば非晶質珪素膜の温度を集中的に上げることが可能である。そのため、ガラス基板の耐熱温度（650 ℃付近）以上の温度で非晶質珪素膜を加熱することが可能である。
【００４２】
ところで、本実施例の様にレーザー光の照射により結晶化した半導体膜（本明細書中では溶融結晶化膜と呼ぶ）はレーザー結晶化に特有の粒界分布（結晶粒界の存在分布）を有する。セコエッチングと呼ばれる公知の技術によって粒界を顕著化して観察すると、結晶粒と粒界とが明確に判別でき、数十〜数百nmの粒径を持つ結晶粒の集合体であることが判る。
【００４３】
一方、他の結晶化手段を用いた半導体膜は溶融結晶化膜とは明らかに異なる粒界分布を示す。なぜならばレーザー光（またはそれと同等の強度を持つ強光）。を用いた結晶化では一旦半導体層が溶融するが、他の手段は基本的に固相成長であり、結晶化機構が異なるからである。
【００４４】
さて次に、１５族から選ばれた元素（代表的にはリン、砒素またはアンチモン）をイオン注入法（質量分離あり）またはイオンドーピング法（質量分離なし）により添加する。本実施例では結晶性珪素膜１０８の表面から深さ30〜100nm （代表的には30〜50nm）の範囲において、リン濃度が 1×1019〜3 ×1021atoms/cm3 、代表的には 1×1020〜 1×1021atoms/cm3 となる様に調節する。
【００４５】
本実施例ではこの様にして形成された高濃度のリンを含む領域１０９をｎ+ 層（または第１の導電層）と呼ぶ。この層の厚さは30〜100nm （代表的には30〜50nm）の範囲で決定する。この場合、ｎ+ 層１０９は後にソース／ドレイン電極の一部として機能する。本実施例では30nm厚のｎ+ 層を形成する。
【００４６】
また、ｎ+ 層１０９の下に形成される低濃度にリンを含む領域１１０をｎ- 層（または第２の導電層）と呼ぶ。この場合、ｎ- 層１１０はｎ+ 層１０９よりも高抵抗となり、後に電界緩和のためのＬＤＤ領域として機能する。本実施例では30nm厚のｎ- 層を形成する。また、ｎ- 層１１０の下に形成される、真性または実質的に真性な領域をｉ層１２０と呼ぶ。ｉ層１２０には、チャネル形成領域が形成される。（図１（Ｃ））
【００４７】
また、この時、リンを添加する際の深さ方向の濃度プロファイルが非常に重要である。この事について図４を用いて説明する。なお、図４に示す濃度プロファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとしてイオンドーピング法によりフォスフィン（ＰＨ3 ）を添加した場合の例である。
【００４８】
図４において、４０１は結晶性珪素膜、４０２は添加されたリンの濃度プロファイルを示している。この濃度プロファイルはＲＦ電力、添加イオン種、加速電圧等の設定条件によって決定される。
【００４９】
この時、濃度プロファイル４０２のピーク値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素膜４０１の深くにいく程（ゲイト絶縁膜に向かうほど）、リン濃度は低下する。この時、リン濃度は膜内部全域に渡って連続的に変化するためｎ+ 層４０３の下には必ずｎ- 層４０４が形成される。
【００５０】
そして、このｎ- 層４０４の内部においてもリン濃度は連続的に低下していく。本実施例では、リン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範囲にある領域をｎ- 層４０４として考えている。ただし、明確な境界は存在しないため、目安として考えている程度である。
【００５１】
また、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域（ｉ層）４０５となる。なお、真性な領域とは意図的に不純物が添加されない領域を言う。また、実質的に真性な領域とは、不純物濃度（ここではリン濃度）が珪素膜のスピン密度以下である領域又は不純物濃度が 1×1014〜 1×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
【００５２】
この様な真性または実質的に真性な領域はｎ- 層４０４の下に形成される。ただし、ｉ層４０５は基本的にチャネル形成領域と同一導電型の半導体層から構成される。即ち、チャネル形成領域が弱いｎ型又はｐ型を示す様な場合には、同様の導電型を示す。
【００５３】
この様に、ｎ+ 層の形成にイオン注入法またはイオンドーピング法を用いることによりｎ+ 層の下にｎ- 層を形成することができる。従来の様にｎ+ 層を成膜で設けた場合にはこの様な構成は実現できない。また、イオン添加時の条件を適切に設定することでｎ+ 層とｎ- 層の厚さ制御を容易に行うことができる。
【００５４】
特に、ｎ- 層１１０の厚さは後にＬＤＤ領域の厚さとなるため、非常に精密な制御が必要である。イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイルが精密に制御できるので、ＬＤＤ領域の厚さ制御が容易に行える。本願発明ではｎ- 層１１０の厚さを30〜200 nm（代表的には50〜150 nm）の範囲で調節すれば良い。
【００５５】
図４では、ドーピング工程が１度の場合の濃度プロファイルを示しているが、ドーピング工程を複数に分けることで、ｎ+ 層４０３、ｎ- 層４０２の厚さを制御することもできる。例えば、高ドーズ量で比較的浅い箇所、ｎ+ 層４０３を形成すべき深さに濃度プロファイルのピークが位置するようなドーピングと、低ドーズ量で比較的深い箇所、ｎ- 層４０２を形成すべき深さに濃度プロファイルのピークが位置するドーピングを行えばよい。
【００５６】
こうしてｎ+ 層１０９、ｎ- 層１１０を形成したら、再びレーザー光の照射を行い、添加した不純物（リン）の活性化を行う。（図１（Ｄ））
【００５７】
なお、レーザーアニール以外にランプアニール（強光の照射）、ファーネスアニール（電熱炉による加熱）を行うこともできる。ただし、ファーネスアニールの場合にはガラス基板の耐熱性を考慮して処理を行う必要がある。
【００５８】
本実施例ではＸｅＣｌエキシマレーザーを用いてレーザーアニールを行う。処理条件は基本的に上述の結晶化工程と同一で良いが、レーザーエネルギーは 200〜350mJ/cm2 （代表的には 250〜300mJ/cm2 ）で良い。また、基板は裏面側から 300℃に加熱して活性化率の向上を図る。
【００５９】
また、このレーザー活性化工程では結晶性珪素膜１０８がリンの添加工程に受けたダメージを回復することができる。そして、添加時のイオン衝突により非晶質化した領域を再結晶化することができる。
【００６０】
こうしてリンの活性化工程が終了したら、結晶性珪素膜のパターニングを行い、島状半導体層１１１を形成する。この時、最終的にＴＦＴが完成した時にキャリアの移動方向に対して垂直な方向の長さ（チャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μｍ）となる様に調節する。ここで２回目のパターニング工程が行われる。（図２（Ａ））
【００６１】
ここで図面上には図示されないが、露出したゲイト絶縁層の一部をエッチングし、ゲイト電極（第１配線）と次に形成する電極（第２配線）との電気的接続をとるためのコンタクトホール（図２（Ｃ）の１１８で示される領域）を開口する。ここで３回目のパターニング工程が行われる。
【００６２】
次に、導電性を有する金属膜（図示せず）を成膜し、パターニングによりソース電極１１２、ドレイン電極１１３を形成する。本実施例ではＴｉ（50nm）／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造からなる積層膜を用いる。また、上述の様にゲイト電極と電気的に接続するための配線も同時に形成されている。ここで４回目のパターニング工程が行われる。（図２（Ｂ））
【００６３】
また、後述するが、ゲイト電極１０３の真上の領域、即ちソース電極１１２とドレイン電極１１３とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）１１４の長さ（Ｃ1 で示される）が後にチャネル形成領域とオフセット領域の長さを決定する。Ｃ1 は２〜20μｍ（代表的には５〜10μｍ）の範囲から選べるが、本実施例ではＣ1 ＝４μｍとする。
【００６４】
次に、ソース電極１１２及びドレイン電極１１３をマスクとしてドライエッチングを行い、自己整合的に島状半導体層１１１をエッチングする。そのため、チャネルエッチ領域１１４のみでエッチングが進行する。（図２（Ｃ））
【００６５】
この時、ｎ+ 層１０９、ｎ- 層１１０は完全にエッチングされ、真性または実質的に真性な領域（ｉ層）のみが残された形でエッチングを止める。本願発明では最終的に10〜100 nm（代表的には10〜75nm、好ましくは15〜45nm）の半導体層のみを残す。本実施例では30nm厚の半導体層を残すことにする。
【００６６】
こうして島状半導体層１１１のエッチング（チャネルエッチ工程）が終了したら、保護膜１１５として酸化珪素膜また窒化珪素膜を形成して、図２（Ｃ）に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６７】
この状態において、チャネルエッチされた島状半導体層１１１のうち、ゲイト電極１１２の真上に位置する領域はチャネル形成領域１１６となる。本実施例の構成ではゲイト電極幅がチャネル形成領域の長さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。また、ゲイト電極１１３の端部よりも外側に位置する領域１１７は、ゲイト電極１０３からの電界が及ばず、オフセット領域となる。この長さはＸ1 で示される。
【００６８】
本実施例の場合、ゲイト電極１０３の線幅（Ｌ1 に相当する）が100 nm厚の陽極酸化膜分の減りを考慮すると約 2.8μｍであり、チャネルエッチ領域１１４の長さ（Ｃ1 ）が４μｍであるので、オフセット領域の長さ（Ｘ1 ）は約 0.6μｍとなる。
【００６９】
ここで、ドレイン領域（ドレイン電極１１３と接する半導体層）を拡大したものを図３に示す。図３において、１０３はゲイト電極、３０１はチャネル形成領域、３０２はｎ+ 層（ソースまたはドレイン電極）、３０３、３０４は膜厚の異なるオフセット領域、３０５はｎ- 層（ＬＤＤ領域）である。
【００７０】
なお、ここでは説明しないがソース領域（ソース電極１１２と接する半導体層）も同様の構造を有している。
【００７１】
また、図３に示す構造は模式的に記されているが、各領域の膜厚関係には注意が必要である。本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域（ｉ層）３０４の関係にある場合である。
【００７２】
なぜならばｎ+ 層３０２は電極として機能するだけなので薄くで十分である。一方、ｎ- 層３０５及びオフセット領域３０４は電界緩和を効果的に行うために適切な厚さが必要である。
【００７３】
本実施例の構成では、チャネル形成領域３０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つのオフセット領域３０３、３０４及びＬＤＤ領域３０５が存在する。なお、３０３はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセット領域と呼ぶ。
【００７４】
また、３０４はｉ層の膜厚分に相当する膜厚方向のオフセット領域であり、厚さオフセット領域と呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm（代表的には 150〜200nm ）の範囲で決定すれば良い。ただし、チャネル形成領域の膜厚よりも膜厚をが厚くする必要がある。チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。
【００７５】
この様なオフセット＋ＬＤＤからなる構造を本発明者らはＨＲＤ（High Resistance Drain ）構造と呼び、通常のＬＤＤ構造とは区別して考えている。本実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオフセット＋ＬＤＤの３段構造で構成されることになる。
【００７６】
この時、ＬＤＤ領域３０３はＬＤＤ領域の膜厚及び不純物濃度によって制御されるため、非常に再現性が高く、特性バラツキが小さいという利点を有する。パターニングによって形成されたＬＤＤ領域ではパターニング誤差による特性バラツキが問題となることは従来例で述べた通りである。
【００７７】
なお、マスクオフセット領域３０３の長さ（Ｘ1 ）はパターニングによって制御されるため、パターニングやガラスの縮み等による誤差の影響を受ける。しかしながら、その後に厚さオフセット領域３０４とＬＤＤ領域３０５とが存在するので誤差による影響は緩和され、特性バラツキを小さくすることができる。
【００７８】
なお、マスクオフセットの長さ（Ｘ1 ）はチャネル長（Ｌ1 ）とチャネルエッチ領域の長さ（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従って、ソース／ドレイン電極形成時のパターニング工程によって所望のオフセット長（Ｘ1 ）を設定することが可能である。本実施例の構成ではオフセット長（Ｘ1 ）は 0.3〜３μｍ（代表的には１〜２μｍ）とすることができる。
【００７９】
なお、図２（Ｃ）に示す様な構造の逆スタガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導体層）として利用したＴＦＴでは実現できない。なぜならば、非晶質珪素膜を用いる場合、ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしないとキャリア（電子または正孔）の移動度が極めて遅くなってしまうからである。
【００８０】
ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしたとしても非晶質珪素膜を用いたＴＦＴのモビリティ（電界効果移動度）はせいぜい１〜10cm2/Vs程度である。それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてスイッチング素子として機能しない。
【００８１】
ところが、本願発明では活性層として結晶性珪素膜を利用しているのでキャリア移動度が十分に速い。従って、本実施例の様な構造としても十分なモビリティを得ることが可能である。即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたからこそ実現できるのである。
【００８２】
また、本実施例の逆スタガ型ＴＦＴは、ＨＲＤ構造を有しているので衝突電離によるホットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。しかも、ＬＤＤ領域の効果が支配的な上、そのＬＤＤ領域が非常に制御性よく形成されているので特性バラツキが非常に小さい。
【００８３】
そのため、本実施例の様な構造は高耐圧を必要とし、高い動作速度はそれほど必要としない様な回路を構成するＴＦＴに好適である。
【００８４】
また、本実施例の作製工程に示した様に、図２（Ｃ）に示した構造の逆スタガ型ＴＦＴを得るのに４枚のマスクしか必要としていない。これは従来のチャネルストップ型ＴＦＴが６枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。
【００８５】
以上の様に、本実施例の構成によれば量産性の高い作製工程によって、高い信頼性と再現性を有するボトムゲイト型ＴＦＴを作製することが可能である。
【００８６】
なお、本実施例の作製工程に従って作製したボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビリティは10〜150cm2/Vs （代表的には60〜120cm2/Vs ）、しきい値電圧は１〜４Ｖを実現しうる。
【００８７】
〔実施例２〕 本実施例では本願発明の構成において、実施例１とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００８８】
まず、実施例１の作製工程に従って図５（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極５０１、ドレイン電極５０２を形成する際にチャネルエッチ領域５００の長さをＣ2 とする点にある。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲイト電極とソース／ドレイン電極とがオーバーラップする様に設けることが本実施例の特徴となる。
【００８９】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図５（Ｂ）の状態を得る。この時、５０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表される。また、マスク設計によりオーバーラップさせた領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／２で表される。
【００９０】
図５（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域５０３（厚さ50nm）、マスクオーバーラップ領域５０４（厚さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達する。
【００９１】
なお、この場合、マスクオーバーラップ領域５０４にもゲイト電極からの電界が形成されるが、ＬＤＤ領域５０５に近づくにつれて電界は弱まるので、その様な領域は実質的にＬＤＤ領域と同様の機能を持つ。勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が形成されなくなり、オフセット（厚さオフセット）領域としても機能しうる。
【００９２】
この様に本実施例の構造ではＨＲＤ構造が、オーバーラップによる実質的なＬＤＤ＋厚さオフセット＋低濃度不純物によるＬＤＤで構成される。また、オーバーラップ領域５０４の膜厚が薄い場合には、オーバーラップによる実質的なＬＤＤ＋低濃度不純物によるＬＤＤのみからなるＬＤＤ構造もとりうる。
【００９３】
本実施例の構成においても、オーバーラップ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、オーバーラップ領域の長さ（Ｙ2 ）はパターニング等による誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向のオフセット及び低濃度不純物によるＬＤＤはその様な誤差の影響を受けないのでＹ2 の誤差による特性バラツキは緩和される。
【００９４】
なお、本実施例の様な構造はオフセット成分が少なく、高い動作速度を必要とする様な回路を構成するＴＦＴに好適である。
【００９５】
また、本実施例の構造では衝突電離によってチャネル形成領域内に蓄積した少数キャリアが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を有する。そのため、動作速度が速い上に非常に耐圧特性の高いＴＦＴを実現することが可能である。
【００９６】
〔実施例３〕 本実施例では本願発明の構成において、実施例１、２とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００９７】
まず、実施例１の作製工程に従って図６（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極６０１、ドレイン電極６０２を形成する際にチャネルエッチ領域６００の長さをＣ3 とする点にある。この時、Ｃ3 はゲイト電極幅と一致させるため、１〜10μｍ（代表的には３〜５μｍ）となる。
【００９８】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図６（Ｂ）の状態を得る。この時、６０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表される。
【００９９】
図６（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域６０３（厚さ100 nm）、厚さオフセット領域６０４（厚さ150 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+ 層６０６（厚さ50nm）、ドレイン電極６０２へと到達する。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセット＋ＬＤＤの２段構造で構成される。
【０１００】
本実施例の構成においても、厚さオフセット領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、十分な耐圧特性を得ることが可能である。
【０１０１】
〔実施例４〕 本実施例では本願発明の構成において、実施例１〜３とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【０１０２】
まず、実施例１の作製工程に従って図７（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極７０１、ドレイン電極７０２を形成する際にソース電極またはドレイン電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない構成とする点にある。
【０１０３】
なお、本実施例ではチャネルエッチ領域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
【０１０４】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図７（Ｂ）の状態を得る。この時、７０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ4 ）で表される。
【０１０５】
ここで、Ｘ4 はマスクオフセット領域７０４の長さである。Ｘ4 の数値範囲については実施例１を参考にすれば良い。また、マスクオーバーラップ領域７０５の長さの数値範囲は実施例２を参考にすれば良い。
【０１０６】
本実施例は、実施例１で説明したＨＲＤ構造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構造）とを組み合わせた構成である。構造的な説明は実施例１及び実施例２で既に説明したのでここでの説明は省略する。
【０１０７】
本実施例の様な構造を採用する場合、特にソース領域に実施例２に示したＨＲＤ構造（またはＬＤＤ構造）を用い、ドレイン領域に実施例１で説明したＨＲＤ構造を用いることが好ましい。
【０１０８】
例えば、ドレイン領域側のチャネル端部（接合部）では特に電界集中が激しく、実施例１に示した様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソース側ではそこまでの高耐圧対策は必要ないので、実施例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤＤ）構造が適している。
【０１０９】
なお、本実施例において、ソース／ドレイン領域側のいずれか一方に実施例２の構成を組み合わせることも可能である。この様に、実施例１〜３に示したＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソース／ドレイン領域に採用し、回路設計を鑑みて最適な構造を設計すれば良い。この場合、３2 ＝９通りの組み合わせパターンが可能である。
【０１１０】
〔実施例５〕 本実施例では実施例１〜４に示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回路（インバータ回路）を構成する場合の例について図８を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。
【０１１１】
図８は実施例４に示した構成を利用したＣＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソース電極、８０２はＮチャネル型ＴＦＴのソース電極、８０３はＮ／Ｐ共通のドレイン電極である。
【０１１２】
また、Ｎチャネル型ＴＦＴは実施例１で説明した作製工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８０７が形成されている。一方、Ｐチャネル型ＴＦＴの方にはｐ++層８０８、８０９、ｐ- 層８１０、８１１が形成されている。
【０１１３】
なお、同一基板上にＣＭＯＳ回路を作製することは非常に容易である。本願発明の場合、まず、実施例１の工程に従って図２（Ａ）の状態を得る。
【０１１４】
この状態ではＮ型／Ｐ型関係なく１５族から選ばれた元素が全面に添加されているが、Ｐチャネル型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする領域をレジストマスク等で隠して１３族から選ばれた元素（代表的にはボロン、インジウムまたはガリウム）を添加すれば良い。
【０１１５】
本実施例ではボロンを例にとるが、この時、ボロンはリンの濃度以上に添加して導電性を反転させなければならない。また、ｎ+ 層及びｎ- 層全てを完全にｐ++層及びｐ- 層に反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも深く添加することが重要である。
【０１１６】
従って、ボロンの膜中における濃度プロファイルは図９の様になる。図９において、９００は半導体層、９０１はボロン添加前のリンの濃度プロファイル、９０２はボロン添加後のボロンの濃度プロファイル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層である。
【０１１７】
この時、ｐ++層９０３の厚さは10〜150 nm（代表的には50〜100 nm）とし、ｐ++層のボロンの濃度は、３×１０19〜１×１０22atoms/cm3 、代表的には３×１０19〜３×１０21atoms/cm3 となる様に調節する。
【０１１８】
他方、ｐ- 層９０４の厚さは30〜300 nm（代表的には 100〜200 nm）とし、そのボロンの濃度は、５×１０17〜３×１０19atoms/cm3 となる様に調節する。する。ただし、Ｐチャネル型ＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域として利用する必要性は必ずしもない。わざわざｐ- 層９０４の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、連続的に変化する濃度勾配によって必ずｐ- 層が形成されるからである。
【０１１９】
ところで、本実施例ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのどちらもソース領域側には実施例２に示した構成のＨＲＤ構造（オーバーラップ領域を利用したタイプ）を用い、ドレイン領域側には実施例１に示した構成のＨＲＤ構造（マスクオフセットを利用したタイプ）を設けている。
【０１２０】
そのため、上面図で明らかな様にＰチャネル型ＴＦＴのソース領域側にはＹｉの長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸｉの長さを持つマスクオフセット領域を有している。また、Ｎチャネル型ＴＦＴのソース領域側にはＹj の長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸj の長さを持つマスクオフセット領域を有している。
【０１２１】
この時、ＸｉとＸj 、ＹｉとＹj の長さはそれぞれマスク設計によって自由に調節できる。従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Ｎチャネル型とＰチャネル型とで揃える必要はない。
【０１２２】
また、この様な構造ではＣＭＯＳ回路の共通ドレインとなる領域の耐圧特性を高くすることができるので、動作電圧の高い回路を構成する場合において、非常に有効な構成である。
【０１２３】
なお、実施例１〜４に示した構成のＴＦＴを用いたＣＭＯＳ回路の構成を図８に示したが、これ以外の全ての組み合わせも可能であることは言うまでもない。可能な構成パターンとしては、一つのＴＦＴについて９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りがある。これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わせを採用していけば良い。
【０１２４】
また、本実施例に示した様に本願発明はＰチャネル型ＴＦＴにも容易に適用することができる。その場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル型ＴＦＴ）のモビリティは10〜100cm2/Vs （代表的には50〜100cm2/Vs ）、しきい値電圧は-1.5〜-5Ｖを実現しうる。
【０１２５】
〔実施例６〕 本実施例では、本願発明のＴＦＴに対してしきい値電圧を制御するための工夫を施した場合の例について説明する。
【０１２６】
しきい値電圧を制御するために１３族（代表的にはボロン、インジウム、ガリウム）または１５族（代表的にはリン、砒素、アンチモン）から選ばれた元素をチャネル形成領域に対して添加する技術はチャネルドープと呼ばれている。
【０１２７】
本願発明に対してチャネルドープを行うことは有効であり、以下に示す２通りの方法が簡易で良い。
【０１２８】
まず、非晶質珪素膜を成膜する時点において成膜ガスにしきい値電圧を制御するための不純物を含むガス（例えばジボラン、フォスフィン等）を混在させ、成膜と同時に所定量を含有させる方式がある。この場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型の両ＴＦＴに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対応できない。
【０１２９】
次に、図２（Ｃ）で説明した様なチャネルエッチ工程（チャネル形成領域の形成工程）が終了した後で、ソース／ドレイン電極をマスクとしてチャネル形成領域（またはチャネル形成領域とマスクオフセット領域）に対して選択的に不純物添加を行う方式がある。
【０１３０】
添加方法はイオン注入法、イオンドーピング法、プラズマ処理法、気相法（雰囲気からの拡散）、固相法（膜中からの拡散）など様々な方法を用いることができるが、チャネル形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。
【０１３１】
なお、イオン注入法等を用いる場合には、ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形成領域のダメージを減らすことができる。
【０１３２】
また、不純物を添加した後はレーザーアニール、ランプアニール、ファーネスアニールまたはそれらを組み合わせて不純物の活性化工程を行う。この時、チャネル形成領域が受けたダメージも殆ど回復する。
【０１３３】
本実施例を実施する場合、チャネル形成領域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制御するための不純物を添加すれば良い。
【０１３４】
そして、本実施例を本願発明のＴＦＴに実施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 1.5〜3.5 Ｖの範囲に収めることができる。また、Ｐチャネル型ＴＦＴに適用した場合にはしきい値電圧を-1.5〜-3.5Ｖの範囲に収めることが可能である。
【０１３５】
なお、本実施例の構成は実施例１〜５のいずれの構成との組み合わせも可能である。また、実施例５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型ＴＦＴとで添加濃度や添加する不純物の種類を異なるものとすることもできる。
【０１３６】
〔実施例７〕 図２（Ｃ）に示した構造では、島状半導体層を完全に囲む様にしてソース電極１１２とドレイン電極１１３とが形成されている。本実施例ではこれとは別の構成について説明する。
【０１３７】
図１０（Ａ）に示す構造は、基本的には図２（Ｃ）と似ているが、ソース電極１１及びドレイン電極１２の形状が異なる点に特徴がある。即ち、一部において島状半導体層（厳密にはソース／ドレイン領域）よりもａで示される距離だけ内側にソース電極１１及びドレイン電極１２が形成されている。
【０１３８】
また、１３で示される領域は、チャネル形成領域１４と同じ膜厚を有する領域であり、距離ａの幅を持つ。図面上では模式的に表しているが、距離ａは１〜300 μｍ（代表的には10〜200 μｍ）である。
【０１３９】
ここで作製工程と照らし合わせて本実施例の特徴を説明する。本実施例では図１０（Ｂ）に示す様にソース電極１１及びドレイン電極１２を形成する。ここで１５は島状半導体層であり、端部１６が露出する。
【０１４０】
この状態でチャネルエッチ工程を行うと、ソース電極１１及びドレイン電極１２がマスクとなって自己整合的に島状半導体層１５がエッチングされる。この場合、端部１６も同時にエッチングされる。
【０１４１】
この様にして図１０（Ａ）の様な構造が得られる。従って、端部１６がチャネル形成領域１４と同じ膜厚を有することは明らかである。
【０１４２】
この島状半導体層の突出部１３を形成する理由は以下の２つがある。
（１）チャネルエッチ工程におけるエッチングモニタとして利用する。
（２）後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレッジ不良を低減する。
【０１４３】
エッチングモニタとしては、製造過程における抜き取り検査によってチャネル形成領域が適切な膜厚となっているかどうかを検査する場合に用いる。
【０１４４】
なお、本実施例の構成は実施例１〜６のいずれの構成とも組み合わせることが可能である。
【０１４５】
〔実施例８〕 本実施例では実施例５に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図１１を用いて説明する。
【０１４６】
図１１（Ａ）に示すのは、図８に示したものと同一構造のＣＭＯＳ回路である。この場合、回路構成はクロム膜からなるゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５から構成される。
【０１４７】
なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、ｃ、ｄに対応している。
【０１４８】
次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通化した場合の例である。各符号は図１１（Ａ）で説明した符号に対応している。
【０１４９】
図１１（Ｂ）の構造ではＴＦＴ同士を非常に高い密度で形成することができるため、回路を高集積化する場合などに非常に有効である。共通化した半導体層はＰＮ接合を形成するが問題とはならない。
【０１５０】
〔実施例９〕 実施例１では、非晶質半導体膜の結晶化工程においてレーザー光、特にパルス発振型のエキシマレーザーを使用して溶融結晶化させている。またレーザー光もしくは、それと同等の強度を持つ強光を用いて、ガラス基板を歪まさせずに、固相成長により結晶化することも可能である。
【０１５１】
その様な強光またはレーザー光を発する光源として、ハロゲンランプ等の赤外線ランプや、Ａｒレーザ等の連続発振レーザーを用いることができる。赤外線ランプや連続発振レーザーを用いたＲＴＡ（Rapid Thermal Anneal）技術は数秒から数十秒の加熱処理で結晶化が可能であるため、大幅にスループットを向上することが可能である。
【０１５２】
赤外線ランプ光又は連続発振レーザ光を照射すると、非晶質珪素膜に吸収されたランプ光は熱に変わり、この熱により非晶質半導体膜中に結晶核が発生して、固相成長によって結晶化が進行して、結晶性半導体膜を得ることができる。
【０１５３】
ハロゲンランプ（ピーク波長１．１５μｍ、波長０．４〜４μｍ）を用いた場合には、加熱時間を１０〜６０秒、典型的には１５〜３０秒とする。非晶質半導体膜を７００〜１０００℃に加熱するようにする。非晶質半導体膜は７００〜１０００℃に加熱されるが、ガラス基板には赤外光が吸収されにくいこと、ランプ光の照射時間が短時間であるため、ガラス基板を歪み点（６５０〜７００℃程度）以上に加熱することがない。
【０１５４】
赤外線ランプ光又は連続発振レーザ光により半導体膜を結晶化した後、レーザー光照射により半導体膜をアニールして、結晶性を向上させるとよい。この場合には、レーザー光によるアニールは不純物の活性化工程として、実施することも可能である。
【０１５５】
本実施例のＲＴＡ技術による、半導体膜の結晶化方法は、他の全ての実施例の構成と組み合わせることが可能である。
【０１５６】
〔実施例１０〕 本実施例では、実施例１で説明した基本的な作製工程に従って、同一基板上にドライバー回路（周辺駆動回路）と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する例を示す。
【０１５７】
本実施例ではドライバー回路としては基本構成であるＣＭＯＳ回路（図１１（Ｂ）に示したタイプ）を示す。なお、ドライバー回路以外に、Ｄ／Ａコンバータ回路、メモリ回路、γ補正回路などの信号処理回路（これらをドライバー回路と区別するためにロジック回路と呼ぶ）を本願発明のＴＦＴで構成することも可能である。その場合にもＣＭＯＳ回路が基本回路として用いられる。
【０１５８】
また、画素マトリクス回路としてはマルチゲイト型ＴＦＴを用いる例を示す。本実施例ではダブルゲイト構造とする例を示すが、シングルゲイト構造でもトリプルゲイト構造でも構わない。
【０１５９】
まず、実施例１の作製工程を利用して図１（Ｂ）に示す工程（レーザー結晶化工程）までを終了する。この状態を図１２（Ａ）に示す。
【０１６０】
図１２（Ａ）において、３０はガラス基板、３１は下地膜、３２はＣＭＯＳ回路となるＰＴＦＴのゲイト電極、３３はＮＴＦＴのゲイト電極である。また、３４、３５は画素ＴＦＴのゲイト電極であり、図示されない部分で両電極は接続されている。ゲイト電極３１〜３５の材料として、アルミニウム膜（Ｓｃを２ｗｔ％含有する）を用いる。熱的、物理的ダメージからゲイト電極を保護するために、ＣＭＯＳ回路のゲイト電極３１、３１の周囲には、酸化アルミニウムでなる陽極酸化膜３０００、３００１が形成され、また画素ＴＦＴのゲイト電極３４、３５の周囲にも、酸化アルミニウムでなる陽極酸化膜３００２が形成されている。陽極酸化膜３００１〜３００２の形成方法は、実施例１と同様にする。
【０１６１】
また、ゲイト電極の材料としてアルミニウムの他に、金属シリサイド、やチタン、クロム等の金属を用いることもできる。例えば、陽極酸化可能な導電膜としてタンタル（Ｔａ）と窒化タンタル（ＴａＮ）からなる積層膜やタンタル膜単体を用いることができる。この電極表面にＴａ2 Ｏ5 で示される陽極酸化膜を設けてもよい。なおタンタル（Ｔａ）と窒化タンタル（ＴａＮ）は耐熱性がアルミニウム膜よりも高く、陽極酸化膜を形成しなくとも本発明のプロセス温度に耐えうる。
【０１６２】
陽極酸化膜３０００〜３００２上には、窒化珪素膜３６、酸化窒化珪素膜３７が設けられている。酸化窒化珪素膜３７の代わりに酸化珪素膜を形成してもよい。画素ＴＦＴ、ＣＭＯＳ回路において、陽極酸化膜３０００〜３００２上には、窒化珪素膜３６、酸化窒化珪素膜３７の積層膜がゲイト絶縁層として機能する。
【０１６３】
酸化窒化珪素膜３７上に、実施例１で示したレーザー結晶化工程により、結晶性珪素膜３００３が形成される。
【０１６４】
図１２（Ｂ）に示すリン添加工程が行われて、結晶性珪素膜３００３にｎ+ 層３８、ｎ- 層３９、ｉ層４０が形成される。これら各層の詳細な条件は実施例１に示してある。
【０１６５】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク（図示せず）で隠して、イオン注入法又はイオンドーピング法にて、１３族から選ばれた元素であるボロンを添加する。本実施例では先程添加したリン濃度の３倍の濃度のボロンを添加して、ｐ++層４１、ｐ- 層４２を形成する。なお、ｐ- 層４２の下層に、真性又は実質的に真性なｉ層４０が残存するように、添加イオン種、加速電圧等の条件を設定する必要がある。ｐ++層４１、ｐ- 層４２の詳細な条件は実施例５に示してある。（図１２（Ｃ））
【０１６６】
次に、レーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性珪素膜３００３の結晶性を改善する。また、同時に添加した不純物（リン及びボロン）の活性化も行われる。なお、このレーザーアニール工程の前に、ＲＴＡ処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。（図１２（Ｄ））
【０１６７】
次に、結晶性珪素膜３００３をエッチングして島状半導体層４３、４４を形成する。なお、この時、次に形成する電極（第２配線）とゲイト配線との一部を接続するためにコンタクトホールを形成する。
【０１６８】
なお、前述のレーザーアニール工程は結晶性珪素膜を島状半導体層４３、４４に加工してから行うことも可能である。
【０１６９】
そして、導電性を有する薄膜を形成してパターニングを行い、ＣＭＯＳ回路のソース電極４５（ＮＴＦＴ）、４６（ＰＴＦＴ）、共通ドレイン電極４７を形成する。また、画素ＴＦＴのソース電極４８、ドレイン電極４９を形成する。なお、５０で示される電極は、マスクとしてのみ機能するため、本明細書中ではマスク電極と呼ぶことにする。（図１３（Ａ））
【０１７０】
図１３（Ａ）の状態が得られたら、チャネルエッチング工程を行ってチャネル形成領域５１〜５４を形成する。この時、ドライバー回路の方はどちらのＴＦＴもドレイン側のみにマスクオフセット領域を設けて、両方のソース側にオーバーラップ領域を設けた構成とする。
【０１７１】
また、画素ＴＦＴは図１３（Ｂ）に示す様にソース電極４８及びドレイン電極４９と接続する方にマスクオフセット領域を設け、マスク電極５０の下にはオーバーラップ領域を設けた構成とする。
【０１７２】
画素ＴＦＴはソース／ドレイン領域が映像信号の充放電の際に入れ替わるので、ＴＦＴ両端の耐圧を高くする必要がある。また、マスク電極５０の下方の抵抗成分が高いとスイッチング動作が遅くなるので、オーバーラップ領域を設けてキャリアが移動しやすい状態にすることが望ましい。
【０１７３】
なお、本実施例は最も好ましいと思われる一実施例であり、本実施例がこの構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれの構造の長所を生かして最適な構造を選択すれば良い。
【０１７４】
次に、酸化窒化珪素膜でなる保護膜５５を200 nmの厚さに形成して、その上に有機性樹脂膜でなる層間絶縁膜５６を形成する。有機性樹脂膜５６としてはポリイミド、ポリアミド、ポリイミドアミド、アクリルを用いることができる。
【０１７５】
次に、層間絶縁膜５６に対してコンタクトホールを形成して、透明導電膜（代表的にはＩＴＯ）から構成される画素電極５７を形成する。最後に水素化を行って図１３（Ｃ）に示す様なアクティブマトリクス基板が完成する。
【０１７６】
後は、公知のセル組み工程を利用して対向基板とアクティブマトリクス基板との間に液晶層を挟持すればアクティブマトリクス型液晶表示装置を作製することが可能である。
【０１７７】
なお、本実施例に示したアクティブマトリクス基板を作製するに必要なパターニング回数は７回である。その工程を以下に示す。
（１）ゲイト電極パターニング
（２）ボロン添加領域パターニング
（３）島状半導体層パターニング
（４）ゲイトコンタクトパターニング
（５）ソース／ドレイン電極パターニング
（６）ＩＴＯコンタクトパターニング
（７）ＩＴＯパターニング
【０１７８】
以上の様に、非常に少ないマスク数でアクティブマトリクス基板を作製することができるため、スループットが大幅に向上する。また、同時に実施例１〜５に示した構成のＴＦＴを用いて自由に回路設計することができるにので、信頼性と再現性の高い表示装置を容易に実現することができる。
【０１７９】
なお、本実施例に示した画素マトリクス回路の一部を上面から見た図を図１４（Ａ）に示す。なお、図１４（Ａ）では基本的に本実施例で用いた符号を付してある。従って必要箇所のみを説明することとする。
【０１８０】
図１４（Ａ）に示す図をＡ−Ａ’で切断した断面図が図１４（Ｂ）である。図１３（Ｃ）では図示しなかったが、図１４（Ｂ）に示す様にゲイト配線と平行に、ゲイト配線と同じアルミニウム膜でなる容量配線５８が形成され、その表面が陽極酸化されて、陽極酸化膜３００５が形成されている。
【０１８１】
この容量配線５８はドレイン電極５０と重畳する領域（点線で囲まれた領域）において補助容量（Ｃｓ）を形成する。この時、補助容量の誘電体はゲイト絶縁層３００５、３６、３７が担う。なお、補助容量の構造は本実施例に限定されるものではない。
【０１８２】
〔実施例１１〕 実施例１０では、レーザー照射により結晶化した半導体膜を用いて、同一基板上にドライバー回路（周辺駆動回路）と画素マトリクス回路とを一体形成した例を示した。本実施例では、ＲＴＡにより結晶化した半導体膜を用いて半導体膜を結晶化する場合を示す。
【０１８３】
図１５に本実施例の作製工程を示す。図１５の符号は、図１２の符号を準用する。酸化窒化珪素膜３７上に、厚さ100 〜600 ｎｍの非晶質珪素膜を形成する。こでは、膜厚を200nm とする。次に、実施例９で示した、ＲＴＡによる固相成長により非晶質珪素膜を結晶化させて、結晶性珪素膜３００４を得る。
【０１８４】
本実施例の結晶化工程は、ハロゲンランプ（ピーク波長１．１５μｍ、波長０．４〜４μｍ）を用いる。またランプ光を１０ｍｍ幅の線状集光して、基板を走査してその走査速度により、照射時間を１０〜６０秒、典型的には１５〜３０秒となるように調節する。また、ハロゲンランプの出力を調整して、非晶質半導体膜を７００〜１０００℃に加熱するようにする。ここでは、走査速度０．５mm/sec（照射時間２０秒に相当）とし、ハロゲンランプの出力を７．７Ｗとして、非晶質珪素膜を９２０℃程度に加熱して、結晶化させて、結晶性珪素膜３００４を得る。
【０１８５】
ＲＴＡによる結晶化工程の後、エキシマレーザーやＹＡＧレーザー等のレーザー光やそれと同等な強光を照射して、結晶性珪素膜３００４をアニールするとよい。このアニールによって、結晶性珪素膜３００４に残存する非晶質成分が結晶化され、結晶性が助長される。
【０１８６】
電気炉による固相成長での結晶化は数１０時間を要するが、ＲＴＡによる結晶化工程は処理時間が数１０秒程度であるので、スループットの向上が図れ、更にガラス基板に与える熱的ダメージが小さいという利点がある。
【０１８７】
ＲＴＡによる結晶化工程以降の工程は実施例１０と同様に実施すればよい。図１５（Ｂ）に示すリン添加工程が行われて、結晶性半導体膜３００３にｎ+ 層３８、ｎ- 層３９、ｉ層４０が形成される。次に図１５（Ｃ）に示すボロンを添加工程においてｐ++層４１、ｐ- 層４２を形成する。
【０１８８】
次に、図１５（Ｄ）に示すレーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性半導体膜３００４の結晶性を改善すると同時に、添加した不純物（リン及びボロン）の活性化も行われる。なお、このレーザーアニール工程の前に、ＲＴＡ処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。
【０１８９】
図１５（Ｄ）に示す状態が得られたら、図１３、１４に示す実施例１０の作製工程に従って、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する。
【０１９０】
〔実施例１２〕 本実施例では、実施例１０、１１に示した工程とは異なる構成でアクティブマトリクス型表示装置を作製する場合の例を示す。
【０１９１】
本実施例の特徴は、まず、レーザー光による溶融結晶化工程、又はＲＴＡによる固相成長による結晶化工程の後、レーザーアニールによる結晶性の改善工程を行わない点にある。即ち、結晶化後はそのままリンの添加工程、触媒元素のゲッタリング工程等を実施例１０と同様に行う。
【０１９２】
そして、本実施例の特徴はチャネル形成領域の結晶性改善工程（不純物の活性化、再結晶化等）を図１６に示す様に保護膜５５を設けた後で行う点にある。即ち、レーザー光は酸化窒化珪素膜でなる保護膜５５を介して照射され、自己整合的にチャネル形成領域５１〜５４に対して行われる。
【０１９３】
この様に図１６の状態でレーザーアニールを行うと、ソース／ドレイン領域からのリンやボロンといった不純物の逆拡散（Out Diffusion ）を抑えることができる。また、レーザー光のパワー（レーザーエネルギー）も半分位で済むという利点を得ることができる。
【０１９４】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０１９５】
〔実施例１３〕 本実施例では、実施例１２と同様に、実施例１０、１１の結晶化直後のレーザーアニール工程を省略した場合の例を示す。まず、結晶化工程後はイオンドーピング法を用いてリンを添加しｎ+ 層３８とｎ- 層３９を形成する。（図１２（Ｂ）、図１５（Ｂ）参照）。次にイオンドーピング法によりボロンを添加してＰＴＦＴとなる半導体層上にｐ++層４１、ｐ- 層４２を形成する（図１２（Ｂ）、図１５（Ｂ）参照）。
【０１９６】
この状態でＲＴＡによるアニール工程を行う。本実施例ではＲＴＡによるアニール処理によって添加された不純物（リン及びボロン）の活性化と半導体層の脱水素化（質量分離をしないイオンドーピングではリンやボロンと一緒に水素も打ち込まれてしまうため）を行っている。（図１７（Ａ））
【０１９７】
次に、レーザーアニール工程を行い、不純物の添加工程で非晶質化した半導体層を再結晶化させ、結晶性を改善する。なお、このレーザーアニール工程は半導体層をエッチングして島状半導体層に加工してから行っても良い。
【０１９８】
後の工程は実施例１０に従えば良い。なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０１９９】
〔実施例１４〕 本実施例では実施例１０に示した作製工程を基本として、反射型液晶表示装置を作製する場合の例を示す。ここで反射型液晶表示装置の画素マトリクス回路の任意の画素の上面図を図１８（Ａ）に示す。
【０２００】
なお、実施例１０で説明した部分と同じところは同一の符号を付して表し、詳細な説明は省略する。また、図１８（Ａ）をＢ−Ｂ’で切断した断面図を図１８（Ｂ）に示す。
【０２０１】
まず、実施例１０と異なる点は容量配線５９が画素内全面に広がっている点である。反射型は実施例１０に示した様な透過型と違って、開口率を高くするという要求がないため、画素電極６１の裏側は全て自由に使えるのである。
【０２０２】
また、本実施例の場合、ドレイン電極６０をも画素内全面に広げ、可能な限り広い範囲で容量配線５９と重畳する様に配置する。こうすることで画素内の殆どを補助容量として利用することができ、大容量を確保することができる。補助容量の誘電体は、陽極酸化膜３００４、窒化珪素膜３６、酸化窒化珪素膜３７となる。
【０２０３】
画素電極６１は反射性電極であり、反射率の高いアルミニウムまたはアルミニウムを主成分とする材料を用いるのが好ましい。また、本実施例の液晶表示装置を投影型表示装置に利用するなら画素電極表面は平坦であることが好ましい。逆に直視型表示装置に用いるなら表面に凹凸をつけて乱反射率を増すなどして視野角を広げる工夫が必要である。
【０２０４】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２０５】
〔実施例１５〕 本実施例では、実施例１０に示した液晶表示装置におけるＢＭ（ブラックマトリクス）の構成に関する説明を行う。
【０２０６】
まず、実施例１０の作製工程に従って層間絶縁膜５６の形成までを行う。本実施例では層間絶縁膜５６として感光性を有するアクリル樹脂を用いる。そして、層間絶縁膜５６をパターニングした後、ハーフエッチングして凹部６５、６６を形成する。（図１９（Ａ））
【０２０７】
図１９（Ａ）の状態を得たら、黒色樹脂（図示せず）を全面に形成する。 黒色樹脂としてはグラファイト、カーボン、色素等を含んだ有機性樹脂膜を用いることができる。有機性樹脂膜はポリイミドやアクリル等が用いられる。本実施例ではグラファイトを分散させた感光性アクリル樹脂を利用する。
【０２０８】
こうして黒色樹脂を形成したら、凹部６５、６６を形成した領域のみを選択的に露光して、その部分のみに黒色樹脂を残すことが可能である。その後、酸素プラズマ雰囲気でアッシングを行い、平坦性を高めることも有効である。
【０２０９】
こうして黒色樹脂からなるブラックマトリクス６７、６８を形成したら、次にＩＴＯ膜で構成される画素電極６９を形成する。本実施例では画素電極６９の端部とブラックマトリクス６８の端部とが重畳する（画素電極の端面がＢＭより内側にある）様に画素電極６９をパターニングする。
【０２１０】
以上の様にして図１９（Ｂ）に示す様な構造のアクティブマトリクス基板が完成する。後は公知のセル組み工程を行えば、液晶表示装置を作製することが可能である。本実施例の様なブラックマトリクスは他の配線との間で寄生容量を形成しないという利点がある。
【０２１１】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２１２】
〔実施例１６〕 本実施例では実施例１５とは異なるブラックマトリクスを用いた場合の例について説明する。具体的にはブラックマトリクスとして、導電性膜を用いる場合の例を示す。
【０２１３】
図２０において、５６は有機性樹脂膜からなる層間絶縁膜、７１〜７４は導電性膜からなるブラックマトリクスまたはブラックマトリクスを兼ねる配線パターンである。導電性膜としては、チタン膜、クロム膜、チタンとアルミニウムの積層膜などを用いることができる。
【０２１４】
また、本実施例のブラックマトリクスは導電性であるため、ブラックマトリクスとしての役割以外に様々な活用方法がある。まず、７１で示されるパターンはコモン電位（接地電位）に固定されたブラックマトリクスである。また、７２で示されるパターンはＣＭＯＳ回路のドレイン電極と接続し、取り出し配線として利用される。この様に本実施例を用いれば多層配線構造が容易に実現できる。
【０２１５】
また、７３で示されるパターンはＣＮＭＯＳ回路のソース電極と接続しており、接続配線として機能とブラックマトリクスとしての機能とを有している。また、７４で示されるパターンは画素マトリクス回路に配置されるブラックマトリクスであり、基本的に配線やＴＦＴ上に設けられる。
【０２１６】
そして、ブラックマトリクス（またはブラックマトリクスを兼ねる配線）７１〜７４の上には再び層間絶縁膜７５が設けられる。この層間絶縁膜７５は酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜またはそれらの積層膜で構成される。この層間絶縁膜７５は後に補助容量の誘電体として機能する。
【０２１７】
こうして層間絶縁膜７５を形成したら、コンタクトホールを形成してＩＴＯでなる画素電極７６を形成する。なお、画素マトリクス回路内ではブラックマトリクス７４と画素電極７６との間で補助容量７７が形成される。
【０２１８】
ここで画素マトリクス回路のブラックマトリクスの配置例を図２１に示す。図２１は図１４（Ａ）に示される構造に対してブラックマトリクス７８を重ね合わせた場合の配置例である。なお、７９で示される太線が画素電極、８０は画素電極７９と下方のドレイン電極とのコンタクト部である。
【０２１９】
ブラックマトリクス７８は基本的に配線やＴＦＴ上を覆い、映像表示領域８１やコンタクト部８０にのみ開口窓を有する。本実施例の様な透過型液晶表示装置においては、ブラックマトリクスの占有面積を減らし、映像表示領域８１の面積を広げる（開口率を向上する）ことが最重要課題となる。
【０２２０】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２２１】
〔実施例１７〕 本実施例では、実施例１０に示した構造とは異なるＴＦＴ構造でアクティブマトリクス基板を作製した場合の例を説明する。
【０２２２】
図２２に示す構造において最も重要な点は、各半導体層（ソース／ドレイン領域）の最上部は第１の導電層（ｎ+ 領域またはｐ++領域）であり、各導電層は一旦保護膜５５及び層間絶縁膜５６で覆われ、その上で取り出し電極８１〜８５が電気的に接続している点にある。
【０２２３】
この様な構造とする場合、チャネル形成領域を形成する際のチャネルエッチング工程はレジストマスクを用いて行うことになる。その上で保護膜５５と層間絶縁膜５６を形成して、取り出し電極８７〜９１を形成する。
【０２２４】
本実施例の構造の様に、各取り出し電極（ソース／ドレイン電極又は引回し配線として機能する）８７〜９１を層間絶縁膜５６によってゲイト電極から引き離すことでソース／ドレイン電極とゲイト電極との間の寄生容量をさらに低減することが可能である。層間絶縁膜５６として、比誘電率の小さい有機性樹脂材料を用いればさらに効果的である。
【０２２５】
なお、本実施例の構成は、実施例１〜４で示したＴＦＴに対しても適用することが可能であり、無論、他の全ての実施例と組み合わせることが可能である。また、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。
【０２２６】
〔実施例１８〕 本実施例では、実施例１０〜１８に示した構成のアクティブマトリクス基板において、外部端子との接続構造に関する説明を行う。なお、図２３は外部端子（代表的にはフレキシブルプリントサーキット（ＦＰＣ））と接続する端子部（以下、ＦＰＣ取付け部と呼ぶ）の拡大図であってアクティブマトリクス基板の端部に位置する。
【０２２７】
また、図２３おいて、１０１はガラス基板、８６は絶縁層であり、実際には図１（Ａ）に示される下地膜１０２、窒化珪素膜１０４及び酸化窒化珪素膜１０５との積層構造で構成される。また、その上には第２の配線層８７が形成されている。この第２の配線層８７は外部端子からの信号をソース／ドレイン電極やゲイト電極等へ伝達するための接続配線層である。
【０２２８】
本実施例の特徴は、まず、第２の配線層８７が直接ガラス基板１０１に接している点である。この構造を実現するためには、実施例１で説明した３回目のパターニング工程において、図２３に示されるＦＰＣ取付け部に存在する絶縁層８６を完全に取り除く必要がある。第２の配線層８７の下地を固いガラス基板としておくとＦＰＣをしっかりと圧着することができる。
【０２２９】
また、ＦＰＣ取付け部においては、その後の工程で層間絶縁膜５６も部分的に除去し、その上のＩＴＯ膜５７が第２の配線層８６と接触する様な構造とする。このＩＴＯ膜５７は少なくともＦＰＣ取付け部で第２の配線層８６上に積層されていれば良く、場合によっては電極パッドとしてＦＰＣ取付け部のみに独立のパターンとして形成しても良い。
【０２３０】
このＩＴＯ膜５７は後に異方性導電膜８８を形成した際に異方性導電膜中に含まれる導電性粒子（金コーティングしたシリカガラスなど）がＩＴＯ膜にめり込みオーミック接触を良好なものとするためのバッファ層として機能する。
【０２３１】
そして、ＦＰＣ取付け部を図２３の様な構造としたら、異方性導電膜８８を用いてＦＰＣ端子８９を圧着する。こうして図２３に示す様な接続構造を実現することができる。この様な接続構造を実施例１０〜２０に示したアクティブマトリクス基板に適用すると外部端子との良好な電気接続が可能となる。
【０２３２】
〔実施例１９〕 本実施例では、大型ガラス基板上に本願発明のＴＦＴを形成するにあたってパターニングの効率を改善するための工夫について説明する。
【０２３３】
大型ガラス基板上に微細な半導体回路を作製する場合、ガラス基板の反りや縮みによるパターニング誤差が問題となる。そのため、ステッパーと呼ばれる露光装置を用いた露光法が注目されている。ステッパー露光では、１枚のレチクル内のある一部のみを部分的に露光することが可能である。
【０２３４】
本実施例の場合、１枚のレチクルに対してドライバー回路、画素マトリクス回路といった必要な回路パターンを部分毎に形成する。また、この時、同一構造の繰り返しとなる領域は同一回路パターンの繰り返し露光で形成する。
【０２３５】
図２４において、Ａ、Ｃ、Ｇ、Ｉパターンはドライバー回路の端部を作製するための回路パターンである。また、Ｂ、Ｈパターンは水平走査用ドライバー回路の繰り返し回路パターン、Ｄ、Ｆパターンは垂直走査用ドライバー回路の繰り返し回路パターンである。また、Ｅパターンは画素マトリクス回路の繰り返し回路パターンである。
【０２３６】
この様に、同一構造の回路が連続的に接続して構成される様なドライバー回路や画素マトリクス回路は、端部のみは専用の回路パターンで形成して、内部は完全に同一回路パターンを繰り返し利用して全体のパターン形成を行う。
【０２３７】
この方式を用いると、回路パターンを共用できるため、１枚のレチクルに書き込む回路パターンが少なくなり、レチクルの縮小化が図れる。また、１枚のレチクルを使い回すことで、どの様な大型基板に対しても対応できるので、マスクチェンジする時間が省かれ、スループットが向上する。
【０２３８】
なお、例えば画素マトリクス回路がＳＸＧＡである場合、行方向には1280画素が並び、列方向には1024画素が並ぶ。従って、前述のＥパターンの行方向に256 個分の画素に相当するパターン回路を書き込んでおけば、行方向は５回の繰り返し露光で終了する。また、列方向に256 個分の画素に相当するパターン回路を書き込んでおけば、列方向は４回の繰り返し露光で終了する。
【０２３９】
この様に、行方向及び列方向の繰り返し露光回数をそれぞれｎ、ｍとし、行方向及び列方向の画素数をそれぞれＸ、Ｙとすると、画素マトリクス回路を形成するための回路パターン内には行方向にＸ／ｎ、列方向にＹ／ｍの画素パターンを書き込んでおく必要がある。この規則性を利用すれば、ＡＴＶ（アドバンストＴＶ）の様な1920×1080画素といった高精細なディスプレイも容易に実現することができる。
【０２４０】
〔実施例２０〕 本実施例では実施例１０〜１７に示した構成のアクティブマトリクス基板を用いてＡＭＬＣＤ（アクティブマトリクス型液晶表示装置）を構成した場合の例について説明する。なお、本実施例のＡＭＬＣＤは駆動回路及び画素マトリクス回路を同一基板上に作製された逆スタガ型ＴＦＴで構成している。また、駆動回路はＣＭＯＳ回路を基本として回路構成がなされているので消費電力が低い。
【０２４１】
ここで本実施例のＡＭＬＣＤの外観を図２５に示す。図２５（Ａ）において、１１０１はアクティブマトリクス基板であり、その上には本願発明のＴＦＴによって画素マトリクス回路１１０２、ソース側駆動回路１１０３、ゲイト側駆動回路１１０４が構成されている。また、１１０５は対向基板である。
【０２４２】
本実施例のＡＭＬＣＤはアクティブマトリクス基板１１０１と対向基板１１０５とが端面を揃えて貼り合わされている。ただし、ある一部だけは対向基板１１０５を取り除き、露出したアクティブマトリクス基板に対してＦＰＣ（フレキシブル・プリント・サーキット）１１０６を接続してある。このＦＰＣ１１０６によって外部信号を回路内部へと伝達する。
【０２４３】
また、ＦＰＣ１１０６を取り付ける面を利用してＩＣチップ１１０７、１１０８が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路など、様々な回路をシリコン基板上に形成して構成される。図８では２個取り付けられているが、１個でも良いし、さらに複数個であっても良い。
【０２４４】
また、図２５（Ｂ）の様な構成もとりうる。図２５（Ｂ）において図２５（Ａ）と同一の部分は同じ符号を付してある。ここでは図２５（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴでもって形成されたロジック回路１１０９によって行う例を示している。
【０２４５】
この場合、ロジック回路１１０９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路を基本として構成され、本願発明を利用した逆スタガ型ＴＦＴで作製することが可能である。
【０２４６】
また、本願発明を利用したＴＦＴはＡＭＬＣＤのスイッチング素子として以外にも、ＥＬ（エレクトロルミネッセンス）表示装置のスイッチング素子として利用することも可能である。また、イメージセンサ等の回路を本願発明のボトムゲイト型ＴＦＴで構成することもできる。
【０２４７】
以上の様に、本願発明を利用したＴＦＴでもって様々な電気光学装置を作製することが可能である。なお、本明細書中において電気光学装置とは、電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。
【０２４８】
また、本実施例のＡＭＬＣＤを作製するにあたってブラックマトリクスは対向基板側に設けても良いし、アクティブマトリクス基板に設ける構成（ＢＭ on ＴＦＴ）としても良い。
【０２４９】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。
【０２５０】
また、特開平8-15686 号公報に記載された技術の様に、マイクロレンズアレイを用いる構成にしても良い。
【０２５１】
〔実施例２１〕 実施例２０に示したＡＭＬＣＤは、様々な電子機器のディスプレイとして利用される。なお、本実施例に挙げる電子機器とは、ＡＭＬＣＤに代表される電気光学装置を搭載した製品と定義する。
【０２５２】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図２６に示す。
【０２５３】
図２６（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は表示装置２００４等に適用することができる。
【０２５４】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２に適用することができる。
【０２５５】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５等に適用できる。
【０２５６】
図２６（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０２５７】
図２６（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０２５８】
図２６（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０２５９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【０２６０】
〔実施例２２〕 本実施例では、本願発明の逆スタガ型ＴＦＴを用いて構成した回路の構成例について説明する。ここではまず、シフトレジスタ回路を構成した場合の例について図２７を用いて説明する。なお、本実施例では実施例１０に示した構成の層構造を採用している。
【０２６１】
また、図２７（Ａ）はシフトレジスタ回路の任意の１段のみを取り出した回路パターンであり、図２７（Ｂ）はその等価回路図である。本実施例では図２７（Ａ）と図２７（Ｂ）との位置関係が概ね対応しているので、図２７（Ａ）の説明において、必要に応じて図２７（Ｂ）の符号を参照する。
【０２６２】
図２７（Ａ）において、ＴＦＴ（ａ）〜ＴＦＴ（ｄ）及びＴＦＴ（ｇ）〜ＴＦＴ（ｊ）で構成される回路はクロックドインバータ回路、ＴＦＴ（ｅ）、ＴＦＴ（ｇ）で構成される回路はインバータ回路である。なお、ＴＦＴ（ｅ）はダブルゲイト構造のＴＦＴを用いている。
【０２６３】
また、１２０１はＣＬＫ線（クロック信号線）、１２０２は反転ＣＬＫ線（反転クロック信号線）、１２０３はＧＮＤ配線（グランド線）、１２０４はＶｄｄ線（電源線）である。これらの左上がりの斜線模様で示される配線は全て第２の配線層（図１３（Ａ）の４５〜５０で示される）である。
【０２６４】
また、例えば１２０５で示される配線はＴＦＴ（ａ）のゲイト電極として機能する。この様に、右上がりの斜線模様で示される配線層は全て第１の配線層（図１２（Ａ）の３２〜３５で示される）であり、これら第１の配線層と半導体層とが重なる部分を特にゲイト電極と呼ぶ。
【０２６５】
本実施例では、ＴＦＴのソース側にはオーバーラップ領域（図中、ovと示す）を設けた構成とし、ドレイン側にはマスクオフセット領域（図中、ofと示す）を設けた構成としている。従って、図２７（Ｂ）においてＴＦＴ（ａ）〜（ｄ）で構成されるクロックドインバータ回路を例にとると、上から順にov／of／ov／of／of／ov／of／ovとなる。
【０２６６】
即ち、ＴＦＴ（ａ）と（ｂ）の部分では実施例１０で説明した画素ＴＦＴのダブルゲイト構造とほぼ同じ構成となっているため、ov／of／ov／ofの様に繰り返される。また、ＴＦＴ（ｂ）と（ｃ）の部分ではＮＴＦＴとＰＴＦＴとでドレイン電極を共通化したＣＭＯＳ構造を構成しているので、実施例５で説明した様にov／of／of／ovの様な構成となる。
【０２６７】
他の回路も基本的には同様であり、ＴＦＴ（ｅ）はダブルゲイト構造であるのでＧＮＤ線１２０３と接続する側から順に、ov／of／ov／ofの様な構成となる様に各ＴＦＴ構造が決定されている。
【０２６８】
以上の様な構成によって、動作速度を落とすことなく耐圧特性を高めた信頼性の高い半導体回路を構成することができる。また、その様な半導体回路を用いることで電気光学装置の信頼性を高めることが可能である。
【０２６９】
〔実施例２３〕 本実施例では、本願発明の逆スタガ型ＴＦＴを用いて構成した回路の構成例について説明する。まず、バッファ回路（図面左）及びアナログスイッチ回路（図面右）を構成した場合の例について図２８を用いて説明する。なお、本実施例では実施例２０に示した構成の層構造を採用している。また、図２８（Ａ）は回路パターンであり、図２８（Ｂ）はその等価回路図である。
【０２７０】
図２８（Ａ）の回路パターンにおいて、ＴＦＴ（ａ’）〜（ｈ’）が本願発明を利用したＴＦＴであり、ＴＦＴ（ａ’）、（ｂ’）及びＴＦＴ（ｃ’）、（ｄ’）でそれぞれ一つのバッファ回路を構成している。また、バッファ回路は画素マトリクス回路と同様に液晶表示装置内では最大の動作電圧で動作するので高耐圧特性が要求される。
【０２７１】
また、ＴＦＴ（ｅ’）、（ｆ’）及びＴＦＴ（ｇ’）、（ｈ’）ＰＴＦＴ）のペアでそれぞれ一つのアナログスイッチ回路を構成している。アナログスイッチ回路もまた画素マトリクス回路と同様の動作電圧で動作するので高耐圧特性が要求される。
【０２７２】
ここでＴＦＴ（ａ’）及び（ｂ’）で構成されるバッファ回路に注目して説明する。１３０１はＴＦＴ（ａ’）のソース電極（Ｖｄｄ線）、１３０２はＴＦＴ（ｂ’）のソース電極（ＧＮＤ線）、１３０３はＴＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極（出力信号線）、１３０４は共通ゲイト電極（入力信号線）である。
【０２７３】
また、１３０５はドレイン領域側の第１導電層（ｎ+ 層）、１３０６はソース側の第１導電層（ｎ+ 層）、１３０７は薄膜化されたｉ層である。なお、ＴＦＴ（ｂ’）の方も同様の構造であり、ｎ+ 層の代わりにｐ++層が設けられている。
【０２７４】
このバッファ回路は高耐圧特性を得るために実施例５に示した構成を採用している。即ち、ソース側にはオーバーラップ領域（ov）が形成され、ドレイン側にはマスクオフセット領域（of) が形成されている。こうすることでドレイン領域側のみ耐圧を高め、ソース領域側は抵抗成分を減らすことができる。
【０２７５】
なお、この構成はＴＦＴ（ｃ’）及びＴＦＴ（ｄ’）で構成されるバッファ回路においても同様である。
【０２７６】
次に、ＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）で構成されるアナログスイッチ回路に注目して説明する。上述のバッファ回路のゲイト電極１２０４はＴＦＴ（ｅ’）のゲイト電極と接続し、ＴＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極１２０３はＴＦＴ（ｆ’）のゲイト電極に接続する。
【０２７７】
また、１２０８、１２０９はアナログスイッチ回路の共通ソース電極（入力データ信号線）であり、１２０９は共通ドレイン電極（出力データ信号線）である。ただし、１２０８はＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）に対応し、１２０９はＴＦＴ（ｇ’）及びＴＦＴ（ｈ’）に対応する。これら１２０８及び１２０９はそれぞれ異なる映像信号を伝達する。
【０２７８】
この時、ＴＦＴ（ｅ’）またはＴＦＴ（ｆ’）のどちらか一方がオン状態にあれば入力データ信号線１２０８から送られたデータ信号（映像信号）が、出力データ信号線１２０９を通って画素マトリクス回路へと送られる。従って、アナログスイッチ回路を構成するＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）の場合にもドレイン側にはマスクオフセット領域が設けられ、ソース側にはオーバーラップ領域が設けられている。
【０２７９】
なお、この構成はＴＦＴ（ｇ’）及びＴＦＴ（ｈ’）で構成されるバッファ回路においても同様である。
【０２８０】
以上の様に、耐圧特性を必要とする半導体回路に対して本願発明の構成を利用することで、信頼性の高い半導体回路を実現できる。そのことは、信頼性の高い電気光学装置を作製するためにも重要である。
【０２８１】
【発明の効果】
本願発明を実施することで、非常に少ないマスク数（典型的には４枚）で量産性の高いＴＦＴを作製することができる。
【０２８２】
また、チャネル形成領域とソース／ドレイン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ領域、マスクオフセット領域、厚さオフセット領域等）が形成できるので、信頼性が高く且つ再現性の高いＴＦＴを実現することが可能である。
【０２８３】
また、その様なＴＦＴでもって基板上に形成された半導体回路やその様な半導体回路と液晶層等を組み合わせた電気光学装置、さらには電気光学装置を表示ディスプレイとして搭載した電子機器に至るまで、本願発明はあらゆる形態の半導体装置に対して適用可能である。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの構成を示す拡大図。
【図４】 膜中の濃度プロファイルを示す図。
【図５】 薄膜トランジスタの構成を示す図。
【図６】 薄膜トランジスタの構成を示す図。
【図７】 薄膜トランジスタの構成を示す図。
【図８】 ＣＭＯＳ回路の構成を示す図。
【図９】 膜中の濃度プロファイルを示す図。
【図１０】 薄膜トランジスタの構成を示す図。
【図１１】 ＣＭＯＳ回路の構成を示す図。
【図１２】 半導体回路の作製工程を示す図。
【図１３】 半導体回路の作製工程を示す図。
【図１４】 画素マトリクス回路の構成を示す図。
【図１５】 半導体回路の作製工程を示す図。
【図１６】 半導体回路の作製工程を示す図。
【図１７】 半導体回路の作製工程を示す図。
【図１８】 画素マトリクス回路の構成を示す図。
【図１９】 画素ＴＦＴの構成を示す図。
【図２０】 画素ＴＦＴの構成を示す図。
【図２１】 画素マトリクス回路の構成を示す図。
【図２２】 画素ＴＦＴの構成を示す図。
【図２３】 外部端子取付け部の構成を示す図。
【図２４】 半導体回路の露光処理方法に関する構成を示す図。
【図２５】 電気光学装置の構成を示す図。
【図２６】 電子機器の構成を示す図。
【図２７】 半導体回路のパターン構成を示す図。
【図２８】 半導体回路のパターン構成を示す図。
【符号の説明】
１０１ 基板
１０２ 下地膜
１０３ ゲイト電極
１０４ 陽極酸化膜
１０５ 窒化珪素膜
１０６ 酸化窒化珪素膜
１０７ 非晶質半導体膜
１０８ 結晶性半導体膜
１０９ ｎ+ 層（第１導電層）
１１０ ｎ- 層（第２導電層）
１１１ 島状半導体層
１１２ ソース電極
１１３ ドレイン電極
１１４ チャネルエッチング領域
１１５ 保護膜
１１６ チャネル形成領域
１１７ マスクオフセット領域
１１８ コンタクトホール
【発明が属する技術分野】
本願発明は結晶構造を有する半導体薄膜を利用した半導体装置およびその作製方法に関する。特に、逆スタガ構造の薄膜トランジスタ（以下、ＴＦＴと略記する）の構成に関する。また、上記ＴＦＴを用いた半導体回路、電気光学装置及び電子機器の構成に関する。
【０００２】
なお、本明細書中において「半導体装置」とは半導体特性を利用して機能しうる装置全てを指しており、本明細書中に記載されたＴＦＴ、半導体回路、電気光学装置及び電子機器は全て半導体装置の範疇に含まれるものとする。
【０００３】
【従来の技術】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００４】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００５】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００６】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。例えば、「Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1995」などの報告がある。
【０００７】
同報告書では多結晶珪素膜を利用した逆スタガ構造の典型的な例（Fig.4 ）を説明しているが、この様な構造の逆スタガ構造（いわゆるチャネルストップ型）では様々な問題も抱えている。
【０００８】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、大きなＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００９】
そして、このＬＤＤ領域の制御性が最も重大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。現状ではマスクパターンによってＬＤＤ領域の長さを規定する方式が採られているが、微細化が進めば僅かなパターニング誤差が大きなＴＦＴ特性の差を生む。
【００１０】
活性層の膜厚のバラツキによるＬＤＤ領域のシート抵抗のバラツキも深刻な問題となる。さらに、ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の効果のバラツキを招く要因となりうる。
【００１１】
また、ＬＤＤ領域を形成するためにはパターニング工程が必要であり、それはそのまま製造工程の増加、スループットの低下を招く。上記報告書に記載された逆スタガ構造では最低でもマスク６枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【００１２】
以上の様に、チャネルストップ型の逆スタガ構造ではチャネル形成領の両側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ領域を形成することは非常に困難である。
【００１３】
【本発明が解決しようとする課題】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有することを特徴とする。
【００１５】
また、他の発明の構成は、
上記構成において、前記結晶構造を有する半導体層と溶融結晶化膜に特有の粒界分布を有することを特徴とする。
【００１６】
また、他の発明の構成は、
上記構成において、前記第１の導電層から前記第２の導電層にかけて当該第１及び第２の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする。
【００１７】
また、他の発明の構成は、
上記構成において、前記第２の導電層は 5×1017〜 1×1019atoms/cm3 の範囲内で連続的に変化する不純物によって形成されていることを特徴とする。
【００１８】
また、他の発明の構成は、
上記構成において、前記チャネル形成領域と前記第２の導電層との間には、膜厚の異なる二つのオフセット領域が存在することを特徴とする。
【００１９】
また、他の発明の構成は、
上記構成において、前記チャネル形成領域と前記第２の導電層との間には、前記チャネル形成領域よりも膜厚の厚いオフセット領域が存在することを特徴とする。
【００２０】
また、他の発明の構成は、絶縁表面を有する基板上に形成されたゲイト電極と、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域と、前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電極と、を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記ソース電極及び／又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上でオーバーラップしていることを特徴とする。
【００２１】
また、他の発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第１の導電層との間には、膜厚の異なる二つのオフセット領域と前記第２の導電層からなるＨＲＤ構造が存在することを特徴とする。
【００２２】
なお、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネルと同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする。
【００２３】
また、作製方法に関する他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加して、導電層を形成する工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
を構成に含むことを特徴とする。
【００２４】
また、他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加して、導電層をする工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記チャネル形成領域のみに対してしきい値電圧制御用の不純物を添加する工程と、
を構成に含むことを特徴とする。
【００２５】
【発明の実施の形態】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００２６】
【実施例】
図１〜２８を用いて、本発明の実施例を詳細に説明する。
【００２７】
〔実施例１〕 本願発明の代表的な実施例について、図１〜３を用いて説明する。まず、図１を用いて本願発明の半導体装置の作製方法を説明する。絶縁表面を有する基板の準備としてガラス基板１０１上に珪素を主成分とする絶縁膜でなる下地膜１０２を形成する。その上に導電性膜でなるゲイト電極（第１配線）１０３を形成する。
【００２８】
ゲイト電極１０３の線幅は１〜１０μｍ（代表的には３〜５μｍ）とする。また、膜厚は 200〜500 nm（代表的には 250〜300 nm）とする。本実施例では 250nm厚のアルミニウム膜（２wt% のスカンジウムを含有）を用いて線幅３μｍのゲイト電極を形成する。
【００２９】
なお、ゲイト電極１０３としてはアルミニウム以外にも、タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン、金属シリサイドまたはそれらの積層膜等を用いることができる。ここで１回目のパターニング工程（ゲイト電極形成）が行われる。
【００３０】
ここで、ゲイト電極１０３に対して陽極酸化を行い、ゲイト電極を保護する陽極酸化膜１０４を50〜200 nm（典型的には 100〜150 nm）形成する。本実施例では３％の酒石酸を含むエチレングリコール溶液（アンモニアで中性に中和する）中で印加電圧80Ｖ、化成電流５〜６mAの条件で形成する。こうして100 nm程度の厚さに形成することができる。
【００３１】
次に、窒化珪素膜１０５（膜厚は０〜200 nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯx Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚は 150〜300 nm、代表的には200 nm）１０６からなるゲイト絶縁層を形成する。なお、本実施例の場合、ゲイト絶縁層には陽極酸化膜１０４も含まれる。
【００３２】
ゲイト絶縁層を形成したら、その上に珪素を主成分とする非晶質半導体膜１０７を形成する。本実施例では非晶質珪素膜を例とするが他の化合物半導体膜（ゲルマニウムを含有する非晶質珪素膜等）を用いても良い。
【００３３】
また、本願発明はチャネルエッチ型のボトムゲイト構造であるので、非晶質珪素膜１０７の膜厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型的には 200〜300 nm、好ましくは250 nm）とする。本実施例では200 nmとする。また、後述するが、最適な膜厚は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域を設けるかによって適宜決定する必要がある。
【００３４】
なお、本実施例では減圧熱ＣＶＤ法により非晶質珪素膜１０７を成膜するが、成膜の際に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。これらの不純物が多いと後に結晶性半導体膜の結晶性の均一性を崩す恐れがある。
【００３５】
本実施例では成膜した非晶質珪素膜中における各不純物の濃度が、炭素及び窒素が 5×1018atoms/cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素が 1.5×1019atoms/cm3 未満（代表的には 1×1018atoms/cm3 以下）となる様に制御する。この様な管理を行っておけば最終的にＴＦＴのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収まる。
【００３６】
こうして図１（Ａ）の状態が得られる。図１（Ａ）の状態が得られたら、レーザー光の照射により非晶質珪素膜１０７の結晶化を行う。（図１（Ｂ））
【００３７】
レーザー光としては、励起ガスとしてＫｒＦ（248 nm）、ＸｅＣｌ（308 nm）、ＡｒＦ（193 nm）等を用いたパルス発振型エキシマレーザーを用いれば良い。また、Ｎｄ：ＹＡＧレーザーの高調波など他のあらゆるレーザー光を用いることができる。
【００３８】
なお、本実施例の様に結晶化しようとする非晶質半導体膜の膜厚が厚い場合、波長の長いレーザー光を用いた方が全体を均一に結晶化しやすい。また、レーザー光を照射する際に、基板を50〜500 ℃程度の範囲で補助的に加熱する方法も有効である。また、レーザー光の波長周期を鑑みて光吸収効率が高まる様な膜厚に調節しておくことも有効である。
【００３９】
本実施例ではパルス発振型のＸｅＣｌエキシマレーザー光を光学系によって線状に加工した後、基板の一端から他端に向かって走査することで非晶質珪素膜全面に対してレーザーアニールを行う。
【００４０】
なお、発振周波数は30ＭＨｚ、走査速度は2.4mm/s 、レーザーエネルギーは 300〜400mJ/cm2 とし、基板を裏面側から400 ℃に加熱して処理する。こうして、結晶性半導体膜（本実施例では結晶性珪素膜）１０８を得る。
【００４１】
また、非晶質珪素膜とガラス基板とで熱吸収率が異なるため、膜の上面側から照射すれば非晶質珪素膜の温度を集中的に上げることが可能である。そのため、ガラス基板の耐熱温度（650 ℃付近）以上の温度で非晶質珪素膜を加熱することが可能である。
【００４２】
ところで、本実施例の様にレーザー光の照射により結晶化した半導体膜（本明細書中では溶融結晶化膜と呼ぶ）はレーザー結晶化に特有の粒界分布（結晶粒界の存在分布）を有する。セコエッチングと呼ばれる公知の技術によって粒界を顕著化して観察すると、結晶粒と粒界とが明確に判別でき、数十〜数百nmの粒径を持つ結晶粒の集合体であることが判る。
【００４３】
一方、他の結晶化手段を用いた半導体膜は溶融結晶化膜とは明らかに異なる粒界分布を示す。なぜならばレーザー光（またはそれと同等の強度を持つ強光）。を用いた結晶化では一旦半導体層が溶融するが、他の手段は基本的に固相成長であり、結晶化機構が異なるからである。
【００４４】
さて次に、１５族から選ばれた元素（代表的にはリン、砒素またはアンチモン）をイオン注入法（質量分離あり）またはイオンドーピング法（質量分離なし）により添加する。本実施例では結晶性珪素膜１０８の表面から深さ30〜100nm （代表的には30〜50nm）の範囲において、リン濃度が 1×1019〜3 ×1021atoms/cm3 、代表的には 1×1020〜 1×1021atoms/cm3 となる様に調節する。
【００４５】
本実施例ではこの様にして形成された高濃度のリンを含む領域１０９をｎ+ 層（または第１の導電層）と呼ぶ。この層の厚さは30〜100nm （代表的には30〜50nm）の範囲で決定する。この場合、ｎ+ 層１０９は後にソース／ドレイン電極の一部として機能する。本実施例では30nm厚のｎ+ 層を形成する。
【００４６】
また、ｎ+ 層１０９の下に形成される低濃度にリンを含む領域１１０をｎ- 層（または第２の導電層）と呼ぶ。この場合、ｎ- 層１１０はｎ+ 層１０９よりも高抵抗となり、後に電界緩和のためのＬＤＤ領域として機能する。本実施例では30nm厚のｎ- 層を形成する。また、ｎ- 層１１０の下に形成される、真性または実質的に真性な領域をｉ層１２０と呼ぶ。ｉ層１２０には、チャネル形成領域が形成される。（図１（Ｃ））
【００４７】
また、この時、リンを添加する際の深さ方向の濃度プロファイルが非常に重要である。この事について図４を用いて説明する。なお、図４に示す濃度プロファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとしてイオンドーピング法によりフォスフィン（ＰＨ3 ）を添加した場合の例である。
【００４８】
図４において、４０１は結晶性珪素膜、４０２は添加されたリンの濃度プロファイルを示している。この濃度プロファイルはＲＦ電力、添加イオン種、加速電圧等の設定条件によって決定される。
【００４９】
この時、濃度プロファイル４０２のピーク値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素膜４０１の深くにいく程（ゲイト絶縁膜に向かうほど）、リン濃度は低下する。この時、リン濃度は膜内部全域に渡って連続的に変化するためｎ+ 層４０３の下には必ずｎ- 層４０４が形成される。
【００５０】
そして、このｎ- 層４０４の内部においてもリン濃度は連続的に低下していく。本実施例では、リン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範囲にある領域をｎ- 層４０４として考えている。ただし、明確な境界は存在しないため、目安として考えている程度である。
【００５１】
また、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域（ｉ層）４０５となる。なお、真性な領域とは意図的に不純物が添加されない領域を言う。また、実質的に真性な領域とは、不純物濃度（ここではリン濃度）が珪素膜のスピン密度以下である領域又は不純物濃度が 1×1014〜 1×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
【００５２】
この様な真性または実質的に真性な領域はｎ- 層４０４の下に形成される。ただし、ｉ層４０５は基本的にチャネル形成領域と同一導電型の半導体層から構成される。即ち、チャネル形成領域が弱いｎ型又はｐ型を示す様な場合には、同様の導電型を示す。
【００５３】
この様に、ｎ+ 層の形成にイオン注入法またはイオンドーピング法を用いることによりｎ+ 層の下にｎ- 層を形成することができる。従来の様にｎ+ 層を成膜で設けた場合にはこの様な構成は実現できない。また、イオン添加時の条件を適切に設定することでｎ+ 層とｎ- 層の厚さ制御を容易に行うことができる。
【００５４】
特に、ｎ- 層１１０の厚さは後にＬＤＤ領域の厚さとなるため、非常に精密な制御が必要である。イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイルが精密に制御できるので、ＬＤＤ領域の厚さ制御が容易に行える。本願発明ではｎ- 層１１０の厚さを30〜200 nm（代表的には50〜150 nm）の範囲で調節すれば良い。
【００５５】
図４では、ドーピング工程が１度の場合の濃度プロファイルを示しているが、ドーピング工程を複数に分けることで、ｎ+ 層４０３、ｎ- 層４０２の厚さを制御することもできる。例えば、高ドーズ量で比較的浅い箇所、ｎ+ 層４０３を形成すべき深さに濃度プロファイルのピークが位置するようなドーピングと、低ドーズ量で比較的深い箇所、ｎ- 層４０２を形成すべき深さに濃度プロファイルのピークが位置するドーピングを行えばよい。
【００５６】
こうしてｎ+ 層１０９、ｎ- 層１１０を形成したら、再びレーザー光の照射を行い、添加した不純物（リン）の活性化を行う。（図１（Ｄ））
【００５７】
なお、レーザーアニール以外にランプアニール（強光の照射）、ファーネスアニール（電熱炉による加熱）を行うこともできる。ただし、ファーネスアニールの場合にはガラス基板の耐熱性を考慮して処理を行う必要がある。
【００５８】
本実施例ではＸｅＣｌエキシマレーザーを用いてレーザーアニールを行う。処理条件は基本的に上述の結晶化工程と同一で良いが、レーザーエネルギーは 200〜350mJ/cm2 （代表的には 250〜300mJ/cm2 ）で良い。また、基板は裏面側から 300℃に加熱して活性化率の向上を図る。
【００５９】
また、このレーザー活性化工程では結晶性珪素膜１０８がリンの添加工程に受けたダメージを回復することができる。そして、添加時のイオン衝突により非晶質化した領域を再結晶化することができる。
【００６０】
こうしてリンの活性化工程が終了したら、結晶性珪素膜のパターニングを行い、島状半導体層１１１を形成する。この時、最終的にＴＦＴが完成した時にキャリアの移動方向に対して垂直な方向の長さ（チャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μｍ）となる様に調節する。ここで２回目のパターニング工程が行われる。（図２（Ａ））
【００６１】
ここで図面上には図示されないが、露出したゲイト絶縁層の一部をエッチングし、ゲイト電極（第１配線）と次に形成する電極（第２配線）との電気的接続をとるためのコンタクトホール（図２（Ｃ）の１１８で示される領域）を開口する。ここで３回目のパターニング工程が行われる。
【００６２】
次に、導電性を有する金属膜（図示せず）を成膜し、パターニングによりソース電極１１２、ドレイン電極１１３を形成する。本実施例ではＴｉ（50nm）／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造からなる積層膜を用いる。また、上述の様にゲイト電極と電気的に接続するための配線も同時に形成されている。ここで４回目のパターニング工程が行われる。（図２（Ｂ））
【００６３】
また、後述するが、ゲイト電極１０３の真上の領域、即ちソース電極１１２とドレイン電極１１３とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）１１４の長さ（Ｃ1 で示される）が後にチャネル形成領域とオフセット領域の長さを決定する。Ｃ1 は２〜20μｍ（代表的には５〜10μｍ）の範囲から選べるが、本実施例ではＣ1 ＝４μｍとする。
【００６４】
次に、ソース電極１１２及びドレイン電極１１３をマスクとしてドライエッチングを行い、自己整合的に島状半導体層１１１をエッチングする。そのため、チャネルエッチ領域１１４のみでエッチングが進行する。（図２（Ｃ））
【００６５】
この時、ｎ+ 層１０９、ｎ- 層１１０は完全にエッチングされ、真性または実質的に真性な領域（ｉ層）のみが残された形でエッチングを止める。本願発明では最終的に10〜100 nm（代表的には10〜75nm、好ましくは15〜45nm）の半導体層のみを残す。本実施例では30nm厚の半導体層を残すことにする。
【００６６】
こうして島状半導体層１１１のエッチング（チャネルエッチ工程）が終了したら、保護膜１１５として酸化珪素膜また窒化珪素膜を形成して、図２（Ｃ）に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６７】
この状態において、チャネルエッチされた島状半導体層１１１のうち、ゲイト電極１１２の真上に位置する領域はチャネル形成領域１１６となる。本実施例の構成ではゲイト電極幅がチャネル形成領域の長さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。また、ゲイト電極１１３の端部よりも外側に位置する領域１１７は、ゲイト電極１０３からの電界が及ばず、オフセット領域となる。この長さはＸ1 で示される。
【００６８】
本実施例の場合、ゲイト電極１０３の線幅（Ｌ1 に相当する）が100 nm厚の陽極酸化膜分の減りを考慮すると約 2.8μｍであり、チャネルエッチ領域１１４の長さ（Ｃ1 ）が４μｍであるので、オフセット領域の長さ（Ｘ1 ）は約 0.6μｍとなる。
【００６９】
ここで、ドレイン領域（ドレイン電極１１３と接する半導体層）を拡大したものを図３に示す。図３において、１０３はゲイト電極、３０１はチャネル形成領域、３０２はｎ+ 層（ソースまたはドレイン電極）、３０３、３０４は膜厚の異なるオフセット領域、３０５はｎ- 層（ＬＤＤ領域）である。
【００７０】
なお、ここでは説明しないがソース領域（ソース電極１１２と接する半導体層）も同様の構造を有している。
【００７１】
また、図３に示す構造は模式的に記されているが、各領域の膜厚関係には注意が必要である。本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域（ｉ層）３０４の関係にある場合である。
【００７２】
なぜならばｎ+ 層３０２は電極として機能するだけなので薄くで十分である。一方、ｎ- 層３０５及びオフセット領域３０４は電界緩和を効果的に行うために適切な厚さが必要である。
【００７３】
本実施例の構成では、チャネル形成領域３０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つのオフセット領域３０３、３０４及びＬＤＤ領域３０５が存在する。なお、３０３はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセット領域と呼ぶ。
【００７４】
また、３０４はｉ層の膜厚分に相当する膜厚方向のオフセット領域であり、厚さオフセット領域と呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm（代表的には 150〜200nm ）の範囲で決定すれば良い。ただし、チャネル形成領域の膜厚よりも膜厚をが厚くする必要がある。チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。
【００７５】
この様なオフセット＋ＬＤＤからなる構造を本発明者らはＨＲＤ（High Resistance Drain ）構造と呼び、通常のＬＤＤ構造とは区別して考えている。本実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオフセット＋ＬＤＤの３段構造で構成されることになる。
【００７６】
この時、ＬＤＤ領域３０３はＬＤＤ領域の膜厚及び不純物濃度によって制御されるため、非常に再現性が高く、特性バラツキが小さいという利点を有する。パターニングによって形成されたＬＤＤ領域ではパターニング誤差による特性バラツキが問題となることは従来例で述べた通りである。
【００７７】
なお、マスクオフセット領域３０３の長さ（Ｘ1 ）はパターニングによって制御されるため、パターニングやガラスの縮み等による誤差の影響を受ける。しかしながら、その後に厚さオフセット領域３０４とＬＤＤ領域３０５とが存在するので誤差による影響は緩和され、特性バラツキを小さくすることができる。
【００７８】
なお、マスクオフセットの長さ（Ｘ1 ）はチャネル長（Ｌ1 ）とチャネルエッチ領域の長さ（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従って、ソース／ドレイン電極形成時のパターニング工程によって所望のオフセット長（Ｘ1 ）を設定することが可能である。本実施例の構成ではオフセット長（Ｘ1 ）は 0.3〜３μｍ（代表的には１〜２μｍ）とすることができる。
【００７９】
なお、図２（Ｃ）に示す様な構造の逆スタガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導体層）として利用したＴＦＴでは実現できない。なぜならば、非晶質珪素膜を用いる場合、ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしないとキャリア（電子または正孔）の移動度が極めて遅くなってしまうからである。
【００８０】
ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしたとしても非晶質珪素膜を用いたＴＦＴのモビリティ（電界効果移動度）はせいぜい１〜10cm2/Vs程度である。それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてスイッチング素子として機能しない。
【００８１】
ところが、本願発明では活性層として結晶性珪素膜を利用しているのでキャリア移動度が十分に速い。従って、本実施例の様な構造としても十分なモビリティを得ることが可能である。即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたからこそ実現できるのである。
【００８２】
また、本実施例の逆スタガ型ＴＦＴは、ＨＲＤ構造を有しているので衝突電離によるホットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。しかも、ＬＤＤ領域の効果が支配的な上、そのＬＤＤ領域が非常に制御性よく形成されているので特性バラツキが非常に小さい。
【００８３】
そのため、本実施例の様な構造は高耐圧を必要とし、高い動作速度はそれほど必要としない様な回路を構成するＴＦＴに好適である。
【００８４】
また、本実施例の作製工程に示した様に、図２（Ｃ）に示した構造の逆スタガ型ＴＦＴを得るのに４枚のマスクしか必要としていない。これは従来のチャネルストップ型ＴＦＴが６枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。
【００８５】
以上の様に、本実施例の構成によれば量産性の高い作製工程によって、高い信頼性と再現性を有するボトムゲイト型ＴＦＴを作製することが可能である。
【００８６】
なお、本実施例の作製工程に従って作製したボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビリティは10〜150cm2/Vs （代表的には60〜120cm2/Vs ）、しきい値電圧は１〜４Ｖを実現しうる。
【００８７】
〔実施例２〕 本実施例では本願発明の構成において、実施例１とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００８８】
まず、実施例１の作製工程に従って図５（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極５０１、ドレイン電極５０２を形成する際にチャネルエッチ領域５００の長さをＣ2 とする点にある。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲイト電極とソース／ドレイン電極とがオーバーラップする様に設けることが本実施例の特徴となる。
【００８９】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図５（Ｂ）の状態を得る。この時、５０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表される。また、マスク設計によりオーバーラップさせた領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／２で表される。
【００９０】
図５（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域５０３（厚さ50nm）、マスクオーバーラップ領域５０４（厚さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達する。
【００９１】
なお、この場合、マスクオーバーラップ領域５０４にもゲイト電極からの電界が形成されるが、ＬＤＤ領域５０５に近づくにつれて電界は弱まるので、その様な領域は実質的にＬＤＤ領域と同様の機能を持つ。勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が形成されなくなり、オフセット（厚さオフセット）領域としても機能しうる。
【００９２】
この様に本実施例の構造ではＨＲＤ構造が、オーバーラップによる実質的なＬＤＤ＋厚さオフセット＋低濃度不純物によるＬＤＤで構成される。また、オーバーラップ領域５０４の膜厚が薄い場合には、オーバーラップによる実質的なＬＤＤ＋低濃度不純物によるＬＤＤのみからなるＬＤＤ構造もとりうる。
【００９３】
本実施例の構成においても、オーバーラップ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、オーバーラップ領域の長さ（Ｙ2 ）はパターニング等による誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向のオフセット及び低濃度不純物によるＬＤＤはその様な誤差の影響を受けないのでＹ2 の誤差による特性バラツキは緩和される。
【００９４】
なお、本実施例の様な構造はオフセット成分が少なく、高い動作速度を必要とする様な回路を構成するＴＦＴに好適である。
【００９５】
また、本実施例の構造では衝突電離によってチャネル形成領域内に蓄積した少数キャリアが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を有する。そのため、動作速度が速い上に非常に耐圧特性の高いＴＦＴを実現することが可能である。
【００９６】
〔実施例３〕 本実施例では本願発明の構成において、実施例１、２とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００９７】
まず、実施例１の作製工程に従って図６（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極６０１、ドレイン電極６０２を形成する際にチャネルエッチ領域６００の長さをＣ3 とする点にある。この時、Ｃ3 はゲイト電極幅と一致させるため、１〜10μｍ（代表的には３〜５μｍ）となる。
【００９８】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図６（Ｂ）の状態を得る。この時、６０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表される。
【００９９】
図６（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域６０３（厚さ100 nm）、厚さオフセット領域６０４（厚さ150 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+ 層６０６（厚さ50nm）、ドレイン電極６０２へと到達する。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセット＋ＬＤＤの２段構造で構成される。
【０１００】
本実施例の構成においても、厚さオフセット領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、十分な耐圧特性を得ることが可能である。
【０１０１】
〔実施例４〕 本実施例では本願発明の構成において、実施例１〜３とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【０１０２】
まず、実施例１の作製工程に従って図７（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極７０１、ドレイン電極７０２を形成する際にソース電極またはドレイン電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない構成とする点にある。
【０１０３】
なお、本実施例ではチャネルエッチ領域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
【０１０４】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図７（Ｂ）の状態を得る。この時、７０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ4 ）で表される。
【０１０５】
ここで、Ｘ4 はマスクオフセット領域７０４の長さである。Ｘ4 の数値範囲については実施例１を参考にすれば良い。また、マスクオーバーラップ領域７０５の長さの数値範囲は実施例２を参考にすれば良い。
【０１０６】
本実施例は、実施例１で説明したＨＲＤ構造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構造）とを組み合わせた構成である。構造的な説明は実施例１及び実施例２で既に説明したのでここでの説明は省略する。
【０１０７】
本実施例の様な構造を採用する場合、特にソース領域に実施例２に示したＨＲＤ構造（またはＬＤＤ構造）を用い、ドレイン領域に実施例１で説明したＨＲＤ構造を用いることが好ましい。
【０１０８】
例えば、ドレイン領域側のチャネル端部（接合部）では特に電界集中が激しく、実施例１に示した様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソース側ではそこまでの高耐圧対策は必要ないので、実施例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤＤ）構造が適している。
【０１０９】
なお、本実施例において、ソース／ドレイン領域側のいずれか一方に実施例２の構成を組み合わせることも可能である。この様に、実施例１〜３に示したＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソース／ドレイン領域に採用し、回路設計を鑑みて最適な構造を設計すれば良い。この場合、３2 ＝９通りの組み合わせパターンが可能である。
【０１１０】
〔実施例５〕 本実施例では実施例１〜４に示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回路（インバータ回路）を構成する場合の例について図８を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。
【０１１１】
図８は実施例４に示した構成を利用したＣＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソース電極、８０２はＮチャネル型ＴＦＴのソース電極、８０３はＮ／Ｐ共通のドレイン電極である。
【０１１２】
また、Ｎチャネル型ＴＦＴは実施例１で説明した作製工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８０７が形成されている。一方、Ｐチャネル型ＴＦＴの方にはｐ++層８０８、８０９、ｐ- 層８１０、８１１が形成されている。
【０１１３】
なお、同一基板上にＣＭＯＳ回路を作製することは非常に容易である。本願発明の場合、まず、実施例１の工程に従って図２（Ａ）の状態を得る。
【０１１４】
この状態ではＮ型／Ｐ型関係なく１５族から選ばれた元素が全面に添加されているが、Ｐチャネル型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする領域をレジストマスク等で隠して１３族から選ばれた元素（代表的にはボロン、インジウムまたはガリウム）を添加すれば良い。
【０１１５】
本実施例ではボロンを例にとるが、この時、ボロンはリンの濃度以上に添加して導電性を反転させなければならない。また、ｎ+ 層及びｎ- 層全てを完全にｐ++層及びｐ- 層に反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも深く添加することが重要である。
【０１１６】
従って、ボロンの膜中における濃度プロファイルは図９の様になる。図９において、９００は半導体層、９０１はボロン添加前のリンの濃度プロファイル、９０２はボロン添加後のボロンの濃度プロファイル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層である。
【０１１７】
この時、ｐ++層９０３の厚さは10〜150 nm（代表的には50〜100 nm）とし、ｐ++層のボロンの濃度は、３×１０19〜１×１０22atoms/cm3 、代表的には３×１０19〜３×１０21atoms/cm3 となる様に調節する。
【０１１８】
他方、ｐ- 層９０４の厚さは30〜300 nm（代表的には 100〜200 nm）とし、そのボロンの濃度は、５×１０17〜３×１０19atoms/cm3 となる様に調節する。する。ただし、Ｐチャネル型ＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域として利用する必要性は必ずしもない。わざわざｐ- 層９０４の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、連続的に変化する濃度勾配によって必ずｐ- 層が形成されるからである。
【０１１９】
ところで、本実施例ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのどちらもソース領域側には実施例２に示した構成のＨＲＤ構造（オーバーラップ領域を利用したタイプ）を用い、ドレイン領域側には実施例１に示した構成のＨＲＤ構造（マスクオフセットを利用したタイプ）を設けている。
【０１２０】
そのため、上面図で明らかな様にＰチャネル型ＴＦＴのソース領域側にはＹｉの長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸｉの長さを持つマスクオフセット領域を有している。また、Ｎチャネル型ＴＦＴのソース領域側にはＹj の長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸj の長さを持つマスクオフセット領域を有している。
【０１２１】
この時、ＸｉとＸj 、ＹｉとＹj の長さはそれぞれマスク設計によって自由に調節できる。従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Ｎチャネル型とＰチャネル型とで揃える必要はない。
【０１２２】
また、この様な構造ではＣＭＯＳ回路の共通ドレインとなる領域の耐圧特性を高くすることができるので、動作電圧の高い回路を構成する場合において、非常に有効な構成である。
【０１２３】
なお、実施例１〜４に示した構成のＴＦＴを用いたＣＭＯＳ回路の構成を図８に示したが、これ以外の全ての組み合わせも可能であることは言うまでもない。可能な構成パターンとしては、一つのＴＦＴについて９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りがある。これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わせを採用していけば良い。
【０１２４】
また、本実施例に示した様に本願発明はＰチャネル型ＴＦＴにも容易に適用することができる。その場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル型ＴＦＴ）のモビリティは10〜100cm2/Vs （代表的には50〜100cm2/Vs ）、しきい値電圧は-1.5〜-5Ｖを実現しうる。
【０１２５】
〔実施例６〕 本実施例では、本願発明のＴＦＴに対してしきい値電圧を制御するための工夫を施した場合の例について説明する。
【０１２６】
しきい値電圧を制御するために１３族（代表的にはボロン、インジウム、ガリウム）または１５族（代表的にはリン、砒素、アンチモン）から選ばれた元素をチャネル形成領域に対して添加する技術はチャネルドープと呼ばれている。
【０１２７】
本願発明に対してチャネルドープを行うことは有効であり、以下に示す２通りの方法が簡易で良い。
【０１２８】
まず、非晶質珪素膜を成膜する時点において成膜ガスにしきい値電圧を制御するための不純物を含むガス（例えばジボラン、フォスフィン等）を混在させ、成膜と同時に所定量を含有させる方式がある。この場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型の両ＴＦＴに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対応できない。
【０１２９】
次に、図２（Ｃ）で説明した様なチャネルエッチ工程（チャネル形成領域の形成工程）が終了した後で、ソース／ドレイン電極をマスクとしてチャネル形成領域（またはチャネル形成領域とマスクオフセット領域）に対して選択的に不純物添加を行う方式がある。
【０１３０】
添加方法はイオン注入法、イオンドーピング法、プラズマ処理法、気相法（雰囲気からの拡散）、固相法（膜中からの拡散）など様々な方法を用いることができるが、チャネル形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。
【０１３１】
なお、イオン注入法等を用いる場合には、ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形成領域のダメージを減らすことができる。
【０１３２】
また、不純物を添加した後はレーザーアニール、ランプアニール、ファーネスアニールまたはそれらを組み合わせて不純物の活性化工程を行う。この時、チャネル形成領域が受けたダメージも殆ど回復する。
【０１３３】
本実施例を実施する場合、チャネル形成領域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制御するための不純物を添加すれば良い。
【０１３４】
そして、本実施例を本願発明のＴＦＴに実施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 1.5〜3.5 Ｖの範囲に収めることができる。また、Ｐチャネル型ＴＦＴに適用した場合にはしきい値電圧を-1.5〜-3.5Ｖの範囲に収めることが可能である。
【０１３５】
なお、本実施例の構成は実施例１〜５のいずれの構成との組み合わせも可能である。また、実施例５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型ＴＦＴとで添加濃度や添加する不純物の種類を異なるものとすることもできる。
【０１３６】
〔実施例７〕 図２（Ｃ）に示した構造では、島状半導体層を完全に囲む様にしてソース電極１１２とドレイン電極１１３とが形成されている。本実施例ではこれとは別の構成について説明する。
【０１３７】
図１０（Ａ）に示す構造は、基本的には図２（Ｃ）と似ているが、ソース電極１１及びドレイン電極１２の形状が異なる点に特徴がある。即ち、一部において島状半導体層（厳密にはソース／ドレイン領域）よりもａで示される距離だけ内側にソース電極１１及びドレイン電極１２が形成されている。
【０１３８】
また、１３で示される領域は、チャネル形成領域１４と同じ膜厚を有する領域であり、距離ａの幅を持つ。図面上では模式的に表しているが、距離ａは１〜300 μｍ（代表的には10〜200 μｍ）である。
【０１３９】
ここで作製工程と照らし合わせて本実施例の特徴を説明する。本実施例では図１０（Ｂ）に示す様にソース電極１１及びドレイン電極１２を形成する。ここで１５は島状半導体層であり、端部１６が露出する。
【０１４０】
この状態でチャネルエッチ工程を行うと、ソース電極１１及びドレイン電極１２がマスクとなって自己整合的に島状半導体層１５がエッチングされる。この場合、端部１６も同時にエッチングされる。
【０１４１】
この様にして図１０（Ａ）の様な構造が得られる。従って、端部１６がチャネル形成領域１４と同じ膜厚を有することは明らかである。
【０１４２】
この島状半導体層の突出部１３を形成する理由は以下の２つがある。
（１）チャネルエッチ工程におけるエッチングモニタとして利用する。
（２）後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレッジ不良を低減する。
【０１４３】
エッチングモニタとしては、製造過程における抜き取り検査によってチャネル形成領域が適切な膜厚となっているかどうかを検査する場合に用いる。
【０１４４】
なお、本実施例の構成は実施例１〜６のいずれの構成とも組み合わせることが可能である。
【０１４５】
〔実施例８〕 本実施例では実施例５に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図１１を用いて説明する。
【０１４６】
図１１（Ａ）に示すのは、図８に示したものと同一構造のＣＭＯＳ回路である。この場合、回路構成はクロム膜からなるゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５から構成される。
【０１４７】
なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、ｃ、ｄに対応している。
【０１４８】
次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通化した場合の例である。各符号は図１１（Ａ）で説明した符号に対応している。
【０１４９】
図１１（Ｂ）の構造ではＴＦＴ同士を非常に高い密度で形成することができるため、回路を高集積化する場合などに非常に有効である。共通化した半導体層はＰＮ接合を形成するが問題とはならない。
【０１５０】
〔実施例９〕 実施例１では、非晶質半導体膜の結晶化工程においてレーザー光、特にパルス発振型のエキシマレーザーを使用して溶融結晶化させている。またレーザー光もしくは、それと同等の強度を持つ強光を用いて、ガラス基板を歪まさせずに、固相成長により結晶化することも可能である。
【０１５１】
その様な強光またはレーザー光を発する光源として、ハロゲンランプ等の赤外線ランプや、Ａｒレーザ等の連続発振レーザーを用いることができる。赤外線ランプや連続発振レーザーを用いたＲＴＡ（Rapid Thermal Anneal）技術は数秒から数十秒の加熱処理で結晶化が可能であるため、大幅にスループットを向上することが可能である。
【０１５２】
赤外線ランプ光又は連続発振レーザ光を照射すると、非晶質珪素膜に吸収されたランプ光は熱に変わり、この熱により非晶質半導体膜中に結晶核が発生して、固相成長によって結晶化が進行して、結晶性半導体膜を得ることができる。
【０１５３】
ハロゲンランプ（ピーク波長１．１５μｍ、波長０．４〜４μｍ）を用いた場合には、加熱時間を１０〜６０秒、典型的には１５〜３０秒とする。非晶質半導体膜を７００〜１０００℃に加熱するようにする。非晶質半導体膜は７００〜１０００℃に加熱されるが、ガラス基板には赤外光が吸収されにくいこと、ランプ光の照射時間が短時間であるため、ガラス基板を歪み点（６５０〜７００℃程度）以上に加熱することがない。
【０１５４】
赤外線ランプ光又は連続発振レーザ光により半導体膜を結晶化した後、レーザー光照射により半導体膜をアニールして、結晶性を向上させるとよい。この場合には、レーザー光によるアニールは不純物の活性化工程として、実施することも可能である。
【０１５５】
本実施例のＲＴＡ技術による、半導体膜の結晶化方法は、他の全ての実施例の構成と組み合わせることが可能である。
【０１５６】
〔実施例１０〕 本実施例では、実施例１で説明した基本的な作製工程に従って、同一基板上にドライバー回路（周辺駆動回路）と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する例を示す。
【０１５７】
本実施例ではドライバー回路としては基本構成であるＣＭＯＳ回路（図１１（Ｂ）に示したタイプ）を示す。なお、ドライバー回路以外に、Ｄ／Ａコンバータ回路、メモリ回路、γ補正回路などの信号処理回路（これらをドライバー回路と区別するためにロジック回路と呼ぶ）を本願発明のＴＦＴで構成することも可能である。その場合にもＣＭＯＳ回路が基本回路として用いられる。
【０１５８】
また、画素マトリクス回路としてはマルチゲイト型ＴＦＴを用いる例を示す。本実施例ではダブルゲイト構造とする例を示すが、シングルゲイト構造でもトリプルゲイト構造でも構わない。
【０１５９】
まず、実施例１の作製工程を利用して図１（Ｂ）に示す工程（レーザー結晶化工程）までを終了する。この状態を図１２（Ａ）に示す。
【０１６０】
図１２（Ａ）において、３０はガラス基板、３１は下地膜、３２はＣＭＯＳ回路となるＰＴＦＴのゲイト電極、３３はＮＴＦＴのゲイト電極である。また、３４、３５は画素ＴＦＴのゲイト電極であり、図示されない部分で両電極は接続されている。ゲイト電極３１〜３５の材料として、アルミニウム膜（Ｓｃを２ｗｔ％含有する）を用いる。熱的、物理的ダメージからゲイト電極を保護するために、ＣＭＯＳ回路のゲイト電極３１、３１の周囲には、酸化アルミニウムでなる陽極酸化膜３０００、３００１が形成され、また画素ＴＦＴのゲイト電極３４、３５の周囲にも、酸化アルミニウムでなる陽極酸化膜３００２が形成されている。陽極酸化膜３００１〜３００２の形成方法は、実施例１と同様にする。
【０１６１】
また、ゲイト電極の材料としてアルミニウムの他に、金属シリサイド、やチタン、クロム等の金属を用いることもできる。例えば、陽極酸化可能な導電膜としてタンタル（Ｔａ）と窒化タンタル（ＴａＮ）からなる積層膜やタンタル膜単体を用いることができる。この電極表面にＴａ2 Ｏ5 で示される陽極酸化膜を設けてもよい。なおタンタル（Ｔａ）と窒化タンタル（ＴａＮ）は耐熱性がアルミニウム膜よりも高く、陽極酸化膜を形成しなくとも本発明のプロセス温度に耐えうる。
【０１６２】
陽極酸化膜３０００〜３００２上には、窒化珪素膜３６、酸化窒化珪素膜３７が設けられている。酸化窒化珪素膜３７の代わりに酸化珪素膜を形成してもよい。画素ＴＦＴ、ＣＭＯＳ回路において、陽極酸化膜３０００〜３００２上には、窒化珪素膜３６、酸化窒化珪素膜３７の積層膜がゲイト絶縁層として機能する。
【０１６３】
酸化窒化珪素膜３７上に、実施例１で示したレーザー結晶化工程により、結晶性珪素膜３００３が形成される。
【０１６４】
図１２（Ｂ）に示すリン添加工程が行われて、結晶性珪素膜３００３にｎ+ 層３８、ｎ- 層３９、ｉ層４０が形成される。これら各層の詳細な条件は実施例１に示してある。
【０１６５】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク（図示せず）で隠して、イオン注入法又はイオンドーピング法にて、１３族から選ばれた元素であるボロンを添加する。本実施例では先程添加したリン濃度の３倍の濃度のボロンを添加して、ｐ++層４１、ｐ- 層４２を形成する。なお、ｐ- 層４２の下層に、真性又は実質的に真性なｉ層４０が残存するように、添加イオン種、加速電圧等の条件を設定する必要がある。ｐ++層４１、ｐ- 層４２の詳細な条件は実施例５に示してある。（図１２（Ｃ））
【０１６６】
次に、レーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性珪素膜３００３の結晶性を改善する。また、同時に添加した不純物（リン及びボロン）の活性化も行われる。なお、このレーザーアニール工程の前に、ＲＴＡ処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。（図１２（Ｄ））
【０１６７】
次に、結晶性珪素膜３００３をエッチングして島状半導体層４３、４４を形成する。なお、この時、次に形成する電極（第２配線）とゲイト配線との一部を接続するためにコンタクトホールを形成する。
【０１６８】
なお、前述のレーザーアニール工程は結晶性珪素膜を島状半導体層４３、４４に加工してから行うことも可能である。
【０１６９】
そして、導電性を有する薄膜を形成してパターニングを行い、ＣＭＯＳ回路のソース電極４５（ＮＴＦＴ）、４６（ＰＴＦＴ）、共通ドレイン電極４７を形成する。また、画素ＴＦＴのソース電極４８、ドレイン電極４９を形成する。なお、５０で示される電極は、マスクとしてのみ機能するため、本明細書中ではマスク電極と呼ぶことにする。（図１３（Ａ））
【０１７０】
図１３（Ａ）の状態が得られたら、チャネルエッチング工程を行ってチャネル形成領域５１〜５４を形成する。この時、ドライバー回路の方はどちらのＴＦＴもドレイン側のみにマスクオフセット領域を設けて、両方のソース側にオーバーラップ領域を設けた構成とする。
【０１７１】
また、画素ＴＦＴは図１３（Ｂ）に示す様にソース電極４８及びドレイン電極４９と接続する方にマスクオフセット領域を設け、マスク電極５０の下にはオーバーラップ領域を設けた構成とする。
【０１７２】
画素ＴＦＴはソース／ドレイン領域が映像信号の充放電の際に入れ替わるので、ＴＦＴ両端の耐圧を高くする必要がある。また、マスク電極５０の下方の抵抗成分が高いとスイッチング動作が遅くなるので、オーバーラップ領域を設けてキャリアが移動しやすい状態にすることが望ましい。
【０１７３】
なお、本実施例は最も好ましいと思われる一実施例であり、本実施例がこの構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれの構造の長所を生かして最適な構造を選択すれば良い。
【０１７４】
次に、酸化窒化珪素膜でなる保護膜５５を200 nmの厚さに形成して、その上に有機性樹脂膜でなる層間絶縁膜５６を形成する。有機性樹脂膜５６としてはポリイミド、ポリアミド、ポリイミドアミド、アクリルを用いることができる。
【０１７５】
次に、層間絶縁膜５６に対してコンタクトホールを形成して、透明導電膜（代表的にはＩＴＯ）から構成される画素電極５７を形成する。最後に水素化を行って図１３（Ｃ）に示す様なアクティブマトリクス基板が完成する。
【０１７６】
後は、公知のセル組み工程を利用して対向基板とアクティブマトリクス基板との間に液晶層を挟持すればアクティブマトリクス型液晶表示装置を作製することが可能である。
【０１７７】
なお、本実施例に示したアクティブマトリクス基板を作製するに必要なパターニング回数は７回である。その工程を以下に示す。
（１）ゲイト電極パターニング
（２）ボロン添加領域パターニング
（３）島状半導体層パターニング
（４）ゲイトコンタクトパターニング
（５）ソース／ドレイン電極パターニング
（６）ＩＴＯコンタクトパターニング
（７）ＩＴＯパターニング
【０１７８】
以上の様に、非常に少ないマスク数でアクティブマトリクス基板を作製することができるため、スループットが大幅に向上する。また、同時に実施例１〜５に示した構成のＴＦＴを用いて自由に回路設計することができるにので、信頼性と再現性の高い表示装置を容易に実現することができる。
【０１７９】
なお、本実施例に示した画素マトリクス回路の一部を上面から見た図を図１４（Ａ）に示す。なお、図１４（Ａ）では基本的に本実施例で用いた符号を付してある。従って必要箇所のみを説明することとする。
【０１８０】
図１４（Ａ）に示す図をＡ−Ａ’で切断した断面図が図１４（Ｂ）である。図１３（Ｃ）では図示しなかったが、図１４（Ｂ）に示す様にゲイト配線と平行に、ゲイト配線と同じアルミニウム膜でなる容量配線５８が形成され、その表面が陽極酸化されて、陽極酸化膜３００５が形成されている。
【０１８１】
この容量配線５８はドレイン電極５０と重畳する領域（点線で囲まれた領域）において補助容量（Ｃｓ）を形成する。この時、補助容量の誘電体はゲイト絶縁層３００５、３６、３７が担う。なお、補助容量の構造は本実施例に限定されるものではない。
【０１８２】
〔実施例１１〕 実施例１０では、レーザー照射により結晶化した半導体膜を用いて、同一基板上にドライバー回路（周辺駆動回路）と画素マトリクス回路とを一体形成した例を示した。本実施例では、ＲＴＡにより結晶化した半導体膜を用いて半導体膜を結晶化する場合を示す。
【０１８３】
図１５に本実施例の作製工程を示す。図１５の符号は、図１２の符号を準用する。酸化窒化珪素膜３７上に、厚さ100 〜600 ｎｍの非晶質珪素膜を形成する。こでは、膜厚を200nm とする。次に、実施例９で示した、ＲＴＡによる固相成長により非晶質珪素膜を結晶化させて、結晶性珪素膜３００４を得る。
【０１８４】
本実施例の結晶化工程は、ハロゲンランプ（ピーク波長１．１５μｍ、波長０．４〜４μｍ）を用いる。またランプ光を１０ｍｍ幅の線状集光して、基板を走査してその走査速度により、照射時間を１０〜６０秒、典型的には１５〜３０秒となるように調節する。また、ハロゲンランプの出力を調整して、非晶質半導体膜を７００〜１０００℃に加熱するようにする。ここでは、走査速度０．５mm/sec（照射時間２０秒に相当）とし、ハロゲンランプの出力を７．７Ｗとして、非晶質珪素膜を９２０℃程度に加熱して、結晶化させて、結晶性珪素膜３００４を得る。
【０１８５】
ＲＴＡによる結晶化工程の後、エキシマレーザーやＹＡＧレーザー等のレーザー光やそれと同等な強光を照射して、結晶性珪素膜３００４をアニールするとよい。このアニールによって、結晶性珪素膜３００４に残存する非晶質成分が結晶化され、結晶性が助長される。
【０１８６】
電気炉による固相成長での結晶化は数１０時間を要するが、ＲＴＡによる結晶化工程は処理時間が数１０秒程度であるので、スループットの向上が図れ、更にガラス基板に与える熱的ダメージが小さいという利点がある。
【０１８７】
ＲＴＡによる結晶化工程以降の工程は実施例１０と同様に実施すればよい。図１５（Ｂ）に示すリン添加工程が行われて、結晶性半導体膜３００３にｎ+ 層３８、ｎ- 層３９、ｉ層４０が形成される。次に図１５（Ｃ）に示すボロンを添加工程においてｐ++層４１、ｐ- 層４２を形成する。
【０１８８】
次に、図１５（Ｄ）に示すレーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性半導体膜３００４の結晶性を改善すると同時に、添加した不純物（リン及びボロン）の活性化も行われる。なお、このレーザーアニール工程の前に、ＲＴＡ処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。
【０１８９】
図１５（Ｄ）に示す状態が得られたら、図１３、１４に示す実施例１０の作製工程に従って、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する。
【０１９０】
〔実施例１２〕 本実施例では、実施例１０、１１に示した工程とは異なる構成でアクティブマトリクス型表示装置を作製する場合の例を示す。
【０１９１】
本実施例の特徴は、まず、レーザー光による溶融結晶化工程、又はＲＴＡによる固相成長による結晶化工程の後、レーザーアニールによる結晶性の改善工程を行わない点にある。即ち、結晶化後はそのままリンの添加工程、触媒元素のゲッタリング工程等を実施例１０と同様に行う。
【０１９２】
そして、本実施例の特徴はチャネル形成領域の結晶性改善工程（不純物の活性化、再結晶化等）を図１６に示す様に保護膜５５を設けた後で行う点にある。即ち、レーザー光は酸化窒化珪素膜でなる保護膜５５を介して照射され、自己整合的にチャネル形成領域５１〜５４に対して行われる。
【０１９３】
この様に図１６の状態でレーザーアニールを行うと、ソース／ドレイン領域からのリンやボロンといった不純物の逆拡散（Out Diffusion ）を抑えることができる。また、レーザー光のパワー（レーザーエネルギー）も半分位で済むという利点を得ることができる。
【０１９４】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０１９５】
〔実施例１３〕 本実施例では、実施例１２と同様に、実施例１０、１１の結晶化直後のレーザーアニール工程を省略した場合の例を示す。まず、結晶化工程後はイオンドーピング法を用いてリンを添加しｎ+ 層３８とｎ- 層３９を形成する。（図１２（Ｂ）、図１５（Ｂ）参照）。次にイオンドーピング法によりボロンを添加してＰＴＦＴとなる半導体層上にｐ++層４１、ｐ- 層４２を形成する（図１２（Ｂ）、図１５（Ｂ）参照）。
【０１９６】
この状態でＲＴＡによるアニール工程を行う。本実施例ではＲＴＡによるアニール処理によって添加された不純物（リン及びボロン）の活性化と半導体層の脱水素化（質量分離をしないイオンドーピングではリンやボロンと一緒に水素も打ち込まれてしまうため）を行っている。（図１７（Ａ））
【０１９７】
次に、レーザーアニール工程を行い、不純物の添加工程で非晶質化した半導体層を再結晶化させ、結晶性を改善する。なお、このレーザーアニール工程は半導体層をエッチングして島状半導体層に加工してから行っても良い。
【０１９８】
後の工程は実施例１０に従えば良い。なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０１９９】
〔実施例１４〕 本実施例では実施例１０に示した作製工程を基本として、反射型液晶表示装置を作製する場合の例を示す。ここで反射型液晶表示装置の画素マトリクス回路の任意の画素の上面図を図１８（Ａ）に示す。
【０２００】
なお、実施例１０で説明した部分と同じところは同一の符号を付して表し、詳細な説明は省略する。また、図１８（Ａ）をＢ−Ｂ’で切断した断面図を図１８（Ｂ）に示す。
【０２０１】
まず、実施例１０と異なる点は容量配線５９が画素内全面に広がっている点である。反射型は実施例１０に示した様な透過型と違って、開口率を高くするという要求がないため、画素電極６１の裏側は全て自由に使えるのである。
【０２０２】
また、本実施例の場合、ドレイン電極６０をも画素内全面に広げ、可能な限り広い範囲で容量配線５９と重畳する様に配置する。こうすることで画素内の殆どを補助容量として利用することができ、大容量を確保することができる。補助容量の誘電体は、陽極酸化膜３００４、窒化珪素膜３６、酸化窒化珪素膜３７となる。
【０２０３】
画素電極６１は反射性電極であり、反射率の高いアルミニウムまたはアルミニウムを主成分とする材料を用いるのが好ましい。また、本実施例の液晶表示装置を投影型表示装置に利用するなら画素電極表面は平坦であることが好ましい。逆に直視型表示装置に用いるなら表面に凹凸をつけて乱反射率を増すなどして視野角を広げる工夫が必要である。
【０２０４】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２０５】
〔実施例１５〕 本実施例では、実施例１０に示した液晶表示装置におけるＢＭ（ブラックマトリクス）の構成に関する説明を行う。
【０２０６】
まず、実施例１０の作製工程に従って層間絶縁膜５６の形成までを行う。本実施例では層間絶縁膜５６として感光性を有するアクリル樹脂を用いる。そして、層間絶縁膜５６をパターニングした後、ハーフエッチングして凹部６５、６６を形成する。（図１９（Ａ））
【０２０７】
図１９（Ａ）の状態を得たら、黒色樹脂（図示せず）を全面に形成する。 黒色樹脂としてはグラファイト、カーボン、色素等を含んだ有機性樹脂膜を用いることができる。有機性樹脂膜はポリイミドやアクリル等が用いられる。本実施例ではグラファイトを分散させた感光性アクリル樹脂を利用する。
【０２０８】
こうして黒色樹脂を形成したら、凹部６５、６６を形成した領域のみを選択的に露光して、その部分のみに黒色樹脂を残すことが可能である。その後、酸素プラズマ雰囲気でアッシングを行い、平坦性を高めることも有効である。
【０２０９】
こうして黒色樹脂からなるブラックマトリクス６７、６８を形成したら、次にＩＴＯ膜で構成される画素電極６９を形成する。本実施例では画素電極６９の端部とブラックマトリクス６８の端部とが重畳する（画素電極の端面がＢＭより内側にある）様に画素電極６９をパターニングする。
【０２１０】
以上の様にして図１９（Ｂ）に示す様な構造のアクティブマトリクス基板が完成する。後は公知のセル組み工程を行えば、液晶表示装置を作製することが可能である。本実施例の様なブラックマトリクスは他の配線との間で寄生容量を形成しないという利点がある。
【０２１１】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２１２】
〔実施例１６〕 本実施例では実施例１５とは異なるブラックマトリクスを用いた場合の例について説明する。具体的にはブラックマトリクスとして、導電性膜を用いる場合の例を示す。
【０２１３】
図２０において、５６は有機性樹脂膜からなる層間絶縁膜、７１〜７４は導電性膜からなるブラックマトリクスまたはブラックマトリクスを兼ねる配線パターンである。導電性膜としては、チタン膜、クロム膜、チタンとアルミニウムの積層膜などを用いることができる。
【０２１４】
また、本実施例のブラックマトリクスは導電性であるため、ブラックマトリクスとしての役割以外に様々な活用方法がある。まず、７１で示されるパターンはコモン電位（接地電位）に固定されたブラックマトリクスである。また、７２で示されるパターンはＣＭＯＳ回路のドレイン電極と接続し、取り出し配線として利用される。この様に本実施例を用いれば多層配線構造が容易に実現できる。
【０２１５】
また、７３で示されるパターンはＣＮＭＯＳ回路のソース電極と接続しており、接続配線として機能とブラックマトリクスとしての機能とを有している。また、７４で示されるパターンは画素マトリクス回路に配置されるブラックマトリクスであり、基本的に配線やＴＦＴ上に設けられる。
【０２１６】
そして、ブラックマトリクス（またはブラックマトリクスを兼ねる配線）７１〜７４の上には再び層間絶縁膜７５が設けられる。この層間絶縁膜７５は酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜またはそれらの積層膜で構成される。この層間絶縁膜７５は後に補助容量の誘電体として機能する。
【０２１７】
こうして層間絶縁膜７５を形成したら、コンタクトホールを形成してＩＴＯでなる画素電極７６を形成する。なお、画素マトリクス回路内ではブラックマトリクス７４と画素電極７６との間で補助容量７７が形成される。
【０２１８】
ここで画素マトリクス回路のブラックマトリクスの配置例を図２１に示す。図２１は図１４（Ａ）に示される構造に対してブラックマトリクス７８を重ね合わせた場合の配置例である。なお、７９で示される太線が画素電極、８０は画素電極７９と下方のドレイン電極とのコンタクト部である。
【０２１９】
ブラックマトリクス７８は基本的に配線やＴＦＴ上を覆い、映像表示領域８１やコンタクト部８０にのみ開口窓を有する。本実施例の様な透過型液晶表示装置においては、ブラックマトリクスの占有面積を減らし、映像表示領域８１の面積を広げる（開口率を向上する）ことが最重要課題となる。
【０２２０】
なお、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。
【０２２１】
〔実施例１７〕 本実施例では、実施例１０に示した構造とは異なるＴＦＴ構造でアクティブマトリクス基板を作製した場合の例を説明する。
【０２２２】
図２２に示す構造において最も重要な点は、各半導体層（ソース／ドレイン領域）の最上部は第１の導電層（ｎ+ 領域またはｐ++領域）であり、各導電層は一旦保護膜５５及び層間絶縁膜５６で覆われ、その上で取り出し電極８１〜８５が電気的に接続している点にある。
【０２２３】
この様な構造とする場合、チャネル形成領域を形成する際のチャネルエッチング工程はレジストマスクを用いて行うことになる。その上で保護膜５５と層間絶縁膜５６を形成して、取り出し電極８７〜９１を形成する。
【０２２４】
本実施例の構造の様に、各取り出し電極（ソース／ドレイン電極又は引回し配線として機能する）８７〜９１を層間絶縁膜５６によってゲイト電極から引き離すことでソース／ドレイン電極とゲイト電極との間の寄生容量をさらに低減することが可能である。層間絶縁膜５６として、比誘電率の小さい有機性樹脂材料を用いればさらに効果的である。
【０２２５】
なお、本実施例の構成は、実施例１〜４で示したＴＦＴに対しても適用することが可能であり、無論、他の全ての実施例と組み合わせることが可能である。また、本実施例は図面に示された構造に限定されることはない。実施者は、実施例１〜４で説明したそれぞれのＴＦＴ構造の長所を生かして最適な構造を選択して回路設計を行えば良い。
【０２２６】
〔実施例１８〕 本実施例では、実施例１０〜１８に示した構成のアクティブマトリクス基板において、外部端子との接続構造に関する説明を行う。なお、図２３は外部端子（代表的にはフレキシブルプリントサーキット（ＦＰＣ））と接続する端子部（以下、ＦＰＣ取付け部と呼ぶ）の拡大図であってアクティブマトリクス基板の端部に位置する。
【０２２７】
また、図２３おいて、１０１はガラス基板、８６は絶縁層であり、実際には図１（Ａ）に示される下地膜１０２、窒化珪素膜１０４及び酸化窒化珪素膜１０５との積層構造で構成される。また、その上には第２の配線層８７が形成されている。この第２の配線層８７は外部端子からの信号をソース／ドレイン電極やゲイト電極等へ伝達するための接続配線層である。
【０２２８】
本実施例の特徴は、まず、第２の配線層８７が直接ガラス基板１０１に接している点である。この構造を実現するためには、実施例１で説明した３回目のパターニング工程において、図２３に示されるＦＰＣ取付け部に存在する絶縁層８６を完全に取り除く必要がある。第２の配線層８７の下地を固いガラス基板としておくとＦＰＣをしっかりと圧着することができる。
【０２２９】
また、ＦＰＣ取付け部においては、その後の工程で層間絶縁膜５６も部分的に除去し、その上のＩＴＯ膜５７が第２の配線層８６と接触する様な構造とする。このＩＴＯ膜５７は少なくともＦＰＣ取付け部で第２の配線層８６上に積層されていれば良く、場合によっては電極パッドとしてＦＰＣ取付け部のみに独立のパターンとして形成しても良い。
【０２３０】
このＩＴＯ膜５７は後に異方性導電膜８８を形成した際に異方性導電膜中に含まれる導電性粒子（金コーティングしたシリカガラスなど）がＩＴＯ膜にめり込みオーミック接触を良好なものとするためのバッファ層として機能する。
【０２３１】
そして、ＦＰＣ取付け部を図２３の様な構造としたら、異方性導電膜８８を用いてＦＰＣ端子８９を圧着する。こうして図２３に示す様な接続構造を実現することができる。この様な接続構造を実施例１０〜２０に示したアクティブマトリクス基板に適用すると外部端子との良好な電気接続が可能となる。
【０２３２】
〔実施例１９〕 本実施例では、大型ガラス基板上に本願発明のＴＦＴを形成するにあたってパターニングの効率を改善するための工夫について説明する。
【０２３３】
大型ガラス基板上に微細な半導体回路を作製する場合、ガラス基板の反りや縮みによるパターニング誤差が問題となる。そのため、ステッパーと呼ばれる露光装置を用いた露光法が注目されている。ステッパー露光では、１枚のレチクル内のある一部のみを部分的に露光することが可能である。
【０２３４】
本実施例の場合、１枚のレチクルに対してドライバー回路、画素マトリクス回路といった必要な回路パターンを部分毎に形成する。また、この時、同一構造の繰り返しとなる領域は同一回路パターンの繰り返し露光で形成する。
【０２３５】
図２４において、Ａ、Ｃ、Ｇ、Ｉパターンはドライバー回路の端部を作製するための回路パターンである。また、Ｂ、Ｈパターンは水平走査用ドライバー回路の繰り返し回路パターン、Ｄ、Ｆパターンは垂直走査用ドライバー回路の繰り返し回路パターンである。また、Ｅパターンは画素マトリクス回路の繰り返し回路パターンである。
【０２３６】
この様に、同一構造の回路が連続的に接続して構成される様なドライバー回路や画素マトリクス回路は、端部のみは専用の回路パターンで形成して、内部は完全に同一回路パターンを繰り返し利用して全体のパターン形成を行う。
【０２３７】
この方式を用いると、回路パターンを共用できるため、１枚のレチクルに書き込む回路パターンが少なくなり、レチクルの縮小化が図れる。また、１枚のレチクルを使い回すことで、どの様な大型基板に対しても対応できるので、マスクチェンジする時間が省かれ、スループットが向上する。
【０２３８】
なお、例えば画素マトリクス回路がＳＸＧＡである場合、行方向には1280画素が並び、列方向には1024画素が並ぶ。従って、前述のＥパターンの行方向に256 個分の画素に相当するパターン回路を書き込んでおけば、行方向は５回の繰り返し露光で終了する。また、列方向に256 個分の画素に相当するパターン回路を書き込んでおけば、列方向は４回の繰り返し露光で終了する。
【０２３９】
この様に、行方向及び列方向の繰り返し露光回数をそれぞれｎ、ｍとし、行方向及び列方向の画素数をそれぞれＸ、Ｙとすると、画素マトリクス回路を形成するための回路パターン内には行方向にＸ／ｎ、列方向にＹ／ｍの画素パターンを書き込んでおく必要がある。この規則性を利用すれば、ＡＴＶ（アドバンストＴＶ）の様な1920×1080画素といった高精細なディスプレイも容易に実現することができる。
【０２４０】
〔実施例２０〕 本実施例では実施例１０〜１７に示した構成のアクティブマトリクス基板を用いてＡＭＬＣＤ（アクティブマトリクス型液晶表示装置）を構成した場合の例について説明する。なお、本実施例のＡＭＬＣＤは駆動回路及び画素マトリクス回路を同一基板上に作製された逆スタガ型ＴＦＴで構成している。また、駆動回路はＣＭＯＳ回路を基本として回路構成がなされているので消費電力が低い。
【０２４１】
ここで本実施例のＡＭＬＣＤの外観を図２５に示す。図２５（Ａ）において、１１０１はアクティブマトリクス基板であり、その上には本願発明のＴＦＴによって画素マトリクス回路１１０２、ソース側駆動回路１１０３、ゲイト側駆動回路１１０４が構成されている。また、１１０５は対向基板である。
【０２４２】
本実施例のＡＭＬＣＤはアクティブマトリクス基板１１０１と対向基板１１０５とが端面を揃えて貼り合わされている。ただし、ある一部だけは対向基板１１０５を取り除き、露出したアクティブマトリクス基板に対してＦＰＣ（フレキシブル・プリント・サーキット）１１０６を接続してある。このＦＰＣ１１０６によって外部信号を回路内部へと伝達する。
【０２４３】
また、ＦＰＣ１１０６を取り付ける面を利用してＩＣチップ１１０７、１１０８が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路など、様々な回路をシリコン基板上に形成して構成される。図８では２個取り付けられているが、１個でも良いし、さらに複数個であっても良い。
【０２４４】
また、図２５（Ｂ）の様な構成もとりうる。図２５（Ｂ）において図２５（Ａ）と同一の部分は同じ符号を付してある。ここでは図２５（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴでもって形成されたロジック回路１１０９によって行う例を示している。
【０２４５】
この場合、ロジック回路１１０９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路を基本として構成され、本願発明を利用した逆スタガ型ＴＦＴで作製することが可能である。
【０２４６】
また、本願発明を利用したＴＦＴはＡＭＬＣＤのスイッチング素子として以外にも、ＥＬ（エレクトロルミネッセンス）表示装置のスイッチング素子として利用することも可能である。また、イメージセンサ等の回路を本願発明のボトムゲイト型ＴＦＴで構成することもできる。
【０２４７】
以上の様に、本願発明を利用したＴＦＴでもって様々な電気光学装置を作製することが可能である。なお、本明細書中において電気光学装置とは、電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。
【０２４８】
また、本実施例のＡＭＬＣＤを作製するにあたってブラックマトリクスは対向基板側に設けても良いし、アクティブマトリクス基板に設ける構成（ＢＭ on ＴＦＴ）としても良い。
【０２４９】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。
【０２５０】
また、特開平8-15686 号公報に記載された技術の様に、マイクロレンズアレイを用いる構成にしても良い。
【０２５１】
〔実施例２１〕 実施例２０に示したＡＭＬＣＤは、様々な電子機器のディスプレイとして利用される。なお、本実施例に挙げる電子機器とは、ＡＭＬＣＤに代表される電気光学装置を搭載した製品と定義する。
【０２５２】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図２６に示す。
【０２５３】
図２６（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は表示装置２００４等に適用することができる。
【０２５４】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２に適用することができる。
【０２５５】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５等に適用できる。
【０２５６】
図２６（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０２５７】
図２６（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０２５８】
図２６（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０２５９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【０２６０】
〔実施例２２〕 本実施例では、本願発明の逆スタガ型ＴＦＴを用いて構成した回路の構成例について説明する。ここではまず、シフトレジスタ回路を構成した場合の例について図２７を用いて説明する。なお、本実施例では実施例１０に示した構成の層構造を採用している。
【０２６１】
また、図２７（Ａ）はシフトレジスタ回路の任意の１段のみを取り出した回路パターンであり、図２７（Ｂ）はその等価回路図である。本実施例では図２７（Ａ）と図２７（Ｂ）との位置関係が概ね対応しているので、図２７（Ａ）の説明において、必要に応じて図２７（Ｂ）の符号を参照する。
【０２６２】
図２７（Ａ）において、ＴＦＴ（ａ）〜ＴＦＴ（ｄ）及びＴＦＴ（ｇ）〜ＴＦＴ（ｊ）で構成される回路はクロックドインバータ回路、ＴＦＴ（ｅ）、ＴＦＴ（ｇ）で構成される回路はインバータ回路である。なお、ＴＦＴ（ｅ）はダブルゲイト構造のＴＦＴを用いている。
【０２６３】
また、１２０１はＣＬＫ線（クロック信号線）、１２０２は反転ＣＬＫ線（反転クロック信号線）、１２０３はＧＮＤ配線（グランド線）、１２０４はＶｄｄ線（電源線）である。これらの左上がりの斜線模様で示される配線は全て第２の配線層（図１３（Ａ）の４５〜５０で示される）である。
【０２６４】
また、例えば１２０５で示される配線はＴＦＴ（ａ）のゲイト電極として機能する。この様に、右上がりの斜線模様で示される配線層は全て第１の配線層（図１２（Ａ）の３２〜３５で示される）であり、これら第１の配線層と半導体層とが重なる部分を特にゲイト電極と呼ぶ。
【０２６５】
本実施例では、ＴＦＴのソース側にはオーバーラップ領域（図中、ovと示す）を設けた構成とし、ドレイン側にはマスクオフセット領域（図中、ofと示す）を設けた構成としている。従って、図２７（Ｂ）においてＴＦＴ（ａ）〜（ｄ）で構成されるクロックドインバータ回路を例にとると、上から順にov／of／ov／of／of／ov／of／ovとなる。
【０２６６】
即ち、ＴＦＴ（ａ）と（ｂ）の部分では実施例１０で説明した画素ＴＦＴのダブルゲイト構造とほぼ同じ構成となっているため、ov／of／ov／ofの様に繰り返される。また、ＴＦＴ（ｂ）と（ｃ）の部分ではＮＴＦＴとＰＴＦＴとでドレイン電極を共通化したＣＭＯＳ構造を構成しているので、実施例５で説明した様にov／of／of／ovの様な構成となる。
【０２６７】
他の回路も基本的には同様であり、ＴＦＴ（ｅ）はダブルゲイト構造であるのでＧＮＤ線１２０３と接続する側から順に、ov／of／ov／ofの様な構成となる様に各ＴＦＴ構造が決定されている。
【０２６８】
以上の様な構成によって、動作速度を落とすことなく耐圧特性を高めた信頼性の高い半導体回路を構成することができる。また、その様な半導体回路を用いることで電気光学装置の信頼性を高めることが可能である。
【０２６９】
〔実施例２３〕 本実施例では、本願発明の逆スタガ型ＴＦＴを用いて構成した回路の構成例について説明する。まず、バッファ回路（図面左）及びアナログスイッチ回路（図面右）を構成した場合の例について図２８を用いて説明する。なお、本実施例では実施例２０に示した構成の層構造を採用している。また、図２８（Ａ）は回路パターンであり、図２８（Ｂ）はその等価回路図である。
【０２７０】
図２８（Ａ）の回路パターンにおいて、ＴＦＴ（ａ’）〜（ｈ’）が本願発明を利用したＴＦＴであり、ＴＦＴ（ａ’）、（ｂ’）及びＴＦＴ（ｃ’）、（ｄ’）でそれぞれ一つのバッファ回路を構成している。また、バッファ回路は画素マトリクス回路と同様に液晶表示装置内では最大の動作電圧で動作するので高耐圧特性が要求される。
【０２７１】
また、ＴＦＴ（ｅ’）、（ｆ’）及びＴＦＴ（ｇ’）、（ｈ’）ＰＴＦＴ）のペアでそれぞれ一つのアナログスイッチ回路を構成している。アナログスイッチ回路もまた画素マトリクス回路と同様の動作電圧で動作するので高耐圧特性が要求される。
【０２７２】
ここでＴＦＴ（ａ’）及び（ｂ’）で構成されるバッファ回路に注目して説明する。１３０１はＴＦＴ（ａ’）のソース電極（Ｖｄｄ線）、１３０２はＴＦＴ（ｂ’）のソース電極（ＧＮＤ線）、１３０３はＴＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極（出力信号線）、１３０４は共通ゲイト電極（入力信号線）である。
【０２７３】
また、１３０５はドレイン領域側の第１導電層（ｎ+ 層）、１３０６はソース側の第１導電層（ｎ+ 層）、１３０７は薄膜化されたｉ層である。なお、ＴＦＴ（ｂ’）の方も同様の構造であり、ｎ+ 層の代わりにｐ++層が設けられている。
【０２７４】
このバッファ回路は高耐圧特性を得るために実施例５に示した構成を採用している。即ち、ソース側にはオーバーラップ領域（ov）が形成され、ドレイン側にはマスクオフセット領域（of) が形成されている。こうすることでドレイン領域側のみ耐圧を高め、ソース領域側は抵抗成分を減らすことができる。
【０２７５】
なお、この構成はＴＦＴ（ｃ’）及びＴＦＴ（ｄ’）で構成されるバッファ回路においても同様である。
【０２７６】
次に、ＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）で構成されるアナログスイッチ回路に注目して説明する。上述のバッファ回路のゲイト電極１２０４はＴＦＴ（ｅ’）のゲイト電極と接続し、ＴＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極１２０３はＴＦＴ（ｆ’）のゲイト電極に接続する。
【０２７７】
また、１２０８、１２０９はアナログスイッチ回路の共通ソース電極（入力データ信号線）であり、１２０９は共通ドレイン電極（出力データ信号線）である。ただし、１２０８はＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）に対応し、１２０９はＴＦＴ（ｇ’）及びＴＦＴ（ｈ’）に対応する。これら１２０８及び１２０９はそれぞれ異なる映像信号を伝達する。
【０２７８】
この時、ＴＦＴ（ｅ’）またはＴＦＴ（ｆ’）のどちらか一方がオン状態にあれば入力データ信号線１２０８から送られたデータ信号（映像信号）が、出力データ信号線１２０９を通って画素マトリクス回路へと送られる。従って、アナログスイッチ回路を構成するＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）の場合にもドレイン側にはマスクオフセット領域が設けられ、ソース側にはオーバーラップ領域が設けられている。
【０２７９】
なお、この構成はＴＦＴ（ｇ’）及びＴＦＴ（ｈ’）で構成されるバッファ回路においても同様である。
【０２８０】
以上の様に、耐圧特性を必要とする半導体回路に対して本願発明の構成を利用することで、信頼性の高い半導体回路を実現できる。そのことは、信頼性の高い電気光学装置を作製するためにも重要である。
【０２８１】
【発明の効果】
本願発明を実施することで、非常に少ないマスク数（典型的には４枚）で量産性の高いＴＦＴを作製することができる。
【０２８２】
また、チャネル形成領域とソース／ドレイン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ領域、マスクオフセット領域、厚さオフセット領域等）が形成できるので、信頼性が高く且つ再現性の高いＴＦＴを実現することが可能である。
【０２８３】
また、その様なＴＦＴでもって基板上に形成された半導体回路やその様な半導体回路と液晶層等を組み合わせた電気光学装置、さらには電気光学装置を表示ディスプレイとして搭載した電子機器に至るまで、本願発明はあらゆる形態の半導体装置に対して適用可能である。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの構成を示す拡大図。
【図４】 膜中の濃度プロファイルを示す図。
【図５】 薄膜トランジスタの構成を示す図。
【図６】 薄膜トランジスタの構成を示す図。
【図７】 薄膜トランジスタの構成を示す図。
【図８】 ＣＭＯＳ回路の構成を示す図。
【図９】 膜中の濃度プロファイルを示す図。
【図１０】 薄膜トランジスタの構成を示す図。
【図１１】 ＣＭＯＳ回路の構成を示す図。
【図１２】 半導体回路の作製工程を示す図。
【図１３】 半導体回路の作製工程を示す図。
【図１４】 画素マトリクス回路の構成を示す図。
【図１５】 半導体回路の作製工程を示す図。
【図１６】 半導体回路の作製工程を示す図。
【図１７】 半導体回路の作製工程を示す図。
【図１８】 画素マトリクス回路の構成を示す図。
【図１９】 画素ＴＦＴの構成を示す図。
【図２０】 画素ＴＦＴの構成を示す図。
【図２１】 画素マトリクス回路の構成を示す図。
【図２２】 画素ＴＦＴの構成を示す図。
【図２３】 外部端子取付け部の構成を示す図。
【図２４】 半導体回路の露光処理方法に関する構成を示す図。
【図２５】 電気光学装置の構成を示す図。
【図２６】 電子機器の構成を示す図。
【図２７】 半導体回路のパターン構成を示す図。
【図２８】 半導体回路のパターン構成を示す図。
【符号の説明】
１０１ 基板
１０２ 下地膜
１０３ ゲイト電極
１０４ 陽極酸化膜
１０５ 窒化珪素膜
１０６ 酸化窒化珪素膜
１０７ 非晶質半導体膜
１０８ 結晶性半導体膜
１０９ ｎ+ 層（第１導電層）
１１０ ｎ- 層（第２導電層）
１１１ 島状半導体層
１１２ ソース電極
１１３ ドレイン電極
１１４ チャネルエッチング領域
１１５ 保護膜
１１６ チャネル形成領域
１１７ マスクオフセット領域
１１８ コンタクトホール
Claims (3)
- 絶縁表面上に形成された第１のゲイト電極と、前記第１のゲイト電極を覆って形成されたゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第１のゲイト電極を覆って形成された第１の結晶性半導体層と、前記第１の結晶性半導体層上に形成された第１の導電層、第５の導電層、金属膜からなる第１のソース電極の順に積層された第１の積層構造および第２の導電層、第６の導電層、金属膜からなる第１のドレイン電極の順に積層された第２の積層構造と、を有するＮチャネル型薄膜トランジスタと、
前記絶縁表面上に形成された第２のゲイト電極と、前記第２のゲイト電極を覆って形成された前記ゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第２のゲイト電極を覆って形成された第２の結晶性半導体層と、前記第２の結晶性半導体層上に形成された第３の導電層、第７の導電層、金属膜からなる第２のドレイン電極の順に積層された第３の積層構造および第４の導電層、第８の導電層、金属膜からなる第２のソース電極の順に積層された第４の積層構造と、を有するＰチャネル型薄膜トランジスタと、を有する半導体装置であって、
前記第１の積層構造および前記第２の積層構造のうち少なくとも一つは前記第１のゲイト電極と重なっておらず、かつ、前記第１の積層構造および前記第２の積層構造は、前記第１の結晶性半導体層の内側に形成されることによって、前記第１の結晶性半導体層は突出部を有し、
前記第３の積層構造および前記第４の積層構造のうち少なくとも一つは前記第２のゲイト電極と重なっておらず、かつ、前記第３の積層構造および前記第４の積層構造は、前記第２の結晶性半導体層の内側に形成されることによって、前記第２の結晶性半導体層は突出部を有し、
前記第１の結晶性半導体層は、前記第１の積層構造と重なっている第１の領域と、前記第２の積層構造と重なっている第２の領域と、前記第１の積層構造および前記第２の積層構造と重なっていない第３の領域と、を有し、
前記第２の結晶性半導体層は、前記第３の積層構造と重なっている第４の領域と、前記第４の積層構造と重なっている第５の領域と、前記第３の積層構造および前記第４の積層構造と重なっていない第６の領域と、を有し、
前記第１の領域および前記第２の領域の膜厚は、前記第３の領域の膜厚より厚く、
前記第４の領域および前記第５の領域の膜厚は、前記第６の領域の膜厚より厚く、
前記第１の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第５の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第２の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第６の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第３の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第７の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第４の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第８の導電層に含まれる導電性を付与する不純物元素の濃度より低いことを特徴とする半導体装置。 - 絶縁表面上に形成された第１のゲイト電極と、前記第１のゲイト電極を覆って形成されたゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第１のゲイト電極を覆って形成された第１の結晶性半導体層と、前記第１の結晶性半導体層上に形成された第１の導電層、第５の導電層、金属膜からなる第１のソース電極の順に積層された第１の積層構造および第２の導電層、第６の導電層、金属膜からなる第１のドレイン電極の順に積層された第２の積層構造と、を有するＮチャネル型薄膜トランジスタと、
前記絶縁表面上に形成された第２のゲイト電極と、前記第２のゲイト電極を覆って形成された前記ゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第２のゲイト電極を覆って形成された第２の結晶性半導体層と、前記第２の結晶性半導体層上に形成された第３の導電層、第７の導電層、金属膜からなる第２のドレイン電極の順に積層された第３の積層構造および第４の導電層、第８の導電層、金属膜からなる第２のソース電極の順に積層された第４の積層構造と、を有するＰチャネル型薄膜トランジスタと、を有する半導体装置であって、
前記第１の積層構造および前記第２の積層構造は前記第１のゲイト電極と重なっており、かつ、前記第１の積層構造および前記第２の積層構造は前記第１の結晶性半導体層の内側に形成されることによって、前記第１の結晶性半導体層は突出部を有し、
前記第３の積層構造および前記第４の積層構造のうち少なくとも一つは前記第２のゲイト電極と重なっておらず、かつ、前記第３の積層構造および前記第４の積層構造は前記第２の結晶性半導体層の内側に形成されることによって、前記第２の結晶性半導体層は突出部を有し、
前記第１の結晶性半導体層は、前記第１の積層構造と重なっている第１の領域と、前記第２の積層構造と重なっている第２の領域と、前記第１の積層構造および前記第２の積層構造と重なっていない第３の領域と、を有し、
前記第２の結晶性半導体層は、前記第３の積層構造と重なっている第４の領域と、前記第４の積層構造と重なっている第５の領域と、前記第３の積層構造および前記第４の積層構造と重なっていない第６の領域と、を有し、
前記第１の領域および前記第２の領域の膜厚は、前記第３の領域の膜厚より厚く、
前記第４の領域および前記第５の領域の膜厚は、前記第６の領域の膜厚より厚く、
前記第１の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第５の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第２の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第６の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第３の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第７の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第４の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第８の導電層に含まれる導電性を付与する不純物元素の濃度より低いことを特徴とする半導体装置。 - 絶縁表面上に形成された第１のゲイト電極と、前記第１のゲイト電極を覆って形成されたゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第１のゲイト電極を覆って形成された第１の結晶性半導体層と、前記第１の結晶性半導体層上に形成された第１の導電層、第５の導電層、金属膜からなる第１のソース電極の順に積層された第１の積層構造および第２の導電層、第６の導電層、金属膜からなる第１のドレイン電極の順に積層された第２の積層構造と、を有するＮチャネル型薄膜トランジスタと、
前記絶縁表面上に形成された第２のゲイト電極と、前記第２のゲイト電極を覆って形成された前記ゲイト絶縁膜と、前記ゲイト絶縁膜上に前記第２のゲイト電極を覆って形成された第２の結晶性半導体層と、前記第２の結晶性半導体層上に形成された第３の導電層、第７の導電層、金属膜からなる第２のドレイン電極の順に積層された第３の積層構造および第４の導電層、第８の導電層、金属膜からなる第２のソース電極の順に積層された第４の積層構造と、を有するＰチャネル型薄膜トランジスタと、を有する半導体装置であって、
前記第１の積層構造および前記第２の積層構造のうち少なくとも一つは前記第１のゲイト電極と重なっておらず、かつ、前記第１の積層構造および前記第２の積層構造は前記第１の結晶性半導体層の内側に形成されることによって、前記第１の結晶性半導体層は突出部を有し、
前記第３の積層構造および前記第４の積層構造は前記第２のゲイト電極と重なっており、かつ、前記第３の積層構造および前記第４の積層構造は前記第２の結晶性半導体層の内側に形成されることによって、前記第２の結晶性半導体層は突出部を有し、
前記第１の結晶性半導体層は、前記第１の積層構造と重なっている第１の領域と、前記第２の積層構造と重なっている第２の領域と、前記第１の積層構造および前記第２の積層構造と重なっていない第３の領域と、を有し、
前記第２の結晶性半導体層は、前記第３の積層構造と重なっている第４の領域と、前記第４の積層構造と重なっている第５の領域と、前記第３の積層構造および前記第４の積層構造と重なっていない第６の領域と、を有し、
前記第１の領域および前記第２の領域の膜厚は、前記第３の領域の膜厚より厚く、
前記第４の領域および前記第５の領域の膜厚は、前記第６の領域の膜厚より厚く、
前記第１の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第５の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第２の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第６の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第３の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第７の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第４の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第８の導電層に含まれる導電性を付与する不純物元素の濃度より低いことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28256597A JP4397439B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
| US09/157,938 US6013930A (en) | 1997-09-24 | 1998-09-22 | Semiconductor device having laminated source and drain regions and method for producing the same |
| KR1019980040088A KR100543102B1 (ko) | 1997-09-24 | 1998-09-23 | 반도체장치및그제조방법 |
| US09/476,378 US6204535B1 (en) | 1997-09-24 | 2000-01-03 | Thin film transistor having laminated source and drain regions |
| US09/797,952 US6429059B2 (en) | 1997-09-24 | 2001-03-05 | Semiconductor device and method for producing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28256597A JP4397439B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112001A JPH11112001A (ja) | 1999-04-23 |
| JP4397439B2 true JP4397439B2 (ja) | 2010-01-13 |
Family
ID=17654145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28256597A Expired - Fee Related JP4397439B2 (ja) | 1997-09-24 | 1997-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4397439B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853696B1 (en) | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| JP3904807B2 (ja) * | 1999-06-04 | 2007-04-11 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US6515648B1 (en) * | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| US7123332B2 (en) * | 2003-05-12 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, electronic device having the same, and semiconductor device |
| JP4712352B2 (ja) * | 2003-11-14 | 2011-06-29 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| WO2005048223A1 (en) * | 2003-11-14 | 2005-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| JP4879530B2 (ja) * | 2004-09-08 | 2012-02-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7858451B2 (en) * | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| KR20130044124A (ko) * | 2010-05-10 | 2013-05-02 | 파나소닉 액정 디스플레이 주식회사 | 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판, 박막 트랜지스터 |
-
1997
- 1997-09-30 JP JP28256597A patent/JP4397439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11112001A (ja) | 1999-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204535B1 (en) | Thin film transistor having laminated source and drain regions | |
| US6924528B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6121660A (en) | Channel etch type bottom gate semiconductor device | |
| US7141821B1 (en) | Semiconductor device having an impurity gradient in the impurity regions and method of manufacture | |
| US6674136B1 (en) | Semiconductor device having driver circuit and pixel section provided over same substrate | |
| KR100374737B1 (ko) | 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기 | |
| US6677609B2 (en) | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor | |
| US7612375B2 (en) | Semiconductor device and method for fabricating the same | |
| US6563136B2 (en) | Thin-film semiconductor device having a thin-film transistor for circuits that differs from a thin-film transistor for pixels | |
| JP2009055008A (ja) | 液晶表示装置及び電子機器 | |
| JPH11112002A (ja) | 半導体装置およびその製造方法 | |
| US7195960B2 (en) | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor | |
| JP4236716B2 (ja) | 半導体装置 | |
| JP4397439B2 (ja) | 半導体装置 | |
| JP4583540B2 (ja) | 半導体装置およびその作製方法 | |
| JP4397438B2 (ja) | 半導体装置 | |
| JP4326604B2 (ja) | 半導体装置の作製方法 | |
| JP4357672B2 (ja) | 露光装置および露光方法および半導体装置の作製方法 | |
| JP2001290171A (ja) | 半導体装置およびその作製方法 | |
| JP2005322935A (ja) | 半導体装置およびその作製方法 | |
| JP4597295B2 (ja) | 半導体装置およびその作製方法 | |
| JP4257482B2 (ja) | 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 | |
| JPH10301146A (ja) | 半導体装置およびその作製方法 | |
| JP4397753B2 (ja) | 半導体装置 | |
| JP2009059779A (ja) | 薄膜トランジスタ、その製造方法、及び表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040729 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040729 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090908 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091020 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |